CN101814497A - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置具有半导体衬底(101)、绝缘膜(14b)、半导体元件(EL)和电阻元件(4t)。半导体衬底(101)具有第一槽部(T1)。绝缘膜(14b)覆盖第一槽部(T1)的内表面。半导体衬底(EL)具有电极(13)。电阻元件(4t)以成为针对流过电极(13)的电流的电阻的方式与电极(13)电连接，且经由绝缘膜(14b)设置在第一槽部(T1)中。由此，能够得到具有能够以高可靠性流过大电流的、平面积较小的电阻元件的半导体装置。

Description

半导体装置
本申请是下述申请的分案申请：
发明名称：半导体装置
申请日：2008年5月23日
申请号：200810109111.0
技术领域
本发明涉及半导体装置，特别涉及一种具有半导体元件的半导体装置，该半导体元件具有由半导体衬底的一部分构成的沟道区域和电极。
背景技术
作为半导体装置，具有IGBT(Insulated Gate Bipolar Transistor)或功率MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)等功率用半导体芯片。作为这些半导体芯片中的栅极结构，主要有平面栅极结构和沟槽栅极结构。
作为沟槽栅极结构中的栅极材料，以往例如使用多晶硅。近年来，为了降低沟槽栅极的电阻率，提出使用高熔点金属的方法。例如，根据日本特开2001-044435号公报，在沟槽栅极结构的沟槽形成有作为缓冲层的多晶硅层和高熔点金属。
另外，有时对栅极连接有被称为栅极电阻的电阻元件。以往，栅极电阻外置在半导体芯片上，但是，近年来，提出将栅极电阻内置在半导体芯片中。
例如，根据日本特开2002-083964号公报，提出内置在半导体芯片中的栅极电阻(内置栅极电阻)。根据该公报，利用由多晶硅等构成的内置栅极电阻来稳定半导体元件的并联连接时的开关动作。
另外，例如，根据日本特开2003-197914号公报，提出在作为栅极外部连接电极的露出部的栅极焊盘之下隔着层间绝缘膜而设置由多晶硅等构成的内置栅极电阻的结构的半导体装置。根据该公报，获得这样的半导体装置：不会减少半导体衬底的活性区域的面积而具有大面积的内置栅极电阻，抑制过渡性的脉冲电流的电流密度。
上述外置有栅极电阻的半导体装置存在部件个数变多的问题。另外，栅极电阻和半导体芯片的连接部分容易受到由外部噪声引起的电位变化，该电位变化不经由栅极电阻而直接影响到半导体芯片内的栅极。因此，存在容易发生半导体装置的误动作或振荡这样的问题。
另外，如在向IGBT的数百至数万个栅极供给电流的情况那样，在栅极电阻流过大电流的情况下，为了确保可靠性，而需要增大栅极电阻中的电流路径的剖面积。在上述的日本特开2002-083964号公报的半导体装置中，需要增大内置栅极电阻的宽度尺寸或厚度尺寸。但是，若增大厚度尺寸，则存在成为内置栅极电阻的膜的成膜所需要的时间变长的问题和该成膜后的加工变得困难的问题。另外，若增大宽度尺寸，则存在内置栅极电阻的面积变大、半导体芯片的面积变大这样的问题。
另外，在上述的日本特开2003-197914号公报的内置栅极电阻中，由于栅极焊盘和内置栅极电阻重叠而形成，所以，在降低半导体芯片的面积上有效果，但是，该降低效果存在栅极焊盘面积下降的问题。
发明内容
本发明的一个目的是提供一种具有能够以较高可靠性流过大电流的、平面积较小的电阻元件的半导体装置。
另外，本发明的另一目的是提供一种具有能够控制电阻值的电阻元件的半导体装置。
另外，本发明的又一目的是提供一种具有多个栅电极并抑制电位信号向各栅电极传递的延迟差的半导体装置。
另外，本发明的又一目的是提供一种具有分流电阻的、更小型的半导体装置。
另外，本发明的又一目的是提供一种具有寄生电阻较小的布线的半导体装置。
本发明的半导体装置具有半导体衬底、绝缘膜、半导体元件和电阻元件。半导体衬底具有第一槽部。绝缘膜覆盖第一槽部的内表面。半导体元件具有电极。电阻元件以成为针对流过电极的电流的电阻的方式与电极电连接，并且隔着绝缘膜设置在第一槽部中。
另外，半导体装置可以具有以下特征。
一个方面的半导体装置具有半导体衬底、绝缘膜、半导体元件和电阻元件。绝缘膜覆盖半导体衬底的至少一部分。半导体元件具有电极。电阻元件以成为针对流过电极的电流的电阻的方式与电极电连接，且隔着绝缘膜而设置在半导体衬底上。因半导体衬底和电阻元件之间的电位差而在电阻元件中产生耗尽层。
另一个方面的半导体装置具有半导体衬底、半导体元件、绝缘膜和至少一个二极管。半导体元件具有电极。绝缘膜覆盖半导体衬底的至少一部分。二极管设置在绝缘膜上，以成为针对流过电极的电流的电阻的方式与电极电连接。
又一个方面的半导体装置具有半导体衬底、半导体元件、绝缘膜和至少一个结型场效应晶体管。半导体衬底具有第一槽部。
半导体元件具有电极。绝缘膜覆盖半导体衬底的至少一部分。结型场效应晶体管设置在绝缘膜上，并具有源极和漏极。
又一个方面的半导体装置具有半导体衬底、半导体元件、绝缘膜和至少一个MIS型场效应晶体管。半导体元件具有电极。绝缘膜覆盖半导体衬底的至少一部分。MIS型场效应晶体管设置在绝缘膜上，并具有源极和漏极。以成为针对流过电极的电流的电阻的方式，将源极以及漏极的任意一个与电极电连接。
又一个方面的半导体装置具有半导体衬底、半导体元件、绝缘膜和电阻元件。半导体元件具有电极。绝缘膜覆盖半导体衬底的至少一部分。电阻元件设置在绝缘膜上，以成为针对流过电极的电流的电阻的方式与电极电连接，并含有并排具有二极管和欧姆电阻的至少一个区域。
又一个方面的半导体装置具有半导体衬底、半导体元件、栅极焊盘、栅极布线和多个电阻元件。半导体元件具有由半导体衬底的一部分构成的沟道区域和用于控制沟道区域的多个栅电极。栅极焊盘与多个栅电极电连接。栅极布线将多个栅电极中至少一个和栅极焊盘电连接。电阻元件设置在栅极布线的中途。与连接到距栅极焊盘比较远的栅电极的电阻元件的电阻值相比，连接到距栅极焊盘比较近的栅电极的电阻元件的电阻值大。
又一个方面的半导体装置具有半导体衬底、半导体元件、绝缘膜和第一以及第二电阻元件。半导体元件具有第一发射电极以及第一源电极的任意一个、第二发射电极以及第二源电极的任意一个和栅电极。绝缘膜覆盖半导体衬底的至少一部分。第一电阻元件设置在绝缘膜上，将第一发射电极以及第一源电极的任意一个和第二发射电极以及第二源电极的任意一个相互电连接。第二电阻元件设置在绝缘膜上，伴随与第二发射电极以及第二源电极的任意一个电位对应的电阻，将第一发射电极以及第一源电极的任意一个和栅电极电连接。
又一个方面的半导体装置具有半导体衬底、半导体元件、绝缘膜和第一以及第二布线。半导体衬底具有槽部。半导体元件具有由半导体衬底的一部分构成的沟道区域和电极。绝缘膜覆盖槽部的内表面。第一布线与电极电连接且隔着绝缘膜而设置在槽部之中。第二布线设置在槽部之上，并且，与第一布线并联地电连接。
在本发明的半导体装置中，电阻元件设置在第一槽部之中。由此，能够减小能以较高可靠性流过大电流的电阻元件的平面积。
在本发明的一个方面的半导体装置中，电阻元件包含半导体区域。使用该半导体区域的半导体特性，从而能够控制电阻元件的电阻值。
在本发明的另一个方面的半导体装置中，与连接到距栅极焊盘比较远的栅电极的电阻元件的电阻值相比，连接到距栅极焊盘比较近的栅电极的电阻元件的电阻值大。由此，能够抑制电位信号向各栅电极传递的延迟差。
在本发明的又一个方面的半导体装置中，将第一发射电极以及第一源电极中任一个和第二发射电极以及第二源电极中任一个相互电连接的第一电阻元件设置在绝缘膜上。由此，能够使具有分流电阻的半导体装置小型化。
在本发明的又一个方面的半导体装置中，设置在槽部之中的第一布线和设置在槽部之上的第二布线并联连接。由此，能够减小布线的寄生电阻。
本发明的上述以及其他目的、特征、方面以及优点能够从关于参照附图所理解的本发明以下的详细说明来明确。
附图说明
图1A～图1C是概略地表示本发明实施方式1中的半导体装置的结构的部分剖视图。
图2是概略地表示本发明实施方式1中的半导体装置的结构的俯视图。
图3是图2的III部的概略部分俯视图。
图4是省略了图3的栅极焊盘、栅极主布线以及发射极焊盘(发射电极)的图。
图5是省略了图4的层间绝缘膜的图。
图6是省略了图5的栅极焊盘侧以及主布线侧的多晶硅层的图。
图7是省略了图6的栅极氧化膜的一部分和绝缘膜的一部分的图。
图8是表示本发明实施方式1中的半导体装置安装在印刷电路板上的状态的概略的等效电路的图。
图9是概略地表示本发明实施方式1中的半导体装置的栅极焊盘和印刷电路板的焊盘的连接状态的说明图。
图10是概略地表示本发明的实施方式1半导体装置的变形例中的电阻元件的结构的平面图。
图11是概略地表示本发明的实施方式1半导体装置的变形例中的电阻元件的结构的部分平面图。
图12是概略地表示本发明的实施方式1半导体装置的变形例中的电阻元件的结构的部分平面图。
图13是概略地表示本发明的实施方式1半导体装置的变形例中的电阻元件的结构的部分平面图。
图14是概略地表示本发明的实施方式1半导体装置的变形例中的电阻元件的结构的部分平面图。
图15是概略地表示本发明的实施方式1半导体装置的变形例中的电阻元件的结构的部分平面图。
图16是概略地表示第一比较例中的半导体装置结构的俯视图。
图17是概略地表示第一比较例中的半导体装置的栅极焊盘和印刷电路板的焊盘的连接状态的说明图。
图18是第一比较例中的半导体装置安装在印刷电路板上的状态的概略的等效电路。
图19是第二比较例中的半导体装置的概略的部分平面图。此外，图19示出的位置与图5示出的位置相对应，与图5同样地省略了栅极焊盘、栅极主布线、发射极焊盘以及层间绝缘膜。
图20是沿着图19的XX-XX线的概略剖视图。
图21是概略地表示本发明的实施方式2中的半导体装置的结构的部分平面图，此外，图21示出的位置与图6示出的位置相对应。另外，在图21中，与图6同样地省略了栅极焊盘、栅极主布线、发射极焊盘、层间绝缘膜、栅极焊盘侧以及主布线侧的多晶硅层。
图22是沿着图21的XXII-XXII线的概略剖视图。
图23是沿着图21的XXIII-XXIII线的概略剖视图。
图24是沿着图21的XXIV-XXIV线的概略剖视图。
图25是概略地表示本发明的实施方式2的半导体装置的第一变形例中的、埋入有金属部的电阻元件的结构的部分平面图。
图26是概略地表示本发明的实施方式2的半导体装置的第二变形例中的、埋入有金属部的电阻元件的结构的部分平面图。
图27A、图28A、图29A、图30A、图31A、图32A是分别表示本发明的实施方式2中的半导体装置的制造方法的第一～第六步骤的概略剖视图，是与图21的XXXIIA-XXXIIA线对应的剖视图。
图27B、图28B、图29B、图30B、图31B、图32B是分别表示本发明的实施方式2中的半导体装置的制造方法的第一～第六步骤的概略剖视图，是与图21的XXXIIB-XXXIIB线对应的剖视图。
图33A、图34A、图35A、图36A、图37A、图38A是分别表示第三比较例中的半导体装置的制造方法的第一～第六步骤的概略部分剖视图，是与图19的XX-XX线对应的剖面位置中的平面型内置栅极电阻的附近的部分剖视图。
图33B、图34B、图35B、图36B、图37B、图38B是分别表示第三比较例中的半导体装置的制造方法的第一～第六步骤的概略部分剖视图，是与图21的XXXIIB-XXXIIB线对应的剖面位置上的部分剖视图。
图39是概略地表示本发明实施方式3中的半导体装置的电阻元件附近的结构的部分剖视图。
图40是概略地表示本发明实施方式3的第一变形例中的半导体装置的电阻元件附近的结构的部分剖视图。
图41是概略地表示本发明实施方式3的第二变形例中的半导体装置的电阻元件附近的结构的部分剖视图。
图42是概略地表示本发明实施方式3第三变形例中的半导体装置的电阻元件附近的结构的部分剖视图。
图43是用于说明本发明实施方式3中的半导体装置的电阻元件的动作的说明图。
图44是用于说明本发明实施方式3中的半导体装置的电阻元件的动作的说明图。
图45是用于说明本发明实施方式3中的半导体装置的电阻元件的动作的说明图。
图46是概略地表示本发明实施方式4中的半导体装置的电阻元件附近的结构的部分剖视图。
图47是概略地表示本发明实施方式4的半导体装置的第一变形例中的电阻元件的结构的部分剖视图。
图48是概略地表示本发明实施方式4的半导体装置的第二变形例中的电阻元件的结构的部分剖视图。
图49是概略地表示本发明实施方式4的半导体装置的第三变形例中的电阻元件的结构的部分剖视图。
图50是概略地表示本发明实施方式6中的半导体装置的电阻元件的结构的平面图。
图51是概略地表示本发明实施方式6的变形例中的半导体装置的电阻元件的结构的平面图。
图52是概略地表示本发明实施方式7中的半导体装置的电阻元件附近的结构的部分剖视图。
图53是概略地表示本发明实施方式8中的半导体装置的电阻元件附近的结构的部分剖视图。
图54是概略地表示本发明实施方式9中的半导体装置的电阻元件附近的结构的部分剖视图。
图55是概略地表示本发明实施方式10中的半导体装置的电阻元件附近的结构的部分剖视图。
图56A是概略地表示本发明实施方式11中的半导体装置的电阻元件的结构的部分剖视图。
图56B是概略地表示本发明实施方式11的变形例中的半导体装置的电阻元件附近的结构的部分剖视图。
图57A是表示本发明实施方式11中的半导体装置的电阻元件的等效电路的图。
图57B是表示本发明实施方式11的变形例中的半导体装置的电阻元件的等效电路的图。
图58A是本发明实施方式11及其变形例中的半导体装置的电阻元件在R2＜R1＜＜R0情况下的电压-电流特性的说明图。
图58B是本发明实施方式11及其变形例中的半导体装置的电阻元件在R1＞R2＞＞R0情况下的电压-电流特性的说明图。
图59是概略地表示本发明实施方式12中的半导体装置的电阻元件附近的结构的部分剖视图。
图60是概略地表示本发明实施方式13中的半导体装置的电阻元件附近的结构的部分剖视图。
图61A是概略地表示本发明实施方式12的变形例中的半导体装置的电阻元件的结构的平面图。
图61B是概略地表示本发明实施方式13的变形例中的半导体装置的电阻元件的结构的平面图。
图62是概略地表示本发明实施方式4中的半导体装置的结构的俯视图。
图63是图62的LXIII部的概略的部分平面图。
图64是概略地表示本发明实施方式15中的半导体装置的电阻元件附近的平面布局的部分平面图。此外，图中的箭头概略地表示电流流过的方向。
图65是概略地表示本发明实施方式15的变形例中的半导体装置的电阻元件附近的平面布局的部分平面图。此外，图中的箭头概略地表示电流流过的方向。
图66是用于说明本发明实施方式15中的半导体装置的读出电极(sense electrode)的结构的概略剖视图。
图67是概略地表示本发明实施方式16中的半导体装置的栅极主布线附近的结构的部分剖视立体图。
图68是概略地表示本发明实施方式16的第一变形例中的半导体装置的栅极主布线附近的结构的部分剖视图。
图69是概略地表示本发明实施方式16的第二变形例中的半导体装置的栅极主布线附近的结构的部分剖视图。
具体实施方式
下面，基于附图对本发明的实施方式进行说明。
实施方式1
首先，对本实施方式的半导体装置的结构的概略情况进行说明。
参照图1A～图1C，本实施方式的IGBT芯片是功率用的半导体装置，具有作为沟槽栅极型半导体元件的IGBT元件EL和作为电阻元件的沟槽型内置栅极电阻4t。
参照图1A和图1B，沟槽型内置栅极电阻4t隔着绝缘膜14b形成于在半导体衬底101上所设置的第一槽部T1之中。由此，沟槽型内置栅极电阻4t具有因第一槽部T 1形成得较深而电流路径的剖面积变大的结构。
参照图1A～图1C，IGBT元件EL具有上述的半导体衬底101的一部分作为沟道区域。另外，IGBT元件EL具有用于控制该沟道区域的多个栅电极13。栅电极13的个数例如是数百～数万个。
参照图1A～图1C和图2，IGBT元件EL各单元的栅电极13利用栅极主布线5相互电连接。该栅极主布线5在栅极焊盘1周边隔着沟槽型内置栅极电阻4t与栅极焊盘1电连接。
由此，IGBT芯片具有如下结构：将针对栅极焊盘1的输入经由沟槽型内置栅极电阻4t，传递到IGBT元件EL的各栅电极13。即，沟槽型内置栅极电阻4t以成为针对流过栅电极13的电流的电阻(栅极电阻)的方式与栅电极13电连接。该栅极电阻主要具有如下功能：使传递到栅电极13的电位延迟，或者调整IGBT元件EL的开关时的电流/电压上升沿等。
此外，栅极主布线5具有由例如高浓度地掺杂有杂质的栅极材料、即n型多晶硅构成的多晶硅层12b。另外，栅极主布线5具有主布线金属层10b，以便降低作为布线的电阻。在主布线侧接触孔9b，多晶硅层12b和主布线金属层10b接触，相互电连接。
然后，详细地对本实施方式的半导体装置的结构进行说明。
再次参照图1A，IGBT芯片具有半导体衬底101作为基体材料。另外，IGBT芯片具有包括该半导体衬底101的一部分的IGBT元件EL。另外，IGBT芯片具有绝缘膜14b、沟槽型内置栅极电阻4t、场氧化膜7、多晶硅层12a、12b、层间绝缘膜11、栅极焊盘金属层10a、主布线金属层10b。
此外，场氧化膜7是将半导体衬底101和多晶硅层12a、12b绝缘的膜，例如，通过LOCOS(Local Oxidation of Silicon)法等形成。另外，栅极焊盘金属层10a和主布线金属层10b例如由铝合金等低电阻的导电体材料构成。
主要参照图1A、图1B和图7，半导体衬底101具有内表面被绝缘膜14b覆盖的第一槽部T1。即，第一槽部T1的底面和侧面被绝缘膜14b覆盖。利用该绝缘膜14b，在第一槽部T1中所设置的沟槽型内置栅极电阻4t和半导体衬底101被电绝缘。
第一槽部T1的尺寸以如下方式形成：例如，深度尺寸(图1A的纵向的尺寸)约为10μm，宽度尺寸(图1B的横向的尺寸)1.2μm，如图7所示，多个第一槽部T1以2.5μm的间距平行排列。对于绝缘膜14b来说，与第一槽部T1的尺寸相比，具有较小的膜厚尺寸。绝缘膜14b的膜厚例如从数十至200nm。
此外，由于在相邻的沟槽型内置栅极电阻4t之间没有复杂的结构，所以，沟槽型内置栅极电阻4t用的沟槽(第一槽部T1)的间距能够小于栅电极13用的沟槽(第二槽部T2)的间距。即，第一槽部T1的间距也能够为例如2.5μm左右的较窄的间距。
沟槽型内置栅极电阻4t由用作电阻体的材料构成，例如，由被掺杂为1×1019/cm3以上的高浓度的n型多晶硅构成。沟槽型内置栅极电阻4t例如具有与栅电极13的宽度尺寸W1(图6)相同的宽度尺寸，具有对沿着长度方向(图6的横向)流过的电流提供电阻的功能。沟槽型内置栅极电阻4t的深度尺寸(图1A和图1B的纵向尺寸)例如为5～20μm。
沟槽型内置栅极电阻4t的电阻值是依赖于埋入有沟槽型内置栅极电阻4t的沟槽的尺寸或所埋入的n型多晶硅的掺杂质浓度的值。对于该电阻值来说，沟槽型内置栅极电阻4t的每1mm长度例如为数百Ω至数kΩ。
另外，一个沟槽型内置栅极电阻4t具有能够流过数十至数百mA电流的可靠性。一个沟槽型内置栅极电阻4t例如平均每1mm长度具有1kΩ的电阻，具有能够流过最大200mA电流的可靠性。为了得到流过最大5A电流的8Ω的电阻，并联连接25个长度为200μm的沟槽型内置栅极电阻4t即可。
参照图1A和图1B，对于以埋入在第一槽部T1中的方式形成的沟槽型内置栅极电阻4t来说，在第一槽部T1的开口侧，被层间绝缘膜11覆盖。在层间绝缘膜11上形成有栅极焊盘侧接触孔9a以及主布线侧接触孔9b。
在栅极焊盘侧接触孔9a中，栅极焊盘金属层10a隔着多晶硅层12a与沟槽型内置栅极电阻4t相连接。在主布线侧接触孔9b中，主布线金属层10b隔着多晶硅层12b与沟槽型内置栅极电阻4t相连接。
参照图1A以及图3，栅极焊盘金属层10a的上表面侧具有作为栅极焊盘1的功能。即，栅极焊盘金属层10a的上表面侧能够通过引线接合等连接来自外部的布线。主布线金属层10b与多晶硅层12b一起构成栅极主布线5。
参照图1A，在形成有IGBT元件EL的区域，IGBT芯片具有半导体衬底101、栅极绝缘膜14a、栅电极13、多晶硅层12b、层间绝缘膜11和发射极焊盘18。
参照图2，IGBT元件EL在形成有发射极焊盘18的区域具有由例如数百至数万个单元构成的结构。IGBT元件EL在各单元中具有栅电极13。
参照图1A、图1C和图7，半导体衬底101具有n型发射极区域15、高浓度p型区域16、p型沟道区域17、低浓度n型漂移区域8、n型缓冲区域20、p型集电极区域19。
另外，半导体衬底101具有内表面被栅极绝缘膜14a覆盖的第二槽部T2。即，第二槽部T2的底面和侧面被栅极绝缘膜14a覆盖。利用该栅极绝缘膜14a将在第二槽部T2中所设置的栅电极13和半导体衬底101电绝缘。
T2的尺寸以如下方式形成：例如，深度尺寸(图1A的纵向尺寸)约为10μm，宽度尺寸(图1C的横向尺寸)为1.2μm，如图7所示，多个第二槽部T2以5.0μm的间距平行排列。栅极绝缘膜14a与第二槽部T2的尺寸相比，具有较小的膜厚尺寸。栅极绝缘膜14a的膜厚例如从数十至200nm。栅电极13由被掺杂为例如1×1019/cm3以上的高浓度的n型多晶硅形成。
参照图1A、图1C以及图5，多晶硅层12b与栅电极13接触。由此，栅电极13与栅极主布线5相连接。
参照图1A、图1C，对于以埋入在第二槽部T2中的方式形成的栅电极13来说，在第二槽部T2的开口侧，被层间绝缘膜11覆盖。
参照图3和图4，在层间绝缘膜11上形成有发射极用接触孔9d。发射极焊盘(发射电极)18经由发射极用接触孔9d而与n型发射极区域15、高浓度p型区域16和p型沟道区域17相连接。
在上述的结构中，优选如图1A所示那样，栅极焊盘侧接触孔9a以具有与沟槽型内置栅极电阻4t的第一槽部T1的开口侧的面重复的区域的方式形成。即，层间绝缘膜11具有作为栅极焊盘侧接触孔9a的一部分的、沟槽型内置栅极电阻4t的第一槽部T1的开口侧的栅极焊盘侧接触孔9aD。
另外，主布线侧接触孔9b以具有与沟槽型内置栅极电阻4t的第一槽部T1的开口侧的面重复的区域的方式形成。即，层间绝缘膜11具有作为主布线侧接触孔9b的一部分的、沟槽型内置栅极电阻4t的第一槽部T1的开口侧的主布线侧接触孔9bD。
另外，如图1A和图2所示，栅极焊盘1和栅极主布线5被层间绝缘膜11隔离，栅极焊盘1和栅电极13之间的电流路径实质上仅是经由沟槽型内置栅极电阻4t的电流路径。在这里，实质上的电流路径是不包括由寄生电容或寄生电感引起的电流路径或在绝缘体中流过的微小电流的路径的电流路径。
另外，如图1A～图1C和图7所示，半导体衬底101包括与绝缘膜14b接触且具有与IGBT元件EL的低浓度n型漂移区域8相反的导电型的p型区域21。进而，优选用于使p型区域21为与低浓度n型漂移区域8相反的导电型的杂质浓度比用于使IGBT元件EL的p型沟道区域17为与低浓度n型漂移区域8相反的导电型的杂质浓度高。
另外，以在p型区域21不形成反转层的方式来控制p型区域21的电位。为了进行该控制，例如，将p型区域21与IGBT元件EL的n型发射极区域15电连接。
然后，对本实施方式的IGBT芯片的使用方法进行说明。
参照图8和图9，IGBT芯片的电路100例如组装在印刷电路板的电路200中来使用。印刷电路板具有外部发射极焊盘3e、外部栅极焊盘3g和外部集电极焊盘3c。外部发射极焊盘3e、外部栅极焊盘3g和外部集电极焊盘3c由例如铝合金等低电阻的导电体材料构成。
IGBT芯片的栅极焊盘1和印刷电路板的外部栅极焊盘3g利用由铝或金等构成的引线2a连接。另外，IGBT芯片的n型发射极区域15(图1C)以及p型集电极区域19(图1A)分别与外部发射极焊盘3e以及外部集电极焊盘3c电连接。从外部对外部栅极焊盘3g施加电位Vg。
此外，图8中的电容器符号和线圈符号分别表示IGBT芯片中的寄生电容和寄生电感。另外，图中的箭头表示来自IGBT元件EL的集电极以及发射极的输出通过寄生容量以及寄生电感反馈到栅电极的路径。
此外，本实施方式的半导体装置能够通过后述的实施方式2中的半导体装置的制造方法的一部分被简化后的方法进行制造。
接着，对本实施方式中的沟槽型内置栅极电阻4t的结构的变形例进行说明。
参照图10，沟槽型内置栅极电阻4t在与栅极焊盘侧接触孔9a相面对的部分，包括具有比宽度尺寸W1宽的宽度尺寸WE1的部分，该宽度尺寸W1等于与层间绝缘膜11相面对的部分中的最小宽度。沟槽型内置栅极电阻4t在与主布线侧接触孔9b相面对的部分，包括具有比宽度尺寸W1宽的宽度尺寸WE1的部分，该宽度尺寸W1是与层间绝缘膜11相面对的部分中的最小宽度。
本变形例中的沟槽型内置栅极电阻4t的形状并不限于图10示出的形状，也可以是例如图11～图15示出的形状。此外，在图11～图15中，示出沟槽型内置栅极电阻4t的与栅极焊盘侧接触孔9a相面对的部分的附近，但是，与主布线侧接触孔9b相面对的部分也能够为同样的结构。
接着，对第一比较例进行说明。
首先，对比较例中的半导体装置的结构进行说明。参照图16，作为本比较例的半导体装置的IGBT芯片具有相互形成为一体的栅极焊盘1C以及栅极主布线5。由于栅极焊盘1C和栅极主布线5是一体，所以，在两者之间不存在作为栅极电阻的电阻元件。
参照图17，作为与IGBT芯片不同的部件，准备外置栅极电阻4e，并连接到外部栅极焊盘3g。为了控制栅电极的电位，从外部经由外置栅极电阻4e施加电位Vg。
参照图18，电容器符号以及线圈符号分别表示IGBT芯片的电路100C中的寄生电容以及寄生电感。另外，图中的箭头表示来自IGBT元件EL的集电极以及发射极的输出通过寄生容量以及寄生电感反馈到栅电极的路径。
外置栅极电阻4e没有设置在IGBT元件EL的栅电极和外部栅极焊盘3g之间。即，在来自IGBT元件EL的集电极以及发射极的输出反馈到栅电极的路径上，不存在外置栅极电阻4e。
因此，若外部栅极焊盘3g的电位因来自外部的噪声而变动，则该电位变动通过寄生电感而直接传递到IGBT元件EL的栅电极。其结果是，栅电极容易受到噪声的影响。
另外，上述变动将IGBT元件EL作为放大器，在通过图中箭头示出的路径反馈到IGBT元件EL的栅电极时，以下面的公式表示的Q值变大。
公式1
Q = C L · 1 R
因此，栅极发射极间电压Vge、集电极发射极间电压Vce、集电极电流Ic等中容易发生振荡。此外，在上述公式中，L表示寄生电感，C表示寄生电容，R表示栅极电阻。
然后，对第二比较例进行说明。
参照图19和图20，作为本比较例的半导体装置的IGBT芯片，在栅极焊盘1和栅极主布线5之间具有平面型内置栅极电阻4p，作为栅极电阻。平面型内置栅极电阻4p是设置在场氧化膜7上并具有与半导体衬底101的衬底面平行的面的平面型电阻元件。平面型内置栅极电阻4p是对例如膜厚为数百nm左右的多晶硅膜进行构图而形成的。
例如，在向数百至数万个IGBT元件EL的栅电极13供给电流的情况下，平面型内置栅极电阻4p需要具有耐受大电流的可靠性。因此，将针对电流路径的剖面积变大，以便电流密度不过度地变高。为了增大剖面积，需要增大平面型内置栅极电阻4p的膜厚尺寸(图20中的纵向尺寸)或者增大宽度尺寸(图19中的纵向尺寸)。
为了增大膜厚尺寸，膜形成所需的工艺时间变长。例如，要堆积通常所使用的平面型内置栅极电阻4p的厚度即数百nm厚度的多晶硅，需要数小时。在该膜厚增大到数μm的情况下，堆积时间变为数十小时，制造成本增大。另外，多晶硅膜变厚，由此，在构图中的照相制版时确保焦点深度或者除去刻蚀时台阶部分的残渣变得困难。
当平面型内置栅极电阻4p的宽度尺寸变大时，在半导体衬底101的衬底面，平面型内置栅极电阻4p占据的面积增大，不适合半导体装置小型化的要求。
参照图20，在平面型内置栅极电阻4p之下设置的场氧化膜7通常具有约1μm或其以上的厚度。另外，由于场氧化膜7是氧化膜，所以，热导率较小。即，在平面型内置栅极电阻4p之下较厚地形成有热导率较小的膜。因此，妨碍平面型内置栅极电阻4p的放热，产生平面型内置栅极电阻4p的温度上升，容易发生由温度依赖性导致的电阻值的变化。
根据本实施方式，IGBT元件EL的栅电极13电连接到沟槽型内置栅极电阻4t。由此，沟槽型内置栅极电阻4t能够起到栅电极13的栅极电阻的功能。
另外，如图1A和图1B所示，沟槽型内置栅极电阻4t设置在第一槽部T1中。因此，能够通过增大第一槽部T1的深度尺寸，而使沟槽型内置栅极电阻4t的深度方向的尺寸增大。因此，能够较小地保持半导体衬底101的衬底面的沟槽型内置栅极电阻4t的平面积(图6中的面积)，降低沟槽型内置栅极电阻4t的电流密度，并提高沟槽型内置栅极电阻4t的可靠性。
另外，如图8所示，栅极焊盘1通过沟槽型内置栅极电阻4t而与栅电极13相连接。因此，对于由施加在栅极焊盘1或与栅极焊盘1连接的外部栅极焊盘3g上的噪声引起的电位变化来说，在传递到栅电极13上时，被沟槽型内置栅极电阻4t抑制。
另外，优选栅极焊盘1和栅电极13之间的电流路径实质上仅是经由沟槽型内置栅极电阻4t的电流路径。因此，不存在使沟槽型内置栅极电阻4t旁路的电流路径，能够防止因该旁路的电流路径而实质上的栅极电阻下降、或者在IGBT芯片中发生故障。
另外，如图1A所示，对于层间绝缘膜11来说，在沟槽型内置栅极电阻4t的第一槽部T1的开口侧，具有栅极焊盘侧接触孔9aD。因此，能够较宽地确保栅极焊盘1和沟槽型内置栅极电阻4t之间的电气路径，防止由电流集中导致的可靠性恶化。
另外，如图1A所示，对于层间绝缘膜11来说，在沟槽型内置栅极电阻4t的第一槽部T1的开口侧，具有第一槽部T1的开口侧的主布线侧接触孔9bD。因此，能够较宽地确保栅极主布线5和沟槽型内置栅极电阻4t之间的电气路径，防止由电流集中导致的可靠性恶化。
另外，如图1A和图1C所示，由于栅电极13设置在第二槽部T2内，所以，能够使栅电极13的结构为沟槽栅极结构。由于该第二槽部T2能够与第一槽部T1同时形成，所以，能够抑制用于形成沟槽栅极的工艺成本。
另外，如图1A和图1B所示，半导体衬底101包括p型区域21，该p型区域21与绝缘膜14b接触并具有与IGBT元件EL的低浓度n型漂移区域相反的导电型。由此，能够防止IGBT元件EL的集电极和发射极之间的耐压恶化。
另外，优选用于使p型区域21为与低浓度n型漂移区域8相反的导电型的杂质浓度比用于使IGBT元件EL的p型沟道区域17为与低浓度n型漂移区域8相反的导电型的杂质浓度高。由此，能够不使p型区域21反转为n型地使p型沟道区域17反转为n型。此外，与如上述第二比较例那样在栅极电阻和p型区域21之间具有约1μm至2μm比较厚的场氧化膜7的情况相比，如本实施方式那样，在仅具有数十至200μm左右的薄的绝缘膜14b的情况下，比较容易地引起p型区域21的导电型的反转。因此，通过上述的杂质浓度的设定，能够得到显著的效果。
另外，控制p型区域21的电位，以便不在p型区域21形成反转层。为了进行该控制，将例如p型区域21与IGBT元件EL的n型发射极区域15电连接。由此，能够防止IGBT元件EL的集电极和发射极之间的耐压恶化。
实施方式2
首先，对作为本实施方式的半导体装置的IGBT芯片的结构进行说明。
参照图21～图24，本实施方式的IGBT芯片具有金属部22。金属部22包括埋入到第一槽部T1中的金属部22b1、22b2和埋入到第二槽部T2中的金属部22a。金属部22的材料具有比高浓度n型多晶硅等半导体材料低的电阻率。作为金属部22的材料，能够使用例如钨、钛、铂、铜等高熔点金属。
参照图24，栅电极13具有多晶硅层12g和埋入在该多晶硅层12g中的金属部22a。
参照图22和图23，对于沟槽型内置栅极电阻4t来说，在与栅极焊盘侧接触孔9aD相面对的部分具有所埋入的金属部22b1。另外，沟槽型内置栅极电阻4t在与主布线侧接触孔9bD相面对的部分具有所埋入的金属部22b2。
沟槽型内置栅极电阻4t的所埋入的金属部22b1、22b2以外的部分由多晶硅层12r形成。所埋入的金属部22b1、22b2相互通过多晶硅层12r而电连接。
主要参照图21，在以图中虚线示出的栅极焊盘侧接触孔9a和主布线侧接触孔9b之间，在沟槽型内置栅极电阻4t上设置有层间绝缘膜11(图23和图24)。沟槽型内置栅极电阻4t与该层间绝缘膜11相面对的部分的沟槽型内置栅极电阻4t的最小宽度为宽度尺寸W2。此外，图21例示了沟槽型内置栅极电阻4t与层间绝缘膜11相面对的部分的沟槽型内置栅极电阻4t的宽度恒定为宽度尺寸W2的情况。
另外，沟槽型内置栅极电阻4t在与栅极焊盘侧接触孔9a相面对的部分，包括具有比宽度尺寸W2宽的宽度尺寸WE1的部分。该具有较宽的宽度尺寸WE1的部分具有比宽度尺寸W2大的长度尺寸WE2。
参照图22，上述的具有宽度尺寸W2的部分位于层间绝缘膜11之下，并由多晶硅层12r形成。另外，上述具有宽度尺寸WE1的部分包括电阻率比多晶硅层12r低的金属部22b1。
沟槽型内置栅极电阻4t在与主布线侧接触孔9b相面对的部分，包括具有比宽度尺寸W2宽的宽度尺寸WE1的部分。该具有较宽的宽度尺寸WE1的部分具有比宽度尺寸W2大的长度尺寸WE2。
参照图23，具有上述宽度尺寸WE1的部分包括电阻率比多晶硅层12r低的金属部22b2。
参照图21，栅电极13具有作为最大宽度(图中纵向的尺寸)的宽度尺寸W1。该宽度尺寸W1大于上述宽度尺寸W2。此外，图21例示出栅电极13的宽度恒定为宽度尺寸W1的情况。
参照图24，对于上述栅电极13具有上述宽度尺寸W1的部分来说，包括电阻率比多晶硅层12g低的金属部22a。
此外，对于上述以外的结构，由于与上述的实施方式1的结构大致相同，所以，对于相同或对应的要素，标上相同的附图标记，并省略其说明。
接着，对本实施方式的沟槽型内置栅极电阻4t的结构的变形例进行说明。
图25以及图26分别是概略地表示本发明实施方式2的半导体装置的第一以及第二变形例各自中的埋入有金属部的电阻元件的结构的部分平面图。此外，在图中以虚线表示电阻元件相对场氧化膜、栅极焊盘侧接触孔和层间绝缘膜的大致位置关系。
参照图25，在第一变形例中，沟槽型内置栅极电阻4t在与栅极焊盘侧接触孔9a相面对的部分具有比宽度尺寸W2大的宽度尺寸WE1的部分。另外，宽度尺寸WE1的部分具有比宽度尺寸W2大的长度尺寸WE2的部分。沟槽型内置栅极电阻4t的宽度尺寸WE1的部分具有所埋入的金属部22b1。
参照图26，在第二变形例中，沟槽型内置栅极电阻4t在与栅极焊盘侧接触孔9a相面对的部分具有多个比宽度尺寸W2宽的宽度尺寸WE1的部分。另外，宽度尺寸WE1的部分分别具有比宽度尺寸W2大的长度尺寸WE2的部分。沟槽型内置栅极电阻4t的宽度尺寸WE1的部分分别具有所埋入的金属部22b1。
此外，在上述第一以及第二变形例中，对在与栅极焊盘侧接触孔9a相面对的部分埋入金属部22的一部分的结构进行了说明，但是，对于与主布线侧接触孔9b相面对的部分也能够作成同样的结构。
然后，对本实施方式的半导体装置的制造方法进行说明。
参照图27A和图27B，在半导体衬底101上堆积有由硅氧化膜等构成的层间绝缘膜11a。此外，层间绝缘膜11a是成为层间绝缘膜11的一部分的膜。
接着，通过照相制版法进行层间绝缘膜11a的构图。将该构图后的层间绝缘膜11a作为掩模，进行半导体衬底101的刻蚀。由此，形成第一槽部T1和第二槽部T2。在该第一槽部T1和第二槽部T2各自的内表面，利用氧化或堆积等，分别形成绝缘膜14b以及栅极绝缘膜14a。
由此，形成了具有宽度尺寸W2的、被绝缘膜14b覆盖的第一槽部T1。另外，形成了具有宽度尺寸W1的、被栅极绝缘膜14a覆盖的第二槽部T2。
主要参照图28A和图28B，在半导体衬底101上堆积有掺杂了高浓度杂质的多晶硅层12。通过该堆积，如图28A所示那样，第一槽部T1的宽度尺寸W2(图27A)的部分被完全填埋。另外，第一槽部T1的宽度尺寸为WE1的部分(图22的与栅极焊盘侧接触孔9aD相面对的部分)仅被填埋一部分。另外，如图28B所示，第二槽部T2仅被填埋一部分。
参照图29A和图29B，在半导体衬底101上，由高熔点金属等构成的金属部22堆积在多晶硅层12上。由此，在第一槽部T1的宽度尺寸为WE1的部分(图22的与栅极焊盘侧接触孔9aD相面对的部分)，一部分残存的槽完全被填埋。另外，如图29B所示，第二槽部T2完全被填埋。
接着，依次刻蚀金属部22和多晶硅层12。
参照图30A和图30B，通过上述刻蚀，使层间绝缘膜11a露出。
参照图31A和图31B，在半导体衬底101上形成有层间绝缘膜11b。作为形成方法，使用如下方法：堆积例如BPSG(Boro-Phospho SilicateGlass)膜，施加热处理，从而将绝缘膜的表面平坦化。此外，层间绝缘膜11b是成为层间绝缘膜11的一部分的膜。
主要参照图32A和图32B，选择性地除去层间绝缘膜11a、层间绝缘膜11b，从而形成发射极用接触孔9d、栅极焊盘侧接触孔9a(图21)以及主布线侧接触孔9b(图21)。
接着，堆积由如铝或其化合物这样的电极材料构成的金属膜，并对该堆积的金属膜进行构图。由此，形成发射极焊盘18、栅极焊盘金属层10a(图22)以及主布线金属层10b(图23和图24)。
如上所述，形成作为本实施方式的半导体装置的IGBT芯片。
此外，在半导体衬底101上形成n型发射极区域15、高浓度p型区域16、p型沟道区域17等的步骤也能够在第一槽部T1以及第二槽部T2的形成步骤的之前或之后形成。
接着，对第三比较例中的半导体装置的制造方法进行说明。此外，本比较例是在第二比较例的结构上附加了金属部22的结构。
主要参照图33A和图33B，进行与本实施方式的至图29A和图29B的步骤类似的步骤，但是，与本实施方式的不同点在于，不进行第一槽部T1的形成。其结果是，如图33A所示，取代本实施方式的沟槽型内置栅极电阻4t，沿着半导体衬底101的平坦的衬底面形成平面型内置栅极电阻4p。
参照图34A和图34B，在半导体衬底101上涂敷光致抗蚀31a。接着，如图34A所示，通过照相制版法对光致抗蚀31a进行构图。由此，在平面型内置栅极电阻4p上，使金属部22的一部分露出。
参照图35A和图35B，金属部22中未被光致抗蚀31a覆盖的部分被刻蚀。由此，如图35A所示，金属部22被分离为多个区域。然后，除去光致抗蚀31a。
主要参照图36A和图36B，在半导体衬底101上涂敷光致抗蚀31b。接着，通过照相制版法对光致抗蚀31b进行构图，使得光致抗蚀31b覆盖形成有平面型内置栅极电阻4p的区域且使栅电极13附近露出。在未被光致抗蚀31b覆盖的区域，依次刻蚀金属部22、多晶硅层12(图35B)，以使层间绝缘膜11a露出。然后，除去光致抗蚀剂31b。
参照图37A和图37B，在半导体衬底101上形成层间绝缘膜11b。作为形成方法，采用如下方法：堆积例如BPSG(Boro-Phospho SilicateGlass)膜，施加热处理，从而将绝缘膜的表面平坦化。
参照图38A和图38B，选择性地刻蚀层间绝缘膜11a、11b。由此，形成发射极用接触孔9d等接触孔。接着，形成发射极焊盘18、栅极焊盘金属层10a以及主布线金属层10b。
如上所述，形成本比较例的半导体装置。在本比较例的半导体的制造方法中，需要图34A以及34B至图35A以及图35B的、使用由光致抗蚀31a形成的掩模来部分刻蚀金属部22的步骤，制造步骤变得复杂。
另外，在进行除去该金属部22用的刻蚀时，因过刻蚀的偏差而产生平面型内置栅极电阻4p的膜厚偏差。其结果是，在平面型内置栅极电阻4p的作为栅极电阻的电阻值中产生偏差。
根据本实施方式，如图22所示，沟槽型内置栅极电阻4t的具有宽度尺寸WE1(图21)的部分，在沟槽型内置栅极电阻4t与栅极焊盘侧接触孔9aD相面对的部分，除了包括多晶硅层12r，还包括金属部22b1。该金属部22b1是电阻率比多晶硅层12r的电阻率低的部分。因而，在栅极焊盘1和沟槽型内置栅极电阻4t之间的电流的局部集中被缓和，IGBT芯片的可靠性变高。
另外，如图23所示，沟槽型内置栅极电阻4t的具有宽度尺寸WE1(图21)的部分，在沟槽型内置栅极电阻4t与主布线侧接触孔9bD相面对的部分，除包括多晶硅层12r，还包括金属部22b2。该金属部22b2具有比多晶硅层12r的电阻率低的电阻率。因而，在栅极主布线5和沟槽型内置栅极电阻4t之间的电流的局部集中被缓和，IGBT芯片的可靠性变高。
另外，如图21所示，栅电极13的宽度尺寸W1比沟槽型内置栅极电阻4t的宽度尺寸W2大。即，如图27A和图27B所示，相比用于形成沟槽型内置栅极电阻4t的宽度尺寸W2的槽，用于形成栅电极13的宽度尺寸W1的槽的宽度较大。因而，能够处于如下状态：该宽度尺寸W2的槽整体被多晶硅层12填埋，同时，宽度尺寸W1未被完全填埋。因而，如图30所示，在该未被填埋的部分能够埋入金属部22a。
如上所述，宽度尺寸W2的槽整体被电阻率比较高的多晶硅层12填埋，从而得到电阻值充分高的沟槽型内置栅极电阻4t。
同时，栅电极13包括电阻率比多晶硅层12低的金属部22a，从而能够抑制栅电极13的电阻。因而，能够抑制栅电极13内的栅极电位的传输延迟的偏差。因而，抑制IGBT元件EL的开关动作中的导通区域和截止区域共存的时间。因而，能够缩短在IGBT元件EL的集电极和发射极之间流过的电流集中到一部分导通区域的时间。因而，由于抑制一部分导通区域的局部发热，所以，能够提高IGBT芯片的可靠性。
实施方式3
首先，对作为本实施方式的半导体装置的IGBT芯片的结构进行说明。
参照图39，对于本实施方式的半导体装置的电阻元件、即沟槽型内置栅极电阻4t来说，作为主要部分，具有半导体区域即n型低浓度多晶硅层23a。另外，沟槽型内置栅极电阻4t具有设置在与栅极焊盘侧接触孔9a以及主布线侧接触孔9b相接触的部分上的n型高浓度多晶硅层24a。
本实施方式与实施方式1以及实施方式2示出的半导体装置的不同点在于，埋入在沟槽型内置栅极电阻4t中的物质的主要部分与实施方式1以及实施方式2相比，是浓度较低的多晶硅层，调整沟槽型内置栅极电阻4t和与其接触的p型区域21的电位差，从而n型低浓度多晶硅层23a能够获取积累状态、耗尽状态以及反转状态中至少两个状态。
此外，对于上述以外的结构，与上述的实施方式1的结构大致相同，所以，对相同或对应的要素标上相同的附图标记，省略其说明。
接着，对本实施方式的半导体装置的电阻元件的动作进行说明。参照图43～图45，V23H、V23L分别表示n型低浓度多晶硅层23a的电流路径两端的电位。另外，V21是半导体衬底101的绝缘膜14b侧的电位，在半导体衬底101具有p型区域21的情况下，表示p型区域21的电位。
参照图43，在施加V21以满足V21＞V23L＞＞V23H的情况下，n型低浓度多晶硅层23a成为积累状态。即，在n型低浓度多晶硅层23a的绝缘膜14b侧的面形成有电子的积累层32a。在该情况下，由于n型低浓度多晶硅层23a整体分布着作为载流子的电子，所以，n型低浓度多晶硅层23a整体能够成为沟槽型内置栅极电阻4t的电流路径。
参照图44，在施加V21以满足0＞(V21-V23L)＞(V23L处的Vth)的情况下，n型低浓度多晶硅层23a成为耗尽状态。即，在n型低浓度多晶硅层23a的绝缘膜14b侧的面，形成有耗尽层32d。在该情况下，由于耗尽层32d的部分不成为沟槽型内置栅极电阻4t中的电流路径，所以，沟槽型内置栅极电阻4t的电阻值增大。此外，在上式中，Vth是达到n型低浓度多晶硅层23a是否能够流过电流的阈值的电位。
参照图45，在施加V21以满足0＞(V23H处的Vth)＞(V21-V23H)的情况下，n型低浓度多晶硅层23a变为反转状态。即，在n型低浓度多晶硅层23a的绝缘膜14b侧的面，形成有耗尽层32d和反转层32i。在该情况下，耗尽层32d的部分不成为沟槽型内置栅极电阻4t中的电流路径。另外，反转层32i的部分被耗尽层32d从沟槽型内置栅极电阻4t的电流路径分离。因而，沟槽型内置栅极电阻4t的电阻值进一步增大。
参照图40，对于本实施方式的第一变形例的半导体装置的电阻元件即沟槽型内置栅极电阻4t来说，作为与本实施方式的不同点，还具有在与栅极焊盘侧接触孔9a以及主布线侧接触孔9b相接触的部分所设置的p型高浓度多晶硅层24b。
参照图41，对于本实施方式的第二变形例的半导体装置的电阻元件即沟槽型内置栅极电阻4t来说，作为主要部分，具有半导体区域即p型低浓度多晶硅层23b。另外，沟槽型内置栅极电阻4t具有在与栅极焊盘侧接触孔9a以及主布线侧接触孔9b相接触的部分所设置的p型高浓度多晶硅层24b。
参照图42，对于本实施方式的第三变形例的半导体装置的电阻元件即沟槽型内置栅极电阻4t来说，作为与本实施方式的第二变形例的不同点，还具有在与栅极焊盘侧接触孔9a以及主布线侧接触孔9b相接触的部分所设置的n型高浓度多晶硅层24a。
此外，在因得到所希望的栅极延迟的目的而使耗尽状态的栅极电阻非常高的情况下，可以兼用实施方式1中的沟槽型内置栅极电阻4t(图1A)或实施方式2中的沟槽型内置栅极电阻4t(图22以及图23)。
另外，在以不同的步骤形成栅电极13和沟槽型内置栅极电阻4t的情况下，能够在各步骤中以不同的浓度对多晶硅进行掺杂。由此，若通过提高栅电极13或栅极主布线5的掺杂质浓度来降低电阻，则能够抑制IGBT芯片的延迟或损失。
根据本实施方式，利用p型区域21和沟槽型内置栅极电阻4t之间的电位差，在沟槽型内置栅极电阻4t的n型低浓度多晶硅层23a产生耗尽层，由此，能够调整沟槽型内置栅极电阻4t的电阻值。
另外，由于n型高浓度多晶硅层24a形成在沟槽型内置栅极电阻4t的接触部，所以，在IGBT元件EL进行截止动作时，栅极电阻与时间一起变大。由此，能够减小IGBT元件EL的电涌。
另外，根据本实施方式的第一以及第三变形例，在沟槽型内置栅极电阻4t的电接触部形成n型高浓度多晶硅层24a和p型高浓度多晶硅层24b。由此，积累状态下的栅极电阻变小，特别是，在施加Vg＜0V的电位的情况下，能够使延迟时间稳定。
实施方式4
首先，对本实施方式的半导体装置所具有的电阻元件的结构进行说明。
参照图46，本实施方式的IGBT芯片具有作为电阻元件的二极管型内置栅极电阻4d。二极管型内置栅极电阻4d具有p型高浓度多晶硅层24b、n型低浓度多晶硅层23a和n型高浓度多晶硅层24a。n型低浓度多晶硅层23a通过p型高浓度多晶硅层24b以及n型高浓度多晶硅层24a，分别电连接到栅极焊盘1以及栅极主布线5上。
根据上述结构，本实施方式的二极管型内置栅极电阻4d包括二极管(图中的二极管符号)，该二极管在p型高浓度多晶硅层24b和n型低浓度多晶硅层23a的界面具有pn接合面。
此外，本实施方式中的n型低浓度多晶硅层23a的杂质浓度的选择范围比实施方式3宽。即，实施方式3中的n型低浓度多晶硅层23a的杂质浓度如上述那样进行调整，以便取得反转状态、积累状态和耗尽状态中至少两种状态，但是，本实施方式并不受这样的制约。
此外，对于上述以外的结构，由于与上述的实施方式3的结构大致相同，所以，对相同或对应的要素标上相同的附图标记，省略其说明。
接着，对本实施方式的半导体装置中的电阻元件的动作进行说明。在IGBT元件EL(在图46中未图示)的开关动作的初期(initial stage)以及末期(final stage)，栅电极13(在图46中未图示)的栅极电阻即二极管型内置栅极电阻4d两端的电位差较小。另外，二极管在阳极-阴极间的电位差较小的情况下为高电阻，相反，在两端的电位差较大的情况下为低阻抗。因此，对于二极管型内置栅极电阻4d来说，与开关动作的中期(middle stage)相比，在初期以及末期具有较高的电阻值。
接着，对本实施方式的半导体装置的变形例进行说明。
参照图47，在本实施方式的第一变形例中，二极管型内置栅极电阻4d包括二极管(图中的二极管符号)，该二极管在p型低浓度多晶硅层23b和n型高浓度多晶硅层24a的界面具有pn接合面。
参照图48，在本实施方式的第二变形例中，与本实施方式不同，二极管型内置栅极电阻4d没有被埋入半导体衬底101的槽内而形成在场氧化膜7上。
参照图49，在本实施方式的第三变形例中，更换上述第二变形例中的二极管的导电型。
根据本实施方式，对于二极管型内置栅极电阻4d来说，与IGBT元件EL的开关动作的中期相比，在初期以及末期具有较高的电阻值。因而抑制电涌的发生。由此，能够得到损失较小的IGBT芯片。
在将脉冲宽度较小的急剧变化的噪声信号施加到栅极焊盘1上的情况下，能够使栅电极13的电位针对该噪声信号的响应钝化，从而抑制IGBT元件EL的误动作。
此外，在图46中的n型低浓度多晶硅层23a的浓度与实施方式3的情况同样的情况下，也期待与实施方式3同样的效果。
另外，本实施方式的二极管型内置栅极电阻4d可以与在实施方式1中示出的欧姆栅极电阻即电阻元件、或利用与在实施方式3中示出的p型区域21的电位差使电阻值变化的电阻元件、或者以往的电阻元件组合。该组合能够例如通过并联连接等进行。
在该情况下，利用栅极电位或栅极两端的电位差，精确地控制栅极电阻值，从而能够使开关波形接近所希望的波形。
实施方式5
本实施方式的半导体装置中的半导体元件与实施方式4(图46)同样地具有二极管。但是，本实施方式的电阻元件所包含的二极管是n型低浓度多晶硅层23a的杂质浓度较高、反向耐压较低的齐纳二极管。即，本实施方式的电阻元件为齐纳二极管型栅极电阻。该齐纳二极管以利用反向特性而具有固定耐压的方式来设定。
此外，对于上述以外的结构，由于与上述的实施方式4的结构大致相同，故省略其说明。
根据本实施方式，在耐压以下的噪声施加到栅极上的情况下，不会向栅电极13进行充放电。由此，能够抑制IGBT芯片的误动作。
实施方式6
首先，对本实施方式的半导体装置所具有的电阻元件的结构进行说明。参照图50和图51，在图中用虚线表示电阻元件相对栅极焊盘侧接触孔9a、主布线侧接触孔9b以及层间绝缘膜11的大致位置关系。
参照图50，本实施方式的半导体装置在栅极焊盘侧接触孔9a和主布线侧接触孔9b之间具有作为电阻元件的多个二极管。即，栅极焊盘1(在图50中未图示)和栅极主布线5(在图50中未图示)具有相互并联电连接的多个电阻元件。
该多个二极管包括至少一个正向的二极管型内置栅极电阻4f和至少一个反向的二极管型内置栅极电阻4r。在这里，正向和反向是以从栅极焊盘1向栅极主布线5的方向为基准的二极管的极性。
优选沟槽型内置栅极电阻4t的个数和反向的二极管型内置栅极电阻4r的个数为不同的个数。
此外，对于上述以外的结构，由于与上述的实施方式4或5的结构大致相同，所以，对于相同或对应的要素标上相同的附图标记，省略其说明。
根据本实施方式，在IGBT元件EL的开关导通时和截止时，得到与实施方式4或5同样的效果。
另外，使正向的二极管型内置栅极电阻4f的个数和反向的二极管型内置栅极电阻4r的个数为不同的个数，从而上述多个电阻元件在栅极焊盘1和栅极主布线5之间发挥具有因电流方向而不同的电阻值的电阻元件的功能。因而，能够形成在IGBT元件EL的导通时和截止时具有不同的电阻的电阻元件。
此外，如图51的变形例所示，本实施方式的电阻元件可以包括实施方式1示出的欧姆栅极电阻即电阻元件、或实施方式3示出的利用与p型区域21的电位差而使电阻值变化的电阻元件、或者以往的电阻元件即内置栅极电阻4i。
实施方式7
首先，对本实施方式的半导体装置所具有的电阻元件的结构进行说明。
参照图52，本实施方式的IGBT芯片具有包括结型场效应晶体管JFET(Junction Field Effect Transistor)的电阻元件即JFET型内置栅极电阻4j。JFET型内置栅极电阻4j具有成为沟道区域的p型低浓度多晶硅层23b、成为源极/漏极区域的一组p型高浓度多晶硅层24b、24b和成为栅极的n型高浓度多晶硅层25。
在n型高浓度多晶硅层25上形成有与n型高浓度多晶硅层25电连接的电极26。电极26具有控制n型高浓度多晶硅层25的电位的功能。
接着，对本实施方式的电阻元件的动作进行说明。由电极26控制n型高浓度多晶硅层25的电位。由此，耗尽层27扩展的深度尺寸(图中纵向尺寸)被控制，所以，控制JFET型内置栅极电阻4j的电阻值。
此外，对于上述以外的结构，与上述的实施方式1的结构大致相同，所以，对相同或对应的要素标上相同的附图标记，省略其说明。
根据本实施方式，从电阻元件的外部向电极26施加电位信号，从而能够改变电阻元件的电阻值。
此外，在上述中，作为电阻元件，对包括p沟道型JFET的JFET型内置栅极电阻4j进行了说明，但是，也能够使用包括n沟道型JFET的JFET型内置栅极电阻。
另外，在上述中，作为电阻元件，对埋入在第一槽部T1中的JFET型内置栅极电阻4j进行了说明，但是，电阻元件也可以是平面型。
另外，为了得到与实施方式6同样的效果，也可以例如在导通时和截止时改变与n型高浓度多晶硅层25连接的电极26的数量来进行连接。
实施方式8
参照图53，对于本实施方式的IGBT芯片来说，作为电阻元件，具有接合控制二极管(junction control diode)型内置栅极电阻4k。
接合控制二极管型内置栅极电阻4k在p型低浓度多晶硅层23b和n型高浓度多晶硅层24a的界面具有pn接合面。由此，接合控制二极管型内置栅极电阻4k具有含有二极管的结构。
此外，对除此以外的结构，由于与上述的实施方式7(图52)大致相同，所以，对相同或对应的要素标上相同的附图标记，省略其说明。
根据本实施方式，从电阻元件的外部向电极26施加电位信号，从而能够改变电阻元件的电阻值。另外，也能够得到与实施方式4以及5同样的效果。
此外，作为电阻元件，也能够使用上述的接合控制二极管型内置栅极电阻4k的导电型被反过来的电阻元件。
另外，在图53中，示出埋入到第一槽部T1中的接合控制二极管型内置栅极电阻4k，但是，电阻元件可以为平面型。
另外，为了得到与实施方式6同样的效果，也可以例如改变在导通时和截止时与n型高浓度多晶硅层25相连接的电极26的数量来进行连接。
实施方式9
参照图54，作为本实施方式的半导体装置的IGBT芯片具有包括作为MIS(Metal Insulator Semiconductor)型场效应晶体管的电阻元件的MOS(Metal Oxide Semiconductor)型栅极电阻4m。另外，IGBT芯片具有用于控制MOS型栅极电阻4m自身的栅极电位的电极26。
MOS型栅极电阻4m具有p型低浓度多晶硅层23b、一组n型高浓度多晶硅层24a、24a、内置栅极电阻控制栅电极28和内置栅极电阻控制栅极绝缘膜29。
p型低浓度多晶硅层23b形成MOS型栅极电阻4m的沟道区域。一组n型高浓度多晶硅层24a、24a具有作为针对上述沟道区域的源极/漏极区域的功能。内置栅极电阻控制栅电极28具有根据内置栅极电阻控制栅电极28的电位来控制上述沟道区域的载流子浓度的功能。内置栅极电阻控制栅极绝缘膜29将内置栅极电阻控制栅电极28和p型低浓度多晶硅层23b绝缘。电极26具有控制内置栅极电阻控制栅电极28的电位的功能。
此外，对于除此以外的结构，由于与上述的实施方式4的第三变形例(图49)大致相同，所以，对于相同或对应的要素标上相同的附图标记，省略其说明。
根据本实施方式，从电阻元件的外部向电极26施加电位信号，从而能够改变电阻元件的电阻值。另外，也能够获得与实施方式4以及5同样的效果。
此外，采用n沟道型的MOS型栅极电阻4m进行本实施方式的说明中，但是，MOS型栅极电阻4m也可以是p沟道型。
另外，图54示出平面型的MOS型栅极电阻4m，但是，电阻元件也可以是埋入到第一槽部T1中的沟槽型。
另外，MOS型栅极电阻4m所含有的MOS晶体管可以是增强型、耗尽(depression)型中的任意一种。
另外，为了得到与实施方式6同样的效果，也可以例如改变在导通时和截止时与内置栅极电阻控制栅电极28相连接的电极26的数量来进行连接。
实施方式10
参照图55，作为本实施方式的半导体装置的IGBT芯片具有栅极控制二极管型栅极电阻4g，作为电阻元件。另外，IGBT芯片具有用于对栅极控制二极管型栅极电阻4g自身的栅极电位进行控制的电极26。
栅极控制二极管型栅极电阻4g具有p型低浓度多晶硅层23b、p型高浓度多晶硅层24b、n型高浓度多晶硅层24a、内置栅极电阻控制栅电极28和内置栅极电阻控制栅极绝缘膜29。
此外，对于除此以外的结构，由于与上述的实施方式9(图54)大致相同，所以，对于相同或对应的要素标上相同的附图标记，省略其说明。
根据本实施方式，从电阻元件的外部向电极26施加电位信号，从而能够改变电阻元件的电阻值。另外，也能够获得与实施方式4以及5同样的效果。
此外，采用n沟道型的栅极控制二极管型栅极电阻4g进行本实施方式的说明，但是，栅极控制二极管型栅极电阻4g也可以是p沟道型。
另外，图55示出平面型的栅极控制二极管型栅极电阻4g，但是，电阻元件也可以是埋入到第一槽部T1中的沟槽型。
另外，为了得到与实施方式6同样的效果，也可以例如改变在导通时和截止时与内置栅极电阻控制栅电极28相连接的电极26的数量来进行连接。
实施方式11
首先，对本实施方式的半导体装置所具有的电阻元件的结构进行说明。
参照图56A，对于本实施方式中的半导体装置来说，作为电阻元件，具有n型低浓度多晶硅层23a、一组n型高浓度多晶硅层24a、24a和p型高浓度多晶硅层24b。该电阻元件形成在绝缘膜1L上。绝缘膜1L是场氧化膜7或绝缘膜14b。另外，半导体装置在电阻元件之上具有一组金属层10、10。
一组n型高浓度多晶硅层24a、24a彼此通过n型低浓度多晶硅层23a电连接。由于n型高浓度多晶硅层24a和n型低浓度多晶硅层23a为同一导电型，所以，一组n型低浓度多晶硅层23a、23a之间具有作为欧姆电阻即内置栅极电阻4i的功能。
p型高浓度多晶硅层24b设置在一组n型高浓度多晶硅层24a、24a之间。一组n型高浓度多晶硅层24a、24a中的一个(图中左侧)的n型高浓度多晶硅层24a和p型高浓度多晶硅层24b之间通过n型低浓度多晶硅层23a被电连接。
p型高浓度多晶硅层24b和n型低浓度多晶硅层23a的导电型不同，所以，在两者的界面形成有pn结。即，在p型高浓度多晶硅层24b和n型高浓度多晶硅层24a之间，形成有二极管型内置栅极电阻4d，该二极管型内置栅极电阻4d包括从p型高浓度多晶硅层24b朝向n型高浓度多晶硅层24a为正向的二极管。
根据上述结构，本实施方式的电阻元件包括并排具有形成在单片(monolithic)上的二极管和欧姆电阻的区域。
一组金属层10、10中的一个(图中左侧)的金属层10，在一个(图中左侧)n型高浓度多晶硅层24a上以彼此接触的方式形成。
另外，一组金属层10、10中另一个(图中右侧)金属层10从另一个(图中右侧)n型高浓度多晶硅层24a上形成到p型高浓度多晶硅层24b上。另一个金属层10以与另一个n型高浓度多晶硅层24a以及p型高浓度多晶硅层24b分别接触的方式形成。另外，另一个金属层10和n型低浓度多晶硅层23a被层间绝缘膜11电绝缘。
根据上述另一个金属层10的结构，另一个金属层10的一部分具有作为在另一个n型高浓度多晶硅层24a和p型高浓度多晶硅层24b之间并联连接的欧姆电阻30的功能。
此外，对于除此以外的结构，由于与上述的实施方式1～10大致相同，所以，对于相同或对应的要素标上相同的附图标记，省略其说明。
接着，对本实施方式的半导体装置所具有的电阻元件的动作的概略情况进行说明。
在p型高浓度多晶硅层24b侧为低电位的情况下，电阻元件起到将n型低浓度多晶硅层23a作为电阻的通常的内置栅极电阻4i的功能。
在p型高浓度多晶硅层24b侧为高电位的情况下，适当调整并联连接的电阻30的电阻值和n型低浓度多晶硅层23a的杂质浓度的关系，从而实现二极管和电阻的并联动作。
参照图56B，在本实施方式的变形例中，p型高浓度多晶硅层24b位于与一组n型高浓度多晶硅层24a、24a中的一个(图中左侧)n型高浓度多晶硅层24a一起夹持另一个(图中右侧)n型高浓度多晶硅层24a的位置。一组n型高浓度多晶硅层24a、24a中的一个(图中左侧)n型高浓度多晶硅层24a和p型高浓度多晶硅层24b之间通过n型低浓度多晶硅层23a电连接。
接着，对本实施方式的半导体装置所具有的电阻元件的动作的详细情况进行说明。
图57A和图57B分别是表示本发明实施方式11及其变形例的半导体装置的电阻元件的等效电路的图。
参照图56A和图57A，在本实施方式中，电位Vo是一个(图中左侧)金属层10的电位。电位V1是另一个(图中右侧)金属层10的与另一个(图中右侧)n型高浓度多晶硅层24a相接触的部分的电位。电位Vx是另一个(图中右侧)金属层10的与p型高浓度多晶硅层24b相接触的部分的电位。
电阻R0是内置栅极电阻4i的一个(图中左侧)n型高浓度多晶硅层24a和p型高浓度多晶硅层24b之间的部分的电阻。电阻R1是内置栅极电阻4i的另一个(图中右侧)n型高浓度多晶硅层24a和p型高浓度多晶硅层24b之间的部分的电阻。电阻R2是电阻30。
电流i0、i1以及i2分别是流过电阻R0、R1以及R2的电流。
参照图56B和图57B，在本实施方式的变形例中，电位V1是另一个(图中右侧)金属层10的与p型高浓度多晶硅层24b相接触的部分的电位。电位Vx是与另一个(图中右侧)n型高浓度多晶硅层24a相接触的部分的电位。
电阻R0是内置栅极电阻4i的一组n型高浓度多晶硅层24a、24a之间的部分的电阻。电阻R1是R30。电阻R2是内置栅极电阻4i的另一个(图中右侧)n型高浓度多晶硅层24a和p型高浓度多晶硅层24b之间的部分的电阻。
参照图58A以及图58B，曲线图中的纵轴分别表示电流i0、i1、i2。对于横轴来说，对于用虚线示出的电流i1、i2示出V1-Vx，对于电流i0示出V1-V0。Φ是二极管的电压-电流特性的函数。
为了利用在电阻成分的一部分即电阻R1上产生的电压降(V1-Vx)将二极管正偏压并开始流过二极管电流，需要预定的电流if以及电压Vf。此时，在电阻元件整体上施加有电压V1-V0，使得V1-Vx＝Vf。在流过二极管的电流为电流if以上的情况下，流过依赖于电阻成分的一部分即电阻R1和二极管侧的电阻R2之比的电流。但是，在二极管中流过电流时，电阻R0以及图57B中的电阻R2进行双极动作(bipolar operation)，所以，电阻变低。
在R2＜R1＜＜R0的情况下，需要大的电流If。因此，流过i0＝(V1-V0)/(R1+R0)的电流，直到(V1-V0)较大，然后二极管导通，电阻R2变低。即，产生表示负性电阻的快回(snap-back)SB。
在R1＞R2＞＞R0的情况下，即使电流If较小，二极管也导通，所以不会引起快回SB。另外，在(V1-V0)＜0时，由于在二极管不流过电流，所以，流过i0＝(V1-V0)/(R1+R0)的电流。
根据本实施方式，电阻元件在单片上并排地具有二极管和欧姆电阻。因此，能够以较小的面积实现与实施方式6的变形例(图51)示出的半导体装置同样的效果。
另外，也能够如图58A所示那样实现由快回SB引起的电阻特性。因此，在电阻元件的两端为恒定电位差的情况下，能够利用快回使针对IGBT元件EL的栅电极13的充放电加速。此外，与本实施方式相比，其变形例只要电阻30不变大，就容易引起快回SB。
此外，为了改变n型低浓度多晶硅层23a的至少一部分的电阻值，在至少一部分改变另一个n型高浓度多晶硅层24a和p型高浓度多晶硅层24b之间的距离或n型低浓度多晶硅层23a的浓度是有效的。
另外，只要位于中间的高浓度层不遮蔽电流路径，则电阻元件既可以是沟槽型，也可以是平面型。
另外，将本实施方式的结构中的导电型反转后的结构是与本发明实质上同等的结构。
实施方式12
首先，对本实施方式的半导体装置所具有的电阻元件的结构进行说明。
参照图59，对于本实施方式中的半导体装置来说，作为电阻元件，具有n型低浓度多晶硅层23a、一组n型高浓度多晶硅层24a、24a和一组p型高浓度多晶硅层24b、24b。该电阻元件形成在绝缘膜1L上。绝缘膜1L是场氧化膜7或绝缘膜14b。另外，半导体装置在电阻元件之上具有一组金属层10、10。
一组n型高浓度多晶硅层24a、24a和一组p型高浓度多晶硅层24b、24b的各层形成在n型低浓度多晶硅层23a上。
一个(图中左侧)p型高浓度多晶硅层24b和另一个(图中右侧)n型高浓度多晶硅层24a经由n型低浓度多晶硅层23a的长度尺寸为L1的部分电连接。一个(图中左侧)n型高浓度多晶硅层24a和另一个(图中右侧)p型高浓度多晶硅层24b通过n型低浓度多晶硅层23a的长度尺寸为L2的部分电连接。
一组n型高浓度多晶硅层24a、24a通过n型低浓度多晶硅层23a的长度尺寸为L3的部分电连接。由于n型高浓度多晶硅层24a和n型低浓度多晶硅层23a为同一导电型，所以，一组n型低浓度多晶硅层23a、23a之间具有作为欧姆电阻的内置栅极电阻4i的功能。
一个(图中左侧)n型高浓度多晶硅层24a和一个p型高浓度多晶硅层24b利用一个金属层10并伴随着电阻30电连接。另外，另一个(图中右侧)n型高浓度多晶硅层24a和另一个p型高浓度多晶硅层24b利用另一个金属层10并伴随着电阻30电连接。
在一个(图中左侧)p型高浓度多晶硅层24b和n型低浓度多晶硅层23a的界面、以及另一个(图中右侧)p型高浓度多晶硅层24b和n型低浓度多晶硅层23a的界面，分别形成有pn结。即，形成有一对pn结二极管。
相对于从一个(图中左侧)的金属层10经由一个p型高浓度多晶硅层24b、n型低浓度多晶硅层23a和另一个(图中右侧)p型高浓度多晶硅层24b而朝向另一个金属层10的电流方向，上述一对二极管中的一个二极管具有正向的极性，另一个二极管具有反向的极性。
根据上述结构，本实施方式的电阻元件包含一对并排具有二极管和欧姆电阻的区域，该一对区域各自所具有的二极管的极性彼此不同。
此外，对于除此以外的结构，由于与上述的实施方式11大致相同，所以，对于相同或对应的要素标上相同的附图标记，省略其说明。
接着，对本实施方式的半导体装置所具有的电阻元件的动作进行说明。
若一个(图中左侧)的金属层10的一侧(图中E1侧)相对另一个(图中右侧)金属层10的一侧(图中E2侧)为高电位，则n型低浓度多晶硅层23a的长度尺寸为L1的区域的二极管被施加正向的电压，成为激活状态。另一方面，n型低浓度多晶硅层23a的长度尺寸为L2的区域的二极管被施加反向的电压，成为非激活状态。
相反，当E1侧相对于E2侧为低电位时，n型低浓度多晶硅层23a的长度尺寸为L1的区域的二极管被施加反向的电压，成为非激活状态。另一方面，n型低浓度多晶硅层23a的长度尺寸为L2的区域的二极管被施加正向的电压，成为激活状态。
并且，对于n型低浓度多晶硅层23a的长度尺寸为L3的电阻来说，与E1侧和E2侧之间的电位关系无关地成为激活状态。
根据本实施方式，改变长度尺寸L1、L2，由此，能够按照E1侧和E2侧之间的每个电压方向独立地调整电阻元件的电阻值。因而，能够独立地调整IGBT元件EL的开关的导通时和截止时的栅极电阻。
另外，与图56A示出的实施方式11的结构同样地，电阻元件的两端的电位差达到固定值时，能够实现由快回引起的负性电阻特性。因此，使并联连接的金属层10的电阻30的值增大、或使n型低浓度多晶硅层23a的至少一部分的电阻降低、或使利用金属层10彼此连接的n型高浓度多晶硅层24a和p型高浓度多晶硅层24b之间的距离减小即可。
此外，与在实施方式11的图56A的结构和图56B的结构的关系同样地，可以更换图59的n型高浓度多晶硅层24a和p型高浓度多晶硅层24b的配置。
另外，只要位于中间的高浓度层不遮断电流路径，则电阻元件既可以是沟槽型，也可以是平面型。
另外，将本实施方式结构中的导电型反转后的结构是与本发明实质上同等的结构。
实施方式13
首先，对本实施方式的半导体装置所具有的电阻元件的结构进行说明。
参照图60，对于本实施方式的半导体装置来说，作为电阻元件，具有p型低浓度多晶硅层23b、一组n型高浓度多晶硅层24a、24a、一组p型高浓度多晶硅层24b、24b、内置栅极电阻控制栅极绝缘膜29和内置栅极电阻控制栅电极28。另外，半导体装置在电阻元件上具有电极26和一组金属层10、10。
一组p型高浓度多晶硅层24b、24b设置在p型低浓度多晶硅层23b上，彼此通过p型低浓度多晶硅层23b电连接。由于p型高浓度多晶硅层24b和p型低浓度多晶硅层23b的导电型相同，所以，一组p型高浓度多晶硅层24b、24b之间具有作为通常的内置栅极电阻4i的功能。
一组n型高浓度多晶硅层24a、24a设置在p型低浓度多晶硅层23b上。在位于一组n型高浓度多晶硅层24a、24a之间的p型低浓度多晶硅层23b之上，依次设置有内置栅极电阻控制栅极绝缘膜29和内置栅极电阻控制栅电极28。根据该结构，本实施方式的电阻元件具有MIS型结构，包括与实施方式9的MOS型栅极电阻4m(图54)同样的结构。
此外，上述MIS结构中的p型低浓度多晶硅层23b等半导体层设置在绝缘膜1L之上。即，电阻元件具有SOI型的结构。
另外，IGBT芯片具有用于对MOS型栅极电阻4m自身的栅极电位进行控制的电极26。
本实施方式中的相当于内置栅极电阻4i的部分的一个(图中左侧)端部和相当于MOS型栅极电阻4m的部分的一个端部利用一个金属层10电连接。另外，相当于内置栅极电阻4i的部分的另一个(图中右侧)端部和相当于MOS型栅极电阻4m的部分的另一个端部利用另一个金属层10电连接。即，电阻元件具有将MOS型栅极电阻4m和内置栅极电阻4i并联连接的结构。
此外，对于除此以外的结构，由于与上述的实施方式11大致相同，所以，对于相同或对应的要素标上相同的附图标记，省略其说明。
接着，对本实施方式的半导体装置所具有的电阻元件的动作进行说明。
当向电极26输入信号时，内置栅极电阻控制栅电极28的电位发生变化，进行p型低浓度多晶硅层23b的内置栅极电阻控制栅极绝缘膜29侧的沟道控制。由此，相当于MOS型栅极电阻4m的部分的电阻值被从外部控制。
向电极26输入信号，使得沟道消失，由此，电阻元件的电阻值被最大化，成为内置栅极电阻4i的电阻值。
相反，向电极26输入信号，以形成由反转层引起的沟道，由此，在电阻元件上附加有经由相当于MOS型栅极电阻4m的部分的电流路径，使电阻值减小。
根据本实施方式，对于电阻元件来说，将相当于内置栅极电阻4i的部分和相当于MOS型栅极电阻4m的部分并联连接。由此，能够容易从外部改变电阻元件的电阻值。另外，与实施方式9(图54)不同，能够使电阻值的最大值为相当于内置栅极电阻4i的部分的电阻值。另外，相当于内置栅极电阻4i的部分和相当于MOS型栅极电阻4m的部分在半导体极板101的厚度方向上重叠形成，因此能够以半导体衬底101上的较小的面积形成电阻元件。
本实施方式的说明是对n沟道型MOS型栅极电阻4m和由p型半导体层构成的通常的内置栅极电阻4i的并联结构进行的，但是，MOS型栅极电阻4m以及通常的内置栅极电阻4i的导电型的组合是任意的。
另外，MOS型栅极电阻4m可以是增强型以及耗尽型中的任意一种。
另外，电阻元件可以是平面型以及沟槽型中的任意一种。
在上述实施方式11～13中，对在实施方式1和实施方式3～10叙述的结构的组合形成在单片上的情况进行了说明，但是该组合并不限于在上述说明中叙述的结构。
例如，二极管型内置栅极电阻4d能够置换为在实施方式5中所说明的齐纳二极管型栅极电阻。另外，MOS型栅极4m能够置换为JFET型栅极电阻4j。另外，对于内置栅极电阻4i来说，如在实施方式3中所说明那样，可以对整杂质浓度进行调。
另外，n型高浓度多晶硅层24a或p型高浓度多晶硅层24b可以在图示的各剖视图的深度方向上呈平面地二维配置。例如，实施方式12(图59)以及实施方式13(图60)的各电阻元件能够为图61A和图61B所示那样的配置。
另外，对在一个电阻元件中形成有n型低浓度多晶硅层23a和p型低浓度多晶硅层23b中的任意一个的例子进行了说明，但是，本发明并不限于此。例如，使用用于n型高浓度多晶硅层24a以及p型高浓度多晶硅层24b分别与金属层10电连接的共同触点等，也能够使用同时具有n型低浓度多晶硅层23a以及p型低浓度多晶硅层23b的硅层。
实施方式14
在实施方式1～13中，主要对与IGBT元件EL相连接的栅极电阻即电阻元件自身进行了说明。在实际的IGBT芯片中，栅极主布线5或栅电极13自身也具有电阻。因而，栅极主布线5或栅电极13用作寄生栅极电阻。
在具有多个栅极电阻13的IGBT元件EL中，对于距栅极焊盘1较远的栅极电阻13来说，由于距栅极焊盘1的布线路径变长，所以，更显著受到寄生栅极电阻的影响。相反，栅极焊盘1附近的栅极电阻13几乎不受寄生栅极电阻的影响。
因此，由于距栅极焊盘1的布线路径的长短，导致在形成有各栅极电阻13的单元间产生IGBT元件EL的导通/截止动作的时间差。其结果是，电流集中到一部分单元，或者如上所述那样，针对该电流集中的部分放大器的Q值变大，引起振荡。
参照图62以及图63，作为本实施方式的半导体装置的IGBT芯片具有多个栅电极13a～13d。对于将栅极焊盘1和各栅电极13a～13d电连接的布线路径的长度来说，大致按栅电极13a、栅电极13b、栅电极13c以及栅电极13d的顺序变长。
另外，IGBT芯片具有：作为电阻元件的内置栅极电阻4ia；作为电阻值比该内置栅极电阻4ia小的电阻元件的内置栅极电阻4ib。栅极焊盘1和栅极主布线5的一部分(图63中的上部)形成为一体，且彼此电连接。
栅电极13a和栅极焊盘1通过内置栅极电阻4ia彼此电连接。
栅电极13b的接近栅极焊盘1的一侧和栅极焊盘1通过内置栅极电阻4ia彼此电连接。另外，栅电极13b的远离栅极焊盘1的一侧和栅极焊盘1通过内置栅极电阻4ib彼此电连接。
栅电极13c的接近栅极焊盘1的一侧和栅极焊盘1通过内置栅极电阻4ib彼此电连接。另外，栅电极13c的远离栅极焊盘1的一侧和栅极焊盘1不通过内置栅极电阻而彼此电连接。
栅电极13d的接近栅极焊盘1的一侧以及远离栅极焊盘1的一侧与栅极焊盘1分别不通过内置栅极电阻彼此电连接。
此外，对于除上述以外的结构，由于与上述实施方式1～13的结构大致相同，所以，对相同或对应的要素标上相同的附图标记，省略其说明。
根据本实施方式，与连接到距栅极焊盘1比较远的栅极电阻13b、13c上的内置栅极电阻4ib的电阻值相比，连接到距栅极焊盘1比较近的栅电极13a上的内置栅极电阻4ia的电阻值较大。另外，离栅极焊盘1大致最远的栅极电阻13d都不通过内置栅极电阻4ia以及4ib而与栅极焊盘1相连接。
由此，能够某种程度地抵消上述的寄生栅极电阻的偏差，并对依赖于距栅极焊盘1的布线路径的电信号的延迟程度偏差进行抑制。因而，能够抑制由栅极焊盘1和各栅电极的布线引起的电位信号向各栅电极传递的延迟差。因而，难以引起针对IGBT元件EL中的局部的导通区域的电流集中，实现对于振荡具有耐性的IGBT芯片。
实施方式15
在实施方式1～14中，对与栅电极13电连接并起到栅电极的作用的电阻元件进行了叙述。但是，本发明的电阻元件所电连接的电极并不限于栅电极13，也可以与其他电极连接或设置在布线层间。
主要参照图64，作为本实施方式的半导体装置的IGBT芯片具有：通常的发射电极(第一发射电极)即发射极焊盘18；读出焊盘(第二发射电极)即电极26。另外，对于IGBT芯片来说，作为电阻元件，具有分流电阻(第一电阻元件)4s和MOS型栅极电阻(第二电阻元件)4m。另外，IGBT芯片具有至栅极焊盘1的引线2a、至发射极焊盘18的引线2b和用于电连接的接触部9。
参照图66，读出焊盘(电极26)是将发射极电流分流为例如1/100的焊盘。此外，图中S表示读出端子，E表示发射极端子，C表示集电极端子。
再参照图64，分流电阻4s将发射极焊盘18和读出焊盘(电极26)相互电连接。由此，分流电阻4s具有如下功能：在发射极焊盘18和读出焊盘(电极26)之间，根据流过分流电阻4s的电流，产生电位差。作为分流电阻4s的具体结构，能够使用上述的实施方式1～13中所说明的电阻元件的结构。
MOS型栅极电阻4m将栅极焊盘1和发射极焊盘18彼此电连接。MOS型栅极电阻4m的内置栅极电阻控制栅电极28与读出焊盘(电极26)电连接。由此，MOS型栅极电阻4m具有如下功能：伴随与读出焊盘(电极26)的电位相对应的电阻，将栅极焊盘1和发射极焊盘18电连接。此外，内置栅极电阻控制栅电极28和电极26可以设置为一体。
此外，对于除上述以外的结构，由于与上述实施方式1～14的结构大致相同，所以，对相同或对应的要素标上相同的附图标记，省略其说明。
接着，对本实施方式的IGBT芯片所具有的电阻元件的动作进行说明。
当在分流电阻4s中流过高电流时，在分流电阻4s两端所产生的电位差变大。由此，在MOS型栅极电阻4m例如为增强型n沟道MOSFET的情况下，栅极焊盘1和发射极焊盘18被短路。另外，在MOS型栅极电阻4m例如为耗尽型p沟道MOSFET的情况下，伴随较高的电阻，将栅极焊盘1和发射极焊盘18之间连接。
参照图65，在本实施方式的变形例中，MOS型栅极电阻4m将栅极焊盘1和主布线金属层10b相互电连接。
根据本实施方式，与在IGBT芯片的外部设置分流电阻的情况不同，不需要在读出焊盘(电极26)上连接引线。由此，能够减小读出焊盘(电极26)的面积，并能够使IGBT芯片小型化。另外，能够进行高速的过电流检测。
此外，在图64和图65中，对在读出焊盘(电极26)中发生的信号直接向MOS型栅极电阻4m的内置栅极电阻控制栅电极28传递的例子进行了说明，但是，本发明并不限于此。例如，可以在从半导体衬底101电隔离的半导体层上形成逻辑电路，该逻辑电路的结果输出被提供给内置栅极电阻控制栅电极28，其中，该半导体衬底101是对堆积在绝缘膜上的非晶硅层照射激光等能量线等而得到的。
另外，当使用实施方式5示出的齐纳二极管型内置电阻作为分流电阻4s时，能够使在读出焊盘上发生的输出电压大致为恒定。
实施方式16
在实施方式1～15中，对在孤立的多个导电体层间设置有各种电阻元件的例子进行了叙述。作为在实施方式1～3中所示出的电流路径的槽状结构体，对于例如减小栅极主布线的寄生电阻值也是有效的。
参照图67，本实施方式的栅极主布线具有主布线金属层10b、金属部22和多晶硅层12。另外，半导体衬底101具有内表面被绝缘膜14覆盖的槽部T3。
多晶硅层12以及由金属部22构成的布线(第一布线)的至少一部分隔着绝缘膜14设置在槽部T3之中。主布线金属层10b(第二布线)设置在槽部T3之上。主布线金属层10b和金属部22在栅极主布线内的接触孔9c的部分被连接，由此，彼此并联电连接。即，第一以及第二布线彼此并联电连接。
此外，对于除上述以外的结构，由于与上述实施方式1～15的结构大致相同，所以，对相同或对应的要素标上相同的附图标记，省略其说明。
图68和图69是概略地表示本发明实施方式16的第一以及第二变形例各自中的半导体装置的栅极主布线附近的结构的部分剖视图。
参照图68，在第一变形例中，在内表面被绝缘膜14覆盖的槽部T3之中仅埋入金属部22。
参照图69，在第二变形例中，多晶硅层12被省略，且主布线金属层10b和金属部22在接触孔9c的部分连接。
根据本实施方式，由于栅极主布线的一部分埋入形成在槽部T3中，所以，与栅极主布线5的宽度方向(图中横向)的尺寸为相同的平面状的布线相比，也能够减小寄生电阻。由此，能够抑制由栅极焊盘1和各栅电极13的布线引起的电位信号向各栅电极13的传递的延迟差。因而，难以引起IGBT元件EL中的针对局部导通区域的电流集中，实现对于振荡具有耐性的IGBT芯片。
在上述各实施方式中，对具有作为半导体元件的IGBT元件EL的半导体装置进行了说明，但是，本发明并不限于此，也能够应用于具有其他开关元件或功率MOSFET元件等半导体元件的半导体装置。另外，对于半导体元件来说，也可以具有源电极来取代发射电极。
另外，也能够使用电阻率比内置栅极电阻充分低的半导体层来取代金属层10。
详细说明并示出了本发明，但是，这仅是例示而不是限定，应该明确理解为，发明的范围由所附技术方案的范围来解释。

Claims (21)

1.一种半导体装置，其特征在于，
具有：半导体衬底；绝缘膜，覆盖所述半导体衬底的至少一部分；半导体元件，具有电极；电阻元件，设置在所述绝缘膜上，并且，与所述电极电连接成使其成为针对流过所述电极的电流的电阻，
利用所述半导体衬底和所述电阻元件之间的电位差，在所述电阻元件中产生耗尽层。
2.如权利要求1的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个、栅电极、焊盘的开关元件，
所述电极是所述发射电极、所述源电极以及所述栅电极的任意一个，
所述电极和所述焊盘通过所述电阻元件电连接。
3.如权利要求1的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个和栅电极的开关元件，
所述电极是所述栅电极，
所述发射电极以及源电极的任意一个和所述电极通过所述电阻元件电连接。
4.如权利要求1的半导体装置，其特征在于，
所述半导体元件是具有第一发射电极以及第一源电极的任意一个和第二发射电极以及第二源电极的任意一个的开关元件，
所述电极是所述第一发射电极以及第一源电极的任意一个，
所述第二发射电极以及第二源电极的任意一个和所述电极通过所述电阻元件电连接。
5.一种半导体装置，具有：
半导体衬底；
半导体元件，具有电极；
绝缘膜，覆盖所述半导体衬底的至少一部分；
至少一个二极管，设置在所述绝缘膜上，并且，与所述电极电连接成使其成为针对流过所述电极的电流的电阻。
6.如权利要求5的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个、栅电极、焊盘的开关元件，
所述电极是所述发射电极、所述源电极以及所述栅电极的任意一个，
所述电极和所述焊盘通过所述二极管电连接。
7.如权利要求5的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个和栅电极的开关元件，
所述电极是所述栅电极，
所述发射电极以及源电极的任意一个和所述电极通过所述二极管电连接。
8.如权利要求5的半导体装置，其特征在于，
所述半导体元件是具有第一发射电极以及第一源电极的任意一个和第二发射电极以及第二源电极的任意一个的开关元件，
所述电极是所述第一发射电极以及第一源电极的任意一个，
所述第二发射电极以及第二源电极的任意一个和所述电极通过所述二极管电连接。
9.一种半导体装置，其中，
具有：半导体衬底；半导体元件，具有电极；绝缘膜，覆盖所述半导体衬底的至少一部分；至少一个结型场效应晶体管，设置在所述绝缘膜上，并且，具有源极以及漏极；
以成为针对流过所述电极的电流的电阻的方式，将所述源极以及漏极的任意一个和所述电极电连接。
10.如权利要求9的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个、栅电极、焊盘的开关元件，
所述电极是所述发射电极、所述源电极以及所述栅电极的任意一个，
所述电极和所述焊盘通过所述结型场效应晶体管电连接。
11.如权利要求9的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个和栅电极的开关元件，
所述电极是所述栅电极，
所述发射电极以及源电极的任意一个和所述电极通过所述结型场效应晶体管电连接。
12.如权利要求9的半导体装置，其特征在于，
所述半导体元件是具有第一发射电极以及第一源电极的任意一个和第二发射电极以及第二源电极的任意一个的开关元件，
所述电极是所述第一发射电极以及第一源电极的任意一个，
所述第二发射电极以及第二源电极的任意一个和所述电极通过所述结型场效应晶体管电连接。
13.一种半导体装置，其中，
具有：半导体衬底；半导体元件，具有电极；绝缘膜，覆盖所述半导体衬底的至少一部分；至少一个MIS型场效应晶体管，设置在所述绝缘膜上，并且，具有源极以及漏极；
以成为针对流过所述电极的电流的电阻的方式，将所述源极以及所述漏极的任意一个和所述电极电连接。
14.如权利要求13的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个和栅电极的开关元件，
所述电极是所述栅电极，
所述发射电极以及源电极的任意一个和所述电极通过所述MIS型场效应晶体管电连接。
15.如权利要求13的半导体装置，其特征在于，
所述半导体元件是具有第一发射电极以及第一源电极的任意一个和第二发射电极以及第二源电极的任意一个的开关元件，
所述电极是所述第一发射电极以及第一源电极的任意一个，
所述第二发射电极以及第二源电极的任意一个和所述电极通过所述MIS型场效应晶体管电连接。
16.如权利要求13的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个、栅电极、焊盘的开关元件，
所述电极是所述发射电极、所述源电极以及所述栅电极的任意一个，
所述电极和所述焊盘通过所述MIS型场效应晶体管电连接。
17.一种半导体装置，具有：
半导体衬底；
半导体元件，具有电极；
绝缘膜，覆盖所述半导体衬底的至少一部分；
电阻元件，设置在所述绝缘膜上，与所述电极电连接成使其成为针对流过所述电极的电流的电阻，并且，包含至少一个并列地具有二极管和欧姆电阻的区域。
18.如权利要求17的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个、栅电极的开关元件，
所述电极是所述栅电极，
所述发射电极以及源电极的任意一个和所述电极通过所述电阻元件电连接。
19.如权利要求17的半导体装置，其特征在于，
所述半导体元件是具有第一发射电极以及第一源电极的任意一个和第二发射电极以及第二源电极的任意一个的开关元件，
所述电极是所述第一发射电极以及第一源电极的任意一个，
所述第二发射电极以及第二源电极的任意一个和所述电极通过所述电阻元件电连接。
20.如权利要求17的半导体装置，其特征在于，
所述半导体元件是具有发射电极以及源电极的任意一个、栅电极、焊盘的开关元件，
所述电极是所述发射电极、所述源电极以及所述栅电极的任意一个，
所述电极和所述焊盘通过所述电阻元件电连接。
21.一种半导体装置，具有：
半导体衬底；
半导体元件，具有第一发射电极以及第一源电极的任意一个、第二发射电极以及第二源电极的任意一个、栅电极；
绝缘膜，覆盖所述半导体衬底的至少一部分；
第一电阻元件，设置在所述绝缘膜上，并且，将所述第一发射电极以及所述第一源电极的任意一个和所述第二发射电极以及所述第二源电极的任意一个彼此电连接；
第二电阻元件，设置在所述绝缘膜上，并且，伴随与所述第二发射电极以及所述第二源电极的任意一个的电位对应的电阻，将所述第一发射电极以及所述第一源电极的任意一个和所述栅电极电连接。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049393A (ja) * 2009-08-27 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2011253883A (ja) * 2010-06-01 2011-12-15 On Semiconductor Trading Ltd 半導体装置及びその製造方法
EP2602828A1 (en) * 2011-12-07 2013-06-12 Nxp B.V. Semiconductor device having isolation trenches
JP6102140B2 (ja) * 2012-09-20 2017-03-29 三菱電機株式会社 半導体装置
JP6541862B2 (ja) * 2013-08-28 2019-07-10 ローム株式会社 半導体装置
EP3076431B1 (en) * 2013-11-28 2020-07-08 Rohm Co., Ltd. Semiconductor device
JP6344071B2 (ja) * 2014-06-09 2018-06-20 富士電機株式会社 半導体装置
JP2016072532A (ja) * 2014-09-30 2016-05-09 サンケン電気株式会社 半導体素子
DE102015221375A1 (de) * 2015-11-02 2017-05-04 Robert Bosch Gmbh Halbleiterbauelement sowie Verfahren zur Herstellung eines Halbleiterbauelements und Steuergerät für ein Fahrzeug
CN105552132B (zh) * 2016-02-04 2018-11-13 京东方科技集团股份有限公司 薄膜晶体管传感器及其制备方法
CN106684126A (zh) * 2016-12-12 2017-05-17 中航（重庆）微电子有限公司 一种沟槽型晶体管器件结构及制作方法
JP2018107693A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および電力変換装置
JP6874443B2 (ja) * 2017-03-16 2021-05-19 富士電機株式会社 半導体装置および半導体装置の製造方法
US10396189B2 (en) * 2017-05-30 2019-08-27 Fuji Electric Co., Ltd. Semiconductor device
JP7225562B2 (ja) * 2017-05-30 2023-02-21 富士電機株式会社 半導体装置
JP6796034B2 (ja) * 2017-06-29 2020-12-02 株式会社東芝 半導体装置
JP6896821B2 (ja) * 2018-01-09 2021-06-30 ローム株式会社 半導体装置
CN110190118A (zh) * 2018-02-22 2019-08-30 三垦电气株式会社 半导体装置和电子设备
JP6896673B2 (ja) * 2018-03-23 2021-06-30 株式会社東芝 半導体装置
DE112019001654T5 (de) 2018-03-29 2020-12-10 Rohm Co., Ltd. Halbleiterbauteil
TWI759207B (zh) * 2018-06-19 2022-03-21 日商新唐科技日本股份有限公司 半導體裝置
JP7139232B2 (ja) * 2018-12-07 2022-09-20 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN111697067B (zh) * 2019-03-15 2023-11-24 上海睿驱微电子科技有限公司 能够快速骤回的逆导型绝缘栅双极型晶体管及其实现方法
US11164813B2 (en) * 2019-04-11 2021-11-02 Cree, Inc. Transistor semiconductor die with increased active area
CN110444594B (zh) * 2019-08-02 2023-03-24 扬州国扬电子有限公司 一种低寄生电阻的栅控型功率器件及其制造方法
CN111403341B (zh) * 2020-03-28 2023-03-28 电子科技大学 降低窄控制栅结构栅电阻的金属布线方法
CN111916496B (zh) * 2020-06-18 2022-02-11 南瑞联研半导体有限责任公司 一种igbt栅极总线结构
CN112687654B (zh) * 2020-12-14 2024-02-23 株洲中车时代半导体有限公司 沟槽栅igbt器件
EP4163981A1 (en) * 2021-10-11 2023-04-12 Nexperia B.V. Semiconductor device with a clamping diode
CN114582839B (zh) * 2022-05-06 2022-08-09 绍兴中芯集成电路制造股份有限公司 集成esd多晶硅层的半导体装置
CN115513281A (zh) * 2022-11-23 2022-12-23 深圳市威兆半导体股份有限公司 绝缘栅双极型晶体管
CN116646394A (zh) * 2023-07-27 2023-08-25 深圳芯能半导体技术有限公司 一种具栅极电阻的igbt芯片及其制作方法
CN116779663A (zh) * 2023-08-22 2023-09-19 合肥阿基米德电子科技有限公司 一种新型集成栅极电阻的igbt结构
CN116825850B (zh) * 2023-08-25 2023-11-17 江苏应能微电子股份有限公司 一种集成esd保护器件的分离栅沟槽mos器件及工艺
CN117116939B (zh) * 2023-10-25 2024-02-06 深圳腾睿微电子科技有限公司 绝缘栅双极晶体管芯片及其栅极电阻调整方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US79081A (en) * 1868-06-23 Whom it may concern
NL8400789A (nl) 1984-03-13 1985-10-01 Philips Nv Werkwijze omvattende het gelijktijdig vervaardigen van halfgeleidergebieden met verschillende dotering.
JPS6232638A (ja) 1985-08-05 1987-02-12 Nec Corp 半導体記憶装置
JP2610866B2 (ja) * 1987-03-25 1997-05-14 日本電気株式会社 半導体抵抗素子
JPH0666472B2 (ja) 1987-06-22 1994-08-24 日産自動車株式会社 過電流保護機能を備えたｍｏｓｆｅｔ
JPH0687505B2 (ja) * 1987-12-22 1994-11-02 日本電気株式会社 大電力用電界効果トランジスタ
JPH0282034U (zh) * 1988-12-13 1990-06-25
EP0391123A3 (en) * 1989-04-04 1991-09-11 Texas Instruments Incorporated Extended length trench resistor and capacitor
US5115369A (en) 1990-02-05 1992-05-19 Motorola, Inc. Avalanche stress protected semiconductor device having variable input impedance
JPH0487373A (ja) 1990-07-31 1992-03-19 Fujitsu Ltd 半導体装置
JPH04280475A (ja) 1991-03-08 1992-10-06 Fuji Electric Co Ltd 半導体スイッチング装置
JP3018816B2 (ja) * 1993-02-22 2000-03-13 株式会社日立製作所 半導体素子の保護回路ならびにこれを有する半導体装置
CA2092370C (en) 1993-03-24 1997-03-18 John M. Boyd Forming resistors for integrated circuits
US5316978A (en) 1993-03-25 1994-05-31 Northern Telecom Limited Forming resistors for intergrated circuits
JP3243902B2 (ja) * 1993-09-17 2002-01-07 株式会社日立製作所 半導体装置
JPH07273288A (ja) 1994-03-30 1995-10-20 Nec Corp 半導体装置の製造方法
JPH0818011A (ja) 1994-04-25 1996-01-19 Seiko Instr Inc 半導体装置及びその製造方法
JPH0832057A (ja) 1994-07-14 1996-02-02 Toshiba Corp 半導体装置及びその製造方法
US5721148A (en) 1995-12-07 1998-02-24 Fuji Electric Co. Method for manufacturing MOS type semiconductor device
JP3206726B2 (ja) * 1995-12-07 2001-09-10 富士電機株式会社 Ｍｏｓ型半導体装置の製造方法
JPH09289285A (ja) * 1996-04-19 1997-11-04 Nec Corp 半導体装置およびその製造方法
KR100236090B1 (ko) * 1996-12-31 1999-12-15 김영환 에스 램(sram) 셀 및 이의 제조방법
DE19811297B4 (de) * 1997-03-17 2009-03-19 Fuji Electric Co., Ltd., Kawasaki MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
JPH1187612A (ja) * 1997-09-04 1999-03-30 Matsushita Electron Corp 半導体装置及びその製造方法
JPH11234104A (ja) 1998-02-10 1999-08-27 Toshiba Corp 半導体モジュール及びインバータ装置
CN1242604A (zh) 1998-06-26 2000-01-26 株式会社东芝 半导体保护器件和功率转换器件
JP3116916B2 (ja) * 1998-08-17 2000-12-11 日本電気株式会社 回路装置、その製造方法
JP3150109B2 (ja) 1998-11-06 2001-03-26 日本電気アイシーマイコンシステム株式会社 ポリシリコン抵抗素子
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6274905B1 (en) 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
JP3971062B2 (ja) * 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
DE19960563B4 (de) 1999-12-15 2005-11-03 Infineon Technologies Ag Halbleiterstruktur und entsprechendes Herstellungsverfahren
JP4032622B2 (ja) * 2000-09-06 2008-01-16 株式会社日立製作所 半導体素子及びこれを用いた半導体装置と変換器
JP2002141357A (ja) 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置
JP2002208702A (ja) 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
JP2002208677A (ja) 2001-01-12 2002-07-26 Toyota Industries Corp 温度検出機能を備える半導体装置
CN1268003C (zh) * 2001-02-01 2006-08-02 三菱电机株式会社 半导体器件及其制造方法
JP2002231943A (ja) 2001-02-02 2002-08-16 Toshiba Corp 半導体装置
JP2002246598A (ja) 2001-02-15 2002-08-30 Nec Yamagata Ltd 半導体装置及びその製造方法
JP4846106B2 (ja) 2001-02-16 2011-12-28 三菱電機株式会社 電界効果型半導体装置及びその製造方法
DE10123818B4 (de) 2001-03-02 2006-09-07 Infineon Technologies Ag Anordnung mit Schutzfunktion für ein Halbleiterbauelement
US7081398B2 (en) * 2001-10-12 2006-07-25 Micron Technology, Inc. Methods of forming a conductive line
JP2003189593A (ja) * 2001-12-19 2003-07-04 Toshiba Corp 絶縁ゲート型半導体素子のゲート駆動回路、絶縁ゲート型半導体モジュール及び電力変換装置
JP2003197914A (ja) * 2001-12-28 2003-07-11 Fuji Electric Co Ltd 半導体装置
GB0212564D0 (en) 2002-05-31 2002-07-10 Koninkl Philips Electronics Nv Trench-gate semiconductor device
JP2004281918A (ja) * 2003-03-18 2004-10-07 Ricoh Co Ltd 半導体装置及びその製造方法
JP4136778B2 (ja) 2003-05-07 2008-08-20 富士電機デバイステクノロジー株式会社 絶縁ゲート型バイポーラトランジスタ
JP4398719B2 (ja) 2003-12-25 2010-01-13 株式会社東芝 半導体装置
DE10361714B4 (de) 2003-12-30 2009-06-10 Infineon Technologies Ag Halbleiterbauelement
JP2005228851A (ja) * 2004-02-12 2005-08-25 Mitsubishi Electric Corp Ｉｇｂｔモジュール
US7196397B2 (en) * 2004-03-04 2007-03-27 International Rectifier Corporation Termination design with multiple spiral trench rings
JP2005294649A (ja) * 2004-04-01 2005-10-20 Toshiba Corp 半導体装置
DE102004045467B4 (de) * 2004-09-20 2020-07-30 Infineon Technologies Ag Feldeffekt-Trenchtransistor
US20060273382A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. High density trench MOSFET with low gate resistance and reduced source contact space
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
JP2008085278A (ja) 2006-09-29 2008-04-10 Ricoh Co Ltd 半導体装置及びその製造方法

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