CN112103288A - 半导体器件以及半导体器件的制造方法 - Google Patents

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Abstract

本公开的实施例涉及一种具有绝缘栅极场效应晶体管的半导体器件以及该半导体器件的制造方法。在半导体衬底(SUB)的一个主表面侧的第一区域内限定的单元区域EFR中，形成绝缘栅极型场效应晶体管(MFET)；在第一区域内限定的栅极焊盘区域GPR中，限定形成缓冲电路SNC的缓冲区域SNR。在第一区域和第二区域内，形成彼此间隔开的第一深沟槽和第二深沟槽，并且在第二区域中形成的多个第二深沟槽的至少一个宽度，小于在第二区域中形成的第一深沟槽的宽度。

Description

半导体器件以及半导体器件的制造方法
相关申请的交叉引用
于2019年6月18日提交的日本专利申请号2019-113133，包括说明书、附图和摘要，其公开内容通过整体引用并入本文。
背景技术
本发明涉及半导体器件以及半导体器件的制造方法，并且适用于例如具有沟槽栅极型功率MOSFET的半导体器件。
绝缘栅极场效应晶体管(诸如沟槽栅极功率MOSFET(金属氧化物半导体场效应晶体管))，被称为功率开关半导体器件。
在这种类型的半导体器件中，当具有绝缘栅极场效应晶体管的寄生二极管被恢复时，半导体器件中的电路的寄生电感可以在源极电极与漏极电极之间导致浪涌电压。另外，当绝缘栅极场效应晶体管从导通到断开运行时，寄生电感在源极电极与漏极电极之间生成浪涌电压。浪涌电压可以导致绝缘栅极场效应晶体管或其他半导体器件的击穿。
为了减少这种浪涌电压，在半导体器件中设置缓冲电路。缓冲电路由串联连接的电阻器和电容器组成。串联连接的电阻器和电容器电连接在沟槽栅极型功率MOSFET的漏极电极与源极电极之间。
[专利文献1]日本未审查专利申请公开号2017-143188
专利文献1公开了一种具有缓冲电路的半导体器件，该缓冲电路具有形成在半导体衬底的指定缓冲区域中的电阻器和电容器。
发明内容
实施例的目的是提高具有绝缘栅极场效应晶体管的半导体器件的可靠性。
根据本发明的描述和附图，其他目的和新颖特征将变得明显。
根据实施例的半导体器件包括半导体衬底；在半导体衬底的第一区域中形成的绝缘栅极型场效应晶体管；以及在不同于第一区域的第二区域中形成的缓冲电路，并且该缓冲电路具有电阻器和电容器。该半导体器件在第一区域的第一主表面侧的平面视图中，具有以岛状彼此间隔开布置的多个第一深沟槽。该半导体器件在第二区域的第一主表面侧的平面视图中，具有以岛状彼此间隔开布置的多个第二深沟槽。此处，在第一区域的第一主表面侧的平面视图中，多个第二深沟槽中的至少一个第二深沟槽的宽度，小于多个第一深沟槽中的至少一个第一深沟槽的宽度。
根据实施例的半导体器件的制造方法包括以下步骤：准备半导体衬底，该半导体衬底具有第一主表面，以及与第一主表面相对的第二主表面。在半导体衬底的第一区域中形成绝缘栅极型场效应晶体管，在不同于第一区域的第二区域中形成具有电阻器和电容器的缓冲电路。形成以岛状彼此间隔开布置的多个第一深沟槽。在第一区域中，从第一主表面朝向衬底，形成多个第二深沟槽，该多个第二深沟槽从第一主表面朝向衬底以岛状彼此间隔开布置在第二区域中。此处，从第一区域的第一主表面朝向衬底以岛状彼此间隔开布置的多个第二深沟槽的至少一个宽度，小于多个第一深沟槽的宽度。
根据实施例的半导体器件，能够提高具有绝缘栅极型场效应晶体管的半导体器件的可靠性。
根据另一实施例的半导体器件的制造方法，能够提高具有绝缘栅极型场效应晶体管的半导体器件的可靠性。
附图说明
图1是示出了第一实施例中的半导体器件根据尖端状态的平面图案的平面视图。
图2是根据第一实施例的绝缘栅极场效应晶体管和缓冲电路的等效示意图。
图3是示出了根据第一实施例的图1中所示框架A1中的平面的平面视图。
图4是示出了根据第一实施例的图1中所示框架A1中的结构的倾斜横截面视图。
图5是根据第一实施例的沿图3中所示横截线V-V的横截面视图。
图6是示出了根据半导体器件的比较示例的结构的倾斜横截面视图。
图7是示出了根据第一实施例的半导体器件的制造方法步骤的横截面视图。
图8是示出了根据第一实施例的在图7中所示步骤之后待被执行的步骤的横截面视图。
图9是示出了根据第一实施例的在图8中所示步骤之后待被执行的步骤的横截面视图。
图10是示出了根据第一实施例的在图9中所示步骤之后执行的步骤的横截面视图。
图11是示出了根据第一实施例的在图10中所示步骤之后执行的步骤的横截面视图。
图12是示出了根据第一实施例的在图11中所示步骤之后执行的步骤的横截面视图。
图13是示出了根据第一实施例的在图12中所示步骤之后执行的步骤的横截面视图。
图14是示出了根据第一实施例的在图13中所示步骤之后执行的步骤的横截面视图。
图15是示出了根据第一实施例的要在图14中所示步骤之后执行的步骤的横截面视图。
图16是用于说明根据第一实施例的缓冲单元功能的第一等效电路图。
图17是用于说明根据第一实施例的缓冲单元功能的第二等效电路图。
图18是示出了根据第二实施例的图1中所示框架A1中的对应部分结构的倾斜横截面视图。
图19是示出了根据第三实施例的图1中所示框架A1中的对应部分结构的倾斜横截面视图。
具体实施方式
将在下文中参照附图详细描述根据实施例的半导体器件。在说明书和附图中，相同或对应形式的元件由相同附图标记表示，并且省略对其的重复描述。在附图中，为了便于描述，可以省略或简化配置。此外，至少一些实施例和每种修改可以彼此任意地组合。
(第一实施例)
下文参照附图描述第一实施例的半导体器件。
图1示出了根据本实施例的半导体器件的平面视图。在图1的半导体器件PSD(半导体芯片)中，其具有第一主表面和相对的第二主表面。图1是从第一主表面侧观察的平面视图。在半导体衬底SUB的第一主表面侧，例如沿着半导体器件PSD(半导体芯片)的边缘侧，限定栅极焊盘区域GPR和二极管焊盘区域DPR。在栅极焊盘区域GPR中，形成缓冲区域SNR。进一步地，例如，在栅极焊盘区域GPR和二极管焊盘区域DPR以外的半导体器件PSD(半导体芯片)中，限定单元区域EFR，形成半导体器件PSD(半导体芯片)的绝缘栅极场效应晶体管MFET。
在栅极焊盘区域GPR中，形成栅极焊盘GEP。栅极焊盘GEP电连接至绝缘栅极场效应晶体管的栅极电极MFET。栅极焊盘GEP被用于与外部进行电连接。
在二极管焊盘区域DPR中，形成二极管焊盘DOP。例如，在二极管焊盘区域DPR中形成温度感测二极管(未示出)，作为用于检测半导体器件温度的元件。二极管焊盘DOP1电连接至温度感测二极管的阳极。同样，二极管焊盘DOP2电连接至温度感测二极管的阴极。二极管焊盘DOP，其包括二极管焊盘DOP1和二极管焊盘DOP2，用于外部的电连接。
源极电极SEL被形成为覆盖单元区域EFR。源极电极SEL电连接至绝缘栅极场效应晶体管MFET的源极。形成钝化膜(未示出)以覆盖源极电极SEL等。钝化膜具有例如暴露出源极电极SEL的开口。暴露的源极电极SEL被用作源极焊盘SEP，以用于与外部进行电连接。
接着，将描述缓冲电路和绝缘栅极型场效应晶体管的等效电路。如图2中所示，缓冲电路SNC并联地电连接在绝缘栅极型场效应晶体管MFET的源极S与漏极D之间。绝缘栅极型场效应晶体管MFET具有电容器CDS、电容器CGD和作为寄生电容器的电容器CGS，以及具有作为寄生二极管的二极管PD1。
电容器CDS是在漏极D与源极S之间的寄生电容器。电容器CGD是在栅极G与漏极D之间的寄生电容器。电容器CGS是在栅极G与源极S之间的寄生电容器。二极管PD1是在源极S与漏极D之间的寄生二极管。电阻RG是栅极G的电阻。
缓冲电路SNC具有电阻器RSNB、电容器CDS2、电容器CGD2和电容器CGS2。缓冲电路SNC由第二嵌入的绝缘体ZOF2和设置在栅极焊盘GEP下方的沟槽栅极电极TGEL形成。CDS2是漏极D与源极S之间的寄生电容器。电容器CGD2是栅极G与漏极D之间的寄生电容器。电容器CGS2是栅极G与漏极D之间的寄生电容器。二极管PD2是源极S与漏极D之间的寄生二极管。
接着，将参照图3至图5描述缓冲电路SNC周围的结构和缓冲电路SNC。针对图1中所示的虚线正方形框A1中的结构，图3示出了平面图案中的示例，图4以横截面透视图示出了示例，图5以横截面视图示出了示例。
如图3至图5中所示，在半导体衬底SUB的一个主表面(第一主表面)一侧，分别限定缓冲区域SNR和单元区域EFR。在栅极焊盘区域GPR中限定缓冲区域SNR。如图4中所示，在缓冲区域SNR中，p型扩散层PDL被配置为电阻元件。另外，p型扩散层PDL和n型柱层NCL被配置为电容元件。此外，在图4和图5中，在半导体衬底SUB的另一个主表面(第二主表面)的一侧，设置n型衬底NPSB(n型外延层NEL)。n型衬底NPSB电连接至漏极电极(未示出)。
在单元区域EFR中，在距半导体衬底SUB的一个主表面预定深度上，形成基底扩散层BDL。在基底扩散层BDL中，形成绝缘栅极型场效应晶体管的沟道。从基底扩散层BDL的底部到达预定深度，形成与n型NPSB接触的n型柱层NCL。
形成沟槽栅极电极TGEL，该沟槽栅极电极从半导体衬底SUB的一个主表面穿过基底扩散层BDL延伸到n型柱层NCL。通过插入栅极绝缘膜GIF在栅极沟槽TRC中形成沟槽栅极电极TGEL。沟槽栅极电极TGEL以网状形状布置。
在基底扩散层BDL中，在从半导体衬底SUB的一个主表面到比基底扩散层BDL的底部更浅的区域之上，形成n型源极扩散层SDL。通过在沟槽栅极电极TGEL的一侧插入栅极绝缘膜GIF来形成源极扩散层SDL。从半导体衬底SUB的一个主表面朝向n型衬底NPSB，形成多个掩埋绝缘体ZOF。单元区域EFR是第一区域，形成第一嵌入的绝缘体ZOF1，缓冲区域SNR是第二区域，形成第二绝缘体ZOF2。在第一深沟槽DTC1中形成第一掩埋绝缘体ZOF1，以及在第二深沟槽DTC2中形成第二绝缘体ZOF2。
第一深沟槽DTC1和第二深沟槽DTC2例如以岛状彼此相距一定距离布置。在由沟槽栅极电极TGEL围绕的区域中形成第一深沟槽DTC1，在平面视图中该沟槽栅极电极以网状形状布置。另外，如图4中所示，第一深沟槽DTC1被形成为与p型柱层PCL和p+扩散层DCC接触。
沿着沟槽栅极电极TGEL形成第二深沟槽DTC2，该沟槽栅极电极在平面视图中的Y轴方向上以彼此间隔开的条带形式延伸。第二嵌入绝缘体ZOF2被形成为与p型柱层PCL接触。注意，在平面视图中，Y轴方向是沿着在缓冲区域SNR中形成的沟槽栅极电极TGEL的纵向方向的方向。在平面视图中，X轴方向是沿着在缓冲区域SNR中形成的沟槽栅极电极TGEL的较短方向的方向。在平面视图中，X轴和Y轴彼此正交。
此外，在平面视图中，多个第二深沟槽DTC2的至少一个宽度，小于多个第一深沟槽DTC1的至少一个宽度。另外，衬底方向上的第一深沟槽DTC1的至少一个深度比第二深沟槽DTC2的至少一个深度更浅。
例如，在平面视图中，第二深沟槽DTC2的开口大小小于第一深沟槽DTC1的开口大小。例如，在平面视图中，第一深沟槽DTC1的宽度(开口宽度)为0.7微米或大于0.7微米，在平面视图中，第二深沟槽DTC2的宽度为0.5微米或大于0.5微米且小于0.7微米。另外，例如，第一深沟槽DTC1在衬底方向上的深度为8微米或大于8微米，第二深沟槽DTC2在衬底方向上的深度为6微米或大于6微米且小于8微米。此处，在平面视图中，在构成开口的多个侧中，开口宽度为彼此相对的两侧间距的最大值。深度是深沟槽DTC的底表面，与被嵌入在深沟槽DTC中的嵌入的绝缘体ZOF的上表面之间的厚度方向上的最大间距。
p型柱层PCL还与n型柱层NCL接触。p型柱层PCL和n型柱层NCL交替地布置为超连接结构。
p+扩散层DCC被形成为与掩埋绝缘体ZOF接触，但基底扩散层BDL被形成为与n型柱层NCL接触。在单元区域EFR中形成p+扩散层DCC，以增加单元区域EFR的感应负载容限。
寄生电容器CDS由源极扩散层SDL和n型柱层NCL形成。寄生电容器CGD由沟槽栅极电极TGEL和n型柱层NCL形成。寄生二极管PD1由沟槽栅极电极TGEL和源极扩散层SDL形成。
在缓冲区域SNR中，在距半导体衬底SUB的一个主表面的预定深度上形成p型扩散层PDL。形成n型柱层NCL，其从p型扩散层PDL的底部以预定深度到达n型外延层NEL。
形成沟槽栅极电极TGEL，该沟槽栅极电极从半导体衬底SUB的一个主表面，穿透p型扩散层PDL到达n型柱层NCL。通过在栅极沟槽TRC中插入栅极绝缘膜GIF来形成沟槽栅极电极TCEL。在缓冲区域SNR中，在Y轴方向上以一定间隔的条带形式形成沟槽栅极电极TGEL。另一方面，在单元区域EFR中，沟槽栅极电极TGEL在Y轴方向上延伸，并且其在与Y轴方向交叉的X轴方向上被形成为以彼此间隔开的网状形状。
通过位于沟槽栅极电极TGEL与另一个沟槽栅极电极TGEL之间的p型扩散层PDL，形成缓冲区域SNC的电阻器RSNB。例如，电阻器RSNB在Y轴方向上延伸。在电阻器RSNB中的、单元区域EFR侧的端部，设置电连接至源极电极SEL(源极S)的触点CTS。例如，可以通过从触点CTS开始到接触触点CTS的p型扩散层PDL的长度，来调整电阻器RSNB的电阻。
n型柱层NCL被放置在p型扩散层PDL下方，以与p型扩散层PDL进行键合。寄生电容器CDS由p型扩散层PDL和n型柱层NCL形成。寄生电容器CDS2的电容取决于施加至漏极的反向偏置(电压)。另外，例如，通过p型扩散层PDL(p型柱层PCL)的尺寸(在X方向和Y方向上的长度)，可以改变p型扩散层PDL(p型柱层PCL)与n型柱层NCL之间的结区域，以调整寄生电容器的电容器CDS2。如稍后将描述的，寄生电阻器RSNB的电阻值和电容器CDS2的电容成为用于减小浪涌电压的关键参数。
在位于沟槽栅极电极TGEL与另一个沟槽栅极电极TGEL之间的区域中，多个掩埋绝缘体ZOF在Y轴方向上以彼此间隔距离的岛状设置。从半导体衬底SUB的一个主表面穿过p型扩散层PDL和n型柱层NCL到达n型外延层NEL，在深沟槽DTC中形成多个掩埋绝缘体ZOF。p型柱层PCL被形成为分别与掩埋绝缘体ZOF、n型柱层NCL和p+型扩散层DCC接触。
寄生电容器CGD2由沟槽栅极电极TGEL和n型柱层NCL形成。寄生电容器CGS2由沟槽栅极电极TGEL和p型扩散层PDL形成。缓冲区域SNR的p型扩散层PDL和单元区域FER的基底扩散层BDL，例如被在X轴方向上延伸的沟槽栅极电极TGEL分割。
在半导体衬底SUB的主表面上形成保护绝缘膜TPF，以覆盖单元区域FER和缓冲区域SNR，并且形成与保护绝缘膜TPF的上部接触的层间绝缘膜ILF。源极电极SEL和栅极焊盘GEP被形成为覆盖层间绝缘膜ILF。源极电极SEL电连接至源极扩散层SDL和基底扩散层BDL。
另外，源极电极SEL通过触点CTS电连接至p型扩散层PDL。钝化膜PVF被形成为覆盖源极电极SEL和栅极焊盘GEP。半导体器件的主要部分如上所述地构造。
接着，将描述上述半导体器件的制造方法的示例。首先，准备n++型衬底NPSB、具有n型外延层NEL和p型外延层PEL的半导体衬底SUB(参见图7)。
接着，在半导体衬底SUB的一个主表面侧，形成距p型外延层PEL(未示出)的表面预定深度的栅极沟槽。接着，通过执行热氧化处理，在包括暴露在栅极沟槽中的p型外延层PEL的、部分p型外延层PEL的表面上，形成氧化硅膜(未示出)。然后形成多晶硅膜(未示出)以填充栅极沟槽TRC。
然后，移除位于p型外延层PEL的上表面上的氧化硅膜的部分和多晶硅膜的部分。因此，如图7中所示，留在栅极沟槽TRC中的氧化硅膜的部分被形成为栅极绝缘膜GIF。此外，留在栅极沟槽TRC中的多晶硅膜的部分被形成为沟槽栅极电极TGEL。此时，在缓冲区域SNR中，沟槽栅极电极TGEL例如被形成为在Y轴方向上延伸(参见图3和图4)。
接着，通过执行热氧化处理，在p型外延层PEL的表面上，形成保护绝缘膜IPF(参见图8)。接着，通过执行光刻工艺和蚀刻工艺，在单元区域EFR中形成第一深沟槽DTC1以及在缓冲区域SNR中形成第二深沟槽DTC2(参照图8)。第一深沟槽DTC1和第二深沟槽DTC2以彼此相距一定距离的岛状形式形成。在平面视图中，第二深沟槽DTC2的至少一个宽度小于第一深沟槽DTC1的至少一个宽度。此外，第二深沟槽DTC1在衬底方向上的至少一个深度比深沟槽DTC1的至少一个深度更浅。
接着，如图8中所示，穿过保护绝缘膜IPF和深沟槽DTC，倾斜地注入n型杂质。然后，通过执行热处理，在单元区域EFR和缓冲区域SNR中的每一个中形成n型柱层NCL。接着，如图9中所示，经由保护绝缘膜IPF和深沟槽DTC，注入p型杂质。然后，通过执行热处理，在单元区域EFR和缓冲区域SNR中的每一个中沿着深沟槽DTC的侧壁表面形成p型柱层PCL。p型柱层PCL将与n型柱层NCL接触。
然后氧化硅膜(未示出)例如被形成为嵌入的深沟槽DTC。接着，通过例如化学机械抛光(chemical Mechanical polishing)移除位于半导体衬底SUB的上表面上的氧化硅膜的部分，从而留下位于深沟槽DTC中的氧化硅膜的部分。因此，如图10中所示，在单元区域EFR中形成第一嵌入的绝缘体ZOF1，在缓冲区域SNR中形成第二嵌入绝缘体ZOF2。第二嵌入式绝缘体ZOF2以在Y轴方向上彼此间隔开的岛状形式形成(参见图3和图4)。在平面视图中，第二掩埋绝缘体ZOF2的至少一个宽度，小于第一掩埋绝缘体ZOF1的至少一个宽度。另外，在第二掩埋绝缘体ZOF2的衬底方向上的至少一个深度，比第一掩埋绝缘体ZOF1的至少一个深度更浅。
接着，例如，经过热氧化处理，通过使半导体衬底SUB的表面氧化，形成保护绝缘膜TPF(参见图11)。接着，通过执行光刻工艺，形成光致抗蚀剂图案(未示出)以暴露其中形成基底扩散层和p型扩散层的区域。将光致抗蚀剂图案作为注入掩模，通过保护绝缘膜TPF注入p型杂质。其后，移除光致抗蚀剂图案。
因此，如图11中所示，在单元区域EFR中，形成p型基底扩散层BDL。在缓冲区域SNR中，形成p型扩散层PDL。在从半导体衬底SUB的表面到比形成沟槽栅极电极TGEL的位置更浅的位置处，形成基底扩散层BDL和p型扩散层PDL。因此，在缓冲区域SNR中，n型柱层NCL和p型扩散层PDL(其为缓冲电路SNC的电阻器和电容器)，与在单元区域EFR中形成的n型柱层NCL和基底扩散层BDL同时形成。
接着，如图12中所示，通过执行光刻工艺，经由覆盖缓冲区域SNR(单元区域EFR)，形成光致抗蚀剂图案PR1以暴露形成源极扩散层的区域。接着，将光致抗蚀剂图案PR1作为注入掩模，通过保护绝缘膜TPF注入n型杂质。
因此，在单元区域EFR中，形成源极扩散层SDL。在从基底扩散层BDL的表面到比基底扩散层BDL的底部的位置更浅的位置处，形成源极扩散层SDL。其后，移除光致抗蚀剂图案PR1。
接着，如图13中所示，形成层间绝缘膜ILF以覆盖半导体衬底SUB(保护绝缘膜TPF)。接着，通过对层间绝缘膜ILF执行光刻工艺和蚀刻工艺，如图13中所示，在单元区域EFR中形成，用于暴露源极扩散层SDL和基底扩散层BDL的开口CH1。接着，通过将层间绝缘膜ILF用作掩模来在开口CH1中执行离子注入，在基底扩散层BDL与n型柱层NCL之间的边界附近，形成p+扩散层DCC。顺便提及，当形成开口CH1时，在缓冲区域SNR中，形成用于暴露p型扩散层PDL的开口CH2。
接着，例如，通过溅射方法等，形成铝膜(未示出)以覆盖层间绝缘膜ILF。在此之后，对铝膜执行预定光刻处理和蚀刻处理。因此，如图14中所示，在单元区域EFR中，形成源极电极SEL。在缓冲区域SNR(栅极焊盘区域GPR)中，形成栅极焊盘GEP。
接着，如图15中所示，形成钝化膜PVF以覆盖源极电极SEL和栅极焊盘GEP。其后，通过将划线区域(未示出)切片，将多个半导体器件作为芯片取出。这完成了半导体器件PSD的主要部分。
在上述半导体器件PSD中，在未设置绝缘栅极型场效应晶体管MFET的区域中，限定缓冲区域SNR、设置缓冲电路SNC。现在将描述缓冲电路SNC具有的两个功能。
第一功能是通过缓冲电路SNC来减小所生成的浪涌电压。如图2中所示，绝缘栅极型场效应晶体管MFET最初具有在源极S与漏极D之间的寄生的电容器CDS。在上述半导体器件PSD中，除了缓冲电路SNC(电容器CDS2和电阻器RSNB)，还电连接到其绝缘栅极型场效应晶体管MFET。
因此，如图16中所示，当寄生二极管PD1执行恢复操作等时，生成浪涌电压(反向偏置)，由于该浪涌电压在缓冲部分SNR中被作为能量吸收，因此能够减小浪涌电压(参见等效电路图中的粗线)。因此，能够防止绝缘栅极型场效应晶体管MFET或外围半导体器件(未示出)遭到破坏。
接着，第二功能是通过用所生成的浪涌电压，自导通绝缘栅极型场效应晶体管MFET来减小浪涌电压。自导通是在栅极源极之间生成电压(电位差)，并且通过漏极源极之间的寄生的电容比率来导通栅极的现象。
接着，如图17中所示，将施加至漏极(点P1)的电压当作电压Vds。将在源极S与电容器CGS(点P2)之间生成的电压当作电压Vgs1。将在源极S与电阻器RSNB(点P3)之间生成的电压当作电压Vs2。将在源极S与电阻器RSNB和电容器CGS(点P4)之间生成的电压当作电压Vgs。另外，将电容器CGS的电容当作电容Cgs。将电容器CGD的电容当作电容Cgd。将电容器CGD2的电容当作电容Cgd2。将电容器CGS2的电容当作电容CGS2。
电压Vgs1由以下等式1表示。
Vgsl＝Vds×(Cgd+Cgd2)/(Cgs+Cgs2+Cgd+Cgd2)-----(等式1)
电压Vgs2由以下等式2表示。
Vgs2＝Vs2×Cgs2/(Cgs+Cgs2)-----(等式2)
电压Vgs由以下等式3表示。
Vgs＝Vgs1+Vgs2-----(等式3)
因此，如果电压Vgs高于绝缘栅极型场效应晶体管MFET的阈值电压Vth(Vgs≥Vth)，那么能够自导通绝缘栅极型场效应晶体管MFET。
如上文所描述，当寄生二极管PD1执行恢复操作等时，在源极-漏极之间可能出现寄生电感(浪涌电压)。此处，当绝缘栅极型边界效应晶体管MFET断开时，例如假设对漏极D施加约50伏的电压的情况。此时，在未设置缓冲区域SNR的半导体器件的情况(比较示例)，由于寄生的电感，电压可以瞬间升高至约100伏。因此，通过该升高电压，存在绝缘栅极型边界效应晶体管等遭到破坏的可能性。
针对比较示例，在上述半导体器件PSD中，通过设置缓冲电路SNC，在将电压施加至漏极时，能够进一步在栅极源极之间生成电压Vgs2(参照等式2)。因此，在根据半导体器件的比较示例的情况下，在栅极源极(点P5)之间的电压Vgs(参照等式3)高于对应栅极源极之间的电压，从而很容易自导通绝缘栅极型边界效应晶体管MFET。
通过自导通绝缘栅极型边界效应晶体管MFET，消除了漏极D与源极S之间的电压差，可以抑制试图增大的电压Vds。可以抑制对增大电压Vds的尝试。
可以通过等式1至等式3中所示的电容比率，来控制用于施加电压Vgs的时间。因此，能够通过导通来限制从漏极流向源极的电流，从而使得电流不会流过太多。即，通过用电压Vgs控制从漏极流向源极的电流，从而可以抑制漏极的电压增大。
在上述半导体器件PSD中，形成缓冲电路SNC的缓冲区域SNR，在未形成绝缘栅极型边界效应晶体管MFET的区域中形成，该区域被限定在栅极焊盘区域GPR中。栅极焊盘区域GPR的面积，约为形成绝缘栅极型边界效应晶体管MFET的单元区域EFR的面积的百分之几。
另外，例如，通过调整在Y轴方向上延伸的缓冲区域SNR的长度(参见图4)等，可以形成具有最佳电容器CDS2和电阻器RSNB的缓冲电路SNC，用以减小浪涌电压。此外，可以在仅改变掩模图案但无需增加附加步骤的情况下，在单元区域EFR中形成绝缘栅极型边界效应晶体管MFET的步骤中，同时形成这种缓冲电路SNC。
在上述半导体器件PSD中，以栅极焊盘区域GPR中限定的缓冲区域SNR为示例进行描述；作为未形成绝缘栅极型边界效应晶体管MFET的区域，例如，在缓冲区域SNR，可以在其限定的二极管焊盘区域DPR(参见图1)中，设置作为温度感测元件的二极管。
(比较示例)
此处，为了说明根据半导体器件PSD的第一实施例的特征，将描述根据比较示例的半导体器件cPSD。图6是示出了半导体器件cPSD的配置的示例横截面透视图。在平面视图中，半导体器件cPSD在缓冲区域SNR中形成的第二深沟槽DTC2，与在单元区域EFR中形成的第一深沟槽DTC1的宽度相同，且在衬底方向上的深度相同。
如图6中所示，半导体器件cPSD具有与根据第一实施例的半导体器件PSD相同的两种效应。接着，将描述相同的两种效应。
首先，第一效应：如图16中所示，当寄生二极管PD1执行恢复操作等时，生成浪涌电压(反向偏置)，该浪涌电压在缓冲部分SNR中被作为能量吸收，可以减小浪涌电压。
接着，第二效应是通过所生成的浪涌电压，可以自导通绝缘栅极型边界效应晶体管MFET以减小浪涌电压。然而，根据示例的半导体器件cPSD的结构又新产生了与浪涌电压减小结构相关联的两个副作用问题。接着，将描述这两个问题。
第一个问题是当在漏极与源极之间施加电压并且出现击穿时，耐受电压波形振动(在下文中简称为“耐受电压振动”)。通过在栅极焊盘区域GPR下方形成深沟槽DTC1，器件区域EFR与缓冲区域SNR的耐受电压变为相等。因此，通过流经漏极-源极电流路径中的电阻器RSNB，在缓冲区域SNR中生成的击穿电流，使栅极焊盘区域GPR正下方的P沟道电位相比源极电位升高。其后，在栅极焊盘区域GPR正下方的结电位差下降到低于击穿电压，并且从击穿状态恢复。在从击穿状态恢复之后，由于电流不再流动，因此P沟道电位与源极之间的电位差消失，并且在栅极焊盘区域GPR正下方再次击穿。因此，击穿状态和阻挡状态反复进行，从而导致所测得的电位不稳定的问题。
第二个问题是在雪崩击穿时的寄生双极故障，并且通过闩锁效应降低了L负载容限。出现漏极-源极击穿，并且在缓冲区域SNR中生成的击穿电流流向源极。此时，在电流路径中，存在位于触点CTS正下方的寄生双极型晶体管(n型源极扩散层SDL为n寄生双极型晶体管，基底扩散层BDL为p寄生双极型晶体管，n型柱层NCL为n寄生双极型晶体管)。击穿电流在寄生双极型晶体管的基底部分中流动，由电压下降而导致寄生双极型晶体管发生故障，出现了因闩锁效应而导致L负载容限降低的问题。
相反，在根据半导体器件PSD的第一实施例中，在平面视图中，在缓冲区域SNR中形成的深沟槽DTC(第二深沟槽DTC2)的至少一个宽度，被形成为小于在单元区域NER中形成的深沟槽DTC(第一深沟槽DTC1)的至少一个宽度。例如，在单元区域NER中形成的深沟槽DTC(第一深沟槽DTC1)的宽度，被形成为至少0.5微米。在缓冲区域SNR中形成的第二深沟槽DTC2可以具有0.5微米或大于0.5微米的宽度、和0.7微米或小于0.7微米的宽度。即，第二深沟槽DTC2具有比第一深沟槽DTC1更窄的开口宽度。
此外，在缓冲区域SNR中形成的第二深沟槽DTC2，在衬底的深度方向上的至少一个深度，比在单元区域NER中形成的第一深沟槽DTC1的至少一个深度更浅。例如，第一深沟槽DTC1在衬底方向上的深度为8微米或大于8微米，第二深沟槽DTC2在衬底方向上的深度为6微米或大于6微米、且小于8微米。
在具有窄开口宽度的第二深沟槽DTC2中，减少了注入n型杂质和p型杂质的有效剂量，使耗尽层的区域变宽，并且提高了耐压性。通过提高其中限定缓冲区域SNR的栅极焊盘区域GPR正下方的耐受电压，从而在栅极焊盘区域GPR的正下方不会出现击穿。由于击穿出现在单元区域EFR中，因此抑制了在栅极焊盘区域GPR正下方的耐受电压振荡。
另外，通过提高其中限定缓冲区域SNR的栅极焊盘区域GPR的耐压性，从而抑制了在栅极焊盘区域GPR正下方的击穿。因此，抑制L负载容限降低，以防止寄生双极型晶体管发生故障。
(第二实施例)
下文参照附图描述了该第二实施例的半导体器件。
如图18中所示，例如，在缓冲区域SNR中形成的多个第二深沟槽DTC2，被形成为在X轴方向上彼此间隔开延伸，且在Y轴方向上具有比在单元区域NER中形成的多个第一深沟槽DTC1的间距更宽的间距。例如，多个第二掩埋绝缘体ZOF2的间距形成为2.5微米或大于2.5微米、以及3.0微米或小于3.0微米。多个第一深沟槽DTC1的间距例如被形成为小于2.5微米。
另外，在平面视图中，在缓冲区域SNR中形成的多个第二深沟槽DTC2中的至少一个第二深沟槽DTC2、与在单元区域NER中形成的多个第一深沟槽DTC1中的至少一个第一深沟槽DTC1，被形成为具有相同宽度。
另外，在衬底的深度中，在缓冲区域SNR中形成的多个第二深沟槽DTC2中的至少一个第二深沟槽DTC2，与在单元区域NER中形成的多个第一深沟槽DTC1中的至少一个第一深沟槽DTC1，被形成为大体上相同的深度。
顺带提及，针对其他配置，由于与图3、图4和图5中所示的半导体器件的配置相同，因此除了在需要时对相同构件赋予相同附图标记，否则其旨在不重复描述。
接着，将描述上述半导体器件的制造方法。在第一实施例中所描述的半导体器件的一系列制造步骤中，在不改变在缓冲区域SNR中形成的多个第二深沟槽DTC2中的每个第二深沟槽DTC2的宽度和深度、以及不改变在单元区域EFR中形成的多个第一深沟槽DTC1中的每个第一深沟槽DTC1的宽度和深度的情况下，形成上述半导体器件。另外，可以通过与第一实施例相同的制造工艺，对其进行简单地改变，使在缓冲区域SNR中形成的第二深沟槽DTC2在Y轴方向上的间距变宽，以此来形成上述半导体器件。
因此，在上述半导体器件中，如在第一实施例中所描述的，通过提高在栅极焊盘区域GPR正下方的耐受电压，抑制了在其中限定缓冲区域SNR的栅极焊盘区域GPR正下方的击穿，通过单元区域EFR中的击穿，抑制了在栅极焊盘区域GPR正下方的耐受电压振动。即，如上文所描述的，通过将在栅极焊盘区域GPR正下方的第二深沟槽DTC2的间距加宽来形成，提高了在栅极焊盘区域GPR正下方的耐压性，抑制了耐压振动。
另外，通过提高其中限定缓冲区域SNR的栅极焊盘区域GPR的耐压性，从而抑制了在栅极焊盘区域GPR正下方的击穿。因此，防止寄生双极型晶体管发生故障，且抑制了L负载容限的降低。即，如上文所描述，通过将在栅极焊盘区域GPR正下方的第二深沟槽DTC2的间距加宽来形成，提高了在栅极焊盘区域GPR正下方的耐受电压，抑制了L负载容限降低。
此外，在上述半导体器件中，如在第一实施例中所描述的，当寄生二极管PD1执行恢复操作时，生成的浪涌电压可以在缓冲电路SNC中被作为能量吸收。另外，通过生成的浪涌电压，将绝缘栅极型场效应晶体管MFET自导通，能够减小浪涌电压。
(第三实施例)
下文参照附图描述该第三实施例的半导体器件。
如图19中所示，在缓冲区域SNR中，例如，当沟槽栅极电极TGEL以在Y轴方向上彼此间隔开的条带形式形成时，与在单元区域EFR中形成的沟槽栅极电极TGEL相比，通过将其在X轴方向上的宽度加宽来形成。例如，在缓冲区域SNR中形成的沟槽栅极电极TGEL的X轴方向的宽度在0.28微米与0.9微米之间。
顺带提及，针对其他配置，由于图3、与图4和图5中所示的半导体器件的配置相同，因此除了在需要时对相同构件赋予相同附图标记，否则其旨在不重复描述。
接着，将描述上述半导体器件的制造方法。可以通过第一实施例中所描述的一系列半导体器件制造工艺中的相同制造工艺，简单地改变沟槽栅极电极TGEL的图案，来形成上述半导体器件。即，在形成上述沟槽栅极电极的步骤中(参见图6)，在缓冲区域SNR中形成的至少一个沟槽栅极电极TGEL的宽度，大于在单元区域EFR中形成的至少一个沟槽栅极电极TGEL的宽度。
此外，在上述半导体器件中，如在第一实施例中所描述的，可以减小在寄生二极管PD1执行恢复操作时生成的浪涌电压。另外，通过生成的浪涌电压，将绝缘栅极型场效应晶体管MFET自导通，能够减小浪涌电压。
除了在第一实施例中所描述的效应，上述半导体器件还具有以下效应。具体地，在缓冲区域SNR中，通过将沟槽栅极电极TGEL在X轴方向上的宽度加宽而形成。因此，电流流经p型扩散层PDL的路径变窄，电阻器RSNB的电阻较高。通过增加缓冲电路SNC中的电阻值，使进一步减小浪涌电压成为可能。另外，因为绝缘栅极型场效应晶体管MFET在Y轴方向上与X轴的宽度成比例，从而其相对于衬底方向更深，所以增加了栅极-漏极电容器CGD2。这使得能够更容易地自导通绝缘栅极场效应晶体管MFET，从而使得能够进一步减小浪涌电压。
顺带提及，在实施例中所描述的半导体器件的缓冲电路等可以根据需要以各种形式组合。
尽管已经基于实施例具体地描述了本发明人所提出的本发明，但本发明不限于上述实施例，而且不用说，在不脱离本发明的主旨的情况下可以进行各种修改。

Claims (7)

1.一种半导体器件，包括：
半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；
绝缘栅极场效应晶体管，设置在所述半导体衬底的第一区域中；以及
缓冲电路，设置在不同于所述第一区域的第二区域中；
其中所述缓冲电路包括由在所述第二区域中的扩散层形成的电阻器和电容器；
其中在平面视图中彼此间隔开的多个第一沟槽被形成在所述第一区域中；
其中在平面视图中彼此间隔开的多个第二沟槽被形成在所述第二区域中；
其中所述多个第一沟槽中的每个第一沟槽具有第一宽度；
其中所述多个第二沟槽中的每个第二沟槽具有第二宽度；并且其中所述第二沟槽中的至少一个第二沟槽的所述第二宽度小于所述多个第一沟槽中的至少一个所述第一沟槽的所述第一宽度。
2.根据权利要求1所述的半导体器件，
其中所述第二沟槽在平面视图中具有0.5微米或大于0.5微米、且小于0.7微米的宽度。
3.根据权利要求1所述的半导体器件，
其中在所述第一区域中形成的所述多个第一沟槽是比在半导体衬底中形成的沟槽栅极电极更深的沟槽。
4.根据权利要求1所述的半导体器件，
其中所述第二区域中形成的所述多个第二沟槽是比在半导体衬底中形成的沟槽栅极电极更深的沟槽。
5.一种制造半导体器件的方法，包括以下步骤：
提供第一主表面以及与所述第一主表面相对的第二主表面，在半导体衬底的所述第一区域中形成绝缘栅极型场效应晶体管，
在不同于所述第一区域的第二区域中形成具有电阻和电容器的缓冲电路，
在所述第一区域和所述第二区域中，其中所述步骤包括朝向半导体衬底形成多个第一深沟槽和多个第二深沟槽，
其中在所述第二区域中形成的所述多个第二深沟槽中，所述第一深沟槽中的至少一个第一深沟槽的第二宽度小于所述第一深沟槽中的至少一个第一深沟槽的宽度。
6.根据权利要求5所述的制造半导体器件的方法，
形成所述元件的步骤包括以下步骤：
形成第一导电类型的第一扩散层，所述第一扩散层电连接至半导体衬底，
形成第二导电类型的第二扩散层，
其中在所述第一主表面侧的、比所述第一扩散层浅的位置之上，在所述第一区域中，所述第二导电类型的第二扩散层成为绝缘栅极型场效应晶体管沟道，并且在第二区域中，通过键合至所述第一扩散层，成为所述缓冲电路的所述电阻器、以及电容器。
7.根据权利要求5所述的制造半导体器件的方法，
其中所述多个第二深沟槽在平面视图中被形成为具有0.5微米或大于0.5微米、且小于0.7微米的宽度。
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