KR101056356B1 - 제어된 기계적 강도를 가진 분리가능 구조물 및 동 구조물을 생산하는 방법 - Google Patents

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Abstract

본 발명은 분리가능 기판의 생산 방법에 관한 것이고, 분자 부착을 사용하여 층의 1 면을 기판의 1 면에 부착하는 수단으로 인터페이스를 생성하는 단계를 포함하고, 상기 부착전에 상기 면의 적어도 하나를 처리하는 단계가 제공되고, 후속의 분리와 양립하도록 제어된 레벨로 상기 인터페이스에 기계적 지지를 가능하게 한다.
분리가능 기판, 분자 부착 접합, 플루오르화수소산, 산 에칭, 어셈블리, 인터페이스

Description

제어된 기계적 강도를 가진 분리가능 구조물 및 동 구조물을 생산하는 방법{ DETACHABLE SUBSTRATE WITH CONTROLLED MECHANICAL HOLD AND METHOD FOR PRODUCTION THEREOF}
본 발명은 두개의 마이크로전자 웨이퍼를 어셈블링하는 방법 및 그것에 의해 얻어지는 구조물에 관한 것이다. 박층 기판의 제조 및, 층 또는 구성요소를 임의의 종류의 지지구조에 전사(transfer)하는 응용분야에서 적용된다.
점차로, 구성요소는 그 구성요소를 생성하는데 사용되는 것과 다른 지지구조상에 집적되어야 한다.
예컨대, 가소성 재료 기판 또는 가요성 기판상의 구성요소가 인용된다. 구성요소라 함은 완전히 또는 부분적으로 "프로세싱된", 즉 완전히 또는 부분적으로 생성된 임의의 마이크로전자구조, 광전자 또는 센서(예컨대 화학적, 기계적, 열적, 생물학적 또는 생화학적 센서)디바이스를 의미한다.
구성요소를 가요성 지지구조상에 집적하기 위하여 층전사법이 사용될 수 있다.
구성요소 또는 층의 생성에 사용되는 것과는 상이한 지지구조상에 구성요소 또는 층을 집적하기 위한 적당한 해법이 층전사 기술에 의해 제공가능한 많은 다른 응용예가 있다. 동일한 마인드로, 층전사 기술은, 또한 구성요소를 구비하거나 구비하지 않는 박층을 예컨대 기판으로부터 분리하거나 제거함으로써 원기판으로부터 격리시킬 필요가 있을때 매우 유용하다. 또한, 동일한 마인드로, 박층을 교체하여 그것을 다른 지지구조상에 전사하는 것은 기술자에게 그렇게 교체하여 전사하지 않으면 불가능한 구조물을 디자인할 수 있게 한다. 박층의 샘플링과 교체는 예컨대, 보통의 상황과는 대조적인, 캐피시터가 먼저 형성되고 새로운 기판상에 나머지 회로를 제작하기전에 또다른 실리콘 기판상에 전사되는 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 매립형 구조물을 생성하는데 사용될 수 있다. 또다른 예는 더블 게이트 구조라고 언급되는 트랜지스터 구조의 생성에 관한 것이다. CMOS트랜지스터의 제 1 게이트는 종래 기술을 사용하여 기판상에 제작되고 그 다음에 제 2 게이트를 제작하여 트랜지스터를 완성하기 위하여 제 2 기판으로 교체되어 전사되고, 따라서 상기 구조체에 제 1 게이트를 남긴다(예컨대, K. Suzuki, T. Tanaka, Y. Tosaka, H. Horie 및 T. Sugii의 "High-Speed and Low-Power n+-p+ Double-Gate SOI CMOS", IEICE Trans. Electron., vol. E78-C, 1995, pp. 360-367를 참조하라).
박층을 원기판으로 부터 격리시키기 위한 필요조건이 예컨대, W.S Wong등의 Journal of Electronic MATERIALS, 페이지 1409, Vol. 28, N˚12, 1999 및 I. Pollentier등의 페이지 1056, SPIE Vol. 1361 Physical concepts of Materials for Novel Opto-electronic Device Application I(1990)와 같은 문서에서 보고된 바와 같은 발광다이오드(LED)분야에서 나타난다. 상기문서의 목적중 하나는 발광추출의 제어를 개선시키는 것이다. 또다른 목적은 이러한 특별한 예에서 에피택셜 스택을 생성하기 위해 사용된 사파이어 기판은 너무 부피가 크고, 특히, 전기적 절연체이므로, 후면에 전기접점을 만드는 것이 곤란하다는 사실과 관련된다.
같은 상황이 예컨대, 전자통신 및 마이크로웨이브의 응용분야에서 나타난다. 이러한 상황에서는, 구성요소가 전형적으로는 적어도 몇 kohmㆍcm정도의 고저항율을 가지는 지지구조상에 최종적으로 집적되는 것이 바람직하다.
그러나 고정항율 기판이 반드시 보통 사용된 표준 기판과 같은 동일한 품질과 동일한 가격으로 이용될 수 있는 것은 아니다. 실리콘의 경우, 표준 저항율의 200 및 300nm 실리콘 웨이퍼가 이용가능하고, 한편, 1kohmㆍcm이상의 저항율에 대하여는, 200mm사이즈로 극소량이 제공되고, 300mm사이즈는 없다. 한가지 해결책은 표준 기판(예컨대, 14 내지 22ohm.cm의 저항율을 가지는 p타입 실리콘)을 포함하는 원 구조물 상에 구성요소를 제작하고, 최종 공정 단계에서, 구성요소를 포함하는 박층을 유리, 석영, 사파이어등상의 절연 기판상에 전사하는 것이다.
기술적 관점에서, 이러한 전사 동작의 주 이점은 구성요소가 형성되는 층의 특징과 최종 지지구조의 특징을 서로 관련짖지 않는 것이고, 결과적으로 많은 다른 상황에서 유리하게 된다.
구성요소의 생성에 용이한 원 기판은 비용이 과도하게 비싸다는 상황이 또한 예증된다. 예컨대, (보다 높은 사용온도, 상당히 개선된 최대 파워 및 사용주파수등)실리콘 카바이드는 개선된 퍼포먼스를 제공하나, 실리콘 기판에 비해 매우 비싸고, 이 경우에, 비싼 원 기판(본 예에서는 실리콘 카바이드)의 박층을 저렴한 기판(이 예에서는 실리콘)상에 전사하고, 리사이클링 동작후의 재사용을 위하여 비싼 기판의 나머지를 회복하는 것이 유리하다. 전사 동작은 구성요소의 생성전, 생성시, 생성후에 수행될 수 있다.
상기 기술은 또한 최종적 응용분야를 위하여 얇은 기판을 획득하는 것이 중요한 모든 분야에 유리하다는 것이 입증될 수 있다. 열방출과 관련된 이유로, 또는 몇몇 경우에 있어서 전류는 그 전류가 통과하는 두께에 비례한 제 1 근사값의 손실을 가지고 기판의 두께를 통해 흘러야 하는 이유로, 특히 전력 응용분야가 인용된다. 가요성 때문에 얇은 기판이 요구되는 스마트 카드 응용분야 또한 인용된다. 이 응용분야를 위하여, 첫째, 다양한 공정 단계에서 양호한 기계적 저항을 가지고, 둘째 어떤 생산 장치상에서의 사용에 관해 표준에 일치하는 유리함이 있는 두꺼운 또는 표준 두께의 원 기판상에 회로가 제작된다. 최종적 씨닝(thinning)은 분리에 의하여 수행된다. 이러한 분리는 또다른 지지구조로의 전사와 함께 수행된다. 몇몇 경우에서 특히 씨닝시 목표된 최종 두께가 자체지지구조체를 생성하는데 충분하다면, 또다른 지지구조로의 전사는 불필요하다.
1 지지구조로 부터 다른 지지구조로 층을 전사하는데 다양한 기술이 사용될 수 있다. 몇몇 경우에, 층 및 지지구조의 어셈블리는 일시적일 수 있다. 이러한 경우의 예는, 전사시 또는 전사전에 거쳐야할 다양한 처리시 동안 지지기능을 제공하는 박층 전사 핸들 기판을 사용할때이다. 이 주제에 대하여, T. Hamagushi 등, IEDM 1985, p 688-691을 참조하라. 그 다음에 층과 기판을 어셈블하기 위해 사용되는 수단의 선택 문제가 발생한다. 부착 수단은 그 역할을 충분히 이행하고 특히 전사될 부분에 인가되는 처리에 의해 노출된 압력을 견딜 정도로 충분히 강해야 한다. 또한, 전사될 층을 제거하기 위하여 어셈블리의 분리가 가능해야 한다. 박층이 핸들 기판에 고정되는 경우에, 박층이 전사되기 전에 구성요소(마이크로전자, 광전자, 기계, 압전, 초전도체 또는 마그네틱 구성요소)의 전부 또는 일부가 생성되어야만 할 때 부가적 압력(열적, 기계적 등)이 접착 수단에 가해진다. 따라서 부착수단은 심지어 구성요소 제조 공정시에도, 박층과 핸들 기판사이의 어셈블리를 제공하기에 충분히 강해야 하고, 동시에 핸들 기판의 최종 분리가 가능하도록 그 반대상황역시 가능해야 한다.
보다 일반적으로, 문제는 웨이퍼와 다른 웨이퍼를 어셈블링하는 데에서 발생하는데, 상기 웨이퍼들은 부분적으로 또는 전체적으로 가공되거나 가공되지 않은 적어도 하나 이상의 반도체로 구성된 기판, 박층, 또는 자체 지지가능하기에 충분히 두꺼운 복합 재료 등 일 수 있고, 어셈블리는 이후에 어셈블리 인터페이스에서 분리되어야 한다는 것이다. 분리 전에, 상기 2 웨이퍼 중 하나에서 구성요소를 전체적 또는 부분적으로 생성하거나, 에피택셜 성장 단계를 수행할 수 있어야 한다.
다양한 해결책이 고려될 수 있다.
제 1 해결책은 연마에 의하여 지지 웨이퍼를 제거하는 것이지만, 이 경우에 웨이퍼가 소모된다(공정동안 파괴된다). 이것은 또한 에치 스톱층이 2웨이퍼 사이에 제공되면, 지지 웨이퍼가 연마 및 에칭의 결합에 의하여 소모되는 경우이다.
"리프트-오프" 원리에 기초한 다른 방법 또한 원 지지구조에 미리 접합된 박층을 분리하지만 지지구조가 반드시 소모되는 것은 아니다. 이러한 방법은 일반적으로 가능하다면 기계력과 연관된, 매입 중간층의 선택적인 화학적 에칭을 사용한다. 이 타입의 방법은 III-V 엘리먼트를 상이한 타입의 지지구조체에 전사하는데 매우 광범위하게 사용된다(C.Camperi등의 Photonics technology의 IEEE보고서, vol. 3, 12(1991), 1123참조). P. Demeester등에 의한 Semicond. Sci. Technol. 8(1993), 1124-1135 논문에 기술된 바와 같이, 일반적으로 에피택셜 성장 단계후에 발생하는 전사는 (각각 "프리-프로세싱" 또는 "포스트-프로세싱"에 의하여) 구성요소의 생성 전후에 수행될 수 있다. 그러나, 리프트오프에 기초한 이러한 기술은 1mm를 초과하는 측면 스케일로 리프트오프하기는 어렵다는 사실에 의존한다.
또다른 유사한 상황이 실리콘 온 인슐레이터(SOI : Silicon On Insulator)구조의 경우에 매입된 산화물의 존재의 이용에 나타난다. 구조물이 또다른 기판에 충분히 강하게 접합되고 고압력이 구조물에 인가되면, 우선적으로 산화물에 생긴 국소적 파괴가 전체 기판에 커팅 효과를 유도할 수 있다. "PHILIPS Journal of Research", vol. 49, N°1/2, 1995는 53 내지 55페이지에서 이것의 예를 보여준다. 불행하게도, 파괴는 제어하기 곤란하고 그 파괴를 발생시키기 위해 높은 기계 강도를 필요로하고, 기판의 파괴 또는 구성요소의 손상의 위험이 있다.
EP 0703609 A1에서는, 접합 에너지를 제어함으로써 층을 최종 기판에 전사하는 것을 개시한다. 그러나 상기 문헌에서는, 박층과 제 1 기판간에 제 1 접합에너지가 있다. 그 다음에 층과 제 2 기판, 목표 기판, 또는 매니퓰레이터간의 일정한 부착의 접합 에너지는 층과 제 1 기판간의 제 1 접합 에너지보다 크게 되도록 제어된다.
2 웨이퍼간 접합 에너지를 증가시키는데 사용되는 기술은 주지되어 있다. 그것은 상기 인용한 상황에서 사용되지만, 또한 다른 상황에서도 사용될 수 있다. 예컨대, SOI구조 생산에 사용될 수 있다.
SOI 구조가 획득되면, 표면 준비 동작이 최종적으로 준비되는데, 대개 전형적으로 1 내지 2 J/m2까지의 높은 접합 에너지의 접합후에 어닐링이 수행된다. 종래에는, 표준 준비 동작을 가진 SiO2/SiO2접합의 경우에, 구조물의 접합 에너지는 상온에서 몇 십 mJ/m2이고 30분동안 400℃에서 어닐링후에는 500mJ/m2이다(접합 에너지는 Maszara에 의하여 개발된 블레이드법에 의하여 결정된다(Maszara 등, J Appl. Phys., 64(10), p. 4943, 1988참조)). 구조물이 고온(1100℃)에서 어닐링될때, 접합 에너지는 일반적으로 2J/m2정도가 된다(C. Maleville 등, Semiconductor wafer bonding, Science Technology and Application IV, PV 97-36, 46, The Electrochemical Society Proceedings Series, Pennington, NJ (1998)). 접합 이전에, 예컨대 플라즈마(예컨대 산소 플라즈마)에 접합될 표면의 노출과 같은 다른 형태의 접합 준비가 존재하고, 항상 그러한 어닐링의 필요없이 균등한 접합 에너지를 발생할 수 있다(YA, Li 및 R.W. Bower, Jpn. J: Appl. Phys., vol. 37, p. 737, 1998면). 이 정도 양의 에너지로 실링(sealing)하는 것은 분리와 양립하지 못한다.
몇몇 변형예는 접합된 SOI(BSOI) 및 접합 및 에치백 SOI(BESOI)로 알려져 있다. 분자 부착 접합과 함께, 이러한 변형예는 연마 기술 및/또는 화학적 에칭 기술에 의하여 원기판의 물리적 제거에 기초한다. 이 경우에 기판은 소모된다.
발명가들은 표면의 친수성 및 거칠기를 수정함으로써, 종래 얻어진 기계강도보다 크거나 적은 상이한 기계적 강도가 얻어질 수 있음을 보여주었다. 예컨대, O. Rayssac 등의 논문(Proceedings of the 2nd International Conference on Materials for Microelectronics, IOM Communications, p. 183, 1998)에 나타난 바와 같이, 플루오르화수소 에칭은 실리콘 옥사이드의 층의 거칠기를 증가시킨다. 상기 논문은 8000Å의 rms에칭이 거칠기를 약 0.2nm 내지 0.625nm까지 증가시킨다고 되어 있다. 마주하는 표면에 대하여 0.625nm 및 0.625nm의 RMS거칠기를 가진 SiO2/SiO2접합은 1100℃에서 어닐링후에, 즉 표준 상황에서 보다 훨씬 낮은 500mJ/m2정도의 최대 접합 에너지값을 발생시킨다는 것이 입증되었다.
본 발명에 따른 기술적 문제 및 해결수단
따라서 본 발명은 2개의 웨이퍼의 분자 부착 접합에 의하여 어셈블링하는 기술에 있고, 그것에 의해 얻어지는 구조물이 어셈블리 인터페이스에서 분리되도록 하는 것이다. 구조물의 분리 또는 리프트오프는 일반적으로 구성요소나 센서가 층상에 전체적으로 또는 부분적으로 생성된 후 또는 웨이퍼중 하나에서 에피택셜 성장의 단계후에 수행된다.
본 발명은 또한 인터페이스 또는 제어하기 용이한 기계 강도 레벨을 가지는 중간층에 의하여 접합된 2 웨이퍼를 포함하는 구조물에 있고, 따라서 상기 구조물은 구성요소의 전체적 또는 부분적 생성(예컨대 에피택셜 스택의 퇴적)과 양립가능하지만, 또한 상기 구조물은 분리될 수 있다. 관련 문헌에서 이러한 구조물은 일반적으로 "분리가능 구조물" 또는 "분리가능 기판"이라 언급된다.
이러한 목적을 위하여 본 발명은 1 웨이퍼의 1 면 및 또 다른 웨이퍼의 1 면을 분자 부착 접합함으로써 인터페이스를 생성하도록 제안하고, 인터페이스의 기계 강도 레벨을 제어하기 위하여 전처리가 접합될 면 중 적어도 하나에 적용된다. 분자 부착 접합은 중간층(산화물, 질화물)과 함께 또는 중간층 없이 수행될 수 있다.
웨이퍼(다이, 구성요소, 또는 다이의 세트와 서브세트 등)의 일부의 레벨에서의 분리에 대응하는 상황에서, 웨이퍼의 준비는 분리 단계 전에 상기 층의 적어도 하나의 조각이 제한되는 단계를 포함하는 것이 바람직하다.
인터페이스의 기계 강도를 제어하기 위해서는, 거칠기 및/또는 친수성을 제어하기 위해 어셈블링될 2 면중 적어도 하나를 준비하는 단계가 필요하다.
- 예컨대, SiO2표면의 경우에, 거칠기를 제어함으로써 표면을 준비하기 위하여, 플루오르화수소 산 에칭이 사용될 수 있다. 물론 에칭될 재료의 특성에 따른 다른 화학적 처리도 가능하다.
- SOI타입의 분리가능 기판을 생산하기 위하여, SiO2/SiO2 및 Si/SiO2 접합의 예가 고려된다. 다른 종류의 층의 경우에(Si3N4가 또다른 종래예이지만, 규화물도 있다), 적당한 화학처리(예컨대 Si에 대하여 (또한 SC1으로 알려진)NH4OH/H2O2/H2O과 마찬가지로, Si3N4에 대하여 H3PO4 또는 HF)를 사용하는 것으로 충분하다.
- 인터페이스의 기계 강도는 제어된 방식으로, 즉 열처리 파라메터(처리 시간, 온도, 온도 변화 등)를 제어함으로써, 후속의 분리와 양립가능하도록 인터페이스를 강화하기 위하여, 예컨대 열처리와 같은 처리에 의하여 수정된다. 열 처리는 후속의 구성요소 생산과 연관된 것을 포함한다. 그 다음에 이러한 방식으로 처리된 면은 (예컨대, 산화물이나 질화물과 같은) 중간층과 함께 또는 중간층 없이 분자 부착 접합될 수 있다.
- 인터페이스를 생성하는 단계 후에 2 웨이퍼를 리프트오프(또는 분리)하는 단계가 뒤따라 수행되고, 마이크로전자, 광전자, 기계, 초전성, 초전도체, 또는 마그네틱 구성요소의 전부 또는 일부를 생산하는 단계가 분리후에 수행될 수 있다. 인터페이스를 생성하는 단계 및 리프트오프단계 사이에, 제 2 인터페이스를 생성하기 위하여 또다른 접합 단계가 수행될 수 있다. 이 접합 단계는 분자 부착 접합 또는 접착 접합(예컨대 UV방사, 레진, 폴리머 접착제에 의하여 경화되는 접착제를 사용하여)을 포함한다. 이 경우에, 제 2 인터페이스의 레벨에서 리프트오프 단계는 산 에칭 및/또는 기계 압력의 인가 및/또는 열적 및/또는 광학적 압력의 인가에 의하여 수행될 수 있다. 가공되지 않았거나 전사되지 않은 웨이퍼는 리프트오프를 위하여 재사용될 수 있다.
- 웨이퍼는 바람직하게는 Si, Ge, SiGe, SiC, GaN 에서 선택된 반도체 재료 및 다른 균등 질화물, AsGa, InP 또는 강유전체 및 압전 재료(LiNbO3, LiTaO3), 또는 "가공된" 자성 재료 등이다.
- 박층은 2 웨이퍼중 적어도 하나에서 생성될 수 있다. 박층은 원기판을 씨닝함으로써 얻어진다.
- 씨닝은 평면화 및/또는 화학-기계적 또는 다른 연마 및/또는 화학적 에칭에 의하여 실시된다.
- 박층은 커팅에 의해 얻어질 수 있다.
- 커팅은 매립된 연약층을 파괴함으로써 수행된다.
- 매립된 연약층은 이식에 의하여 획득되고 파괴는 열 및/또는 기계적 및/또는 화학적 처리에 의하여 획득된다.
- 이식된 물질은 가스(수소, 헬륨 등)이다.
제품에 관하여, 본 발명은 특히 표면 거칠기 및/또는 친수성을 제어함으로써, 그 기계 강도가 제어되는 레벨의 접합 인터페이스에서 서로 접합되는 두개의 웨이퍼를 포함하는 어셈블리를 제안한다.
바람직한 실시예에 따라, 이하의 조합이 가능하다.
ㆍ박층은 2 웨이퍼중 적어도 하나에 생성된다.
ㆍ상기 층은 분자 부착 접합 또는 예컨대 UV방사에 의하여 경화되는 접착제를 사용한 접착제 접합에 의하여 제 2 기판에 또한 접합된다.
ㆍ기판 또는 연결층의 기계적 및/또는 화학적 강도는 접합 거칠기된 표면, 다공질 표면, 매립된 결함, 또는 가스 또는 비가스 미세공동이냐에 따라 몇몇 영역을 다른것보다 선택적으로 강하게 하거나 선택적으로 약하게 하기 위하여 국소적 또는 비균일(열처리, UV노출 처리, 레이저 방사 처리 등)처리에 의하여 선택적으로 수정된다.
ㆍ층은 가공되거나 가공되지 않은, 반도체 물질(Si, Ge, SiGe, SiC, GaN 및 다른 균등 질화물, AsGa, InP, 등) 또는 강유전성 재료 또는 압전 재료(LiNbO3, LiTaO3), 또는 마그네틱 또는 초전도체 재료(YbaCuO, NbN 등)이다.
도 1은 기판상에 있는 박층, 그 층 및 접합 에너지를 갖는 기판간의 인터페이스를 조합한 단면의 개략도,
도 2는 표면층의 퇴적이나 성장후의 도 1의 조합의 개략도,
도 3은 최종 기판으로 알려진 제 2 기판을 분자 접합한 후의 이전 구조물을 나타내는 도면,
도 4는 박층과 제 1 기판간의 인터페이스에서 리프트오프 동작을 하는 것을 나타내는 도면,
도 5는 인터페이스층을 리프트오프하고 제거한후에 얻어진 웨이퍼의 개략도,
도 6은 도 1의 타입의 분리가능 어셈블리를 나타내는 도면,
도 7은 예컨대, 제 1 트랜지스터 게이터와 같은 구성요소의 생성후를 나타내는 도면,
도 8은 산화물을 퇴적한후를 나타내는 도면,
도 9는 (예컨대 CMP에 의하여) 평면화후를 나타내는 도면,
도 10은 (열처리를 포함한)분자 부착 접합후를 나타내는 도면,
도 11은 인터페이스층을 제거하기 위하여 분리 및 탈산화후를 나타내는 도면,
도 12는 도 1 타입의 분리가능 어셈블리를 나타내는 도면,
도 13은 구성요소의 생성후를 나타내는 도면,
도 14는 목표 기판의 전사없이 플루오르화수소 산 에칭 및/또는 기계력의 인가에 의하여 분리하는 동안을 나타내는 도면,
도 15는 최종기판 및 재활용가능한 기판으로 분리후를 나타내는 도면,
도 16은 구성요소사이의 트렌치나 노치를 커팅한 후를 나타내는 도면,
도 17은 예컨대 플루오르화수소 산 에칭후에 리프트오프되는 구성요소를 나타내는 도면,
도 18은 도 1과 일치하는 도면,
도 19는 투명 기판의 부착 접합후에 도 3의 어셈블리의 단면의 개략도,
도 20은 리프트오프 및 연마후에 어셈블리의 상부를 나타내는 도면,
도 21은 리프트오프 및 연마후에 어셈블리의 하부를 나타내는 도면,
도 22는 화학적 및 기계적 커팅에 의하여 제고되는 영역을 나타내는, 도 1과 일치하는 전체 도면,
도 23은 상부 기판을 접합한 후를 나타내는 도면,
도 24는 도 1과 일치하는 어셈블리를 나타내는 도면,
도 25는 GaN에 기초한 에피택셜 스택을 퇴적한 후를 나타내는 도면,
도 26은 기판의 접합후를 나타내는 도면,
도 27은 리프트오프시를 나타내는 도면,
도 28은 인터페이스층을 제거한 후에 상부를 나타내는 도면, 및
도 29는 스택이하의 층을 처음에 제거한후를 나타내는 도면.
본 발명의 목적, 특징 및 이점은 제한되지 않은 실시예 및 첨부 도면에 의한 이하의 설명으로 부터 잘 현출될 것이다.
상세한 설명에 대하여 선택된 바람직한 실시예는 주로 실리콘에 관하고, 일반적으로는 예컨대, 직경 200mm의 둥근 기판의 형태로 이용가능하다. 이러한 방법은 이것에 제한되지 않고 그러나 본 발명의 범위내에서 특히 실리콘외의 재료에 의하여 특징지워진 다른 시스템에 용이하게 적용된다.
본 발명에 따른 방법의 몇몇 실시예는 그외의 실시예가 제한된 조각을 리프트오프하는 경향이 있는 반면, 전체 레벨에서 즉 기판 전체로 기판 층을 리프트오프하는 경향이 있다.
분리가능 SOI기판을 생산하기 위하여, SiO2/SiO2 및 Si/SiO2 접합의 예가 고려된다. 다른 종류의 층의 경우에(Si3N4가 또다른 종래예이지만, 규화물도 있다), 그리고 이후 기술되는 것을 유추하여, 적당한 화학처리(예컨대 (또한 SC1으로 알려진)NH4OH/H2O2/H2O)를 사용하는 것으로 충분하다. 도 1은 기판(11) 및 박층(14)이 단결정 실리콘이고 두개의 중간층(12 및 13)은 각각 기판(11) 및 박층(14)에 접합하기 전에 형성된다. 물론, 두개의 중간층(12 또는 13)중 하나만으로도 충분하고, 그중 어느것도 존재하지 않는 상황(즉, Si/Si접합)도 있다. 중간층(12 및 13)이 존재하고 둘다 SiO2이면, 시스템은 SiO2/SiO2 접합으로 언급된다.
비분리가능 SOI기판의 생성을 위해 상기된 것을 포함해서, 분자 부착 접합에 관한 특별한 태양을 더해, 도 1에서 도시된것과 같은 구조물을 생성하기 위하여 많은 기술들이 사용될 수 있다(Semiconductor Wafer Bonding, Science and Technology, Q. Y. Tong 과 U. Gosele, Wiley Interscience Publications참조). 이후부터 층(14)은 액티브층으로 언급된다). 이후부터 층(14)은 부가적인, 예컨대 에피택셜이 층(14)에 퇴적되는 어떤 특별한 케이스를 제외하고는, 구성요소를 포함하는 층인, 액티브층으로서 언급된다. 몇몇 변형예는 접합된 SOI(BSOI) 및 접합 및 에치백 SOI(BSOI)로 알려져 있다. 분자 부착 접합에 더하여, 이러한 변형예는 연마 기술 및/또는 화학적 에칭 기술에 의한 원기판의 물리적 제거에 기초한다. 이후부터 부분적으로 층 전사 기술로 설명되는, 다른 변형예는 분자 부착 접합에 더하여, US-A-5374564(또는 EP-A-533551) 및 US-A-6020252(또는 EP-A-807970) : 이식된 영역을 따른 분리, 또는 EP 0925888 : 다공질화된 매립층을 따라 파괴에 의한 분리에서 기술된 방법과 같은, 약한 영역을 따라 "커팅" 에 의한 분리에 기초한다.
SiO2/SiO2(또는 심지어 Si/SiO2)의 경우에 있어서, 분리가능 기판의 생성을 위한 접합과 관련된 특별한 태양을 참조하여, 산화물층은 몇몇 방법(퇴적, 실리콘의 열산화)으로 준비될 수 있고 응용분야에 따라 변경되는 두께를 가질 수 있다. 이러한 예로서, 1㎛두께의 열산화물이 선택된다. 따라서 다음의 구조물이 획득된다: 1㎛의 산화물로 덮힌 실리콘 기판.
산화물 표면을 거칠기처리하기 위하여 불화수소산 에칭이 이어지고, 거칠기처리는 제거된 산화물의 두께에 따라 증가될 필요가 있다. 각각의 응용분야에 대하여, 구성요소의 생성시동안 딜레이네이션없이 그리고 최종 분리를 위해 채택된 방법과 함께 접합 후에 사용되어야 하는 구성요소의 생성(또는 에피택셜 성장)방법 및 최종 분리에 채택된 방법의 기능에 따라 거칠기는 최적화될 수 있다. 전형적으로, 몇 십 내지 몇 백 나노미터 정도의 산화물 두께를 제거하기 위한 플루오르화수소산 에칭이 양호한 개시 타협점이다. 플루오르화수소산 에칭은 산화물층(12 및/또는 13)층의 거칠기를 증가시킨다. 이것은 산화물층에 특정의 친수성을 얻기 위하여 선택적으로 웨트 클리닝 또는 드라이 클리닝을 병용할 수 있다. 결과적인 효과는 표준 접합보다 약한 접합의 하나가 된다.
분리가능 인터페이스의 접합 에너지를 제어하기 위한 또다른 선택사항은 접합 동작후에 열어닐링을 사용하는 것이다. 접합후 효과를 나타내는 어닐링에서 약 100℃의 온도 차이는, 특히 800℃이상의 온도 범위에서는, 접합 에너지의 상당한 변경을 유도한다. 이러한 선택사항은 적어도 하나의 중간층(12 및/또는 13)의 거칠기처리와 병용하거나 그 자체로(즉, 어떠한 거칠기 단계없이) 사용될 수 있다. 고효율의 접합을 위한 구현의 선택사항은, 그러나 이것에 제한되는 것으로 간주되지는 않아야 하는, 도 4에 나타난 구조 전체를 어닐링하지 않거나 그것을 저온에서, 바람직하게는 구성요소가 생성되는 에피택셜층 등의 온도를 초과하지 않는 온도에서, 또는 짧은 시간동안 충분히 어닐링하는 것이다. 이러한 대안은 구성요소 및 다른 구조의 생산을 위해 고온을 요하지 않는 응용분야, 기계적 압력 및 구조의 공격적인 화학 처리를 사용하지 않는 응용분야, 및 분리후 다른 지지구조상에 전사를 요하지 않는(자체 지지의 최종 구조) 응용분야에서 특히 유용하다.
산화물의 거칠기처리와 퇴적이 기판(11)상에 수행되는 상황에서 인용되었다. 대안은 박층(14) 측, 또는 심지어 양측에 이러한 동작을 수행하는 것이다.
분리가능 기판 자체의 생산과 달리, 분자 접합에 기초한 기술을 사용할때, 그 사용 및 그것을 수행하는 수단에 관한 몇가지 수단이 있다.
처리되지 않은 액티브층 또는 처리된 액티브층의 두께(즉, 구성요소의 전부나 일부를 생성하기 위해 처리되었을때의 두께)에 의존하는바, 분리가능 기판의 이점은 액티브층의 분리가 자체 지지층(이것은 비교적 두껍고, 에피택셜성장 단계에서의 경우에서와 같이, 그 제조에 후속하는 퇴적 단계시에 제조되거나 획득되기 때문에 그 두께는 분리가능 기판에 이미 존재한다) 또는 표면층을 획득하게 할 수 있다는 것인데, 상기 표면층은 일반적으로 보다 얇고, 이것이 최종 지지구조이던지 그자체 분리되는 단순한 일시 지지구조이든지 간에 목표 지지구조에 전사된다.
표면층을 목표 기판에 전사하는 다양한 방법이 있다.
무엇보다, 전사는 또다른 기판에 전사될 박층이 되게하는 분자 부착 접합에 의하여 효과가 나타날 수 있다.
분리가능 기판의 이점은 의지로 기판상에 박층을 "마운트" 및 "디마운트"할 수 있다는 것이고, 층을 뒤집어서 층의 양면상에 구성요소의 전체 또는 부분을 생산할 수 있다는 것이다.
도면에 의하여, 본 명세서에서 제 2 SOI구조로 언급된 새로운 SOI구조를 생성하는 관점에서 분리 방법이 이하에 기술된다. 상기한 기술보다 덜 직접적인 이러한 종류의 방법은, 그럼에도 불구하고 많은 이점을 가지고 있다. 여기서 선택된 예는 500Å두께의 매립된 산화물층을 가진 제 2 SOI기판의 생성에 관한 것인데, 이러한 두께는 이러한 종류의 방법을 직접 사용하여 얻기 어렵다.
제 1 구조는 도 4에 대응하는 분리가능 기판을 생성하는, 상기 방법중 하나에 의하여 얻어진다. 이 예에서 단결정 실리콘층(14)은 액티브층이 될 것이다. 이 분리가능 기판상의 연결층은 접합전에 거칠기처리되었고 매우높은 온도(바람직하게는 1100℃이하이고 1000℃ 또는 심지어 900℃이하이면 훨씬 낫다)에 의하여 임의의 강화 열처리를 하지 않았다. 500Å의 산화물층(16)이 도 2에 나타난 구조를 생성하기 위하여 열산화에 의하여 형성된다. 이 산화물은 제 2 SOI구조의 매입산화물이 될 것이다. 본 실시예에서, 분리가능 기판(11+12+13+14+15)은 액티브층의 최종 지지구조가 될 실리콘 기판(16)에 분자 부착 접합된다(도 3참조). 획득된 스택은 바람직하게는 층(15 및 16)의 인터페이스에서 제 2 접합을 강하게 접합하기 위하여 고온(1100℃)에서 안정화된다. 그럼에도 불구하고, 제 1 접합은 동일한 처리를 받는다면, 먼저 거칠기처리되므로, 제 2 접합의 기계 강도보다적은 기계 강도를 가진다. 화학적 및/또는 기계적 분리 방법이 사용될 수 있다. 예컨대, 상기 획득된 스택은 어셈블리의 에지부터 시작하여, 플루오르화수소산 욕조에 우선 담그는데, 이것의 1 목적은 산화물층(12 및 13)을 오버에칭하는 것이다. 두개의 인터페이스(12/13 및 15/16)가 우선 에칭된다. 더욱이, 분리가능 기판의 인터페이스(12/13)는 유리하게도 산화물/산화물 인터페이스이다. 이것은 산화물 및 실리콘간의 인터페이스(15/16)보다 용이하게 생성된다. 따라서, 제 1 리프트오프하는 단계동안, 분리가능 기판의 인터페이스에서 보다 제 2 접합의 인터페이스에서 적은 표면 에칭이 있다. (EP 0925888에 나타난 바와 같은, 가압 수력 제트에 의하여, FR 2796491에 나타난 바와 같은, 압축 에어 제트에 의하여, WO 00/26000에 나타난 바와 같은 트랙션에 의하여, 블래이드의 주입등에 의하여) 기계적 분리는 완전하게 최종 구조(13+14+15+16)를 제거한다(도 4참조). 예컨대 플루오르화수소 에칭에 의하여 산화물(13)의 제거가 이어지고, 최종 SOI구조가 획득된다(도 5). 분리가능 기판내의 기판역할을 하는 Si웨어퍼(11)는 예컨대 또다른 분리가능 기판을 생성하기 위하여 (바람직하게는 층(12)의 제거후에) 재활용 및 재사용될 수 있다.
분리의 개시를 용이하게하기 위한 또다른 방법은 기판의 외부링의 적어도 일부를 제거하는 것이다. 이것을 위해 웨트 또는 드라이 화학 에칭 기술 또는 다른 기계적 연마 기술, 레이저 커팅 등의 기술이 링에 국소적으로 사용될 수 있다(크로스 해치 영역이 제거된 도 22의 구성이 나타나고, 제 2 기판을 고정한 후에 도 23의 구성을 나타낸다).
층(14)에 이전에 형성된 500Å 두께의 매입 산화물층(15)은 층(14)에서 보다는 오히려 접합하기전의 기판(16)상에 형성되었을 수 있음을 주목하라. 또다른 변형예는 500Å두께를 두 부분, 예컨대 250Å두께의 기판(16)상의 1 부분, 및 본 예에서 또한 250Å두께의 층(14)상의 다른 부분으로 나눈다.
두개의 분자 부착 접합된 인터페이스가 둘다 산화물/산화물 타입이면, 고온에서의 제 2 접합의 안정화는 우선적인 플루오르화수소산 에칭이 제 1 인터페이스에서 일어나는 것을 보증하기 위한 방식으로 수행될 수 있음을 주목하라. 이 방법에서, 연약한 제 1 인터페이스의 생성은 제 1 접합 인터페이스에서 완전한 스택의 우선적인 분리를 달성한다.
본 발명에 따른 방법의 사용의 또다른 예는 더블게이트 트랜지스터 구조의 생성에 관한 것이다(도 6 내지 도 11 참조). 트랜지스터의 제조에 관한 첫번째 동작은 예컨대, 얇은 매립된 산화물층을 가진 SOI구조의 생성을 위하여 상기한 것과 정확히 같은 방식으로 도 1에서 나타난 바와 같은, 필수적으로 종래의 기술(도 6참조)을 사용하여, 분리가능 기판상에 제 1 CMOS 트랜지스터 게이트(도 7참조)를 생성하는데 있다. 접합 안정화 온도는 900/1000℃ 정도 범위의 온도로 감소될 수 있다. 그 다음에 1㎛정도의 두께를 가진 산화물층이 종래의 퇴적 기술(예컨대 CVD)을 사용하여 이 기판상에 퇴적된다(도 8참조). 산화물은 종래의 화학적/기계적 연마 기술을 사용하여 평면화된다(도 9참조). 또다른 실리콘 기판(16)에 분자 부착 접합이 이어진다(도 10참조). 접합은 제 1 게이트를 위하여 형성된 구조가 이 고온을 견딜 수 있으면 우선적으로 1000 내지 1100℃의 온도에서, 또는 그렇지 않다면 900/1000℃ 정도의 온도에서 안정화된다. 최종적으로(도 11참조), 분리는 정확히 이전과 같은 방법(블레이드 주입, 가압 수력 제트, 압축 에어 제트 등)으로 수행된다. 트랜지스터 제조 공정을 재개하기전에, 특히 제 2 게이트를 생성하기 위하여, 산화물층(13)의 나머지는 화학적 에칭에 의하여 제거된다. 산화물은 실리콘에 관해 주지의 에칭 선택도를 가진 플루오르화수소산 용액으로 에칭되기 때문에, 에칭은 일단 산화물이 완전히 에칭되어 실리콘 표면을 드러내면 자연적으로 멈춘다. 예컨대 이식에 의하여 획득된 파괴에 기초한 다른 기술에 대한 이러한 기술의 주된 이점은 예컨대, 최종 연마 동작에 대한 것과 같이, 잠재적으로 결점을 발생시킬 문제있는 과도하게 복잡한 피니싱 시퀀스를 불요한다는 것이다.
동일한 공정이 많은 다른 응용에서 사용될 수 있다. 제 1 SOI구조(도 4참조)가 트랜지스터, 회로, 구성요소 등을 생성하기위해 사용되면, 이것은 최종적으로 많은 타입의 전용 지지구조상에 전사될 수 있다. 예컨대, 기판(16)은 전기적 절연 특성(고 저항 실리콘, 석영, 사파이어 등)이 마이크로웨이브 및 무선통신 회로를 위한 이상적인 지지구조를 제공하고 따라서 기판의 손실을 줄이기 위하여 선택될 수 있다. 평면 스크린에 관한 응용분야를 위해, 투명 기판, 예컨대 용융된 실리카, 이 최종 지지구조로 선택된다.
얇은 기판상에 회로를 생성하는 경우에 있어서의 분리의 또다른 예가 본 명세서에서 간단하게 기술된다(도 12 내지 도 15참조). 관심있는 최종 두께는 전형적으로 몇 백 ㎛이하, 심지어 몇 십 ㎛정도이다. 예컨대, 이것은 전력 응용분야 또는 몇몇 가요성이 요구되는(플라스틱 재료 지지구조, 곡면 지지구조 등) 스마트 카드 및 다른 회로와 관련된다. 이 변형예는 목표 기판에 전사가 필요없는 타입의 분리와 관련된다. 여기서 목적은 층(14)이 자체 지지될 정도로는 충분히 두껍지만 너무 얇아서 데미지없이 회로 생산 공정을 견딜 수 없을때(전형적으로 몇 백 ㎛두께 이하이고, 심지어 몇 십 ㎛정도의 두께), 회로나 구성요소를 생산한 후에 층(14)의 전사없이 분리를 가능하게 하는 것이다. 분리가능 기판을 생산하는 방법은 예컨대, 도 1의 구조를 생산하기 위하여 이미 기술된 임의의 것들에 관한 모든것과 일치한다. 200mm 직경의 실리콘 웨이퍼의 경우에, 표준 기판 두께는 725㎛이다. 예컨대 응용분야가 80㎛의 최종 기판 두께를 요구하면, 실리콘 기판 725-80=645㎛이 지지구조 기판(11)을 위해 선택된다(도 12참조). 따라서 결과적인 어셈블리는 표준에 대응하고 구성요소 제조 공정에 만족스런 저항을 제공한다. 후자(도 13)의 생성후에, 기판(16)이 생략될 수 있다는 점을 제외하면, 이전에 인용된 분리 기술중 하나가 사용될 수 있다(도 14 참조). 분리후, 자체 지지층(14)(도 15참조)은 단독으로, 구성요소를 포함하여 80㎛ 기판두께로 특징지워진 관심있는 최종 기판을 대표한다.
분리 인터페이스를 준비하기 위한 파라메터는 분리전에 그리고 기계적 압력의 특성에 따라 분리가능 기판상에서 수행되어야 하는 기계적 동작, 특히 열적 및 화학적 처리에 적용되어야 한다. 예컨대, 분리가능 기판이 (우주공간에서 이용하기 위한 태양전지를 구성하기 위한 GaInAs를 성장시키는 경우가 전형적인)550℃의 에피택셜 성장 온도를 견뎌야하는 SiO2-SiO2접합을 가지는 게르마늄의 표면층으로 구성되면, rms 거칠기는 기판이 분리가능하도록 0.4nm가 되어야 한다.
또다른 사용예는 첫째, 회로의 사이즈의 증가 때문에, 그리고 둘째 변형에 보다 높은 저항을 가지는 카드를 요구하는 경향 때문에 지지구조의 가요성이 중요한, 스마트 카드를 위한 회로의 생산에 관련된 것이다. 그 두께가 약 50㎛이상인 단결정 실리콘 지지구조는 스마트카드에서 일반적으로 발생할 수 있는 것처럼, 곡력이 가해지면 그 두께가 너무 높으므로 이 상황에서는 너무 깨지기쉽다.
다이의 생산에 대하여, 도 13의 구성으로 부터 시작하여, 풀오프 툴(SA)가 개별적으로 제거될 수 있는(도 17참조) 조각을 격리하는 노치가 제공될 수 있음을 주목하라.
도 18은 도 1에서 나타난 것과 유사한 개시 어셈블리를 나타내는데, 개시 기판(11')은 실리콘 산화물의 제 2 층(13')에 분자 부착 접합된 실리콘 산화물의 층(12')으로 덮혀있고, 다시 실리콘층(14')로 덮혀있다. 회로는 실리콘층(14')내에 생성된다. 그 다음에, 제 2 지지구조(16')에 어셈블리를 위하여, 바람직하게는 이 접합 단계후에 생산된 액티브층의 구성요소에 데미지를 가하는 위험이 없도록, 저온, 예컨대 400℃미만의 온도로 가장 높은 가능 기계 강도를 가지는 반면, 매우 얇은 층(15)을 생성하는 접착제가 선택된다. 이것은 유리하게도 열이나 UV선의 노출에 의하여 접착이 경화될 수 있다(이 후자의 경우에, UV에 투명한 최종 기판(16')을 선택하는 것이 충분하다)(도 19참조).
분리가능 기판(여기서는 접합 인터페이스 12'/13')을 리프트오프하기 위하여, 접착제 및 UV에 투명한 기판(실제에서는 석영 및 유리로 만들어진다)이 화학 제품(플루오르화수소산, 솔벤트 등)에 전적으로 비활성이지 않으므로 순수하게 화학적 리프트오프를 생산하는 것은 어려울 수 있다. 반면, 링의 접합 에너지가 접착제 및 집적회로를 구성하는 다양한 층의 강도보다 적다면(이것은 비교적 용이하게 수행할 수 있다), 순수한 기계적 반응은 약한 인터페이스(12'/13')에서 구조물을 리프트오프하기에 충분할 수 있다. 그 다음에, 기판(11')을 수회 사용하는 것이 가능하다. 분리를 용이하게 하기 위하여, 기판의 외부링을 제거하는 것이 유리하다. 링의 제한된 화학적 에칭과 달리, 부착 접합후 구조의 원형 컷을 형성함으로써 링을 또한 제거할 수 있다. 커팅은 유리하게도 레이저에 의하여 효과를 나타낼 수 있다(도 22 및 도 23참조).
대개, 지금까지 "분리가능"(도 20참조) 및 재사용가능으로 언급된 기판의 지지구조인 제 1 기판의 나머지가 바람직하게는 층(12')의 연마후에 얻어지고 다른 지지구조(16')에 전사되는 액티브층(14')은 도 21에서 처럼, 또는 선택적으로 제거되고 층(14')의 두께가 적당하면 자체 지지한다.
기술한 예와달리, 제 2 기판(16')은 훨씬 긴 공정에서는 단순한 중간기판일 수 있다. 도 21에 나타난 구조물은 그 자체가 분리가능 구조물일 수 있다. 그 다음에 일반적으로 기판(16')의 제거와 관련되어, 중간 기판(16')의 순수하고 간단한 제거 또는 또다른 지지구조로의 또다른층의 전사와 함께 생산을 계속할 것이다. 상기한 기술에 의하여 획득된 분리가능 기판은 그것이 "프로세싱된"후에 중간기판에 부착 접합된다. 중간기판은 굳어지거나 유연해질 수 있다(상기 예참조). 굳어지면, 그것은 심지어 실리콘 웨이퍼가 될 수 있다.
당업자에게 주지된 부착막의 사용이 부착 접합을 위해, 특히 실리콘 웨이퍼를 커팅하고 집적회로를 인캡슐레이팅하거나 패키징하거나 백엔딩("Blu Tak", Teflon® 부착막 등)하는 동작을 위하여 관찰될 수 있다. 부착막이 양면이면, 또한 중간기판을 막의 후면에 부착하여, 기판 또는 커팅시 어셈블리의 고정을 위한 지지구조 역할을 할 수 있다.
관찰될 수 있는 리프트오프 기술은 트랙션 및/또는 쉬어 및/또는 곡력의 적용을 포함한다. 또한 인터페이스의 화학적 에칭 또는 초음파와 같은 다른 수단과 힘의 인가를 접합할 수 있다. 리프트오프될 인터페이스가 산화물 타입이면, 저에너지 인터페이스를 에칭하는 것은 접합 인터페이스가 보다 용이하게 산출되게 하고 따라서 중간기판에 프로세싱된 층의 전사를 용이하게 한다. 이 상황하에서, 프로세싱된 층이 (예컨대 플루오르화수소산 에칭의 경우에 질화물의 부가적 퇴적에 의하여)보호되어야 하는 것이 유리하다.
압력을 인가하기 위한 수단은 기계적 압력일 수 있고(특히, 접합 인터페이스에서 블레이드의 삽입에 의하여 적용된), 그리고/또는 리프트오프 도구(WO 00/26000참조), 및/또는 제트를 사용할 수 있고, 또는 FR 2796491에 기술된 바와 같은 가스흐름을 주입하는 것, 및/또는 액체를 주입하는것(EP 0925888, EP 0989593참조)을 포함할 수 있다. 가스흐름의 경우에(또는 심지어 액체 흐름의 경우에, 예컨대 인터페이스가 산화물이라면 플루오르화수소산의 흐름), 분리가능 기판은 유리하게도 접합 인터페이스에 국소적으로 유체를 공급하기 위하여 미리(예컨대 화학적 에칭에 의하여) 준비될 수 있다. 이것은 구성요소를 포함하는 구조의 다양한 층을 보호함으로써 리프팅 오프가 발생해야 하는 다층 구조 접합 인터페이스에서 우선적인 리프팅 오프를 용이하게 한다. 따라서 심지어 내부 구성요소층간의 부착이 약할때라도 접합 인터페이스를 리프트오프하는 것이 가능하다.
그 다음에, 때때로 "핸들"로 언급되는 중간기판이 전자 구성요소에 대응하는 엘리먼트로 전체적으로 또는 (노치 또는 커팅 프리커서를 형성하기 위하여) 부분적으로 커팅될 수 있고, 상이한 지지구조로 전사될 수 있다. 전사는 집합적일 수 있고, 심지어 지지구조에 의해서만 연결되어 있으면, 모든 구성요소는 동일한 기술적 동작으로 동일한 시간에 전사되거나, 후자가 하나씩 전사되면, 구성요소마다(또는 다이마다) 전사된다. 지지구조는 스마트카드의 경우에서 처럼 가소성 물질일 수 있고, 이 경우에 부착이 유리하게도 전사를 위하여 사용된다. 엘리먼트는 또한 다른 전자 또는 광전자 디바이스를 포함하는 웨이퍼상에서 전사될 수 있고, 그 경우에 전사는 다시 분자 부착 기술을 사용할 수 있다(도 1 및 도 5참조, 층(14)에 형성된 구성요소의 부가적 존재를 이미징). 엘리먼트는 픽 앤 플레이스 수단과 같은 종래의 수단에 의하여 전사될 수 있다. 엘리먼트는 또한 예컨대, 열특성을 개선하기 위하여 또다른 지지구조상에 전사될 수 있다.
그 다음에, 압력 또는 (예컨대 레이저를 사용하여)국소 가열을 함으로써, 그 최종 지지구조에 이전에 접합된, 박층은 기계력에 의하여 핸들로 부터 (엘리먼트별로, 또는 전체적으로) 분리될 수 있다.
전체적 레벨로, 즉 기판 전체로 부터 층의 분리를 촉진하는 경향이 있는 본 발명에 따른 방법의 실시예와 반대로, 다른 것은 파괴를 제한하는 경향이 있고, 그 모양은 확실히 액티브층으로 부터 생산될 다이 또는 구성요소와 관련된다. 하나의 흥미있는 변형예는 다이, 조각 등의 주위에 적어도 부분적으로, 커팅하거나 트렌치를 제한하기 위하여 종래의 구성요소 커팅 기술 (소잉, 레이저 커팅 등)을 사용하는데 있다. 또다른 유용한 변형예는 동일한 트렌치를 생산하고 그리고/또는 다이의 외곽에서 연결 영역을 제거하기 위한 포토리쏘그래피 동작과 연관된 화학적 에칭의 사용에 기초한다. 예컨대, 큰 범위로 분자 부착 접합을 준비한 후에, 층(3 및 4)만이 도시된 외곽에서 커팅되고(도 16참조), 그 후 각각의 조각은 기판에서 리프트오프되고, 기판은 각각의 조각(대안으로서, 모든층 또는 모든 조각은 한번에 그리고 동시에 커팅될 수 있다)에서 리프트오프되는 것이 고려된다.
물론, 상기 실시예는 단결정 실리콘 하나의 경우에만 제한되지 않고, 구성요소가 분리전 생성되건 아니건 다른 반도체 재료(Ge, SiGe, SiC, GaN 및 다른 균등 질화물, AsGa, InP 등), 강유전체 및 압전 재료(LiNbO3, LiTaO3), 및 마그네틱 재료와 같은, 많은 재료로 확대될 수 있다.
(우주공간에서 사용하기 위한 태양전지를 구성하기 위한 GaInAs 성장의 전형적인 경우와 같이) 550℃ 에피택셜 성장 온도에 있어야하는 SiO2-SiO2접합 인터페이스를 가지는 게르마늄의 표면층으로 구성된 분리가능 기판의 위치에 대하여, 상기한 바와 같이, 그 다음에 rms 거칠기는 기판이 분리가능하도록 0.4nm가 되어야 한다.
또다른 예(도 24 내지 도 29참조)는 분리가능 기판(도 24)상에 에피택셜 스택을 에피택셜하게 성장시키는 것이다. 이것은 특히 블루 및 화이트 LED 및 박층 레이저 다이오드(예컨대, 구리나 다이아몬드와 같은 양호한 열전도체 기판상의 전사에 의하여, 개선된 방출광의 추출 또는 개선된 열배기를 위하여)의 생성에 적용된다. 이 경우에, 당해 에피택셜층(도 25참조)은 GaN(AIN, GaAIN, GaAIInN 등)으로 부터 유도된 합성 반도체에 기초한다. 1 방법은 도 1(또는 상기 인용된 도면등)에 나타난 것과 균등의 분리가능 기판을 형성하기 위하여 상기한 공정중 하나를 사용하는 것으로 구성되고, 도 1의 예에서와 같이, 층(14)는 SiC6H(전사된 Si면은 도면의 정상에 위치한다)이고, 층(12 및 13)은 산화실리콘이고, 기판(11)은 다결정 SiC(또는 사파이어)이다. 질화물에 기초한 스택(15")은 이 구조에서 에피택셜하게 성장된다. 사용된 에피택셜 기술은 1 범주를 위한 분자빔 에피탁시(MBE : Molecular Beam Epitaxy), 및 또다른 범주를 위한 메탈로-오르가닉 화학 기상 증착(MOCVD : Metallo-Organic Chemical Vapor Deposition)와 같은 분야의 당업자에게 주지될 수 있다. 전자의 경우에, 에피택셜 성장온도는 600℃를 좀처럼 초과하지 않고, 반면 제 2 범주를 위한 전형적인 온도는 1050 내지 1100℃정도이다. 상기 2 기술의 각각에 대하여, 접합 인터페이스의 기계 강도와 관련된 파라메터(거칠기처리, 열처리에 의한 강화, 친수성 등)의 선택은 최적화되어야 한다. 제 2의 경우에, 예컨대, 플루오르화수소산 에칭에 의하여 두개의 산화물층(12 및 13)의 거칠기처리에 기초하여 상기한 공정중 하나가 선택된다. 1100℃에서 후속의 MOCVD에피택셜 성장은 두께가 1㎛정도인 스택을 생성한다. 구조는 링의 기계 강도를 강하게 하기 위하여 전형적으로 900 내지 1200℃범위의 온도로 에피택셜 성장 단계 이전에 임의적으로 어닐링된다. 성장단계후에, 어셈블리는 산화물이 퇴적되고, CMP에 의하여 평면화되며, 기판(16)(예컨대 실리콘 기판상에)에 분자 부착 접합되고, 그리고 이 후자의 접합을 강하게 하기 위하여 1100℃에서 어닐링한다. 최종적으로 접합 인터페이스에서 분리가능 기판이 분리된다(도 27참조). 50%플루오르화수소산욕조에서 몇시간으로 구성된 예비 단계는 가판의 에지로 부터 몇 mm의 깊이로 측면에 산화물층을 에칭하는데 충분하다. 이어서, 예컨대, 상기한 기술을 사용하여, 예컨대, 블레이드를 주입하거나, 가압 수력 제트, 또는 압축 에어 제트를 가함으로써, 기계적 힘에 의한 분리가 뒤따라 수행된다. 최종적인 탈산화단계는 산화물층(13)의 나머지를 제거한다. 에피택셜 스택을 위한 핵형성층의 역할을 하는 적어도 SiC층(14)는 에칭에 의하여 임의적으로 제거될 수 있다(도 29). 다이오드는 최종적 전사 전후로 생성될 수 있다.
본 발명에 따라, 표면이 거칠기처리될 필요가 없는 접합의 경우에, 거칠기처리 또는 친수성 수정에 대한 대안으로 접합 인터페이스를 어닐링하기 위하여 1100 내지 1200℃의 전형적인 온도 대신, 저온을 사용할 수 있음을 주목하라. 어닐링 온도는 구성요소를 위한 충분한 접합 에너지를 획득하도록 최적화되지만 요구된 시간내에 분리가능하게 하기 위하여는 충분히 낮다.
독창적 권리를 가지는 본 발명의 일 태양에 따라, 인터페이스의 생성후에화학적 에칭 및 예컨대 에어 또는 다른 유동체 분사에 의한 기계력으로, 분리가능 기판의 접합 인터페이스에 국소적인 리프트오프를 행하는 임의적 기술적 생성 단계(동질 또는 비동질 구조의 생산, 전체적 또는 부분적 구성요소 생산, 에피택셜 성장 등)가 있다.
따라서 발명가들은 심지어 1100℃에 달하는 고온에서 어닐링한 후에도, 표면의 친수성의 수정 또는 거칠기처리가 분리가능 접합 인터페이스를 생성할 수 있다고 설명했다. 접합전 거칠기처리 준비와 적당한 열어닐링처리를 결합함으로써, 분리가능 SOI 기판은 어셈블리 인터페이스에서 부적당한 분리없이, CMOS 트랜지스터의 생산을 위한 대부분의 공정 단계(특히 고온, 전형적으로는 1100℃에서의 열처리 단계 및 예컨대 질화물과 같은 구속층을 퇴적하는 단계)를 견딜수 있었고 제어된 기계 압력의 인가에 의하여 접합 인터페이스에서 분리될 수 있었음을 보여주었다. 이것은 또한 예컨대, 기판을 분리하기전 에피택셜 퇴적 단계의 수행과 관련한 다른 응용분야에서도 적용되었다.

Claims (32)

  1. 제 1 웨이퍼의 일 면을 제 2 웨이퍼의 일 면에 분자 부착 접합함으로써 분리가능 구조물을 생산하는 방법으로서, 상기 방법은,
    접합 전에, 상기 면들 중 적어도 하나의 거칠기를 증가시켜 상기 2개의 웨이퍼 사이에 제어된 레벨의 기계강도를 가진 접합 인터페이스를 생성하도록 상기 면들 중 적어도 하나를 처리하는 단계;
    상기 면들을 서로 접합하는 단계;
    인터페이스의 접합 후에 구성요소의 전부 또는 일부를 상기 2개의 웨이퍼 중 적어도 하나 상에 제조하는 단계; 및
    접합 인터페이스에서 상기 구조물을 후속 분리하는 단계;를 포함하고,
    상기 제어된 레벨의 기계강도는, 인터페이스의 접합 후에 구성요소의 전부 또는 일부를 상기 2개의 웨이퍼 중 적어도 하나 상에 제조할 수 있도록 하고, 또한 접합 인터페이스에서 상기 구조물을 후속 분리할 수 있도록 하는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
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  4. 제 1 항에 있어서, 상기 거칠기를 증가시키는 것은 상기 면의 국소적인 화학적 에칭을 포함하는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  5. 제 4 항에 있어서, 상기 화학적 에칭은 산 에칭인 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  6. 제 5 항에 있어서, 상기 산 에칭은 플루오르화수소 산을 사용하여 수행되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  7. 제 1 항, 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 2 개의 웨이퍼 중 적어도 하나에 박층이 생성되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  8. 제 7 항에 있어서, 상기 박층은 웨이퍼의 화학적 또는 기계적 씨닝(thinning)에 의하여 획득되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  9. 제 7 항에 있어서, 상기 박층은 하나의 웨이퍼의 매립된 연약층을 파괴함으로써 획득되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  10. 제 9 항에 있어서, 상기 매립된 연약층은 가스 물질을 이식함으로써 획득되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  11. 삭제
  12. 제 1 항, 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 후속 분리 단계는 화학적 에칭, 열적 압력의 인가 및 기계력의 인가에 의하여 수행되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  13. 제 1 항, 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 2개의 웨이퍼 중 적어도 하나는 분리하기 전에 적어도 하나의 엘리먼트로 커팅되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  14. 제 13 항에 있어서, 상기 분리는 엘리먼트별로 수행되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  15. 제 7 항에 있어서, 상기 접합 인터페이스에서 상기 구조물을 후속 분리하는 단계는 상기 구조물을 생산하는 단계에 후속하여 수행되고, 상기 구조물을 생산하는 단계와 상기 분리 단계 사이에, 상기 구조물이 박층의 레벨에서 기판(16, 16')에 접합되는 제 2 접합 단계가 수행되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  16. 제 15 항에 있어서, 상기 접합 단계는 분자 부착 접합을 포함하는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  17. 제 15 항에 있어서, 상기 접합 단계는 접착 접합을 포함하는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  18. 제 17 항에 있어서, 상기 접착 접합은 UV방사에 의하여 경화되는 접착제를 사용하여 수행되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  19. 제 15 항에 있어서, 상기 기판을 분리하는 단계는 화학적 에칭, 기계적, 열적, 또는 광학적 압력 중 하나 이상을 인가함으로써 수행되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  20. 제 1 항, 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 구조물을 생산하는 단계 및 상기 분리 단계 사이에서, 마이크로전자 구성요소, 광전자 구성요소, 기계적 구성요소, 압전 구성요소, 초전도체 구성요소, 또는 마그네틱 구성요소의 전부 또는 일부를 제조하는 단계가 수행되는 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
  21. 제 1 항, 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 구조물의 분리 후에, 상기 2개의 웨이퍼 중 적어도 하나가 재사용되는 것을 특징으로 하는 분리가능한 구조물을 생산하는 방법.
  22. 제 7 항에 있어서 상기 박층은 반도체 재료로 된 층인 것을 특징으로 하는 분리가능 구조물을 생산하는 방법.
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Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2823599B1 (fr) * 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2835095B1 (fr) * 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
FR2846788B1 (fr) 2002-10-30 2005-06-17 Procede de fabrication de substrats demontables
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
JP4151421B2 (ja) * 2003-01-23 2008-09-17 セイコーエプソン株式会社 デバイスの製造方法
FR2856844B1 (fr) * 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) * 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
FR2858461B1 (fr) 2003-07-30 2005-11-04 Soitec Silicon On Insulator Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
FR2859312B1 (fr) 2003-09-02 2006-02-17 Soitec Silicon On Insulator Scellement metallique multifonction
FR2861497B1 (fr) * 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
FR2865574B1 (fr) * 2004-01-26 2006-04-07 Soitec Silicon On Insulator Procede de fabrication d'un substrat demontable
EP2249389B1 (en) 2004-02-25 2019-02-20 Sony Semiconductor Solutions Corporation Method of manufacturing a photodetecting device
CN1922732B (zh) * 2004-02-25 2010-06-09 S.O.I.Tec绝缘体上硅技术公司 光电检测装置
FR2866982B1 (fr) * 2004-02-27 2008-05-09 Soitec Silicon On Insulator Procede de fabrication de composants electroniques
EP1571705A3 (fr) 2004-03-01 2006-01-04 S.O.I.Tec Silicon on Insulator Technologies Réalisation d'une entité en matériau semiconducteur sur substrat
FR2866983B1 (fr) 2004-03-01 2006-05-26 Soitec Silicon On Insulator Realisation d'une entite en materiau semiconducteur sur substrat
FR2871291B1 (fr) * 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
EP1605502A1 (en) * 2004-06-08 2005-12-14 Interuniversitair Microelektronica Centrum Vzw Transfer method for the manufacturing of electronic devices
EP1605503A3 (en) * 2004-06-04 2008-02-27 Interuniversitair Microelektronica Centrum ( Imec) Transfer method for the manufacturing of electronic devices
FR2880189B1 (fr) * 2004-12-24 2007-03-30 Tracit Technologies Sa Procede de report d'un circuit sur un plan de masse
JP4624812B2 (ja) * 2005-01-20 2011-02-02 信越化学工業株式会社 Ｓｏｉウエーハの製造方法
JP4834309B2 (ja) * 2005-01-25 2011-12-14 株式会社豊田中央研究所 半導体装置の製造方法
JP4594121B2 (ja) * 2005-02-03 2010-12-08 信越化学工業株式会社 Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
FR2889887B1 (fr) * 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2893750B1 (fr) * 2005-11-22 2008-03-14 Commissariat Energie Atomique Procede de fabrication d'un dispositif electronique flexible du type ecran comportant une pluralite de composants en couches minces.
FR2894067B1 (fr) * 2005-11-28 2008-02-15 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire
US7601271B2 (en) * 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
KR100695118B1 (ko) * 2005-12-27 2007-03-14 삼성코닝 주식회사 다중-프리스탠딩 ＧａＮ 웨이퍼의 제조방법
FR2896618B1 (fr) * 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite
JP4451488B2 (ja) * 2006-03-28 2010-04-14 シャープ株式会社 半導体素子の転写方法及び半導体装置の製造方法
KR100803773B1 (ko) * 2006-10-26 2008-02-15 엘지전자 주식회사 조리기기
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
FR2911430B1 (fr) * 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
JP4290745B2 (ja) * 2007-03-16 2009-07-08 豊田合成株式会社 Ｉｉｉ−ｖ族半導体素子の製造方法
FR2913968B1 (fr) * 2007-03-23 2009-06-12 Soitec Silicon On Insulator Procede de realisation de membranes autoportees.
FR2914493B1 (fr) 2007-03-28 2009-08-07 Soitec Silicon On Insulator Substrat demontable.
KR100889625B1 (ko) 2007-07-19 2009-03-20 삼성모바일디스플레이주식회사 접합방법 및 그를 이용한 유기전계발광표시장치의 제조방법
JP5460984B2 (ja) * 2007-08-17 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
FR2926672B1 (fr) 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication de couches de materiau epitaxie
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
JP5643509B2 (ja) * 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したｓｏｓ基板の製造方法
JP5748088B2 (ja) * 2010-03-25 2015-07-15 日本電気硝子株式会社 ガラス基板の製造方法
US9275888B2 (en) 2010-07-15 2016-03-01 Soitec Temporary substrate, transfer method and production method
FR2962848B1 (fr) 2010-07-15 2014-04-25 Soitec Silicon On Insulator Substrat temporaire, procede de transfert et procede de fabrication
FR2965396B1 (fr) 2010-09-29 2013-02-22 S O I Tec Silicon On Insulator Tech Substrat démontable, procédés de fabrication et de démontage d'un tel substrat
US8970045B2 (en) 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
WO2015157202A1 (en) 2014-04-09 2015-10-15 Corning Incorporated Device modified substrate article and methods for making
US10543662B2 (en) 2012-02-08 2020-01-28 Corning Incorporated Device modified substrate article and methods for making
KR20150023312A (ko) * 2012-05-29 2015-03-05 아사히 가라스 가부시키가이샤 유리 적층체 및 전자 디바이스의 제조 방법
JP5966157B2 (ja) * 2012-06-18 2016-08-10 パナソニックＩｐマネジメント株式会社 赤外線検出装置
WO2014020387A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices
FR2998089A1 (fr) * 2012-11-09 2014-05-16 Soitec Silicon On Insulator Procede de transfert de couche
US10014177B2 (en) 2012-12-13 2018-07-03 Corning Incorporated Methods for processing electronic devices
US9340443B2 (en) 2012-12-13 2016-05-17 Corning Incorporated Bulk annealing of glass sheets
US10086584B2 (en) 2012-12-13 2018-10-02 Corning Incorporated Glass articles and methods for controlled bonding of glass sheets with carriers
TWI617437B (zh) 2012-12-13 2018-03-11 康寧公司 促進控制薄片與載體間接合之處理
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
US9741918B2 (en) 2013-10-07 2017-08-22 Hypres, Inc. Method for increasing the integration level of superconducting electronics circuits, and a resulting circuit
US9154138B2 (en) 2013-10-11 2015-10-06 Palo Alto Research Center Incorporated Stressed substrates for transient electronic systems
US10510576B2 (en) 2013-10-14 2019-12-17 Corning Incorporated Carrier-bonding methods and articles for semiconductor and interposer processing
KR102195254B1 (ko) * 2013-12-30 2020-12-28 삼성디스플레이 주식회사 표시 장치 제조 방법
US10046542B2 (en) 2014-01-27 2018-08-14 Corning Incorporated Articles and methods for controlled bonding of thin sheets with carriers
CN105448643B (zh) * 2014-06-26 2018-09-07 中芯国际集成电路制造(上海)有限公司 晶圆的处理方法
DE102015113041A1 (de) * 2014-12-01 2016-06-02 Schott Ag Verfahren und Vorrichtung zur Verarbeitung von dünnen Gläsern
EP3246937B1 (en) * 2015-01-16 2023-05-10 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor diamond substrate and semiconductor diamond substrate
US9780044B2 (en) 2015-04-23 2017-10-03 Palo Alto Research Center Incorporated Transient electronic device with ion-exchanged glass treated interposer
KR102573207B1 (ko) 2015-05-19 2023-08-31 코닝 인코포레이티드 시트와 캐리어의 결합을 위한 물품 및 방법
DE102015210384A1 (de) 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
CN107810168A (zh) 2015-06-26 2018-03-16 康宁股份有限公司 包含板材和载体的方法和制品
US9577047B2 (en) * 2015-07-10 2017-02-21 Palo Alto Research Center Incorporated Integration of semiconductor epilayers on non-native substrates
US10012250B2 (en) 2016-04-06 2018-07-03 Palo Alto Research Center Incorporated Stress-engineered frangible structures
FR3053046B1 (fr) * 2016-06-24 2018-08-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage reversible entre deux elements
US10224297B2 (en) 2016-07-26 2019-03-05 Palo Alto Research Center Incorporated Sensor and heater for stimulus-initiated fracture of a substrate
US10026579B2 (en) 2016-07-26 2018-07-17 Palo Alto Research Center Incorporated Self-limiting electrical triggering for initiating fracture of frangible glass
TW201825623A (zh) 2016-08-30 2018-07-16 美商康寧公司 用於片材接合的矽氧烷電漿聚合物
TWI810161B (zh) 2016-08-31 2023-08-01 美商康寧公司 具以可控制式黏結的薄片之製品及製作其之方法
US10903173B2 (en) 2016-10-20 2021-01-26 Palo Alto Research Center Incorporated Pre-conditioned substrate
FR3060601B1 (fr) * 2016-12-20 2018-12-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Composition adhesive et son utilisation dans l'electronique
US10026651B1 (en) 2017-06-21 2018-07-17 Palo Alto Research Center Incorporated Singulation of ion-exchanged substrates
CN108010834A (zh) * 2017-11-22 2018-05-08 电子科技大学 一种柔性单晶薄膜及其制备与转移方法
FR3074960B1 (fr) 2017-12-07 2019-12-06 Soitec Procede de transfert d'une couche utilisant une structure demontable
WO2019118660A1 (en) 2017-12-15 2019-06-20 Corning Incorporated Method for treating a substrate and method for making articles comprising bonded sheets
US10626048B2 (en) 2017-12-18 2020-04-21 Palo Alto Research Center Incorporated Dissolvable sealant for masking glass in high temperature ion exchange baths
US10717669B2 (en) 2018-05-16 2020-07-21 Palo Alto Research Center Incorporated Apparatus and method for creating crack initiation sites in a self-fracturing frangible member
FR3082998B1 (fr) * 2018-06-25 2021-01-08 Commissariat Energie Atomique Dispositif et procedes pour le report de puces d'un substrat source vers un substrat destination
US11107645B2 (en) 2018-11-29 2021-08-31 Palo Alto Research Center Incorporated Functionality change based on stress-engineered components
US10947150B2 (en) 2018-12-03 2021-03-16 Palo Alto Research Center Incorporated Decoy security based on stress-engineered substrates
US10969205B2 (en) 2019-05-03 2021-04-06 Palo Alto Research Center Incorporated Electrically-activated pressure vessels for fracturing frangible structures
FR3108439B1 (fr) 2020-03-23 2022-02-11 Soitec Silicon On Insulator Procede de fabrication d’une structure empilee
FR3109016B1 (fr) 2020-04-01 2023-12-01 Soitec Silicon On Insulator Structure demontable et procede de transfert d’une couche mettant en œuvre ladite structure demontable
US11904986B2 (en) 2020-12-21 2024-02-20 Xerox Corporation Mechanical triggers and triggering methods for self-destructing frangible structures and sealed vessels

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057896A (ko) * 1999-02-02 2000-09-25 미다라이 후지오 복합부재와 그 분리방법, 접합적층기판과 그 분리방법,이설층의 이설방법 및 ｓｏｉ기판의 제조 방법

Family Cites Families (172)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3915757A (en) 1972-08-09 1975-10-28 Niels N Engel Ion plating method and product therefrom
US3913520A (en) 1972-08-14 1975-10-21 Precision Thin Film Corp High vacuum deposition apparatus
US3993909A (en) 1973-03-16 1976-11-23 U.S. Philips Corporation Substrate holder for etching thin films
FR2245779B1 (ko) 1973-09-28 1978-02-10 Cit Alcatel
US3901423A (en) 1973-11-26 1975-08-26 Purdue Research Foundation Method for fracturing crystalline materials
US4170662A (en) 1974-11-05 1979-10-09 Eastman Kodak Company Plasma plating
US4121334A (en) 1974-12-17 1978-10-24 P. R. Mallory & Co. Inc. Application of field-assisted bonding to the mass production of silicon type pressure transducers
US3957107A (en) 1975-02-27 1976-05-18 The United States Of America As Represented By The Secretary Of The Air Force Thermal switch
US4039416A (en) 1975-04-21 1977-08-02 White Gerald W Gasless ion plating
GB1542299A (en) 1976-03-23 1979-03-14 Warner Lambert Co Blade shields
US4028149A (en) 1976-06-30 1977-06-07 Ibm Corporation Process for forming monocrystalline silicon carbide on silicon substrates
US4074139A (en) 1976-12-27 1978-02-14 Rca Corporation Apparatus and method for maskless ion implantation
US4108751A (en) 1977-06-06 1978-08-22 King William J Ion beam implantation-sputtering
US4179324A (en) 1977-11-28 1979-12-18 Spire Corporation Process for fabricating thin film and glass sheet laminate
DE2849184A1 (de) 1978-11-13 1980-05-22 Bbc Brown Boveri & Cie Verfahren zur herstellung eines scheibenfoermigen silizium-halbleiterbauelementes mit negativer anschraegung
JPS55104057A (en) 1979-02-02 1980-08-09 Hitachi Ltd Ion implantation device
CH640886A5 (de) 1979-08-02 1984-01-31 Balzers Hochvakuum Verfahren zum aufbringen harter verschleissfester ueberzuege auf unterlagen.
US4244348A (en) 1979-09-10 1981-01-13 Atlantic Richfield Company Process for cleaving crystalline materials
FR2506344B2 (fr) 1980-02-01 1986-07-11 Commissariat Energie Atomique Procede de dopage de semi-conducteurs
FR2475068B1 (fr) 1980-02-01 1986-05-16 Commissariat Energie Atomique Procede de dopage de semi-conducteurs
US4342631A (en) 1980-06-16 1982-08-03 Illinois Tool Works Inc. Gasless ion plating process and apparatus
US4471003A (en) 1980-11-25 1984-09-11 Cann Gordon L Magnetoplasmadynamic apparatus and process for the separation and deposition of materials
FR2501727A1 (fr) 1981-03-13 1982-09-17 Vide Traitement Procede de traitements thermochimiques de metaux par bombardement ionique
US4361600A (en) 1981-11-12 1982-11-30 General Electric Company Method of making integrated circuits
US4412868A (en) 1981-12-23 1983-11-01 General Electric Company Method of making integrated circuits utilizing ion implantation and selective epitaxial growth
US4486247A (en) 1982-06-21 1984-12-04 Westinghouse Electric Corp. Wear resistant steel articles with carbon, oxygen and nitrogen implanted in the surface thereof
FR2529383A1 (fr) 1982-06-24 1983-12-30 Commissariat Energie Atomique Porte-cible a balayage mecanique utilisable notamment pour l'implantation d'ioris
FR2537768A1 (fr) 1982-12-08 1984-06-15 Commissariat Energie Atomique Procede et dispositif d'obtention de faisceaux de particules de densite spatialement modulee, application a la gravure et a l'implantation ioniques
FR2537777A1 (fr) 1982-12-10 1984-06-15 Commissariat Energie Atomique Procede et dispositif d'implantation de particules dans un solide
US4500563A (en) 1982-12-15 1985-02-19 Pacific Western Systems, Inc. Independently variably controlled pulsed R.F. plasma chemical vapor processing
DE3246480A1 (de) 1982-12-15 1984-06-20 Wacker-Chemitronic Gesellschaft für Elektronik-Grundstoffe mbH, 8263 Burghausen Verfahren zur herstellung von halbleiterscheiben mit getternder scheibenrueckseite
US4468309A (en) 1983-04-22 1984-08-28 White Engineering Corporation Method for resisting galling
GB2144343A (en) 1983-08-02 1985-03-06 Standard Telephones Cables Ltd Optical fibre manufacture
US4567505A (en) 1983-10-27 1986-01-28 The Board Of Trustees Of The Leland Stanford Junior University Heat sink and method of attaching heat sink to a semiconductor integrated circuit and the like
JPS6088535U (ja) 1983-11-24 1985-06-18 住友電気工業株式会社 半導体ウエハ
FR2558263B1 (fr) 1984-01-12 1986-04-25 Commissariat Energie Atomique Accelerometre directif et son procede de fabrication par microlithographie
GB2155024A (en) 1984-03-03 1985-09-18 Standard Telephones Cables Ltd Surface treatment of plastics materials
FR2563377B1 (fr) 1984-04-19 1987-01-23 Commissariat Energie Atomique Procede de fabrication d'une couche isolante enterree dans un substrat semi-conducteur, par implantation ionique
US4542863A (en) 1984-07-23 1985-09-24 Larson Edwin L Pipe-thread sealing tape reel with tape retarding element
US4566403A (en) 1985-01-30 1986-01-28 Sovonics Solar Systems Apparatus for microwave glow discharge deposition
US4837172A (en) 1986-07-18 1989-06-06 Matsushita Electric Industrial Co., Ltd. Method for removing impurities existing in semiconductor substrate
US4717683A (en) 1986-09-23 1988-01-05 Motorola Inc. CMOS process
US4764394A (en) 1987-01-20 1988-08-16 Wisconsin Alumni Research Foundation Method and apparatus for plasma source ion implantation
JPS63254762A (ja) 1987-04-13 1988-10-21 Nissan Motor Co Ltd Ｃｍｏｓ半導体装置
US4847792A (en) 1987-05-04 1989-07-11 Texas Instruments Incorporated Process and apparatus for detecting aberrations in production process operations
SE458398B (sv) 1987-05-27 1989-03-20 H Biverot Ljusdetekterande och ljusriktningsbestaemmande anordning
FR2616590B1 (fr) 1987-06-15 1990-03-02 Commissariat Energie Atomique Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
US4956698A (en) 1987-07-29 1990-09-11 The United States Of America As Represented By The Department Of Commerce Group III-V compound semiconductor device having p-region formed by Be and Group V ions
US4846928A (en) 1987-08-04 1989-07-11 Texas Instruments, Incorporated Process and apparatus for detecting aberrations in production process operations
US4887005A (en) 1987-09-15 1989-12-12 Rough J Kirkwood H Multiple electrode plasma reactor power distribution system
US5015353A (en) 1987-09-30 1991-05-14 The United States Of America As Represented By The Secretary Of The Navy Method for producing substoichiometric silicon nitride of preselected proportions
US5138422A (en) 1987-10-27 1992-08-11 Nippondenso Co., Ltd. Semiconductor device which includes multiple isolated semiconductor segments on one chip
GB8725497D0 (en) 1987-10-30 1987-12-02 Atomic Energy Authority Uk Isolation of silicon
US5200805A (en) 1987-12-28 1993-04-06 Hughes Aircraft Company Silicon carbide:metal carbide alloy semiconductor and method of making the same
US4904610A (en) 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
DE3803424C2 (de) 1988-02-05 1995-05-18 Gsf Forschungszentrum Umwelt Verfahren zur quantitativen, tiefendifferentiellen Analyse fester Proben
JP2666945B2 (ja) 1988-02-08 1997-10-22 株式会社東芝 半導体装置の製造方法
US4894709A (en) 1988-03-09 1990-01-16 Massachusetts Institute Of Technology Forced-convection, liquid-cooled, microchannel heat sinks
US4853250A (en) 1988-05-11 1989-08-01 Universite De Sherbrooke Process of depositing particulate material on a substrate
NL8802028A (nl) 1988-08-16 1990-03-16 Philips Nv Werkwijze voor het vervaardigen van een inrichting.
JP2670623B2 (ja) 1988-09-19 1997-10-29 アネルバ株式会社 マイクロ波プラズマ処理装置
US4952273A (en) 1988-09-21 1990-08-28 Microscience, Inc. Plasma generation in electron cyclotron resonance
US4996077A (en) 1988-10-07 1991-02-26 Texas Instruments Incorporated Distributed ECR remote plasma processing and apparatus
JPH02302044A (ja) 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
US4929566A (en) 1989-07-06 1990-05-29 Harris Corporation Method of making dielectrically isolated integrated circuits using oxygen implantation and expitaxial growth
JPH0355822A (ja) 1989-07-25 1991-03-11 Shin Etsu Handotai Co Ltd 半導体素子形成用基板の製造方法
US4948458A (en) 1989-08-14 1990-08-14 Lam Research Corporation Method and apparatus for producing magnetically-coupled planar plasma
US5036023A (en) 1989-08-16 1991-07-30 At&T Bell Laboratories Rapid thermal processing method of making a semiconductor device
US5013681A (en) 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5310446A (en) 1990-01-10 1994-05-10 Ricoh Company, Ltd. Method for producing semiconductor film
JPH0650738B2 (ja) 1990-01-11 1994-06-29 株式会社東芝 半導体装置及びその製造方法
US5034343A (en) 1990-03-08 1991-07-23 Harris Corporation Manufacturing ultra-thin wafer using a handle wafer
CN1018844B (zh) 1990-06-02 1992-10-28 中国科学院兰州化学物理研究所 防锈干膜润滑剂
JPH0719739B2 (ja) 1990-09-10 1995-03-06 信越半導体株式会社 接合ウェーハの製造方法
US5198371A (en) 1990-09-24 1993-03-30 Biota Corp. Method of making silicon material with enhanced surface mobility by hydrogen ion implantation
US5618739A (en) 1990-11-15 1997-04-08 Seiko Instruments Inc. Method of making light valve device using semiconductive composite substrate
JPH04199504A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp 半導体装置の製造方法
US5300788A (en) 1991-01-18 1994-04-05 Kopin Corporation Light emitting diode bars and arrays and method of making same
GB2251546B (en) 1991-01-11 1994-05-11 Philips Electronic Associated An electrical kettle
DE4106288C2 (de) 1991-02-28 2001-05-31 Bosch Gmbh Robert Sensor zur Messung von Drücken oder Beschleunigungen
JP2812405B2 (ja) 1991-03-15 1998-10-22 信越半導体株式会社 半導体基板の製造方法
US5110748A (en) 1991-03-28 1992-05-05 Honeywell Inc. Method for fabricating high mobility thin film transistors as integrated drivers for active matrix display
US5256581A (en) 1991-08-28 1993-10-26 Motorola, Inc. Silicon film with improved thickness control
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3416163B2 (ja) 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
JPH05235312A (ja) 1992-02-19 1993-09-10 Fujitsu Ltd 半導体基板及びその製造方法
US5234535A (en) 1992-12-10 1993-08-10 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US5400458A (en) 1993-03-31 1995-03-28 Minnesota Mining And Manufacturing Company Brush segment for industrial brushes
FR2714524B1 (fr) 1993-12-23 1996-01-26 Commissariat Energie Atomique Procede de realisation d'une structure en relief sur un support en materiau semiconducteur
US5611316A (en) 1993-12-28 1997-03-18 Honda Giken Kogyo Kabushiki Kaisha Gas fuel supply mechanism for gas combustion engine
FR2715502B1 (fr) 1994-01-26 1996-04-05 Commissariat Energie Atomique Structure présentant des cavités et procédé de réalisation d'une telle structure.
FR2715501B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
FR2715503B1 (fr) 1994-01-26 1996-04-05 Commissariat Energie Atomique Substrat pour composants intégrés comportant une couche mince et son procédé de réalisation.
JP3352340B2 (ja) 1995-10-06 2002-12-03 キヤノン株式会社 半導体基体とその製造方法
JP3293736B2 (ja) 1996-02-28 2002-06-17 キヤノン株式会社 半導体基板の作製方法および貼り合わせ基体
JPH0817777A (ja) * 1994-07-01 1996-01-19 Mitsubishi Materials Shilicon Corp シリコンウェーハの洗浄方法
JPH0851103A (ja) 1994-08-08 1996-02-20 Fuji Electric Co Ltd 薄膜の生成方法
US5524339A (en) 1994-09-19 1996-06-11 Martin Marietta Corporation Method for protecting gallium arsenide mmic air bridge structures
FR2725074B1 (fr) 1994-09-22 1996-12-20 Commissariat Energie Atomique Procede de fabrication d'une structure comportant une couche mince semi-conductrice sur un substrat
US5567654A (en) 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
EP0749500B1 (en) 1994-10-18 1998-05-27 Koninklijke Philips Electronics N.V. Method of manufacturing a thin silicon-oxide layer
JP3381443B2 (ja) 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびｓｏｉ基板の製造方法
FR2736934B1 (fr) 1995-07-21 1997-08-22 Commissariat Energie Atomique Procede de fabrication d'une structure avec une couche utile maintenue a distance d'un substrat par des butees, et de desolidarisation d'une telle couche
FR2738671B1 (fr) 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
FR2744285B1 (fr) 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
FR2747506B1 (fr) 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748850B1 (fr) 1996-05-15 1998-07-24 Commissariat Energie Atomique Procede de realisation d'un film mince de materiau solide et applications de ce procede
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US5863832A (en) 1996-06-28 1999-01-26 Intel Corporation Capping layer in interconnect system and method for bonding the capping layer onto the interconnect system
US5897331A (en) 1996-11-08 1999-04-27 Midwest Research Institute High efficiency low cost thin film silicon solar cell design and method for making
US6127199A (en) 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
SG65697A1 (en) 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US6054363A (en) 1996-11-15 2000-04-25 Canon Kabushiki Kaisha Method of manufacturing semiconductor article
DE19648501A1 (de) * 1996-11-22 1998-05-28 Max Planck Gesellschaft Verfahren für die lösbare Verbindung und anschließende Trennung reversibel gebondeter und polierter Scheiben sowie eine Waferstruktur und Wafer
KR100232886B1 (ko) 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
DE19648759A1 (de) * 1996-11-25 1998-05-28 Max Planck Gesellschaft Verfahren zur Herstellung von Mikrostrukturen sowie Mikrostruktur
ATE261612T1 (de) 1996-12-18 2004-03-15 Canon Kk Vefahren zum herstellen eines halbleiterartikels unter verwendung eines substrates mit einer porösen halbleiterschicht
FR2758907B1 (fr) * 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
JP3114643B2 (ja) 1997-02-20 2000-12-04 日本電気株式会社 半導体基板の構造および製造方法
JPH10275752A (ja) 1997-03-28 1998-10-13 Ube Ind Ltd 張合わせウエハ−及びその製造方法、基板
US6013954A (en) 1997-03-31 2000-01-11 Nec Corporation Semiconductor wafer having distortion-free alignment regions
US6013563A (en) 1997-05-12 2000-01-11 Silicon Genesis Corporation Controlled cleaning process
US6033974A (en) 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
US5877070A (en) 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6150239A (en) 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US6010590A (en) * 1997-06-27 2000-01-04 Cherkas; Ronald Surface coating on a substrate for printing a high quality image thereon and method of providing same
US6054369A (en) 1997-06-30 2000-04-25 Intersil Corporation Lifetime control for semiconductor devices
WO1999001893A2 (de) * 1997-06-30 1999-01-14 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. Verfahren zur herstellung von schichtartigen gebilden auf einem substrat, substrat sowie mittels des verfahrens hergestellte halbleiterbauelemente
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6103599A (en) 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
FR2767416B1 (fr) 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
FR2767604B1 (fr) * 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US5981400A (en) * 1997-09-18 1999-11-09 Cornell Research Foundation, Inc. Compliant universal substrate for epitaxial growth
US5920764A (en) 1997-09-30 1999-07-06 International Business Machines Corporation Process for restoring rejected wafers in line for reuse as new
JP2998724B2 (ja) 1997-11-10 2000-01-11 日本電気株式会社 張り合わせｓｏｉ基板の製造方法
JP3406207B2 (ja) * 1997-11-12 2003-05-12 シャープ株式会社 表示用トランジスタアレイパネルの形成方法
FR2771852B1 (fr) * 1997-12-02 1999-12-31 Commissariat Energie Atomique Procede de transfert selectif d'une microstructure, formee sur un substrat initial, vers un substrat final
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JPH11191617A (ja) * 1997-12-26 1999-07-13 Mitsubishi Materials Silicon Corp Ｓｏｉ基板の製造方法
JP3501642B2 (ja) 1997-12-26 2004-03-02 キヤノン株式会社 基板処理方法
US6071795A (en) 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
FR2774510B1 (fr) 1998-02-02 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats, notamment semi-conducteurs
TW437078B (en) 1998-02-18 2001-05-28 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
US6057212A (en) * 1998-05-04 2000-05-02 International Business Machines Corporation Method for making bonded metal back-plane substrates
US5909627A (en) 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
DE19840421C2 (de) * 1998-06-22 2000-05-31 Fraunhofer Ges Forschung Verfahren zur Fertigung von dünnen Substratschichten und eine dafür geeignete Substratanordnung
US6054370A (en) * 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
JP3921823B2 (ja) * 1998-07-15 2007-05-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP4228419B2 (ja) * 1998-07-29 2009-02-25 信越半導体株式会社 Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
US6118181A (en) * 1998-07-29 2000-09-12 Agilent Technologies, Inc. System and method for bonding wafers
FR2781925B1 (fr) 1998-07-30 2001-11-23 Commissariat Energie Atomique Transfert selectif d'elements d'un support vers un autre support
EP0989593A3 (en) * 1998-09-25 2002-01-02 Canon Kabushiki Kaisha Substrate separating apparatus and method, and substrate manufacturing method
FR2784795B1 (fr) 1998-10-16 2000-12-01 Commissariat Energie Atomique Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure
FR2789518B1 (fr) 1999-02-10 2003-06-20 Commissariat Energie Atomique Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure
WO2000063965A1 (en) 1999-04-21 2000-10-26 Silicon Genesis Corporation Treatment method of cleaved film for the manufacture of substrates
JP2001015721A (ja) 1999-04-30 2001-01-19 Canon Inc 複合部材の分離方法及び薄膜の製造方法
US6664169B1 (en) 1999-06-08 2003-12-16 Canon Kabushiki Kaisha Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus
JP3447619B2 (ja) * 1999-06-25 2003-09-16 株式会社東芝 アクティブマトリクス基板の製造方法、中間転写基板
US6362082B1 (en) * 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
FR2796491B1 (fr) * 1999-07-12 2001-08-31 Commissariat Energie Atomique Procede de decollement de deux elements et dispositif pour sa mise en oeuvre
FR2797347B1 (fr) 1999-08-04 2001-11-23 Commissariat Energie Atomique Procede de transfert d'une couche mince comportant une etape de surfragililisation
US6263941B1 (en) * 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
AU6905000A (en) 1999-08-10 2001-03-05 Silicon Genesis Corporation A cleaving process to fabricate multilayered substrates using low implantation doses
DE19958803C1 (de) 1999-12-07 2001-08-30 Fraunhofer Ges Forschung Verfahren und Vorrichtung zum Handhaben von Halbleitersubstraten bei der Prozessierung und/oder Bearbeitung
US6586841B1 (en) * 2000-02-23 2003-07-01 Onix Microsystems, Inc. Mechanical landing pad formed on the underside of a MEMS device
JP2002270553A (ja) * 2001-03-13 2002-09-20 Mitsubishi Gas Chem Co Inc 電子部品の製造法
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2823599B1 (fr) * 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
US6645831B1 (en) * 2002-05-07 2003-11-11 Intel Corporation Thermally stable crystalline defect-free germanium bonded to silicon and silicon dioxide
JP4199504B2 (ja) 2002-09-24 2008-12-17 イーグル工業株式会社 摺動部品及びその製造方法
US7071077B2 (en) * 2003-03-26 2006-07-04 S.O.I.Tec Silicon On Insulator Technologies S.A. Method for preparing a bonding surface of a semiconductor layer of a wafer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057896A (ko) * 1999-02-02 2000-09-25 미다라이 후지오 복합부재와 그 분리방법, 접합적층기판과 그 분리방법,이설층의 이설방법 및 ｓｏｉ기판의 제조 방법

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