KR101038069B1 - 에피택셜 측방향 과도성장 질화갈륨 템플릿 상에 성장된 산화아연막의 방법 - Google Patents

에피택셜 측방향 과도성장 질화갈륨 템플릿 상에 성장된 산화아연막의 방법 Download PDF

Info

Publication number
KR101038069B1
KR101038069B1 KR1020087028679A KR20087028679A KR101038069B1 KR 101038069 B1 KR101038069 B1 KR 101038069B1 KR 1020087028679 A KR1020087028679 A KR 1020087028679A KR 20087028679 A KR20087028679 A KR 20087028679A KR 101038069 B1 KR101038069 B1 KR 101038069B1
Authority
KR
South Korea
Prior art keywords
gallium nitride
zinc oxide
layer
semiconductor layer
oxide semiconductor
Prior art date
Application number
KR1020087028679A
Other languages
English (en)
Other versions
KR20090015934A (ko
Inventor
수 진 추아
하이롱 주
지엔이 린
후이 판
Original Assignee
내셔널 유니버시티 오브 싱가포르
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 내셔널 유니버시티 오브 싱가포르 filed Critical 내셔널 유니버시티 오브 싱가포르
Publication of KR20090015934A publication Critical patent/KR20090015934A/ko
Application granted granted Critical
Publication of KR101038069B1 publication Critical patent/KR101038069B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0083—Processes for devices with an active region comprising only II-VI compounds
    • H01L33/0087—Processes for devices with an active region comprising only II-VI compounds with a substrate not being a II-VI compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

(1) 약 1000℃ 온도로 사파이어(sapphire) 기판 상에 질화갈륨층(gallium nitride layer)을 성장시키는 단계; (2) SiO2 마스크를 질화갈륨 <1100> 또는 <1120> 방향으로 놓인 스트라이프들(stripes)로 패터닝하는 단계; (3) 성장온도 및 리액터(reactor)를 선택하는 것을 통해 패싯(facet) 평면들을 제어함으로써 (ELO) 질화갈륨층들의 에피택셜 측방향 과도성장(epitaxial lateral overgrowth)을 성장시키는 단계; 및 (4) 화학기상증착(CVD)에 의해 패싯들 ELO 질화갈륨 템플릿들(templets) 상에 산화아연막들을 증착하는 단계를 포함하는 고 품질 산화아연에 대한 성장방법이 제안된다. 감소된 수의 결정결함들을 가진 고 품질의 산화아연 결정이 질화갈륨 템플릿 상에 성장될 수 있다. 이 방법은 104/cm-2 보다 낮은 전위(dislocation) 밀도를 가진 산화아연막들을 제조하는데 이용될 수 있고, 이는 장래에 전자 및 광전자 디바이스들에서 중요한 애플리케이션들을 발견할 것이다.
질화갈륨층, 패싯(facet) 평면들, 산화아연막

Description

에피택셜 측방향 과도성장 질화갈륨 템플릿 상에 성장된 산화아연막의 방법{Method of zinc oxide film grown on the epitaxial lateral overgrowth gallium nitride template}
삭제
본 발명은 전자 및 광전자 디바이스들의 제조에 있어서 고 품질 산화아연막들의 형성에 관한 것으로, 특히 에피택셜 측방향 과도성장(epitaxial lateral overgrown; ELO) 질화갈륨 템플릿들(gallium nitride templates) 상의 산화아연의 성장에 관한 것이다.
3.37eV의 실온 에너지 갭을 갖는 다이렉트 밴드 갭 반도체(direct band gap semiconductor)로서, 산화아연은 광전자공학, 센서들 및 촉매 분야들에서 광범위한 애플리케이션들을 발견할 수 있을 주목을 끄는 전기적, 광학적, 음향적 및 화학적 특성들을 나타낸다. 큰 여기자 바인딩 에너지(exciton binding energy)(60meV)[R.D. Vispute, V. Talyansky, S. Choopun, R. P. Sharma, T. Venkatesan, M. He, X. Tang, J. B. Halpern, M. G. Spencer, Y, X. Li, L. G. Salamanca-Riba, A. A. Iliadis and K. A. Jones, Appl. Phys. Lett. 73, 348 (1998).] 및 낮은 파워 임계들(low power thresholds)[D.C. Reynolds, D. C. Look, and B. Jogai, Solid State Commun. 99, 873 (1996).]을 갖고 있어, 산화아연은 또한 UV 및 청색 발광 디바이스들용으로 유망한 물질로서 간주되고 있다.[M.H.Huang, S.Mao, H.Feick, H.Yan, Y.Wu, H.Kind, E.Weber, R.Russo, and P.Yang, Science 292, 1897 (2001); M. Kawasaki, A. Ohtomo, H. Koinuma, Y. Sakurai, Y. Yoshida, Z. K. Tang, P. Yu, G. K. L. Wang, and Y. Segawa, Mater. Sci. Forum 264, 1459 (1998).; D. M. Bagnall, Y. F. Chen, Z. Zhu, T. Yao, S. Koyama, M. Y. Shen, and T. Goto, Appl. Phys. Lett. 70, 2230 (1997).] 에피택셜 산화아연막들은 두 구조들간에 큰 부정합에도 불구하고 몇몇의 그룹들에 의해 사파이어(sapphire) 상에 성장(grow)되었다 [M. Kawasaki, A. Ohtomo, H. Koinuma, Y. Sakurai, Y. Yoshida, Z. K. Tang, P. Yu, G. K. L. Wang, and Y. Segawa, Mater. Sci. Forum 264, 1459 (1998).; D. M. Bagnall, Y. F. Chen, Z. Zhu, T. Yao, S. Koyama, M. Y. Shen, and T. Goto, Appl. Phys. Lett. 70, 2230 (1997); V. Srikant, V. Sergo, and D. R. Clarke, J. Am. Ceram. Soc.78.1931 (1995).]
Koike 등의 미국특허들 5,569,548 및 5,432,397은 사파이어 기판 상에 산화아연을 성장시키는 것을 논하고 있다. 이들 특허들은 격자 방위(lattice orientation)를 개선하기 위해서 산화아연에 니켈, 철, 또는 구리의 첨가를 교시(teach)한다. Furushima의 미국특허 5,815,520 또한 사파이어 상에 산화아연을 성장시키는 것을 교시한다.
질화갈륨과 유사하게, 산화아연은 우르차이트(wurtzite) 유형의 결정 구조를 갖는다. Vispute 등은 질화갈륨 상에 산화아연의 에피택셜 성장을 보고하였다. 이 조합은 이들 두 물질들간에 격자 부정합(lattice mismatch)이 1.9% 만큼 낮기 때문에 매우 주목받는다. 그러나, c-사파이어 상에 성장된 질화갈륨의 큰 전위(dislocation) 밀도(~109 cm-2) 때문에, 질화갈륨 상에 성장된 산화아연막들은 주로 쓰레딩(threading) 전위들을 포함하는 고 결함 밀도들(high density of defects)을 포함하는 것으로 알려져 있다. 이에 따라, 고-효율 산화아연 디바이스들의 실현을 위해서 고 결정 품질 및 낮은 전위 밀도를 가진 산화아연막들을 얻는 것이 중요하다. Uemura 등의 미국특허 5,679,476는 기판 상에 비-결함 층(non-defect layer)을 에피택셜하게(epitaxially) 성장시키는 것을 개시한다. Yuri 등의 미국특허 6,274,518은 기판 상에 질화갈륨을 에피택셜하게 성장시킨다. Kato 등의 미국특허 6,673,478은 질화갈륨층 상에 산화아연을 에피택셜하게 성장시킨다. Kato 등은 복수의 (0001) 표면들이, 성장하는 표면에 관하여 0.1도 내지 0.5도의 경사도로 일련의 터레이스들(terraces)로 정렬되는 성장 기판을 이용한다. Kato의 ZnO의 품질은 본 발명의 공정에 의해 생성된 ZnO의 품질만큼 높지 않다.
에피택셜 측방향 과도성장(ELO) 방법은 질화갈륨의 전위 밀도를 108-10cm-2에서 106-7cm-2로 현격히 감소시키는 선택적 에피택시(selective epitaxy) 및 성장 이방성(growth anisotropy)에 의존한다 [T.Nishinaga, T.Nakano,and S.Zhang, Jpn.J.Appl.Phys. 27 L964 (1988).; T.S. Zheleva, O.H. Nam, M. D. Bremser, and R.F. Davis, Appl. Phys. Lett. 71, 2472 (1997).] Y.Honda 등은 패싯-제어 된(Facet-Controlled) ELO (성장 패싯들(growth-facets)을 제어하기 위해 다양한 성장 파라미터들을 통한 FACELO)을 제안하였으며 또한 전위 밀도를 동일 수준으로 성공적으로 감소시켰다. [Y.Honda, Y.Iyechika, T. Maeda, H. Miyake and K. Hiramatsu Jpn. J. Appl. Phys. 40 L309 (2001)]. 이에 따라, 낮은 결함 밀도를 갖는 산화아연막들을 얻기 위해 고 품질의 ELO 질화갈륨을 이용하는 것이 유망하다. 본 발명에서, 사파이어 (0001) 상에 FACELO 질화갈륨 템플릿(FACELO gallium nitride template)을 이용하여 산화아연막들의 에피택셜 성장이 보고된다. 마스크 층으로서 SiO2를 채용함으로써, 산화아연막들의 선택적 성장이 실현되었다. 전자 현미경 조사들은 막들이 낮은 전위 밀도를 갖는 단결정 구조들임을 보여준다. 포토루미네센스(Photoluminescence; PL) 스펙트로스코피(spectroscopy)는 산화아연으로부터 강한 자외(UV) 피크를 보여준다. 녹색 방출은 또한 고 결정 품질의 산화아연에 의해 효과적으로 억제된다.
발명의 잠재적 애플리케이션들은 UV 검출기들, 발광 다이오드들, 청색 및 녹색광을 방출할 수 있는 레이저 다이오드들 및 다른 광학 전자 애플리케이션들을 포함한다. 다른 애플리케이션들은 투명 도체들(transparent conductors), 유전체들(dielectrics) 및 태양전지들(solar cells)을 포함한다.
그러므로 본 발명의 목적은 패터닝된 질화갈륨 템플릿 상에 산화아연 반도체 에피층(epilayer)을 제조하는 새로운 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 산업적 산화아연 제조에 적합한 산화아연 기판 웨이퍼(wafer)를 제조하는 방법을 제공하는 것이다.
본 발명의 목적들에 따라서, 산화아연 반도체층을 제조하는 새로운 방법이 달성된다. 하부 질화갈륨층(underlying gallium nitride layer)은 그 안에 개구들(openings)의 어레이를 포함하는 마스크로 덮인다. 개구들의 어레이를 통해 하부 질화갈륨층 상에 과도성장(overgrown) 질화갈륨 반도체층이 형성된다. 산화아연은 연속적인 과도성장된 단결정 산화아연 반도체층을 형성하기 위해 과도성장 질화갈륨 반도체층 상에 측방향으로 성장된다.
또한, 본 발명의 목적들에 따라서, 미리 결정된 결함 밀도를 갖는 하부 질화갈륨층, 마스크 내 개구들의 어레이를 통해 하부 질화갈륨층에 접촉하는 과도성장 질화갈륨층으로서,
Figure 112009042106624-pct00001
패싯들은 상기 과도성장 질화갈륨층에 미리 결정된 결함 밀도보다 낮은 결함 밀도가 되도록 형성되는 과도성장 질화갈륨층, 산화아연 반도체층을 형성하는 과도성장 질화갈륨층 위에 놓인 연속적인 막의 산화아연층, 및 연속적인 산화아연 반도체층에 광전자 혹은 마이크로전자 디바이스를 포함하는, 전자 또는 광전자 디바이스가 달성된다.
이 설명의 자료 부분을 이루는 첨부한 도면들에서, 다음이 도시된다.
도 1a는 본 발명에 따라 제조된 ELO 산화아연 반도체 구조의 예의 단면도.
도 1b 및 도 1c는 본 발명의 가능한 애플리케이션들에 따라 ZnO-함유 복합 반도체 디바이스의 2개의 개략적인 단면도들.
도 2 내지 도 6은 도 1에서 예의 각각의 중간 제조단계의 단면도들.
도 7a 및 도 7b는 30분 동안 성장된 산화아연/ELO 질화갈륨의 각각 단면 스캐닝 전자 현미경(scanning electron microscopy; SEM) 및 평면 SEM 이미지들을 도시한 도면들.
도 7c 및 도 7d는 40분 동안 성장된 산화아연/ELO 질화갈륨의 각각 단면 SEM 및 평면 SEM 이미지들을 도시한 도면들.
도 8a는 산화아연/ELO 질화갈륨 계면(interface)의 고해상 투과 전자 현미경(high resolution transmission electron microscopy; HRTEM) 이미지 및 대응 SAED 패턴을 도시한 도면.
도 8b는 산화아연/ELO 질화갈륨의 계면 근처에 g=
Figure 112008080780195-pct00002
에서의 단면 투과 전자 현미경(transmission electron microscopy; TEM) 이미지를 도시한 도면.
도 9는 산화아연/ELO 질화갈륨의 2개의 상이한 영역들로부터 취한(taken) 실온 마이크로-PL 스펙트럼들을 도시한 도면.
도 10은 에피-산화아연/ELO 질화갈륨/사파이어 (0001) 헤테로구조(heterostructure)의 X-선 회절 ω/2θ 스캔을 도시한 도면.
도 11a는 ELO 질화갈륨 표면 상에 에피-산화아연의 AFM을 도시한 도면.
도 11b는 c-평면 질화갈륨 표면 상에 성장된 산화아연의 AFM을 도시한 도면. 삽입도는 2개의 상이한 샘플들의 동일 표면 영역의 SEM을 도시한 도면.
산화아연막들은 본 발명의 ELO 질화갈륨 템플릿들 상에 성공적으로 성장되었다. 고 품질의 ELO 질화갈륨은 낮은 결함 밀도를 갖는 산화아연막들을 얻는데 이용된다. 또한, 열수 방법(hydrothermal method)에 의한 종래의 단결정 산화아연 기판 성장에 비해, 본 발명은 2-인치 및 3-인치 산화아연 기판 웨이퍼를 얻는데 쉽게 이용될 수 있다. 이러하므로, 제안된 제조 방법은 산업용 산화아연 제조에도 적합하다.
ELO 질화갈륨 상에 산화아연막들의 성장을 위한 제안된 방법은 다음과 같이 기술된다.
금속 유기 화학기상증착(metal organic chemical vapor deposition; MOCVD)과 같은 임의의 공지된 방법에 의해 사파이어(sapphire)와 같은, 임의의 기판 상에 성장된 1㎛ 내지 2㎛ 단결정 질화갈륨층이 여기에서 이용될 수 있다. 질화갈륨 (0001) 표면 상에 약 280℃의 온도에서 플라즈마 인핸스드 화학기상증착(plasma enhanced chemical vapor deposition; PECVD)에 의해 SiO2 마스크층이 증착된다. 이어서 SiO2 마스크가, 통상의 포토리소그래피(photolithography)에 의해 질화갈륨
Figure 112009042106624-pct00003
방향으로 놓이는 스트라이프들(stripes)로 패터닝된다(patterned). 다음에, 트리메칠 갈륨(trimethyl gallium; TMGa) 및 암모니아(NH3)를 Ga 및 N2에 대한 소스들로서 이용하고 H2를 캐리어 가스(carrier gas)로서 이용하여 금속 유기 화학기상증착(MOCVD)에 의해 질화갈륨이 재성장된다. 다음에, ELO 질화갈륨/사파이어 기판들이, 화학기상증착 및 산소의 존재하에서 Zn(99.9% 순도) 분말의 응집에 의해 산화아연막들을 성장시키기 위해 튜브 전기로(tube furnace)에 배치된다.
산화아연막들로부터의 포토루미네센스는 실온에서 379nm을 중심으로 함을 알게 되었다. 산화아연막들로부터의 루미네센스는 UV 영역에 있는데, 이것은 UV LED들의 제조에 적합하다. 또한, 산화아연 PL 스펙트럼들에서 녹색 대역의 세기는 도 9b에 도시된 바와 같이 매우 낮아 제조된 산화아연막들에서 낮은 농도의 결함들을 암시함을 알게 되었다. 이것은 산화아연에서 녹색 방출은 일반적으로 산화아연 격자에 산소 결여들(oxygen vacancies) 및/또는 침입형 아연 이온들(interstitial zinc ions)에 기인하기 때문이다.
발명들의 실시예들이 도시된 첨부한 도면들을 참조하여 이하 본 발명이 보다 완전히 기술된다. 그러나, 본 발명은 많은 상이한 형태들로 실현될 수도 있고 여기 기술된 실시예들로 제한되는 것으로 해석되지 않아야 한다. 도면들에서, 층들 및 영역들의 두께들은 명확성을 위해 과장되어 있고 축척에 맞게 도시되지 않는다.
이제 도 1a를 참조하면, 본 발명에 따른 ELO 산화아연 구조들이 도시되었다. ELO 산화아연 구조들(100)은 기판(101)을 포함한다. 기판은 사파이어, 규소, SiC 또는 다른 어떤 다른 적합한 기판들일 수 있다. 그러나, 바람직하게, 사파이어 (0001) 기판(101a)이 이용되며 사파이어 기판(101a) 상에 저온 질화갈륨 버퍼층(101b)이 성장된다.
기판(101)의 제조는 당업자들에게 공지되어 있고 더 기술될 필요는 없다. 기판(101a) 위의 버퍼층(101b) 상에 하부 질화갈륨층(underlying gallium nitride layer)(103)이 성장된다. 하부 질화갈륨층(103)은 약 1.0㎛ 내지 2.0㎛ 두께일 수 있고, 가열 금속 유기 화학기상증착(MOCVD)을 이용하여 형성될 수 있다. 하부 질화갈륨층은 일반적으로, 예를 들면 약 108cm-2 내지 1010cm-2의 전위 밀도들로 원하지 않는 비교적 높은 결함 밀도를 갖는다. 이들 고 결함 밀도들은 버퍼층(101b)과 하부 질화갈륨층(103)간에 격자 파라미터들에서의 부정합들로부터 기인할 수 있다. 이들 고 결함 밀도들은 하부 질화갈륨층(103)에 마이크로전자 및 광전자 디바이스들의 수행에 영향을 미칠 수 있다.
도 1a에 도시된 바와 같이, 이산화규소 마스크(silicon dioxide mask)(105)와 같은 마스크가 하부 질화갈륨층(103) 상에 형성된다. 마스크(105)는 그 안에 개구들의 어레이를 포함한다. 바람직하게, 개구들은 하부 질화갈륨층(103)의
Figure 112011017959210-pct00004
방향을 따라 연장하는 스트라이프들이다. 마스크(105)는 약 100nm의 두께를 가질 수 있고 약 280℃에서 플라즈마 인핸스드 화학기상증착(PECVD)를 이용하여 하부 질화갈륨층(103) 상에 형성될 수 있다. 마스크(105)는 표준 포토리소그래피 기술들을 이용하여 패터닝되고 버퍼링된 플루오르화수소산(hydrofluoric acid; HF) 용액에서 에칭된다(etched).
또한, 도 1a는 하부 질화갈륨층(103)으로부터 그리고 윈도우 영역(window area)(107)(도 3 참조) 내 개구들의 어레이를 통해 성장된
Figure 112009042106624-pct00005
패싯들(facets) 질화갈륨층(109)을 도시한다. ELO 산화아연 반도체 구조(100)는 또한 화학기상증착에 의해 성장된 산화아연층(111a) 및
Figure 112009042106624-pct00040
패싯들 질화갈륨층(109)으로부터 측방향으로 연장하는 측방향 산화아연층(111b)을 포함한다. 측방향 산화아연층(111b)은 후술하는 바와 같이 기상 에피택시 (vapor phase epitaxy; CVD)를 이용하여 형성될 수도 있다. 여기에서 이용되는 "측방향(lateral)"이라는 용어는 기판(101)의 면들에 평행한 방향을 나타낸다.
도 1a에 도시된 바와 같이, 측방향 과도성장된 산화아연층(111b)은 연속적인 단결정 산화아연 반도체층(111)을 형성하기 위해 계면(111a)에서 합체한다(coalesce). 측방향으로 성장된 산화아연층(111)에서 쓰레딩 전위들(threading dislocations)은 일부 쓰레딩 전위들이 잔류하여 윈도우 영역에서 산화아연 표면을 관통하여 나가게 될지라도 측방향으로 구부러지게 될 것임을 알게 되었다. 이에 따라, 측방향 산화아연층(111b)은 예를 들면 104cm-2 미만의 상대적으로 낮은 결함 밀도를 가질 수 있다. 따라서, 측방향으로 과도성장된 산화아연층(111b)는 디바이스 품질을 갖는다.
이제 도 2 내지 도 5를 참조하여, 본 발명에 따른 ELO 산화아연 반도체 구조들을 제조하는 방법들이 기술될 것이다. 도 2에 도시된 바와 같이, 하부 질화갈륨층(103)은 기판(101) 상에 성장된다. 기판(101)은 사파이어 (0001) 기판(101a) 및 저온 성장된 질화갈륨 버퍼층(101b)을 포함할 수 있다. 저온 (500℃ 내지 600℃) 질화갈륨 버퍼층(101b)은 냉벽 수직(cold wall vertical) 및 유도적으로 가열된 금속 유기 화학기상증착(MOCVD) 시스템에서 30nm 내지 40nm 두께까지 사파이어 기판(101a) 상에 증착될 수 있다. 질화갈륨층(103)은 1.0㎛ 내지 2.0㎛ 두께일 수 있고, 분자빔 에피택시(molecular beam epitaxy; MBE), 하이드라이드 기상 에피택시(hybride vapor phase epitaxy; HVPE) 및 금속 유기 화학기상증착(MOCVD)과 같은 임의의 공지된 방법을 이용하여 저온 질화갈륨 버퍼층 상에 적어도 1000℃의 온도에서 성장될 수 있다.
도 3을 참조하면, 그 안에 개구들(107)의 어레이를 포함하는 마스크층(105)에 의해 하부 질화갈륨층(103)이 마스크된다. 마스크층은 상기 마스크층 위에 증착되는 후속의 질화갈륨이 성장되지 못하게 하는, 즉 질화갈륨의 증착에 대해 선택적인 물질(예를 들면, SiO2 또는 SixNy)로 구성된다. 즉, GaN은 개구 영역(107) 상에만 성장할 것이며 마스크 물질들(105) 상엔 성장하지 않을 것이다. 예를 들면, SiO2 또는 SiN이 마스크용으로 이용될 수 있다. 마스크층은 약 100nm의 두게를 가질 수 있고 280℃에서 플라즈마 인핸스드 화학기상증착(PECVD)을 이용하여 하부 질화갈륨층(103) 상에 형성될 수 있다. 마스크(105)는 표준 포토리소그래피 기술들을 이용하여 패터닝되고 버퍼링된 플루오르화수소산(HF) 용액에서 에칭될 수 있다. 반응성 이온 에칭(Reactive Ion etching; RIE) 또는 유도 결합 플라즈마(Inductively Coupled Plasma; ICP) 에칭을 이용한 건식 에칭(dry etching)과 같은 다른 통상의 방법들이 이용될 수도 있다. 일 실시예에서, 개구들(107)은 하부 질화갈륨층(103) 상에
Figure 112009042106624-pct00006
방향을 따라 3㎛의 폭이다. SiO2 윙(wing) 영역에 대한 질화갈륨 윈도우 영역의 폭의 비는 임의의 값으로서 규정될 수 있다. 이후의 처리에 앞서, 구조는 하부 질화갈륨층(103) 상에 형성된 표면 산화물들을 제거하기 위해서 50% 완충된 염산(hydrochloric acid; HCl) 용액에 담그어질 수 있다.
이제 도 4를 참조하면, 하부 질화갈륨(103)으로부터 그리고 윈도우 영역(107) 내 개구들의 어레이를 통해 성장되는
Figure 112009042106624-pct00007
패싯들 F 질화갈륨층(109)을 형성하기 위해 하부 질화갈륨층(103)이 개구들(107)의 어레이를 통해 성장된다.
Figure 112009042106624-pct00008
패싯들 F 질화갈륨층(109)은 약 900℃ 내지 950℃에서 200 Torr 내지 500 Torr 범위의 압력으로 MOCVD를 이용하여 성장될 수 있다. 80㎛ol/min의 트리메칠갈륨(TMGa) 및 약 11 slm의 NH3의 전구체들(precursors)은 질화갈륨층(109)을 형성하기 위해 이용될 수 있다. 질화갈륨 합금들이 형성된다면, 예를 들면 추가적인 통상적인 알루미늄 또는 인듐 전구체들이 이용될 수도 있다. 디메틸하이드라진(dimethylhdrazine)((H2N2(CH3))2. 1,1DMHy)이 N 전구체들로서 바람직한 반면, 트리에틸갈륨(Triethylgallium; TEGa) 또는 에틸디메틸갈륨(ethyldimethyl gallium; EDMGa)이 그룹 III 전구체들로서 이용될 수도 있다. 성장 온도 및 리액터 압력(reactor pressure)을 선택하는 것을 통해 패싯 평면들을 제어함으로써 ELO 질화갈륨층들이 성장된다. 요망되는(desired) 패싯 평면들 상에 성장을 달성하는데 이용되는 전형적인 성장온도 및 리액터 압력은, 각각, 900℃ 내지 950℃ 및 200 Torr 내지 500 Torr 범위의 압력이다. 원 톱니형상(original serrated) ELO 질화갈륨 스트라이프(109)는 예를 들면 5㎛의 높이 및 7㎛ 폭을 갖는다.
또한, 과도성장 질화갈륨 반도체층을 형성하기 위해 두 방향들로 측방향 성장이 이용될 수도 있음이 이해된다. 구체적으로,
Figure 112008080780195-pct00009
또는
Figure 112008080780195-pct00010
를 따라 연장하는 개구들(107)의 어레이를 포함하도록 마스크(105)가 패터닝될 수 있다. 개구들은 스트라이프 형상의 패턴들(striped patterns)을 형성할 수 있다.
이제 도 5를 참조하면, ELO 질화갈륨/사파이어 기판들이, 화학기상증착 및 산소의 존재하에 Zn 분말의 응집에 의해 산화아연막들을 성장시키기 위해 튜브 전기로에 배치된다. 산화아연층(111a)의 계속된 성장은 하부 질화갈륨층(109) 상에 산화아연의 측방향 과도성장이 측방향 산화아연
Figure 112009042106624-pct00011
패싯들(M)을 형성하게 한다. 산화아연층(111a)의 성장은 화학기상증착 및 산소의 존재하에 Zn(99.9% 순도) 분말의 응집에 의해 형성된다. Zn 분말을 가진 알루미나 보트(alumina boat)가 석영관(quartz tube)의 중앙에 놓여지고 분 당 100 표준 큐빅 센티미터들(sccm)의 레이트로 헬륨(99.999% 순도)를 흘림으로서 퍼지된다(purged). 전기로 온도는 약 750℃ 내지 850℃ 까지 증가되고, 산소(99.99% 순도) 흐름이 10 sccm 내지 100 sccm, 바람직하게는 10 sccm 내지 20 sccm의 유량으로 튜브 반응기에 도입된다.
O2는 He 기체와 혼합되고 흐름은 전체 반응 과정(process) 내내 유지된다. 30분 성장 및 40분 성장에 대한 산화아연층의 사진들이 도 7에 도시되었다.
도 6을 참조하면, 연속한 산화아연층(111)을 형성하기 위해서 측방향 성장 프론트들(front)이 계면들(111a)에 합체할 때까지 계속하여 측방향 과도성장이 되게 한다. 총 성장시간은 약 60분일 수 있다. ZnO 막 두께는 성장시간에 따라 결정된다. 예를 들면, 8.9㎛의 실험적인 두께는 30분의 성장시간 후에 달성되었다.
도 1b에 도시된 바와 같이, 마이크로전자 및 광전자 디바이스들은 영역들(111b)에 형성될 수도 있다. 디바이스들은 요망된다면 영역(111a)에 형성될 수도 있다.
ZnO 반도체 디바이스들의 예들이 이하에 기술된다. 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 2개의 ZnO 반도체 디바이스들을 개략적으로 도시한 도면들이다. 도 1a에 도시된 것들과 동일한 도 1b 및 도 1c에 이용된 요소들에 대한 설명 은 유사한 참조부호들을 부여함으로써 생략된다.
도 1b에 도시된 반도체 디바이스에서, GaN 층(101)은 사파이어 기판 상에 형성되고, 이 위에 p-형(p-type) GaN 단결정 템플릿들(103 및 109) 및 n-형(n-type) ZnO 단결정층(111b)이 순차적으로 성장된다.
n-형 ZnO 단결정층(111b)은 GaN 리지들(ridges)로부터 성장된 ZnO의 합체에 대한 요구에 의해 결정된 막 두께를 갖는 ZnO 단결정층이다. ZnO는 약 1018cm-3의 농도로 갈륨(Ga) 또는 알루미늄(Al)과 같은 그룹 III 원소에 의해 도핑된다(doped). n-형 ZnO 단결정층(111b)의 일부는 GaN(113)과의 p-형 접촉의 형성을 할 수 있도록 제거된다. 제 1 전극(112)은 n-형 ZnO에 금속접촉으로서 형성된다.
n-형 ZnO 단결정층(111b)와 제 1 전극(112)간에 오믹-접촉(ohmic-contact)을 형성하기 위해서, 제 1 전극(112)은 예를 들면, 인듐(In) 및 알루미늄(Al)에 의해 형성되는 것이 바람직하다.
pn-접합은 예를 들면, 1㎛ 내지 4㎛의 두께를 갖는 p-형 GaN층(103)을 형성함으로써 형성된다.
제 2 전극(113)은 p-형 GaN 단결정층(103)의 노출된 표면의 영역 상에 형성된다. p-형 GaN 단결정층(103)과 제 2 전극(113)간에 오믹-접촉을 만들기 위해서, 니켈(Ni), 백금(Pt), 팔라듐(Pd), 금(Au), 등과 같은 금속, 이들 금속들 중 두개 이상의 합금, 또는 복수층 스택(multilayer stack) 또는 이들 금속막들이 이용된다.
위에 기술된 반도체 디바이스에서, 순방향 전류가 pn-접합을 횡단할 수 있도록, 제 1 전극(112)에 대해 제 2 전극(113)에 양의 전압이 인가된다. p-형 GaN(109)/n-형 ZnO(111b) 계면, 등의 영역에서 전자들 및 정공들(positive holes)의 재결합은 광 방출을 생성한다. 결과적인 디바이스를 발광 다이오드로서 이용하는 것이 가능하다.
도 1c에 도시된 반도체 디바이스에서, GaN층(103)은 사파이어 기판 상에 형성되고, 이 위에 GaN 리지들(109) 상에 성장된 ZnO(111b)는 다른 디바이스 구조들을 위한 기판으로서 이용된다. n-형 ZnO(114), ZnO/Mg/ZnO 양자 우물 구조들(115), 및 p-형 ZnO층들(116)이 이 순서로 성장된다.
n-형 ZnO 단결정층(114)은 ZnO(111b)의 표면상에 1㎛ 내지 4㎛의 막 두께를 갖는 ZnO 단결정층이다. ZnO는 약 1018cm-3의 농도로 갈륨(Ga) 또는 알루미늄(Al)과 같은 그룹 III 원소에 의해 도핑된다. n형 ZnO 단결정층(114)의 일부는 n-형 접촉의 형성을 할 수 있도록 제거된다. 제 1 전극(118)은 n-형 ZnO에 금속접촉으로서 형성된다.
n-형 ZnO 단결정층(114)과 제 1 전극(118) 사이에 오믹-접촉을 형성하기 위해서, 제 1 전극(118)은 예를 들면, 인듐(In) 및 알루미늄(Al)에 의해 형성되는 것이 바람직하다.
pn-접합은 예를 들면, 1㎛ 내지 4㎛의 두께를 갖는 p-형 ZnO층(116)을 형성함으로써 형성된다.
제 2 전극(119)은 p-형 ZnO 단결정층(116)의 노출된 표면의 영역 상에 형성된다. p-형 ZnO 단결정층(116)과 제 2 전극(119)간에 오믹-접촉을 형성하기 위해 서, 니켈(Ni), 백금(Pt), 팔라듐(Pd), 금(Au), 등과 같은 금속, 이들 금속들 중 두개 이상의 합금, 또는 복수층 스택 또는 이들 금속막들이 이용된다.
위에 기술된 반도체 디바이스에서, 순방향 전류가 pn-접합을 횡단할 수 있도록, 제 1 전극(118)에 대해 제 2 전극(119)에 양의 전압이 인가된다.
양자 우물 구조들(115), 등의 영역에서 전자들 및 정공들의 재결합은 광 방출을 생성한다. 결과적인 디바이스를 발광 다이오드로서 이용하는 것이 가능하다.
위에서, 본 발명의 실시예들에 따라 결정-성장 기판, ZnO 반도체 결정의 제조방법, 및 ZnO 반도체 디바이스가 설명되었을지라도, 본 발명은 실시예들로 제한되는 것은 아니다.
[예]
다음 예는 발명의 중요한 특징들을 보여주기 위해서 그리고 이들의 이해를 돕기 위해서 주어진다. 발명의 사상 및 범위 내에서 당업자에 의해 변형들이 행해질 수도 있다.
도 7a 및 도 7c는 각각 30분 및 40분 동안 본 발명의 ELO 질화갈륨 템플릿들 상에 성장된 산화아연막들의 단면 SEM 이미지들을 도시한 도면들이다. 도 7a에서, ELO 질화갈륨 삼각 스타라이프의 원 톱니형상 표면은 5㎛ 높이와 7㎛의 폭을 가짐을 알 수 있다. 산화아연 성장 후에, 약 6.2㎛의 폭을 갖는 근 직사각형 형상(near rectangle shape)이 관찰되며, 이것은 산화아연(111a)의 현저한 측방향 성장이 ELO 질화갈륨(109) 상에 발생했으며 보다 빠른 성장 패싯(facet)은
Figure 112009042106624-pct00012
임을 나타낸다. 또한, SiO2 마스크층 상에는 어떠한 성장도 발견되지 않았다. 이것은 산화아연 상층이 ELO 질화갈륨 템플릿 상에 선택적으로 성장되었음을 보여준다. 이러한 형태(morphology)는 ELO 질화갈륨과 c-질화갈륨 표면간에 상이한 성장 모드들에 기원한다. 도 7b 및 도 7d는 각각 30분 및 40분 동안 질화갈륨 템플릿 상에 산화아연이 성장된 후의 샘플의 평면도들이다. 결함 피트들(pits)(원 표시됨)이 상층의 표면 상에 발견될 수 있고, 이것은 ELO 질화갈륨으로부터 산화아연막들로 전파하는 쓰레딩 전위로부터 올 수 있다.
도 8a는 산화아연/ELO 질화갈륨 계면의 전형적인 HRTEM 이미지를 도시한 도면으로, 이로부터 산화아연의 격자 프린지들(fringes)이 ELO 질화갈륨들의 격자 프린지들에 완전히 정렬되고 계면은 원자 수준에서 분명함을 볼 수 있다. 대응하는 선택적 영역 전자 회절(selective area electron diffraction; SAED) 패턴이 삽입도로 도시되었다. 단지 한 세트의 SAED 패턴만이 관찰되었는데, 이는 산화아연과 질화갈륨 6각 구조들(hexagonal structures)간에 매우 밀접한 격자 정합(matching)에 기인한다. 또한, 패턴은 질화갈륨 상에 산화아연의 완전한 에피택셜 성장 및 이들의 고 결정 품질을 확인한다. 산화아연/ELO 질화갈륨의 계면을 더 보이기 위해서 낮은 배율의 단면 TEM 이미지가 도 8b에 제시되었다. 수평 전위들(horizontal dislocations; HD's)의 형성은 HD가 과도성장 질화갈륨 영역들의 쓰레딩 전위(TD's) 밀도를 극적으로 감소시킬 수 있다는 사실 때문에 매우 중요하다. 도 8b에서 이미지는 측방향으로 과도성장된 산화아연이 근본적으로 TD가 없고 산화아연의 (0001) 평면 상에 놓인 HD가 질화갈륨에 TD(TD 1)의 90°-휨(bending)에 의해 생성될 수 있음을 보여준다. 휨의 효과는 결정의 자유표면으로부터 나오는 전위 선들의 에너지를 고찰함으로써 이해될 수 있다. [J.P. Hirth and J. Lothe, Theory of dislocations, 2nd ed. Wiley, New York, (1982)] 전위 선 텐션(tension)의 관점에서, 어떠한 전위이든 자유표면에 수직하게 되려는 경향이 있어 이의 에너지를 감소시킨다. 결국, 전위들은 도 8b에서 볼 수 있는 바와 같이, 현 패싯 평면의 법선 방향(normal direction)을 향하여 이들의 선 방향들을 점차로 바꿀 것이며, 이것은 ELO 질화갈륨 상에 고 품질 산화아면막들이 유사형태로(pseudomorphically) 성장될 수 있음을(
Figure 112009042106624-pct00013
패싯을 따라) 암시한다. 이들 성장 조건들을 이용하여, 고 품질의 산화아연 에피층들이 도 1a에 도시된 바와 같이 ELO 질화갈륨 상에 제조되었다. 여기에서, HRTEM 검토들은 산화아연 성장을 위해 ELO 질화갈륨층의 적합성을 더욱 확증한다.
도 9는 주로 ELO 질화갈륨에 의해 기여되는, ELO 질화갈륨 영역 I(도 7b에 도시된)으로부터 얻어진 PL 스펙트럼 (a)을 도시한 도면이다. 또한, 도 9는 주로 ELO 산화아연층들에 기인한 것으로 ELO 산화아연 영역 II(도 7b에 도시된)으로부터 얻어진 PL 스펙트럼 (b)를 도시한 도면이다. ELO 질화갈륨막에 대한 PL 스펙트럼들은 중성-도너-바운드(neutral-donor-bound) DX 여기자 방출(exciton emission)(91) 및 복제들(replicas)(93)을 가진 자유-여기자(free-exciton) D20-X 천이들에 기인하여 구별되는 피크들을 시사한다. D20-X PL 피크(91)는 주로 ELO 재성장을 통해 SiO2 마스크층들로부터 확산하는 Si 도너들에 의해 야기된다. 산화아연막(95)의 PL 피크는 명백히 3.27 eV 산화아연 DX 자유 여기자 재결합을 보여준다. PL 검토들로부터, 산화아연 피크 선폭의 반폭치(full width at half maximum; FWMH)는 약 11meV이고 이는 질화갈륨 상에 직접 산화아연의 헤테로에피택셜 성장(heteroepitaxial growth)으로부터 20meV의 결과보다 더 나은 것이 주목된다. 본 발명의 산화아연막들의 이러한 작은 FWHM은 이들의 고 결정 품질에 기인한다. 또한, 산화아연 PL 스펙트럼들에서 녹색 대역(97)의 세기는 도 9(b)에서 매우 낮으며 이는 산화아연에서 녹색 방출이 보통 산화아연 격자에서의 산소 결여들 및/또는 침입형 Zn 이온들에 기인하기 때문에, 이들 제조된 산화아연 막들에서 낮은 농도의 결함들을 암시함을 알게되었다. [예를 들면, J. Joo, S. G. Kwon, J. H. Yu, T. Hyeon, Adv. Mater. 17, 1873, (2005).] 이에 따라, 본 발명의 방법은 UV LED들 및 LD들의 성장 및 제조에서 쉽게 사용될 수 있다.
도 10은 ELO 질화갈륨/사파이어 (0001) 상에 성장된 산화아연막의 X-선 회절 Ω/2θ 스캔을 도시한 도면이다. 결과들은 산화아연(101) 및 질화갈륨(103)의 평면들의 (000X) 패밀리(family)만을 보여주는데 이는 확고하게 산화아연/질화갈륨 헤테로구조(heterostructure)가 사파이어 (0001) 평면에 수직하여 c-축 방위로 놓인 것을 나타낸다. 산화아연 및 질화갈륨막들에 대한 XRD 요동 곡선(rocking curve)의 반폭치(FWHM)는 각각 3 arcmin 및 5 arcmin인 것으로 발견되었다.
도 11a는 동일 성장 조건들 하에서 c-질화갈륨 상에 성장된 제어 샘플 도 11b의 표면 형태뿐만 아니라 원자 힘 현미경(atomic force microscopy; AFM)에 의해 특징화된 과도성장 샘플의 표면 형태를 나타내는 도면이다. ELO 질화갈륨 상에 측방향 과도성장 산화아연과 c-질화갈륨 상에 제어 샘플 산화아연의 표면 거칠기의 제곱평균 값은 각각 0.40nm 및 3.67nm이다. 원자 스텝들(steps) 및 터레이스들(terraces)은 ELO 산화아연 샘플로부터 관찰되었다. AFM 관찰들에서 단지 몇개의 스텝 종단들(step terminations)만이 검출되었는데, 이것은 고 품질의 과도성장 ZnO 샘플을 나타낸다. 과도성장 질화갈륨 샘플의 표면 피트들 밀도는 제어 샘플에 비해 100배 이상 감소된다. 이들 적은 피트들은 스텝 에지들(step edges)이 만나는 혼합된 스크류(screw) 및 에지 전위들에 관계된 것으로 생각된다. 이것은 ELO 산화아연 성장방법이 산화아연층에서 전위 거동(dislocation behavior)에 영향을 미침을 나타낸다.
과학 정기간행물들로부터 다양한 기사들 및/또는 특허문헌이 이 출원 전체에 걸쳐 인용된다. 이러한 기사들 각각은 이 전체를 참조로서 그리고 이러한 인용의 모든 목적들을 위해 여기에 통합된다.
발명이 특히, 이의 바람직한 실시예들을 참조로 도시 및 기술되었으나, 발명의 사상 및 범위 내에서 형태 및 상세한 내용에 다양한 변경이 행해질 수 있음이 당업자들은 알 것이다.

Claims (28)

  1. 산화아연 반도체층(zinc oxide semiconductor layer)을 제조하는 방법에 있어서,
    개구들의 어레이를 포함하는 마스크로 하부 질화갈륨층(underlying gallium nitride layer)을 마스킹(masking)하는 단계;
    상기 개구들의 어레이를 통해 상기 하부 질화갈륨층 상에 과도성장 질화갈륨 반도체층을 형성하는 단계; 및
    상기 과도성장 질화갈륨 반도체층 상에 산화아연을 측방향으로 성장시켜, 연속적인 과도성장된 단결정 산화아연 반도체층을 형성하는 단계를 포함하는, 산화아연 반도체층 제조방법.
  2. 제 1 항에 있어서,
    상기 과도성장 산화아연 반도체층에 하나 이상의 광전자 또는 마이크로전자 디바이스를 형성하는 단계를 더 포함하는, 산화아연 반도체층 제조방법.
  3. 제 1 항에 있어서,
    상기 마스킹 단계는 스트라이프 개구들(stripe openings)의 어레이를 포함하는 마스크로 상기 하부 질화갈륨층을 마스킹하는 단계를 포함하고, 상기 스트라이프 개구들은 상기 하부 질화갈륨층의
    Figure 112011017959210-pct00014
    방향 또는
    Figure 112011017959210-pct00051
    방향을 따른 방위로 놓여진(orientated), 산화아연 반도체층 제조방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 마스크는 이산화규소 또는 질화규소를 포함하는, 산화아연 반도체층 제조방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 과도성장 질화갈륨 반도체층의
    Figure 112011017959210-pct00016
    패싯들(facets)은 상기 하부 질화갈륨층의 결함 밀도보다 낮은 결함 밀도를 갖는 상기 산화아연 반도체층을 유발하는, 산화아연 반도체층 제조방법.
  8. 제 1 항에 있어서,
    상기 과도성장 질화갈륨층을 형성하는 단계는 금속 유기 화학기상증착(metal organic chemical vapor deposition)을 이용하여
    Figure 112011017959210-pct00017
    패싯들 질화갈륨층을 성장시키는 단계를 포함하는, 산화아연 반도체층 제조방법.
  9. 제 8 항에 있어서,
    상기 금속 유기 화학기상증착은 900℃ 내지 950℃의 성장온도로 TMGa을 80㎛ol/min로 그리고 암모니아를 11 slm로 유동시키는 것을 포함하는, 산화아연 반도체층 제조방법.
  10. 제 1 항에 있어서,
    상기 과도성장 질화갈륨층을 형성하는 단계는 금속 유기 화학기상증착을 이용하여
    Figure 112011017959210-pct00018
    패싯들 질화갈륨 층을 성장시키는 단계를 포함하는, 산화아연 반도체층 제조방법.
  11. 제 1 항에 있어서,
    상기 개구들의 어레이를 통해 상기 하부 질화갈륨층으로부터 수직으로 전파하는 전위들(dislocations)은 상기 과도성장 단결정 산화아연에 측방향으로 휘게되어(bent), 상기 산화아연 반도체층은 상기 하부 질화갈륨층의 결함밀도보다 낮은 전위 결함 밀도를 갖는, 산화아연 반도체층 제조방법.
  12. 제 1 항에 있어서,
    상기 하부 질화갈륨층은 사파이어(sapphire), 규소(silicon), 또는 탄화규소를 포함하는 기판상에 성장되는, 산화아연 반도체층 제조방법.
  13. 제 12 항에 있어서,
    500℃ 내지 600℃ 사이의 온도에서 상기 기판 상에 질화갈륨 버퍼층을 증착하는 단계; 및
    1000℃이상의 온도에서 상기 질화갈륨 버퍼층 상에 상기 하부 질화갈륨층을 성장시키는 단계를 더 포함하는, 산화아연 반도체층 제조방법.
  14. 하부 질화갈륨층을 포함하는 기판, 상기 하부 질화갈륨층 위에 놓인 과도성장된 질화갈륨층, 및 상기 과도성장된 질화갈륨층 위에 놓인 과도성장된 산화아연반도체층을 제공하는 단계; 및
    상기 과도성장된 산화아연 반도체층으로 전자 디바이스를 형성하는 단계를 포함하며,
    상기 산화아연 반도체층은 상기 하부 질화갈륨층의 결함 밀도보다 낮은 결함 밀도를 갖는, 전자 디바이스 제조 방법.
  15. 삭제
  16. 제 1 항에 있어서,
    상기 산화아연을 측방향으로 성장시키는 단계는, 750℃ 내지 850℃의 범위의 온도로 가열된 아연 소스에 대해 10 sccm 내지 lOO sccm 산소를 유동시킴으로써 상기 산화아연 반도체층을 성장시키는 단계를 포함하는, 산화아연 반도체층 제조방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 하부 질화갈륨층;
    마스크 내 개구들의 어레이를 통해 상기 하부 질화갈륨층에 접촉하는 과도성장 질화갈륨층;
    상기 과도성장 질화갈륨층 위에 놓이며, 상기 하부 질화갈륨층의 결함 밀도보다 낮은 결함 밀도를 갖는 산화아연 반도체층; 및
    상기 산화아연 반도체층으로 형성된 전자 디바이스를 포함하는, 전자 디바이스.
  21. 제 20항에 있어서,
    상기 산화아연 반도체층은 n-형 물질이며, 상기 하부 질화갈륨층은 p-형 물질인, 전자 디바이스.
  22. 제 20항에 있어서,
    상기 산화아연 반도체층상의 제 1 전극; 및
    상기 하부 질화갈륨층상의 제 2 전극을 더 포함하는, 전자 디바이스.
  23. 제 22항에 있어서,
    상기 제 1 전극은 인듐 또는 알루미늄 중 적어도 하나를 포함하며, 상기 제 2 전극은 니켈, 플라티늄, 팔라듐, 또는 금 중 적어도 하나를 포함하는, 전자 디바이스.
  24. 제 20항에 있어서,
    기판을 더 포함하며,
    상기 하부 질화갈륨층은 상기 기판과 상기 과도성장 실화갈륨층 사이에 배치되며, 상기 기판은 사파이어, 규소, 또는 탄화규소를 포함하는, 전자 디바이스.
  25. 제 20항에 있어서,
    상기 산화아연 반도체층상의 n-형 산화아연층, 상기 n-형 산화아연층상의 적어도 하나의 양자우물 구조물, 상기 적어도 하나의 양자우물 구조물상의 p-형 산화아연층, 상기 n-형 산화아연층상의 제 1 전극, 및 상기 p-형 산화아연층상의 제 2 전극을 더 포함하는, 전자 디바이스.
  26. 제 20항에 있어서,
    상기 전자 디바이스는, 광전자 디바이스 (optoelectronic device)인, 전자 디바이스.
  27. 제 26항에 있어서,
    상기 전자 디바이스는 LED 디바이스인, 전자 디바이스.
  28. 제 14항에 있어서,
    상기 전자 디바이스를 형성하는 단계는, 상기 과도성장된 산화아연층 반도체층으로 광전자 디바이스를 형성하는 단계를 포함하는, 전자 디바이스 제조 방법.
KR1020087028679A 2006-04-25 2007-04-25 에피택셜 측방향 과도성장 질화갈륨 템플릿 상에 성장된 산화아연막의 방법 KR101038069B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US79477506P 2006-04-25 2006-04-25
US60/794,775 2006-04-25

Publications (2)

Publication Number Publication Date
KR20090015934A KR20090015934A (ko) 2009-02-12
KR101038069B1 true KR101038069B1 (ko) 2011-06-01

Family

ID=38625298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087028679A KR101038069B1 (ko) 2006-04-25 2007-04-25 에피택셜 측방향 과도성장 질화갈륨 템플릿 상에 성장된 산화아연막의 방법

Country Status (6)

Country Link
US (2) US7951639B2 (ko)
EP (1) EP2016614A4 (ko)
JP (2) JP5180189B2 (ko)
KR (1) KR101038069B1 (ko)
CN (2) CN102694087B (ko)
WO (1) WO2007123496A1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002950713A0 (en) 2002-08-09 2002-09-12 Vital Health Sciences Pty Ltd Carrier
TW200643171A (en) 2005-06-07 2006-12-16 Temasek Life Sciences Lab Ltd Porcine circovirus type 2 vaccines
MX2007015949A (es) 2005-06-17 2008-03-07 Vital Health Sciences Pty Ltd Un vehiculo que comprende uno o mas derivados de fosfato de di- y/o mono-(agentes de transferencia de electrones) o complejos de los mismos.
EP2016614A4 (en) * 2006-04-25 2014-04-09 Univ Singapore METHOD OF A ZINC OXIDE FILM GROWN ON THE EPITAXIAL LATERAL AGGREGATE GALLIUM NITRIDE ORIGIN
US10123803B2 (en) 2007-10-17 2018-11-13 Covidien Lp Methods of managing neurovascular obstructions
DE102009047881B4 (de) * 2009-09-30 2022-03-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur
CN102097557B (zh) * 2009-12-15 2014-03-12 华新丽华股份有限公司 改良第三族氮化物基发光装置内部量子效率的方法与装置
US8685787B2 (en) * 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101064517B1 (ko) * 2010-11-22 2011-09-15 한국과학기술연구원 ＺｎＯ 박막 성장방법 그리고 이를 이용한 박막태양전지
KR101549210B1 (ko) 2010-11-30 2015-09-03 한국전자통신연구원 ＺｎＯ 템플릿을 이용한 ＴｉＯ2 어레이 형성 방법
DE102011114665B4 (de) * 2011-09-30 2023-09-21 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines optoelektronischen Nitrid-Verbindungshalbleiter-Bauelements
TWI429795B (zh) * 2011-10-31 2014-03-11 Univ Nat Taiwan 於氮化鎵上製作氧化鋅之方法與其應用thereof
US9859114B2 (en) * 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
DE102012101211A1 (de) * 2012-02-15 2013-08-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterbauelements
WO2013158210A2 (en) 2012-02-17 2013-10-24 Yale University Heterogeneous material integration through guided lateral growth
US9123533B2 (en) * 2012-08-10 2015-09-01 Avogy, Inc. Method and system for in-situ etch and regrowth in gallium nitride based devices
CN103811592A (zh) * 2012-11-12 2014-05-21 展晶科技(深圳)有限公司 发光二极管制造方法
KR101998339B1 (ko) 2012-11-16 2019-07-09 삼성전자주식회사 금속 산화물 반도체의 성장 결정면 제어방법 및 제어된 성장 결정면을 가지는 금속 산화물 반도체 구조물
US9387568B1 (en) * 2013-02-27 2016-07-12 Western Digital Technologies, Inc. Systems and methods for correcting fabrication error in magnetic recording heads using magnetic write width measurements
WO2014144698A2 (en) * 2013-03-15 2014-09-18 Yale University Large-area, laterally-grown epitaxial semiconductor layers
CN104064466B (zh) * 2013-03-21 2017-03-22 中芯国际集成电路制造(上海)有限公司 分段沟道晶体管及其形成方法
CN104638068B (zh) * 2013-11-07 2018-08-24 上海蓝光科技有限公司 一种用于ⅲ-ⅴ族氮化物生长的衬底结构及其制备方法
US9379196B2 (en) * 2014-02-06 2016-06-28 Infineon Technologies Austria Ag Method of forming a trench using epitaxial lateral overgrowth and deep vertical trench structure
JP6333004B2 (ja) * 2014-03-14 2018-05-30 デクセリアルズ株式会社 酸化物半導体膜及びその製造方法
US9978589B2 (en) 2014-04-16 2018-05-22 Yale University Nitrogen-polar semipolar and gallium-polar semipolar GaN layers and devices on sapphire substrates
TWI671800B (zh) 2014-04-16 2019-09-11 耶魯大學 獲得平面的半極性氮化鎵表面的方法
WO2016013554A1 (ja) 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置
JP6945119B2 (ja) * 2014-11-26 2021-10-06 株式会社Flosfia 結晶性積層構造体およびその製造方法
JP7344426B2 (ja) * 2014-11-26 2023-09-14 株式会社Flosfia 結晶性積層構造体
CN104818526A (zh) * 2015-01-27 2015-08-05 夏洋 一种气相生长二维材料的方法
US9620592B2 (en) * 2015-02-12 2017-04-11 International Business Machines Corporation Doped zinc oxide and n-doping to reduce junction leakage
KR20190038639A (ko) 2016-08-12 2019-04-08 예일 유니버시티 성장 동안 질소 극성 패시트를 제거함으로써 외래 기판 상에 성장된 적층 무결함 반극성 및 비극성 GaN
WO2019031745A2 (ko) * 2017-08-11 2019-02-14 서울바이오시스주식회사 발광 다이오드
KR102499308B1 (ko) 2017-08-11 2023-02-14 서울바이오시스 주식회사 발광 다이오드
US20230335400A1 (en) * 2020-06-22 2023-10-19 Kyocera Corporation Method for producing semiconductor device, semiconductor device, electronic device, method for producing semiconductor epitaxial substrate, and semiconductor epitaxial substrate
CN112864001B (zh) * 2020-12-31 2024-08-16 镓特半导体科技（上海）有限公司 半导体结构、自支撑氮化镓层及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039107A (ja) 2003-07-17 2005-02-10 Sharp Corp 酸化物半導体レーザ素子
US20050072353A1 (en) 2003-10-07 2005-04-07 Soo Min Lee Method of manufacturing gallium nitride-based single crystal substrate
KR20050058954A (ko) * 2003-12-13 2005-06-17 주식회사 실트론 산화아연 버퍼층을 이용한 질화갈륨 에피층 제조방법

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3198691B2 (ja) 1993-01-14 2001-08-13 株式会社村田製作所 酸化亜鉛圧電結晶膜
JP3085043B2 (ja) 1993-08-05 2000-09-04 株式会社村田製作所 サファイア面上の酸化亜鉛圧電結晶膜
JP3751329B2 (ja) 1994-12-06 2006-03-01 コマツ電子金属株式会社 エピタキシャルウェーハの製造方法
JP2795226B2 (ja) 1995-07-27 1998-09-10 日本電気株式会社 半導体発光素子及びその製造方法
JPH1168255A (ja) * 1997-08-26 1999-03-09 Hitachi Ltd 半導体発光装置
US6500257B1 (en) 1998-04-17 2002-12-31 Agilent Technologies, Inc. Epitaxial material grown laterally within a trench and method for producing same
US6177688B1 (en) 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
JP2000173929A (ja) * 1998-12-03 2000-06-23 Mitsubishi Cable Ind Ltd ＧａＮ系結晶成長用基板およびその用途
TW464953B (en) 1999-04-14 2001-11-21 Matsushita Electronics Corp Method of manufacturing III nitride base compound semiconductor substrate
US6812053B1 (en) 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
JP2001267242A (ja) 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体及びその製造方法
US6657232B2 (en) 2000-04-17 2003-12-02 Virginia Commonwealth University Defect reduction in GaN and related materials
WO2002013245A1 (en) 2000-08-04 2002-02-14 The Regents Of The University Of California Method of controlling stress in gallium nitride films deposited on substrates
JP2002068890A (ja) * 2000-09-01 2002-03-08 Kansai Tlo Kk ＺｎＯ系材料とその製造方法
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6599362B2 (en) 2001-01-03 2003-07-29 Sandia Corporation Cantilever epitaxial process
JP2002270516A (ja) * 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子
US6939730B2 (en) * 2001-04-24 2005-09-06 Sony Corporation Nitride semiconductor, semiconductor device, and method of manufacturing the same
JP3789781B2 (ja) * 2001-07-06 2006-06-28 三洋電機株式会社 半導体素子および半導体層の形成方法
JP2003078165A (ja) * 2001-08-31 2003-03-14 Japan Fine Ceramics Center 発光素子
JP3856750B2 (ja) * 2001-11-13 2006-12-13 松下電器産業株式会社 半導体装置及びその製造方法
US6624441B2 (en) * 2002-02-07 2003-09-23 Eagle-Picher Technologies, Llc Homoepitaxial layers of p-type zinc oxide and the fabrication thereof
JP3749498B2 (ja) * 2002-03-26 2006-03-01 スタンレー電気株式会社 結晶成長用基板およびＺｎＯ系化合物半導体デバイス
JP2003327497A (ja) * 2002-05-13 2003-11-19 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板、窒化物系半導体エピタキシャル基板、窒化物系半導体素子及びその製造方法
US6936101B2 (en) * 2002-06-24 2005-08-30 Cermet, Inc. Semi-insulating bulk zinc oxide single crystal
US20040077156A1 (en) * 2002-10-18 2004-04-22 Loucas Tsakalakos Methods of defect reduction in wide bandgap thin films using nanolithography
JP4324387B2 (ja) * 2003-01-31 2009-09-02 シャープ株式会社 酸化物半導体発光素子
JP3595829B2 (ja) * 2003-03-19 2004-12-02 株式会社東北テクノアーチ ＧａＮ基板作製方法
US7001791B2 (en) * 2003-04-14 2006-02-21 University Of Florida GaN growth on Si using ZnO buffer layer
US7172813B2 (en) * 2003-05-20 2007-02-06 Burgener Ii Robert H Zinc oxide crystal growth substrate
DE60336543D1 (de) * 2003-05-27 2011-05-12 Soitec Silicon On Insulator Verfahren zur Herstellung einer heteroepitaktischen Mikrostruktur
JP4571476B2 (ja) * 2004-10-18 2010-10-27 ローム株式会社 半導体装置の製造方法
CN100386898C (zh) * 2005-06-27 2008-05-07 金芃 导电和绝缘准氧化锌衬底及垂直结构的半导体发光二极管
EP2016614A4 (en) * 2006-04-25 2014-04-09 Univ Singapore METHOD OF A ZINC OXIDE FILM GROWN ON THE EPITAXIAL LATERAL AGGREGATE GALLIUM NITRIDE ORIGIN
US20080157090A1 (en) * 2006-12-28 2008-07-03 Darren Brent Thomson Transplanted epitaxial regrowth for fabricating large area substrates for electronic devices
CN100583475C (zh) * 2007-07-19 2010-01-20 富士迈半导体精密工业（上海）有限公司 氮化物半导体发光元件及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039107A (ja) 2003-07-17 2005-02-10 Sharp Corp 酸化物半導体レーザ素子
US20050072353A1 (en) 2003-10-07 2005-04-07 Soo Min Lee Method of manufacturing gallium nitride-based single crystal substrate
KR20050058954A (ko) * 2003-12-13 2005-06-17 주식회사 실트론 산화아연 버퍼층을 이용한 질화갈륨 에피층 제조방법

Also Published As

Publication number Publication date
US8257999B2 (en) 2012-09-04
US20120018699A1 (en) 2012-01-26
CN101467231B (zh) 2012-07-18
EP2016614A1 (en) 2009-01-21
US7951639B2 (en) 2011-05-31
WO2007123496A8 (en) 2007-12-06
EP2016614A4 (en) 2014-04-09
WO2007123496A1 (en) 2007-11-01
JP5180189B2 (ja) 2013-04-10
CN102694087A (zh) 2012-09-26
KR20090015934A (ko) 2009-02-12
CN102694087B (zh) 2015-02-25
US20100102307A1 (en) 2010-04-29
JP2009535803A (ja) 2009-10-01
JP2013070072A (ja) 2013-04-18
JP5509296B2 (ja) 2014-06-04
CN101467231A (zh) 2009-06-24

Similar Documents

Publication Publication Date Title
KR101038069B1 (ko) 에피택셜 측방향 과도성장 질화갈륨 템플릿 상에 성장된 산화아연막의 방법
EP2518191B1 (en) Template for epitaxial growth and process for producing same
TWI445052B (zh) 藉由金屬有機化學氣相沈積（ＭＯＣＶＤ）於多孔性氮化鎵（ＧａＮ）模板上氮化銦鎵（ＩｎＧａＮ）之生長
JP4486506B2 (ja) ハイドライド気相成長方法による転位密度の低い無極性窒化ガリウムの成長
CN105702562B (zh) 使用化学剥离方法的ⅲ族氮化物基板的制备方法
US20090079034A1 (en) Non-polar iii-v nitride semiconductor and growth method
EP2684988A1 (en) Base, substrate with gallium nitride crystal layer, and process for producing same
KR101246832B1 (ko) 무극성 또는 반극성 ｉｉｉ족 질화물 기반 발광 다이오드 및 이의 제조방법
KR101503618B1 (ko) Iii족 질화물 반도체 소자 제조용 기판의 제조 방법, iii족 질화물 반도체 자립 기판 또는 iii족 질화물 반도체 소자의 제조 방법, 및 iii족 질화물 성장용 기판
KR100935974B1 (ko) 질화물 반도체 발광소자의 제조 방법
US20210175077A1 (en) Semipolar or nonpolar group iii-nitride substrates
WO2013157014A1 (en) Group iii-nitride semiconducting material and a method of manufacturing the same
WO2007078065A1 (en) Gallium nitride-based compound semiconductor
US20160020359A1 (en) Nitride semiconductor crystal and method of fabricating the same
CN118398731A (zh) 半导体结构的制作方法、半导体结构以及半导体器件
KR101277365B1 (ko) ｍ-면 사파이어 기판에 질화물계 박막을 형성하는 방법 및 이에 의해 제조된 질화물계 반도체
KR20130135440A (ko) 마스크 패턴을 삽입한 고품질 반도체 소자용 기판의 제조 방법
Han Growth of gallium nitride layers with very low threading dislocation densities
Scholz et al. Large Area Semipolar GaN Grown on Foreign Substrates
Kang et al. Growth and Evaluation of GaN Grown on Patterned Sapphire Substrates
Kannappan et al. Growth and Evaluation of GaN Grown on Patterned Sapphire Substrates DH Kang, JC Song, DW Kim, JS Kim
KR20130036483A (ko) Ⅲ-ⅴ족 질화물계 화합물 반도체 소자, 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180329

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190327

Year of fee payment: 9