KR20130135440A - 마스크 패턴을 삽입한 고품질 반도체 소자용 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 사파이어 등의 기판 위에 질화물 반도체층과 마스크 패턴을 형성 후 질화물 반도체층을 다시 성장하기 전 또는 후에 건식 식각 방식에 의해 다공성(porous)으로 표면 개질하고, 그 위에 저 결함밀도를 갖는 질화물 반도체층이 재성장되도록 한 템플레이트층을 이용하여, 내부양자효율과 광추출 효율이 향상된 고품질 반도체 소자가 제조될 수 있는, 고품질 반도체 소자용 기판의 제조 방법에 관한 것이다.
Description
본 발명은 고품질 반도체 소자용 기판의 제조 방법에 관한 것으로서, 특히, 사파이어 등의 기판 위에 질화물 반도체층과 마스크 패턴을 형성 후 질화물 반도체층을 다시 성장하기 전 또는 후에 건식 식각 방식에 의해 다공성(porous)으로 표면 개질하고, 그 위에 저 결함밀도를 갖는 질화물 반도체층이 재성장되도록 한 템플레이트층을 이용하여, 내부양자효율과 광추출 효율이 향상된 고품질 반도체 소자가 제조될 수 있는, 고품질 반도체 소자용 기판의 제조 방법에 관한 것이다.
최근, GaN 등의 Ⅲ-Ⅴ족 질화물 반도체는, 우수한 물리적, 화학적 특성으로 인해 발광 다이오드(LED), 레이저 다이오드(LD), 태양 전지 등의 반도체 광소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 AlxInyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져있다. 이러한 질화물 반도체 광소자는 핸드폰의 백라이트(backlight)나 키패드, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
특히, LED나 LD를 사용하는 디지털 제품이 진화함에 따라, 보다 큰 휘도와 높은 신뢰성을 갖는 질화물 반도체 광소자에 대한 요구가 증가하고 있다. 예를 들어, 휴대폰의 백라이트(backlight)로 사용되는 사이드 뷰 LED(side viwe LED)에 있어서는, 휴대폰의 슬림화 경향에 따라 더욱 더 밝고 얇은 두께의 LED가 필요해지고 있다.
그러나, 통상적으로 사파이어 기판에 성장되는 GaN 등의 질화물 반도체 템플레이트층은 격자 부정합과 구성 원소간의 열팽창계수 차이에 의한 선 결함, 면 결함 등의 결정 결함이 존재하고, 이러한 결정 결함은 그 위에 재성장되는 질화물 반도체층에도 영향을 미쳐, 분극장(polarization field) 형성으로 인한 압전 현상(piezoelectric effect)으로 내부 양자효율이 저하되거나, 광소자의 신뢰성, 예를 들어, 정전기 방전(ESD)에 대한 내성 등에 악영향을 줄 수도 있고, 소자 내의 전류 누출(leakage)의 원인이 되어 양자효율을 감소시켜 결과적으로 광소자의 성능을 저하시키게 된다.
이러한 결함의 영향을 줄이기 위하여 습식 식각 방식으로 기판을 다공성으로 표면 개질 처리하는 기술이 알려져 있으나, 이러한 방법은 식각 깊이가 깊지 못하거나 식각 부분이 많은 곳에 균일하게 형성되지 못하여 결함 제거 효과가 크지 않으며, 또한, 결정 성장 반응기 내에서 꺼내어 습식 식각 장비를 이용해 처리하므로 처리공정이 복잡하고 시간도 많이 소요되는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 사파이어 등의 기판 위에 질화물 반도체층과 마스크 패턴을 형성 후 질화물 반도체층을 다시 성장하기 전 또는 후에 건식 식각 방식에 의해 다공성(porous)으로 표면 개질하고, 그 위에 저 결함밀도를 갖는 질화물 반도체층이 재성장되도록 한 템플레이트층을 이용하여, 내부양자효율과 광추출 효율이 향상된 고품질 반도체 소자(예, 발광 다이오드(LED), 레이저 다이오드(LD), 태양 전지 등)가 제조될 수 있는, 고품질 반도체 소자용 기판의 제조 방법을 제공하는 데 있다.
먼저, 본 발명의 특징을 요약하면, 상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일면에 따른, 템플레이트층 상에 반도체 소자 형성을 위한 기판의 제조 방법은, 기판 위에 질화물 반도체층을 형성하는 단계; 상기 질화물 반도체층 위에 소정의 물질로 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이루는 막들 사이의 질화물 반도체층이 다공성으로 표면 개질되도록 상기 마스크 패턴 위에서 건식 식각하는 단계; 상기 건식 식각된 기판 상에 질화물 반도체층을 재성장하는 단계를 포함하여 템플레이트층을 형성하되, 상기 건식 식각이 HVPE(Hydride Vapor Phase Epitaxy) 장비의 반응기 내로 공급되는 소정의 캐리어 가스 분위기에서 상기 반응기 내로 공급되는 HCl을 포함하는 식각 가스에 의해 이루어지는 것을 특징으로 한다.
그리고, 본 발명의 다른 일면에 따른 템플레이트층 상에 반도체 소자 형성을 위한 기판의 제조 방법은, 기판 위에 질화물 반도체층을 형성하는 단계; 상기 질화물 반도체층 위에 소정의 물질로 마스크 패턴을 형성하는 단계; 상기 마스크 패턴이 형성된 기판 상에 다시 질화물 반도체층을 형성 후 다공성으로 표면 개질되도록 건식 식각하는 단계; 상기 건식 식각된 기판 상에 질화물 반도체층을 재성장하는 단계를 포함하여 템플레이트층을 형성하되, 상기 건식 식각이 HVPE(Hydride Vapor Phase Epitaxy) 장비의 반응기 내로 공급되는 소정의 캐리어 가스 분위기에서 상기 반응기 내로 공급되는 HCl을 포함하는 식각 가스에 의해 이루어지는 것을 특징으로 한다.
상기 마스크 패턴이 일정 간격으로 형성되며 두께가 10~1000nm일 수 있다. 상기 마스크 패턴은 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물로 이루어지고, 단면의 모양이 직사각형, 사다리꼴, 또는 삼각형을 포함할 수 있다.
다공성으로 표면 개질하기 전의 각각의 상기 질화물 반도체층은, InxAlyGa1 -x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층, 무도핑 GaN층, n형 도핑된GaN층, 또는 p형 도핑된 GaN층을 포함할 수 있다.
상기 기판은 사파이어 기판, SiC기판, 또는 Si기판을 포함할 수 있다.
상기 기판이 사파이어 기판인 경우에, 기판의 결정면 C-면, A-면, M-면, 또는 R-면 위에 상기 질화물 반도체층을 형성할 수 있다.
상기 캐리어 가스는 H2, Ar, N2, 또는 다른 비활성 가스를 포함하고, 상기 식각 가스로 포함되는 HCl와 NH3의 가스 공급비율이 3000:1~1:1일 수 있다.
상기 표면 개질을 위한 온도 범위는 600~1200℃, 시간은 1~60분, 또는 상기 반응기 내의 가스 압력은 0.1~1.1(atm)일 수 있다.
상기 표면 개질에 의해 깊이 10nm~10㎛이고, 직경 10~1000nm인 식각 형태가 105~1010(/cm2)개로 분포할 수 있다.
상기 표면 개질된 질화물 반도체층 위로 재성장된 상기 질화물 반도체층이 1㎛~10 mm두께로 형성될 수 있다.
상기 반도체 소자는 발광 다이오드, 레이저 다이오드, 광검출 소자 또는 태양 전지를 포함하는 광소자 또는 트랜지스터를 포함하는 전자 소자를 포함할 수 있다.
본 발명에 따른 고품질 반도체 소자용 기판의 제조 방법에 따르면, 사파이어 등의 기판 위에 질화물 반도체층과 마스크 패턴을 형성 후 질화물 반도체층을 다시 성장하기 전 또는 후에 건식 식각 방식에 의해 다공성(porous)으로 표면 개질하고, 그 위에 저 결함밀도를 갖는 질화물 반도체층이 재성장되도록 한 템플레이트층을 이용하여, 발광 다이오드(LED), 레이저 다이오드(LD), 태양 전지 등 내부양자효율과 광추출 효율이 향상된 고품질 반도체 소자를 제조할 수 있고, 반도체 소자의 신뢰성을 높이며 휘도 등 성능을 향상시킬 수 있다.
도 1a는 본 발명의 일실시예에 따라 기판 위에 템플레이트층을 형성하는 과정을 설명하기 위한 공정 도면이다.
도 1b는 본 발명의 다른 실시예에 따라 기판 위에 템플레이트층을 형성하는 과정을 설명하기 위한 공정 도면이다.
도 2a, 2b는 도 1a 및 도 1b에서 다공성 식각된 부분의 기판의 단면과 평면의 SEM(Scanning Electron Microscope) 사진의 일례이다.
도 3은 도 1a 및 도 1b에서 재성장 후의 기판 평면의 AFM(atomic force microscopy) 사진의 일례이다.
도 4는 도 1a 및 도 1b에서 재성장 후의 XRD(X-ray diffraction) 측정 결과를 설명하기 위한 도면이다.
도 5는 도 1a 또는 도 1b의 과정을 이용해 형성된 템플레이트층의 발광 강도를 설명하기 위한 그래프이다.
도 6은 본 발명의 일실시예에 따른 반도체 광소자의 구조를 설명하기 단면도이다.
도 1b는 본 발명의 다른 실시예에 따라 기판 위에 템플레이트층을 형성하는 과정을 설명하기 위한 공정 도면이다.
도 2a, 2b는 도 1a 및 도 1b에서 다공성 식각된 부분의 기판의 단면과 평면의 SEM(Scanning Electron Microscope) 사진의 일례이다.
도 3은 도 1a 및 도 1b에서 재성장 후의 기판 평면의 AFM(atomic force microscopy) 사진의 일례이다.
도 4는 도 1a 및 도 1b에서 재성장 후의 XRD(X-ray diffraction) 측정 결과를 설명하기 위한 도면이다.
도 5는 도 1a 또는 도 1b의 과정을 이용해 형성된 템플레이트층의 발광 강도를 설명하기 위한 그래프이다.
도 6은 본 발명의 일실시예에 따른 반도체 광소자의 구조를 설명하기 단면도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 1a는 본 발명의 일실시예에 따라 기판 위에 템플레이트층을 형성하는 과정을 설명하기 위한 공정 도면이다.
먼저, 사파이어 기판, SiC 기판, Si 기판 등 질화물 반도체(예, InxAlyGa1 -x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1))를 성장할 수 있는 기판을 준비하여, 템플레이트층을 이루는 버퍼층(51)과 GaN층(52)을 형성한다(S10). 버퍼층(51)과GaN층(52)은 HVPE(Hydride vapor phase epitaxy), MOCVD(Metal-organic chemical vapor depositon), CVD(Chemical vapor depositon), 등의 공정 장비에서 진공증착 방식으로 형성 될 수 있다. 이하의 질화물 반도체층 형성 공정 역시 HVPE, MOCVD, 또는 CVD 장비의 반응기에서 이루어질 수도 있으며, 경우에 따라서는 어느 공정은 MOCVD 장비에서 진행하고 후막이 필요한 공정 등의 경우에는 HVPE 장비에서 진행할 수도 있다.
MOCVD나 CVD를 이용한 증착 시, 버퍼층(51)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)와 같은 조성식을 갖는 질화물 반도체층으로 400 내지 1100 ℃ 온도 범위의 어떤 온도에서 10 내지 20000 Å 두께로 형성될 수 있고, GaN층(52)은 고온 무도핑(undoped) GaN층으로 고온, 예를 들어, 800 내지 1100 ℃ 온도 범위의 어떤 온도에서 성장되도록 형성되며, 10 내지 20000 Å 두께로 형성될 수 있다. 이때, GaN층(52)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층 일수도 있고, Mg 등 불순물로 도핑한 p형 도핑된 GaN층일 수도 있으며, Si 등 불순물로 도핑한 n형 도핑된 GaN층일 수도 있다. 또한, HVPE 를 이용한 증착시에, 위와 같은 방식으로 버퍼층(51)과 GaN층(52)이 각각 1 ㎛ 내지 100 ㎛ 두께 및 10㎛ 내지 10 mm 두께로 형성 될 수 있다.
예를 들어, 사파이어 기판이 사용되는 경우에, 결정면C-면(예를 들어, (0001)면) 위에 극성(polar)의 위와 같은 질화물 반도체층으로 이루어진 템플레이트층이 형성될 수 있으며, 이외에도 사파이어 기판의 결정면으로 A-면(예를 들어, (11-20)면), M-면(예를 들어, (10-10)면), 또는 R-면(예를 들어, (1-102)면)을 이용하는 경우에, 해당 결정면 위에 비극성 또는 반극성의 위와 같은 질화물 반도체층으로 이루어진 템플레이트층이 형성될 수 있다.
다음에, 위와 같은 버퍼층(51)과 GaN층(52)이 형성된 기판 상에 실리콘 산화물(예, SiO2), 실리콘 질화물(예, SiNx), 또는 금속 산화물(예, MgO) 등으로 일정 두께의 막(결정 결함이 위로 진행되는 것을 차단하기 위한 막)을 증착하고 스트라이프 형태 등으로 패터닝하여 마스크 패턴(53)을 형성한다(S20). 이와 같은 마스크 패턴(53)은 일정 간격으로 규칙적으로 형성될 수 있으며 두께가 10nm~1000nm일 수 있고, 단면의 모양이 도면에는 직사각형인 것으로 도시하였으나 사다리꼴, 또는 삼각형 등으로 형성되도록 할 수도 있다.
다음에, 위와 같은 마스크 패턴(53)을 형성한 후, HVPE, MOCVD, 또는 CVD 장비 등의 반응기에서, 마스크 패턴(53)을 이루는 막들 사이의 질화물 반도체층(52)이 다공성(porous)으로 표면 개질되도록 마스크 패턴(53)이 형성된 기판 위에서 건식 식각한다(S30). 이때, HVPE, MOCVD, 또는 CVD 장비 등의 반응기 내로 가스 공급 튜브를 통해 H2, Ar, N2, 또는 다른 비활성 가스를 캐리어 가스로서 공급하며, 반응기 내로 가스 공급 튜브를 통해 HCl을 포함하는 식각 가스가 공급된다. 이에 따라 선결함, 면결함 등 결정 결함(dislocation)이 존재하는 부분부터 GaCl 등의 반응물이 생기면서 마스크 패턴(53)을 이루는 막들 사이의 질화물 반도체층(52)이 표면식각되어 다양한 식각 표면 형태(54)가 형성된다. 이때 식각 가스로서 HCl과 함께 식각 정도를 제어하기 위한 NH3 가스가 공급될 수 있으며, HCl와 NH3의 가스 공급비율에 따라, 예를 들어, 도 2a, 도 2b와 같이 나노 홀(nano hole), 나노 콘(nano cone), 나노 로드(nano rod) 등이 형성될 수 있다. 이때 다공성(porous)으로 표면 개질을 위한 반응기의 온도 범위는 600~1200℃, 시간은 1~60분, HCl와 NH3의 가스 공급비율 3000:1~1:1, 반응기 내의 가스 압력은 0.1~1.1(atm) 일 수 있다. 이와 같은 건식 식각 방식에 의한 표면 개질 처리에 따라 나노 홀(nano hole), 나노 콘(nano cone), 나노 로드(nano rod) 등의 식각 표면 형태(54)는 도 2b와 같이 직경이 10~1000nm일 수 있으며, 그 분포도는 105~1010(/cm2)개 일 수 있다. 또한, 그 식각 표면 형태(53)의 길이 또는 이로 인한 홀이나 보이드(void) 깊이는 10nm~10㎛일 수 있다.
이와 같은 건식 식각에 의한 표면 개질 공정이 끝나면, 인시추(in-situ) 공정의 진공 증착으로 건식 식각된 기판 상에 다시 질화물 반도체층(55) InxAlyGa1 -x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)를 재성장시켜 템플레이트층을 완성한다(S40). 이때, 재성장되는 InxAlyGa1 -x- yN 층은 도핑하지 않은 무도핑 GaN층일 수도 있지만, 경우에 따라서는 Mg 등 불순물로 도핑한 p형 도핑하거나 Si 등 불순물로 도핑한 n형 도핑된 층일 수도 있다. 이와 같은 질화물 반도체층(55)의 재성장 시에도 HVPE, MOCVD, 또는 CVD 장비 등을 이용하여 인시추(In-situ) 공정으로 진행하는 공정 상 유리하지만, 이에 한정되는 것은 아니며 질화물 반도체층(55)의 재성장은 MOCVD 나 CVD방식으로 형성될 수도 있다. 예를 들어, 위와 같은 S30 단계의 표면 개질 공정 만 HVPE 장비에서 수행되고, 표면 개질 전 또는 후의 위와 같은 질화물 반도체층 형성 공정은 MOCVD나 CVD 장비의 반응기에서 진행될 수 있다.
도 1b는 본 발명의 다른 실시예에 따라 기판 위에 템플레이트층을 형성하는 과정을 설명하기 위한 공정 도면이다.
먼저, 도 1a의 S10, S20 단계와 유사하게, HVPE, MOCVD, 또는 CVD 장비 등의 반응기에서, 버퍼층(51)과 GaN층(52)을 형성한 후, 위와 같은 버퍼층(51)과 GaN층(52)이 형성된 기판 상에 실리콘 산화물(예, SiO2), 실리콘 질화물(예, SiNx), 또는 금속 산화물(예, MgO) 등으로 일정 두께의 막(결정 결함이 위로 진행되는 것을 차단하기 위한 막)을 증착하고 스트라이프 형태 등으로 패터닝하여 마스크 패턴(53)을 형성한다(S110). 여기서도 이와 같은 마스크 패턴(53)은 일정 간격으로 규칙적으로 형성될 수 있으며 두께가 10nm~1000nm일 수 있고, 단면의 모양이 도면에는 직사각형인 것으로 도시하였으나 사다리꼴, 또는 삼각형 등으로 형성되도록 할 수도 있다.
다음에, 위와 같은 마스크 패턴(53)을 형성한 후, HVPE, MOCVD, 또는 CVD 장비 등의 반응기에서, 마스크 패턴(53)이 형성된 기판 상에 다시 질화물 반도체층을 형성한다(S120). 여기서도, 다시 성장되는 질화물 반도체층은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층일 수 있으며, 도핑하지 않은 무도핑 GaN층일 수도 있고, 경우에 따라서는 Mg 등 불순물로 도핑한 p형 도핑하거나 Si 등 불순물로 도핑한 n형 도핑된 층일 수도 있다. 여기서는 마스크 패턴(53)의 패턴된 막들(예, 두께 10~1000nm)을 완전히 덮고 그 이상의 두께로 전면에 성장될 수 있도록 질화물 반도체층이 마스크 패턴(53)의 두께 이상으로 형성되며, 예를 들어, 500~2000nm 정도의 두께로 질화물 반도체층을 형성될 수 있다.
다음에, HVPE, MOCVD, 또는 CVD 장비 등의 반응기에서, 위와 같이 마스크 패턴(53) 위에 형성된 질화물 반도체층이 다공성(porous)으로 표면 개질되도록 그 위에서 건식 식각한다(S130). 이때, HVPE, MOCVD, 또는 CVD 장비 등의 반응기 내로 가스 공급 튜브를 통해 H2, Ar, N2, 또는 다른 비활성 가스를 캐리어 가스로서 공급하며, 반응기 내로 가스 공급 튜브를 통해 HCl을 포함하는 식각 가스가 공급된다. 이에 따라 선결함, 면결함 등 결정 결함(dislocation)이 존재하는 부분부터 GaCl 등의 반응물이 생기면서 마스크 패턴(53)을 이루는 막들 사이의 위로 형성된 질화물 반도체층이 표면식각되어 다양한 식각 표면 형태(54)가 형성된다. 마스크 패턴(53) 위로는 마스크 패턴(53)에 의해 결정 결함이 위로 진행되는 것을 차단하고 있으므로 마스크 패턴(53) 위의 질화물 반도체층 보다는 마스크 패턴(53)을 이루는 막들 사이의 위로 형성된 질화물 반도체층에 존재하는 결정 결함 부위부터 표면식각되어 다양한 식각 표면 형태(54)가 형성된다.
이때 식각 가스로서 HCl과 함께 식각 정도를 제어하기 위한 NH3 가스가 공급될 수 있으며, HCl와 NH3의 가스 공급비율에 따라, 예를 들어, 도 2a, 도 2b와 같이 나노 홀(nano hole), 나노 콘(nano cone), 나노 로드(nano rod) 등이 형성될 수 있다. 이때 다공성(porous)으로 표면 개질을 위한 반응기의 온도 범위는 600~1200℃, 시간은 1~60분, HCl와 NH3의 가스 공급비율 3000:1~1:1, 반응기 내의 가스 압력은 0.1~1.1(atm) 일 수 있다. 이와 같은 건식 식각 방식에 의한 표면 개질 처리에 따라 나노 홀(nano hole), 나노 콘(nano cone), 나노 로드(nano rod) 등의 식각 표면 형태(54)는 도 2b와 같이 직경이 10~1000nm일 수 있으며, 그 분포도는 105~1010(/cm2)개 일 수 있다. 또한, 그 식각 표면 형태(53)의 길이 또는 이로 인한 홀이나 보이드(void) 깊이는 10nm~10㎛일 수 있다.
이와 같은 건식 식각에 의한 표면 개질 공정이 끝나면, 인시추(in-situ) 공정의 진공 증착으로 건식 식각된 기판 상에 다시 질화물 반도체층(55) InxAlyGa1 -x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)를 재성장시켜 템플레이트층을 완성한다(S140). 이때, 재성장되는 InxAlyGa1 -x- yN 층은 도핑하지 않은 무도핑 GaN층일 수도 있지만, 경우에 따라서는 Mg 등 불순물로 도핑한 p형 도핑하거나 Si 등 불순물로 도핑한 n형 도핑된 층일 수도 있다. 이와 같은 질화물 반도체층(55)의 재성장 시에도 HVPE, MOCVD, 또는 CVD 장비 등을 이용하여 인시추(In-situ) 공정으로 진행하는 공정 상 유리하지만, 이에 한정되는 것은 아니며 질화물 반도체층(55)의 재성장은 MOCVD 나 CVD 방식으로 형성될 수도 있다. 예를 들어, 위와 같은 S130 단계의 표면 개질 공정 만 HVPE 장비에서 수행되고, 표면 개질 전 또는 후의 위와 같은 질화물 반도체층 형성 공정은 MOCVD나 CVD 장비의 반응기에서 진행될 수 있다.
이와 같은 도 1a 및 도 1b의 질화물 반도체층(55)의 재성장 공정에서 표면개질된 질화물 반도체층 위에 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 층(55)이 성장될 때, 나노 홀(nano hole), 나노 콘(nano cone), 나노 로드(nano rod) 등의 다공성 식각 표면 형태(54)의 보이드(void) 등 작은 구멍들 속에서 측면으로의 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 재성장이 이루어지며, 이때 다공성 식각 표면 형태(54)에 의해 결정 결함(dislocation)이 제거되거나 보이드(void)에 의해 결정 결함(dislocation)이 위로 영향을 미치지 못하도록 방지되며 일부 결함은 올라오다 꺽여서 재성장된 InxAlyGa1 -x- yN층(55)이 일정 두께(예, 1㎛이상)로 성장되면, 도 4와 같이, 전위(Threading dislocations-TDs) 및 적층 결함(basal stacking faults-BSFs)이 많이 감소한 질화물 반도체층(55)을 획득할 수 있다. 또한, 보이드(void)에 의해 이와 같은 결정 결함(dislocation)의 확장이 방지되고 층간 격자 부정합이나 변형이 해소(strain relaxation)되어 재성장된 층의 결정화가 향상된다. 재성장된 InxAlyGa1 -x- yN층(55)의 두께는 1㎛~10mm일 수 있다.
이와 같이 재성장된 질화물 반도체층(55)의 도 3과 같은 AFM(atomic force microscopy)의 분석에서 러프니스 알엠스(Roughness RMS)가 7nm이하로 나타나 이와 같은 결정화 향상을 확인할 수 있다. 또한, 재성장된 질화물 반도체층(55)의 XRD(X선 회절 분석) 측정 결과 도 4와 같은 결과를 얻었다. 도 4와 같이 기판을 위쪽에서 본(Out) 여러가지 면방향과 기판을 기울여서 본(In) 여러가지 면방향에서, 기준 기판(다공성 표면 개질 없이 동일 두께로 성장된 GaN층만을 갖는 구조)과 비교하여 본 발명의 기판에서의 FWHM(Full-width half maximum)값이 작게 나타남을 확인하였다. 이와 같이, 다공성 표면 개질 없이 동일 두께로 성장된 GaN층만을 갖는 구조에서보다 본 발명과 같이 다공성 표면 개질 후에 재성장된 InxAlyGa1 -x- yN층(55)을 갖는 템플레이트층 구조에서 측정한 FWHM은 훨씬 작게 나타나므로, 이는 다공성 표면 개질 후에 GaN층을 재성장한 구조에서 결정화도가 높음을 나타낸다.
도 5는 도 1의 과정을 이용해 형성된 템플레이트층의 발광 강도를 설명하기 위한 그래프이다. 본 발명에서와 같이 표면 개질처리된 템플레이트층의 경우에 발광 강도(PL(Photo luminescence) Intensity)는, 다공성 표면 개질 없는 구조(reference)에서 보다 가시광 파장에서 발광 강도가 5배 이상 더 높게 나타남을 확인하였다.
이와 같은 효과는, 사파이어 기판의 결정면으로 A-면(예를 들어, (11-20)면), M-면(예를 들어, (10-10)면), 또는 R-면(예를 들어, (1-102)면)을 이용하는 경우에, 템플레이트층에 더 많은 결함이 분포하므로, 표면 개질에 의해 더욱 결정화도가 향상됨을 확인할 수 있었다. 즉, 예를 들어, 사파이어 기판이 사용되는 경우에, 결정면C-면(예를 들어, (0001)면) 위에 극성(polar) 질화물 반도체층으로 이루어진 템플레이트층을 형성할 때보다, 사파이어 기판의 결정면으로 A-면(예를 들어, (11-20)면), M-면(예를 들어, (10-10)면), 또는 R-면(예를 들어, (1-102)면)을 이용하는 경우에, 해당 결정면 위에 비극성 또는 반극성 질화물 반도체층으로 이루어진 템플레이트층이 형성되면, 이때 위와 같은 표면개질 처리로 전위(TDs) 및 적층 결함(BSFs)의 영향을 더욱 줄여 질화물 반도체층(55)이 형성된 템플레이트층을 획득할 수 있다.
이와 같이 기판 상에 형성된 질화물 반도체층을 갖는 템플레이트층 위에 다양한 반도체 소자 구조를 형성하여, 반도체 소자의 신뢰성을 높이며 휘도 등 성능을 향상시킬 수 있다. 예를 들어, 발광 다이오드, 레이저 다이오드, 광검출 소자(photo detector) 또는 태양 전지 등의 질화물 반도체 광소자 이외에도 일반 다이오드나 트랜지스터와 같은 반도체 전자 소자를 형성하기 위하여, 위와 같이 기판 상에 형성된 질화물 반도체층을 갖는 템플레이트층을 이용할 수 있다.
이하 도 6을 참조하여, 위와 같은 기판(110) 상에 형성된 질화물 반도체층을 갖는 템플레이트층(120) 상에 발광 다이오드(LED) 층(130)을 형성하는 구조를 한 실시예로서 설명한다.
도 6과 같이, 본 발명의 일실시예에 따른 반도체 광소자(100)는 사파이어 기판(110), 그 위에 형성된 템플레이트층(template layer)(120), 및 발광 다이오드(LED) 층(130)을 포함한다.
예를 들어, 사파이어 기판(110)과 그 위에 형성된 템플레이트층(template layer)(120)은 도 1에서 설명한 바와 같으며, 템플레이트층(120) 위에 발광 다이오드(LED) 층(130)이 형성되는 경우에, 도 6과 같이 발광 다이오드(LED) 층(130)은 n형 질화물 반도체층(131)과 p형 질화물 반도체층(134) 사이에 활성층(132, 133)을 갖는 구조일 수 있다.
n형 질화물 반도체층(131)은 Si 등 불순물을 도핑한 GaN 층을 2 마이크로미터 정도의 두께로 성장시켜 형성될 수 있다.
활성층(132, 133)은 GaN 배리어층(7.5 나노미터 정도)과 In0 .15Ga0 .85N 양자 우물층(2.5 나노미터 정도)을 수회(예를 들어, 5회 정도) 반복하여 형성한 MQW(multi quantum well)층(132)과 Al0 .12Ga0 .88N 층(20 나노미터 정도)으로 이루어진 전자 차단층(EBL: electron blocking layer)(133)을 포함할 수 있다.
MQW층(132)의 InGaN 양자우물층과 GaN 배리어층은 모두 1*1019 정도의 Si 도펀트 농도로 도핑될 수도 있으며, 전자 차단층(133)도 Mg 도펀트 농도 약 5*1019 정도로 도핑될 수 있다. 위에서 InGaN 양자우물층은 In0 .15Ga0 .85N층인 예를 들었으나, 이에 한정되는 것은 아니며, InxGa1 -xN(0<x<1)과 같이, In과 Ga의 비율을 다르게 할 수도 있으며, 또한, 전자 차단층(133)은 Al0 .12Ga0 .88N 층인 예를 들었으나, 이에 한정되는 것은 아니며, AlxGa1 - xN (0<x<1)와 같이, Al과 Ga의 비율을 다르게 할 수도 있다. 또한, MQW층(132)의 InGaN 양자우물층과 GaN 배리어층은 위와 같이 Si이외에도 O, S, C, Ge, Zn, Cd, Mg 중 적어도 어느 하나로 도핑될 수 있다.
p형 질화물 반도체층(134)은 Mg 도핑(Mg 도펀트 농도 약 5*1019 정도)한 GaN 층을 100 나노미터 정도의 두께로 성장시켜 형성될 수 있다.
n형 질화물 반도체층(131)과 p형 질화물 반도체층(134) 위에는 각각 전원을 인가하기 위한 전극(141, 142)이 형성될 수 있고, 이와 같이 완성된 발광 다이오드(LED)는 소정 패키지 기판에 실장되어 개별 광소자로서 기능할 수 있게 된다.
위에서도 기술한 바와 같이, 템플레이트층(120) 위에는 도6과 같이 발광 다이오드(LED)층(130)만이 형성되는 것은 아니며, 레이저 다이오드, 광검출 소자 또는 태양 전지 등의 다른 반도체 광소자 구조나 일반 다이오드 또는 트랜지스터 등 기타 반도체 전자 소자가 형성될 수도 있으며, 도 1과 같이 형성된 템플레이트층(120)에 의해 압전 효과(piezo-electric effect)를 억제하여 전자와 정공의 재결합율을 향상시키고 양자 효율을 개선하여 해당 소자의 휘도 등의 성능 향상에 기여할 수 있게 된다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
Claims (12)
- 템플레이트층 상에 반도체 소자 형성을 위한 기판의 제조 방법으로서,
기판 위에 질화물 반도체층을 형성하는 단계;
상기 질화물 반도체층 위에 소정의 물질로 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 이루는 막들 사이의 질화물 반도체층이 다공성으로 표면 개질되도록 상기 마스크 패턴 위에서 건식 식각하는 단계;
상기 건식 식각된 기판 상에 질화물 반도체층을 재성장하는 단계를 포함하여 템플레이트층을 형성하되,
상기 건식 식각이 공정 장비의 반응기 내로 공급되는 소정의 캐리어 가스 분위기에서 상기 반응기 내로 공급되는 HCl을 포함하는 식각 가스에 의해 이루어지는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 템플레이트층 상에 반도체 소자 형성을 위한 기판의 제조 방법으로서,
기판 위에 질화물 반도체층을 형성하는 단계;
상기 질화물 반도체층 위에 소정의 물질로 마스크 패턴을 형성하는 단계;
상기 마스크 패턴이 형성된 기판 상에 다시 질화물 반도체층을 형성 후 다공성으로 표면 개질되도록 건식 식각하는 단계;
상기 건식 식각된 기판 상에 질화물 반도체층을 재성장하는 단계를 포함하여 템플레이트층을 형성하되,
상기 건식 식각이 공정 장비의 반응기 내로 공급되는 소정의 캐리어 가스 분위기에서 상기 반응기 내로 공급되는 HCl을 포함하는 식각 가스에 의해 이루어지는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 마스크 패턴이 일정 간격으로 형성되며 두께가 10~1000nm인 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 마스크 패턴은 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물로 이루어지고, 단면의 모양이 직사각형, 사다리꼴, 또는 삼각형을 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
다공성으로 표면 개질하기 전의 각각의 상기 질화물 반도체층은, InxAlyGa1 -x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층, 무도핑 GaN층, n형 도핑된GaN층, 또는 p형 도핑된 GaN층을 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 기판은 사파이어 기판, SiC기판, 또는 Si기판을 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 기판이 사파이어 기판인 경우에, 기판의 결정면 C-면, A-면, M-면, 또는 R-면 위에 상기 질화물 반도체층을 형성하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 캐리어 가스는 H2, Ar, N2, 또는 다른 비활성 가스를 포함하고,
상기 식각 가스로 포함되는 HCl와 NH3의 가스 공급비율이 3000:1~1:1인 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 표면 개질을 위한 온도 범위는 600~1200℃, 시간은 1~60분, 또는 상기 반응기 내의 가스 압력은 0.1~1.1(atm)인 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 표면 개질에 의해 깊이 10nm~10㎛이고, 직경 10~1000nm인 식각 형태가 105~1010(/cm2)개로 분포하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 표면 개질된 질화물 반도체층 위로 재성장된 상기 질화물 반도체층이 1㎛~10 mm두께로 형성되는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 반도체 소자는 발광 다이오드, 레이저 다이오드, 광검출 소자 또는 태양 전지를 포함하는 광소자 또는 트랜지스터를 포함하는 전자 소자를 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
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Legal Events
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