KR101471425B1 - 양자섬을 삽입한 고품질 반도체 소자용 기판의 제조 방법 - Google Patents

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Abstract

본 발명은 사파이어 등의 기판 위에 형성되는 질화물 반도체층 사이에 양자섬(Quantum Island)을 삽입한 후 저 결함밀도를 갖는 질화물 반도체층이 재성장되도록 한 템플레이트층을 이용하여, 내부양자효율이 향상된 고품질 반도체 소자가 제조될 수 있는, 고품질 반도체 소자용 기판의 제조 방법에 관한 것이다.

Description

양자섬을 삽입한 고품질 반도체 소자용 기판의 제조 방법 {Manufacturing Method of Semiconductor Substrate having Quantum Island for High Quality Semiconductor Device}
본 발명은 고품질 반도체 소자용 기판의 제조 방법에 관한 것으로서, 특히, 사파이어 등의 기판 위에 형성되는 질화물 반도체층 사이에 양자섬(Quantum Island)을 삽입한 후 저 결함밀도를 갖는 질화물 반도체층이 재성장되도록 한 템플레이트층을 이용하여, 내부양자효율이 향상된 고품질 반도체 소자가 제조될 수 있는, 고품질 반도체 소자용 기판의 제조 방법에 관한 것이다.
최근, GaN 등의 Ⅲ-Ⅴ족 질화물 반도체는, 우수한 물리적, 화학적 특성으로 인해 발광 다이오드(LED), 레이저 다이오드(LD), 태양 전지 등의 반도체 광소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 AlxInyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져있다. 이러한 질화물 반도체 광소자는 핸드폰의 백라이트(backlight)나 키패드, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
특히, LED나 LD를 사용하는 디지털 제품이 진화함에 따라, 보다 큰 휘도와 높은 신뢰성을 갖는 질화물 반도체 광소자에 대한 요구가 증가하고 있다. 예를 들어, 휴대폰의 백라이트(backlight)로 사용되는 사이드 뷰 LED(side viwe LED)에 있어서는, 휴대폰의 슬림화 경향에 따라 더욱 더 밝고 얇은 두께의 LED가 필요해지고 있다.
그러나, 통상적으로 사파이어 기판에 성장되는 GaN 등의 질화물 반도체 템플레이트층은 격자 부정합과 구성 원소간의 열팽창계수 차이에 의한 선 결함, 면 결함 등의 결정 결함이 존재하고, 이러한 결정 결함은 그 위에 재성장되는 질화물 반도체층에도 영향을 미쳐, 분극장(polarization field) 형성으로 인한 압전 현상(piezoelectric effect)으로 내부 양자효율이 저하되거나, 광소자의 신뢰성, 예를 들어, 정전기 방전(ESD)에 대한 내성 등에 악영향을 줄 수도 있고, 소자 내의 전류 누출(leakage)의 원인이 되어 양자효율을 감소시켜 결과적으로 광소자의 성능을 저하시키게 된다. 이에 대하여, 대한민국 공개특허 제10-2006-0027133호(2006.03.27.) (발명의 명칭 : 발광 다이오드 및 그 제조방법)에서는 제1 질화물 반도체층 위에 다수의 양자점이 형성된 소정의 경사각을 갖는 활성층을 형성함으로써 활성층의 격자 결함을 억제하는 내용을 개시하고 있으나, 이러한 경우에도 양자점이 안정적으로 내장되어 효과적으로 결정 결함을 차단하고, 나아가 양자점이 내장되어 고품질을 가지는 반도체 소장용 기판을 구성하기에는 여전히 어려움이 따랐다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 사파이어 등의 기판 위에 형성되는 질화물 반도체층 사이에 양자섬(Quantum Island)을 삽입하여 기판과의 격자 부정합이나 구성 원소간의 열팽창계수 차이에 의한 선 결함 등의 결정 결함이 차단되도록 함으로써 저 결함밀도의 재성장된 질화물 반도체층을 갖는 템플레이트층을 형성하고, 이를 이용하여 내부양자효율이 향상된 고품질 반도체 소자(예, 발광 다이오드(LED), 레이저 다이오드(LD), 태양 전지 등)가 제조될 수 있는, 고품질 반도체 소자용 기판의 제조 방법을 제공하는 데 있다.
먼저, 본 발명의 특징을 요약하면, 상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일면에 따른, 템플레이트층 상에 반도체 소자 형성을 위한 기판의 제조 방법은, 기판 위에 질화물 반도체층을 형성하고, 상기 질화물 반도체층 보다 격자 상수가 큰 다른 질화물 반도체로 이루어진 양자섬을 상기 질화물 반도체층 상에 형성한 후 상기 양자섬의 캐핑(capping)을 위한 질화물 반도체층을 형성하고, 상기 캐핑을 위한 질화물 반도체층 위로 질화물 반도체층을 재성장하여 템플레이트층을 형성하되, 상기 양자섬 형성 전의 상기 질화물 반도체층에 발생한 결정 결함 부위에 상기 양자섬이 형성되어 그 위로 상기 결정 결함의 진행을 차단시키기 위한 것을 특징으로 한다.
상기 양자섬의 형성을 위하여 반응기에 공급하는 5족 원소를 포함하는 가스와 3족 원소를 포함하는 가스의 비율에 따라 상기 양자섬의 직경이 10~1000nm 로 형성된다. 상기 5족 원소를 포함하는 가스와 3족 원소를 포함하는 가스의 비율이 5000:1 ~ 15000:1일 수 있다.
상기 양자섬의 형성을 위하여 반응기의 온도 범위는 450~650℃, 시간은 10~600초, 또는 반응기 내의 가스 압력은 100~600(torr)일 수 있다.
상기 캐핑을 위한 질화물 반도체층 형성을 위하여 반응기 내에 캐리어 가스로서 N2가스가 공급되고, 상기 캐핑을 위한 질화물 반도체층 형성 전 후의 질화물 반도체층들의 형성 시에는 반응기 내에 캐리어 가스로서 H2 또는 N2 가스 가 공급된다.
상기 양자섬의 형성과 상기 캐핑을 위한 질화물 반도체층 형성은 같은 온도에서 인시추(In-situ)로 형성될 수 있다.
상기 양자섬 형성 전후의 질화물 반도체층들은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층, 무도핑 GaN층, n형 도핑된GaN층, 또는 p형 도핑된 GaN층을 포함할 수 있다.
상기 기판은 사파이어 기판, SiC기판, 또는 Si기판을 포함한다. 상기 기판이 사파이어 기판인 경우에, 기판의 결정면이 C-면, A-면, M-면, 또는 R-면 일 수 있다.
재성장된 상기 질화물 반도체층이 1㎛~ 10 mm두께로 형성될 수 있다.
상기 반도체 소자는 발광 다이오드, 레이저 다이오드, 광검출 소자 또는 태양 전지를 포함하는 광소자 또는 트랜지스터를 포함하는 전자 소자를 포함한다.
상기 제조 방법이 HVPE(Hydride Vapor Phase Epitaxy) 또는 MOCVD(Metal-organic chemical vapor depositon) 장비에서 이루어질 수 있다.
본 발명에 따른 고품질 반도체 소자용 기판의 제조 방법에 따르면, 사파이어 등의 기판 위에 형성되는 질화물 반도체층 사이에 양자섬(Quantum Island)을 삽입하여 기판과의 격자 부정합이나 구성 원소간의 열팽창계수 차이에 의한 선 결함 등의 결정 결함이 차단되도록 함으로써 저 결함밀도의 재성장된 질화물 반도체층을 갖는 템플레이트층을 이용하여, 발광 다이오드(LED), 레이저 다이오드(LD), 태양 전지 등 내부양자효율이 향상된 고품질 반도체 소자를 제조할 수 있고, 반도체 소자의 신뢰성을 높이며 휘도 등 성능을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따라 기판 위에 템플레이트층을 형성하는 과정을 설명하기 위한 공정 도면이다.
도 2는 본 발명의 일실시예에 따른 템플레이트층에서의 결정 결함 감소의 원리를 설명하기 위한 도면이다.
도 3은 도 1의 양자섬 형성 후의 기판 평면의 SEM(Scanning Electron Microscope) 사진의 일례이다.
도 4a는 양자섬이 삽입되지 않은 경우, 도 4b는 양자섬이 삽입된 후의 기판 평면의 AFM(atomic force microscopy) 사진의 일례이다.
도 5a는 양자섬이 삽입되지 않은 경우, 도 5b는 양자섬이 삽입된 후의 기판 평면에 대한 HR-XRD(X-ray diffraction) 측정으로 격자 변형(tilt/strain) 분포도를 해석한 결과이다.
도 6은 도 1의 재성장 후의 XRD(X-ray diffraction) 측정 결과를 설명하기 위한 도면이다.
도 7은 도 1의 과정을 이용해 형성된 템플레이트층의 발광 강도를 설명하기 위한 그래프이다.
도 8은 본 발명의 일실시예에 따른 반도체 광소자의 구조를 설명하기 단면도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 1은 본 발명의 일실시예에 따라 기판 위에 템플레이트층(template)을 형성하는 과정을 설명하기 위한 공정 도면이다.
먼저, 사파이어 기판, SiC 기판, Si 기판 등 질화물 반도체(예, InxAlyGa1 -x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1))를 성장할 수 있는 기판을 준비하여, 템플레이트층을 이루는 버퍼층(51)을 형성한다(S10). 버퍼층(51)은 MOCVD(Metal-organic chemical vapor depositon), HVPE(Hydride vapor phase epitaxy) 등의 진공증착 방식으로 형성 될 수 있으며 이때의 캐리어 가스로서 반응기 내에 H2 또는 N2 가스 공급하면서 진행할 수 있다. 이하의 공정 역시 MOCVD 또는 HVPE 장비의 소정 반응기에서 인시추(In-situ) 방식으로 이루어질 수도 있으며, 경우에 따라서는 어느 공정은 MOCVD 장비에서 진행하고 후막이 필요한 공정 등의 경우에는 HVPE 장비에서 진행할 수도 있다.
버퍼층(51)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)와 같은 조성식을 갖는 질화물 반도체층으로 400 내지 1100 ℃ 온도 범위의 어떤 온도에서 10 내지 20000 Å 두께로 형성될 수 있고, 무도핑(undoped) GaN층이거나, Mg 등 불순물로 도핑한 p형 도핑된 GaN층일 수도 있으며, Si 등 불순물로 도핑한 n형 도핑된 GaN층일 수도 있다.
예를 들어, 사파이어 기판이 사용되는 경우에, 결정면C-면(예를 들어, (0001)면) 위에 위와 같은 극성(polar) 질화물 반도체층을 포함하는 템플레이트층이 형성될 수 있으며, 이외에도 사파이어 기판의 결정면으로 A-면(예를 들어, (11-20)면), M-면(예를 들어, (10-10)면), 또는 R-면(예를 들어, (1-102)면)을 이용하는 경우에, 해당 결정면 위에 위와 같은 비극성 또는 반극성 질화물 반도체층을 포함하는 템플레이트층이 형성될 수 있다. 비극성 질화물 반도체 층은 (11-20)면, (10-10)면 등이 있고 반극성 질화물 반도체 층은 (10-13), (11-22), (10-11) 등이 있다.
다음에, 위와 같이 형성된 버퍼층(51) 상에 양자섬(52)을 형성하고(S20), 캐리어 가스로서 반응기 내에 N2가스를 공급하면서 양자섬(52)의 캐핑(capping)을 위한 질화물 반도체층(53)을 형성한다(S30). 양자섬(52)의 형성과 캐핑(capping)을 위한 질화물 반도체층(53)의 형성은 같은 장비의 반응기에서 같은 온도로 인시추 방식으로 진행될 수 있다.
양자섬(52)의 형성은 양자섬(52) 형성 전의 질화물 반도체층(51)에 발생한 결정 결함 부위에 양자섬(52)이 형성되어 그 위로 결정 결함의 진행을 차단시키기 위한 것으로서, 도 2와 같이, 기판과의 격자 부정합이나 구성 원소간의 열팽창계수 차이에 의해 질화물 반도체층인 버퍼층(51)에 선 결함(Perfect Dislocation)이나 방향성이 있는 결함(Partial Dislocation) 등 결정 결함이 발생하고, 양자섬(52)은 이와 같은 결정 결함 상에 형성되어 그 위에 형성되는 질화물 반도체층들로 결함이 진행되어 나가는 것을 차단할 수 있다. 특히, 사파이어 기판의 결정면으로 A-면(예를 들어, (11-20)면), M-면(예를 들어, (10-10)면), 또는 R-면(예를 들어, (1-102)면)을 이용하는 경우에, 해당 결정면 위에 비극성 또는 반극성 질화물 반도체층들이 형성될 때, 방향성이 있는 결함의 생성이 활발하므로 이때 양자섬(52)은 효과적으로 결정 결함의 진행을 방지할 수 있게 된다. 예를 들어, 결정면 M-면(예를 들어, (10-10)면)을 갖는 사파이어 기판 상에 양자섬(52)을 형성하여 (11-22)면의 반극성 질화물 반도체층의 형성 시에 [11-22] 방향의 선결함과 함께 [0001] 방향성의 결함의 진행을 효과적으로 차단할 수 있다.
이와 같은 양자섬(52)은 반응기에 공급하는 5족 원소(예, N)를 포함하는 가스와 3족 원소(예, In)를 포함하는 가스의 비율에 따라 도 3과 같이 크기가 10~1000nm 인 InN 형태 등으로 형성될 수 있으며, 이때의 상기 5족 원소(예, N)를 포함하는 가스와 3족 원소를 포함하는 가스(예, In)의 비율이 5000:1 ~ 15000:1일 수 있다. 이외에도, 양자섬(52)의 형성을 위하여 반응기의 온도 범위는 450~650℃, 시간은 10~600초, 또는 반응기 내의 가스 압력은 100~600(torr) 등으로 조절될 수 있으며, 이와 같은 공정 온도, 시간, 가스압력 등의 조절에 따라서도 양자섬(52)의 직경 크기나 갯수 등이 적절히 조절될 수 있다.
양자섬(52)은 위와 같이 InN 형태에 한정되지 않으며, 공급되는 가스의 조절을 통해 다양한 조성식의 질화물 반도체(예, InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)) 형태로 형성될 수 있다. 다만, 양자섬(52)의 격자 상수가 버퍼층(51)의 질화물 반도체층 격자 상수 보다 크게 함으로써 자발 형성 양자섬 형태로 (S-K(stranski-Krastanow) growth mode) 성장되게 하고, 버퍼층(51)의 다른 부위보다 결정 결함의 부위에 양자섬(52)이 형성되도록 한다.
양자섬(52) 보호를 위한 캐핑(capping) 질화물 반도체층(53)의 형성은 반응기 내에 N2가스가 공급되는 캐리어 가스 분위기에서 진행되며 양자섬(52) 형성 과정과 같은 반응기 온도 범위(예, 450~650℃)에서 이루어질 수 있다. 캐핑(capping) 질화물 반도체층(53)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)와 같은 조성식을 갖는 질화물 반도체층으로 예를들어 1~100nm 두께로 형성될 수 있고, 무도핑(undoped) GaN층이거나, Mg 등 불순물로 도핑한 p형 도핑된 GaN층일 수도 있으며, Si 등 불순물로 도핑한 n형 도핑된 GaN층일 수도 있다.
이와 같은 캐핑(capping) 질화물 반도체층(53) 형성 공정이 끝나면, 진공 증착으로 캐핑(capping) 질화물 반도체층(53) 위에 다시 적절한 온도에서 질화물 반도체층(54) InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)를 재성장시켜 템플레이트층을 완성한다(S40). 이때, 재성장되는 InxAlyGa1 -x- yN 층은 도핑하지 않은 무도핑 GaN층일 수도 있지만, 경우에 따라서는 Mg 등 불순물로 도핑한 p형 도핑하거나 Si 등 불순물로 도핑한 n형 도핑된 층일 수도 있다. 이와 같은 질화물 반도체층(54)의 재성장 시에도 HVPE 또는 MOCVD 방식으로 형성될 수 있으며, 캐리어 가스로서 반응기 내에H2 또는 N2 가스를 공급하면서 형성될 수 있다. 결정 결함의 영향을 충분히 차단하기 위하여 InxAlyGa1 -x- yN층(54)의 두께는 1㎛~10mm일 수 있다.
이와 같은 GaN층 등의 재성장 공정에서 캐핑(capping) 질화물 반도체층(53) 위에 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 층(54)이 성장될 때, 양자섬(52)에 의해 결정 결함의 진행이 차단되어, 전위(Threading dislocations-TDs)과 같은 선 결함이나 방향성 결함 등이 많이 감소하여 결정화가 향상된 질화물 반도체층(54)을 획득할 수 있다.
이와 같이 재성장된 질화물 반도체층(54)의 AFM(atomic force microscopy)의 분석에서 도 4b와 같이 러프니스 알엠스(Roughness RMS)가 9nm이하로 나타나 이와 같은 결정화 향상을 확인할 수 있으며, 이에 비교하여 양자섬(52)이 없는 도 4a와 같은 경우에서는 러프니스 알엠스(Roughness RMS)가 12nm 이상 크게 나타났다. 또한, HR-XRD(X-ray diffraction) 측정으로 격자 변형(tilt/strain) 분포도를 해석한 결과, 본 발명과 같이 양자섬(52)이 삽입된 경우에는 도 5b와 같이 격자 변형(tilt/strain)을 나타내는 격자 상수 분포에 있어서, 양자섬(52)이 삽입되지 않은 도 5a 경우보다 좁은 구역에 분포함을 확인하여 결정화 향상을 확인하였다.
또한, 이와 같이 재성장된 질화물 반도체층(54)의 XRD(X선 회절 분석) 측정 결과 도 6과 같은 결과를 얻었다. 도 6과 같이 기판을 위쪽에서 본(Out) 여러가지 면방향과 기판을 기울여서 본(In) 여러가지 면방향에서, 기준 기판(양자섬 형성 없이 동일 두께로 성장된 GaN층만을 갖는 구조)과 비교하여 본 발명의 양자섬(52)을 갖는 기판에서의 FWHM(Full-width half maximum)값이 작게 나타남을 확인하였다. 이와 같이, 양자섬 형성 없이 동일 두께로 성장된 GaN층만을 갖는 구조에서보다 본 발명과 같이 양자섬(52) 위에 재성장된 InxAlyGa1 -x- yN층(54)을 갖는 템플레이트층 구조에서 측정한 FWHM은 훨씬 작게 나타나므로, 이는 양자섬(52) 삽입으로 인해 결정화도가 높음을 나타낸다.
도 7은 도 1의 과정을 이용해 형성된 템플레이트층의 발광 강도를 설명하기 위한 그래프이다. 본 발명에서와 같이 양자섬(52)이 삽입된 템플레이트층의 경우에 발광 강도(PL(Photo　luminescence) Intensity)는, 양자섬(52)이 없는 구조(reference)에서 보다 가시광 파장에서 발광 강도가 20%이상 더 높게 나타남을 확인하였다.
이와 같은 효과는, 사파이어 기판의 결정면으로 A-면(예를 들어, (11-20)면), M-면(예를 들어, (10-10)면), 또는 R-면(예를 들어, (1-102)면)을 이용하는 경우에, 템플레이트층에 더 많은 결함이 분포하므로, 양자섬(52)에 의해 더욱 결정화도가 향상됨을 확인할 수 있었다. 즉, 예를 들어, 사파이어 기판이 사용되는 경우에, 결정면C-면(예를 들어, (0001)면) 위에 극성(polar) 질화물 반도체층으로 이루어진 템플레이트층을 형성할 때보다, 사파이어 기판의 결정면으로 A-면(예를 들어, (11-20)면), M-면(예를 들어, (10-10)면), 또는 R-면(예를 들어, (1-102)면)을 이용하는 경우에, 해당 결정면 위에 비극성 또는 반극성 질화물 반도체층으로 이루어진 템플레이트층이 형성되면, 이때 위와 같은 양자섬(52)의 삽입으로 전위(TDs) 및 방향성 결함 등의 영향을 더욱 줄인 질화물 반도체층(54)이 형성된 템플레이트층을 획득할 수 있다.
이와 같이 기판 상에 형성된 질화물 반도체층을 갖는 템플레이트층 위에 다양한 반도체 소자 구조를 형성하여, 반도체 소자의 신뢰성을 높이며 휘도 등 성능을 향상시킬 수 있다. 예를 들어, 발광 다이오드, 레이저 다이오드, 광검출 소자(photo detector) 또는 태양 전지 등의 질화물 반도체 광소자 이외에도 일반 다이오드나 트랜지스터와 같은 반도체 전자 소자를 형성하기 위하여, 위와 같이 기판 상에 형성된 질화물 반도체층을 갖는 템플레이트층을 이용할 수 있다.
이하 도 8을 참조하여, 위와 같은 기판(110) 상에 형성된 질화물 반도체층을 갖는 템플레이트층(120) 상에 발광 다이오드(LED) 층(130)을 형성하는 구조를 한 실시예로서 설명한다.
도 8과 같이, 본 발명의 일실시예에 따른 반도체 광소자(100)는 사파이어 기판(110), 그 위에 형성된 템플레이트층(template layer)(120), 및 발광 다이오드(LED) 층(130)을 포함한다.
예를 들어, 사파이어 기판(110)과 그 위에 형성된 템플레이트층(template layer)(120)은 도 1에서 설명한 바와 같으며, 템플레이트층(120) 위에 발광 다이오드(LED) 층(130)이 형성되는 경우에, 도 8과 같이 발광 다이오드(LED) 층(130)은 n형 질화물 반도체층(131)과 p형 질화물 반도체층(134) 사이에 활성층(132, 133)을 갖는 구조일 수 있다.
n형 질화물 반도체층(131)은 Si 등 불순물을 도핑한 GaN 층을 2 마이크로미터 정도의 두께로 성장시켜 형성될 수 있다.
활성층(132, 133)은 GaN 배리어층(7.5 나노미터 정도)과 In0 .15Ga0 .85N 양자 우물층(2.5 나노미터 정도)을 수회(예를 들어, 5회 정도) 반복하여 형성한 MQW(multi quantum well)층(132)과 Al0 .12Ga0 .88N 층(20 나노미터 정도)으로 이루어진 전자 차단층(EBL: electron blocking layer)(133)을 포함할 수 있다.
MQW층(132)의 InGaN 양자우물층과 GaN 배리어층은 모두 1*1019 정도의 Si 도펀트 농도로 도핑될 수도 있으며, 전자 차단층(133)도 Mg 도펀트 농도 약 5*1019 정도로 도핑될 수 있다. 위에서 InGaN 양자우물층은 In0 .15Ga0 .85N층인 예를 들었으나, 이에 한정되는 것은 아니며, InxGa1 -xN(0<x<1)과 같이, In과 Ga의 비율을 다르게 할 수도 있으며, 또한, 전자 차단층(133)은 Al0 .12Ga0 .88N 층인 예를 들었으나, 이에 한정되는 것은 아니며, AlxGa1 - xN (0<x<1)와 같이, Al과 Ga의 비율을 다르게 할 수도 있다. 또한, MQW층(132)의 InGaN 양자우물층과 GaN 배리어층은 위와 같이 Si이외에도 O, S, C, Ge,　Zn, Cd, Mg 중 적어도 어느 하나로 도핑될 수 있다.
p형 질화물 반도체층(134)은 Mg 도핑(Mg 도펀트 농도 약 5*1019 정도)한 GaN 층을 100 나노미터 정도의 두께로 성장시켜 형성될 수 있다.
n형 질화물 반도체층(131)과 p형 질화물 반도체층(134) 위에는 각각 전원을 인가하기 위한 전극(141, 142)이 형성될 수 있고, 이와 같이 완성된 발광 다이오드(LED)는 소정 패키지 기판에 실장되어 개별 광소자로서 기능할 수 있게 된다.
위에서도 기술한 바와 같이, 템플레이트층(120) 위에는 도8과 같이 발광 다이오드(LED)층(130)만이 형성되는 것은 아니며, 레이저 다이오드, 광검출 소자 또는 태양 전지 등의 다른 반도체 광소자 구조나 일반 다이오드 또는 트랜지스터 등 기타 반도체 전자 소자가 형성될 수도 있으며, 도 1과 같이 형성된 템플레이트층(120)에 의해 압전 효과(piezo-electric effect)를 억제하여 전자와 정공의 재결합율을 향상시키고 양자 효율을 개선하여 해당 소자의 휘도 등의 성능 향상에 기여할 수 있게 된다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (12)

  1. 템플레이트층 상에 반도체 소자 형성을 위한 기판의 제조 방법으로서,
    기판 위에 질화물 반도체층을 형성하고,
    상기 질화물 반도체층 보다 격자 상수가 크고, InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 가지는 질화물 반도체로 이루어진 양자섬을 상기 질화물 반도체층 상에 형성한 후 상기 양자섬의 캐핑(capping)을 위한 질화물 반도체층을 형성하고,
    상기 캐핑을 위한 질화물 반도체층 위로 질화물 반도체층을 재성장하여 템플레이트층을 형성하되,
    상기 양자섬 형성 전의 상기 질화물 반도체층에 발생한 결정 결함 부위에 상기 양자섬이 형성되어 그 위로 상기 결정 결함의 진행을 차단시키기 위한 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 양자섬의 형성을 위하여 반응기에 공급하는 5족 원소를 포함하는 가스와 3족 원소를 포함하는 가스의 비율에 따라 상기 양자섬의 직경이 10~1000nm로 형성되는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 5족 원소를 포함하는 가스와 3족 원소를 포함하는 가스의 비율이 5000:1 ~ 15000:1인 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 양자섬의 형성을 위하여 반응기의 온도 범위는 450~650℃, 시간은 10~600초, 또는 반응기 내의 가스 압력은 100~600(torr)인 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  5. 제1항에 있어서,
    상기 캐핑을 위한 질화물 반도체층 형성을 위하여 반응기 내에 캐리어 가스로서 N2가스가 공급되고, 상기 캐핑을 위한 질화물 반도체층 형성 전 후의 질화물 반도체층들의 형성 시에는 반응기 내에 캐리어 가스로서 H2가스 또는 N2 가스 가 공급되는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  6. 제1항에 있어서,
    상기 양자섬의 형성과 상기 캐핑을 위한 질화물 반도체층 형성은 같은 온도 에서 인시추(In-situ)로 형성되는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  7. 제1항에 있어서,
    상기 양자섬 형성 전후의 질화물 반도체층들은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층, 무도핑 GaN층, n형 도핑된GaN층, 또는 p형 도핑된 GaN층을 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  8. 제1항에 있어서,
    상기 기판은 사파이어 기판, SiC기판, 또는 Si기판을 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  9. 제1항에 있어서,
    상기 기판이 사파이어 기판인 경우에, 기판의 결정면이 C-면, A-면, M-면, 또는 R-면 인 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  10. 제1항에 있어서,
    재성장된 상기 질화물 반도체층이 1㎛~ 10 mm두께로 형성되는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  11. 제1항에 있어서,
    상기 반도체 소자는 발광 다이오드, 레이저 다이오드, 광검출 소자 또는 태양 전지를 포함하는 광소자 또는 트랜지스터를 포함하는 전자 소자를 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  12. 제1항에 있어서,
    상기 제조 방법이 HVPE(Hydride Vapor Phase Epitaxy) 또는 MOCVD(Metal-organic chemical vapor depositon) 장비에서 이루어지는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
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