KR100847033B1 - 반도체 장치용 기판 및 그 제조 방법과 반도체 패키지 - Google Patents

반도체 장치용 기판 및 그 제조 방법과 반도체 패키지 Download PDF

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KR100847033B1
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미나미자와마사하루
와타나베에이지
사토미츠타카
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 특수한 가공 공정을 이용하지 않고 저가로 또한 용이하게 제조할 수 있는, 좁은 피치의 미세 단자를 갖는 반도체 장치용 기판 및 그 제조 방법을 제공하는 것을 과제로 한다.
이를 위하여, 인터포저(1)를 실리콘 기판(2)을 이용하여 형성한다. 실리콘 기판(2)의 표면과 이면 사이를 관통하여 연장하고, 선단이 표면 또는 이면 중 어느 하나로부터 돌출한 각뿔 형상의 실장 단자(6)를 실리콘 기판(2)중에 형성한다. 실리콘 기판(2)의 표면에 실장 단자(6)에 전기적으로 접속된 도전층을 포함하는 배선층(4)을 형성한다. 실장 단자(6)의 각뿔 형상은 실리콘 기판(2)의 이방성 에칭에 의해 형성한 오목부를 이용한다.
Figure R1020020062626
반도체 장치용 기판, 제조 방법, 각뿔 형상, 오목부, 실리콘 기판, 실장 단자

Description

반도체 장치용 기판 및 그 제조 방법과 반도체 패키지{SUBSTRATE FOR SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME AND SEMICONDUCTOR PACKAGE}
도 1은 본 발명의 제 1 실시예에 의한 인터포저의 확대 단면도.
도 2는 실장 단자를 정점부측에서 본 평면도.
도 3은 기판에 형성된 오목부의 (a)평면도 및 (b)단면도.
도 4는 도 1에 나타낸 인터포저의 제조 공정을 설명하기 위한 도면.
도 5는 도4에 나타낸 공정에 대응하는 인터포저의 제조 도중의 단면도.
도 6의 (a)는 실리콘 기판의 이면에 절연막을 설치하지 않은 인터포저의 단면도이고, (b)는 실리콘 기판의 이면에 유기 절연막을 설치한 인터포저의 단면도.
도 7은 도 1에 나타낸 인터포저의 실장 단자에 대하여 반도체 장치를 솔더볼(solder ball) 접속하여 형성한 반도체 패키지의 단면도.
도 8은 도 1에 나타낸 인터포저의 실장 단자에 대하여 반도체 장치의 전극 패드를 접속하여 형성한 반도체 패키지의 단면도.
도 9는 도 7의 반도체 패키지를 패키지 기판에 더 탑재하여 형성한 반도체 패키지의 단면도.
도 10은 도 1에 나타낸 인터포저의 접속 패드측에 반도체 소자를 플립칩 실 장하여 형성한 반도체 패키지의 단면도.
도 11은 도 1에 나타낸 인터포저의 접속 패드측에 반도체 소자를 와이어 본딩하여 형성한 반도체 패키지의 단면도.
도 12는 도 10에 나타낸 반도체 패키지를 패키지 기판에 더 탑재하여 형성한 반도체 패키지의 단면도.
도 13은 도 12에 나타낸 반도체 패키지에서 솔더 범프를 이용하지 않고 실장 단자를 패키지 기판의 접속 패드에 직접 접속하여 구성한 반도체 패키지의 단면도.
도 14는 본 발명의 제 2 실시예에 의한 인터포저의 확대 단면도.
도 15는 도 14에 나타낸 인터포저의 제조 도중의 단면도.
도 16은 도 14에 나타낸 인터포저의 변형예인 인터포저의 단면도.
도 17은 도 14에 나타낸 인터포저를 조립한 반도체 패키지의 단면도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
1, 40, 40A: 인터포저
2: 실장 기판
4, 4A, 4A-1: 다층 배선층
6: 실장 단자
6-1, 8-1, 8-2, 8-3: 도전층
10-1, 10-2, 10-3, 10-4: 절연층
12: 비어
14: 접속 패드
16, 18: 실리콘 산화막
20: 반도체 소자
20a: 전극 패드
22, 26: 솔더 범프
24, 28: 언더필(underfill)재
30: 패키지 기판
30a: 접속 패드
본 발명은 반도체 장치용 기판에 관한 것으로, 특히 실리콘 기판 위에 미세 배선이 형성된 반도체 장치용 기판 및 그 제조 방법에 관한 것이다.
반도체 장치의 고밀도화에 따라 실장 단자의 피치는 좁아지고 있다. 그러나, 반도체 장치가 실장되는 회로 기판의 접속 단자 패드는 반도체 장치의 실장 단자보다 큰 피치로 형성되었기 때문에, 반도체 장치 그대로는 회로 기판에 실장하는 것이 곤란하게 된다.
그래서, 반도체 장치를 인터포저라 불리는 기판 위에 탑재하고, 인터포저를 통하여 반도체 장치를 회로 기판에 실장하는 것이 행해지고 있다. 즉, 반도체 장치의 전극 배열을 인터포저에 의해 재배열하여 피치가 넓은 실장 단자를 형성함으로써, 회로 기판 위의 접속 단자 패드의 피치에 맞추고 있다.
상술한 바와 같은 반도체 장치용 기판(인터포저)은, 일반적으로 다층 구조를 가지며, 반도체 장치가 탑재되는 면으로부터 반대측의 면(실장 단자가 형성되는 면)까지 관통하여 연장(extend)하는 도전체를 갖는다. 일반적으로는, 인터포저는 유기 미세 기판을 사용하는 것이 많지만, 보다 미세한 배선을 얻기 위해서는 실리콘 기판을 사용하는 것도 많다. 다층 구조는 실리콘 기판 위에 절연층과 도전층을 적층하여 형성된다. 절연층을 관통하는 도전체는, 일반적으로 빌드업(build-up) 기판의 비어홀(via hole) 등의 도금을 실시한 스루홀(through hole)에 의해 용이하게 형성할 수 있지만, 실리콘 기판은 인터포저 단체(單體)로서의 강도를 유지하도록 비교적 두께가 크다. 따라서, 미세 피치로 두께 방향으로 관통하여 연장한 도전체를 형성하기 위해서는 특별한 제조 공정이 필요하게 된다.
실리콘 기판을 관통하여 연장하는 도전체를 형성하는 하나의 방법으로서, 이하와 같은 방법이 있다.
우선, 두꺼운 실리콘 기판을 준비하고, 실리콘 기판에 실장 단자와 동일한 배열로 가는 원기둥 형상의 구멍을 형성한다. 이 원기둥 형상의 구멍은 블라인드 비어라 불리는 바와 같은 실리콘 기판의 도중까지 연장한 구멍이다. 이러한 구멍의 내면에 절연막을 형성한 후, 전해 도금이나 금속 페이스트 매립 등으로 구멍내에 금속을 매립한다. 이 매립된 금속이 최종적으로 실리콘 기판을 관통한 도전체로 되고, 그 선단 부분이 회로 기판에 대한 실장 단자로서 기능한다.
구멍에 금속을 매립한 후에, 실리콘 기판의 상면에 배선층을 형성한다. 실리콘 기판의 구멍에 매립된 금속과 배선층의 상면에 형성된 전극 패드는 비어홀 등 에 의해 전기적으로 접속된다. 이 전극 패드에 반도체 장치의 전극이 접속되게 된다.
실리콘 기판의 상면에 배선층이 형성된 후, 실리콘 기판의 이면을 연삭(백그라인드)이나 에칭함으로써, 실리콘 기판의 구멍에 매립된 금속의 선단을 노출시킨다. 이 때, 실리콘 기판의 이면측을 구멍에 매립한 금속의 선단이 깎아지기 직전까지 연삭하고, 그 후에 에칭에 의해 선택적으로 실리콘 기판만 제거함으로써, 금속의 선단을 실리콘 기판의 이면으로부터 돌출시킨다. 이 돌출부가 실장 단자로서 기능하여, 반도체 장치용 기판(인터포저)에 탑재된 반도체 장치를 회로 기판에 플립칩 실장하는 것이 가능하게 된다.
상술한 인터포저의 제조 방법에서는, 실리콘 기판에 대하여 좁은 피치로 서로 병행하는 다수의 깊은 원기둥 형상의 구멍을 형성할 필요가 있다. 이러한 깊은 구멍을 실리콘 기판에 형성하기 위해서는, 예를 들면 반응성 이온 에칭(Reactive Ion Etching: ICP-RIE)에 의한 특수한 드라이 에칭을 이용하지 않으면 않된다. 반응성 이온 에칭은 통상의 해당 반도체 장치 제조 공정(인터포저 등의 실장 기판)에서는 사용하는 것이 아니라, 특수하여 고가인 장치 및 처리 공정을 필요로 한다. 따라서 그 만큼 반도체 장치용 기판(인터포저)의 제조 비용이 상승하여 버린다.
또, 실리콘 기판중의 깊은 구멍에 금속을 매립하는 공정이 필요하지만, 깊은 구멍에 간극이나 공극 없이 금속을 매립하는 것은 어려우며, 예컨대 도금법에 의해 금속을 충전할 경우에는 긴 처리 시간을 필요로 한다.
본 발명은 상술한 점을 감안하여 이루어진 것으로서, 특수한 가공 공정을 이용하지 않고 저가로 용이하게 제조할 수 있는, 좁은 피치의 미세 단자를 갖는 반도체 장치용 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위해서 본 발명에서는, 후술하는 각 수단을 강구한 것을 특징으로 하는 것이다.
청구항 1 기재의 발명은, 반도체 장치용 기판으로서, 실리콘 기판과, 상기 실리콘 기판의 제 1 면과 제 2 면 사이를 관통하여 연장하고 선단이 상기 제 1 및 제 2 면의 어느 한쪽으로부터 돌출한 각뿔 형상의 실장 단자와, 상기 실리콘 기판의 제 1 면에 형성되고 상기 실장 단자에 전기적으로 접속된 도전층을 포함하는 배선층으로 이루어진 것을 특징으로 한다.
청구항 1 기재의 발명에 의하면, 예컨대 특수한 처리 장치를 필요로 하지 않고도 에칭에 의해 실리콘 기판에 대하여 각뿔 형상의 오목부를 용이하게 형성할 수 있기 때문에, 이러한 오목부를 이용하여 각뿔 형상의 실장 단자를 용이하게 제조 할 수 있다. 또, 실장 단자의 선단이 각뿔 형상의 정점이기 때문에, 실장 단자를 접속하는 상대방측에 실장 단자의 선단을 파고 들어가게 할 수 있어, 양호한 전기적 접촉을 얻을 수 있다.
청구항 2 기재의 발명은, 청구항 1 기재의 반도체 장치용 기판으로서, 상기 실장 단자와 상기 실리콘 기판 사이에 실리콘 산화막으로 이루어진 절연막을 개재한 것을 특징으로 한다.
청구항 2 기재의 발명에 의하면, 실리콘 산화막에 의해 실장 단자와 실리콘 기판 사이를 절연시킬 수 있다.
청구항 3 기재의 발명은, 청구항 1 기재의 반도체 장치용 기판으로서, 상기 실리콘 기판의 제 2 면은 유기 절연막으로 이루어진 절연층으로 피복되어 있는 것을 특징으로 한다.
청구항 3 기재의 발명에 의하면, 실장 단자와 실리콘 기판의 제 2 면 사이를 확실하게 절연시킬 수 있다.
청구항 4 기재의 발명은, 청구항 1 기재의 반도체 장치용 기판으로서, 상기 실장 단자의 각뿔 형상은, 실리콘 기판의 결정면에 의해 형성되는 형상인 것을 특징으로 한다.
청구항 4 기재의 발명에 의하면, 실리콘 기판의 결정면의 에칭 레이트의 차이에 의해서 용이하게 4각뿔 형상의 오목부를 실리콘 기판중에 형성할 수 있고, 따라서 4각뿔 형상의 실장 단자를 용이하게 형성할 수 있다.
청구항 5 기재의 발명은, 반도체 장치용 기판의 제조 방법으로서, 실리콘 기판의 제 1 면에 각뿔 형상의 오목부를 형성하는 오목부 형성 공정과, 상기 실리콘 기판의 제 1 면과 상기 오목부의 내면에 절연막을 형성하는 절연 공정과, 실장 단자가 되는 도전층을 상기 오목부 내에 형성하는 단자 형성 공정과, 상기 오목부 내의 도전층에 전기적으로 접속한 도전층을 포함하는 배선층을 상기 실리콘 기판의 제 1 면에 형성하는 배선층 형성 공정과, 상기 실리콘 기판을 상기 제 1 면과는 반대측인 제 2 면측으로부터 제거하고, 상기 오목부 내에 형성한 도전층의 일부를 돌 출시킨 상태에서 노출시키는 제거 공정을 갖는 것을 특징으로 한다.
청구항 5 기재의 발명에 의하면, 예컨대 특수한 처리 장치를 필요로 하지 않는 에칭에 의해 실리콘 기판에 대하여 각뿔 형상의 오목부를 용이하게 형성할 수 있기 때문에, 이러한 오목부를 이용하여 각뿔 형상의 실장 단자를 용이하게 제조할 수 있다. 또, 실장 단자의 선단이 각뿔 형상의 정점이기 때문에, 실장 단자를 접속하는 상대방측에 실장 단자의 선단을 파고 들어가게 할 수 있어, 양호한 전기적 접촉을 얻을 수 있다.
청구항 6 기재의 발명은, 청구항 5 기재의 반도체 장치용 기판의 제조 방법으로서, 상기 오목부 형성 공정은, 상기 실리콘 기판의 소정의 부위를 이방성 에칭에 의해 각뿔 형상으로 제거하는 공정을 포함하는 것을 특징으로 한다.
청구항 6 기재의 발명에 의하면, 이방성 에칭을 사용함으로써 각뿔 형상의 오목부를 용이하게 형성할 수 있다.
청구항 7 기재의 발명은, 청구항 5 기재의 반도체 장치용 기판의 제조 방법으로서, 상기 제거 공정은, 상기 실리콘 기판의 제 2 면을 연삭하는 제 1 공정과, 상기 제 1 공정 후에 연삭면을 에칭에 의해 더 제거하여 상기 실장 기판의 선단을 돌출시키는 제 2 공정을 포함하는 것을 특징으로 한다.
청구항 7 기재의 발명에 의하면, 실장 단자의 정점부의 바로 앞까지 연삭에 의해 실리콘 기판을 제거하고, 그 후에 에칭에 의해 실리콘 기판만을 제거하여 실장 단자의 정점부를 노출시킬 수 있어, 단시간에 실장 단자를 노출시킬 수 있다.
청구항 8 기재의 발명은, 반도체 패키지로서, 청구항 1 내지 4 중 어느 한 항 기재의 반도체 장치용 기판과, 전극 패드에 금속 범프가 설치된 반도체 소자를 갖는 반도체 패키지로서, 상기 반도체 장치용 기판의 실장 단자의 선단이 상기 반도체 소자의 금속 범프에 파고 들어간 상태에서 접속된 것을 특징으로 하는 것이다.
청구항 8 기재의 발명에 의하면, 반도체 장치용 기판의 실장 단자와 반도체 사이에서 양호한 전기적 접촉을 달성할 수 있다.
청구항 9 기재의 발명은, 반도체 패키지로서, 청구항 1 내지 4 중 어느 한 항 기재의 반도체 장치용 기판과, 전극 패드에 금속 범프가 설치된 반도체 소자를 갖는 반도체 패키지에서, 상기 반도체 소자는, 상기 반도체 장치용 기판의 배선층 위에 탑재되며, 각뿔 형상의 상기 실장 단자를 외부 접속 단자로서 이용하는 것을 특징으로 한다.
청구항 9 기재의 발명에 의하면, 반도체 패키지의 외부 접속 단자는 각뿔 형상으로 되므로, 반도체 패키지를 회로 기판에 실장할 때에 양호한 전기적 접속을 얻을 수 있다.
청구항 10 기재의 발명은, 반도체 패키지로서, 청구항 1 내지 4 중 어느 한 항 기재의 반도체 장치용 기판의 제 1 면측에 반도체 소자를 탑재하고, 상기 제 1 면과는 반대측인 제 2 면측에 패키지 기판을 접속하고, 상기 반도체 소자와 상기 패키지 기판을 상기 반도체 장치용 기판을 통하여 전기적으로 접속한 것을 특징으로 한다.
청구항 10 기재의 발명에 의하면, 청구항 1 내지 4 중 어느 한 항 기재의 반 도체 장치용 기판은, 미세 구조로 하는 것이 용이하기 때문에, 패키지 기판을 미세 구조로 하지 않아도, 미세 구조를 갖는 반도체 소자를 패키지 기판에 탑재할 수 있어, 용이하게 반도체 패키지를 형성할 수 있다.
(실시예)
다음에, 본 발명의 제 1 실시예에 의한 반도체 장치용 기판인 인터포저에 대하여 도 1을 참조하여 설명한다. 도 1은 본 발명의 제 1 실시예에 의한 인터포저(1)의 확대 단면도이다.
도 1에 나타낸 인터포저(1)는, 실리콘 기판(2)과, 실리콘 기판(2)의 상면에 형성된 다층 배선층(4)과, 실리콘 기판(2)의 하면으로부터 돌출한 복수의 실장 단자로 이루어진다. 인터포저(1)의 배선층(4)의 상측에 반도체 소자가 탑재되어, 반도체 패키지가 형성된다. 실리콘 기판(2)의 하면으로부터 돌출한 실장 단자(6)를 통하여, 반도체 패키지는 회로 기판에 플립칩 실장된다.
실장 단자(6)는 도전층에 의해 형성되어 있고, 그 외형은 예컨대 도 2에 나타낸 바와 같이 피라미드 형상과 같은 각뿔 형상이다. 각뿔 형상의 정점부가 실리콘 기판(2)의 하면으로부터 돌출하고 있다. 실장 단자(6)의 형성 방법에 대해서는 나중에 상세하게 설명하지만, 실장 단자(6)는 도 3에 나타낸 바와 같이 실리콘 기판(2)을 (100)면측으로부터 에칭하여 (111)면과 다른 면의 에칭 레이트의 차이에 의해 얻어지는 오목부의 형상(역 피라미드와 같은 각뿔 형상)에 대응하는 형상이다.
실리콘 기판(2)의 상면측에 형성되는 다층 배선층(4)은, 배선 패턴으로서 형성되는 도전층(8-1, 8-2, 8-3)과, 도전층간을 절연하는 절연층(10-1, 10-2, 10-3, 10-4)을 포함하는 다층 구조이다. 도전층(8-1, 8-2, 8-3) 및 실장 단자(6)의 뿌리 부분으로부터 연장하는 도전층(6-1)은 비어(12)에 의해 접속된다. 이에 따라, 최상층의 도전층(8-3)에 형성된 접속 패드(14)는 대응하는 실장 단자(6)에 전기적으로 접속된다. 또, 상술한 다층 배선층(4)의 다층 배선 구조는 기존의 유기 미세 기판의 다층 배선 구조와 마찬가지이며, 그 상세한 설명은 생략한다.
또한, 실리콘 기판(2)의 상면 및 실장 단자가 형성되는 오목부의 내면에는 절연층으로서 실리콘 산화막(16)이 형성된다. 또한, 실리콘 기판(2)의 하면에도 절연막으로서 실리콘 산화막(18)이 형성된다. 또, 실리콘 산화막 대신에 유기 절연막을 형성해도 좋다.
또, 본 실시예에서, 실리콘 기판(2)의 두께는 예를 들면 30㎛정도이며, 실장 단자(6)를 구성하는 도전층의 두께는 5㎛ 이상이다. 또한, 실장 단자(6)의 피치는 200㎛ 정도(150㎛)이며, 실장 단자(6)의 선단이 실리콘 기판의 이면으로부터 돌출하는 거리는 40㎛ 정도이다.
다음에, 본 실시예에 의한 인터포저(1)의 제조 방법에 대하여, 도 4 및 도 5를 참조하여 설명한다. 도 4는 인터포저(1)의 제조 공정을 설명하기 위한 도면이고, 도 5는 도 4에 나타낸 공정에 대응한 인터포저(1)의 제조 도중의 단면도이다.
우선, 실리콘 산화막을 갖는 두께 650㎛ 정도의 실리콘 기판(2)을 준비하고, 공정 1에서 실리콘 기판(2)의 표면(상면)에 레지스트층을 형성하고, 레지스트층을 패턴화함으로써, 실장 단자(6)가 내부에 형성되는 오목부(2a)의 형상에 대응한 개구를 형성한다. 다음에 공정 2에서, 40% KOH 용액 등의 에천트를 이용하여 실리콘 기판(2)을 에칭하여, 오목부(2a)를 형성한다(도 5의 (a) 참조). 본 실시예에서는, 표면이 결정면 (001)을 따른 실리콘 기판(2)이 사용된다. 따라서, 실리콘 기판(2)을 표면측으로부터 에칭하면, 실리콘 기판의 결정면 (111)과 다른 방향면과의 에칭 레이트의 차이(예컨대, (110):(111) = 180:1)에 의해, 역 피라미드형의 오목부(2a)가 형성된다.
다음에, 공정 3에서 레지스트를 제거하고, 공정 4에서 실리콘 기판(2)의 표면에 절연층으로서 산화 실리콘(SiO2)막을 형성한다. 산화 실리콘막은 열처리에 의해 형성되기 때문에, 실리콘 기판(2)의 표면, 오목부(2a)의 내면 및 실리콘 기판(2)의 이면을 포함하는 면 전체에 산화 실리콘막이 형성된다. 이 산화 실리콘막의 형성은 CVD에 의해 실시할 수도 있다. 이어서, 공정 5에서 실리콘 기판(2)의 표면 및 오목부(2a)의 내면에 형성된 산화 실리콘막 위에, 스퍼터링 혹은 무전해 도금에 의해 예컨대 두께 1㎛ 이하의 시드(seed) 금속층을 형성한다(도 5의 (b) 참조). 시드 금속층은 크롬(Cr) 또는 티타늄(Ti)의 스퍼터링으로 형성하는 것이 바람직하다.
다음에, 공정 6에서 시드 금속층 위에 레지스트층을 형성하고, 실장 단자(6) 및 도전층(6-1)이 형성되는 형상으로 되도록 레지스트층을 패턴화한다. 그리고, 공정 7에서 시드 금속층 위에 금속으로 이루어진 도전층을 형성한다. 본 실시예에서는, Cu 전해 도금에 의해 구리로 이루어진 도전층을 형성한다(도 4의 (c) 참조). 이 도전층이 실장 단자(6) 및 도전층(6-1)에 상당하며, 도전층의 두께는 예컨대 5 ㎛ 정도이다. 도전층은 오목부(2a)의 내면을 따라 형성되기 때문에, 실장 단자(6)의 외형은 피라미드 형상이 된다.
다음에, 공정 8에서 레지스트를 제거하고, 공정 9에서 제거한 레지스트의 아래에 있는 시드 금속층을 에칭에 의해 제거한다. 시드 금속층은 두께가 작기 때문에, 라이트(light) 에칭으로도 충분하다. 그리고, 공정 10에서 실리콘 기판(2)의 표면측에 절연층(10-1)을 형성하고, 비어(12)를 형성할 위치에 관통 구멍을 형성한다(도 5의 (e) 참조). 절연층(10-1)은 예컨대 폴리이미드 또는 벤조시클로부텐(BCB)을 스핀 코팅함으로써 형성한다.
다음에, 공정 11에서 절연층(10-1) 위에 시드 금속층을 스퍼터링에 의해 형성하고, 공정 12에서 시드 금속층 위에 레지스트층을 형성하여 패턴화하고, 공정 13에서 배선 패턴에 상당하는 도전층(8-1)을 금속 도금(구리 전해 도금)에 의해 형성한다. 이 때, 도전층(8-1)과 도전층(6-1)을 전기적으로 접속하는 비어(12)도 동시에 형성한다. 그리고, 공정 14에서 레지스트를 제거하고, 공정 15에서 시드 금속을 에칭한다(도 5의 (f) 참조).
상술한 공정 10으로부터 공정 15까지를 반복함으로써, 다층 배선층(4)을 형성한다(도 5의 (g) 참조). 필요한 다층 구조를 형성한 후, 공정 16에서 최상층(본 실시예의 경우 도전층(8-3)))에 형성된 접속 패드(14)에 니켈 도금 및 금 도금을 실시한다.
다음에, 공정 17에서 실리콘 기판(2)의 이면측을 연마분이나 연마석을 이용하여 연삭한다(back grind). 이 때, 실리콘 기판(2) 중에 형성된 실장 단자(6)의 정점부 바로 앞까지 연삭을 행한다. 그리고, 공정 18에서 플라즈마 가스에 의한 드라이 에칭에 의해 실리콘 기판(2)이나 실리콘 산화막만을 선택적으로 제거하고, 실장 단자(6)의 정점부를 약간 노출시킨다(도 5의 (h) 참조). 이 때, 실장 단자(6)의 정점부에 부착되어 있는 실리콘 산화막(공정 4에서 형성한 것)도 동시에 제거된다. 또한, 실리콘 기판(2)의 두께는 최종적으로 30㎛ 정도로 된다. 그리고, 공정 19에서 실리콘 기판의 이면에 CVD에 의해 실리콘 산화막(18)을 절연막으로서 형성한다.
이상의 공정에서는, 웨이퍼 형상의 실리콘 기판(2)에 복수의 인터포저(1)를 일괄하여 형성하기 때문에, 최후에 공정 20에서 실리콘 기판(2)(인터포저)을 다이싱(dicing)하여 개별화함으로써 도 1에 나타낸 인터포저(1)가 완성된다.
여기서, 공정 19에서 실리콘 산화막(18)을 형성하지 않고, 도 6(a)에 나타낸 바와 같이 실리콘 기판(2)의 이면이 노출한 상태로서 두어도 좋다. 공정 19에서 절연막을 형성하는 이유는, 실장 단자(6)의 노출한 정점부와 실리콘 기판(2)의 이면과의 사이에서 단락하지 않도록 하기 위해서이다. 그러나, 실장 단자와 실리콘 기판(2) 사이에는 절연층으로서 실리콘 산화막(16)이 개재하고 있기 때문에, 실리콘 기판의 이면을 절연층으로 덮지 않아도 어느 정도의 절연성은 유지된다. 또한, 도 6(b)에 나타낸 바와 같이 실리콘 산화막(18) 대신에 유기 절연막(18A)을 스핀코트법 등으로 형성하여도 좋다.
다음에, 상술한 인터포저(1)를 이용하여 반도체 패키지를 형성하는 예에 대해서 설명한다.
도 7은 인터포저(1)의 실장 단자(6)에 대하여 반도체 장치를 실장하여 형성한 반도체 패키지의 단면도이다. 반도체 소자(20)의 전극 단자(20a)에 솔더 범프(22)를 형성하여 두고, 솔더 범프(22)를 인터포저(1)의 실장 단자(6)에 접합한다. 실장 단자는 각뿔의 정점부로 뾰족하기 때문에, 솔더링 범프(22)를 눌러붙이는 것만으로 솔더 범프(22)에 파고 들어가게 할 수 있어, 양호한 전기적 접촉이 얻어진다. 또, 솔더 범프 대신에 금 범프 등을 사용하여도 좋다. 이 상태에서 언더필재(24)를 인터포저(1)와 반도체 소자(20)의 사이에 충전하여 인터포저(1)와 반도체 소자(20)를 고정한다.
또한, 도 8에 나타낸 바와 같이 실장 단자(6)를 반도체 소자(20)의 전극 패드(20a)에 직접 접속하는 것으로 하여도 좋다. 이 경우에는, 전극 표면의 금속(실장 단자(6))에 유연한 금속막을 사용하여, 전극 패드(20a)와 접촉시킨 후에, 언더필재 등에 의해 고정한다.
이 경우에도, 선단이 뾰족한 실장 단자(6)의 작용에 의해 실장 단자(6)와 전극 패드(20a)의 사이에서 양호한 전기적인 접촉을 얻을 수 있다.
또한, 도 7 및 도 8에 나타낸 반도체 패키지를 패키지 기판(30)에 더 탑재하여 반도체 패키지로 할 수도 있다. 도 9는 도 7의 반도체 패키지를 패키지 기판(30)에 더 탑재하여 형성한 반도체 패키지의 단면도이다. 패키지 기판(30)으로서는, 글래스 세라믹(ceramic) 기판, 알루미나 기판, 빌드업 기판, FR-4 기판, BT 기판 등의 유기 기판 등의 여러 가지 기판을 사용할 수 있다. 또한, 중계 기판으로서의 인터포저(1)가 패키지 기판(30)에 실장된 후, 인터포저(1)와 패키지 기판(30)의 사이에 언더필재(28)를 충전함으로써, 인터포저(1)를 포함하는 반도체 패키지는 패키지 기판(30)에 대하여 고정된다. 도 9에 나타낸 바와 같이, 인터포저(1)를 중계 기판으로서 사용함으로써 반도체 소자의 전극 패드 수가 많고 미세화된 경우에도, 패키지 기판측에 미세한 배선을 설치하지 않고 중계 기판측만의 대응으로 반도체 패키지를 구성할 수 있다.
도 10은 인터포저(1)의 접속 패드(14)측에 반도체 소자(20)를 플립칩 실장하여 형성한 반도체 패키지의 단면도이다. 반도체 소자(20)의 전극 패드(20a)와 인터포저(1)의 접속 패드(14)는 솔더볼(26)에 의해 접속된다. 솔더볼(26)은 미리 반도체 소자(20)의 전극 패드(20a)에 설치되어 있어도 좋고, 또는 인터포저(1)의 접속 패드(14)에 설치되어 있어도 좋다. 도 10에 나타낸 반도체 패키지의 경우, 실장 단자(6)를 사용하여 마더보드 등의 회로 기판에 실장되게 된다.
도 11은 인터포저(1)의 접속 패드(14)측에 반도체 소자(20)를 와이어 본딩하여 형성한 반도체 패키지의 단면도이다. 반도체 소자(20)는 페이스업(face-up) 상태에서 인터포저(1)의 다층 배선층(4) 위에 탑재되고, 은 페이스트(32) 등으로 고정된다. 그리고, 반도체 소자(20)의 전극 패드(20a)와 인터포저(1)의 접속 패드(14)는 금 와이어(34) 등의 본딩 와이어에 의해 전기적으로 접속된다. 반도체 소자(20) 및 금 와이어(34)는 본딩 밀봉 수지(36)에 의해서 밀봉되지만, 트랜스퍼 몰드(transfer mold)법에 의한 밀봉으로 하여도 좋다. 또, 도 10 및 도 11은 1개의 소자를 탑재한 예를 나타내지만, 복수의 소자를 탑재하여도 좋다.
도 12는 도 10에 나타낸 반도체 패키지를 패키지 기판(30)에 더 탑재하여 형 성한 반도체 패키지의 단면도이다. 도 12에 나타낸 예에서는, 인터포저의 실장 단자(6)와 패키지 기판(30)의 접속 패드(30a)를 솔더 범프(38)를 통하여 접속한다. 솔더 범프(38)는 미리 실장 단자(6)에 설치하는 것으로 하여도 좋고, 또 패키지 기판(30)의 접속 패드(30a)에 설치하는 것으로 하여도 좋다. 또한, 솔더 범프 대신에 Au 범프를 사용해도 좋다. 접속 패드(30a)에 미리 솔더 범프(38)를 설치하여 둠으로써, 실장 단자(6)를 솔더 범프에 눌러 붙여서 파고 들어가게 하는 것만으로 충분한 전기적 접속을 얻을 수 있다.
도 13은 도 12에 나타낸 반도체 패키지에서, 솔더 범프를 사용하지 않고 실장 단자(6)를 패키지 기판(30)의 접속 패드(30a)에 직접 접속하여 구성한 반도체 패키지의 단면도이다. 이 경우, 실장 단자(6)의 선단 부분을 패키지 기판(30)의 접속 패드를 접촉 또는 파고 들어가게 함으로써, 충분한 전기적 접속을 얻을 수 있다.
다음에, 본 발명의 제 2 실시예에 의한 반도체 장치용 기판에 대해서 도 14 및 도 15를 참조하여 설명한다. 도 14는 본 발명의 제 2 실시예에 의한 인터포저(40)의 확대 단면도이다. 도 15는 도 14에 나타낸 인터포저(40)의 제조 도중의 단면도이다. 도 14 및 도 15에서, 도 1에 나타낸 구성 부품과 동등한 부품에는 동일 부호를 붙이고 그 설명은 생략한다.
본 발명의 제 2 실시예에 의한 인터포저(40)는 도 1에 나타낸 인터포저(1) 에서, 실리콘 기판(2)의 이면측(실장 단자(6)의 선단이 돌출한 측)에 다층 배선층(4A)을 형성한 구성이다. 따라서, 실장 단자(6)는 그 정점부가 다층 배선층(4A)에 대하여 돌출한 상태이며, 실리콘 기판(2)의 오목부(2a)의 내면을 따라 형성된 부분이 외부 접속 단자로서 기능한다.
도 15에 나타낸 제조 공정에서, (a)∼(d)까지는 도 5에 나타낸 (a)∼(d)까지의 공정과 대략 대응한다. 다만, 도 15(c)에서 실장 단자(6)가 되는 부분에만 도전층이 형성되고, 도전층(6-1)은 형성되지 않는다.
본 실시예에서는, 실장 단자(6)를 실리콘 기판(2) 위에 형성한 후에, 도 15(e)에 나타낸 바와 같이, 즉시 백그라인드 및 케미컬 에칭을 실시한다. 이 공정은, 도 5(h)에 나타낸 공정과 마찬가지로 행할 수 있다. 이에 따라, 실장 단자의 선단 부분이 실리콘 기판(2)의 이면으로부터 돌출한 상태가 된다. 다음에, 도 15(f)에 나타낸 바와 같이, 실리콘 기판(2)의 이면에 절연막으로서 실리콘 산화막(18)을 형성한다. 실리콘 산화막 대신에 유기 절연막을 형성해도 좋다.
이어서, 도 15(g)에 나타낸 바와 같이, 실리콘 기판의 이면에 레지스트를 형성하여 패턴화한 마스크를 이용하여 도전층(42)을 형성한다. 도전층(42)은 실장 단자(6)의 선단부에 접속한 패턴 배선으로서 형성된다. 그 후에, 도 15(h)에 나타낸 바와 같이, 다층 배선층(4A)을 도전층(42) 위에 형성하여 최상부에 접속 패드(14)를 형성해서, 도 14에 나타낸 인터포저(40)가 완성된다. 또, 도 14에 나타낸 다층 배선층(4A)은 3층 구조이지만, 도 1에 나타낸 다층 배선층(4)과 같이 4층 구조로 하여도 좋고, 또한 임의의 수의 층 구조로 하여도 좋다.
도 16은 도 14에 나타낸 인터포저의 변형예인 인터포저(40A)의 단면도이다. 인터포저(40A)에서는 도전층(42)을 형성하지 않고 다층 배선층(4A-1)의 도전층(8- 1)과 실장 단자(6)를 비어(12)에 의해 접속하고 있다.
도 17은 도 14에 나타낸 인터포저(40)를 조립한 반도체 패키지의 단면도이다. 반도체 소자(20)는 인터포저(40)를 통하여 패키지 기판(30)에 탑재되어 있다. 즉, 반도체 소자(20)의 전극 패드(20a)는 솔더 범프(22)에 의해 인터포저(40)의 접속 패드(14)에 접속되며, 반도체 소자(20)와 인터포저(40) 사이에 언더필재(24)가 충전되어 고정되어 있다. 또한, 인터포저(40)의 실장 단자(6)와 패키지 기판(30)의 접속 패드(30a)는 솔더 범프(26)를 통하여 접속되며, 인터포저(40)와 패키지 기판(30) 사이에 언더필재(28)가 충전되어 고정되어 있다. 솔더볼은 실장 단자(6)의 각뿔 형상의 내측에 수용된 상태이며, 접촉 면적이 커서 확실한 접촉을 얻을 수 있다.
상술한 실시예에서는, 인터포저의 기판으로서 실리콘 기판을 사용하고, 에칭에 의해 4각뿔 형상의 오목부를 형성함으로써, 대응한 4각뿔 형상의 실장 단자를 형성하고 있지만, 본 발명은 실리콘 기판에 한하지 않고 3각뿔 혹은 5각뿔 이상의 각뿔 형상의 오목부를 에칭 등에 의해 용이하게 제작할 수 있는 기판이라면 사용 할 수 있다. 또한, 오목부의 형상은 각뿔 형상에 한하지 않고 선단각도가 비교적 큰 원뿔 형상이어도 좋다.
이상과 같이, 본 명세서는 이하의 발명을 개시한다.
(부기 1) 실리콘 기판과,
상기 실리콘 기판의 제 1 면과 제 2 면 사이를 관통하여 연장하고, 선단이 상기 제 1 및 제 2 면의 어느 한쪽으로부터 돌출한 각뿔 형상의 실장 단자와,
상기 실리콘 기판의 제 1 면에 형성되고 상기 실장 단자에 전기적으로 접속된 도전층을 포함하는 배선층으로 이루어지는 것을 특징으로 하는 반도체 장치용 기판.
(부기 2) 부기 1 기재의 반도체 장치용 기판으로서,
상기 실장 단자와 상기 실리콘 기판 사이에 실리콘 산화막으로 이루어진 절연막을 개재한 것을 특징으로 하는 반도체 장치용 기판.
(부기 3) 부기 1 기재의 반도체 장치용 기판으로서,
상기 실리콘 기판의 제 2 면은 유기 절연막으로 이루어진 절연층으로 피복되어 있는 것을 특징으로 하는 반도체 장치용 기판.
(부기 4) 부기 1 기재의 반도체 장치용 기판으로서,
상기 실리콘 기판의 제 2 면은 유기 절연막으로 이루어진 절연층으로 피복되어 있는 것을 특징으로 하는 반도체 장치용 기판.
(부기 5) 부기 1 기재의 반도체 장치용 기판으로서,
상기 배선층은 절연층과 도전층이 교대로 중첩된 다층 구조를 갖는 것을 특징으로 하는 반도체 장치용 기판.
(부기 6) 부기 1 기재의 반도체 장치용 기판으로서,
상기 실장 단자의 각뿔 형상은 실리콘 기판의 결정면에 의해 형성되는 형상인 것을 특징으로 하는 반도체 장치용 기판.
(부기 7) 부기 6 기재의 반도체 장치용 기판으로서,
상기 실리콘 기판의 제 1 및 제 2 면은 실질적으로 실리콘 결정의 (001)면을 따르고 있는 것을 특징으로 하는 반도체 장치용 기판.
(부기 8) 부기 7 기재의 반도체 장치용 기판으로서,
상기 실장 단자는 각뿔 형상인 것을 특징으로 하는 반도체 장치용 기판.
(부기 9) 부기 1 기재의 반도체 장치용 기판으로서,
상기 실장 기판의 선단은 상기 실리콘 기판의 제 2 면으로부터 돌출하는 것을 특징으로 하는 반도체 장치용 기판.
(부기 10) 실리콘 기판의 제 1 면에 각뿔 형상의 오목부를 형성하는 오목부형성 공정과,
상기 실리콘 기판의 제 1 면과 상기 오목부의 내면에 절연막을 형성하는 절연 공정과,
실장 단자가 되는 도전층을 상기 오목부 내에 형성하는 단자 형성 공정과,
상기 오목부 내의 도전층에 전기적으로 접속한 도전층을 포함하는 배선층을 상기 실리콘 기판의 제 1 면에 형성하는 배선층 형성 공정과,
상기 실리콘 기판을 상기 제 1 면과는 반대측의 제 2 면측으로부터 제거하고, 상기 오목부 내에 형성한 도전층의 일부를 돌출한 상태에서 노출시키는 제거 공정을 갖는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
(부기 11) 부기 10 기재의 반도체 장치용 기판의 제조 방법으로서,
상기 오목부 형성 공정은 상기 실리콘 기판의 소정의 부위를 이방성 에칭에 의해 4각뿔 형상으로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
(부기 12) 부기 10 기재의 반도체 장치용 기판의 제조 방법으로서,
상기 제거 공정의 후에 상기 실리콘 기판의 제 2 면에 절연막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
(부기 13) 부기 12 기재의 반도체 장치용 기판의 제조 방법으로서,
상기 제 2 면에 절연막을 형성하는 공정은 실리콘 산화막을 형성하는 공정인 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
(부기 14) 부기 12 기재의 반도체 장치용 기판의 제조 방법으로서,
상기 제 2 면에 절연막을 형성하는 공정은 유기 절연막을 도포하여 형성하는 공정인 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
(부기 15) 부기 10 기재의 반도체 장치용 기판의 제조 방법으로서,
상기 제거 공정은 상기 실리콘 기판의 제 2 면을 연삭하는 제 1 공정과, 상기 제 1 공정의 후에 연삭면을 에칭에 의해 더 제거하여 상기 실장 기판의 선단을 돌출시키는 제 2 공정을 포함하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
(부기 16) 부기 1 내지 9 중 어느 하나 기재의 반도체 장치용 기판과, 전극 패드에 금속 범프가 설치된 반도체 소자를 갖는 반도체 패키지로서,
상기 반도체 장치용 기판의 실장 단자의 선단이 상기 반도체 소자의 금속 범프에 파고 들어간 상태에서 접속된 것을 특징으로 하는 반도체 패키지.
(부기 17) 부기 1 내지 9 중 어느 하나 기재의 반도체 장치용 기판과, 전극 패드에 금속 범프가 설치된 반도체 소자를 갖는 반도체 패키지로서,
상기 반도체 소자는, 상기 반도체 장치용 기판의 배선층 위에 탑재되며, 각뿔 형상의 상기 실장 단자를 외부 접속 단자로서 이용한 것을 특징으로 하는 반도체 패키지.
(부기 18) 반도체 소자와 패키지 기판 사이에, 부기 1 내지 9 중 어느 하나 기재의 반도체 장치용 기판의 제 1 면측에 반도체 소자를 탑재하고, 상기 제 1 면과는 반대측의 제 2 면측에 패키지 기판을 접속하고, 상기 반도체 소자와 상기 패키지 기판을 상기 반도체 장치용 기판을 통하여 전기적으로 접속한 것을 특징으로 하는 반도체 패키지.
상술한 바와 같이 본 발명에 의하면, 다음에 기술하는 여러 효과를 실현할 수 있다.
청구항 1 기재의 발명에 의하면, 예컨대 특수한 처리 장치를 필요로 하지 않고 에칭에 의해 실리콘 기판에 대하여 각뿔 형상의 오목부를 용이하게 형성할 수 있기 때문에, 이러한 오목부를 이용하여 각뿔 형상의 실장 단자를 용이하게 제조 할 수 있다. 또한, 실장 단자의 선단이 각뿔 형상의 정점이기 때문, 실장 단자를 접속하는 상대방측에 실장 단자의 선단을 파고 들어가게 할 수 있어, 양호한 전기적 접촉 및 실장 신뢰성을 얻을 수 있다.
청구항 2 기재의 발명에 의하면, 실리콘 산화막에 의해 실장 단자와 실리콘 기판 사이를 절연할 수 있다.
청구항 3 기재의 발명에 의하면, 실장 단자와 실리콘 기판의 제 2 면 사이를 확실하게 절연할 수 있다.
청구항 4 기재의 발명에 의하면, 실리콘 기판의 결정면의 에칭 레이트의 차이에 의해서 용이하게 4각뿔 형상의 오목부를 실리콘 기판중에 형성할 수 있고, 따라서 4각뿔 형상의 실장 단자를 용이하게 형성할 수 있다.
청구항 5 기재의 발명에 의하면, 예컨대 특수한 처리 장치를 필요로 하지 않고 에칭에 의해 실리콘 기판에 대하여 각뿔 형상의 오목부를 용이하게 형성할 수 있기 때문에, 이러한 오목부를 이용하여 각뿔 형상의 실장 단자를 용이하게 제조 할 수 있다. 또한, 실장 단자의 선단이 각뿔 형상의 정점이기 때문, 실장 단자를 접속하는 상대방측에 실장 단자의 선단을 파고 들어가게 할 수 있어, 양호한 전기적 접촉 및 실장 신뢰성을 얻을 수 있다.
청구항 6 기재의 발명에 의하면, 이방성 에칭을 사용함으로써 각뿔 형상의 오목부를 용이하게 형성할 수 있다.
청구항 7 기재의 발명에 의하면, 실장 단자의 정점부의 바로 앞까지 연삭에 의해 실리콘 기판을 제거하고, 그 후에 에칭에 의해 실리콘 기판만을 제거하여 실장 단자의 정점부를 노출시킬 수 있어, 단시간에 실장 단자를 노출시킬 수 있다.
청구항 8 기재의 발명에 의하면, 반도체 장치용 기판의 실장 단자와 반도체 사이에서 양호한 전기적 접촉 및 실장 신뢰성을 달성할 수 있다.
청구항 9 기재의 발명에 의하면, 반도체 패키지의 외부 접속 단자는 각뿔 형상으로 되므로, 반도체 패키지를 회로 기판에 실장할 때에 양호한 전기적 접속 및 실장 신뢰성을 얻을 수 있다.
청구항 10 기재의 발명에 의하면, 청구항 1 내지 4 중 어느 한 항 기재의 반도체 장치용 기판은 미세 구조로 하는 것이 용이하기 때문에, 패키지 기판을 미세 구조로 하지 않아도, 미세 구조를 갖는 반도체 소자를 패키지 기판에 탑재할 수 있어, 용이하게 반도체 패키지를 형성할 수 있다.

Claims (10)

  1. 실리콘 기판과,
    상기 실리콘 기판의 제 1 면과 제 2 면 사이를 관통하여 연장(extend)하고, 선단이 상기 제 1 및 제 2 면의 어느 한편으로부터 돌출한 각뿔 형상의 실장 단자와,
    상기 실리콘 기판의 제 1 면에 형성되어 상기 실장 단자에 전기적으로 접속된 도전층을 포함하는 배선층으로 이루어지는 것을 특징으로 하는 반도체 장치용 기판.
  2. 제 1 항에 있어서,
    상기 실장 단자와 상기 실리콘 기판 사이에 실리콘 산화막으로 이루어진 절연막을 개재한 것을 특징으로 하는 반도체 장치용 기판.
  3. 제 1 항에 있어서,
    상기 실리콘 기판의 제 2 면은 유기 절연막으로 이루어진 절연층으로 피복되어 있는 것을 특징으로 하는 반도체 장치용 기판.
  4. 제 1 항에 있어서,
    상기 실장 단자의 각뿔 형상은 실리콘 기판의 결정면에 의해 형성되는 형상인 것을 특징으로 하는 반도체 장치용 기판.
  5. 실리콘 기판의 제 1 면에 각뿔 형상의 오목부를 형성하는 오목부 형성 공정과,
    상기 실리콘 기판의 제 1 면과 상기 오목부의 내면에 절연막을 형성하는 절연 공정과,
    실장 단자가 되는 도전층을 상기 오목부 내에 형성하는 단자 형성 공정과,
    상기 오목부 내의 도전층에 전기적으로 접속한 도전층을 포함하는 배선층을 상기 실리콘 기판의 제 1 면에 형성하는 배선층 형성 공정과,
    상기 실리콘 기판을 상기 제 1 면과는 반대측의 제 2 면측으로부터 제거하고, 상기 오목부 내에 형성한 도전층의 일부를 돌출한 상태에서 노출시키는 제거 공정을 갖는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 오목부 형성 공정은 상기 실리콘 기판의 소정 부위를 이방성 에칭에 의해 각뿔 형상으로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법
  7. 제 5 항에 있어서,
    상기 제거 공정은, 상기 실리콘 기판의 제 2 면을 연삭하는 제 1 공정과, 상 기 제 1 공정의 후에 연삭면을 더 에칭에 의해 제거하여 상기 실장 기판의 선단을 돌출시키는 제 2 공정을 포함하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 반도체 장치용 기판과, 전극 패드에 금속 범프가 설치된 반도체 소자를 갖는 반도체 패키지로서,
    상기 반도체 장치용 기판의 실장 단자의 선단이 상기 반도체 소자의 금속 범프에 파고 들어간 상태에서 접속된 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 반도체 장치용 기판과, 전극 패드에 금속 범프가 설치된 반도체 소자를 갖는 반도체 패키지로서,
    상기 반도체 소자는, 상기 반도체 장치용 기판의 배선층 위에 탑재되고, 각뿔 형상의 상기 실장 단자를 외부접속 단자로서 이용한 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 반도체 장치용 기판의 제 1 면측에 반도체 소자를 탑재하고, 상기 제 1 면과는 반대측인 제 2 면측에 패키지 기판을 접속하여, 상기 반도체 소자와 상기 패키지 기판을 상기 반도체 장치용 기판을 통하여 전기적으로 접속한 것을 특징으로 하는 반도체 패키지.
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