KR20020090301A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20020090301A
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KR
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semiconductor device
external connection
wiring pattern
connection terminal
wire
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다카이케에이지
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 반도체 기판 위에 형성된 트랜지스터 또는 다른 반도체 소자(element), 이 소자들을 외부 회로로 접속시키는 외부 접속 단자, 및 반도체 소자의 전극을 외부 접속 단자로 접속시키는 배선 패턴을 갖도록 설치되고, 상기 외부 접속 단자는 도전성 재료를 포함하는 와이어에 의해 형성되고, 상기 배선 패턴에 본딩된 와이어의 부분은 상기 배선 패턴을 형성하는 금속층 내에 묻히는 반도체 디바이스를 제공한다. 상기 반도체 디바이스의 제조 방법도 또한 기재되어 있다.

Description

반도체 디바이스 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF PRODUCTION OF SAME}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 특히 반도체 웨이퍼의 전극 형성면 위에 외부 접속 단자를 형성함으로써 제조된 반도체 디바이스 및 그 제조 방법에 관한 것이다.
도 12a 내지 도 12i는 반도체 웨이퍼의 전극 형성면 위에 외부 접속 단자로서 금속 포스트(post)로 형성된 반도체 디바이스의 제조 방법을 나타낸다. 우선, 이 제조 방법에서, 전극(12)이 노출되고 패시베이션(passivation) 막(14)에 의해 피복된 반도체 웨이퍼(10)의 전극 형성면(도 12a)은 스퍼터링에 의해 도전층(16)으로 피복된다(도 12b). 다음으로, 상기 도전층(16)의 표면은 감광 레지스트(18)에 의해 피복되고(도 12c), 그 후 상기 감광 레지스트(18)는 노광되고 현상되어 상기 도전층(16)의 표면에 배선 패턴을 형성하기 위한 부위를 노출시킨다(도 12d).
상기 전극(12)은 예를 들면 반도체 웨이퍼(10)의 전극 형성면의 주변에 극히고밀도로 장치된다. 도 12e에 나타낸 것처럼, 배선 패턴(20)은 구리로 도전층(16)의 노출된 표면을 전해도금함으로써 형성된다. 상기 배선 패턴(20)은 상기 외부 접속 단자의 배치 공간을 확보하기 위해 상기 전극(12)으로부터 인출하여 형성된다.
다음으로, 상기 감광 레지스트(18)은 제거되고, 상기 배선 패턴(20) 및 도전층(16)의 표면은 드라이(dry) 필름(22)에 의해 피복된다(도 12f). 이 드라이 필름(22)는 외부 접속 단자를 형성하는 구리 포스트(24)를 형성하기 위한 것이다(도 12g). 상기 드라이 필름(22)는 노광되고 현상되어 상기 배선 패턴(20) 위에 구리 포스트(24)를 형성하기 위한 부위에 도금용 홀을 형성한다. 이 부위를 구리로 전해도금함으로써, 구리는 홀을 도금할 때 쌓아 올려지고, 높이가 약 100 ㎛인 금속 포스트(24)가 형성된다. 다음으로, 상기 구리 포스트(24)의 표면은 장벽층(26)을 형성하기 위해 니켈, 팔라듐 등으로 순차적으로 도금된다.
상기 드라이 필름(22)는 제거되고, 그 후 전극 형성면에 노출된 상기 도전층(16)의 부위는 에칭으로 제거된다(도 12h). 이런 식으로, 상기 반도체 웨이퍼(10)의 전극 형성면은 배선 패턴(20)을 통해 전극(12)와 전기적으로 접속된 구리 포스트(24)로 형성된다.
다음으로, 도 12i에 나타낸 것처럼, 상기 반도체 웨이퍼(10)의 전극 형성면은 밀봉용 수지(28)로 피복된다. 상기 수지(28)은 실질적으로 상기 구리 포스트(24)와 동일한 두께로 형성된다. 상기 구리 포스트(24)의 선단면은 수지(28)의 표면에 노출된다. 수지 밀봉 후, 땜납 볼은 장벽층(26)의 표면에 놓이고 상기 땜납은 땜납 범프를 형성하기 위해 리플로우(reflow)된다(도시되지 않음). 최종적으로, 상기 반도체 웨이퍼(10)는 칩 사이즈인 반도체 디바이스를 얻기 위해 상기 수지(28)와 함께 다이스(dice)될 수 있다.
도 13a 내지 도 13i는 칩 사이즈인 반도체 디바이스의 제조를 위한 또다른 방법을 나타낸다. 이 제조 방법에 의해 얻은 상기 반도체 디바이스는 외부 접속 단자로서 사용하기 위한 L자 형상으로 굽은 금 와이어를 갖는다. 도 13a 내지 13e에 나타낸 단계는 기본적으로 도 12a 내지 12e에 나타낸 단계와 다르지 않다. 그러나 이 방법에서 배선 패턴(20)은 수지로 밀봉되지 않았다. 배선 패턴(20)은 반도체 디바이스의 외측면에 노출되게 남겨질 수 있도록 금 도금에 의해 형성된다.
도 13f에 나타낸 것처럼, 감광 레지스트(18)(도 13e)는 제거된다. 다음으로, 도 13g에 나타낸 것처럼, 전극 형성면은 레지스트에 의해 피복되고, 배선 패턴(20) 위에 후에 금 와이어를 본딩할 부위에 개구 홀(30a)이 형성된다. 전극 형성면은 금 와이어를 본딩한 후 보강(reinforcement) 도금으로 금 와이어의 외측면만을 피복하기 위해 레지스트(30)에 의해 피복된다. 도 13h에 나타낸 것처럼, 금 와이어는 개구(30a)에 맞추어(도 13g) 배선 패턴(20)에 본딩된다. 다음으로, 금 와이어는 L자 형상으로 굽혀지고 그 선단은 외부 접속 단자(32)을 형성하기 위해 절단된다. 금 와이어의 외측면은 와이어를 보강하기 위해 도금되고(도금 재료는 도면에서 나타나지 않음), 그 후 레지스트(30)은 제거되고, 도 13i에 나타낸 것처럼, 상기 도전층(16)의 노출 부위는 에칭에 의해 제거된다.
이런 식으로, 반도체 웨이퍼(10)의 전극 형성면에는 배선 패턴(20)을 통해전극(12)와 전기적으로 접속된 외부 접속 단자(32)가 형성된다. 최종적으로, 반도체 웨이퍼(10)은 L자 형상으로 굽은 와이어로 된 외부 접속 단자가 설치된 반도체 디바이스를 얻기 위해 다이싱(dicing)된다.
상술한 도 12a 내지 12i 및 도 13a 내지 13i에서 나타낸 실시예에서, 도전층(16)은 패시베이션 막(14) 위에 형성되었지만, 폴리이미드 필름에 의해 패시베이션 막(14)을 피복하고 폴리이미드 필름의 표면 위에 도전층(16)을 형성할 수도 있다.
외부 접속 단자로서 구리 포스트를 사용한 반도체 디바이스를 제조하는 단계 및 외부 접속 단자로서 L자 형상으로 굽은 금 와이어를 사용한 반도체 디바이스를 제조하는 단계는 도 14 및 15에 나타내고 있다. 상기 단계는 그 위에 형성된 전극 단자에 전기적으로 접속되는 외부 접속 단자를 형성하기 위해 반도체 웨이퍼를 처리한 뒤 상기 반도체 웨이퍼를 다이싱함으로써 칩 사이즈인 반도체 디바이스를 제조한다. 이런 식으로, 종래 기술 방법은 복잡한 단계를 이용하므로, 제조 효율이 감소하고 제조 비용이 증가하는 문제점이 있다.
또한, 종래 기술의 제조 방법에 의해 제조된 반도체 디바이스를 보드에 실장할 때 아래와 같은 문제점이 있었다: 외부 접속 단자로서 구리 포스트를 사용한 반도체 디바이스를 땜납에 의해 실장할 때, 상기 땜납은 메니스커스(meniscus)를 형성하지 않고 상기 외부 접속 단자는 신뢰성있게 보드와 본딩되지 않는다. 금 와이어를 L자 형상으로 굽힘으로써 형성된 외부 접속 단자를 갖게 설치된 반도체 디바이스를 실장할 때, 부분적으로는 외부 접속 단자의 높이가 약 700 내지 800 ㎛라는 사실 때문에, 상기 반도체 디바이스 및 상기 보드는 서로 떨어져서 본딩된다.
본 발명은 반도체 웨이퍼를 처리함으로써 반도체 디바이스를 제조하는 종래 기술의 제조 방법에서의 문제점을 해결하기 위한 것이다. 본 발명의 목적은 좀더 간단한 방법에 의해 제조될 수 있어서 제조 효율을 향상시키고 고밀도로 외부 접속 단자를 배치할 수 있고, 따라서 좀더 많은 핀을 취급할 수 있는 고신뢰성을 갖는 반도체 디바이스 및 그 제조 방법을 제공하는 것이다.
도 1a 내지 1i는 본 발명의 제 1 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 도면이다.
도 2a 내지 2h는 본 발명의 제 2 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 디바이스의 제조 방법의 플로 차트이다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 디바이스의 제조 방법의 플로 차트이다.
도 5는 반도체 웨이퍼의 전극 형성면을 피복하는 감광 레지스트의 에칭 상태의 평면도이다.
도 6은 다이싱(dicing) 전 많은 반도체 디바이스를 형성하기 위한 반도체 웨이퍼의 도면이다.
도 7a는 본 발명에 따른 반도체 디바이스에서 배선 패턴과 외부 접속 단자를 본딩하는 부위의 확대 단면도이고, 도 7b는 종래 기술의 반도체 디바이스에서 배선 패턴과 외부 접속 단자를 본딩하는 부위의 확대 단면도이다.
도 8a는 본 발명에 따른 또다른 반도체 디바이스에서 배선 패턴과 외부 접속 단자를 본딩하는 부위의 확대 단면도이고, 도 8b는 종래 기술의 또다른 반도체 디바이스에서의 배선 패턴과 외부 접속 단자를 본딩하는 부위의 확대 단면도이다.
도 9a 내지 9c는 본 발명에서 도전층과 구리 와이어 또는 금 와이어의 본딩을 설명하기 위한 도면이다.
도 10a는 보드 위에 실장된 본 발명에 따른 반도체 디바이스의 도면이고, 도 10b는 보드 위에 실장된 종래 기술의 반도체 디바이스의 도면이다.
도 11a는 보드 위에 실장된 본 발명에 따른 또다른 반도체 디바이스의 도면이고, 도 11b는 보드 위에 실장된 종래 기술의 또다른 반도체 디바이스의 도면이다.
도 12a 내지 12i는 종래 기술의 반도체 디바이스의 제조 방법을 설명하는 도면이다.
도 13a 내지 13i는 종래 기술의 반도체 디바이스의 또다른 제조 방법을 설명하는 도면이다.
도 14는 도 12a 내지 12i에 나타낸 종래 기술의 반도체 디바이스의 제조 방법의 플로 차트이다.
도 15는 도 13a 내지 13i에서 나타낸 종래 기술의 반도체 디바이스의 제조 방법의 플로 차트이다.
도면의 주요부분에 대한 부호의 설명
10 반도체 웨이퍼 12 전극
14 패시베이션 막 16 도전층
18 감광 레지스트 20 배선 패턴
22 드라이 필름 24 구리 포스트
26 장벽층 28 수지
30 레지스트 30a 개구 홀
32 외부 접속 단자 40 보드
상기 목적을 달성하기 위해, 본 발명의 제 1 태양에 따라, 반도체 기판 위에 형성된 트랜지스터와 같은 반도체 소자(element), 이 소자들을 외부 회로로 접속시키는 외부 접속 단자, 및 상기 반도체 소자의 전극을 상기 외부 접속 단자로 접속시키는 배선 패턴이 설치되고, 상기 외부 접속 단자는 도전성 재료로 이루어진 와이어에 의해 형성되고, 상기 배선 패턴에 본딩된 와이어의 부분은 상기 배선 패턴을 형성하는 금속층 내에 묻히는 반도체 디바이스를 제공한다.
상기 배선 패턴을 형성하는 금속층은 구리 도금, 금 도금 등에 의해 형성되는 것이 바람직하다.
상기 외부 접속 단자를 형성하는 도전성 재료의 와이어로서, 금 와이어, 구리 와이어 등을 사용하는 것이 바람직하다.
상기 금속층 및 상기 와이어는 동일 재료로 제조되는 것이 더 바람직하다. 따라서, 상기 금속층이 금 도금에 의해 형성되고 상기 와이어가 금을 포함하거나상기 금속층이 구리 도금에 의해 형성되고 상기 와이어가 구리를 포함하는 것이 바람직하다.
상기 외부 접속 단자는 상기 배선 패턴을 형성하는 금속층의 재료에 의해 피복될 수 있다.
상기 배선 패턴이 형성되는 반도체 디바이스의 표면은 상기 외부 접속 단자를 노출시키도록 밀봉될 수 있다.
본 발명의 제 2 태양에 따라, 반도체 기판 위에 형성된 반도체 소자, 상기 소자들을 외부 회로에 접속시키는 외부 접속 단자, 및 상기 반도체 소자의 전극을 상기 외부 접속 단자에 접속시키는 배선 패턴이 설치되고,
상기 전극이 형성된 상기 반도체 기판의 전면(全面) 위에 도전층을 형성하는 단계, 상기 외부 접속 단자가 접속되는 패드 및 상기 배선 패턴이 형성되는 부위에서 상기 도전층이 노출되도록 상기 도전층의 표면 위에 레지스트 패턴을 형성하는 단계, 외부 접속 단자를 형성하기 위해 상기 패드가 형성되는 부위에서 도전성 재료로 이루어진 와이어를 상기 도전층에 본딩하는 단계, 상기 도전층의 노출 부위에서 금속층을 형성하는 단계, 상기 레지스트를 제거하는 단계, 및 배선 패턴을 형성하기 위해 상기 레지스트를 제거함으로써 노출된 상기 도전층을 제거하는 단계를 포함하는 반도체 디바이스의 제조 방법을 제공한다.
상기 배선 패턴의 형성 후, 상기 외부 접속 단자가 노출되도록 상기 배선 패턴이 형성된 반도체 디바이스의 표면을 밀봉할 수 있다.
본 발명의 이들 그리고 다른 목적 및 특징은 첨부 도면을 참조한 이하 실시예의 설명에서 더 명료하게 될 것이다.
(실시예)
본 발명의 실시예는 첨부 도면을 참조하면서 이하에서 상세히 설명한다.
도 1a 내지 1i는 본 발명의 제 1 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 도면이다.
도 1a에 나타낸 것처럼, 전극(12)를 갖고 형성된 반도체 웨이퍼(10)의 표면은 상기 전극(12)가 노출되게 남도록 패시베이션 막(14)에 의해 피복된다. 본 실시예의 반도체 디바이스의 제조 방법에서, 도전층(16)은 반도체 웨이퍼(10)의 전극 형성면 위에 형성된다(도 1b). 본 실시예에서, 도전층(16)을 얻기 위해 크롬층이 스퍼터링에 의해 형성되고, 그 후 구리층이 스퍼터링에 의해 형성된다. 상기 패시베이션 막(14)의 표면은 보호 필름으로서 폴리이미드 또는 다른 전기적 절연층(도시하지 않음)으로 형성될 수 있고, 그 후 도전층(16)이 형성될 수 있다.
다음으로, 감광 레지스트(18)은 감광 레지스트(18)에 의해 도전층(16)의 표면을 피복하기 위해 반도체 웨이퍼(10)의 전체 전극 형성면 위에 코팅된다(도 1c). 감광 레지스트(18)은 노광되고 현상되어, 도 1d에 나타낸 것처럼, 도전층(16)의 표면 위에 재배선(rewiring)을 위한 배선 패턴 형성용 부위만이 노출되도록 패턴이 된다.
도 5는 감광 레지스트(18)로 노광 및 현상된 상태인 반도체 웨이퍼의 하나의 칩 단면의 평면도이다. 참조 번호 18은 반도체 웨이퍼(10)의 전극 형성면을 피복하는 감광 레지스트를 나타내고, 16a는 도전층(16)이 배선 패턴의 배치에 따라노출되어 남은 부위를, 16b는 배선 패턴의 선단부에 형성된 패드를 형성하는 부위를, 16c는 상기 전극(12)에 접속된 배선 패턴의 바닥 선단부의 부위를 의미한다.
본 실시예의 반도체 디바이스 제조 방법은 도 1e에 나타낸 것 같이 감광 레지스트(18)을 패턴닝한 후 패드를 형성하는 부위(16b)에 구리 와이어를 본딩하는 방법에 의한 외부 접속 단자(50)을 형성함에 특징이 있다. 와이어 본딩 시에, 구리 와이어의 팁(tip)은 볼 형상으로 용융되고, 상기 볼 형상 부위는 패드를 형성하는 부위(16b)와 본딩되고, 그 후 상기 와이어는 위로 당겨 올려지고 절단됨으로써, 볼 형상 부위로부터 돌출한 와이어로 된 돌기(50a)를 갖는 외부 접속 단자(50)이 형성된다. 이런 식으로, 외부 접속 단자(50)은 전극 형성면 위에 형성된 패드를 형성하는 모든 부위(16b)에 형성된다.
이 방법에서, 외부 접속 단자(50)은 와이어 본딩에 의해 형성되므로, 작업은 매우 효율적이다. 또한, 외부 접속 단자(50)은 종래 본딩 툴(tool)을 사용하여 형성될 수 있다. 또한, 구리 와이어의 팁은 볼 형상으로 되어 도전층(16)과 본딩되고, 그 후 구리 와이어가 외부 접속 단자(50)을 형성하기 위해 위로 당겨 올려지면서 절단되기 때문에, 종래 기술과 같이 와이어를 L자 형상으로 굽히는 동작이 필요하지 않고, 외부 접속 단자(50)의 치수 및 형상을 균일하게 유지시키는 것이 쉽고, 작업은 효율적으로 수행될 수 있다.
다음으로, 도전층(16)의 노출면은 도 1f에 나타낸 것처럼 배선 패턴(52)을 형성하기 위해 구리로 전해도금된다. 이 때, 예시한 것처럼, 외부 접속 단자(50)의 표면은 또한 구리 도금에 의해 피복된다. 다음으로, 외부 접속 단자의 표면 및배선 패턴(52)의 표면은 실장시에 땜납의 확산을 방지하기 위해 도금된다. 본 실시예에서, 니켈, 팔라듐, 및 금으로 순차적으로 도금되었다.
다음으로, 도 1g에 나타낸 것처럼, 감광 레지스트(18)(도 1f)는 반도체 웨이퍼(10)의 전극 형성면으로부터 제거되고, 그 후 도전층(16)의 노출 부위는 에칭되어 제거된다(도 1h). 0.5 내지 1 ㎛의 두께를 갖는 도전층(16)은 5 내지 20 ㎛의 두께를 갖는 배선 패턴(52)을 형성하는 구리 도금보다 훨씬 얇아서, 쉽게 제거될 수 있고, 도전층(16) 제거용 에칭은 실질적으로 배선 패턴(52) 위에 영향을 미치지 않는다. 도전층(16)의 노출 부위는 레지스트 등에 의해 배선 패턴(52)를 피복하지 않고 제거될 수 있다. 이 때문에, 패시베이션 막(14)는 노출되고 배선 패턴(52)은 독립적으로 된다.
다음으로, 반도체 웨이퍼(10)의 전극 형성면은 배선 패턴(52) 및 패시베이션 막(14)을 밀봉하기 위해 수지(28)로 밀봉된다(도 1i). 수지 밀봉 단계에서, 밀봉 몰드를 사용한 전달 몰드 방법(transfer mold method) 또는 포팅 방법(potting method)을 사용한다. 수지 밀봉 단계로, 수지 밀봉된 표면으로부터 돌출된 외부 접속 단자(50)을 갖는 반도체 웨이퍼(10)을 얻는다. 도 6은 이렇게 얻어진 반도체 웨이퍼(10)를 나타낸다. 이를 다이싱함으로써, 개별적인 반도체 디바이스(54)가 얻어진다.
도 2a 내지 2h는 본 발명의 제 2 실시예에 따른 반도체 디바이스의 제조 방법을 설명하는 도면이다. 본 실시예의 제조 방법은 기본적으로 상기 실시예의 제조 방법과 동일하지만, 본 실시예에서는, 반도체 웨이퍼의 전극 형성면 위에 리와이어링을 위한 배선 패턴을 형성한 후, 전극 형성면은 최종 제품에서 수지 밀봉 없이 그대로 남는다.
도 2a에서 나타낸 것처럼, 전극(12)를 갖고 형성된 반도체 웨이퍼(10)의 표면은 전극(12)가 노출되게 패시베이션 막(14)에 의해 피복되고, 그 후 도 2b에 나타낸 것처럼 도전층(16)이 형성된다. 본 실시예에서, 크롬, 티타늄-텅스텐 합금, 및 금이, 도전층(16)을 형성하기 위해 스퍼터링에 의해 전극 형성면 위에 그 순서대로 퇴적된다.
다음으로, 감광 레지스트(18)은 도전층(16)의 표면 위에 코팅되고, 그 후 감광 레지스트(18)은 노광되고 현상되어서(도 2d), 이후 배선 패턴을 형성하는 부위(16a)(도 5), 패드를 형성하는 부위(16b)(도 5), 및 도전층(16)의 표면에서 전극(12)와 접속하는 부위(16c)를 노출시키도록 패턴닝한다.
다음으로, 도 2e에 나타낸 것처럼, 금 와이어는 외부 접속 단자(60)을 형성하기 위해 패드를 형성하는 부위(16b)에 본딩된다. 또한 금 와이어를 사용하여 외부 접속 단자(60)를 형성할 때, 그 상부에 돌기(60a)를 갖는 외부 접속 단자(60)은, 상기 실시예와 동일한 방식으로, 금 와이어의 팁을 볼 형상으로 용융하고, 볼 형상 부위를 패드를 형성하는 부위(16b)에 본딩하고, 그 후 와이어를 위로 당겨 올려서 절단함으로써 형성된다.
도금 전력 공급층으로서 도전층(16)을 사용하여, 도전층(16)의 노출면은 도 1f에 나타낸 것처럼 배선 패턴(62)을 형성하기 위해 금으로 전해 도금된다. 본 실시예에서, 배선 패턴(62)는 최종 제품에서 반도체 디바이스의 외측면에 노출되므로, 배선 패턴(62)는 금 도금에 의해 형성된다. 예시한 것처럼, 금 도금에 의해, 외부 접속 단자(60)의 표면도 또한 금 도금으로 피복된다.
다음으로, 도 2g에 나타낸 것처럼, 감광 레지스트(18)(도 2f)은 반도체 웨이퍼(10)의 전극 형성면으로부터 제거되고, 그 후 도전층(16)의 노출 부위는 에칭되어 제거된다(도 2h). 이 때문에, 패시베이션 막(14)는 노출되고 배선 패턴은 독립적으로 된다.
반도체 디바이스는 반도체 웨이퍼를 개별적인 칩으로 다이싱함으로써 얻어진다. 또한 본 실시예의 경우에서, 배선 패턴(62)를 독립적으로 만든 후(도 2h에서 설명된 단계 후), 외부 접속 단자의 팁을 노출시키도록 수지(도시하지 않음)에 의해 반도체 웨이퍼(10)의 전극 형성면을 피복할 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 디바이스의 제조 방법의 플로 차트이고, 도 4는 제 2 실시예에 따른 제조 방법의 플로 차트이다.
도 3 및 4에 나타낸 본 발명의 방법과 도 14 및 15에 나타낸 종래 기술의 반도체 디바이스 제조 방법과 비교하면, 외부 접속 단자로서 구리 포스트를 형성함으로써 반도체 디바이스를 제조하는 종래 기술의 방법의 경우에(도 14), 구리 포스트(24)를 형성하기 위해 드라이 필름을 적층하거나 구리 도금에 의해 구리 포스트(24)를 쌓아 올리는 조작이 필요했다. 이에 반해, 본 발명의 방법에 따르면, 외부 접속 단자가 구리 와이어 또는 금 와이어를 사용한 와이어 본딩에 의해 형성되므로, 제조 공정은 간단화될 수 있고, 외부 접속 단자는 쉽게 형성될 수 있다.
와이어를 L자 형상으로 굽혀서(도 15) 외부 접속 단자를 형성함으로써 반도체 디바이스를 제조하는 종래 기술의 방법의 경우에, 와이어를 L자 형상으로 굽히는 단계가 필요하다. 또한, 외부 접속 단자에 보강 도금을 하기 위해 레지스트를 코팅하고, 상기 레지스트를 노광 및 현상하는 조작이 필요하다. 이에 반해, 본 발명의 방법에 따르면, 간단한 와이어 본딩 단계에 의해 외부 접속 단자를 형성할 수 있다. 또한, 외부 접속 단자는 레지스트를 코팅, 노광, 및 현상할 필요 없이 배선 패턴을 형성하기 위한 구리 도금에 의해 보강 도금된다.
본 발명의 방법에 의해 제조된 반도체 디바이스는 외부 접속 단자 및 배선 패턴 사이의 본딩 부위에서 종래 기술의 반도체 디바이스의 구성과 다른 구성을 가지므로, 종래 기술의 반도체 디바이스와 다른 작용 및 효과를 나타낸다. 도 7a 및 7b와 도 8a 및 8b는 본 발명에 따른 반도체 디바이스의 제조 방법 및 종래 기술의 반도체 디바이스의 제조 방법에 의해 얻는 반도체 디바이스의 외부 접속 단자 및 배선 패턴의 본딩 부위의 확대 단면도이다. 도 7a 및 7b는 배선 패턴의 형성 후 수지로 전극 형성면을 밀봉하는 반도체 디바이스의 실시예를 나타내고, 도 8a 및 8b는 배선 패턴이 노출된 반도체 디바이스의 실시예를 나타낸다.
도 7a 및 도 8a에 나타낸 것처럼, 본 발명에 따른 반도체 디바이스의 제조 방법의 경우에, 도전층(16)을 형성한 후, 구리 와이어 또는 금 와이어는 외부 접속 단자(50 및 60)을 형성하기 위해 도전층(16)에 직접 본딩되고, 그 후 배선 패턴(52 및 62)가 구리 도금 또는 금 도금에 의해 형성된다. 이에 반해, 종래 기술의 방법에서, 도 7b 및 8b에 나타낸 것처럼, 배선 패턴(20)이 형성된 후, 구리 포스트(24) 또는 금 와이어로 된 외부 접속 단자(32)는 배선 패턴(20)의 표면 위에 외부 접속단자로서 형성된다.
이런 식으로, 본 발명의 경우에, 외부 접속 단자(50 및 60)은 도전층(16)에 본딩되고, 외부 접속 단자(50 및 60)의 바닥측(본딩부)는 배선 패턴(52 및 62)를 형성하는 구리 도금층 또는 금 도금층 내에 묻힌다. 따라서, 본 발명에 따른 반도체 디바이스의 경우, 종래 기술의 것에 비해, 외부 접속 단자의 높이는 적어도 배선 패턴(52 및 62)의 두께만큼 낮춰질 수 있다. 이 때문에, 본 발명에 따른 반도체 디바이스의 제조 방법은 얇고 소형인 반도체 디바이스를 제조할 때 효과적이다. 또한, 도 8a 및 도 8b의 비교로부터 분명한 것처럼, 본 발명의 경우에, 외부 접속 단자(60)의 전체 높이는 낮아진다. 또한 이 때문에, 본 발명에 따르면, 반도체 디바이스는 전체적으로 소형으로 제조될 수 있다.
또한, 본 발명에 따른 반도체 디바이스의 제조 방법을 사용할 때, 구리 와이어 또는 금 와이어는 외부 접속 단자(50 및 60)을 형성하기 위해 도전층(16)에 직접 본딩되므로, 외부 접속 단자가 안정적으로 지지되면서 형성될 수 있는 이점이 있다.
도 9a 내지 9c는 패드를 형성하는 도전층(16)의 부위(16b)에 금 와이어를 본딩함으로써 형성되고, 패턴화된 레지스트(18)의 개구에서 노출된 외부 접속 단자(60)을 나타낸다. 도 9a는 패드를 형성하는 부위(16b)를 한정하는 레지스트(18)의 개구는 금 와이어의 본딩부 보다 더 크게 형성된다. 이 경우에, 금 와이어는 그 바닥에서 부위(16b)와 단지 본딩될 뿐이다. 도 9b는 개구가 도 9a의 경우보다 다소 작게 형성된 경우를 나타낸다. 금 와이어는 그 바닥에서부위(16b)와 본딩된다. 금 와이어의 본딩부의 측면의 일부는 감광 레지스트(18)의 측면과 접촉하고 있다. 도 9c는 개구가 금 와이어의 본딩부와 거의 동일한 크기인 경우를 나타낸다. 금 와이어의 바닥은 패드를 형성하는 부위(16b)에 본딩된다. 금 와이어의 본딩부의 측면은 감광 레지스트(18)의 측면과 전체적으로 접촉하고 있다.
이런 식으로, 도전층(16)에 직접 금 와이어 또는 구리 와이어를 본딩함으로써 외부 접속 단자를 형성하는 방법에 따르면, 금 와이어 또는 구리 와이어는 도전층(16)에 본딩되고, 금 와이어 또는 구리 와이어의 본딩부는 감광 레지스트(18)에 의해 지지되므로, 외부 접속 단자(50 및 60)의 경사를 막고, 금 와이어 또는 구리 와이어는 도전층(16)에 신뢰성있게 본딩될 수 있다. 또한, 도전층(16)에 외부 접속 단자(50 및 60)을 본딩하고, 그 후 구리 도금 또는 금 도금에 의해 도전층(16)이 피복되고, 외부 접속 단자(50 및 60)의 기저부(본딩된 부분)가 구리 도금 또는 금 도금에 의한 배선 패턴(52 및 62)에 묻혀 동시에 지지됨으로써, 외부 접속 단자(50 및 60)은 더 신뢰성있게 지지된다.
도 10a 및 10b와 도 11a 및 11b는 보드 위에 실장된 종래 기술의 반도체 디바이스에 대해 보드 위에 실장된 본 발명의 반도체 디바이스의 비교를 나타낸다.
도 10a 및 10b는 본 발명에 따른 반도체 디바이스(도 10a) 및 외부 접속 단자로 구리 포스트를 사용한 종래 기술의 반도체 디바이스(도 10b)의 비교를 나타낸다. 도 10b에 나타낸 것처럼, 구리 포스트(24)를 갖고 형성된 반도체 디바이스를 땜납(42)에 의해 보드(40)에 실장할 때, 구리 포스트(24)의 선단(先端) 면에 형성된 장벽층(26)만이 열악한 땜납 습윤성을 갖고 수지(28)의 표면에서 노출된다. 따라서, 땜납(42)는 때로는 구리 포스트와 본딩하기에 적합한 메니스커스를 형성하지 않는다. 이에 반해, 본 발명에 따른 반도체 디바이스를 실장할 때, 도 10a에 나타낸 것처럼, 외부 접속 단자(50)로부터 돌출한 돌기(50a)로 인해, 땜납(42)는 충분한 메니스커스를 형성하므로 상기 디바이스는 신뢰성있게 보드에 실장된다.
도 11a 및 11b는 배선 패턴이 노출된 본 발명의 반도체 디바이스(도 11a)와 종래 기술의 반도체 디바이스(도 11b)의 비교를 나타낸다. 도 11b에 나타낸 것처럼, 금 와이어를 L자 형상으로 굽힘으로써 형성된 외부 접속 단자(32)를 갖고 설치된 종래 기술의 반도체 디바이스를 보드(40)에 실장할 때, 외부 접속 단자(32)의 팁은 본딩을 위해 보드(40)과 접하게 되므로, 반도체 디바이스 및 보드(40)은 서로 떨어져 존재한다. 이에 반해, 보드(40)에 본 발명에 따른 반도체 디바이스를 실장할 때, 도 11a에 나타낸 것처럼, 땜납(42)는 외부 접속 단자(60)의 돌기(60a)에 메니스커스로 퇴적되므로, 반도체 디바이스 및 보드(40)은 신뢰성있게 본딩되고, 또한 반도체 디바이스 및 보드(40) 사이의 거리가 단축될 수 있다.
이런 식으로, 본 발명에 따른 반도체 디바이스는 보드에 신뢰성있게 실장될 수 있어서 보드와 양호한 전기적 접속과 같은 고신뢰성을 보장받을 수 있다.
본 발명은 예시의 목적으로 선택한 특정 실시예를 참조하면서 설명했지만, 본 발명의 기본 개념 및 범위를 벗어나지 않고도 당업자가 많은 변형을 할 수 있다는 것은 명백하다.
본 기재는 2001년 5월 25일에 출원된 일본국 특허출원번호 2001-157451에 포함된 주제와 관련된 것으로, 그 기재는 명백히 전체적으로 여기서 참조하고 있다.
본 발명의 반도체 디바이스 및 그 제조 방법에 따르면, 상술한 바대로, 와이어를 본딩함으로써 외부 접속 단자를 쉽게 형성할 수 있어서 반도체 디바이스 제조 단계를 간소화할 수 있다. 또한, 본 발명에 따르면, 반도체 디바이스의 생산 효율을 향상시키고 반도체 디바이스의 제조 비용을 절감할 수 있다. 본 발명은 외부 접속 단자가 고밀도로 설치될 수 있고, 더 많은 핀을 취급할 수 있게 한다. 또한, 외부 접속 단자가 보드와 신뢰성있게 본딩되는 고신뢰성의 반도체 디바이스를 제공할 수 있다.

Claims (18)

  1. 반도체 기판 위에 형성된 반도체 소자,
    상기 소자들을 외부 회로로 접속시키는 외부 접속 단자, 및
    반도체 소자의 전극을 외부 접속 단자로 접속시키는 배선 패턴이 설치되고,
    상기 외부 접속 단자는 도전성 재료로 이루어진 와이어에 의해 형성되고,
    상기 배선 패턴에 본딩된 와이어의 부분은 상기 배선 패턴을 형성하는 금속층 내에 묻히는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 배선 패턴을 형성하는 상기 금속층은 구리 도금 및 금 도금 중 하나에 의해 형성되는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 와이어는 금 와이어 및 구리 와이어로부터 선택되는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 금속층 및 상기 와이어의 재료가 동일한 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 금속층 및 상기 와이어의 재료가 금인 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 금속층 및 상기 와이어의 재료가 구리인 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 외부 접속 단자는 상기 배선 패턴을 형성하는 상기 금속층의 재료에 의해 피복되는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 배선 패턴이 형성되는 상기 반도체 디바이스의 표면이 상기 외부 접속 단자를 노출시키도록 밀봉되는 반도체 디바이스.
  9. 제 3 항에 있어서,
    상기 배선 패턴이 형성되는 상기 반도체 디바이스의 표면이 상기 외부 접속 단자를 노출시키도록 밀봉되는 반도체 디바이스.
  10. 반도체 기판 위에 형성된 반도체 소자, 상기 소자들을 외부 회로로 접속시키는 외부 접속 단자, 및 반도체 소자의 전극을 외부 접속 단자로 접속시키는 배선 패턴이 설치된 반도체 디바이스의 제조 방법에 있어서,
    상기 전극이 형성된 상기 반도체 기판의 전면(全面) 위에 도전층을 형성하는 단계,
    상기 외부 접속 단자가 접속되는 패드 및 상기 배선 패턴이 형성되는 부위에서 상기 도전층이 노출되도록 상기 도전층의 표면 위에 레지스트 패턴을 형성하는 단계,
    상기 패드가 외부 접속 단자를 형성하기 위해 형성되는 부위에서 도전성 재료로 이루어진 와이어를 상기 도전층에 본딩하는 단계,
    상기 도전층의 상기 노출 부위에서 금속층을 형성하는 단계,
    상기 레지스트를 제거하는 단계, 및
    배선 패턴을 형성하기 위해 상기 레지스트를 제거함으로써 노출되는 상기 도전층을 제거하는 단계를 포함하는 반도체 디바이스의 제조 방법.
  11. 제 10 항에 있어서,
    상기 배선 패턴은 구리 도금 및 금 도금 중 하나에 의해 형성되는 반도체 디바이스의 제조 방법.
  12. 제 10 항에 있어서,
    금 와이어 또는 구리 와이어가 상기 와이어로 사용되는 반도체 디바이스의 제조 방법.
  13. 제 10 항에 있어서,
    동일 재료가 상기 금속층 및 상기 와이어에 대해 사용되는 반도체 디바이스의 제조 방법.
  14. 제 10 항에 있어서,
    금이 상기 금속층 및 상기 와이어의 재료로 사용되는 반도체 디바이스의 제조 방법.
  15. 제 10 항에 있어서,
    구리가 상기 금속층 및 상기 와이어의 재료로 사용되는 반도체 디바이스의 제조 방법.
  16. 제 10 항에 있어서,
    상기 도전층의 노출 부위에서 상기 금속층을 형성할 때, 상기 외부 접속 단자가 상기 금속층의 재료에 의해 피복되는 반도체 디바이스의 제조 방법.
  17. 제 10 항에 있어서,
    상기 배선 패턴을 형성한 후, 상기 배선 패턴이 형성되는 상기 반도체 디바이스의 표면이 상기 외부 접속 단자가 노출되도록 밀봉되는 반도체 디바이스의 제조 방법.
  18. 제 12 항에 있어서,
    상기 배선 패턴을 형성한 후, 상기 배선 패턴이 형성되는 상기 반도체 디바이스의 표면이 상기 외부 접속 단자가 노출되도록 밀봉되는 반도체 디바이스의 제조 방법.
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