KR100745229B1 - 발광다이오드구조체및그의형성방법 - Google Patents

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Abstract

본 발명은 측 표면(에피택셜층에 대해 평행하지 않은 면)을 수직 방향(발광 활성층의 평면에 수직한 방향)에 대해 바람직한 각도로 형성하여 광 추출 효율을 개선하고 전체 광출력 효율을 증대시킬 수 있도록 한 반도체 발광 디바이스를 구성하는 방법에 관한 것이다. 디바이스 구조는 그의 성형으로 인해 활성 면적 수율의 손실이 과도하게 되지 않도록 하면서 효율이 개선되도록 선택된다. 따라서, 이 구조는 특성이 개선된 반도체 발광 디바이스를 저렴하게 대량 제조하는데 적합하다.

Description

발광 다이오드 구조체 및 그의 형성 방법{IMPROVED LIGHT EXTRACTION FROM A SEMICONDUCTOR LIGHT-EMITTING DEVICE VIA CHIP SHAPING}
본 발명은 반도체 발광 디바이스를 설계 및 제조하는 프로세스에 관한 것으로, 특히 광 추출 효율을 개선하고 디바이스들의 전체 광 출력을 증대시키는 프로세스에 관한 것이다.
반도체 발광 디바이스(LED)의 추출 효율은 반도체 재료의 광 굴절률(ns∼2.2-3.6)과 주변 매체, 특히 공기(na∼1.0) 또는 투광성 에폭시의 광 굴절률(ns∼1.5) 간의 큰 차이에 의해 제한된다. 이러한 굴절률의 큰 차이 때문에, 디바이스내의 광자가 반도체와 주변 매체 사이의 경계에 충돌할 때 내부 전 반사될(Totally-Internally-Reflected :TIR) 가능성이 크다.
에폭시에 의해 둘러싸인 (555㎚ 초과의 파장에 대해서 광학적으로 투명한) GaP 입방체의 경우, TIR을 피하기 위해서는 GaP(ns∼3.3)내의 λ＞555의 광자가 에폭시(ne∼1.5)를 가진 6개 경계들 중 하나의 경계에 충돌하는 각도가 θc=∼27°보다 작아야 한다. 투과가 가능하게 되는 이 제한된 각도 범위에 의해서 광자에 대한 "에스케이프 콘(escape cone)"이 결정된다. 4π 스테레디안(steradians)내의 어떤 방향으로도 방출 확률이 동일한 상태에서 광자가 GaP내로부터 방사된다면, 에스케이프 콘내의 임의의 경계에 충돌할 가능성은 33%이다. 프레스넬(fresnel) 반사를 고려하면, 에폭시내로 광자가 실제 투과될 가능성은 28.4%이다.
시판 LED는, 예를 들어 활성층 재 흡수, 내부 에피택셜층내에서의 흡수, 제한적인 오믹 콘택 반사도, 도핑된 영역내에서의 자유 캐리어 흡수와 같은 많은 광학적 손실 메카니즘을 포함하는 비 이상적인 디바이스이다. 특히, 낮은 내부 양자 효율의 방사층을 갖는 디바이스의 경우, 활성층으로 인한 손실 메카니즘 때문에, 방사후 활성층을 두 번 통과하는 일없이 디바이스를 벗어나는 광자들만으로 추출광이 제한될 수 있다. 이것이 암시하는 바는, 그러한 디바이스에서 얻을 수 있는 추출 효율에 대한 한계 범위가 (상기한 계산에 근거해 볼 때) 28.4%를 크게 넘어서지 못한다는 것이다. 설명 목적상, 방사 파장에서 밴드-밴드 프로세스(band to band process)에 대한 흡수 계수는 104 ㎝-1정도이다. 1㎛ 의 전형적인 두께를 가진 방사층을 통과하는 단일 통과의 광자가 흡수될 가능성은 63%이다. 양자 효율이 낮은 재료의 경우, 광자로서의 재방사 가능성은 예를 들어 ∼10% 정도로 낮다. 따라서, 1차적으로 초기의 광자가 비방사 프로세스(non-radiative process)로 흡수 전환될 가능성은 57%이다. 이러한 문제점은 다른 손실 메카니즘에 의해서 또한 대다수의 광자 궤적이 활성층의 수직 두께를 초과한다는 사실에 의해서 악화된다. 따라서, 디바이스를 벗어나는 대다수의 광은 경계에 처음 충돌하자마자 곧바로 반도체/주변 경계를 통과하여 전달되는 광이다. 이러한 광이 “제 1 통과"광이다. 도 1은 제 1 통과광, 전술한 광자 손실 메카니즘들의 일부 및 에스케이프 경로를 나타내는 개략도이다. “다중 통과(multi-pass)”광은 LED 칩의 표면들과 여러번 조우한 후에 칩을 벗어나는 광이다.
발광 활성 영역과 임의의 다른 흡수층의 두께를 감소시킴으로써 일부 손실들이 감소될 수 있다. 그러나, 재료 성장 및 디바이스 물성에서의 기본적인 제약요인(예를 들어, 캐리어 제한, 계면 재결합)으로 인해 활성층의 최소 두께가 제한되어, 적절한 방사 효율을 얻을 수 있게 된다. (방사 효율이 낮은 재료에 대한) 활성층의 두께는 내부 방사 효율과 추출 효율 간의 안배에 따라 선택된다. 최고 획득 가능 추출 효율의 디바이스는 대다수의 내부 방사 광이 제 1 통과 광이 되게 하는 반도체 LED 구조를 설계함으로써 얻을 수 있다. 실제, 비교적 높은 내부 양자 효율의 구조라 하더라도, 오믹 콘택으로 인한 손실 및 자유 캐리어 흡수로 인해 더 많은 제 1 경로 광을 추출하기 위한 설계가 여전히 요구된다. 광 추출을 개선하기 위한 한가지 해법은 칩의 형상 또는 기하학적 구조를 변형시키는 것이다.
그러한 하나의 형상으로는, Applied Physics(vol. 35, 1153(1964))라는 잡지에 프랭크린(Franklin) 등이 기고한 바와 같이, p-n 접합 영역이 절두면에 위치하거나 그 면에 근접(수㎛이내)하는 반전된 절두 원추형 디바이스(inverted truncated cone device)가 있다. 이 디바이스에 의하면, 순방향 광 방사 특성이 향상되며 또한 외부 효율이 개선된다. 원추형 부분의 성형 측벽(shaped sidewall)은 그 표면상에 충돌하는 광을 상부면을 향해 거의 수직 입사로 방향이 바뀐다. Infrared Physics 6, 1(1966)에서, 카르(Carr)는 최소의 상부 윈도 높이, 즉 이 높이 이외에서는 효율이 더 이상 증가하지 않는 높이를 제시하고 있으며, 또한 최대 효율을 위한 최적 각도 βm = (π/2-θc)/2(θc 는 내부 전반사의 임계각도임)를 제시하고 있다. 이러한 분석은 내부 흡수와 2차 반사를 무시한 것이다. 측정된 광은 디바이스의 상부 표면으로부터만 방사된 것이다. 고-플럭스(high-flux) 응용에서, 이들 디바이스(프랭크린 등 및 카르가 제시한 디바이스)는 그들이 LED로부터의 전체 추출 광의 40% 이상일 수 있는 측면광을 이용하지 못하고 있다는 점에서 최적이라고는 볼 수 없다. 또한, 이들 디바이스는 헤테로접합(heterojunction)을 이용하지 않고 있어, T=77K에서의 공개된 데이터에 비해 실내 온도에서의 주입 효율이 감소된다. 또한, 이 호모접합(homojunction) 디바이스의 상부 추출 윈도우는 p-n 접합 활성 영역내에서 발생된 광자들의 많은 부분에 대해 투광성이 아니다. GaAs LED의 내부 양자 효율이 전형적으로 (특히, T=77K에서) 100%에 근접하되, 외부 양자 효율의 측정 값이 상대적으로 작다는 것은(공기중에서 10% 미만), 측면광의 수집이 없고 투명도가 낮음으로 인해서 그 디바이스 구조의 추출 효율이 크게 감소되고 있음을 나타낸다.
“Sov. Phys. Tech. Phys. 23,476(1978)”에서, 알페로브(Alferov) 등은 이중 메사(mesa) 구조를 이용하는 또 다른 성형 LED를 개시하고 있는데, 이 성형 LCD는 디바이스에서는 다중 통과 광을 위한 그 디바이스의 활성 영역과 후면을 회피하는 우회(bounce) 경로를 제공함으로써 추출 효율을 개선시키고 있다. 그러나, 측벽 표면의 메사 에칭 때문에, 광 추출 및 다이 코스트(die cost)에서의 주요 파라미터인 측벽 각도의 제어가 불가능하다. 또한, 이중 메사 디바이스는 상부면과 활성 영역에 대한 면적비가 9이상임을 나타낸다. 이 면적비는 웨이퍼상에서 단위 면적당 얻을 수 있는 디바이스들의 수이다. 면적 수율(∼9x)의 감소가 추출 효율에서의 관측 이득(observed gain)보다 매우 크기 때문에(통상적인 구조에 비해 ＜3x이기 때문에), 이 디바이스는 코스트면에서 효과적인 대량 제조에 적합하지 않다.
1992년 2월 11일자로 특허된 하이쯔(Haitz)의 미국 특허 제 5,087,949 호에는 개선된 광 추출을 위해 대각면을 갖는 LED가 개시되어 있다. 여기에서는, LED내의 활성층이 (피라미드 형상의 가상 정점으로부터 떨어져 있는) 보다 큰 면적의 저면에 아주 인접하게 위치한다. 그 결과, 활성층 둘레 근방의 발광 영역은 활성층의 중앙 영역 만큼 경사면으로부터 충분한 이익을 얻을 수 없다. 그러므로, 이러한 디바이스에서는 효과적인 추출 효율이 제한된다.
본 발명에서는 측 표면이 발광층의 평면에 수직한 방향에 대해 소정 각도를 이루면서 지향되는 반도체 발광 디바이스를 형성함으로써, 전체 광추출이 증가된다. 또한, 고주입 효율을 위해 p-n 헤테로접합을 채용하고 상부면 및 측면으로부터의 저손실 광 추출을 위해 투명 윈도우를 채용함으로써, 전체 외부 양자 효율을 높인다. 마지막으로, 본 발명의 디바이스 구조 및 제조 기법은 대량 제조에 적합하다. 웨이퍼 본딩(wafer bonding) 및 에피택셜 재성장을 통해 투명 윈도우를 제공하는 방법으로 인해, p-n 접합 영역의 정확한 위치 설정이 가능하게 되고, 디바이스 특성 및 수율에 대한 효과적인 제어가 가능하게 된다. 본 발명의 바람직한 디바이스 구조에 의하면, 전체적인 추출 효율이 개선되는 한편 웨이퍼상의 단위 면적당 디바이스 수율이 적당한 정도로 유지된다.
본 발명의 디바이스 형상에 의하면, 디바이스내에 존재하는 광 손실 메카니즘과의 조우(encounter)를 최소화하는, 활성층으로부터 주변 매체로의 광 경로가 제공된다. 이같은 기능은 주변 매체에 대한 임계 투과 각도 범위내에서 디바이스의 상부면 쪽으로 광을 반사시키고 상부면으로부터의 TIR 광이 성형 측벽을 벗어날 수 있게 하는 성형 측벽에 의해 얻어진다. 따라서, 제 1 통과 광 추출이 증가된다. 또한, 이 성형 측벽은, 주변 매체로의 투과를 위해 광을 배향시키는 한편, 상대적으로 큰 크기의 저 손실 재료를 제공하는데, 광자는 이 재료를 다수회 통과하면서도 흡수 활성층 또는 오믹 콘택과 조우하지 않게 된다. 즉, 활성층 및 오믹 콘택의 입체 각도 단면이 통상적인 칩의 경우에 비해서 감소된다. 또한, 본 발명의 성형 디바이스에서는, 투과 전에 디바이스내의 광자에 대하여 과도한 다중 통과 및 허용될 수 없을 정도로 긴 평균 경로 길이가 필요치 않으며, 따라서 자유 캐리어 흡수에 의한 것과 같이 크게 나빠지지는 않는다.
도 2에는 반도체 발광 디바이스(LED)의 바람직한 실시예에 대한 측면도가 도시되어 있다. LED는 다수의 p형 및 n형 도핑 에피택셜층(10)을 기판, 예를 들어 GaAs, GaP 또는 사파이어(sapphire) 상에 성장시킨 헤테로구조체(heterostructure)를 포함한다. 이 p형 및 n형 층들은 활성 영역(11) 내에 또는 그 근방에 p-n 접합 영역을 제공하도록 배열된다. 결과적인 헤테로구조체는 실내온도에서 높은 주입 효율을 제공하며, 고전력 응용의 디바이스에 있어서 필수적이다. p-n 접합 영역의 면적에 의해서 활성 디바이스 면적이 정해진다. 고-플럭스(flux) 응용에서는, 활성 디바이스 면적을 150mil2 보다 크게 하는 것이 바람직하다.
성장 기판은 1994년 12월 27일자로 특허된 키시(Kish)의 미국 특허 제 5,376,580 호에 개시된 바와 같이 웨이퍼-본딩(wafer-bonding)을 통해 선택사양적으로 제거 및 대체될 수 있으며, 또는 적합한 특성을 갖는 새로운 기판을 제공하도록 재성장될 수도 있다. 이것은 성장 기판이 활성 영역으로부터 방사되는 광의 파장을 흡수할 때 바람직하다. 본 발명에 있어서, 웨이퍼-본딩은 임의의 두께를 갖는 투명한 윈도우 층의 부착을 용이하게 하는데 이용될 수 있다. 활성 영역내 재료의 벌크 에너지 밴드갭(bulk energy bandgap)에 대응하는 파장에서 광 흡수 계수가 20㎝-1 이하이면 층은 투명한 것이다.
광 추출(및 전류 확산)을 위한 윈도우인 투명 기판 또는 층(12)이 그 디바이스에 대한 상부 윈도우층이다. 이와 마찬가지로, 광추출(및 전류 확산)을 위한 윈도우층(13)은 웨이퍼 본딩, 에피택셜 성장 또는 재성장에 의해 상부 윈도우층의 반대측의 에피택셜층에 부착되어 하부 윈도우층으로 된다. 이러한 융통성 때문에, 활성층은 디바이스내에서 임의로 위치될 수 있으며, 그에 따라 웨이퍼상에서의 단위 면적당 활성-면적 수율과 광 출력 증대 간의 안배(trade-off)가 용이하게 된다.
윈도우층에 부착된 상부 및 하부 전기적 오믹(ohmic) 콘택(14,15) 때문에 전자와 정공이 p-n 접합 영역내로 주입되고 재결합되어, 후속적으로 활성 영역으로부터 광이 발생된다. 고전력 응용의 경우에는, 어느 한쪽 콘택의 저항을 2 ohms 보다 작게 해야 한다. 바람직하게는, 어느 한쪽 콘택의 특정 콘택 저항을 5×10-5 ohms-㎠ 보다 작게 하여 보다 작은 면적에 낮은 저항 콘택을 제공한다. 이에 따라 콘택에 기인한 차단 및 흡수가 최소화된다. p형 및 n형 오믹 콘택을 디바이스의 단일 표면 방향으로 형성하여 와이어-본딩 접속을 최소화하고 상부 콘택으로 인한 광차단을 감소시킨다.
상부 윈도우층이 전도성일 필요는 없으며, 그 윈도우층은 도핑되지 않은 반도체 재료, 단결정 또는 다결정 재료나 적당한 속성을 갖는 비결정질 재료로 구성될 수도 있고, 또는 부분적으로는 상이한 특성을 갖는 다수의 층으로 구성될 수도 있다. 재료와 발광층은 유사한 굴절률을 갖게 하는 것이 바람직하다. 또한, 콘택들 중의 하나 또는 둘 모두를 디바이스의 측 표면들 중의 임의의 하나 또는 모두에 형성할 수도 있다.
바람직한 실시예에 있어서, 제 1 윈도우의 측벽(16)은 상부면(17)의 면적이 활성 디바이스 영역의 면적 보다 더 크게 되도록 수직 방향에 대해 β의 각도로 배향된다. 측벽은 헤테로구조체에 대해 경사각도를 이룬다. 디바이스 높이의 함수로서 β는 상수(도 2에 도시됨)일 필요는 없으며, 디바이스 높이에 따라 계속적으로 가변되어, 측벽 형상이 부분적으로 또는 전체적으로 오목형 또는 볼록형으로 되게 할 수도 있다. 측벽 방향은, 도 2에 광선(18)으로 도시한 바와같이, 측벽에 충돌하는 광이 디바이스 상부면의 에스케이프 콘(escape cone)내로 내부 전반사(TIR)되게 한다. 상부면에서 내부 전반사(TIR)되는 대다수의 광은 광선(19)으로 도시한 바와 같이 측벽의 에스케이프 콘내로 방향이 변한다. 측벽 광은 외부로 방사되는 전체 광의 40% 이상을 차지한다. 따라서, 제 1 경로 광 추출이 증가된다.
상부 콘택 영역의 표면적 또는 활성 영역의 표면적에 비해 반도체/주변 경계의 표면적을 상대적으로 증가시키면, 그들 영역에 광자가 흡수될 가능성이 감소된다. 이러한 효과는 투명한 상부 윈도우층의 각도(β) 및 높이(hT)가 증가될 때 더욱 두드러진다. 이론적으로는 전반적인 광 추출이 β와 hT의 증가에 따라 증가하지만, 파라미터값의 이러한 선택에는 실제적인 제한이 따른다.
설명을 위해서, 활성 영역의 면적을 20mils×20mils 으로 한 경우, 바람직한 치수는 측벽 각도(β)가 20°내지 50°이고 상부 윈도우 높이(hT)가 2 내지 15이다. β와 hT에 대한 상한치는 웨이퍼당 적당한 면적 수율을 고려하여 선택된다. 이러한 구성에서는, 활성층으로부터 상향 방사되는 광의 광추출을 종래 디바이스에 비해 대략 1.8 정도 개선시킬 수 있다. 초기에 동일한 효과가 나타나지 않은 하향 방사되는 광의 경우에는, 광추출의 전체적인 효율이 대략 1.4 정도이다. 활성층과 반사성 후방(back) 콘택에서의 유한 흡수의 경우, 상부 윈도우의 추출-효율 이득은 하향 방사광에 의해서 종래 디바이스에 비해 1.5 이상으로 유지된다. 그렇다 하더라도, 발광층과 관련된 흡수가 통과 당 50% 보다 더 크면, 하향 방사되는 광이 상부 윈도우 쪽으로 효과적으로 배향되는 것을 기대할 수 없다. 도 2에 도시한 바와 같이, 광추출을 위해 하부 윈도우(13)를 제공하는 것이 바람직하다. 이 하부 윈도우층은 상당한 양의 제 1 경로 광이 디바이스의 측면들 밖으로 나갈 수 있도록 하기에 충분한 두께를 가져야만 하고, 장착 안정성 및 히트 싱크(heat-sinking)를 위해 충분히 큰 하부면을 가져야 한다. 이 하부층의 두께는 2-10mils일 수 있으며, 바람직한 두께는 활성 영역의 측방향 폭의 10-40%이다. 이같은 설계적 선택은 기계적인 안정성을 제공하는 종횡비(aspect-ratio)를 유지하면서 하부 윈도우의 측면들을 통한 광의 상당한 외부 결합을 제공한다. 당업자라면 모든 치수가 활성 영역의 면적에 비례함을 알 것이다. 이러한 개념은 다른 기하학적 구조에도 확장될 수 있다.
도 3에는 성형 디바이스로부터의 광출력이 증가되는 실험적인 관측치가 도시된다. 이들 디바이스는 정방형의 활성 영역(도 5에 도시됨) 및 수직 방향에 대해 35°의 각도를 이루는(도 2에 도시됨) 4개의 측 표면을 갖는다. (활성 영역 위에 있는) 상부 윈도우의 두께는 ∼200㎛ 이고, (활성 영역 아래에 있는) 하부 윈도우의 두께는 ∼50㎛ 이다. 동일 웨이퍼로부터 관측되는 광출력 이득은 이러한 본 발명의 성형 디바이스가 종래의 디바이스(장방형의 평행 6면체 기하학적 구조)에 비해 1.4x 내지 1.8x 이다. 모든 디바이스는 에폭시(n∼1.5)로 밀봉된다. 도 3으로부터 알 수 있듯이, 넓은 파장 범위에 걸친 상대적인 광출력 이득이 관측되며 절대 효율은 단순히 출발 재료의 선택에 따른다.
활성층이 디바이스의 저면에 아주 근접한 (활성 영역 폭 두께의 20% 이내인) 디바이스들의 경우에는, 가장 높은 추출 효율 이득을 얻기 위해 높은 반사성의 후방 콘택을 제공하는 것이 바람직하다. 도 4에는 반전된 절두 피라미드형 디바이스에 대한 광출력의 실험적인 데이터를 도시했다. 후방 콘택으로서 풀-시트 합금(full-sheet alloy) AuZn을 이용하면, 광출력이 그러한 콘택에 의해 제공된 낮은 반사도로 인해서 나빠진다. 대신에, 패턴화된 AuZn 후방 콘택(~20% 면적 범위)을 반사성의 Ag-계(based) 다이(die)-부착(Ag-based die-attach) 에폭시(전체 각도-평균된(total angle-averaged) 반사도＞∼50%)와 연관시켜 사용하면 전체 출력광은 ∼20% 까지 증가된다.
도 2의 측면도는 다양한 디바이스 구조에 공통적이다. 도 5에는 정방형 또는 장방형 저면에 대한 평면도가 도시되어 있다. 이러한 반전된 절두 피라미드형의 디바이스에는 수직 방향에 대해 각도(β)로 배향된 4개의 서로 다른 디바이스 측벽이 있다. 이 디바이스는 측벽의 경사를 정의하도록 베벨형(beveled)(“V 형상”)의 절단(cutting) 프로파일을 갖는 톱날을 이용하여 디바이스 웨이퍼에 대해 소잉작업(sawing)을 행해서 제조할 수도 있다. 이와는 달리, 그 디바이스는 웨이퍼의 일부분을 마스킹하고 분사(sandblasting)하여 원하는 기하학적 구조를 형성하며, 분사 작업의 파라미터를 변경하여 각도를 조절함으로써 제조될 수 있다. 이들 각도는 바람직한 디바이스 기하학적 구조가 형성되도록 특정의 결정면을 따라 우선적으로 스크라이빙(scribing)함으로써 정의할 수도 있다.
다른 방법은 LED 웨이퍼의 일부분을 적당하게 마스킹하고 건식 또는 습식 에칭에 의해 기하학적 구조를 형성하는 것이다. 이들 경우에 있어서는 기판의 결정학적 특성이 중요하다. 예를 들어, (111)의 GaP를 에피택셜층에 웨이퍼-본딩하여 상부 윈도우층을 제공할 수 있다. 이 재료를 에칭하거나(etched) 절단하여(cleaved), 발광 디바이스에서의 광추출 개선을 위한 경사진(angled) 측 표면을 제공하는 경사진 결정면을 노출시킬 수도 있다. 필요한 경우, 전도성의 적절히 투명한 웨이퍼 본딩 인터페이스를 도모하기 위해서, 중간 재료(즉, 투명 ITO, AuGe의 박막층 또는 AuZn)를 포함시켜서 윈도우 층을 웨이퍼 본딩에 부착한다. 기판의 결정 방향은 다른 디바이스의 성능 특성을 저하시키지 않으면서 칩 성형을 적절히 제어할 수 있도록 선택된다. 임의 초기의 "개략적인(rough)" 성형 프로세스 후에는, "미세한(fine)" 성형 프로세스를 사용하여 적정한 기능수행 디바이스에 적합한 원하는 최종 형상을 얻고/얻거나 매끄러운 측벽을 형성할 필요가 있다. 다른 실시예에 있어서는, 디바이스가 여러 다른 수의 성형 측 표면을 갖게 할 수도 있다. 예를 들어, 반전된 절두 삼각 피라미드형 디바이스의 경우에는 3개의 표면을 갖게 할 수도 있다. 광전화학적 에칭(photoelectrochemical etching)은 디바이스를 성형하거나 싱귤레이팅(singulating)하는데 사용된다. 많은 디바이스 기하학적 구조가 본 발명의 원리 하에 이용될 수 있으며, 기하학적 구조의 선택은 특정 디바이스 응용의 요건과 코스트 및 제조적인 측면을 고려하여 결정된다.
도 6에는 또다른 실시예의 평면도가 도시되어 있다. 반전된 절두형 콘(corn)은 원형(일반적으로는, 타원형)의 저면를 갖는다. 이 디바이스는 전술한 임의의 방법으로 재료를 적절하게 처리함으로써 형성되거나 근사화될 수도 있다. 원추형 디바이스로부터의 방사 패턴은 축을 중심으로 대칭적이며, 패키징 또는 제 2 광학수단에 의해 포커싱 또는 디포커싱하는데 유리하다.
경사진 측 표면을 가진 디바이스에서는, 활성 영역에 대한 디바이스의 최대 면적(상부 디바이스 영역)의 면적비가 증가한다. 소정의 활성 영역을 선택하면, (종래의 기하학적 구조에 비해서) 웨이퍼상의 단위 면적당 가용 디바이스의 수가 감소된다. 중요한 점은 활성층과 p-n 접합 영역을 이루는 에피택셜층이 전형적으로 웨이퍼에대해 가장 값비싼 소자라는 점이다. 이같은 면적 수율의 감소는 상부 윈도우 높이가 증가함에 따라 증가되며, 또한 측벽의 각도가 증가함에 따라 증가된다. 베벨형의 톱날을 사용해서 하나의 웨이퍼를 다이싱(dicing)하는 것에 의해 반전된 절두 피라미드형 디바이스를 제작하는 경우(도 7 참조), (다이싱 동안) 두께가 250㎛인 웨이퍼의 상면으로부터 50㎛의 거리에 활성층이 있고(위치 1) 다이싱 인덱스가 500㎛이면, β=30°인 반전된 절두 피라미드형 디바이스에 대한 웨이퍼당 디바이스 수율은 통상적인 디바이스에 비해 대략 29%로 된다. 활성층을 다이싱 동안 웨이퍼의 저면에 근접하게, 예를 들어 웨이퍼 저면으로부터 200㎛ 거리에 배치하면(위치 2), 디바이스 면적 수율이 ∼78%로 증가한다. 즉, 접합 영역이 디바이스의 저면으로부터 멀리 떨어지게 되면, 면적 수율 손실이 감소된다(웨이퍼당 디바이스의 수가 증가하여 디바이스의 코스트가 효과적으로 개선된다.). 물론, 디바이스의 상부 윈도우 높이가 사실상 감소하기 때문에 디바이스의 추출 효율도 감소된다. 그러나, 접합 영역 배치에 따른 효율 감소는, 광자가 재방사없이 흡수되기 전에 활성층을 보다 많이 통과하여 존속할 수도 있기 때문에 (활성층의 내부 양자 효율의 증가 또는 활성층 두께의 감소에 의해) 활성층에서의 흡수가 감소됨에 따라 그리 심해지지는 않는다. 예를 들어, 활성층의 두께가 1.0㎛에서 0.1㎛로 감소하면, (수직 방향의) 통과 당 투광율이 37%에서 90%로 증가한다. 코스트 면에서 효과적인 해법은, 적정한 디바이스 구성을 위해 손실 메카니즘, 예를 들어 오믹 콘택에 의한 흡수, 접합 영역 배치, 측벽 각도, 윈도우 높이 및 활성 영역의 내부 효율을 고려하지 않으면 안된다. 이것이 본 발명에 대한 하나의 관점이다. 디바이스내의 접합 영역 배치에 대한 제어 범위는 넓게 하는 것이 바람직하다. 접합 위치를 결정하면, 추출 효율이 크게 향상된(1.4x 초과)(이것은 활성 면적 수율 손실로 인한 제조 비용의 증가와 보다 밀접함) LED의 설계가 가능하게 된다. 1.4x 초과의 광출력 이득을 기대하기 위해서는, 면적 수율을 33%보다 크게 유지하는 것이 바람직하다.
칩 성형에 기인하여 면적 수율을 33%보다 크게 유지시키고자 하는 데에는 여러 의견들이 있다. 일 예로, 완전한 상태의 LED를 대량 제조하는데 있어서의 전형적인 수율은 ∼30 내지 50% 범위이다. 따라서, 면적 수율을 통상적인 LED의 면적 수율과 적어도 동등하게 유지시켜 수율 향상에 대한 상한선이 성형에 의해서만 결정되지 않도록 하는 것이 바람직하다. 둘째로, 본 발명자들은 통상적인 디바이스에 비해 추출 효율 이득이 1.4x 초과이고 33% 보다 높은 면적 수율에 상응하는 기하학적 구조를 갖는 많은 성형 LED를 제조했다. 마지막으로, 임의 시스템 응용에서는, 특히 다이 코스트가 시스템 전체 코스트의 단지 일부만을 차지하므로 40%의 효율 이득 대신에 다이 코스트를 세배로 하는 것이 용인될 수 있다.
수율과 추출 효율 사이의 안배 문제는 디바이스 높이, 측벽 각도 및 접합 영역 위치 파라미터를 변화시키는 것에 의해서 효과적인 코스트로 해결할 수 있다. 디바이스 높이는, 예를 들어 소잉(sawing), 래핑(lapping), 연마 또는 에칭(etching)이나 층 성장 횟수에 의한 기판 두께의 조절에 의해 제어된다. 측벽 각도는 제작 기법에 의해 결정되는 것으로서, 예를 들어 베벨형 소잉, 광전화학적 에칭 또는 결정학적 에칭에 의해서 잘 정의된다. 접합 위치는 성장 횟수에 의해 소정 범위(에피택셜 윈도우)까지 조절되지만, 접합 위치의 전체 범위는 웨이퍼 본딩 층들의 두께를 변화시킴으로써 더욱 쉽게 얻을 수 있다. 예를 들어, 활성층은 간단히 양면에 4-mil 기판을 웨이퍼 본딩하는 것에 의해 높이가 8-mil인 디바이스의 중앙에 거의 정확하게 위치될 수 있다.
도 8에는 면적 수율을 포함하여 전체 플럭스 이득에 대한 디바이스 기하학적 구조의 결과를 도시한다. 도 8에 있어서, y-축상에는 반전된 절두 피라미드형 LED(β=35°)에 대한 실험적인 전체 플럭스 이득(lumen)을 활성 영역에 대한 디바이스의 상부 표면 영역의 면적비로 나눈 값이 도시된다. 이 면적비는 웨이퍼당 가용 디바이스의 수에 반비례하고, LED 다이의 제조 코스트에 정 비례한다. 따라서, y-축은 기본적으로 107.7 A/㎠ 의 동일한 전류 밀도로 구동되는 모든 대응하는 통상적인 디바이스(수직 측벽)에 대한 다이 전체 플럭스 이득 대 다이 코스트의 비이다. x-축은 피라미드형 LED의 기하학적인 종횡비(상부 윈도우 높이를 활성 영역 폭으로 나눈 것)이다. 도 8은 디바이스의 종횡비가 증가함에 따라 감소하는 통화 단위(MU)당 플럭스가 감소되는 일반적인 경향을 보여준다. 활성 영역 폭이 일정한 경우, 그 경향으로부터 알 수 있듯이 상부 윈도우가 얇을 수록 MU당 플럭스가 보다 양호하게 될 것이다. 상부 윈도우는 응용의 추출 효율 요건을 충족시킬 수 있을 정도로 충분히 두꺼워야 한다. 예를 들어, 통상적인 디바이스의 경우에는, 플럭스/코스트 비가 1.0(이것이 표준임)이다. 그러나, 통상적인 디바이스의 경우에는 추출 효율 면에서 어떠한 이득도 없다. 또한, 통상적인 LED의 제조와 관련된 커프(kerf) 손실이 무시되었기 때문에 다이-코스트 증가가 더욱 심화되었다. 또한, 다이-코스트가 최종 LED 램프 코스트의 극히 일부만을 차지하므로, 성형 LED에 대한 MU당 플럭스 상황은 도 8에 도시한 것보다 (수적인 면에서) 실제로 훨씬 더 양호하다. 디바이스 구성을 적절히 하기 위해서는, MU당 플럭스와 응용마다 다른, 최소한의 필요한 추출 효율이 적절한 평형을 이루어야 한다.
도 9는 종래 기술에 대한 본 발명의 개선점을 도시한 것이다. x-축은 활성 영역에 대한 디바이스 상부 표면 영역의 면적비(∼다이 코스트)이다. y-축은 추출 효율을 면적비로 나눈 것으로서 기본적으로 디바이스의 광 출력 효율의 코스트에 대한 척도(lumen/amp/MU)이다. 두개의 다이아몬드 형상 포인트는 종래 기술에 대한 것으로서, 추출 효율에 대한 숫자로서 (공기 중에서) 외부 양자 효율의 측정치를 사용하여 작도했다(즉, 이는 100%의 내부 양자 효율을 가정한 것으로서, 이렇게 하는 것이 디바이스 및 테스트 조건에 대해 합리적임). 도 9에서 제 3의 데이터 포인트(정방형 및 에러 바(bar))가 본 발명에 대응하는 것이며, 반전된 절두 피라미드형 LED(β=35°, hT=8.5mils, 636㎚의 AlInGaP LED)에 대한 것이다. AlInGaP LED의 내부 양자 효율이 (당해 기술 분야에서 공지된 바와 같이) 100%미만이기 때문에, 실험적인 광 출력 이득에 따르면, 추출 효율은 동일 재료로 된 통상적인 (장방형 평행 6면체) AlInGaP LED보다 높게 추정된다. 이 경우에 있어서, 디바이스는 ∼18 내지 22% 범위의 추출 효율과 설계에 따라 3 미만의 면적비를 갖는다. 주목할 것은 이 디바이스가 종래 기술의 디바이스에 비해 효율과 코스트 간의 개선된 관계를 나타낸다는 것이다. 알페로브의 논문에 개시된 디바이스는, 높은 외부 양자 효율을 나타내지만, 선택된 기하학적 구조에 따라 과도한 다이-코스트(9x 초과)를 나타낼 수 있다. 프랭크린 등의 논문에 개시된 디바이스는 다이 코스트면에서 수용가능한 기하학적 구조를 채용하지만 측면광 추출의 결핍과 낮은 윈도우 투광성으로 인해 외부 양자 효율이 불량하다. 분명, 본 발명에 따른 디바이스 구조에 의하면, 효율과 코스트 사이의 관계가 실질적으로 개선되고 LED를 많은 응용에 사용할 수 있을 것이다.
도 10에는 다른 실시예의 평면도가 도시된다. 성형 측벽은 금속, 유전체 또는 이들 조합으로 될 수도 있는 고 반사성 박막으로 피복되어, 광이 디바이스의 측면 밖으로 빠져 나가는 것을 방지하고 광이 상부면을 통해 나가도록 한다. 패키징 방안을 위한 광학적 고안은 보다 간단해지는데, 이는 모든 광이 단일 평면으로부터 방사되기 때문이다. 광학적 패키지는 방향이 바뀌어서 후방으로 향하는 광이 없기 때문에 LED에 대한 고 반사 장착면을 필요로 하지 않는다. 또한, 반사성 박막 피복물의 일부분을 디바이스에 대한 오믹 콘택들 중의 하나로 하여 디바이스 상부면의 상부 콘택에 대한 와이어-본딩 부착을 제거한다. 이렇게 함으로써, 와이어-본딩과 연관된 신뢰성의 문제점이 줄어 들게 되고, 제조 공정에서 와이어-본딩 단계가 제거되며, 디바이스에서 상부 콘택에 의한 광 차단 현상이 제거된다. 이러한 접촉 방안에는, 오믹 콘택으로서 투명 ITO가 포함되며, 그 ITO는 후속적으로 고반사도를 제공하기 위하여 유전체 또는 금속층으로 도포된다. 이와는 달리, 성형 측 표면은, 당해 기술분야에서 알려진 또는 Handbook of Optics(저자: 드리스콜(Driscoll) 등, 출판사: McGraw-Hill(New York, 1978))의 섹션 8.1-8.124에 개시된 바와 같은, 반사방지 피복물, 전형적으로 유전체(예를 들어, SiO2, Si3N4, Al2O3) 박막 또는 다중 적층 유전체막으로 피복될 수도 있다.
도 11은 또다른 바람직한 실시예를 도시한 것으로서, p-n 접합의 양측에 대한 전기 콘택은 디바이스의 하부 장착면에 형성된다. 따라서, 상부 콘택에 의한 광 차단이 없게 되며, 패키징된 디바이스에서 전류 경로를 형성하기 위한 어떠한 와이어-본딩 요건도 없게 된다. 콘택의 기하학적 구성 및 전류 확산은 활성층내로의 주입이 합리적 및 균일하게 이루어지도록 한다. 상부 윈도우층을 경유하는 전도 경로가 필요치 않기 때문에, 상부 윈도우층을 도핑할 필요는 없다. 이 층을 반도체로 할 필요는 없고, 디바이스 활성 영역으로부터의 광 추출을 위한 광학적 인터페이스를 형성하기 위해 에피택셜층에 접속할 수도 있는 어떤 투명한 재료로 해도 된다.
본 발명에 의하면, 광 추출 효율이 개선되고 전체 광출력 효율이 증대된다.
도 1은 종래의 발광 디바이스에서의 광 경로를 도시한 개략도.
도 2는 바람직한 실시예에 대한 측면도.
도 3은 바람직한 실시예로부터의 실험적 광 추출 이득을 도시한 도면.
도 4는 바람직한 실시예로부터의 다른 실험적 광 추출 이득을 도시한 도면.
도 5는 바람직한 실시예의 평면도.
도 6은 다른 실시예의 평면도.
도 7은 바람직한 실시예에서 면적 수율을 증가시키는 방법을 도시한 도면.
도 8은 수개의 바람직한 실시예에서 플럭스 이득과 다이 코스트 간의 관계를 도시한 도면.
도 9는 종래기술에 비해 향상된 바람직한 실시예의 장점을 도시한 도면.
도 10은 다른 실시예의 측면도.
도 11은 동일한 표면 지향성의 p 전기적 콘택과 n 전기적 콘택을 가진 다른 실시예의 측면도.
도면의 주요 부분에 대한 부호의 설명
11 : 활성 영역 12 : 상부 윈도우층
13 : 하부 윈도우층 14, 15 : 오믹 콘택
16 : 측벽 17 : 상부면
18, 19 : 광선

Claims (39)

  1. 다층 헤테로구조체를 포함하되,
    상기 다층 헤테로구조체는 광 생성을 위한 활성층(11) 및 윈도우 부분(13)을 포함하고, 광 방사를 위한 평탄한 표면을 가진 다층 헤테로구조체로서, 상기 윈도우 부분은 투명하고, 상기 윈도우 부분의 하나 이상의 측면들중 적어도 일부는 상기 평탄한 표면에 대해 경사진 각도를 유지하며, 상기 경사진 각도는 상기 윈도우 부분의 상기 측면으로부터 벗어나는 광량을 증가시키도록 선택되며,
    상기 활성층(11)에 대한 상기 윈도우 부분(13)의 각각의 경사진 측면의 내각은 40도에서 70도 사이이고,
    상기 윈도우 부분(13)의 두께는 50마이크로미터 이상이며,
    상기 활성층은 상기 윈도우 부분(13)의 제 1 표면 상에 지지되고 - 상기 활성 층은 한쪽 표면으로부터는 상기 윈도우 부분으로 광을 방출하고, 다른 표면으로부터는 상기 윈도우 부분(13)으로부터 멀어지도록 광을 방출하며(19), 상기 윈도우 부분으로부터 멀리 발광되는 광 중 적어도 일부는 반대 방향으로 반사되어 옴 - ,
    상기 윈도우 부분(13)의 하나 이상의 측부 중 적어도 일부는 상기 윈도우 부분이 상기 활성층에 접근할수록 외부측으로 연장되며,
    상기 활성층에 의해 상기 활성층에 수직인 방향으로 방출되는 광 중 적어도 일부는 상기 윈도우 부분의 상기 경사진 측면에 닿고,
    오믹 콘택(15)이 상기 활성층에 전기적으로 연결되며,
    상기 오믹 콘택(5)은 상기 활성 층(11)으로부터 방출된 광을 상기 발광 다이오드 구조체 밖으로 반사시키는 반사기를 포함하는
    발광 다이오드 구조체.
  2. 제 1 항에 있어서,
    상기 윈도우 부분은 기판의 적어도 일부인,
    발광 다이오드 구조체.
  3. 제 1 항에 있어서,
    상기 윈도우 부분은 절연체인,
    발광 다이오드 구조체.
  4. 제 1 항에 있어서,
    상기 윈도우 부분은 반도체인,
    발광 다이오드 구조체.
  5. 제 1 항에 있어서,
    상기 윈도우 부분은 상기 활성층이 성장했던 성장 기판을 대신하는 기판인,
    발광 다이오드 구조체.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 헤테로 구조체의 층들은 상기 윈도우 부분상에서 성장되는,
    발광 다이오드 구조체.
  7. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 윈도우 부분은 프러스텀 형상(frustum shape)이고, 상기 윈도우 부분의 하나 이상의 측면 전체는 상기 경사진 각도를 유지하는,
    발광 다이오드 구조체.
  8. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 윈도우 부분은 상기 발광 다이오드에 대한 주요 광 출력 윈도우인,
    발광 다이오드 구조체.
  9. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 다이오드를 통해 전류를 제공하기 위해, 상기 윈도우 부분상에 형성된 제 1 오믹 콘택과, 상기 헤테로 구조체의 반대측면에 형성된 제 2 오믹 콘택을 더 포함하는,
    발광 다이오드 구조체.
  10. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 경사진 각도는 일정하지 않은,
    발광 다이오드 구조체.
  11. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 다이오드의 주요 광 출력 표면의 반대측에 있는 상기 헤테로구조체의 표면상에 형성된 반사성 전기적 콘택을 더 포함하는,
    발광 다이오드 구조체.
  12. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 다이오드를 통해 전류를 공급하기 위해 상기 다이오드의 주요 광 출력 표면의 반대측에 있는 상기 헤테로구조체의 표면상에 형성된 2개의 오믹 콘택을 더 포함하는,
    발광 다이오드 구조체.
  13. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 윈도우 부분은 GaP를 포함하는,
    발광 다이오드 구조체.
  14. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 활성층은 알루미늄, 인듐, 갈륨 및 인화물을 포함하는 그룹으로부터 선택된 재료들의 혼합물에 의해 형성되는,
    발광 다이오드 구조체.
  15. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 다층 헤테로 구조체 전체는 절두형 피라미드 모양인,
    발광 다이오드 구조체
  16. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 윈도우 부분의 하나 이상의 측면들중 상기 적어도 일부는 상기 윈도우 부분이 상기 활성층에 접근할수록 외부측으로 연장되는,
    발광 다이오드 구조체.
  17. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 윈도우 부분의 상기 측면으로부터 벗어나는 상기 광량은 상기 다이오드에 의해 방출된 전체 광의 40%보다 많은,
    발광 다이오드 구조체.
  18. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 윈도우 부분은 제 1 윈도우 부분이며, 상기 다이오드는 상기 제 1 윈도우 부분에 면해있는 측면에 반대되는 상기 활성층의 측면상의 제 2 윈도우 부분을 더 포함하는,
    발광 다이오드 구조체.
  19. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 다층 헤테로 구조체를 캡슐화하는 에폭시를 더 포함하는,
    발광 다이오드 구조체.
  20. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 활성층의 표면 면적은 상기 활성층으로부터 멀리 떨어져 면해있는 상기 윈도우 부분의 표면 면적 보다 큰,
    발광 다이오드 구조체.
  21. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 다이오드의 주요 광 출력 표면은 상기 윈도우 부분의 표면과는 다른 표면인,
    발광 다이오드 구조체.
  22. 발광 다이오드 구조체가 광을 생성하기 위한, 투명한 윈도우 부분(13)과 활성층(11)을 포함하고 - 상기 윈도우 부분(13)은 측면들을 가짐 - 광 방사를 위한 평탄한 표면을 가지는 다층 헤테로 구조체인 발광 다이오드 구조체를 형성하는 방법으로서,
    상기 평탄한 표면에 대하여 경사진 각도를 가지도록 상기 윈도우 부분(13)의 하나 이상의 측면중 적어도 일부를 성형하는 단계 - 상기 경사진 각도는 상기 윈도우 부분의 상기 측면으로부터 벗어나는 광량을 증가시키도록 선택되며, 상기 활성층(11)에 대한 상기 윈도우 부분(13)의 각각의 경사진 측면의 내각은 40도에서 70도 사이임 - 와,
    50마이크로미터이상의 두께를 가진 상기 윈도우 부분(13)을 제공하는 단계와,
    반사 표면(17)을 제공하는 단계 - 상기 활성층은 상기 윈도우 부분(13)의 제 1 표면 상에 지지되고, 상기 활성 층은 한쪽 표면으로부터는 상기 윈도우 부분으로 광을 방출하고, 다른 표면으로부터는 상기 윈도우 부분(13)으로부터 멀어지도록 광을 방출하며(19), 상기 윈도우 부분으로부터 멀어지도록 발광되는 광 중 적어도 일부는 상기 반사 표면(17)에 의해 반대 방향으로 반사되어 옴 - 와,
    상기 활성층에 전기적으로 연결되도록 오믹 콘택(15)을 형성하는 단계 - 상기 오믹 콘택(5)은 상기 활성 층(11)으로부터 방출된 광을 상기 발광 다이오드 구조체 밖으로 반사시키는 반사기를 포함함 -
    를 포함하되,
    상기 윈도우 부분(13)의 하나 이상의 측부 중 적어도 일부는 상기 윈도우 부분이 상기 활성층에 접근할수록 외부측으로 연장되며,
    상기 활성층에 의해 상기 활성층에 수직인 방향으로 방출되는 광 중 적어도 일부는 상기 윈도우 부분의 상기 경사진 측면에 닿는
    발광 다이오드 구조체 형성 방법.
  23. 제 22 항에 있어서,
    상기 윈도우 부분은 기판의 적어도 일부이며, 상기 방법은 에피택셜 층으로서 기판위에 상기 활성층을 성장시키는 것을 더 포함하는,
    발광 다이오드 구조체 형성 방법.
  24. 제 22 항에 있어서,
    상기 윈도우 부분은 상기 활성층이 성장했던 성장 기판을 대신하는 기판이며, 상기 방법은 상기 활성층을 포함하는 층들상에 상기 기판을 본딩하는 것을 더 포함하는,
    발광 다이오드 구조체 형성 방법.
  25. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형으로 인해, 상기 윈도우 부분의 표면을 오버레이(overlay)하는 상기 헤테로 구조체의 일부가 상기 평탄한 표면에 대해 상기 경사진 각도를 유지하는 하나 이상의 측면을 가지게 되는,
    발광 다이오드 구조체 형성 방법.
  26. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형으로 인해, 상기 윈도우 부분은 프러스텀 형상을 갖게 되며, 상기 윈도우 부분의 하나 이상의 측면 전체가 상기 경사진 각도를 유지하는,
    발광 다이오드 구조체 형성 방법.
  27. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 윈도우 부분은 상기 발광 다이오드에 대한 주요 광 출력 윈도우인,
    발광 다이오드 구조체 형성 방법.
  28. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형으로 인해, 상기 윈도우 부분의 하나 이상의 측면들 중 적어도 일부는 상기 윈도우 부분이 상기 활성층에 접근함에 따라 외부측으로 연장되는,
    발광 다이오드 구조체 형성 방법.
  29. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형으로 인해, 상기 윈도우 부분의 상기 측면으로부터 벗어나는 상기 광량이 상기 다이오드에 의해 방사된 전체 광의 40%보다 많게 되는,
    발광 다이오드 구조체 형성 방법.
  30. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 윈도우 부분은 제 1 윈도우 부분이고, 상기 방법은 상기 제 1 윈도우 부분과 면해있는 측면의 반대측에 있는 상기 활성층의 측면상에 제 2 윈도우 부분을 형성하는,
    발광 다이오드 구조체 형성 방법.
  31. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 다층 헤테로 구조체를 에폭시로 캡슐화하는 것을 더 포함하는,
    발광 다이오드 구조체 형성 방법.
  32. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형은 베벨형 절단 프로파일(beveled cutting profile)을 가진 블레이드(blade)로 상기 윈도우 부분을 소잉(sawing) 하는 것을 포함하는,
    발광 다이오드 구조체 형성 방법.
  33. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형은 상기 윈도우 부분을 마스킹하고 분사하는 것을 포함하는,
    발광 다이오드 구조체 형성 방법.
  34. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형은, 바람직한 디바이스 기하학적 구조를 획득하기 위해, 지정된 결정학적 평면을 따라 상기 헤테로구조체를 스크라이빙(scribing)하는 것을 포함하는,
    발광 다이오드 구조체 형성 방법.
  35. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형은 원하는 형상을 얻기 위하여 상기 윈도우 부분을 마스킹하고 에칭하는 것을 포함하는,
    발광 다이오드 구조체 형성 방법.
  36. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 윈도우 부분의 결정학적 배향은 상기 성형에 대한 제어를 제공하도록 선택되는,
    발광 다이오드 구조체 형성 방법.
  37. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형은 상기 윈도우 부분을 광전-화학적 에칭하여 수행되는,
    발광 다이오드 구조체 형성 방법.
  38. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 성형으로 인해, 상기 활성층의 표면 면적이 상기 활성층으로부터 멀리 떨어져 면해있는 상기 윈도우 부분의 표면의 면적보다 더 커지는,
    발광 다이오드 구조체 형성 방법.
  39. 제 22 항 내지 제 24 항중 어느 한 항에 있어서,
    상기 다이오드의 주요 광 출력 표면은 상기 윈도우 부분의 표면과 다른 표면인,
    발광 다이오드 구조체 형성 방법.
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