JP2001007380A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001007380A JP11180440A JP18044099A JP2001007380A JP 2001007380 A JP2001007380 A JP 2001007380A JP 11180440 A JP11180440 A JP 11180440A JP 18044099 A JP18044099 A JP 18044099A JP 2001007380 A JP2001007380 A JP 2001007380A
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Abstract

(57)【要約】 【課題】 本発明はＰＮ接合ダイオードで構成される光
検出器と、その内部で発生する光信号電荷の送出を制御
する制御トランジスタとを備える半導体装置に関し、Ｐ
Ｎ接合ダイオードと制御トランジスタとの間に十分な電
荷搬送能力を確保することを目的とする。 【解決手段】 Ｐ型基板１４の表面にゲート酸化膜１８
およびゲート電極２０を設ける。Ｐ型基板１４の、ゲー
ト電極２０と隣接する領域に凹部４２を設ける。Ｐ型基
板１４の、ゲート電極２０を挟んで凹部４２と反対側に
Ｎ型ドレイン領域３０を設ける。Ｐ型基板１４に所定の
注入角度でＮ型不純物を注入することにより、凹部４２
の直下の領域を含むと共にゲート酸化膜１８の直下に潜
り込むＮ型領域４４を形成する。Ｐ型基板１４に垂直に
Ｐ型不純物を注入することにより、凹部４２の直下の領
域を含むと共にＮ型領域４４を覆い、かつ、Ｎ型領域４
４と共にＰＮ接合ダイオードを構成するＰ型領域４６を
形成する。合ダイオードを構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、ＰＮ接合ダイオードで構成
される光検出器を備える半導体装置、およびその製造方
法に関する。
【０００２】
【従来の技術】従来、例えばビデオカメラ用の固体撮像
装置として、ＰＮ接合ダイオードを光検出器とする半導
体装置が知られている。図２３は、そのような半導体装
置の１画素分の等価回路を示す。図２３に示す如く、従
来の半導体装置は、フォトダイオードとして機能するＰ
Ｎ接合ダイオード１０、およびＰＮ接合ダイオード１０
と直列に接続される制御トランジスタ１２とを備えてい
る。
【０００３】図２４（Ａ）は図２３に示す等価回路に対
応する部分の構造を表す断面図を示す。また、図２４
（Ｂ）はその等価回路に対応する部分の構造を表す平面
図を示す。従来の半導体装置は、Ｐ型半導体に調整され
たシリコン単結晶基板１４（Ｐ型ウェルの場合を含む；
以下、単に「Ｐ型基板１４」と称す）を備えている。Ｐ
型基板１４の表面領域は分離酸化膜１６によって１画素
毎の領域に区分されている。
【０００４】Ｐ型基板１４には、ゲート酸化膜１８、ゲ
ート電極２０、およびそれらの側面を覆う側壁２２が設
けられている。ゲート電極２０の一方の側には、Ｎ型半
導体に調整されたＮ型領域２４、およびＰ型半導体に調
整されたＰ型領域２６が形成されている。Ｎ型領域２４
は、リン（Ｐ）やヒ素（Ａｓ）などのＮ型不純物が所定
の注入角でＰ型基板１４に注入されることにより、より
具体的には、Ｎ型不純物がゲート酸化膜１８の直下に到
達するように注入されることにより形成される。Ｐ型領
域２６は、Ｎ型領域２４の形成後に、ボロン（Ｂ）等の
Ｐ型不純物がＰ型基板１４に対して垂直に注入されるこ
とにより形成される。Ｎ型領域２４とＰ型領域２６との
間には、ＰＮ接合面２８が形成される。
【０００５】ゲート電極２０の他方の側には、ＬＤＤ
（Lightly Doped Drain）構造のＮ型ドレイン領域３０
が形成されている。Ｎ型ドレイン領域３０は、Ｎ型不純
物が公知の手法でＰ型基板１４に注入されることにより
形成される。
【０００６】図２４に示す構造において、Ｎ型領域２４
およびＰ型領域２６は、フォトダイオードとして機能す
るＰＮ接合ダイオード１０を構成している。また、ゲー
ト電極２０やＮ型ドレイン領域３０は、そのＰＮ接合ダ
イオード１０に接続される制御トランジスタ１２を構成
している。すなわち、Ｐ型領域２６およびＮ型領域２４
は、Ｐ型領域２６に光３２が入射されると、Ｎ型領域２
４内に、入射光３２の光量に応じた光信号電荷３４を発
生する。そして、Ｎ型領域２４内に発生した光信号電荷
３４は、ゲート電極２０に対して所定の駆動電圧が供給
されることにより、Ｎ型ドレイン領域３０に転送され
る。
【０００７】
【発明が解決しようとする課題】従来の半導体装置にお
いて、ＰＮ接合ダイオード１０と制御トランジスタ３４
との間に十分な電荷流通路が確保されていないと、ＰＮ
接合ダイオード１０内の光信号電荷３４が適正に送出さ
れない現象、すなわち、いわゆる残像現象が生ずる。図
２４に示す構造では、Ｎ型領域２４のうちゲート酸化膜
３４の直下に潜り込むように形成される部分（以下、
「潜り込み部」と称す）が、ＰＮ接合ダイオード１０と
制御トランジスタ１２とをつなぐ電荷流通路となる。従
って、残像現象の発生を防止するためには、Ｎ型領域２
４の潜り込み部に十分な電荷搬送能力を付与することが
必要である。
【０００８】Ｎ型領域２４の潜り混み部分に十分な電荷
搬送能力を付与するためには、ゲート酸化膜１８の直下
に、十分な濃度でＮ型不純物を注入することが必要であ
る。より具体的には、平坦なＰ型基板１４に対して斜め
方向から不純物を注入することにより、Ｎ型不純物を一
様な分布で高濃度に含有する潜り込み部を形成すること
が必要である。
【０００９】しかしながら、従来の半導体装置の製造技
術によっては、上述した不純物注入方法によって、上記
の要求を満たす潜り込み部を形成することは困難であ
る。このため、従来の半導体装置においては、Ｎ型領域
２４の潜り込み部の電荷搬送能力が不足し易く、残像現
象が生じ易いという問題が生じていた。
【００１０】従来の半導体装置は、ＰＮ接合ダイオード
１０の感度が良いほど優れた解像度を実現することがで
きる。ＰＮ接合ダイオード１０は、Ｐ型領域２６に多く
の光３２が入射されるほど良好な感度を示す。また、Ｐ
Ｎ接合ダイオード１０は、ＰＮ接合面２８の面積が広い
ほど良好な感度を示す。更に、ＰＮ接合ダイオード１０
は、Ｐ型領域２６の集光効率が良好であるほど良好な感
度を示す。
【００１１】また、従来の半導体装置は、Ｐ型領域２６
の占有面積が狭いほど高い集積度を実現することができ
る。Ｐ型領域２６の占有面積を増加させることなくＰＮ
接合ダイオード１０の感度を高める手法として、個々の
Ｐ型領域２６に対応して凸型マイクロレンズを設ける手
法が知られている。凸型マイクロレンズによれば、広い
領域から光を集めてＰ型領域２６に入射させることがで
きるため、ＰＮ接合ダイオード１０の感度を高めること
ができる。従って、上記の手法は、高い集積度と高い解
像度とを両立するうえで有効である。
【００１２】しかし、Ｐ型領域２６の占有面積を増やす
ことなくＰＮ接合ダイオード１０の感度を高める手法
は、凸型マイクロレンズを用いる手法を除き、従来一般
に用いられていない。すなわち、ＰＮ接合面２８の占有
面積を増やすことなくその実効面積を増やすこと、或い
は、ＰＮ接合面２８の占有面積を増やすことなくＰ型領
域２６の集光効率を高めることなどについては、従来十
分な検討がなされていなかった。
【００１３】本発明は、上記のような課題を解決するた
めになされたもので、ＰＮ接合ダイオードと制御トラン
ジスタとの間に、十分な電荷搬送能力を持つ電荷流通路
を備える半導体装置、およびその製造方法を提供するこ
とを第１の目的とする。また、本発明は、ＰＮ接合面に
大きな実効面積を有し、かつ、優れた集光効率を実現す
るＰＮ接合ダイオードを有する半導体装置、およびその
製造方法を提供することを第２の目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の発明は、
Ｐ型またはＮ型の一方である第１導電型の半導体と、Ｐ
型またはＮ型の他方である第２導電型の半導体とを含
み、フォトダイオードとして機能するＰＮ接合ダイオー
ドと、その内部に発生する光信号電荷の送出を制御する
制御トランジスタとを備える半導体装置であって、第１
導電型に調整された第１導電型基板と、前記第１導電型
基板の表面に設けられるゲート酸化膜およびゲート電極
と、前記第１導電型基板の、前記ゲート電極と隣接する
領域に設けられる凹部と、前記第１導電型基板の、前記
ゲート電極を挟んで前記凹部と反対側に設けられる第２
導電型ドレイン領域と、前記凹部の直下の領域を含み、
かつ、前記ゲート酸化膜の直下に潜り込むように前記第
１導電型基板に設けられる第２導電型領域と、前記凹部
の直下の領域を含み、かつ、前記第２導電型領域を覆う
ように前記第１導電型基板に設けられ、前記第２導電型
領域と共にＰＮ接合ダイオードを構成する第１導電型領
域と、を備えることを特徴とするものである。
【００１５】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記第１導電型領域は、前記ゲート
酸化膜の下に潜り込む部分に、前記ＰＮ接合ダイオード
によって発生される光信号電荷を搬送するうえで十分な
電荷搬送能力を有することを特徴とするものである。
【００１６】請求項３記載の発明は、請求項１または２
記載の半導体装置であって、前記第１導電型基板には、
前記第１導電型領域が形成される領域に、複数の凹部が
設けられていることを特徴とするものである。
【００１７】請求項４記載の発明は、請求項１または２
記載の半導体装置であって、前記第１導電型基板には、
前記第１導電型領域が形成される領域に、前記ゲート電
極に隣接するように単一の凹部が設けられており、前記
凹部は、前記第１導電型基板の表面に対して所定の傾斜
角を有する側壁と、前記第１導電基板の表面と実質的に
平行な平坦部とで構成されることを特徴とするものであ
る。
【００１８】請求項５記載の発明は、Ｐ型またはＮ型の
一方である第１導電型の半導体と、Ｐ型またはＮ型の他
方である第２導電型の半導体とを含み、フォトダイオー
ドとして機能するＰＮ接合ダイオードと、その内部に発
生する光信号電荷の送出を制御する制御トランジスタと
を備える半導体装置であって、第１導電型に調整された
第１導電型基板と、前記第１導電型基板の表面に設けら
れるゲート酸化膜およびゲート電極と、前記第１導電型
基板に設けられる凹部と、前記第１導電型基板の、前記
ゲート電極を挟んで前記凹部と反対側に設けられる第２
導電型ドレイン領域と、前記凹部の直下の領域を含み、
かつ、前記ゲート酸化膜の直下に潜り込むように前記第
１導電型基板に設けられる第２導電型領域と、前記凹部
の直下の領域を含み、かつ、前記第２導電型領域を覆う
ように前記第１導電型基板に設けられ、前記第２導電型
領域と共にＰＮ接合ダイオードを構成する第１導電型領
域とを備え、前記凹部は、前記第１導電型領域が形成さ
れる領域に複数設けられていることを特徴とするもので
ある。
【００１９】請求項６記載の発明は、請求項１乃至５の
何れか１項記載の半導体装置であって、前記第１導電型
基板と前記第２導電型基板との境界に形成されるＰＮ接
合面は、前記第１導電型基板に形成されている凹部に倣
って凹凸状に形成されていることを特徴とするものであ
る。
【００２０】請求項７記載の発明は、Ｐ型またはＮ型の
一方である第１導電型の半導体と、Ｐ型またはＮ型の他
方である第２導電型の半導体とを含み、フォトダイオー
ドとして機能するＰＮ接合ダイオードと、その内部に発
生する光信号電荷の送出を制御する制御トランジスタと
を備える半導体装置の製造方法であって、第１導電型に
調整された第１導電型基板の表面に、ゲート酸化膜およ
びゲート電極を形成するステップと、前記第１導電型基
板の、前記ゲート電極と隣接する領域に凹部を設けるス
テップと、前記第１導電型基板の、前記ゲート電極を挟
んで前記凹部と反対側に第２導電型ドレイン領域を設け
るステップと、前記第１導電型基板に第１の注入角度で
第２導電型不純物を注入することにより、前記凹部の直
下の領域を含むと共に前記ゲート酸化膜の直下に潜り込
む第２導電型領域を形成するステップと、前記第１導電
型基板に第２の注入角度で第１導電型不純物を注入する
ことにより、前記凹部の直下の領域を含むと共に前記第
２導電型領域を覆い、かつ、前記第２導電型領域と共に
ＰＮ接合ダイオードを構成する第１導電型領域を形成す
るステップと、を備えることを特徴とするものである。
【００２１】請求項８記載の発明は、Ｐ型またはＮ型の
一方である第１導電型の半導体と、Ｐ型またはＮ型の他
方である第２導電型の半導体とを含み、フォトダイオー
ドとして機能するＰＮ接合ダイオードと、その内部に発
生する光信号電荷の送出を制御する制御トランジスタと
を備える半導体装置の製造方法であって、第１導電型に
調整された第１導電型基板の表面に、ゲート酸化膜およ
びゲート電極を形成するステップと、前記第１導電型基
板に凹部を設けるステップと、前記第１導電型基板の、
前記ゲート電極を挟んで前記凹部と反対側に第２導電型
ドレイン領域を設けるステップと、前記第１導電型基板
に第１の注入角度で第２導電型不純物を注入することに
より、前記凹部の直下の領域を含むと共に前記ゲート酸
化膜の直下に潜り込む第２導電型領域を形成するステッ
プと、前記第１導電型基板に第２の注入角度で第１導電
型不純物を注入することにより、前記凹部の直下の領域
を含むと共に前記第２導電型領域を覆い、かつ、前記第
２導電型領域と共にＰＮ接合ダイオードを構成する第１
導電型領域を形成するステップとを備え、前記凹部は、
前記第１導電型領域が形成される領域に複数設けられる
ことを特徴とするものである。
【００２２】請求項９記載の発明は、請求項７または８
記載の半導体装置の製造方法であって、前記凹部を設け
るステップは、前記第１導電型基板の表面を、前記凹部
を形成すべき部位に開口部を有する保護膜で覆うステッ
プと、前記保護膜で覆われた前記第１導電型基板をフィ
ールド酸化するステップと、前記保護膜と、前記フィー
ルド酸化によって形成された酸化層とを除去するステッ
プと、を含むことを特徴とするものである。
【００２３】請求項１０記載の発明は、請求項７または
８記載の半導体装置の製造方法であって、前記凹部を設
けるステップは、前記第１導電型基板の表面に、前記凹
部を形成すべき部位に開口部を有するレジスト膜を成膜
するステップと、前記レジスト膜をマスクとして前記第
１導電型基板をエッチングするステップと、前記レジス
ト膜を除去するステップと、を備えることを特徴とする
ものである。
【００２４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２５】実施の形態１．図１（Ａ）は本発明の実施
の形態１の半導体装置の断面図を示す。また、図１
（Ｂ）は本実施形態の半導体装置の平面図を示す。本実
施形態の半導体装置は、従来の半導体装置（図２３およ
び図２４参照）と同様に、画素毎に設けられたＰＮ接合
ダイオード１０と制御トランジスタ１２とを備えてい
る。図１（Ａ）および図１（Ｂ）は、その１画素分の構
造を示している。
【００２６】本実施形態の半導体装置は、Ｐ型半導体に
調整されたシリコン単結晶基板１４（Ｐ型ウェルの場合
を含む；以下、単に「Ｐ型基板１４」と称す）を備えて
いる。Ｐ型基板１４の表面領域は分離酸化膜１６によっ
て１画素毎の領域に区分されている。Ｐ型基板１４に
は、ゲート酸化膜１８、ゲート電極２０、およびそれら
の側面を覆う側壁２２が設けられている。
【００２７】ゲート電極２０の一方の側、具体的には図
１（Ａ）においてゲート電極２０の左側に表されている
側には、ＰＮ接合ダイオード１０を形成するための領域
（以下、ダイオード領域４０」と称す）が設けられてい
る。ダイオード領域４０には、ゲート電極２０と隣接す
る部分を含む複数の部分に溝状の凹部４２が設けられて
いる。
【００２８】ダイオード領域４０には、Ｎ型半導体に調
整されたＮ型領域４４、およびＰ型半導体に調整された
Ｐ型領域４６が形成されている。また、それらの間には
ＰＮ接合面４８が形成されている。Ｎ型領域４４は、リ
ンやヒ素などのＮ型不純物が所定の注入角でＰ型基板１
４に注入されることにより、より具体的には、Ｎ型不純
物がゲート酸化膜１８の直下に到達するように注入され
ることにより形成される。
【００２９】Ｐ型領域４６は、Ｎ型領域４４の形成後
に、ボロン等のＰ型不純物がＰ型基板１４に対して垂直
に注入されることにより形成される。Ｎ型領域４４の底
面、およびＰ型領域４６の底面、すなわちＰＮ接合面４
８は、ダイオード領域４０の表面形状に倣って波状に形
成されている。
【００３０】ゲート電極２０の他方の側、具体的には図
１（Ａ）においてゲート電極２０の右側に表されている
側には、ＬＤＤ構造のＮ型ドレイン領域３０が形成され
ている。Ｎ型ドレイン領域３０は、Ｎ型不純物が公知の
手法でＰ型基板１４に注入されることにより形成され
る。
【００３１】本実施形態の半導体装置において、Ｎ型領
域４４およびＰ型領域４６は、フォトダイオードとして
機能するＰＮ接合ダイオード１０を構成している。ま
た、ゲート電極２０やＮ型ドレイン領域３０は、そのＰ
Ｎ接合ダイオード１０に接続される制御トランジスタ１
２を構成している。すなわち、Ｐ型領域４６およびＮ型
領域４４は、ダイオード領域４０に光３２が入射される
と、入射光３２の光量に応じた光信号電荷３４をＮ型領
域４４内で発生する。そして、Ｎ型領域４４内に発生し
た光信号電荷３４は、ゲート電極２０に対して所定の駆
動電圧が供給されることにより、Ｎ型ドレイン領域３０
に転送される。
【００３２】次に、図２および図３を参照して、本実施
形態の半導体装置の製造方法について説明する。本実施
形態の半導体装置の製造過程では、先ず、Ｐ型基板１４
の上層に保護膜５０が形成される。保護膜５０は、シリ
コン酸化膜からなる下層と、シリコン窒化膜からなる上
層とが積層された膜である。保護膜５０には、ダイオー
ド領域４０の凹部４２を形成すべき部位に開口部がパタ
ーニングされる（図２（Ａ））。
【００３３】Ｐ型基板１４の全面を対象としてフィール
ド酸化処理が実行されることにより、凹部４２を形成す
べき部位に酸化層５２が形成される。酸化層５２が形成
された後、Ｐ型基板１４の表面から保護膜５０が除去さ
れる（図２（Ｂ））。
【００３４】ウェットエッチングによって酸化層５２が
除去されることにより、Ｐ型基板１４の表面に溝状の凹
部４２が複数形成される（図２（Ｃ））。凹部４２は、
酸化層５２を設けることなくＰ型基板１４を直接エッチ
ングすることによっても形成することができる。しか
し、上記の如く酸化層５２を除去して凹部４２を設ける
手法によれば、Ｐ型基板１４が直接エッチングされる場
合に比して、エッチングの過程でＰ型基板１４が受ける
ストレスを抑制することができる。従って、本実施形態
の製造方法によれば、ダイオード領域４０のダメージを
十分に抑制しつつ凹部４２を形成することができる。
【００３５】酸化層５２を形成する場合と同様の手順
で、Ｐ型基板１４に分離酸化膜１６が形成される。Ｐ型
基板１４の表面領域は、分離酸化膜１６によって１画素
毎の領域に区分される。本実施形態においては、分離酸
化膜１６によって区分された領域のうち、凹部４２の形
成されている領域がダイオード領域４０として用いられ
る（図２（Ｄ））。
【００３６】ダイオード領域４０と隣接するように、よ
り具体的には、ダイオード領域４０に含まれる複数の凹
部４２のうち最も端に設けられているものと隣接するよ
うに、ゲート酸化膜１８およびゲート電極２０が形成さ
れる（図２（Ｅ））。
【００３７】Ｐ型基板１４のダイオード領域４０に対し
て、１０13〜１０14atm/cm2程度の密度でＮ型不純物５
４が注入される。Ｎ型不純物５４の注入は、それらがゲ
ート酸化膜１８の直下に到達するようにＰ型基板１４に
対して傾斜した所定の注入角度で行われる。その結果、
Ｐ型基板１４には、ダイオード領域４０からゲート酸化
膜１８の直下に潜り込んだ領域にわたってＮ型領域４４
が形成される（図３（Ａ））。以下、Ｎ型領域４４のう
ち、ゲート酸化膜１８の直下に潜り込んでいる部分を
「潜り込み部」と称す。
【００３８】Ｐ型基板１４には、ゲート酸化膜１８に隣
接する部位に凹部４２が形成されている。Ｐ型基板１４
の表面に凹部４２が設けられていると、その表面が平坦
である場合に比して、容易にＮ型不純物５４をゲート酸
化膜１８の直下まで到達させることができる。従って、
本実施形態の製造方法によれば、Ｐ型基板１４の表面が
平坦である場合に比して、Ｎ型領域４４の潜り込み部に
高い不純物濃度を与えることができると共に、その潜り
込み部をゲート酸化膜１８の下部に大きく潜り込ますこ
とができる。
【００３９】Ｎ型領域４４が形成された後、Ｐ型基板１
４のダイオード領域４０に、１０13〜１０14atm/cm2程
度の密度でＰ型不純物５６が注入される。Ｐ型不純物５
６の注入は、Ｎ型不純物５４の注入角度とは異なる角度
で、具体的には、Ｐ型基板１４に対して垂直な注入角度
で行われる。その結果、ダイオード領域４０の全面を覆
うＰ型領域４６が形成される。また、Ｐ型基板１４の表
面から深さ１０００オングストローム程度の位置にＰＮ
接合面４８が形成される（図３（Ｂ））。
【００４０】ゲート電極２０を挟んでダイオード領域４
０と反対の側に、ゲート電極２０の側面を覆う側壁２２
と、ＬＤＤ構造のＮ型ドレイン領域３０とが公知の手法
で設けられる（図３（Ｃ））。上述の一連の工程が行わ
れることにより、本実施形態の半導体装置が製造され
る。
【００４１】上述の如く、本実施形態の半導体装置の製
造方法によれば、Ｎ型領域４４の潜り込み部に高い不純
物濃度を付与し、かつ、その潜り込み部を大きくゲート
酸化膜１８の下部に潜り込ませることができる。この場
合、Ｎ型領域の潜り込み部における空乏層の広がりを抑
制して、潜り込み部の電荷搬送能力を十分に確保するこ
とができる。従って、本実施形態の半導体装置によれ
ば、ＰＮ接合ダイオード１０によって生成される光信号
電荷を、確実にＮ型領域４４からＮ型ドレイン領域３０
に送り出すことができ、残像現象の発生を有効に防止す
ることができる。
【００４２】また、本実施形態の半導体装置において、
ダイオード領域４０に設けられている複数の凹部４２
は、それぞれ凹レンズと同様の原理で高い集光能力を示
す。更に、本実施形態において、ＰＮ接合面４８は、凹
部４２の形状に倣って波状に形成されているため、ダイ
オード領域４０の占有面積内に大きな実効面積を有して
いる。ＰＮ接合ダイオード１０は、ダイオード領域４０
が優れた集光能力を示すほど、また、ＰＮ接合面４８が
大きな実効面積を有するほど高い感度を示す。従って、
本実施形態の半導体装置によれば、高い集積度を有し、
かつ、優れた解像度を有する固体撮像装置を実現するこ
とができる。
【００４３】ところで、凹レンズ効果による高い集光能
力は、例えば、ダイオード領域４０に、その全域に広が
る単一のＶ字状凹部を設けることによっても得ることが
できる。また、そのような構造によれば、ダイオード領
域４０の中に、本実施形態におけるＰＮ接合面４８と同
程度の実効面積を有するＰＮ接合面を設けることができ
る。更に、上記の構造によれば、本実施形態の場合と同
様に、十分な電荷搬送能力が確保されるようにＮ型領域
をゲート電極２０の直下に大きく潜り込ませることも可
能である。
【００４４】しかしながら、ダイオード領域４０の全域
に広がる単一のＶ字状凹部を設ける構造では、ダイオー
ド領域４０の端と中央とに大きな高低差が発生する。ダ
イオード領域４０の電気的特性を安定させるためには、
その内部全域に、安定した分布でＮ型およびＰ型不純物
を注入することが必要である。注入される不純物の濃度
やその注入深さなどは、ダイオード領域４０に大きな高
低差が存在しない方が容易に精度良く制御することがで
きる。従って、ダイオード領域４０内に単一のＶ字状凹
部を設ける構造によっては、その内部の全域において不
純物の状態を精度良く管理することが必ずしも容易では
ない。
【００４５】本実施形態において、ダイオード領域４０
には、高低差の小さな凹部４２が複数設けられる。この
ため、本実施形態の構造によれば、ダイオード領域４０
内にＮ型領域４４およびＰ型領域４６を形成する際に、
それらの領域に含まれる不純物の状態を、容易に精度良
く管理することができる。従って、本実施形態の構造に
よれば、単一のＶ字状凹部が用いられる構造に比べて、
半導体装置の電気的特性を安定化させることができる。
【００４６】実施の形態２．次に、図４を参照して、本
発明の実施の形態２について説明する。図４は、本実施
形態の半導体装置の平面図であり、実施の形態１におけ
る図１（Ｂ）と同様に１画素分の構造を表している。本
実施形態の半導体装置は、ダイオード領域４０内の凹部
５８が格子状に設けられている点を除き、実施の形態１
の装置と同様の構造を有している。
【００４７】本実施形態の構造によれば、ダイオード領
域４０内に、実施の形態１の場合に比して細かい凹凸を
設けることができる。従って、本実施形態の構造によれ
ば、ダイオード領域４０の集光能力を実施の形態１の場
合に比して更に改善し、かつ、ＰＮ接合面４８の実効面
積を実施の形態１の場合に比して更に拡大することがで
きる。このため、本実施形態の半導体装置によれば、実
施の形態１の半導体装置と同等以上の集積化と解像度と
を実現することができる。
【００４８】実施の形態３．次に、図５乃至図７を参照
して本発明の実施の形態３について説明する。図５
（Ａ）は本実施形態の半導体装置の断面図を示す。ま
た、図５（Ｂ）は本実施形態の半導体装置の平面図を示
す。本実施形態の半導体装置は、ダイオード領域４０の
内部に、その全域に広がる単一の凹部６０を備えてい
る。凹部６０は、実施の形態１における凹部４２と同等
の深さを有している。本実施形態の半導体装置は、複数
の凹部４２に代えて単一の凹部６０を備えている点を除
き、実施の形態１の装置と同様の構造を有している。
【００４９】本実施形態の構造によれば、ゲート電極２
０と隣接して凹部６０が設けられているため、実施の形
態１の場合と同様に、Ｎ型領域４４の潜り込み部に高い
不純物濃度を付与し、かつ、その潜り込み部を大きくゲ
ート酸化膜１８の下部に潜り込ませることができる。従
って、本実施形態の半導体装置によれば、残像現象の発
生を有効に防止することができる。
【００５０】本実施形態において、ダイオード領域４０
は、凹部６０に起因する凹レンズ効果によって優れた集
光能力を発揮する。また、本実施形態の構造によれば、
Ｐ型基板１４の表面が平坦である場合に比して、ＰＮ接
合面４８の実効面積を大きく確保することができる。こ
のため、本実施形態の半導体装置によれば、高い集積度
と優れた解像度とを実現することができる。
【００５１】更に、本実施形態において、凹部６０の深
さは実施の形態１における凹部４２の深さと同程度であ
る。このため、本実施形態の構造によれば、ダイオード
領域４０に設けられる凹部が単一であるにも関わらず、
実施の形態１の場合と同様に、Ｎ型領域４４およびＰ型
領域４６に精度良く所望の不純物分布を付与することが
できる。従って、本実施形態の構造によっても、実施の
形態１の場合と同様に、半導体装置の電気的特性を安定
化させることができる。
【００５２】次に、図６および図７を参照して、本実施
形態の半導体装置の製造方法について説明する。本実施
形態の半導体装置の製造過程では、先ず、Ｐ型基板１４
の上層に保護膜５０が形成される。保護膜５０には、ダ
イオード領域４０のほぼ全域にわたる開口部がパターニ
ングされる（図６（Ａ））。
【００５３】Ｐ型基板１４の全面を対象としてフィール
ド酸化処理が実行されることにより、ダイオード領域４
０の全域に酸化層５２が形成される。酸化層５２が形成
された後、Ｐ型基板１４の表面から保護膜５０が除去さ
れる（図６（Ｂ））。
【００５４】ウェットエッチングによって酸化層５２が
除去されることにより、Ｐ型基板１４の表面に、ダイオ
ード領域４０の全域にわたる凹部６０が形成される（図
６（Ｃ））。
【００５５】凹部６０は、酸化層５２を設けることなく
Ｐ型基板１４を直接エッチングすることによっても形成
することができる。しかし、上記の如く酸化層５２を除
去して凹部６０を設ける手法によれば、Ｐ型基板１４が
直接エッチングされる場合に比して、エッチングの過程
でＰ型基板１４が受けるストレスを抑制することができ
る。従って、本実施形態の製造方法によれば、ダイオー
ド領域４０のダメージを十分に抑制しつつ凹部６０を形
成することができる。
【００５６】以後、実施の形態１の場合と実質的に同じ
処理が行われることにより、本実施形態の半導体装置が
製造される（図２（Ｄ）〜図３（Ｃ）、および図６
（Ｄ）〜図７（Ｃ）参照）。
【００５７】実施の形態４．次に、図８乃至図１０を参
照して本発明の実施の形態４について説明する。図８
（Ａ）は本実施形態の半導体装置の断面図を示す。ま
た、図８（Ｂ）は本実施形態の半導体装置の平面図を示
す。本実施形態の半導体装置は、ダイオード領域４０の
内部に、その全域に広がる単一の凹部６２を備えてい
る。本実施形態の半導体装置は、凹部６２の角部（側面
と底面との境界部）が凹部６０の角部に比して鋭利に成
形されている点を除き、実施の形態３の装置と同様の構
造を有している。
【００５８】本実施形態の構造によれば、実施の形態３
の場合と同様に、残像現象の発生を有効に防止し、ダイ
オード領域４０の集光能力を十分に確保し、ＰＮ接合面
４８の実効面積を十分に確保することができると共に、
半導体装置の電気的特性を安定化させることができる。
【００５９】次に、図９および図１０を参照して、本実
施形態の半導体装置の製造方法について説明する。
【００６０】本実施形態の半導体装置の製造過程では、
先ず、Ｐ型基板１４を画素毎の領域に区分する分離酸化
膜１６が形成される（図９（Ａ））。分離酸化膜１６
は、実施の形態１乃至３の場合と同様の処理により形成
される。
【００６１】Ｐ型基板１４の表面にレジスト膜６４が形
成される。レジスト膜６４には、ダイオード領域４０の
ほぼ全域にわたる開口部がパターニングされる（図９
（Ｂ））。
【００６２】レジスト膜６４をマスクとしてドライエッ
チングが行われることにより凹部６２が形成される。上
記のドライエッチングは、凹部６２の側壁が所定角度に
傾斜し、かつ、その底面が平坦となるような条件で行わ
れる（図９（Ｃ））。
【００６３】以後、実施の形態１の半導体装置を製造す
る場合と実質的に同じ処理が行われることにより、本実
施形態の半導体装置が製造される（図２（Ｅ）〜図３
（Ｃ）、および図９（Ｄ）〜図１０（Ｃ）参照）。
【００６４】本実施形態においては、上記の如く、Ｐ型
基板１４に酸化層が形成されることなく凹部６２が形成
される。このような手順によれば、エッチングの過程で
ダイオード領域４０がある程度のダメージは受けるもの
の、製造工程を簡単化することができる。また、上記の
手順によれば、Ｐ型基板１４が直接エッチングされるこ
とにより凹部６２が形成されるため、凹部６２の寸法精
度を高めることができる。従って、本実施形態の製造方
法によれば、実施の形態３の装置に比して更に高集積化
に適した装置を簡単に製造することができる。
【００６５】実施の形態５．次に、図１１乃至図１３を
参照して本発明の実施の形態５について説明する。図１
１（Ａ）は本実施形態の半導体装置の断面図を示す。ま
た、図１１（Ｂ）は本実施形態の半導体装置の平面図を
示す。本実施形態の半導体装置は、ダイオード領域４０
の内部に複数の凹部６６を備えている。本実施形態の半
導体装置は、凹部６６の角部（側面と底面との境界部）
が、凹部４２（図１参照）の角部に比して鋭利に成形さ
れている点を除き、実施の形態１の装置と同様の構造を
有している。
【００６６】本実施形態の構造によれば、実施の形態１
の場合と同様に、残像現象の発生を有効に防止し、ダイ
オード領域４０の集光能力を十分に確保し、ＰＮ接合面
４８の実効面積を十分に確保することができると共に、
半導体装置の電気的特性を安定化させることができる。
【００６７】次に、図１２および図１３を参照して、本
実施形態の半導体装置の製造方法について説明する。
【００６８】本実施形態の半導体装置の製造過程では、
先ず、Ｐ型基板１４を画素毎の領域に区分する分離酸化
膜１６が形成される（図１２（Ａ））。分離酸化膜１６
の形成は実施の形態１乃至３の場合と同様の処理により
形成される。
【００６９】Ｐ型基板１４の表面にレジスト膜６４が形
成される。レジスト膜６４には凹部６６を形成すべき部
位に対応する開口部がパターニングされる（図１２
（Ｂ））。
【００７０】レジスト膜６４をマスクとしてドライエッ
チングが行われることにより凹部６６が形成される。上
記のドライエッチングは、個々の凹部６６の側壁が所定
角度に傾斜し、かつ、それらの底面が平坦となるような
条件で行われる（図１２（Ｃ））。
【００７１】以後、実施の形態１の半導体装置を製造す
る場合と実質的に同じ処理が行われることにより、本実
施形態の半導体装置が製造される（図２（Ｅ）〜図３
（Ｃ）、および図１２（Ｄ）〜図１３（Ｃ）参照）。
【００７２】本実施形態においては、上記の如く、Ｐ型
基板１４に酸化層が形成されることなく凹部６６が形成
される。このような手順によれば、エッチングの過程で
ダイオード領域４０がある程度のダメージは受けるもの
の、製造工程を簡単化することができる。また、上記の
手順によれば、Ｐ型基板１４が直接エッチングされるこ
とにより凹部６６が形成されるため、凹部６６の寸法精
度を高めることができる。従って、本実施形態の製造方
法によれば、実施の形態１の装置に比して更に高集積化
に適した装置を簡単に製造することができる。
【００７３】実施の形態６．次に、図１４を参照して、
本発明の実施の形態６について説明する。図１４は、本
実施形態の半導体装置の平面図であり、実施の形態５に
おける図１１（Ｂ）と同様に１画素分の構造を表してい
る。本実施形態の半導体装置は、ダイオード領域４０内
の凹部６８が格子状に設けられている点を除き、実施の
形態５の装置と同様の構造を有している。
【００７４】本実施形態の構造によれば、ダイオード領
域４０内に、実施の形態５の場合に比して細かい凹凸を
設けることができる。従って、本実施形態の構造によれ
ば、ダイオード領域４０の集光能力を実施の形態５の場
合に比して更に改善し、かつ、ＰＮ接合面４８の実効面
積を実施の形態５の場合に比して更に拡大することがで
きる。このため、本実施形態の半導体装置によれば、実
施の形態５の半導体装置と同等以上の集積化と解像度と
を実現することができる。
【００７５】実施の形態７．次に、図１５乃至図１７を
参照して本発明の実施の形態７について説明する。図１
５（Ａ）は本実施形態の半導体装置の断面図を示す。ま
た、図１５（Ｂ）は本実施形態の半導体装置の平面図を
示す。本実施形態の半導体装置は、ダイオード領域４０
の内部に複数の凹部７０を備えている。本実施形態の半
導体装置は、凹部７０がゲート電極２０から所定長だけ
離れた部位に設けられている点を除き、実施の形態５の
装置と同様の構造を有している。
【００７６】本実施形態の構造によれば、実施の形態５
の場合と同様に、ダイオード領域４０の集光能力を十分
に確保し、かつ、ＰＮ接合面４８の実効面積を十分に確
保することができると共に、半導体装置の電気的特性を
安定化させることができる。
【００７７】次に、図１６および図１７を参照して、本
実施形態の半導体装置の製造方法について説明する。
【００７８】本実施形態の半導体装置の製造過程では、
先ず、Ｐ型基板１４に分離酸化膜１６が形成される（図
１６（Ａ））。次に、Ｐ型基板１４の表面にレジスト膜
６４が形成される。レジスト膜６４には凹部７０を形成
すべき部位に対応する開口部がパターニングされる（図
１６（Ｂ））。
【００７９】レジスト膜６４をマスクとしてドライエッ
チングが行われることにより複数の凹部７０が形成され
る。上記のドライエッチングは、個々の凹部７０の側壁
が所定角度に傾斜し、かつ、それらの底面が平坦となる
ような条件で行われる（図１６（Ｃ））。
【００８０】ダイオード領域４０の端部に位置する凹部
７０から所定長だけ離れた位置にゲート酸化膜１８とゲ
ート電極２０とが形成される（図１６（Ｄ））。
【００８１】以後、実施の形態１の半導体装置を製造す
る場合と実質的に同じ処理が行われることにより、本実
施形態の半導体装置が製造される（図３（Ａ）〜図３
（Ｃ）、および図１７（Ａ）〜図１７（Ｃ）参照）。
【００８２】実施の形態８．次に、図１８を参照して、
本発明の実施の形態８について説明する。図１８は、本
実施形態の半導体装置の平面図であり、実施の形態７に
おける図１５（Ｂ）と同様に１画素分の構造を表してい
る。本実施形態の半導体装置は、ダイオード領域４０内
の凹部７２が格子状に設けられている点を除き、実施の
形態７の装置と同様の構造を有している。
【００８３】本実施形態の構造によれば、ダイオード領
域４０内に、実施の形態７の場合に比して細かい凹凸を
設けることができる。従って、本実施形態の構造によれ
ば、ダイオード領域４０の集光能力を実施の形態７の場
合に比して更に改善し、かつ、ＰＮ接合面４８の実効面
積を実施の形態７の場合に比して更に拡大することがで
きる。このため、本実施形態の半導体装置によれば、実
施の形態７の半導体装置と同等以上の集積化と解像度と
を実現することができる。
【００８４】実施の形態９．次に、図１９乃至図２１を
参照して本発明の実施の形態９について説明する。図１
９（Ａ）は本実施形態の半導体装置の断面図を示す。ま
た、図１９（Ｂ）は本実施形態の半導体装置の平面図を
示す。本実施形態の半導体装置は、ダイオード領域４０
の内部に複数の凹部７４を備えている。本実施形態の半
導体装置は、凹部７４がゲート電極２０から所定長だけ
離れた部位に設けられている点を除き、実施の形態１の
装置と同様の構造を有している。
【００８５】本実施形態の構造によれば、実施の形態１
の場合と同様に、ダイオード領域４０の集光能力を十分
に確保し、かつ、ＰＮ接合面４８の実効面積を十分に確
保することができると共に、半導体装置の電気的特性を
安定化させることができる。
【００８６】次に、図２０および図２１を参照して、本
実施形態の半導体装置の製造方法について説明する。
【００８７】本実施形態の半導体装置の製造過程では、
先ず、Ｐ型基板１４の上層に保護膜５０が形成される。
保護膜５０には、凹部７４を形成すべき部位に対応する
開口部がパターニングされる（図２０（Ａ））。
【００８８】Ｐ型基板１４の全面を対象としてフィール
ド酸化処理が実行されることにより、凹部７４を形成す
べき部位に酸化層５２が形成される。酸化層５２が形成
された後、Ｐ型基板１４の表面から保護膜５０が除去さ
れる（図２０（Ｂ））。
【００８９】ウェットエッチングによって酸化層５２が
除去されることにより、Ｐ型基板１４の表面に溝状の凹
部７４が複数形成される（図２０（Ｃ））。
【００９０】酸化層５２を形成する場合と同様の手順
で、Ｐ型基板１４を画素毎の領域に区分する分離酸化膜
１６が形成される（図２０（Ｄ））。
【００９１】ダイオード領域４０に含まれる複数の凹部
４２のうち最も端に設けられているものから所定長だけ
離れた位置にゲート酸化膜１８およびゲート電極２０が
形成される（図２０（Ｅ））。
【００９２】以後、実施の形態１の場合と同様の処理が
行われることにより、本実施形態の半導体装置が製造さ
れる（図３（Ａ）〜図３（Ｃ）、および図２１（Ａ）〜
図２１（Ｃ）参照）。
【００９３】実施の形態１０．次に、図２２を参照し
て、本発明の実施の形態１０について説明する。図２２
は、本実施形態の半導体装置の平面図であり、実施の形
態９における図１９（Ｂ）と同様に１画素分の構造を表
している。本実施形態の半導体装置は、ダイオード領域
４０内の凹部７６が格子状に設けられている点を除き、
実施の形態９の装置と同様の構造を有している。
【００９４】本実施形態の構造によれば、ダイオード領
域４０内に、実施の形態９の場合に比して細かい凹凸を
設けることができる。従って、本実施形態の構造によれ
ば、ダイオード領域４０の集光能力を実施の形態９の場
合に比して更に改善し、かつ、ＰＮ接合面４８の実効面
積を実施の形態９の場合に比して更に拡大することがで
きる。このため、本実施形態の半導体装置によれば、実
施の形態１の半導体装置と同等以上の集積化と解像度と
を実現することができる。
【００９５】尚、上述した実施の形態１乃至１０におい
ては、Ｐ型が前記請求項１または６記載の「第１導電
型」に、Ｎ型が前記請求項１または６記載の「第２導電
型」に、それぞれ相当している。また、上記の実施形態
においては、Ｐ型基板１４が前記請求項１または６記載
の「第１導電型基板」に、Ｐ型領域４６が前記請求項１
記載の「第１導電型領域」に、Ｎ型領域が前記請求項１
または６記載の「第２導電型領域」に、Ｎ型ドレイン領
域３０が前記請求項１または６記載の「第２導電型ドレ
イン領域」に、それぞれ相当している。
【００９６】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
または７記載の発明によれば、第１導電型領域と第２導
電型領域とでフォトトランジスタとして機能するＰＮダ
イオードを実現することができる。また、第１導電型基
板に、第２導電型領域の潜り込み部をソースとし、第２
導電型ドレイン領域をドレインとし、ゲート酸化膜に覆
われる部分をチャネルとする制御トランジスタを設ける
ことができる。また、本発明においては、ゲート電極と
隣接する部位に凹部が設けられているため、第２導電型
領域の潜り込み部に含まれる不純物の濃度を容易に精度
良く調整することができる。
【００９７】請求項２記載の発明によれば、ＰＮ接合ダ
イオードと制御トランジスタとの間に十分な電荷搬送能
力が確保されているため、ＰＮ接合ダイオードで生成さ
れた光信号電荷が適正に送出されない現象、すなわち、
いわゆる残像現象の発生を、有効に防止することができ
る。
【００９８】請求項３、５または８記載の発明によれ
ば、ダイオード領域に複数の凹部を設けることができ
る。この場合、個々の凹部が凹レンズ効果によって優れ
た集光能力を発揮するため、ＰＮダイオードに高い感度
を与えることができる。更に、本発明によれば、個々の
凹部がさほど大きな深さを有しないため、ダイオード領
域に大きな高低差が生じることがなく、第１導電体領域
および第２導電体領域の不純物濃度を高精度に管理する
ことができる。このため、本発明によれば、電気的特性
の安定した半導体装置を実現することができる。
【００９９】請求項４記載の発明によれば、ダイオード
領域に凹部が設けられるため、凹レンズ効果によって優
れた集光能力を得ることができる。また、凹部は、ダイ
オード領域に大きな高低差が生じないように形成される
ため、第１導電体領域および第２導電体領域の不純物濃
度を高精度に管理することができる。このため、本発明
によれば、電気的特性の安定した半導体装置を実現する
ことができる。
【０１００】請求項６記載の発明によれば、第１導電型
領域と第２導電型領域との境界部に形成されるＰＮ接合
面に凹凸を与えることにより、その実効面積を増大させ
ることができる。ＰＮ接合ダイオードの感度はＰＮ接合
面の実効面積が大きいほど良好となる。従って、本発明
によれば、小型かつ高感度なＰＮ接合ダイオードを実現
することができる。
【０１０１】請求項９記載の発明によれば、第１導電型
基板に酸化層を形成し、その酸化層を除去することで凹
部を設けることができる。この場合、凹部を形成するた
めのエッチングの過程で第１導電型基板が受けるダメー
ジを抑制することができる。従って、本発明によれば結
晶欠陥等に起因する不良の発生を有効に抑制することが
できる。
【０１０２】請求項１０記載の発明によれば、第１導電
型基板を直接エッチングすることにより凹部を設けるこ
とができる。本発明の方法によれば、第１導電型基板に
形成した酸化層を除去して凹部とする方法に比して、寸
法精度の良い凹部を形成することができる。従って、本
発明によれば、高集積化に適した半導体装置を、簡単な
工程で製造することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の断面図
および平面図である。
【図２】 本発明の実施の形態１の半導体装置の製造方
法を説明するための図（その１）である。
【図３】 本発明の実施の形態１の半導体装置の製造方
法を説明するための図（その２）である。
【図４】 本発明の実施の形態２の半導体装置の平面図
である。
【図５】 本発明の実施の形態３の半導体装置の断面図
および平面図である。
【図６】 本発明の実施の形態３の半導体装置の製造方
法を説明するための図（その１）である。
【図７】 本発明の実施の形態３の半導体装置の製造方
法を説明するための図（その２）である。
【図８】 本発明の実施の形態４の半導体装置の断面図
および平面図である。
【図９】 本発明の実施の形態４の半導体装置の製造方
法を説明するための図（その１）である。
【図１０】 本発明の実施の形態４の半導体装置の製造
方法を説明するための図（その２）である。
【図１１】 本発明の実施の形態５の半導体装置の断面
図および平面図である。
【図１２】 本発明の実施の形態５の半導体装置の製造
方法を説明するための図（その１）である。
【図１３】 本発明の実施の形態５の半導体装置の製造
方法を説明するための図（その２）である。
【図１４】 本発明の実施の形態６の半導体装置の平面
図である。
【図１５】 本発明の実施の形態７の半導体装置の断面
図および平面図である。
【図１６】 本発明の実施の形態７の半導体装置の製造
方法を説明するための図（その１）である。
【図１７】 本発明の実施の形態７の半導体装置の製造
方法を説明するための図（その２）である。
【図１８】 本発明の実施の形態８の半導体装置の平面
図である。
【図１９】 本発明の実施の形態９の半導体装置の断面
図および平面図である。
【図２０】 本発明の実施の形態９の半導体装置の製造
方法を説明するための図（その１）である。
【図２１】 本発明の実施の形態９の半導体装置の製造
方法を説明するための図（その２）である。
【図２２】 本発明の実施の形態１０の半導体装置の平
面図である。
【図２３】 従来の半導体装置の等価回路である。
【図２４】 従来の半導体装置の断面図および平面図で
ある。
【符号の説明】
１０ ＰＮ接合ダイオード、 １２ 制御トランジス
タ、 １４ シリコン単結晶基板（Ｐ型基板）、
１６ 分離酸化膜、 １８ ゲート酸化膜、２０ ゲ
ート電極、 ２２ 側壁、 ２４；４４ Ｎ型領
域、 ２６；４６ Ｐ型領域、 ２８；４８ ＰＮ
接合面、 ３０ Ｎ型ドレイン領域、 ３４ 光信
号電荷、 ４０ ダイオード領域、 ４２；５８；
６０；６２；６６；６８；７０；７２；７４；７６ 凹
部、 ５０ 保護膜、 ５２ 酸化層、 ５４
Ｎ型不純物、 ５６ Ｐ型不純物、 ６４ レジス
ト膜。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 Ｐ型またはＮ型の一方である第１導電型
    の半導体と、Ｐ型またはＮ型の他方である第２導電型の
    半導体とを含み、フォトダイオードとして機能するＰＮ
    接合ダイオードと、その内部に発生する光信号電荷の送
    出を制御する制御トランジスタとを備える半導体装置で
    あって、 第１導電型に調整された第１導電型基板と、 前記第１導電型基板の表面に設けられるゲート酸化膜お
    よびゲート電極と、 前記第１導電型基板の、前記ゲート電極と隣接する領域
    に設けられる凹部と、 前記第１導電型基板の、前記ゲート電極を挟んで前記凹
    部と反対側に設けられる第２導電型ドレイン領域と、 前記凹部の直下の領域を含み、かつ、前記ゲート酸化膜
    の直下に潜り込むように前記第１導電型基板に設けられ
    る第２導電型領域と、 前記凹部の直下の領域を含み、かつ、前記第２導電型領
    域を覆うように前記第１導電型基板に設けられ、前記第
    ２導電型領域と共にＰＮ接合ダイオードを構成する第１
    導電型領域と、 を備えることを特徴とする半導体装置。
  2. 【請求項２】 前記第１導電型領域は、前記ゲート酸化
    膜の下に潜り込む部分に、前記ＰＮ接合ダイオードによ
    って発生される光信号電荷を搬送するうえで十分な電荷
    搬送能力を有することを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】 前記第１導電型基板には、前記第１導電
    型領域が形成される領域に、複数の凹部が設けられてい
    ることを特徴とする請求項１または２記載の半導体装
    置。
  4. 【請求項４】 前記第１導電型基板には、前記第１導電
    型領域が形成される領域に、前記ゲート電極に隣接する
    ように単一の凹部が設けられており、 前記凹部は、前記第１導電型基板の表面に対して所定の
    傾斜角を有する側壁と、前記第１導電基板の表面と実質
    的に平行な平坦部とで構成されることを特徴とする請求
    項１または２記載の半導体装置。
  5. 【請求項５】 Ｐ型またはＮ型の一方である第１導電型
    の半導体と、Ｐ型またはＮ型の他方である第２導電型の
    半導体とを含み、フォトダイオードとして機能するＰＮ
    接合ダイオードと、その内部に発生する光信号電荷の送
    出を制御する制御トランジスタとを備える半導体装置で
    あって、 第１導電型に調整された第１導電型基板と、 前記第１導電型基板の表面に設けられるゲート酸化膜お
    よびゲート電極と、 前記第１導電型基板に設けられる凹部と、 前記第１導電型基板の、前記ゲート電極を挟んで前記凹
    部と反対側に設けられる第２導電型ドレイン領域と、 前記凹部の直下の領域を含み、かつ、前記ゲート酸化膜
    の直下に潜り込むように前記第１導電型基板に設けられ
    る第２導電型領域と、 前記凹部の直下の領域を含み、かつ、前記第２導電型領
    域を覆うように前記第１導電型基板に設けられ、前記第
    ２導電型領域と共にＰＮ接合ダイオードを構成する第１
    導電型領域とを備え、 前記凹部は、前記第１導電型領域が形成される領域に複
    数設けられていることを特徴とする半導体装置。
  6. 【請求項６】 前記第１導電型基板と前記第２導電型基
    板との境界に形成されるＰＮ接合面は、前記第１導電型
    基板に形成されている凹部に倣って凹凸状に形成されて
    いることを特徴とする請求項１乃至５の何れか１項記載
    の半導体装置。
  7. 【請求項７】 Ｐ型またはＮ型の一方である第１導電型
    の半導体と、Ｐ型またはＮ型の他方である第２導電型の
    半導体とを含み、フォトダイオードとして機能するＰＮ
    接合ダイオードと、その内部に発生する光信号電荷の送
    出を制御する制御トランジスタとを備える半導体装置の
    製造方法であって、 第１導電型に調整された第１導電型基板の表面に、ゲー
    ト酸化膜およびゲート電極を形成するステップと、 前記第１導電型基板の、前記ゲート電極と隣接する領域
    に凹部を設けるステップと、 前記第１導電型基板の、前記ゲート電極を挟んで前記凹
    部と反対側に第２導電型ドレイン領域を設けるステップ
    と、 前記第１導電型基板に第１の注入角度で第２導電型不純
    物を注入することにより、前記凹部の直下の領域を含む
    と共に前記ゲート酸化膜の直下に潜り込む第２導電型領
    域を形成するステップと、 前記第１導電型基板に第２の注入角度で第１導電型不純
    物を注入することにより、前記凹部の直下の領域を含む
    と共に前記第２導電型領域を覆い、かつ、前記第２導電
    型領域と共にＰＮ接合ダイオードを構成する第１導電型
    領域を形成するステップと、 を備えることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 Ｐ型またはＮ型の一方である第１導電型
    の半導体と、Ｐ型またはＮ型の他方である第２導電型の
    半導体とを含み、フォトダイオードとして機能するＰＮ
    接合ダイオードと、その内部に発生する光信号電荷の送
    出を制御する制御トランジスタとを備える半導体装置の
    製造方法であって、 第１導電型に調整された第１導電型基板の表面に、ゲー
    ト酸化膜およびゲート電極を形成するステップと、 前記第１導電型基板に凹部を設けるステップと、 前記第１導電型基板の、前記ゲート電極を挟んで前記凹
    部と反対側に第２導電型ドレイン領域を設けるステップ
    と、 前記第１導電型基板に第１の注入角度で第２導電型不純
    物を注入することにより、前記凹部の直下の領域を含む
    と共に前記ゲート酸化膜の直下に潜り込む第２導電型領
    域を形成するステップと、 前記第１導電型基板に第２の注入角度で第１導電型不純
    物を注入することにより、前記凹部の直下の領域を含む
    と共に前記第２導電型領域を覆い、かつ、前記第２導電
    型領域と共にＰＮ接合ダイオードを構成する第１導電型
    領域を形成するステップとを備え、 前記凹部は、前記第１導電型領域が形成される領域に複
    数設けられることを特徴とする半導体装置の製造方法。
  9. 【請求項９】 前記凹部を設けるステップは、 前記第１導電型基板の表面を、前記凹部を形成すべき部
    位に開口部を有する保護膜で覆うステップと、 前記保護膜で覆われた前記第１導電型基板をフィールド
    酸化するステップと、 前記保護膜と、前記フィールド酸化によって形成された
    酸化層とを除去するステップと、 を含むことを特徴とする請求項７または８記載の半導体
    装置の製造方法。
  10. 【請求項１０】 前記凹部を設けるステップは、 前記第１導電型基板の表面に、前記凹部を形成すべき部
    位に開口部を有するレジスト膜を成膜するステップと、 前記レジスト膜をマスクとして前記第１導電型基板をエ
    ッチングするステップと、 前記レジスト膜を除去するステップと、 を備えることを特徴とする請求項７または８記載の半導
    体装置の製造方法。
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