KR100647096B1 - 반도체 장치 및 기판의 제조 방법 - Google Patents

반도체 장치 및 기판의 제조 방법 Download PDF

Info

Publication number
KR100647096B1
KR100647096B1 KR1020000016151A KR20000016151A KR100647096B1 KR 100647096 B1 KR100647096 B1 KR 100647096B1 KR 1020000016151 A KR1020000016151 A KR 1020000016151A KR 20000016151 A KR20000016151 A KR 20000016151A KR 100647096 B1 KR100647096 B1 KR 100647096B1
Authority
KR
South Korea
Prior art keywords
substrate
via hole
layer
organic insulating
semiconductor device
Prior art date
Application number
KR1020000016151A
Other languages
English (en)
Other versions
KR20010039553A (ko
Inventor
이이지마마꼬또
누끼와마사루
우에노세이지
모리오까무네하루
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20010039553A publication Critical patent/KR20010039553A/ko
Application granted granted Critical
Publication of KR100647096B1 publication Critical patent/KR100647096B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4635—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating flexible circuit boards using additional insulating adhesive materials between the boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/016—Temporary inorganic, non-metallic carrier, e.g. for processing or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/386—Improvement of the adhesion between the insulating substrate and the metal by the use of an organic polymeric bonding layer, e.g. adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 기판 상에 반도체 소자가 탑재된 구성을 갖는 반도체 장치에 관한 것으로, 배선층 및 비어의 고밀도화, 고신뢰성화 및 저비용화를 도모하는 것을 과제로 한다.
유기 절연 기판층(15A∼15C)과 필름상 접착제층(16A∼16C)이 교호로 적층됨과 동시에 층내에 형성된 배선층(17A∼17C)을 비어(18A∼18C)를 사용하여 층간 접속하는 구성으로 된 다층 플렉시블 기판(12A)과, 이것에 탑재되는 반도체 소자(11)를 갖는 반도체 장치에 있어서, 비어(18A∼18C)를 유기 절연 기판층(15A∼15C) 및 필름상 접착제층(16A∼16C)을 관통하여 형성된 비어홀(23)과, 이 비어홀(23) 내에 배열 설치된 금속 비어재(26)로 구성하고, 또한 비어홀(23) 내의 금속 비어재(26)가 동일 재질인 구성으로 한다.
비어홀, 다층 플렉시블 기판

Description

반도체 장치 및 기판의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SUBSTRATE OF THE SAME}
도1은 본 발명의 제1 실시예인 반도체 장치의 단면도.
도2는 제1 실시예인 반도체 장치를 구성하는 다층 플렉시블 기판의 제조 방법을 설명하기 위한 도면.
도3은 제1 실시예인 반도체 장치를 구성하는 다층 플렉시블 기판을 확대하여 나타내는 단면도.
도4는 도3에 나타내는 다층 플렉시블 기판의 변형례인 다층 플렉시블 기판의 단면도.
도5는 도3에 나타내는 다층 플렉시블 기판의 변형례인 다층 플렉시블 기판의 제조 방법을 설명하기 위한 도면.
도6은 본 발명의 제2 실시예인 반도체 장치의 단면도.
도7은 본 발명의 제3 실시예인 반도체 장치의 단면도.
도8은 본 발명의 제4 실시예인 반도체 장치의 단면도.
도9는 제4 실시예인 반도체 장치를 구성하는 다층 플렉시블 기판을 확대하여 나타내는 단면도.
도10은 도9에 나타내는 다층 플렉시블 기판의 변형례인 다층 플렉시블 기판 의 단면도.
도11은 비어와 배선층을 동시에 형성한 다층 플렉시블 기판 및 그 제조 방법을 설명하기 위한 도면.
(부호의 설명)
0A∼10D 반도체 장치
11 반도체 소자
12A∼12E 다층 플렉시블 기판
14A, 14B 언더필 레진
15A∼15C 유기 절연 기판층
16A∼16C 필름상 접착제
17A∼17E 배선층
18A∼18E 비어
19 땜납볼
13 비어홀
25L 금속막
26, 38 금속 비어재
27 지그
28 오목부
29 첨예부
2O 히트스프레더
30 열전도성 접착제
33 방열핀
35 개구부
36 봉지 수지
37 레지스트
40A, 40B 기판 본체
본 발명은 반도체 장치 및 기판의 제조 방법에 관한 것으로, 특히 기판 상에 반도체 소자가 탑재된 구성을 갖는 반도체 장치 및 기판의 제조 방법에 관한 것이다.
근년, 반도체 소자는 고밀도화가 급속한 기세로 나아가고, 이에 따라서 반도체 소자에 설치되는 단자수도 증대하는 경향에 있다. 또 BGA(볼 그리드 어레이)타입의 반도체 장치로 대표되는 바와 같이, 반도체 소자를 기판 상에 탑재하는 구조를 가진 반도체 장치가 넓게 사용되고 있다.
따라서 반도체 소자를 탑재하는 기판에서도, 반도체 소자의 단자수의 증대에 대응할 수 있도록 고밀도화를 도모할 필요가 있다.
일반적으로, 반도체 장치에 사용되는 다층 구조를 가진 기판으로서는 세라믹 다층 기판, 혹은 프린트 배선 기판 상에 빌드업법을 사용하여 빌드업층을 형성한 다층 기판이 알려져 있다. 또 반도체 소자는 이들 기판 상에 페이스 다운 본딩 기술을 사용하여 탑재된다.
세라믹 다층 기판의 제조 방법으로서는 그린쉬트에 비어홀을 형성하고, 이 비어홀 내에 텅스텐 페이스트 등의 도전재를 충전하고, 인쇄법을 사용하여 배선 패턴을 더 형성한 다음, 복수의 그린 쉬트를 적층하고 이것을 일괄 프레스하여 소성 처리를 행하는 방법이 채택되고 있다.
또 프린트 기판에 빌드업법을 사용하여 빌드업층을 형성하는 다층 기판의 제조 방법으로서는 동박을 붙인 유리 에폭시에 패턴 형성을 하고, 그것들을 복수매 겹쳐서 접착한 후에 드릴로 관통공을 내고, 이 관통공 내에 동 도금을 실시하여, 층간의 전기적 접속을 해서 코어 기판을 형성한다.
그리고 이 코어 기판 상에 절연층을 형성하고, 그 절연층 상에 배선 패턴을 서브트랙티브, 세미애디티브법 등을 사용하여 형성하고 이 공정을 반복하여 빌드업층을 형성하는 방법이 채택되고 있다.
또한 일본 특개평 11-54934호 공보에도 반도체 장치용의 다층 배선 기판이 개시되어 있다. 동 공보에 개시된 다층 배선 기판은 쓰루홀이 형성된 코어 기판의 상하 양면 각각에 필름상의 편면 회로 기판을 복수 적층한 구조로 되어 있다.
이 각 편면 회로 기판은 절연 기재와 그 상면에 형성되는 접착제층으로 구성되어 있다. 절연 기재에는 비어홀 및 이것과 접속된 배선층이 형성되어 있고, 또 비어홀의 상부에는 비어홀과 별도의 구성으로 된 범프가 절연 기재로부터 돌출하도록, 또한 비어홀과 전기적으로 접속되도록 형성된다.
접착제층은 상기 구성으로 된 절연 기재 상에 배열 설치되고, 따라서 범프는 접착제층 내에 위치하는 구성이 된다. 그리고 상기 구성으로 된 편면 회로 기판을 적층하고, 가압 가열함으로써, 각 편면 회로 기판은 적층되고, 각 범프는 배선층과 접속함으로써 층간 접속을 행하는 구성으로 되어 있다.
그러나 반도체 장치의 기판으로서 세라믹 다층 기판을 사용한 경우에는 배선 패턴을 인쇄법으로 형성하기 때문에, 미세 패턴의 형성에 한계가 있는 문제점이 있다. 이 때문에, 반도체 소자가 고밀도화하여 단자수가 증대된 경우, 이에 대응할 수 없게 되어 버린다.
또 세라믹 다층 기판은 소성시에 발생하는 그린 쉬트의 수축을 고려에 넣을 필요가 있고, 층간의 비어를 받기 위한 랜드 지름을 어느 정도 크게 설정하여야 하고, 이 점에서도 배선 룰을 미세하게 할 수 없는 문제점이 있다. 또한 세라믹은 재료 비용이 높고, 따라서 기판의 비용이 상승되어 버리는 문제점도 있다.
또 프린트 기판에 빌드업층을 형성하여 미세 배선을 제작하는 경우는 각 층마다 노광, 현상 등의 박막 형성 기술을 사용하여 배선 및 비어를 형성하고, 이들 공정을 반복함으로써 다층화가 가능해진다. 그러나 이와 같이 박막 형성 기술을 사용하여 각 층을 적층 형성하려면 고가의 제조 설비를 필요함과 동시에 긴 제조 시간을 필요하고, 또 적층수에도 한계가 있는 문제점이 있다.
또한 일본 특개평 11-54934호 공보에 개시된 다층 배선 기판에서는 편면 회로 기판은 절연 기판과 접착제층으로 구성되어 있고, 절연 기재에 비어홀이 형성되 어, 접착제층에 범프가 형성된 구성으로 되어 있다. 그런데 이 구성의 다층 배선 기판에서는 비어홀과 범프는 절연 기판과 접착제층과의 계면에서 접합하게 된다.
이와 같이 비어홀과 범프를 별도의 구성으로 하면, 그 접합면(계면)의 강도는 약해진다. 따라서 반도체 장치의 실장시에 열 인가되고, 절연 기판과 접착제층의 열팽창차에 기인하여 발생하는 응력이 상기 계면에 인가되면, 비어홀과 범프 사이에 그 응력이 인가되어, 비어홀과 범프의 접합면에서 파손하여 버리는 문제점이 있다.
본 발명은 상기의 점을 감안하여 된 것으로, 배선 및 비어의 고밀도화, 고신뢰성화 및 저비용화를 도모한 반도체 장치 및 기판의 제조 방법을 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위해서 본 발명에서는 다음에 설명하는 각 수단을 강구한 것을 특징으로 하는 것이다.
제1 발명은 유기 절연 기판층과 접착제층이 교호로 적층됨과 동시에, 비어를 사용하여 층내에 형성된 배선을 층간 접속하는 구성으로 된 기판과, 상기 기판 상에 탑재되는 반도체 소자를 갖는 반도체 장치에 있어서, 상기 비어는 상기 유기 절연 기판층 및 상기 접착제층을 관통하여 형성된 비어홀과 상기 비어홀 내에 배열 설치된 금속 비어재로 구성되고, 또한 상기 비어홀 내의 상기 금속 비어재를 동일 재질로 한 것을 특징으로 하는 것이다.
이와 같이 기판으로서 유기 절연 기판층과 접착제층이 교호로 적층된 구조의 것을 사용함으로써, 미세한 비어홀을 염가로 형성할 수 있다. 즉 유기 절연 기판층은 종래 사용되고 있던 세라믹의 소성시에 발생하는 그린 시트의 수축을 고려할 필요가 없어, 미세한 비어홀을 소망하는 위치에 고정밀도로 형성할 수 있다. 또 유기 절연 기판층의 적층 처리는 접착제층을 교호로 개재시켜 유기 절연 기판층을 쌓아올리면 되어, 용이하게 정밀도 좋게 적층할 수 있다.
또한 비어를 유기 절연 기판층 및 접착제층을 관통하여 형성된 비어홀 내에 금속 비어재를 배열 설치한 구성으로 하고, 또한 비어홀 내의 금속 비어재가 동일 재질로 되도록 구성함으로써, 반도체 장치의 실장시의 기판의 신뢰성을 향상시킬 수 있다. 즉 실장 시에 반도체 장치에 열인가되면, 유기 절연 기판층과 접착제층의 열팽창차에 기인하여 각 층의 계면에 응력이 발생되는 것이 생각된다. 이 응력은 비어에 대하여 전단력으로서 작용한다.
여기서 만일, 유기 절연 기판층에 제1 비어를 형성함과 동시에 접착제층에 제2 비어를 형성한 구성을 상정하면, 유기 절연 기판층과 접착제층과의 계면에서 제1 비어와 제2 비어는 접합하게 된다. 이와 같이 제1 비어와 제2 비어를 별도의 구성으로 하면, 그 접합면(계면)의 강도는 금속 비어 재료 자체의 강도보다도 작아진다. 따라서 상기한 응력이 유기 절연 기판층과 접착제층의 계면에 인가되면, 제1 비어와 제2 비어와의 접합면이 파손되어 기판의 신뢰성이 저하하여 버린다. 그런데 유기 절연 기판층 및 접착제층을 관통하여 형성된 비어홀 내의 금속 비어재가 동일 재질로 되도록 구성함으로써, 유기 절연 기판층과 접착제층과의 계면에 접합면은 존재하지 않고, 따라서 비어의 각 층계면의 강도는 강해진다. 이 때문에, 상 기의 응력이 발생하여 유기 절연 기판층과 접착제층과의 계면에 응력이 작용하여도, 비어가 파손되는 일이 없어, 기판의 신뢰성(즉 반도체 장치의 신뢰성)을 향상시킬 수 있다.
또 제2 발명은 제1 발명의 반도체 장치에 있어서, 상기 기판의 상기 반도체 소자와 대향하는 위치에 개구부를 형성하고, 상기 반도체 소자를 상기 기판에 페이스 다운 본딩에 의하여 탑재하고, 또한 상기 반도체 소자와 상기 기판 간에 언더필 레진을 개장(介裝)한 구성으로 한 것을 특징으로 하는 것이다.
상기 발명에서는 기판의 반도체 소자와 대향하는 위치에 개구부를 형성하고 있기 때문에, 반도체 소자를 기판에 페이스 다운 본딩에 의하여 탑재하여 언더필 레진을 배열 설치할 때, 이 개구부를 통해서 반도체 소자와 기판 간에 언더필 레진을 배열 설치할 수 있게 된다.
이에 따라 언더필 레진의 배열 설치시에, 언더필 레진을 반도체 소자의 내측에서 외측을 향해 흘릴 수 있다. 따라서 언더필 레진의 유동 저항이 작아져 내부에 보이드가 발생하는 것도 없어져서 양질의 언더필 레진을 효율 좋게 또한 확실하게 언더필 레진을 배열 설치할 수 있게 된다.
또 제3 발명은 유기 절연 기판층과 접착제층이 교호로 적층됨과 동시에, 비어홀 내에 금속 비어재를 형성한 비어를 사용하여 각 층내에 형성된 배선을 층간 접속하는 구성으로 된 기판의 제조 방법으로서, 상기 유기 절연 기판층과 상기 접착제층을 접합하여 기판 본체를 형성하는 접합 공정과, 상기 기판 본체에 관통한 비어홀을 형성하는 비어홀 형성 공정과, 상기 기판 본체의 한쪽면에 상기 비어홀을 피복하도록 도전성 금속막을 형성하는 금속막 형성 공정과, 상기 금속막을 전극으로 해서 전해 도금법을 사용하여 상기 비어홀 내에 상기 금속 비어재를 형성하는 처리와 상기 기판 본체에 상기 배선을 형성하는 처리를 동시에 행하는 배선 형성 공정과, 상기 금속막을 제거하는 제거 공정을 갖는 것을 특징으로 하는 것이다.
상기와 같이, 배선 형성 공정에서 전해 도금법을 사용하여 비어홀 내에 금속 비어재를 형성하는 처리와, 기판 본체에 배선을 형성하는 처리를 동시에 행함에 의해서도, 반도체 장치의 실장시의 기판의 신뢰성을 향상시킬 수 있다.
상기와 같이, 실장시에 반도체 장치에 열 인가되면, 유기 절연 기판층과 접착제층의 열팽창차에 기인하여 각 층의 계면에 응력이 발생하고, 이 응력은 비어에 대하여 전단력으로서 작용한다.
여기서 만일, 비어홀 내에 금속 비어재를 형성하는 처리와 기판 본체에 배선을 형성하는 처리를 별도로 실시하는 구성을 상정하면, 금속 비어재와 배선과의 접합면(계면)의 강도는 다른 부위에 비하여 약해진다. 따라서 상기한 응력이 금속 비어재와 배선과의 계면에 인가되면, 이 부위에서 접합면이 파손되어 기판의 신뢰성이 저하하여 버릴 우려가 있다.
그런데 금속 비어재를 형성하는 처리와 배선을 형성하는 처리를 동시에 행함으로써, 금속 비어재와 배선과는 연속한 구성이 되어 양자의 계면에 접합면은 존재하지 않는다. 이에 따라 비어의 각 층계면의 강도는 강해지고, 따라서 상기의 응력이 발생하여 금속 비어재와 배선과의 계면에 응력이 작용하여도 비어가 파손되는 일이 없어, 기판의 신뢰성(즉 반도체 장치의 신뢰성)을 향상시킬 수 있다.
또 제4 발명은 제3 발명의 기판의 제조 방법에 있어서, 상기 비어홀 형성 공정에서 상기 비어홀을 형성할 때, 레이저를 사용하여 상기 비어홀을 형성하는 것을 특징으로 하는 것이다.
상기의 발명에서는 레이저를 사용하여 비어홀을 형성함으로써, 기계 가공에 의하여 비어홀을 형성하는 구성에 비하여 소직경의 비어홀을 정밀도 좋게 형성할 수 있다. 또 레이저를 사용함으로써, 미세 직경의 비어홀을 효율 좋게 또한 간단하게 형성할 수 있다.
또 제5 및 제6 발명은 제1 ~ 제3 발명 중 어느 한 발명의 기판의 제조 방법에 있어서, 상기 비어홀 형성 공정에서 상기 비어홀을 형성할 때, 상기 비어홀의 형상을 원추 사다리꼴 형상이 되도록 형성한 것을 특징으로 하는 것이다.
상기와 같이, 비어홀의 형상을 원추 사다리꼴 형상으로 함으로써, 배선 형성 공정에서 전해 도금을 행할 때, 금속 비어재는 비어홀의 내면으로부터 차례로 퇴적하여 간다. 따라서 비어홀 내에 금속 비어재를 확실하게 형성할 수 있다. 이 때, 청구항6에 기재한 바와 같이, 원추 사다리꼴 형상의 비어홀의 정각을 10°이상 90° 이하로 설정함으로써, 비어홀 내의 금속 비어재의 퇴적 효율이 양호해져, 보다 확실하게 금속 비아재를 비어홀 내에 확실하게 형성할 수 있게 된다.
(실시예)
다음에 본 발명의 실시예의 형태에 대해서 도면과 함께 설명한다.
도1은 본 발명의 제1 실시예인 반도체 장치(10A)를 나타내고 있다. 동 도면에 나타내는 바와 같이, 반도체 장치(10A)는 BGA(볼 그리드 어레이) 구조를 갖고 있고, 대략하면 반도체 소자(11), 다층 플렉시블 기판(12A) 및 땜납볼(19) 등으로 되는 구성으로 되어 있다.
반도체 소자(11)는 고밀도화된 소자이고, 따라서 실장면(11a)에는 다수의 단자가 형성되어 있다. 또 이 각 단자에는 미리 땜납으로 되는 범프(13)가 형성되어 있다. 이 반도체 장치(10A)는 다층 플렉시블 기판(12A)의 상면에 플립칩 본딩에 의하여 탑재되어 있다. 또 반도체 소자(11)와 다층 플렉시블 기판(12A) 간에는 언더필 레진(14A)이 개장되어 있고, 따라서 반도체 소자(11)와 다층 플렉시블 기판(12A)의 열팽창차에 기인하여 발생하는 응력이 범프(13)에 집중 인가되는 것을 방지하고 있다.
다층 플렉시블 기판(12A)은 유기 절연 기판층(15A∼15C), 필름상 접착제층(16A∼16C), 배선층(17A∼17C) 및 비어(18A∼18C) 등으로 구성되어 있다.
유기 절연 기판층(15A∼15C)은 에폭시 수지, 폴리이미드 수지 등의 유기계 수지로 되는 가소성을 가진 얇은 필름상의 기판층으로, 그 유전율은 1. 5∼5. 0의 것이 선정되어 있다. 이와 같이 유기 절연 기판층(15A∼15C)으로서 저유전율을 갖는 얇은 수지 필름을 사용함으로써, 다층 플렉시블 기판(12A)의 전기적 특성(특히, 고주파 특성)을 양호하게 할 수 있다. 또 각 유기 절연 기판층(15A∼l5C)의 하측면에는 배선층(17A∼17C)이 형성되어 있다.
한편, 필름상 접착제층(16A∼16C)은 유기 절연 기판층(15A∼15C)과 마찬가지 로 얇은 필름상으로 되어 있고, 열경화성 또는 광경화성의 에폭시 수지, 폴리이미드 수지, 실리콘 수지, 혹은 사이아네이트에스텔 수지로 형성되어 있다. 이 필름상 접착제층(16A∼16C)은 적층된 상태에서 각 유기 절연 기판층(15A∼15C)을 접착하는 기능을 발휘하고 있다.
상기의 유기 절연 기판층(15A∼15C)과 필름상 접착제층(16A∼16C)은 교호로 적층된 구성으로 되어 있고, 유기 절연 기판층(15A)과 필름상 접착제층(16A), 유기 절연 기판층(15B)과 필름상 접착제층(16B), 유기 절연 기판층(15C)과 필름상 접착제층(16C)이 각각 쌍을 이루는 구성으로 되어 있다.
비어(18A∼18C)는 유기 절연 기판층(15A∼15C) 및 필름상 접착제층(16A∼16C)을 관통하여 형성된 비어홀(23)과, 이 비어홀(23) 내에 배열 설치된 금속 비어재(26)로 구성되어 있다(도2 참조). 구체적으로는 비어(l8A)는 유기 절연 기판층(15A) 및 필름상 접착제층(16A)을 관통하도록 형성되어 있고, 비어(18B)는 유기 절연 기판층(15B) 및 필름상 접착제층(16B)을 관통하도록 형성되어 있고, 또한 비어(18C)는 유기 절연 기판층(15C) 및 필름상 접착제층(16C)을 관통하도록 형성되어 있다.
이 비어(18A)의 하단부는 배선층(17A)에 접속되어 있고, 또 상단부에는 다층 플렉시블 기판(12A)에 탑재되는 반도체 소자(11)의 범프(13)가 접합된다. 또 비어(18B)의 하단부는 배선층(17B)에 접속되어 있고, 또 상단부는 배선층(17A)에 접속되어 있다. 또 비어(18C)의 하단부는 배선층(17C)에 접속되어 있고, 또 상단부는 배선층(17B)에 접속되어 있다. 따라서 각 배선층(17A∼17C)은 각 비어(18A∼18C)에 의하여 층간 접속된 구성으로 되어 있다.
한편, 다층 플렉시블 기판(12A)의 최하부에 위치하는 배선층(17C)에는 외부 접속단자가 되는 땜납볼(19)이 배열 설치되어 있다. 이에 따라 반도체 소자(11)는 범프(13), 각 배선층(17A∼17C), 각 비어(18A∼18C)를 통해서 땜납볼(19)과 전기적으로 접속된 구성이 된다.
여기서 각 비어(18A∼18C)의 구체적 구성에 주목하면, 각 비어(18A∼18C)를 구성하는 비어홀(23)은 원추 사다리꼴 형상을 가진 미세공으로 되어 있다. 따라서 비어홀(23)의 벽면은 도시된 바와 같이 경사면으로 되어 있다. 또 비어홀(23)의 직경(R)(도2c에 나타냄)은20 ㎛∼70 ㎛ 으로 되어 있고, 종래 사용되고 있던 세라믹 다층 기판의 비어 직경에 비하여 미세화된 구성으로 되어 있다.
후술하는 바와 같이, 이 비어홀(23)은 레이저 가공으로 형성된다. 이와 같이 유기 절연 기판층(15A∼15C) 및 필름상 접착제층(16A∼16C)의 재료로서 유기 수지 재료를 사용하고, 또한 비어홀(23)의 형성 방법으로서 미세 가공이 가능한 레이저 가공을 사용함으로써, 상기의 미세 직경(R)을 갖는 비어홀(23)을 용이하게 또한 효율 좋게 형성할 수 있게 된다.
즉 유기 절연 기판층(15A∼15C) 및 필름상 접착제층(16A∼16C)의 재료가 되는 에폭시, 폴리이미드 등의 유기 수지 재료는 종래 사용하고 있던 세라믹 다층과 기판 같이 기판 형성시에 소성할 필요는 없고, 따라서 그린 쉬트 소성시에 발생하고 있던 열수축을 고려할 필요가 없어진다. 또 유기 수지 재료는 가공성이 좋게 용이하게 천공 가공을 행할 수 있다.
따라서 유기 절연 기판층(15A∼15C) 및 필름상 접착제층(16A∼16C)의 재료로서 유기 수지 재료를 사용함으로써, 또 비어홀(23)의 형성 방법으로서 미세 가공이 가능한 레이저 가공을 사용함으로써, 미세 직경(R)을 갖는 비어홀(23)을 용이하게 또한 효율 좋게 형성할 수 있게 된다.
한편, 금속 비어재(26)의 재질로서는 Cu, Ni, 땜납 등의 도전성 금속이 선정되어 있다. 이 금속 비어재(26)는 후술하는 바와 같이 비어홀(23) 내에 도금법을 사용하여 형성된다.
또 상기와 같이 비어홀(23)은 유기 절연 기판층(15A∼15C) 및 필름상 접착제층(16A∼16C)을 관통하여 형성되고, 이 비어홀(23) 내에 금속 비어재(26)는 형성되지만, 이 때에 금속 비어재(26)는 비어홀(23) 내에서 동일 재질로 되도록 구성되어 있다. 즉 금속 비어재(26)는 각 유기 절연 기판층(15A∼15C)과 필름상 접착제층(16A∼16C)과의 계면에서 접합부나 이음매가 없는 연속한 구성으로 되어 있다.
이와 같이 비어홀(23) 내에서 금속 비어재(26)가 동일 재질로 되도록 구성함으로써, 반도체 장치(10A)의 실장시 등의 다층 플렉시블 기판(12A)의 신뢰성을 향상시킬 수 있다.
즉 실장시에 반도체 장치(10A)가 열 인가되면, 유기 절연 기판층(15A∼15C)과 필름상 접착제층(16A∼16C)의 열팽창차에 기인하여 각 층의 계면에 응력이 발생되는 것이 생각된다.
이 열응력은 각 비어(18A∼18C)에 대하여 전단력으로서 작용한다. 따라서 비 어의 이 계면과 대향하는 위치에 강도가 약한 접합면이나 이음매가 존재하면, 이 위치에서 비어가 파손될 우려가 있는 것은 전술했던 바와 같다.
그런데 비어홀(23) 내의 금속 비어재(26)가 동일 재질로 되는 구성으로 함으로써, 상기와 같이 비어(18A∼18C)의 상기 계면과 대향하는 위치에 접합면이나 이음매가 존재하는 일이 없어 계면의 강도는 강해지고 있다. 이 때문에, 상기의 응력이 발생하여 유기 절연 기판층(15A∼15C)과 필름상 접착제층(16A∼16C)과의 계면에 응력이 작용하여도, 비어(18A∼l8C)가 파손되는 일이 없어, 다층 플렉시블 기판(12A)의 신뢰성(즉 반도체 장치(10A)의 신뢰성)을 향상시킬 수 있다.
또한 상기 구성으로 된 다층 플렉시블 기판(12A)의 반도체 소자(11)가 탑재된 면에는 프레임재(20)가 배열 설치되어 있다. 이 프레임재(20)는 가소성을 갖는 다층 플렉시블 기판(12A)을 지지하기 위해서 설치되는 것으로, 또 그 중앙 위치에는 반도체 소자(11)를 탑재하기 위한 직사각형 개구(37)가 형성되어 있다.
이 프레임재(20)의 재료로서는 Cu, Ni, AlSiC, 42알로이 등의 금속 재료, 또는 알루미나, 물라이트, 유리 세라믹, 질화알루미늄 등의 무기 재료, 또는 FR-4, FR-5, BT레진 등의 유기 재료를 사용할 수 있다. 또 이 프레임재(20)는 예를 들면 에폭시, 폴리이미드, 사이아네이트에스텔, 실리콘 등의 유기계 접착제에 의하여 다층 플렉시블 기판(12A) 상에 고정되어 있다.
여기서 본 실시예에서 사용하고 있는 다층 플렉시블 기판(12A)의 제조 방법에 대해서 설명한다. 도2는 제1 실시예인 다층 플렉시블 기판(12A)의 제조 방법을 나타내고 있다.
다층 플렉시블 기판(12A)을 제조에는 도2a에 나타내는 바와 같이, 유기 절연 기판층(15A)과 필름상 접착제층(16A)을 준비하고, 도2b에 나타내는 바와 같이, 필름상 접착제층(16A)을 유기 절연 기판층(15A)에 접착한다.
계속해서 레이저 가공 장치를 사용하여 유기 절연 기판층(15A)측으로부터 레이저광을 조사하여 유기 절연 기판층(15A)과 필름상 접착제층(16A)을 관통하는 비어홀(23)을 형성한다.
이 때 사용하는 레이저로서는 발진 파장이 짧아 대출력으로 미세 가공에 적절한 엑시머 레이저, 탄산 레이저가 적합하다. 이 레이저 가공을 행함으로써, 기계 가공에 의하여 비어홀을 형성하는 구성에 비하여, 미세 직경(R=20 ㎛∼70 ㎛)의 비어홀(23)을 효율 좋게 또한 간단하게 형성할 수 있다. 또한 형성되는 비어홀(23)의 형상은 도2c에 나타내는 바와 같이 원추 사다리꼴 형상이 된다.
상기와 같이 비어홀(23)이 형성되면, 다음에도2d에 나타내는 바와 같이, 필름상 접착제층(16A) 상에 금속층(25)을 접착한다. 이 금속층(25)은 도전성 금속막(예를 들면, 동막)으로, 비어홀(23)을 피복하도록 배열 설치된다.
이와 같이 필름상 접착제층(16A) 상에 금속층(25)이 접착된 유기 절연 기판층(15A)은 도시하지 않는 도금조에 침지되고, 금속층(25)을 전극으로 해서 전계 도금이 실시된다. 이에 따라 비어홀(23) 내에 금속 비어재(26)를 도금 형성한다.
이 때, 비어홀(23)은 유기 절연 기판층(15A) 및 필름상 접착제층(16A)을 관통하여 형성되어 있기 때문에, 도금 형성되는 금속 비어재(26)는 접합면이나 이음매 등이 없는 균일하게 연속한 상태가 된다. 또 도금법을 사용하여 비어홀(23) 내 에 금속 비어재(26)를 형성하기 때문에, 상기와 같이 비어홀(23)이 미소 직경으로도 확실하게 또한 간단하게 비어홀(23) 내에 금속 비어재(26)를 형성할 수 있다.
상기와 같이 비어홀(23)의 내부에 금속 비어재(26)가 형성되면, 계속해서 도2f에 나타내는 바와 같이 금속막(25)이 제거되고, 이에 의하여 비어(18A)이 형성된다. 계속해서 도2g에 나타내는 바와 같이, 유기 절연 기판층(15A)의 하측면에 소정의 패턴으로 배선층(17A)이 형성된다. 이 배선층(17A)은 비어(18A)에 접속된다. 이 배선층(17A)을 형성하는 방법으로서는 서브트랙티브법, 세미애디티브법, 혹은 애디티브법을 사용할 수 있다.
상기와 같이 유기 절연 기판층(15A)의 하측면에 배선층(l7A)이 형성되면, 계속해서 먼저 설명한 도2a∼도2g의 공정을 반복 실시함으로써, 유기 절연 기판층(15B), 필름상 접착제층(16B), 비어(18B), 배선층(17B)을 형성하고, 이것을 도2g에 나타내는 유기 절연 기판층(15A)의 하측면에 접착한다. 이 상태를 도2h에 나타낸다.
또한 도2a∼도2g의 공정을 반복하여 실시함으로써 유기 절연기판층(15C), 필름상 접착제층(16C), 비어(18C), 배선층(17C)을 형성하고, 이것을 도2h에 나타내는 유기 절연 기판층(15B)의 하측면에 접착한다. 이상의 처리를 실시함으로써, 도3에 나타내는 다층 플렉시블 기판(12A)이 형성된다.
그리고 상기와 같이 형성된 다층 플렉시블 기판(12A)에 반도체 소자(11)를 플립칩 본딩함과 동시에, 다층 플렉시블 기판(12A)과 반도체 소자(11) 사이에 언더필 레진(14A)을 개장하고, 또한 프레임재(20)를 배열 설치함으로써, 도1에 나타내는 반도체 장치(10A)를 제조할 수 있다.
도4 및 도5는 상기한 다층 플렉시블 기판(12A)의 변형례인 다층 플렉시블 기판(12B) 및 그 제조 방법을 설명하기 위한 도면이다.
도4에 나타낸 바와 같이, 본 변형례에 관한 다층 플렉시블 기판(12B)은 각 비어(18A∼18C)의 선단 부분에 첨예부(29)를 형성한 것을 특징으로 하는 것이다. 이와 같이 각 비어(18A∼18C)의 선단 부분에 첨예부(29)를 설치함으로써, 도2g에 나타내는 상태로부터 도2h에 나타내는 상태가 되도록 적층 처리할 때, 비어(18B)는 배선층(17A)에 쑤셔박히는 상태로 접속되기 때문에, 전기적 접속성을 향상시킬 수 있다. 마찬가지로, 도2h로부터 나타내는 상태로부터 도3에 나타내는 상태가 되도록 적층 처리할 때에도, 비어(18C)와 배선층(17B)의 전기적 접속성을 향상시킬 수 있다.
또한 반도체 소자(11)를 다층 플렉시블 기판(12B)에 탑재할 때에는 비어(18A)의 선단부에 첨예부(29)가 설치되어 있음으로써, 이 첨예부(29)는 범프(13)에 쑤셔박히는 상태로 접속된다. 따라서 반도체 소자(11)와 다층 플렉시블 기판(12B)과의 전기적 접속성도 향상시킬 수 있다.
상기와 같이 비어(18A∼18C)에 첨예부(29)를 형성하려면, 예를 들면 도5에 나타내는 지그(27)를 사용한다. 이 지그(27)는 예를 들면 평탄성이 확보된 실리콘 기판, 금속판으로, 그 비어(18A~18C)에 대향하는 위치에, 예를 들면 엑시머 레이저, 탄산 레이저 등의 기계적 가공, 혹은 에칭 등의 화학적가공에 의하여 오목부(28)가 형성되어 있다. 그리고 이 오목부(28)가 형성된 지그(27)를, 도2g에 서 설명한 처리 후에 비어(18A)(18B, 18C)에 강하게 압압함으로써, 비어(18A)(18B, 18C)의 상단부에 첨예부(29)를 형성할 수 있다.
계속해서 본 발명의 제2 실시예인 반도체 장치(10B)에 대해서 설명한다.
도6은 제2 실시예인 반도체 장치(10B)를 나타내는 단면도다. 또한 도6에서, 또 이하 설명하는 각 실시예에 사용하는 도면에서, 도1~ 도4에 나타낸 구성과 동일 구성에 대해서는 동일 부호를 붙이고 그 설명을 생략한다.
본 실시예에 관한 반도체 장치(10Bf), 프레임체(20)의 상부에 히트스프레더(30)를 설치한 것을 특징으로 하는 것이다. 이 히트스프레더(30)는 Cu, Ni, AlSiC, 42알로이 등의 금속 재료, 또는 알루미나, 라이트, 유리 세라믹, 질화알루미늄 등의 무기 재료, 또는 FR-4, FR-5, BT레진 등의 유기 재료로 되는 판자상 부재다. 이 히트스프레더(30)는 프레임재(20) 상에 예를 들면 에폭시, 폴리이미드, 사이아네이트에스텔, 실리콘 등의 유기계 접착제(38)에 의하여 고정되어 있다. 또한 반도체 소자(11)와 히트스프레더(30) 간에는 열전도성이 높은 열전도성 접착제(31)이 개장되어 있다.
본 실시예의 구성으로 함으로써, 반도체 소자(11)에서 발생한 열은 열전도성 접착제(31)를 통해서 히트스프레더(30)에 열전도하여 방열된다. 또 도시되는 바와 같이, 히트스프레더(30)는 넓은 면적을 갖고 있기 때문에 방열 효율이 좋고, 따라서 반도체 소자(11)에서 발생하는 열을 효율 좋게 방열할 수 있게 된다. 또한 본 실시예의 구성에 의하면, 반도체 소자(11)는 다층 플렉시블 기판(12A), 프레임체(20) 및 히트스프레더(30)의 내부에 봉지된 구성이 되어, 반도체 소자(11) 의 보호를 확실하게 도모할 수 있다.
계속해서 본 발명의 제3 실시예인 반도체 장치(10C)에 대해서 설명한다.
도7은 제3 실시예인 반도체 장치(10C)를 나타내는 단면도다. 본 실시예에 관한 반도체 장치(10C)는 도6에 나타낸 제2 실시예에 관한 반도체 장치(10B)에 대해서, 히트스프레더(30)의 상부에 방열핀(33)을 더 설치한 것을 특징으로 하는 것이다.
이 방열핀(33)은 열전도율이 높은 금속 혹은 무기 재료로 형성되어 있고, 또 방열 면적을 증대시키기 위해서, 빗살모양의 핀이 다수 설치되어 있다. 또 방열핀(33)은 히트스프레더(30)의 상부에 열전도성 접착제(31)에 의하여 고정되어 있다. 이와 같이 히트스프레더(30)의 상부에 방열핀(33)을 설치함으로써, 반도체 소자(11)의 방열 특성을 더욱 향상시킬 수 있다.
또한 상기한 실시예에서는 방열핀(33)을 열전도성 접착제(31)를 사용하여 히트스프레더(30)의 상부에 고정한 구성을 나타냈지만, 나사, 소켓트 등을 사용함으로써, 방열핀(33)을 히트스프레더(30)의 상부에 기계적 수법으로 고정하는 구성으로 하여도 좋다.
계속해서 본 발명의 제4 실시예인 반도체 장치(10D)에 대해서 설명한다.
도8은 제4 실시예인 반도체 장치(10D)를 나타내는 단면도이고, 또 도9는 반도체 장치(10D)에 사용하는 다층 플렉시블 기판(12C)을 나타내는 단면도다.
본 실시예에 관한 반도체 장치(10D)는 도1에 나타낸 제l 실시예에 관한 반도체 장치(10A)에 대해서, 다층 플렉시블 기판(12C)의 반도체 소자(11)와 대향하는 위치에 개구부(35)를 형성한 것을 특징으로 하는 것이다. 또 개구부(35)의 내부에는 반도체 소자(11)를 보호하는 봉지 수지(36)가 형성되어 있다. 이 봉지 수지(36)는, 예를 들면 에폭시 수지이고, 포팅에 의하여 배열 설치되어 있다.
여기서 상기의 개구부(35)의 면적에 주목하면, 이 개구부(35)의 면적은 반도체 소자(11)의 면적보다도 작게 설정되어 있다. 보다 상세하게는 개구부(35)의 크기 및 형성 위치는 반도체 소자(11)에 설치되어 있는 범프(13)의 형성 영역보다 내측 위치에서 개구하도록 설정되어 있다.
상기 구성으로 함으로써, 반도체 소자(11)를 다층 플렉시블 기판(12C)에 페이스 다운 본딩하고, 그 후에 언더필 레진(14B)을 배열 설치할 때, 개구부(35)를 통해서 언더필 레진(14B)을 반도체 소자(11)와 다층 플렉시블 기판(12C) 간에 개장할 수 있게 된다.
이에 따라 언더필 레진(14B)은 반도체 소자(11)의 내측에서 외측을 향해 충전되게 되고, 다른 실시예와 같이 반도체 소자(11)의 외주측으로부터 언더필 레진(14A)을 개장하는 구성에 비하여 충전에 필요한 시간을 짧게 할 수 있고, 또 보이드의 발생을 억제할 수 있다.
따라서 상기 구성으로 된 개구부(35)를 설치함으로써, 언더필 레진(14B)을 효율 좋게 또한 확실하게 배열 설치할 수 있게 된다.
또한 도10에 나타내는 다층 플렉시블 기판(12D) 같이, 첨예부(29)를 가진 비어(18A∼18C)를 가진 구성의 기판에 개구부(35)를 설치하는 구성으로 할 수도 있어, 상기와 마찬가지의 효과를 실현할 수 있다.
그런데 상기한 각 실시예에서 사용한 다층 플렉시블 기판(12A∼12D)에 설치된 비어(18A∼18C)는 비어홀(23) 내의 금속 비어재(26)가 동일 재질로 형성되어 있기 때문에, 비어(18A∼18C) 내에 접합면이나 이음매는 존재하지 않는다. 이 때문에, 응력이 유기 절연 기판층(15A∼15C)과 필름상 접착제층(16A∼16C)과의 계면에 작용해도, 비어(18A∼18C)가 파손되는 일이 없어 다층 플랙시블 기판(12A~12D)의 신뢰성을 향상시킬 수 있다. 이 각 다층 플렉시블 기판(12A∼12Df), 금속 비어재(26)를 비어홀(23)에 형성한 후, 별도의 공정으로써 배선층(17A∼17C)을 형성하는 방법이 사용되고 있다.
그러나 비어(18A∼18C)의 형성 공정과, 배선층(17A∼17C)을 별도의 공정에서 행하면, 비어(18A∼18C)와 배선층(17A∼17C)의 접합은 행하여지지만, 그 계면의 접합력은 연속적으로 형성되어 있는 금속 비어재(26)에 비하여 작아진다. 따라서 응력이 비어(18A∼18C)와 배선층(17A∼17C)과의 계면에 작용한 경우, 이 계면에 손상이 발생될 우려가 있다. 또 금속 비어재(26)를 비어홀(23)에 형성한 후에, 별도의 공정으로서 배선층(17A∼l7C)을 형성하는 방법에서는 제조 공정이 복잡해진다. 이들 문제점을 해결할 수 있는 다층 플렉시블 기판(12E) 및 그 제조 방법에 대해서, 도11을 사용하여 이하 설명한다. 또한 도11에서, 먼저 설명한 도2의 구성과 동일 구성에 대해서는 동일 부호를 붙여서 그 설명을 생략한다.
본 실시예에 관한 다층 플렉시블 기판(12E)은 배선층(17D, 17E)과, 비어(18D, 18E)를 구성하는 금속 비어재(38, 39)를 동시에 형성함으로써, 배선층(17D, 17E)과 금속 비어재(38, 39)를 일체적으로 형성한 것을 특징으로 하는 것이다.
본 실시예에 관한 다층 플렉시블 기판(12E)을 제조하려면 도11a에 나타내는 바와 같이, 유기 절연 기판층(15A)과 필름상 접착제층(16A)을 준비하고, 도11b에 나타내는 바와 같이, 필름상 접착제층(16A)을 유기 절연 기판층(15A)에 접착한다. 이하 필름상 접착제층(16A)과 유기 절연 기판층(15A)을 접착한 것을 기판 본체(40A)라고 한다.
계속해서 레이저 가공 장치를 사용하여 유기 절연 기판층(15A)측으로부터 레이저광을 조사하여 기판 본체(40A)를 관통하는 비어홀(23)을 형성한다. 이 때 사용하는 레이저는 상기와 마찬가지로 발진 파장이 짧아 대출력으로 미세 가공에 적합한 엑시머 레이저, 탄산 레이저 가 적합하다. 이 레이저 가공을 행함으로써 비어홀(23)의 형상은 도11c에 나타내는 바와 같이 원추 사다리꼴 형상이 된다. 이 때, 원추 사다리꼴 형상의 비어홀(23)의 정각(도11c에 화살표θ로 나타냄)은 10°이상90° 이하가 되도록 구성되어 있다. 이 정각θ의 설정은 레이저의 출력 및 조사 각도를 제어함으로써 실현하는 것이 가능하다.
상기와 같이 비어홀(23)이 형성되면, 다음에도11d에 나타내는 바와 같이, 필름상 접착제층(16A) 상에 금속층(25)을 접착한다. 이 금속층(25)은 도전성 금속막(예를 들면, 금막)이고, 비어홀(23)을 피복하도록 배열 설치된다. 또 유기 절연 기판층(15A) 측에는 레지스트(37)가 배열 설치된다. 이 레지스트(37)는 배선층(17A)이 형성되는 기정 위치 이외의 위치에 형성된다. 또한 이 레지스트(37)는 포토레지스트이고, 주지의 포토리소그래피 기술을 사용하여 형성된다.
계속해서 필름상 접착제층(16A) 상에 금속층(25)이 접착된 기판 본체(40A)는 도시하지 않는 도금조에 침지되고, 금속층(25)을 전극으로 해서 전계 도금이 실시된다. 이에 따라 비어홀(23) 내에 금속 비어재(38)가 형성됨과 동시에, 연속적으로 배선층(17D)이 형성된다. 즉 전해 도금을 개시하면, 먼저 금속 비어재(38)는 비어홀(23)의 내벽을 따라 석출하고, 그 후에 기판 본체(40A)(유기 절연 기판층(15A))의 레지스트(37)가 형성되어 있지 않은 부분에 석출하여 배선층(17D)이 형성된다.
도11e는 비어홀(23)의 내벽에 금속 비어재(38)가 형성되고, 이것과 연속하여 배선층(17D)이 형성된 상태를 나타내고 있다. 이 상태에서는 아직 금속 비어재(38)는 비어홀(23)의 전체를 메울 정도로 석출하고 있지 않아, 비어홀(23) 내에는 오목부가 형성된 상태가 되고 있다. 그 후, 전해 도금을 더 계속함으로써, 이 오목부 내에 금속 비어재(38)가 석출하고, 도11f에 나타내는 바와 같이 비어홀(23)은 금속 비어재(38)로 메워진 상태가 된다.
상기와 같이 비어홀(23)의 내부에 금속 비어재(38)가 형성되면. 계속해서 도1g에 나타내는 바와 같이 금속막(25)이 제거되고, 이에 의하여 비어(18D)가 형성된다. 상기와 같이 비어(18D)를 형성함으로써, 비어홀(23)은 유기 절연 기판층(15A) 및 필름상 접착제층(16A)을 관통하여 형성되어 있기 때문에, 도금 형성되는 금속 비어재(26)는 접합면이나 이음매 등이 없는 균일하게 연속한 상태가 된다.
또한 본 실시예에서는 금속 비어재(38)를 형성하는 처리와, 배선층(17D)을 형성하는 처리를 동시에 행하고 있기 때문에, 금속 비어재(38)와 배선층(17D)과는 연속한 구성이 되고, 금속 비어재(38)와 배선층(17D) 간에도 접합면은 존재하지 않는다. 이에 따라 비어(18D)의 강도는 강해져서 유기 절연 기판층(15A)과 필름상 접착제층(16A)과의 계면에 응력이 인가된 경우 및 금속 비어재(38)와 배선층(17D)과의 계면 부분에 응력이 인가된 경우에서도, 비어(18D)가 파손되는 일이 없어 기판의 신뢰성(즉 반도체 장치의 신뢰성)을 향상시킬 수 있다.
이 때, 금속 비어재(38)와 배선층(17D)을 연속적으로 형성하려면 비어홀(23)의 형상은 원추 사다리꼴 형상으로 할 필요가 있다. 본 발명자는 기판 본체에 여러가지 형상을 갖는 비어홀을 형성하고, 그 때의 금속 비어재 및 배선층의 형성되는 양상을 조사하는 실험을 행하였다.
그 결과, 비어홀의 형상이 원통 형상인 경우, 또 비어홀의 형상이 필름상 접착제층(16A)측에서 큰 직경을 갖고, 유기 절연 기판층(15A)측에서 소직경을 갖는 형상(즉 도11에 나타내는 비어홀(23)과 상하가 역이 된 형상)에서는 금속 비어재(38)와 배선층(17D)은 연속적으로 형성되지 않았다. 또 원추 사다리꼴 형상의 비어홀(23)의 정각(도11c에 화살표로 나타내는 각도)을 10°이상 90° 이하로 설정한 경우, 비어홀(23) 내의 금속 비어재(38)의 퇴적 효율이 양호해져 보다 확실하게 금속 비어재(38)를 비어홀(23) 내에 형성할 수 있었다.
상기와 같이 기판 본체(40A)에 비어(18D) 및 배선층(17D)이 동시 형성되면, 계속해서 먼저 설명한 도11a∼도11g의 공정을 반복 실시함으로써, 유기 절연 기판층(15B), 필름상 접착제층(16B), 비어(18E), 배선층(17D)을 갖는 기판 본체(40B)를 형성하고, 이것을 도11g에 나타내는 유기 절연 기판층(15A)의 하측면에 접착한다. 이에 따라 도11h에 나타내는 다층 플렉시블 기판(12E)이 제조된다. 또한 도11h에는 2층 구조의 다층 플렉시블 기판(12E)을 나타냈지만, 3층 이상의 다층 플렉시블 기판도 상기한 공정을 반복 실시함으로써, 용이하게 제조할 수 있다.
상술한 바와 같이 본 발명에 의하면, 다음에 설명하는 여러가지 효과를 실현할 수 있다.
제1 발명에 의하면, 유기 절연 기판층 및 접착제층을 관통하여 형성된 비어홀 내의 금속 비어재가 동일 재질로 되도록 구성함으로써, 유기 절연 기판층과 접착제층과의 계면에 접합면은 존재하지 않고, 따라서 비어의 각층 계면의 강도는 강해진다. 이에 따라 유기 절연 기판층과 접착제층과의 계면에 응력이 작용해도 비어가 파손되는 일이 없어, 기판의 신뢰성(즉 반도체 장치의 신뢰성)을 향상시킬 수 있다.
또 제2 발명에 의하면, 언더필 레진의 배열 설치 시에, 언더필 레진을 반도체 소자의 내측에서 외측을 향해 흘릴 수 있다. 따라서 언더필 레진의 유동 저항이 작아져 내부에 보이드가 발생하는 일도 없어지고, 양질의 언더필 레진을 효율 좋게 또한 확실하게 언더필 레진을 배열 설치할 수 있게 된다.
또 제3 발명에 의하면, 금속 비어재를 형성하는 처리와 배선을 형성하는 처리를 동시에 행함으로써, 금속 비어재와 배선과는 연속한 구성이 되어, 양자의 계면에 접합면은 존재하지 않는다. 이에 따라 비어의 각 층계면의 강도는 강해지고, 따라서 상기의 응력이 발생해서 금속 비어재와 배선과의 계면에 응력이 작용하여도 비어가 파손되는 일이 없어, 기판의 신뢰성(즉 반도체 장치의 신뢰성)을 향상시킬 수 있다.
또 제4 발명에 의하면, 레이저를 사용하여 비어홀을 형성하기 때문에, 기계 가공에 의하여 비어홀을 형성하는 구성에 비하여 소직경의 비어홀을 정밀도 좋게 형성할 수 있다. 또 레이저를 사용함으로써, 미세 직경의 비어홀을 효율 좋게 또한 간단하게 형성할 수 있다.
또 제5 및 제6 발명에 의하면, 비어홀의 형상을 원추 사다리꼴 형상으로 함으로써, 배선 형성 공정에서 전해 도금을 행할 때에 금속 비어재는 비어홀의 내면으로부터 차례로 퇴적하기 때문에, 비어홀 내에 금속 비어재를 확실하게 형성할 수 있다.

Claims (6)

  1. 다수의 유기 절연 기판층과 다수의 접착제층이 교호로 적층됨과 동시에, 비어(via)를 사용하여 층내에 형성된 배선을 전기적으로 층간 접속하는 구성으로 된 기판과,
    상기 기판에 탑재되는 반도체 소자를 포함하며,
    상기 비어는 각각 상기 유기 절연 기판층 및 상기 접착제층을 관통하여 형성된 비어홀과, 상기 비어홀 내에 배열 설치되고 동일한 소재로 형성된 금속 비어재(via member)를 갖고,
    상기 기판의 상기 반도체 소자와 대향하는 위치에 개구부를 형성하고,
    상기 반도체 소자를 상기 기판에 페이스 다운 본딩 처리에 의하여 탑재하고,
    또한 상기 반도체 소자와 상기 기판 사이에 언더필 레진(underfill resin)을 개장(介裝)하여 이루어지는 구성으로 한 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. (a) 유기 절연 기판층에 접착제층을 접합하여 제 1 부분을 형성하는 접합 공정과,
    (b) 상기 제 1 부분에 상기 제 1 부분을 관통하고 원추 사다리꼴 형상을 갖는 비어홀을 레이저를 사용하여 형성하는 비어홀 형성 공정과,
    (c) 상기 제 1 부분의 한쪽면에 도전성 금속막을 형성하는 도전성 금속막 형성 공정과,
    (d) 상기 도전성 금속막을 전극으로 하고, 전해 도금법을 사용하여 상기 비어홀 내에 층간 접속(inter-layer) 배선을 형성하는 공정과,
    (e) 상기 층간 접속 배선을 제거하지 않고 상기 도전성 금속막을 완전히 제거하는 공정과,
    (f) 상기 (a) 내지 (e) 공정을 반복하는 공정과,
    (g) 이후에 상기 공정에 의해 형성된 복수의 제 1 부분을 적층하여 접합하는 공정을 갖는 것을 특징으로 하는 기판의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 3 항에 있어서,
    상기 원추 사다리꼴 형상의 비어홀의 정각(vertical angle)을 10도 내지 90도 이하로 설정한 것을 특징으로 하는 기판의 제조 방법.
KR1020000016151A 1999-10-12 2000-03-29 반도체 장치 및 기판의 제조 방법 KR100647096B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP28993799 1999-10-12
JP99-289937 1999-10-12
JP2000-075505 2000-03-17

Publications (2)

Publication Number Publication Date
KR20010039553A KR20010039553A (ko) 2001-05-15
KR100647096B1 true KR100647096B1 (ko) 2006-11-17

Family

ID=17749683

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000016151A KR100647096B1 (ko) 1999-10-12 2000-03-29 반도체 장치 및 기판의 제조 방법

Country Status (4)

Country Link
US (2) US6351031B1 (ko)
JP (1) JP2001185653A (ko)
KR (1) KR100647096B1 (ko)
TW (1) TW451434B (ko)

Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284783A (ja) * 2000-03-30 2001-10-12 Shinko Electric Ind Co Ltd 表面実装用基板及び表面実装構造
US6841862B2 (en) 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
JP4165045B2 (ja) * 2000-09-19 2008-10-15 松下電器産業株式会社 電子機器
JP3536914B2 (ja) * 2000-09-26 2004-06-14 船井電機株式会社 ディスクプレーヤーのピックアップ装置
US7334326B1 (en) 2001-06-19 2008-02-26 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded passive components
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
TWI312166B (en) 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
WO2003039219A1 (fr) * 2001-10-31 2003-05-08 Shinko Electric Industries Co., Ltd. Procede de fabrication de carte de circuits imprimes multicouches pour dispositif a semiconducteur
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
US6831371B1 (en) * 2002-03-16 2004-12-14 Amkor Technology, Inc. Integrated circuit substrate having embedded wire conductors and method therefor
US7670962B2 (en) 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US7028400B1 (en) 2002-05-01 2006-04-18 Amkor Technology, Inc. Integrated circuit substrate having laser-exposed terminals
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US6930257B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laminated laser-embedded circuit layers
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US20080043447A1 (en) * 2002-05-01 2008-02-21 Amkor Technology, Inc. Semiconductor package having laser-embedded terminals
US7399661B2 (en) * 2002-05-01 2008-07-15 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded back-side access conductors and vias
TWI221664B (en) * 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
JP4268434B2 (ja) * 2003-04-09 2009-05-27 大日本印刷株式会社 配線基板の製造方法
TWI221330B (en) * 2003-08-28 2004-09-21 Phoenix Prec Technology Corp Method for fabricating thermally enhanced semiconductor device
US20050046016A1 (en) * 2003-09-03 2005-03-03 Ken Gilleo Electronic package with insert conductor array
JP2005085921A (ja) * 2003-09-08 2005-03-31 Toppan Printing Co Ltd 多層回路板及びその製造方法
JP4452065B2 (ja) * 2003-11-18 2010-04-21 日本特殊陶業株式会社 配線基板の製造方法
TWI236122B (en) * 2004-02-27 2005-07-11 Via Tech Inc A low thermal expansion build-up layer packaging and a method to package a die using the same
JP2005251780A (ja) * 2004-03-01 2005-09-15 Matsushita Electric Ind Co Ltd 半導体回路部品およびその製造方法
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
JP2006059863A (ja) * 2004-08-17 2006-03-02 Cmk Corp パッケージ基板及びその製造方法
JP2006100385A (ja) 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
JP4564343B2 (ja) * 2004-11-24 2010-10-20 大日本印刷株式会社 導電材充填スルーホール基板の製造方法
CN100388447C (zh) * 2004-12-20 2008-05-14 全懋精密科技股份有限公司 半导体构装的芯片埋入基板结构及制法
TWI260060B (en) * 2005-01-21 2006-08-11 Phoenix Prec Technology Corp Chip electrical connection structure and fabrication method thereof
US8826531B1 (en) * 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
JP2007081157A (ja) * 2005-09-14 2007-03-29 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JP2007109825A (ja) * 2005-10-12 2007-04-26 Nec Corp 多層配線基板、多層配線基板を用いた半導体装置及びそれらの製造方法
JP2007173371A (ja) * 2005-12-20 2007-07-05 Shinko Electric Ind Co Ltd フレキシブル配線基板の製造方法及び電子部品実装構造体の製造方法
US7394028B2 (en) * 2006-02-23 2008-07-01 Agere Systems Inc. Flexible circuit substrate for flip-chip-on-flex applications
JP4956128B2 (ja) * 2006-10-02 2012-06-20 ルネサスエレクトロニクス株式会社 電子装置の製造方法
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
US7830004B2 (en) * 2006-10-27 2010-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with base layers comprising alloy 42
WO2008056499A1 (en) 2006-11-06 2008-05-15 Nec Corporation Semiconductor device and method for manufacturing same
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
TWI335643B (en) * 2006-11-21 2011-01-01 Unimicron Technology Crop Circuit board structure having embedded semiconductor chip and fabrication method thereof
TWI324380B (en) * 2006-12-06 2010-05-01 Princo Corp Hybrid structure of multi-layer substrates and manufacture method thereof
TWI320963B (en) * 2006-12-06 2010-02-21 Princo Corp Method of manufacturing hybrid structure of multi-layer substrates and hybrid structure thereof
US7750250B1 (en) 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
WO2008082977A2 (en) * 2006-12-26 2008-07-10 Saint-Gobain Ceramics & Plastics, Inc. Electrostatic chuck and method of forming
WO2008082978A2 (en) * 2006-12-26 2008-07-10 Saint-Gobain Ceramics & Plastics, Inc. Electrostatic chuck and method of forming
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
JP5528659B2 (ja) * 2007-05-28 2014-06-25 京セラ株式会社 電子機器
US8323771B1 (en) 2007-08-15 2012-12-04 Amkor Technology, Inc. Straight conductor blind via capture pad structure and fabrication method
US8097946B2 (en) * 2007-10-31 2012-01-17 Sanyo Electric Co., Ltd. Device mounting board, semiconductor module, and mobile device
US8183095B2 (en) 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
US8456002B2 (en) 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US9318441B2 (en) 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
US7767496B2 (en) * 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
JP2009200310A (ja) * 2008-02-22 2009-09-03 Fujikura Ltd 多層プリント配線板およびその製造方法
JPWO2009107747A1 (ja) * 2008-02-29 2011-07-07 日本発條株式会社 配線基板およびプローブカード
KR101009176B1 (ko) * 2008-03-18 2011-01-18 삼성전기주식회사 다층 인쇄회로기판의 제조방법
JP2009231635A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置及びその製造方法
EP2141973A1 (en) * 2008-07-02 2010-01-06 Nederlandse Organisatie voor toegepast-natuurwetenschappelijk Onderzoek TNO Method of providing conductive structures in a multi-foil system and multi-foil system comprising same
JP4862017B2 (ja) * 2008-07-10 2012-01-25 ルネサスエレクトロニクス株式会社 中継基板、その製造方法、プローブカード
US8076587B2 (en) * 2008-09-26 2011-12-13 Siemens Energy, Inc. Printed circuit board for harsh environments
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
KR20110039879A (ko) * 2009-10-12 2011-04-20 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
EP2339627A1 (en) * 2009-12-24 2011-06-29 Imec Window interposed die packaging
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
JP2010278480A (ja) * 2010-09-14 2010-12-09 Rohm Co Ltd 半導体装置
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
WO2012122388A2 (en) * 2011-03-08 2012-09-13 Georgia Tech Research Corporation Chip-last embedded interconnect structures and methods of making the same
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
KR101140113B1 (ko) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
ITMI20112084A1 (it) * 2011-11-17 2013-05-18 St Microelectronics Srl Saldatura ad onda su scheda a circuito stampato di dispositivi elettronici a montaggio superficiale
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP2013191898A (ja) * 2013-07-04 2013-09-26 Rohm Co Ltd 半導体装置
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
TWI611740B (zh) 2015-02-05 2018-01-11 頎邦科技股份有限公司 可撓性基板
US9425171B1 (en) * 2015-06-25 2016-08-23 Nvidia Corporation Removable substrate for controlling warpage of an integrated circuit package
EP3451371A4 (en) * 2016-04-25 2019-10-23 KYOCERA Corporation ELECTRONIC COMPONENT MOUNTING SUBSTRATE, ELECTRONIC DEVICE, AND ELECTRONIC MODULE
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10157864B1 (en) * 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10515888B2 (en) 2017-09-18 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
JP2019097026A (ja) * 2017-11-22 2019-06-20 株式会社村田製作所 無線通信モジュール
US11508648B2 (en) * 2018-06-29 2022-11-22 Intel Corporation Coupling mechanisms for substrates, semiconductor packages, and/or printed circuit boards

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970014494A (ko) * 1995-08-11 1997-03-29 모기 쥰이찌 다층회로기판 및 그 제조방법
KR19990006770A (ko) * 1997-06-03 1999-01-25 니시무로 타이조 복합배선기판, 플렉시블기판, 반도체장치 및 복합배선기판의 제조방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6016701A (ja) * 1983-07-08 1985-01-28 Nec Corp マイクロ波プリント板回路
JPS60214941A (ja) * 1984-04-10 1985-10-28 株式会社　潤工社 プリント基板
US4764413A (en) * 1984-09-13 1988-08-16 Sharp Kabushiki Kaisha Metal-based organic film substrate
US4729061A (en) * 1985-04-29 1988-03-01 Advanced Micro Devices, Inc. Chip on board package for integrated circuit devices using printed circuit boards and means for conveying the heat to the opposite side of the package from the chip mounting side to permit the heat to dissipate therefrom
JPS62156847A (ja) * 1985-12-28 1987-07-11 Ibiden Co Ltd 多層プリント配線板の製造方法
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
US5073814A (en) * 1990-07-02 1991-12-17 General Electric Company Multi-sublayer dielectric layers
US5161093A (en) * 1990-07-02 1992-11-03 General Electric Company Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
US5639990A (en) * 1992-06-05 1997-06-17 Mitsui Toatsu Chemicals, Inc. Solid printed substrate and electronic circuit package using the same
JPH06120660A (ja) * 1992-10-05 1994-04-28 Ibiden Co Ltd 多層電子部品搭載用基板の製造方法
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
JP3356568B2 (ja) * 1994-11-30 2002-12-16 鐘淵化学工業株式会社 新規なフレキシブル銅張積層板
US5952713A (en) * 1994-12-27 1999-09-14 Takahira; Kenichi Non-contact type IC card
KR100290993B1 (ko) * 1995-06-13 2001-08-07 이사오 우치가사키 반도체장치,반도체탑재용배선기판및반도체장치의제조방법
JPH0982835A (ja) * 1995-09-11 1997-03-28 Shinko Electric Ind Co Ltd 回路基板および多層回路基板
US6103992A (en) * 1996-11-08 2000-08-15 W. L. Gore & Associates, Inc. Multiple frequency processing to minimize manufacturing variability of high aspect ratio micro through-vias
JPH10270477A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 半導体パッケージ製造方法
JPH1154934A (ja) 1997-06-06 1999-02-26 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JPH11204939A (ja) * 1998-01-08 1999-07-30 Hitachi Ltd 多層回路基板及びその製造方法
US6060728A (en) * 1998-01-12 2000-05-09 Fed Corporation Organic light emitting device structure and process
US6124198A (en) * 1998-04-22 2000-09-26 Cvc, Inc. Ultra high-speed chip interconnect using free-space dielectrics
US6153521A (en) * 1998-06-04 2000-11-28 Advanced Micro Devices, Inc. Metallized interconnection structure and method of making the same
US6187652B1 (en) * 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate
US6221763B1 (en) * 1999-04-05 2001-04-24 Micron Technology, Inc. Method of forming a metal seed layer for subsequent plating
US6284564B1 (en) * 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6331451B1 (en) * 1999-11-05 2001-12-18 Amkor Technology, Inc. Methods of making thin integrated circuit device packages with improved thermal performance and substrates for making the packages

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970014494A (ko) * 1995-08-11 1997-03-29 모기 쥰이찌 다층회로기판 및 그 제조방법
KR19990006770A (ko) * 1997-06-03 1999-01-25 니시무로 타이조 복합배선기판, 플렉시블기판, 반도체장치 및 복합배선기판의 제조방법

Also Published As

Publication number Publication date
TW451434B (en) 2001-08-21
US20030087483A1 (en) 2003-05-08
US6351031B1 (en) 2002-02-26
US6693029B2 (en) 2004-02-17
JP2001185653A (ja) 2001-07-06
KR20010039553A (ko) 2001-05-15

Similar Documents

Publication Publication Date Title
KR100647096B1 (ko) 반도체 장치 및 기판의 제조 방법
US6297553B1 (en) Semiconductor device and process for producing the same
EP0624904B1 (en) A multi-layer wiring board and a manufacturing method thereof
JP4771808B2 (ja) 半導体装置
JP4343044B2 (ja) インターポーザ及びその製造方法並びに半導体装置
US11018082B2 (en) Space transformer and manufacturing method thereof
US20080202803A1 (en) Wiring structure, forming method of the same and printed wiring board
US6711812B1 (en) Method of making metal core substrate printed circuit wiring board enabling thermally enhanced ball grid array (BGA) packages
JP2008300636A (ja) プリント配線板及びその製造方法、並びに、このプリント配線板を用いた電子部品収容基板及びその製造方法
US20120211464A1 (en) Method of manufacturing printed circuit board having metal bump
KR20060047178A (ko) 반도체 장치
JP2011211194A (ja) 配線板及びその製造方法
KR101055586B1 (ko) 금속범프를 갖는 인쇄회로기판의 제조방법
JP4950743B2 (ja) 積層配線基板及びその製造方法
JP3577421B2 (ja) 半導体装置用パッケージ
JP2018032660A (ja) プリント配線板およびプリント配線板の製造方法
TW201407731A (zh) 於中介層及無芯基板之間具有雙重連接通道之半導體組體
JP2003188314A (ja) 素子内蔵基板の製造方法および素子内蔵基板
KR20120019414A (ko) 배선기판 제조방법
JP5176676B2 (ja) 部品内蔵基板の製造方法
JP2005011883A (ja) 配線基板、半導体装置および配線基板の製造方法
JP2009146940A (ja) 積層配線基板及びその製造方法
JPH07202424A (ja) 多層配線基板の製造方法
JP2003229662A (ja) 配線基板の製造方法
JP2001015912A (ja) 多層プリント配線板及び多層プリント配線板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121023

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131022

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee