KR100592605B1 - 저전압 및 인터페이스 손상이 없는 중합체 기억 장치 - Google Patents
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Abstract
본 발명의 한 실시태양은 중합체 메모리 장치 및 이의 제조 방법에 관한 것이다. 중합체 메모리 장치는 다양한 실시태양에 따른 표면 공학의 필요성을 제시하는 강유전성 중합체 메모리의 복합층 또는 단일층을 포함할 수 있다. 강유전성 중합체 메모리 구조는 단일 중합체 또는 공중합체 조성물과 같은 결정성 강유전성 중합체 층을 함유할 수 있다. 상기 구조는 스핀-온 및/또는 랭뮤어-블로드게트(Langmuir-Blodgett) 증착 조성물을 함유할 수 있다. 본 발명의 한 실시태양은 중합체 메모리 장치의 실시태양을 제조하는 방법에 관한 것이다. 본 발명의 한 실시태양은 중합체 메모리 장치가 현존하는 다양한 호스트와 인터페이스로 접속되게 하는 메모리 시스템에 관한 것이다.
Description
본 발명은 일반적으로 초소형 전자 장치의 제조에 관한 것이다. 더욱 상세하게는, 본 발명은 초소형 전자 저장 장치의 제조에 관한 것이다. 특히, 본 발명은 크로스-포인트 강유전성 중합체 메모리 장치에 관한 것이다.
초소형 전자 공학 분야에서는, 보다 신속하고 보다 조밀하며 보다 가격 효율적으로 데이터 저장을 수행할 수 있는 해결책을 찾기 위한 요구가 계속되어 왔다. 데이터 저장이 스테이틱 랜덤 액세스 메모리(static random access memory, SRAM)와 같은 신속한 온-다이(on-die) 저장이거나, 다소 느린 엠베디드 다이나믹 랜덤 액세스 메모리(embedded dynamic random access memory, eDRAM) 또는 보다 느린 오프-다이 다이나믹 랜덤 액세스 메모리(off-die dynamic random access memory, DRAM)이거나, 또는 대량 저장용 마그네틱(magnetic)- 또는 마그네토(magneto) 광학 디스크이든지 간에, 각 기술은 증가된 속도 및 용량에 대한 요구를 충족시키기 위해 지속적으로 발전되어 왔다.
몇몇 중합체는 강자성을 나타내는 것으로 발견되었다. 이러한 하나의 중합체는 폴리비닐리덴플루오라이드(PVDF, 이의 반복 단위는 (CH2-CF2)n임) 및 이들의 일부 공중합체이다. 또한, 비휘발성 데이터 저장, 특히 플래시 메모리 또는 디스크 장치와 같은 저장 매체를 사용할 수 있는 이동성 플랫폼 데이터 저장에 대한 보다 낮은 에너지 요건에 대한 요구도 지속적으로 계속되어 왔다.
비-휘발성 저전력 데이터 저장에 대한 해결책이 당해 기술분야에서 요구된다.
본 발명의 상기에서 인용된 이점 및 기타 이점을 얻기 위해, 상기에서 간략히 기술한 본 발명에 대한 더욱 상세한 설명은 첨부된 도면에서 예시된 이의 특정한 실시태양을 참고하여 나타낼 것이다. 이들 도면은 단지 본 발명의 전형적인 실시양태를 묘사한 것으로 상기 도면은 일정 비율로 도시된 것이 아니며, 따라서 상기 범주로 본 발명이 제한되지 않는 것으로 이해되어야 하며, 첨부된 도면을 사용하여 본 발명의 추가적인 특이성 및 세부 사항을 기술하고 설명할 것이다.
도 1은 본 발명의 실시태양인 하나의 제조 단계를 예시한 반도체 구조의 정면 단면도이다.
도 2는 추가의 공정후의 도 1에서 도시된 반도체 구조의 정면 단면도이다.
도 3은 추가의 공정후의 도 2에서 도시된 반도체 구조의 정면 단면도이다.
도 4는 추가의 공정후의 도 3에서 도시된 반도체 구조의 정면 단면도이다.
도 5는 추가의 공정후의 도 4에서 도시된 반도체 구조인 크로스-포인트 중합체 메모리 셀(cell)의 정면 단면도이다.
도 6은 추가의 공정후의 도 4에서 도시된 반도체 구조인 크로스-포인트 중합체 메모리 셀의 정면 단면도이다.
도 7은 방법 실시태양을 기술한 흐름도이다.
도 8은 본 발명의 실시태양에 따른 저장 시스템의 정면 측면도이다.
본 발명은 강유전성 중합체 구조를 가로질러 전기 신호 보내기를 달성하는, 전극의 배열 사이에 위치한 강유전성 중합체 구조를 포함하는 강유전성 중합체 저장 장치에 관한 것이다. 상기 중합체의 강자성 품질의 견지에서, 본 발명자는 데이터 저장 장치로서 강자성 중합체 분자의 배향 능력의 이점을 과감히 취하였다. 신중한 설계는 바람직한 인터페이스 층을 선택함으로써 달성될 수 있다. 이는 비휘발성 메모리 신뢰성 및 저장 성능을 상당히 개선시킬 수 있다.
강유전성 중합체 저장 장치는 크로스-포인트 매트릭스 중합체 메모리 구조로서 지칭될 수 있다. 강유전성 중합체 조성물 실시태양의 기계-민감성 및 열-민감성으로 인해, 본 발명은 중합체 메모리 구조를 위한 표면 공학적 해결책을 제시한다.
크로스-포인트 매트릭스 중합체 메모리 구조는 제 1 전극을 포함할 수 있다. 보호막은 제 1 전극상에 배치될 수 있다. 강유전성 중합체 구조는 보호막 및 기재위에 배치된다. 제 2 전극 및 제 2 보호막은 제 1 전극 및 제 1 보호막에 대해 크로스 배열(cross-layout) 구도로 배치된다.
하기 설명에서는 상부, 저부, 제 1, 제 2 등과 같은 용어를 사용하지만 이는 단지 설명하기 위한 것이며 이에 한정해서 해석해서는 안된다. 본원에서 기술하는 본 발명의 기기 또는 제품의 실시태양은 다수의 위치 및 배향으로 제조되거나, 사용되거나, 또는 선적될 수 있다.
유사한 구조가 유사한 참고 번호를 갖도록 제공된 도면을 참고할 것이다. 본 발명의 구조를 더욱 명확하게 나타내기 위해, 본원에 포함된 도면은 집적 회로 구조를 도식적으로 나타낸다. 따라서, 예를 들어 현미경사진에서의 제조된 구조의 실제 외관은 본 발명의 필수적인 구조를 여전히 포함하지만 상이하게 보일 수 있다. 더구나, 도면은 본 발명을 이해하는데 필요한 구조만을 나타낸다. 당해 기술분야에 공지된 추가의 구조는, 도면을 명확하게 유지하기 위해 포함시키지 않았다.
도 1은 한가지 실시태양에 따른 강유전성 중합체(FEP) 메모리의 제조 동안 메모리 구조(10)의 정면 단면도이다. 기재(12)는 마스크(14)로 패턴화되도록 도시되고, 오목부(16)는 마스크(14)를 통해 기재(12)에서 형성된다. 오목부(16)는 도 2에 도시된 바와 같이 제 1 또는 저부 전극(18)을 수용하도록 제조된다. 제 1 전극(18)은 당해 기술분야에 공지된 전기 전도체에 따라 전기 전도체로서 적합한 임의의 물질의 화학 증착(CVD)에 의해 형성될 수 있다. 한 실시태양에서, 제 1 전극(18)은 알루미늄 물질이다. 한 실시태양에서, 제 1 전극(18)은 구리 또는 구리 합금 물질이다. 제 1 전극(18)(및 도 5에 도시된 제 2 전극(34))의 두께는 특정한 리쏘그래피 및 설계 규칙에 따라 좌우될 수 있다. 도 2는 또한 마스크(14)위 및 마스크(14)상의 외부 전극 물질(18')을 예시하며, 이들 모두는 제거될 것이다.
한 실시태양에서, 자기-정렬 구조는 도 2에 도시된 바와 같은 물리적 증착(PVD)에 의해 제 1 전극(18)을 초기에 증착시킴으로써 형성될 수 있다. 제 1 전극(18)은 당해 기술분야에 공지된 것에 따라 전기 전도체로서 적합한 임의의 물질로 제조될 수 있다. 제 1 전극(18)이 PVD에 의해 형성되는 경우, 제 1 전극(18)은 오목부(16)중의 제 1 전극(18)의 상부 표면위에 측벽(20)과 약간 접촉하거나 접촉하지 않도록 조준된 형태로 형성될 수 있다. 조준기의 종횡비가 오목부(16)의 종횡비와 일치하거나 이를 초과하도록 설정되는 경우, 조준된 PVD는, 증착된 것의 상부 표면위에서 측벽(20)과 전극 물질의 접촉을 억제할 것이다. 마스크(14)는 오목부(16)를 패턴화하고 기재(12)상에 제 1 전극(18)을 형성하기 위해 적소에 잔류할 수 있다. 제 1 전극(18)의 PVD 후에, 마스크(14)는 습식 스트립핑, 또는 마스크의 애슁(ashing) 및 기재의 세정과 같은 공지된 기법에 따라 제거될 수 있다. 따라서, 도 2에서 마스크(14)상에 도시된 외부 전극 물질(18')은 마스크 제거 기법을 사용하여 제거된다.
도 3은 자기-정렬 전극 구조를 형성하기 위한 추가의 공정 후의 메모리 구조(10)를 도시한다. 보호층(22)은 기재(12) 및 제 1 전극(18)위에 형성된다. 보호층(22)은 오목부(16)의 측벽(20)에서의 접촉을 달성하기 위해 CVD 또는 PVD에 의해 형성될 수 있다. CVD 및 PVD 조건은 당해 기술분야에 공지되어 있고, 종종 특정한 용도, 증착될 물질, 및 제조될 제품의 열 소비 비용에 따라 좌우된다. 한 실시태양에서, 보호층(22)을 형성하기 위해 공지된 기법에 따른 원자층 화학 증착법(ALCVD)이 사용된다.
보호층(22)은 금속, 내화성 금속, 또는 금속 또는 내화성 금속의 합금일 수 있다. 또한, 보호층(22)은 금속, 내화성 금속 또는 이들의 합금의 질화물, 산화물 또는 탄화물일 수 있다. 또한, 상기의 조합은 복합 보호층과 같이 선택될 수 있다. 보호층(22)의 한 실시태양은 질화티탄 층을 포함한다. 다른 실시태양은 산화티탄 층을 포함한다. 물질 실시태양에 대한 보호층(22)의 세부사항은 하기에서 더욱 상세하게 설명한다.
도 4는 추가의 공정 후의 메모리 구조(10)를 도시한다. 보호층(22)은 수직 프로파일로 감소되어 제 1 전극(18)위의 제 1 또는 저부 보호막(24)을 남긴다. 수직 프로파일의 감소는 기계적 연마, 화학-기계적 연마(CMP), 화학적 에치백(etchback) 등에 의해 수행될 수 있다. 한 실시태양에서, CMP는 Z-방향에서의 수직 프로파일의 일부 감소가 허용될지라도, 기재(12)에 선택적인 화학적 방법이 이용된다. 따라서, 상감(damascene) 구조는 기재(12), 제 1 전극(18), 및 제 1 보호막(24)으로 구성된다.
제 1 보호막(24)은 금속, 내화성 금속, 이들의 합금, 이들의 질화물, 산화물, 탄화물, 및 이들의 조합으로부터 선택된 물질로 제조될 수 있다. 한 실시태양에서, 제 1 보호막(24)은 알루미늄과 같은 금속일 수 있다. 다른 실시태양에서, 제 1 보호막(24)은 금홍석 또는 예추석 상으로서, 금속(예를 들어, 티탄), 내화성 질화금속(예를 들어, 질화티탄(TiN)) 또는 내화성 산화금속(예를 들어, 티타니아(TiO2))일 수 있다. 기타 내화성 금속으로는 티탄, 지르코늄, 하프늄 등을 들 수 있다. 기타 내화성 금속으로는 코발트 등을 들 수 있다. 기타 내화성 금속으로는 크롬, 몰리브덴, 텅스텐 등을 들 수 있다. 기타 내화성 금속으로는 스칸듐, 이트륨, 란탄, 세륨 등을 들 수 있다.
한 실시태양에서, 제 1 보호막(24)은 TiN 또는 TiO2의 CVD, PVD 또는 ALCVD에 의해 형성된다. 제 1 보호막(24)은 두께가 약 10 내지 약 100㎚, 바람직하게는 약 20 내지 약 50㎚의 범위일 수 있다. 제 1 보호막(24)의 형성과 함께, 메모리 구조(10)는 기재(12)위에 FEP 구조를 수용하도록 제조된다.
도 5는 추가의 공정 후의 메모리 구조(10)를 도시한다. 한 실시태양에서, 제 1 또는 저부 FEP 층(26)은 랭뮤어-블로드게트(Langmuir-Blodgett) 증착법에 의해 기재(12) 및 제 1 보호막(24)위에 형성된다. 랭뮤어-블로드게트(L-B) 증착법은 당해 기술분야에 널리 공지되어 있다. 일반적으로, 이는 침지 동안에 기재상에 침전되는 유체 물질을 함유하는 용기에 기재를 침지시키는 주위 온도 공정을 포함한다. 이후, 스핀-온 FEP 층(28)이 제 1 FEP 층(26)위 및 제 1 FEP 층(26)상에 형성된다. 스핀-온 FEP 층(28)은 약 5 내지 약 25초 동안 푸들 프라임(puddle prime)중의 유체로서 FEP 물질을 기재(12)에 증착시키고, 약 300 내지 6,000rpm의 회전 범위에서 약 5 내지 약 20초의 시간 동안 회전시킴으로써 형성될 수 있다.
스핀-온 FEP 층(28)을 형성한 후, 제 2 또는 상부 FEP 층(30)은 L-B 증착법에 의해 스핀-온 FEP 층(28)위 및 스핀-온 층(28)상에 형성된다. 제 1 및 제 2 FEP 층(26 및 30) 각각의 형성은 FEP 구조(38)와 제 1 및 제 2 전극(18 및 34) 각각의 사이의 인터페이스에서의 손상을 감소시킬 수 있는 스핀-온 FEP 층(28)의 표면 공학 기술을 나타낸다. 즉, 스핀-온 FEP 층(28)이 손상을 방지하기 위해 전극으로부터 분리될 필요가 있는 경우, 제 1 또는 제 2 FEP 층(26 및 30) 중 하나 이상을 각각 형성함으로써 표면 공학 기술은 바람직한 분리를 달성하는데 도움이 된다. 또한, FEP 층(26 및 30)의 수직 두께는 약 4.5 내지 약 45Å의 범위인 것으로 선택될 수 있다. 한가지 두께의 실시태양은 약 5개의 단층 또는 약 23Å이다.
다양한 중합체가 제 1 및 제 2 FEP 층(26 및 30)을 형성하기 위해 사용될 수 있다. 한 실시태양에서, FEP 층(26 및 30)은 폴리비닐 플루오라이드, 폴리에틸렌 플루오라이드, 이들의 공중합체, 및 이들의 조합으로부터 선택된다. 다른 실시태양에서, FEP 층(26 및 30)은 폴리비닐 클로라이드, 폴리에틸렌 클로라이드, 이들의 공중합체, 및 이들의 조합으로부터 선택된다. 또 다른 실시태양에서, FEP 층(26 및 30)은 폴리아크릴로니트릴, 이들의 공중합체, 및 이들의 조합으로부터 선택된다. 또 다른 실시태양에서, FEP 층(26 및 30)은 폴리아미드, 이들의 공중합체, 및 이들의 조합으로부터 선택된다. 다른 실시태양으로는 폴리플루오라이드와 폴리아미드, 또는 폴리플루오라이드와 폴리아크릴로니트릴과 같은 상이한 유형을 교차시키는 상기의 조합을 포함할 수 있다.
한 실시태양에서, 제 1 및 제 2 FEP 층(26 및 30)은 (CH2-CF2)n, (CHF-CF2)n, (CF2-CF2)n, 이들의 α-, β-, γ- 및 δ- 상, 바람직하게는 β- 상, (CH2-CF2)n-(CHF-CF2)m 공중합체, α-, β-, γ- 및 δ- 상, 바람직하게는 (CH2-CF2)n-(CHF-CF2)m 공중합체의 β- 상, 및 이들의 조합으로부터 선택된 L-B 증착된 중합체이다. (CH2-CF2)n-(CHF-CF2)m의 공중합체는 P(VDF-TrFE) 또는 폴리비닐리덴플루오라이드-트리플루오로에틸렌으로서 지칭될 수 있다. 한 실시태양에서, 제 1 및 제 2 FEP 층(26 및 30)은 n + m이 1이고 n이 약 0.6 내지 약 0.9, 바람직하게는 약 0.7 내지 약 0.8, 더욱 바람직하게는 약 0.75 범위의 분율인 (CH2-CF2)n-(CHF-CF2)m의 공중합체이다.
제 1 및 제 2 층(26 및 30)의 결정성 강유전성 중합체를 형성하는 것이 바람직할 수 있다. "결정성"이란 용어는 L-B 증착법이 실질적으로 단층을 초기에 형성하는 밀러 브라베이스 지수 격자 시스템(Miller-Bravais indices lattice system) 등에 따른 고도로 규칙적인 구조인 중합체를 형성할 있는 것으로 이해될 수 있다. 한 실시태양에서, P(VDF-TrFE) 공중합체의 단층의 형성은 약 4.5Å의 수직 프로파일을 가질 수 있다.
대부분의 중합체 시스템은 어느 정도의 혼성 배열성(atacticity)을 나타낼 것이지만, L-B 기법은 사실상 이소택틱 중합체 막을 달성한다. 공중합체가 L-B 증착법에 의해 형성되는 경우, 막은 유사한 증착 조건하에서 단량체보다 동일 배열성(isotacticity)이 보다 떨어지는 경향이 있을 것이다. 몇몇 상황에서, 중합체 또는 공중합체 막중의 작용기가 다른 것들 보다 벌키(bulky)한 경우에도 신디오택틱(syndiotatic) 막이 형성될 수 있다. 게다가, 신디오택틱 공중합체는 L-B 증착법으로 달성될 수 있지만, 공중합체는 공중합체 막이 랜덤, 규칙, 블록 또는 그래프트 공중합체로서 형성되는지의 여부에 따라 혼성 배열성으로 향하는 경향이 있을 것이다.
결정 구조는, FEP 구조의 몇몇 단층이 L-B 증착법에 의해 형성되는 경우에 고도로 규칙적인(이소택틱 또는 신디오택틱) 격자 구도로부터 벗어나기 시작할 수 있다. 한 실시태양에서, 5-단층 구조가 형성된다. 다른 실시태양에서, 10-단층 구조가 형성된다. 따라서, 고도로 규칙적인 단결성 격자 구조 대신에, 단층 또는 단층 그룹의 라멜라가 라멜라의 인터페이스에서 약간 벗어나서 형성될 수 있다. 5-단층 또는 10-단층 구조의 결정성은 가설상의 고도로 규칙적인 5-단층 또는 10-단층 구조의 약 20 내지 약 80결정%의 범위에 필적할 수 있다. 한 실시태양에서, FEP 구조중의 결정성의 규칙성(이소택틱성 또는 신디오택틱성의 정도)은 약 95결정% 이하인 라멜라 구조의 약 1/3 내지 약 2/3, 바람직하게는 약 1/2 초과의 범위이다. 결정 구조의 규칙성은 주사 전자 현미경, X-선 회절 등과 같은 진단 기법에 의해 정량화될 수 있다. 엄격하게 제어된 작동 조건하에, 결정도는 5-단층 또는 10-단층 구조, 및 단층 수 사이의 구조에 있어서 약 95% 정도로 높을 수 있다.
층(26 및 30) 사이에 배치된 스핀-온 FEP 층(28)은 또한 중합체, 공중합체, 조합물 및 본 명세서에 기술된 이들의 비율중 임의의 것으로부터 제조될 수 있다. 스핀-온 FEP 층(28)의 두께는 약 500 내지 약 2,000Å, 바람직하게는 약 600 내지 약 1,500Å, 가장 바람직하게는 약 700 내지 약 1,000Å의 범위일 수 있다.
도 5는 또한 제 2 또는 상부 보호막(32) 및 제 2 또는 상부 전극(34)이 제 1 전극(18) 및 제 2 전극(34) 사이에 FEP 구조(38)를 노출시키는 "크로스 포인트"(36)로서 지칭될 수 있는 구도로 형성되는 추가의 공정을 예시한다. 즉, 크로스 포인트(36) 또는 제 1 전극(18)의 폭(W)의 제 2 전극(34)으로의 투영은, 제 2 전극(34)이 또한 거의 폭(W)의 폭을 갖는 경우, 폭(W)의 제곱에 거의 상응하는 FEP 구조(38)의 면적을 노출시킨다. 이 투영된 면적내에 있는 FEP 구조(38)의 양은 메모리 소자 실시태양으로서 가장 용이하게 기록되고 판독될 수 있다.
메모리 구조(10)의 크로스 포인트(36)는 특정한 최소 형상 마스크 기법과 결부될 수 있는 X-방향의 치수를 가질 수 있다. 예를 들어, 리쏘그래피 공정 흐름도는 0.25㎛, 0.18㎛, 0.13㎛ 및 0.11㎛인 최소 형상을 가질 수 있다. 미래에 달성될 수 있는 기타 최소 형상이 본 발명에 적용될 수 있다. 본원에서 기술된 바와 같이, 제 2 보호막(32) 및 제 2 전극(34)의 Z-방향 두께는 각각 제 1 보호막(24) 및 제 1 전극(18)의 것과 일치할 수 있다.
도 6은 본 발명의 다른 실시태양을 예시한다. 한 실시태양에서, 단일 결정성 FEP 층(126)은 당해 기술분야에 공지된 바와 같은 L-B 기법에 의해 형성된다.
도 6에서, 메모리 구조(110)는 오목부(116)의 측벽(120)내에 배치된 제 1 또는 저부 전극(118)뿐만 아니라 오목부(116)의 측벽(120)내에 배치된 제 1 보호막(124)을 함유하는 오목부(116) 및 기재(112)를 함유한다. 단일 결정성 FEP 층(126)은 기재(112) 및 제 1 보호막(124)위 및 이들의 상에 배치된다. 결정성 FEP 층(126)위 및 결정성 FEP 층(126)상에 제 2 보호막(132)이 배치된다. 따라서 제 2 또는 상부 전극(134)은 제 2 보호막(132)위 및 제 2 보호막(132)상에 배치된다. 약 폭(W)의 제곱인 면적으로 정의되는 크로스 포인트(136)는 제 1 전극(118)과 제 2 전극(134) 사이에 있다. 크로스 포인트(136)는 한 실시태양에 따른 데이터 저장용 신호 인터페이스를 포함한다. 따라서, 결정성 FEP 구조(138)는 단일 FEP 층(126)으로부터 형성된다. 결정도는 약 20 내지 약 95%의 범위일 수 있고, 이 범위 내에 있을 수 있고, 바람직하게는 약 1/2 이상일 수 있다.
도 5에 도시된 FEP 구조(38)와 같은 다층 구조와 비교시 몇몇 이점이 이 실시태양에 존재한다. 이 문제에 대해, 약 4.5Å 두께의 단일층, 45Å 두께의 층, 또는 이의 두배, 즉 90Å 두께의 층이 제 2 보호막(32)의 ALCVD 동안에 중합체/전극 인터페이스에서 심각한 손상을 방지하기에 충분한 상당한 두께가 아닐지라도, 보다 두꺼운 층이 추가의 공정 시간을 들여 제조될 수 있다.
추가의 공정 시간은 도 5에 도시된 강유전성 중합체 구조(38)보다 얇을 수 있는 단일 결정성 강유전성 중합체 층(126)에 대한 비용 절충으로부터 기인할 수 있다. 그러나, 비용 절충은, L-B 증착법에 의한 단일 FEP 층의 형성 동안의 증착 시간이 도 5에 도시된 강유전성 중합체 구조(38)를 형성하기 위해 사전에 요구되는 모든 공정 시간을 포함하도록 확장될 수 있다는 것이다.
따라서, 다르게는 도 5에 도시된 다층 FEP 구조를 표면 공학처리하는데 사용될 수 있었던 하기 공정 시간은 도 6에 도시된 결정성 FEP 구조(138)를 형성하는데 사용될 수 있다: 제 1 FEP 층(26)에 대한 설치, 증착 및 조업 정지 시간, FEP 층(28)에 대한 설치, 스핀-온, 경화 및 조업 정지 시간, 및 제 2 FEP 층(30)에 대한 설치, 증착 및 조업 정지 시간. 따라서, 단일 결정성 FEP 층의 두께는 약 100 내지 약 2,000Å 이상의 범위일 수 있고, 이는 특정한 용도의 설계 규칙만을 따른다. 다른 두께는 약 200 내지 약 1,500Å의 범위일 수 있다. 다른 두께는 약 300 내지 약 1,000Å의 범위일 수 있다.
다른 실시태양에서, 스핀-온 FEP 층은 또한 단일 결정성 FEP 구조(138)로서 도 6에 도시된 것과 유사한 스탠드-얼론(stand-alone) FEP 구조일 수 있다. 도 6에서 도시된 것으로부터의 유일한 차이는 이 구조(138)가 L-B 증착 층 대신에 스핀-온 층이라는 것이다. 이러한 스핀-온 FEP 구조(138)의 결정도는 L-B 증착에 의해 형성된 결정성 FEP 구조(138)의 결정도보다 낮을 수 있다는 것이 주목될 수 있다. 그러나, 스핀-온 층은 적어도 1/2 결정성인 것이 바람직하다.
선택될 수 있는 스핀-온 FEP 구조(138)의 두께는 약 300 내지 2,000Å 이상의 범위일 수 있다. 이 스핀-온 실시태양에서, FEP 구조의 표면 공학은 제 1 및 제 2 보호막(124 및 132) 각각의 ALCVD 형성뿐만 아니라 제 2 전극(134)에 대한 PVD의 용도로서 상술될 수 있다.
하기 사항은 도 5 및 도 6 모두에 도시된 구조에 적용할 수 있다. 보호막(24 및 32, 또는 124 및 132)은 바람직하게는 공지된 기법에 따라 ALCVD에 의해 형성된다. 제 2 전극(34 또는 134)은 FEP 구조(38 또는 138)의 물리적인 접촉 민감성 및 온도 민감성으로 인해 CVD가 바람직하지 않지만, 보호막(24 및 32, 또는 124 및 132)은 ALCVD에 요구되는 낮은 공정 온도로 인해 ALCVD가 수행될 수 있다. 제 2 보호막(32 및 132)의 형성 후, 제 2 전극(34 및 134)은 FEP 구조(38 및 138)를 실질적으로 각각 손상시키지 않는 조건하에 PVD에 의해 형성된다.
도 7은 FEP 구조의 메모리 셀의 제조 방법을 기술하고, FEP 구조(들)의 표면 공학을 기술하는 공정 흐름도의 실시태양을 예시한다. 공정(700)은 다양한 공정 흐름도 대안을 포함한다. 먼저, 공정(700)은 기재상에 제 1 전극을 형성함으로써(710) 시작한다. 기재는 엠베디드 메모리와 같은 로직 및 기타 구조를 갖는 규소일 수 있다. 로직 및/또는 엠베디드 메모리는 n-도핑된 산화금속규소(n-MOS), p-도핑된 MOS(p-MOS), 상보성 MOS(CMOS), 양극성 CMOS(BiCMOS) 등과 같은 구조를 포함할 수 있다. 기재는 또한 주변 영역에서 로(row) 및 컬럼(column) 어드레싱(addressing) 통신을 포함하는 프로세서일 수 있다. 또한, 본원에서 기술된 바와 같이, 기재는 섬유유리-수지(FR)형 구조일 수도 있다.
기재상에, 본 발명의 실시태양(들)은 주변영역에서 제 1 및 제 2 전극의 접촉에 의해 배열될 수 있다. 제 1 전극의 형성(710) 후, 공정 흐름도는 본원에서 기술된 바와 같은 제 1 보호막을 형성함으로써(720) 계속된다. 이후, 공정 흐름도는 본원에서 기술된 바와 같은 다양한 실시태양을 나타낼 수 있다. 한 실시태양에서, 제 1 FEP 층의 L-B 증착(730)이 수행된다. 이어, 스핀-온(732) FEP 층이 제 1 FEP 층위 및 제 1 FEP 층상에 형성된다. 이후, 제 2 FEP 층이 L-B 기법에 따라 증착된다(734).
본원에서 기술된 바와 같은 다른 공정 흐름도의 실시태양에서, 단일 결정성 L-B 증착(740)은 도 6에 도시된 바와 같은 결정성 FEP 층(126)을 형성하기 위해 수행되며, 이는 결국 결정성 FEP 구조(138)를 형성한다. L-B 증착이 바람직한 두께를 달성하기 위해 스핀-온 증착보다 느릴 수 있지만, 이는 1 내지 약 1,000 이상의 층을 형성할 수 있다. 본원에서 기술된 바와 같은 다른 공정 흐름도의 실시태양에서, 단일 스핀-온 FEP 층이 형성되고(750), 이는 결국 본원에서 기술된 바와 같은 FEP 구조를 형성한다.
FEP 구조의 형성 후, 공정 흐름도는 제 2 전극과 정렬될 형태로 제 2 보호막을 형성함으로써(760) 계속될 수 있다. 본원에서 기술된 바와 같이, 제 2 보호막은 FEP 구조의 보전(integrity)을 실질적으로 손상시키지 않는 ALCVD 조건하에 형성될 수 있다. 이후, 제 2 전극은 제 2 보호막위 및 제 2 보호막상에 형성된다(770).
FEP 구조에 대한 인터페이스 손상은 제 2 보호막의 형성 동안에만 중요할 수 있다. 한 표면 공학 공정 흐름도에 따라, L-B 증착(730)이 생략될 수 있다. 따라서, 공정 흐름도는 저부 전극을 형성하고(710), 저부 보호막을 형성하고(720), FEP 층을 스핀-온 형성하고(732), 상부 결정성 FEP를 L-B 증착시키고(734), 상부 보호막을 형성하고(760), 상부 전극을 형성함으로써(770) 진행될 것이다. 이 실시태양에 따라, 필요하지 않는 공정은 생략될 수 있다.
본 발명의 한 실시태양은 메모리 시스템이다. 도 8은 본 발명의 실시태양에 따른 호스트(도시하지 않음)에 삽입된 일부의 메모리 시스템(800)의 정면 측면도를 예시한다. 호스트(도시하지 않음) 옆의 메모리 시스템(800)은 마이크로프로세서 규소 등일 수 있는 기재(812)상에 배치된 메모리 제품(810)을 포함할 수 있다. 다르게는, 기재(812)는 FR4로서 지칭되는 최신형을 비롯한 섬유유리-수지(RF) 카드 또는 머더보드(motherboard)와 같은 보드일 수 있다.
도 8에서, 기재(812)는 여기에 로직 회로를 함유할 수 있는 마이크로프로세서 규소로서 도시된다. 호스트에 대한 물리적 인터페이스(814)도 또한 도 8에 도시되어 있다. 한 실시태양에서, 물리적 인터페이스(814)는 머더보드, 확장 카드, 용도 특이적 통합 회로(ASIC) 보드 등에 배치될 듀얼 인라인 리드 프레임 패키지(dual in-line lead frame package)일 수 있다. 신호 인터페이스(816A 및 816B)도 또한 도 8에 도시되어 있다. 이 실시태양에서, 신호 인터페이스(816A)는 메모리 제품(810)에서 물리적 인터페이스(814)의 패키징(packaging) 구조로 이어지는 본드 와이어(bond wire)일 수 있다. 신호 인터페이스(816B)는 또한 듀얼 인라인 패키지에서와 같은 리드 프레임을 포함할 수 있다. 신호 인터페이스의 다른 실시태양은 도파관 및 공간 송신기/수신기 장치를 비롯한 광학 인터페이스를 포함할 수 있다.
본 발명의 메모리 시스템(800)의 데이터 저장 부분은 기재(812)상에 배치된 메모리 제품(810)을 함유할 수 있다. 본원에서 기술된 바와 같이, 메모리 제품(810)은 본원에 기술된 바와 같이 기재상에 배치된 제 1 전극, FEP 구조 및 제 2 전극을 포함할 수 있다. 또한, 메모리 제품(810)은 전극-FEP 인터페이스에서 손상을 억제하는 표면 공학 해결책으로서 본원에 기술된 바와 같은 제 1 및 제 2 결정성 FEP 막을 함유할 수 있다. 본원에서 기술된 바와 같은 본 발명의 메모리 시스템의 기타 더욱 특정한 실시태양이 사용될 수 있다.
다양한 물리적 인터페이스가 적절한 호스트에 따라 본 발명의 메모리 시스템(800)에 사용될 수 있다. 메모리 시스템(800)은 PCMCIA 카드 인터페이스, 무선 통신 능력의 유무에 따른 퍼스널 데이터 보조(PDA) 인터페이스 및 핸드폰과 같은 휴대용 호스트와 같은 통신 호스트로부터 선택된 호스트 유형으로 구성된 물리적 인터페이스에 사용될 수 있다. 다른 호스트 유형은 콤팩트 플래시 카드 인터페이스, 소니 코포레이션(Sony Corporation)에 의해 제조된 메모리 스틱(MEMORY STICK, 등록상표) 인터페이스, 이오메가 코포레이션(Iomega Corporation)에 의해 제조된 힙 짚(HIP ZIP, 등록상표) 또는 피어레스(PEERLESS, 등록상표) 인터페이스, 인텔 코포레이션(Intel Corporation)에 의해 제조된 포켓 콘서트(POCKET CONCERT, 등록상표) 인터페이스 등을 포함할 수 있는 이동성 데이터 저장 인터페이스일 수 있다. 다른 호스트 유형은 제거가능한 저장 매체 인터페이스, 데스크탑 퍼스널 컴퓨터 확장 슬럿 인터페이스 등일 수 있다. 각각의 경우에, 특정한 물리적 인터페이스(814)의 외관은 호스트의 필수 콘센트(receptacle) 등을 작동시키기 위해 변경될 수 있다. 유사하게, 특정한 신호 인터페이스(816)의 외관은 호스트의 필수 커넥터 등을 작동시키기 위해 변경될 수 있다.
예를 들어, PCMCIA 카드는 카드 베이(bay)와 마찰적으로 미끄러지듯이 연결되는 카드의 롱엣지(long edge)를 적어도 포함하는 물리적 인터페이스를 갖는다. PCMCIA 카드에 대한 신호 인터페이스는 적어도 카드의 배면의 피메일(female) 다중 접촉 소켓, 및 카드 정면의 특정한 플러그인 출구를 포함한다.
낮은 작동 전압이 바람직하고, 본 발명의 실시태양에 의해 달성된다. 한 실시태양에 따라, 스위칭 전압은 약 0.5 내지 약 9V 미만의 범위, 바람직하게는 약 0.5 내지 약 5V의 범위일 수 있다. 이 전압은 한 실시태양에 따른 파괴 판독 방법 및 기록 방법 모두에 관한 것이다. 플래시와 같은 비휘발성 메모리는 부유 게이트(floating gate)에 기록하기에 충분한 전압을 달성하기 위해 전하 펌프 기술을 필요로 할 수 있다. 본 발명은 전하 펌프 기술 및 기타 고전압 메모리 기술에 대한 필요성을 제거할 수 있는 비휘발성 메모리에 대한 저전압 기술을 제공한다.
하기는 본 발명의 실시태양을 제조하는 방법의 실시예이다. 도 1 내지 도 5를 참고할 수 있다. 먼저, 산화규소와 같은 유전성 물질을 함유하는 본 발명의 크로스 포인트 중합체 메모리 구조를 위한 로직-비어링(logic-bearing) 규소를 포함하는 기재(12)가 제공된다. 기재(12)에서, 오목부(16)가 에칭되고, PVD 알루미늄 제 1 전극(18)이 오목부(16)내에 형성된다. TiN의 보호층은 CVD에 의해 형성된다. 또한, 열 소비 제한에 한정되어, lPECVD는 TiN의 통상적인 경우 보다 높은 온도 CVD로 치환될 수 있다.
보호층(22)를 형성하기 위해 TiN의 PECVD에 의해 오목부(16)를 충전한 후, 메모리 구조(10)의 Z-방향 프로파일을 감소시키고, 보호층(22)을 상감 보호막(24)으로 전환시키는 CMP 공정이 수행된다. L-B 증착 조건하에, 제 1 결정성 FEP 층(26)은 P(VDF-TrFE)로부터 약 5 내지 약 45Å, 바람직하게는 약 23Å의 두께로 형성된다. 강유전성 중합체 구조 FEP(38)의 표면 공학이 구조(38) 형성 후 공정에 노출되는 중합체 물질에 대해서만 중요할 수 있으므로, 제 1 결정성 강유전성 중합체 층(26)은 본원에서 기술된 바와 같이 생략될 수 있다. 이어, 스핀-온 FEP 층(28)은 약 500 내지 약 2,000Å, 바람직하게는 약 1,000Å의 두께로 형성된다. 스핀-온 층(28)은 약 5 내지 약 25초 동안 푸들 프라임중의 유체로서 FEP 물질을 기재(12)에 증착시키고, 약 300 내지 6,000rpm의 범위에서 약 5 내지 약 20초 동안 회전시킴으로써 형성될 수 있다. 스핀-온 FEP 층(28)은 n + m이 1이고 n이 약 0.75인 (CH2-CF2)n-(CHF-CF2)m의 공중합체를 포함한다.
제 2 또는 상부 결정성 FEP 층(30)은 P(VDF-TrFE)로부터 약 5 내지 약 45Å, 바람직하게는 약 23Å의 두께로 형성된 L-B 증착이다. 제 1 및 제 2 결정성 FEP 층(26 및 30)이 각각 존재하는 경우, 이 실시예의 층은 n + m이 1이고 n이 약 0.75인 (CH2-CF2)n-(CHF-CF2)m의 공중합체를 포함한다.
이후, 마스크(도시하지 않음)는 제 1 전극(18)에 크로스 포인트 구도로 패턴화된다. 마스크 패턴은 제 1 전극의 폭과 유사한 폭을 노출시킨다. 이후, TiN 보호층은 약 10 내지 약 100㎚ 범위의 두께로 형성되고, 약 100℃ 이하에서 작동하는 PVD 또는 ALCVD 조건하에 형성된다. 이후, 제 2 전극은 또한 FEP 구조(38)을 보호하기 위해 약 150℃ 이하의 작동 조건에서 PVD에 의해 형성된다. 이 실시예에 따라, 크로스 포인트 매트릭스 중합체 메모리 구조는 약 9V 미만의 범위, 바람직하게는 약 0.5 내지 약 5V의 범위에서 작동한다. 이 전압은 한 실시태양에 따른 파괴 판독 방법 및 기록 방법 모두에 관한 것이다.
첨부된 청구의 범위에 기술된 바와 같이, 본 발명의 원리 및 범위에서 벗어나지 않는 한, 세부사항, 물질, 부품의 배열 및 방법의 단계가 변경될 수 있음이 당해 기술분야의 숙련자에게 용이하게 이해될 것이다.
Claims (29)
- 기재상에 제 1 전극을 형성하는 단계,제 1 전극상에 제 1 보호막을 형성하는 단계,기재위에 강유전성 중합체 구조를 형성하는 단계,강유전성 중합체 구조위에 제 2 보호막을 형성하는 단계, 및제 2 보호막상에 제 2 전극을 형성하는 단계를 포함하고,제 1 전극상에 제 1 보호막을 형성하는 단계가 기계적 연마, 화학-기계적 연마, 화학적 에치백(etchback) 및 이들의 조합으로부터 선택된 공정에 의해 제 1 전극 및 제 1 보호막으로부터 기재중의 상감(damascene) 구조를 형성하는 단계를 포함하는저장 장치의 제조 방법.
- 삭제
- 제 1 항에 있어서,제 1 전극상에 제 1 보호막을 형성하는 단계가 제 1 전극위에 자기-정렬 제 1 보호막을 형성하는 단계를 추가로 포함하는 저장 장치의 제조 방법.
- 삭제
- 제 1 항에 있어서,제 1 보호막 및 제 2 보호막이 금속, 내화성 금속, 이들의 합금, 이들의 질화물, 산화물 및 탄화물, 및 이들의 조합으로부터 선택된 물질의 원자층 화학 증착에 의해 형성되는 저장 장치의 제조 방법.
- 기재상에 제 1 전극을 형성하는 단계,기재위에 강유전성 중합체 구조를 형성하는 단계,강유전성 중합체 구조위에 보호막을 형성하는 단계, 및보호막상에 제 2 전극을 형성하는 단계를 포함하고,강유전성 중합체 구조를 형성하는 단계가,기재위에 제 1 강유전성 중합체 층을 형성하는 단계,제 1 강유전성 중합체 층위에 스핀-온 강유전성 중합체 층을 형성하는 단계, 및스핀-온 강유전성 중합체 층위에 제 2 강유전성 중합체 층을 형성하는 단계를 포함하는저장 장치의 제조 방법.
- 기재상에 제 1 전극을 형성하는 단계,기재위에 강유전성 중합체 구조를 형성하는 단계,강유전성 중합체 구조위에 보호막을 형성하는 단계, 및보호막상에 제 2 전극을 형성하는 단계를 포함하고,강유전성 중합체 구조를 형성하는 단계가,기재위에 제 1 결정성 강유전성 중합체 층을 랭뮤어-블로드게트(Langmuir-Blodgett) 증착시키는 단계,폴리비닐 플루오라이드, 폴리에틸렌 플루오라이드, 폴리비닐 클로라이드, 폴리에틸렌 클로라이드, 폴리아크릴로니트릴, 폴리아미드, 이들의 공중합체 및 이들의 조합으로부터 선택된 스핀-온 강유전성 중합체 층을 제 1 강유전성 중합체 층위에 형성하는 단계, 및스핀-온 중합체 층위에 제 2 결정성 강유전성 중합체 층을 랭뮤어-블로드게트 증착시키는 단계를 포함하되, 제 1 및 제 2 결정성 강유전성 중합체 층이 폴리비닐 플루오라이드, 폴리에틸렌 플루오라이드, 폴리비닐 클로라이드, 폴리에틸렌 클로라이드, 폴리아크릴로니트릴, 폴리아미드, 이들의 공중합체 및 이들의 조합으로부터 선택되는 저장 장치의 제조 방법.
- 제 1 항에 있어서,제 1 및 제 2 보호막을 형성하는 단계가 티탄 금속, 티탄 금속 합금, 1종 이상의 질화티탄, 1종 이상의 탄화티탄, 1종 이상의 산화티탄 및 이들의 조합으로부터 선택된 조성물의 원자층 화학 증착에 의해 달성되는 저장 장치의 제조 방법.
- 제 1 항에 있어서,제 1 전극을 형성하는 단계가 화학 증착에 의해 수행되고, 제 2 전극을 형성하는 단계가 물리적 증착에 의해 수행되는 저장 장치의 제조 방법.
- 제 1 항에 있어서,기재위에 강유전성 중합체 구조를 형성하는 단계가, 기재위에 단일 결정성 강유전 성 중합체 층을 랭뮤어-블로드게트 증착시키는 단계를 추가로 포함하는 저장 장치의 제조 방법.
- 기재상에 배치된 제 1 전극,제 1 전극상에 배치된 제 1 보호막,기재와 제 1 보호막위에 배치된 강유전성 중합체 구조,강유전성 중합체 구조위에 배치된 제 2 보호막, 및제 2 보호막위에 배치된 제 2 전극을 포함하고,강유전성 중합체 구조가,기재위에 배치된 제 1 결정성 강유전성 중합체 층,제 1 결정성 강유전성 중합체 층위에 배치된 스핀-온 강유전성 중합체 층, 및스핀-온 중합체 층위에 배치된 제 2 결정성 강유전성 중합체 층을 포함하는메모리 제품.
- 삭제
- 삭제
- 제 11 항에 있어서,제 1 결정성 강유전성 중합체 층의 두께가 약 5 내지 약 45Å의 범위이고, 스핀-온 강유전성 중합체 층의 두께가 약 500 내지 약 2,000Å의 범위이고, 제 2 결정성 강유전성 중합체 층의 두께가 약 5 내지 약 45Å의 범위인 메모리 제품.
- 제 11 항에 있어서,스핀-온 강유전성 중합체 층 및 결정성 강유전성 중합체 층이 동일한 조성물로 구성되는 메모리 제품.
- 제 11 항에 있어서,제 1 및 제 2 결정성 강유전성 중합체 층의 결정도가 약 1/3 내지 약 1/2 초과의 범위인 메모리 제품.
- 기재상에 배치된 제 1 전극,제 1 전극상에 배치된 제 1 보호막,기재와 제 1 보호막위에 배치된 강유전성 중합체 구조,강유전성 중합체 구조위에 배치된 제 2 보호막, 및제 2 보호막위에 배치된 제 2 전극을 포함하고,강유전성 중합체 구조가 기재위에 배치된 단일 결정성 강유전성 중합체 층을 포함하되, 단일 결정성 강유전성 중합체 층의 두께가 약 100 내지 약 2,000Å의 범위인 메모리 제품.
- 제 11 항에 있어서,제 1 및 제 2 결정성 강유전성 중합체 층 또는 스핀-온 강유전성 중합체 층이 폴리비닐 플루오라이드, 폴리에틸렌 플루오라이드, 폴리비닐 클로라이드, 폴리에틸렌 클로라이드, 폴리아크릴로니트릴, 폴리아미드, 이들의 공중합체 및 이들의 조합으로부터 선택된 중합체를 포함하는 메모리 제품.
- 제 11 항에 있어서,제 1 및 제 2 결정성 강유전성 중합체 층 또는 스핀-온 강유전성 중합체 층이 (CH2-CF2)n, (CHF-CF2)n, (CF2-CF2)n, 이들의 α-, β-, γ- 및 δ-상, (CH2-CF2)n-(CHF-CF2)m 공중합체, (CH2-CF2)n-(CHF-CF2)m 공중합체의 α-, β-, γ- 및 δ-상, 및 이들의 조합으로부터 선택된 중합체를 포함하는 메모리 제품.
- 제 11 항에 있어서,제 1 및 제 2 결정성 강유전성 중합체 층 또는 스핀-온 강유전성 중합체 층이 β-상 (CH2-CF2)n-(CHF-CF2)m 공중합체로부터 선택된 공중합체를 포함하되, n + m이 1이고, n이 약 0.6 내지 약 0.9의 범위의 분율인 메모리 제품.
- 기재상에 배치된 제 1 알루미늄 또는 구리 전극,제 1 전극위에 배치된 제 1 내화성 질화금속 또는 산화금속 보호막,기재 및 제 1 보호막위에 배치된 강유전성 중합체 구조,강유전성 중합체 구조위에 배치된 제 2 내화성 질화금속 또는 산화금속 보호막, 및제 2 내화성 질화금속 또는 산화금속 보호막위에 배치된 제 2 알루미늄 또는 구리 전극을 포함하는 크로스-포인트(cross-point) 매트릭스 중합체 메모리 구조.
- 제 21 항에 있어서,강유전성 중합체 구조가, 기재위에 배치된 제 1 결정성 강유전성 중합체 층(여기서, 이의 두께는 약 5 내지 약 45Å의 범위임),제 1 결정성 강유전성 중합체 층위에 배치된 스핀-온 강유전성 중합체 층(여기서, 이의 두께는 약 500 내지 약 2,000Å의 범위임), 및스핀-온 중합체 층위에 배치된 제 2 결정성 강유전성 중합체 층(여기서, 이의 두께는 약 5 내지 약 45Å의 범위임)을 추가로 포함하되,제 1 및 제 2 결정성 강유전성 중합체 층의 결정도가 약 1/3 내지 약 1/2 초과의 범위인 크로스-포인트 매트릭스 중합체 메모리 구조.
- 제 21 항에 있어서,강유전성 중합체 구조가, 제 1 내화성 질화금속 또는 산화금속 보호막위에 배치되고 제 2 내화성 질화금속 또는 산화금속 보호막 아래에 배치된 결정성 강유전성 중합체 층(여기서, 이의 두께는 약 100 내지 약 2,000Å의 범위임)을 추가로 포함하되, 제 2 내화성 질화금속 또는 산화금속 보호막이 결정성 강유전성 중합체 층위에 배치되는 크로스-포인트 매트릭스 중합체 메모리 구조.
- 제 21 항에 있어서,강유전성 중합체 구조가 (CH2-CF2)n, (CHF-CF2)n, (CF2-CF2)n, 이들의 α-, β-, γ- 및 δ-상, (CH2-CF2)n-(CHF-CF2)m 공중합체, (CH2-CF2)n-(CHF-CF2)m 공중합체의 α-, β-, γ- 및 δ-상, 및 이들의 조합으로부터 선택된 중합체를 추가로 포함하는 크로스-포인트 매트릭스 중합체 메모리 구조.
- 제 21 항에 있어서,강유전성 중합체 구조가 (CH2-CF2)n-(CHF-CF2)m 공중합체의 α-, β-, γ- 및 δ-상으로부터 선택된 공중합체를 추가로 포함하되, n + m이 1이고, n이 약 0.6 내지 약 0.9의 범위의 분율인 크로스-포인트 매트릭스 중합체 메모리 구조.
- 제 21 항에 있어서,강유전성 중합체 구조가 (CH2-CF2)n-(CHF-CF2)m 공중합체중의 β-상 (CH2-CF2)n을 추가로 포함하되, n + m이 1이고, n이 약 0.7 내지 약 0.8의 범위의 분율인 크로스-포인트 매트릭스 중합체 메모리 구조.
- 호스트에 대한 물리적 인터페이스상에 배치된 기재,기재상에 배치된 제 1 전극, 제 1 전극위에 배치된 제 1 보호막, 기재 및 제 1 보호막위에 배치된 강유전성 중합체 구조, 강유전성 중합체 구조위에 배치된 제 2 보호막, 및 제 2 보호막위에 배치된 제 2 전극을 포함하고, 강유전성 중합체 구조가 기재위에 배치된 제 1 결정성 강유전성 중합체 층, 제 1 결정성 강유전성 중합체 층위에 배치된 스핀-온 강유전성 중합체 층, 및 스핀-온 중합체 층위에 배치된 제 2 결정성 강유전성 중합체 층을 포함하는, 기재상에 배치된 메모리 제품,메모리 제품에서 호스트로의 통신을 위한 신호 인터페이스, 및호스트를 포함하는 메모리 시스템.
- 제 27 항에 있어서,물리적 인터페이스가 PCMCIA 카드 인터페이스, 콤팩트 플래시 카드 인터페이스, 메모리 막대형 카드 인터페이스, 데스크탑 퍼스널 컴퓨터 확장 슬럿 인터페이스 및 제거가능한 매체 인터페이스로부터 선택된 호스트 인터페이스로 구성되는 메모리 시스템.
- 삭제
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