KR100580308B1 - 반도체 장치와 그 제조 방법, 및 반도체 장치의 평가 방법 - Google Patents

반도체 장치와 그 제조 방법, 및 반도체 장치의 평가 방법 Download PDF

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Abstract

본 발명은 채널에 응력이 인가되는 MOS 트랜지스터의 특성 편차를 방지할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것, 및 MOS 트랜지스터의 채널에서의 캐리어 분포를 직접 측정할 수 있는 반도체 장치의 평가 방법을 제공하는 것을 과제로 한다.
본 발명의 반도체 장치는 반도체 기판과, 반도체 기판 위에 차례로 형성된 게이트 절연막 및 게이트 전극과, 게이트 전극 옆의 반도체 기판의 구멍에 형성된 소스/드레인 재료층을 갖고, 구멍의 게이트 전극 근방의 측면이 반도체 기판의 적어도 1개의 결정면으로 구성되는 것을 특징으로 한다.
반도체 장치, MOS 트랜지스터, 소스/드레인 재료층

Description

반도체 장치와 그 제조 방법, 및 반도체 장치의 평가 방법{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME, AND METHOD OF EVALUATING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제 1 실시 형태에서 실리콘과 이산화실리콘에 대한 TMAH 용액의 에칭 선택성을 조사하기 위해 사용된 샘플의 단면도.
도 2는 본 발명의 제 1 실시 형태에서 실리콘과 이산화실리콘에 대한 TMAH 용액의 에칭 속도를 조사하여 얻어진 그래프.
도 3은 본 발명의 제 1 실시 형태에서 실리콘과 이산화실리콘에 대한 유기 알칼리 용액의 에칭 속도를 조사하여 얻어진 그래프.
도 4는 본 발명의 제 1 실시 형태에서 TMAH 용액의 에칭 레이트(rate)의 불순물 농도 의존성을 조사하여 얻어진 그래프.
도 5의 (a)∼(d)는 본 발명의 제 2 실시 형태에 따른 반도체 장치의 제조 방법의 제조 도중의 제 1 단면도.
도 6의 (a)∼(c)는 본 발명의 제 2 실시 형태에 따른 반도체 장치의 제조 방법의 제조 도중의 제 2 단면도.
도 7은 본 발명의 제 2 실시 형태에 따라 리세스(recess)를 형성하고, 그 리세스의 SEM 상(像)을 기초로 하여 그린 도면.
도 8은 본 발명의 제 2 실시 형태에서 측벽(sidewall)용 절연층을 형성할 때의 기판 온도를 조정함으로써, 측벽 아래로의 리세스 진입량 d를 크게 한 경우에 얻어진 SEM 상을 기초로 하여 그린 도면.
도 9의 (a)∼(c)는 본 발명의 제 3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도.
도 10의 (a)∼(c)는 본 발명의 제 4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도.
도 11은 본 발명의 제 4 실시 형태에 따라 리세스를 형성하고, 그 리세스의 SEM 상을 기초로 하여 그린 도면.
도 12의 (a)∼(d)는 본 발명의 제 5 실시 형태에 따른 반도체 장치의 제조 도중의 제 1 단면도.
도 13은 본 발명의 제 5 실시 형태에 따른 반도체 장치의 제조 도중의 제 2 단면도.
도 14의 (a)∼(d)는 본 발명의 제 6 실시 형태에 따른 반도체 장치의 제조 도중의 단면도.
도 15의 (a)∼(d)는 본 발명의 제 7 실시 형태에 따른 반도체 장치의 제조 도중의 제 1 단면도.
도 16은 본 발명의 제 7 실시 형태에 따른 반도체 장치의 제조 도중의 제 2 단면도.
도 17의 (a) 및 (b)는 본 발명의 제 8 실시 형태에 따른 반도체 장치의 제조 도중의 단면도.
도 18은 본 발명의 제 8 실시 형태에 따른 반도체 장치의 제조 도중의 평면도.
도 19는 본 발명의 제 9 실시 형태에 따른 반도체 장치의 제조 도중의 단면도.
도 20은 본 발명의 제 9 실시 형태에 따른 반도체 장치의 제조 도중의 평면도.
도 21의 (a)∼(d)는 본 발명의 제 10 실시 형태에 따른 반도체 장치의 평가 방법에서 사용되는 TEG의 제조 도중의 제 1 단면도.
도 22는 본 발명의 제 10 실시 형태에 따른 반도체 장치의 평가 방법에서 사용되는 TEG의 제조 도중의 제 2 단면도.
도 23은 본 발명의 제 10 실시 형태에 따른 반도체 장치의 평가 방법을 설명하기 위한 사시도.
도 24의 (a) 및 (b)는 본 발명의 제 10 실시 형태에서 사용되는 TEG를 주사형 터널 현미경으로 실제로 측정하고, 그것에 의해 얻어진 요철상(凹凸像)을 기초로 하여 그린 도면.
도 25는 본 발명의 제 10 실시 형태에서 사용되는 TEG의 캐리어 분포를 실제로 측정하여 얻어진 도면.
도 26은 본 발명의 제 11 실시 형태에 따른 반도체 장치의 평가 방법에서 사용되는 TEG의 단면도.
도 27은 본 발명의 제 11 실시 형태에 따른 반도체 장치의 평가 방법을 설명하기 위한 사시도.
*도면의 주요 부분에 대한 부호의 설명*
1, 10, 40 : 실리콘 기판
2 : 이산화실리콘층
3, 14, 44 : 폴리실리콘층
4 : 자연산화막
10a, 10b : 제 1 및 제 2 리세스
10c, 10d : 제 1 및 제 2 측면
10g, 33g, 40g : 소자 분리 홈
10e, 10f : 상단부(上端部)
11 : 소자 분리 절연막
12 : n웰(well)
13, 43 : 게이트 절연막
14a, 14b : 제 1 및 제 2 측면
14c, 44c : 게이트 전극
15 : 제 1 측벽용 절연층
15a, 15b : 제 1 측벽
16a, 16b : 소스/드레인 익스텐션(extension)
17a, 17b : 소스/드레인 영역
18a, 18b : 제 1 및 제 2 소스/드레인 재료층
19a, 19b : 제 1 및 제 2 니켈실리사이드층
20 : 커버 절연층
21 : 층간 절연층
21a, 21b : 제 1 및 제 2 홀
22a, 22b : 제 1 및 제 2 도전성 플러그
27a, 27b : 제 1 및 제 2 불순물 확산 영역
30 : SOI 기판
31 : 실리콘 기판
32 : 매립 절연층
33 : 실리콘층
33a, 33b : 제 1 및 제 2 리세스
33c, 33d : 제 1 및 제 2 측면
35a, 35b : 제 3 및 제 4 불순물 확산 영역
36 : 제 5 불순물 확산 영역
40a, 40b : 제 1 및 제 2 리세스
40d : 채널
45 : 측벽용 절연층
44a, 44b : 제 1 및 제 2 측면
45a, 45b : 측벽
46a, 46b : 제 1 및 제 2 소스/드레인 익스텐션
47a, 47b : 소스/드레인 영역
50 : STM의 프로브
51 : 이산화실리콘층
52 : 주사 용량 현미경의 프로브
본 발명은 반도체 장치와 그 제조 방법, 및 반도체 장치의 평가 방법에 관한 것이다.
최근, LSI 등의 반도체 장치는 미세화의 일로를 걷고 있지만, 미세화에 의한 MOS 트랜지스터의 고성능화는 한계에 이르고 있어, 일반적으로 보급되어 있는 MOS 트랜지스터의 구조를 개량하여 그 성능을 높이는 시도가 실행되고 있다. 그러한 시도의 하나로서, MOS 트랜지스터의 채널 영역에 적당한 응력을 인가함으로써 캐리어의 이동도를 증대시키는 방법이 있다. 응력의 인가 방법에는 다양한 것이 있는데, 비특허문헌 1에서는 게이트 전극 양측의 실리콘 기판에 리세스를 형성하고, 그 리세스 내에 소스/드레인으로 되는 SiGe층을 에피택셜(epitaxial) 성장시키며, 실리콘과 SiGe의 격자상수 차이를 이용하여 채널에 변형을 도입하고 있다. 비특허문헌 1에 의하면, 이 구조에 의해, P형 MOS 트랜지스터의 구동 전류가 10% 이상 개선된다는 현저한 효과가 있다고 되어 있다.
또한, 비특허문헌 1 이외에, 본 발명에 관련되는 기술이 특허문헌 1 내지 4에도 개시되어 있다.
[특허문헌 1] 일본 공개 특허 소58-35938호 공보
[특허문헌 2] 일본 공개 특허 평4-180633호 공보
[특허문헌 3] 일본 공개 특허 평7-50293호 공보
[특허문헌 4] 국제공개 제98/40909호 팸플릿
[비특허문헌 1] T.Ghani et al. "A 90㎚ High Volume Manufacturing Logic Technology Featuring Novel 45㎚ Gate Length Strained Silicon CMOS Transistors", IEDM Tech Dig., pp.978∼980,(2003)
그런데, 비특허문헌 1이 개시하는 구조에서는, 상술한 바와 같이 SiGe층으로부터 채널에 응력을 인가하지만, 그 응력의 크기가 게이트 폭방향에서 불균일하거나 트랜지스터마다 편차가 생기거나 하는 경우에는, 이 트랜지스터를 양산(量産)하여 널리 보급시키는 것은 불가능하다.
또한, 비특허문헌 1이 개시하는 MOS 트랜지스터에 한정되지 않아, 실리콘 기판에 SiGe층용의 리세스를 형성하지 않는 통상의 MOS 트랜지스터에서도, 새로운 디바이스 등을 개발할 때에는, 시험용 MOS 트랜지스터를 제조하여 그 특성이 평가된다. 그 특성 중에서도, 채널 내의 캐리어 분포는 트랜지스터의 성능에 크게 영향을 주기 때문에, 캐리어 분포를 직접 측정하는 것이 바람직하지만, 현재에 이르기까지 그 측정 방법은 확립되어 있지 않다.
본 발명의 목적은 채널에 응력이 인가되는 MOS 트랜지스터의 특성 편차를 방지할 수 있는 반도체 장치와 그 제조 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 MOS 트랜지스터의 채널에서의 캐리어 분포를 직접 측정할 수 있는 반도체 장치의 평가 방법을 제공함에 있다.
본 발명의 일 관점에 의하면, 반도체 기판과, 상기 반도체 기판 위에 차례로 형성된 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 옆의 상기 반도체 기판의 구멍에 형성된 소스/드레인 재료층을 갖고, 상기 게이트 전극 근방의 상기 구멍의 측면이 상기 반도체 기판의 적어도 1개의 결정면으로 구성되는 반도체 장치가 제공된다.
이러한 반도체 장치에 의하면, 소스/드레인 재료층이 형성되는 구멍의 측면이 반도체 기판의 결정면으로 구성되기 때문에, 결정면이 아닌 곡면에 의해 구멍의 측면이 구성되는 특허문헌 1과 비교하여, 게이트 전극 아래의 채널에 응력이 안정되게 인가되고, MOS 트랜지스터 특성의 소자간에서의 편차가 억제된다.
그러한 구멍의 측면은 반도체 기판의 2개의 결정면으로 구성되고, 그 측면의 단면(斷面) 형상이 오목 형상일 수도 있다. 이러한 단면 형상에 의하면, 반도체 기판의 표면보다도 깊은 부분에 응력의 피크가 있기 때문에, 반도체 기판과 게이트 절연층의 계면(界面) 특성이 응력에 의해 열화(劣化)되기 어려워지고, MOS 트랜지스터의 구동 특성을 높이면서 그 신뢰성도 양호하게 할 수 있다.
또는, 반도체 기판의 2개의 결정면으로 구멍의 측면을 구성하고, 그 측면의 단면 형상을 볼록 형상으로 할 수도 있다. 이러한 단면 형상의 구멍에 형성된 소스/드레인 재료층은, 그 상면(上面)과 하면(下面)으로부터 채널을 향하여 강한 응력을 생성하는 한편, 볼록부의 정점(頂點) 부근에서는 응력이 약해지고, MOS 트랜지스터의 성능 향상에 바람직한 응력이 얻어진다.
또한, 이러한 오목 형상이나 볼록 형상의 측면 대신에, 반도체 기판에 대하여 수직인 단일 결정면으로 구멍의 측면을 구성할 수도 있다. 이렇게 하면, 구멍 내의 소스/드레인 재료층으로부터 채널에 대하여 깊이 방향으로 강도 변화가 적은 균일한 응력이 안정되게 인가된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 위에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 위에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측면에 측벽을 형성하는 공정과, 상기 측벽을 형성한 후에, 유기 알칼리 용액 또는 TMAH(테트라메틸암모늄하이드라이드) 용액을 에칭액으로서 사용하여 상기 게이트 전극 옆의 상기 반도체 기판에 구멍을 형성하는 공정과, 상기 구멍에 소스/드레인 재료층을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
이 반도체 장치의 제조 방법에 의하면, 유기 알칼리 용액 또는 TMAH 용액에 의해 반도체 기판에 구멍을 형성하도록 했기 때문에, 반도체 기판의 결정면이 에칭면에 나타나고, 구멍의 측면이 그 결정면에 의해 구성된다. 그 때문에, 특허문헌 1과 같이 구멍의 측면이 곡면으로 구성되는 경우와 비교하여 구멍 형상의 재현성(再現性)이 양호해지고, 반도체 기판 위에 MOS 트랜지스터를 집적(集積) 형성하는 경우에도, 구멍에 형성된 소스/드레인 재료층으로부터 채널을 향하여 응력이 소자 간에서 균일하게 인가된다.
또한, 구멍을 형성할 때, 게이트 전극을 에칭하여 그 두께를 얇게 할 수도 있다. 그 경우는, 얇아진 게이트 전극 위에 고융점(高融點) 금속층을 형성하고, 그 고융점 금속층을 가열하여 게이트 전극과 반응시킴으로써, 게이트 전극 전체가 실리사이드화된다. 이러한 게이트 전극은 메탈 게이트라고 불리며, 상기에 의하면, 메탈 게이트의 형성 프로세스와 구멍의 형성 프로세스가 양립(兩立)된다.
또한, 이렇게 게이트 전극을 에칭할 필요가 없는 경우는, TMAH 용액이나 유기 알칼리 용액에 의한 에칭을 지연시키는 효과가 있는 p형 불순물을 게이트 전극에 미리 도입하여 두는 것이 좋다.
또한, 제 1 도전형 불순물 확산 영역과, 이것보다도 깊은 제 2 도전형 불순물 확산 영역을 실리콘 기판에 형성하고, 상기 구멍을 제 1 도전형 불순물 확산 영역보다도 깊게 형성할 수도 있다. 이렇게 하면, 제 1 및 제 2 도전형 불순물 확산 영역에서의 불순물 농도의 차이나 도전형의 차이에 의해, 구멍을 형성할 때의 에칭 속도가 각 불순물 확산 영역마다 달라지기 때문에, 구멍의 측면에 복수개의 결정면이 나타나게 된다.
예를 들어, 제 1 도전형 불순물 확산 영역을 p형으로 하고, 제 2 도전형 불순물 확산 영역을 n형으로 하면, 구멍의 측면이 2개의 결정면으로 구성되고, 그 측면의 단면 형상이 이들 2개의 결정면의 경계면을 경계로 하여 절곡(折曲)된 오목 형상으로 된다.
한편, 제 1 도전형 불순물 확산 영역을 p형으로 하고, 이것보다도 고농도의 p형 불순물을 제 2 도전형 불순물 확산 영역에 도입하면, 구멍의 측면이 2개의 결정면으로 구성되고, 그 측면의 단면 형상이 이들 2개의 결정면을 경계로 하여 절곡된 볼록 형상으로 된다.
또한, 상기 반도체 기판으로서 SOI 기판을 사용할 수도 있다. SOI 기판을 사용하면, TMAH 용액이나 유기 알칼리 용액에 의한 에칭으로 구멍을 형성할 때에, SOI 기판을 구성하는 매립 절연막 근방에서 에칭 속도가 저하되고, 기판의 깊이에 의해 에칭 속도가 달라지게 된다. 이에 따라, 에칭 시에 구멍의 측면에 복수개의 결정면이 나타나고, 이들 결정면에 의해 구멍의 측면이 구성된다.
또, 상기 반도체 기판으로서 실리콘 기판을 사용할 경우에는, 실리콘 기판 표면의 면방위(面方位)를 (110)으로 하고, 게이트 폭방향을 [111] 방향으로 함으로써, 실리콘 기판 표면과 수직인 (111)면으로 구멍의 측면이 구성된다.
한편, 실리콘 기판의 면방위를 상기와 같은 (110)으로 하고, 게이트 폭방향을 [100]으로 함으로써, 실리콘 기판 표면으로부터 본 (111)면의 경사가 완만해지고, 그 완만한 (111)면에 의해 구멍의 측면이 구성된다.
또한, 본 발명의 다른 관점에 의하면, 유기 알칼리 용액 또는 TMAH 용액을 에칭액으로서 사용함으로써, 반도체 기판에 형성된 MOS 트랜지스터의 게이트 전극을 선택적으로 에칭하여 제거하는 공정과, 상기 MOS 트랜지스터의 게이트 절연막을 습식 에칭하여 제거함으로써, 상기 MOS 트랜지스터의 채널을 노출시키는 공정과, 상기 노출된 채널에서의 캐리어 분포를 현미경으로 조사하는 공정을 갖는 반도체 장치의 평가 방법이 제공된다.
유기 알칼리 용액과 TMAH 용액은 실리콘 등의 반도체와 이산화실리콘 등의 산화물의 에칭 선택비가 높기 때문에, MOS 트랜지스터의 게이트 전극을 선택적으로 에칭할 때에, 게이트 전극 아래의 게이트 절연막이 거의 감소되지 않는다. 그 결과, 상기한 반도체 장치의 평가 방법에 의하면, 게이트 절연막 아래의 채널이 손상되기 어려워지고, 채널에서의 캐리어 분포도 분산되기 어려워지기 때문에, 실사용(實使用)에 가까운 상태의 캐리어 분포가 얻어진다.
이하, 본 발명을 실시하기 위한 최선의 형태에 대해서 첨부 도면을 참조하면서 상세하게 설명한다.
(1) 제 1 실시 형태
SiGe층을 성장시키기 위한 실리콘 기판의 리세스는, 일반적으로 사용되는 KOH나 불질산(a mixture of hydrofluoric acid and nitric acid)을 에칭액으로 하는 습식 에칭에 의해 형성할 수도 있다. 그러나, 이들 에칭액을 사용한 것에서는, 특허문헌 1의 도 1에 도시되는 바와 같이, 상기 리세스의 측면이 완만한 곡면으로 되기 때문에, 리세스의 형상을 제어하는 것이 곤란해진다. 그 때문에, 리세스의 측면 형상이 소자마다 편차가 생겨, MOS 트랜지스터의 특성이 소자마다 변동될 우려가 있다.
또, 상기 습식 에칭 대신에 건식 에칭을 사용한 것에서는, 플라즈마에 의해 리세스의 표면이 손상을 입기 때문에, 리세스 위에 에피택셜 성장되는 SiGe층에 격자 결함이 생길 우려가 있다.
이러한 점을 감안하여, 본원 발명자는 KOH나 불질산을 대신하는 에칭액을 모 색하여, TMAH(테트라메틸암모늄하이드라이드) 용액이 상기 리세스를 형성하는데 적합한 에칭액으로 될 수 있음을 발견했다. 또한, 알칼리 용액, 알코올, 및 물을 혼합하여 이루어지는 유기 알칼리 용액도 상기 에칭액으로서 적합하다는 것이 발견되었다.
그래서, 이하, 이 TMAH와 유기 알칼리 용액의 에칭 특성을 조사하기 위해 본원 발명자가 행한 실험에 대해서 설명한다.
(a) 에칭 선택성
도 1은 실리콘과 이산화실리콘에 대한 TMAH 용액의 에칭 선택성을 조사하기 위해 사용된 샘플의 단면도이다. 이들 샘플 중의 샘플 S1은 다음과 같이 하여 제조되었다.
우선, 실란(SiH4)을 사용하는 플라즈마 CVD(Chemical Vapor Deposition)법에 의해, 실리콘 기판(1) 위에 이산화실리콘층(2)을 형성한 후, 실란을 반응 가스로 하는 LPCVD(Low Pressure CVD: 감압 CVD)에 의해 폴리실리콘층(3)을 두께 100㎚로 형성했다. 그 후, 폴리실리콘층(3) 표면을 질산에 노출시켜 산화함으로써 두께 1.0㎚ 정도의 산화막(4)을 형성했다.
한편, 샘플 S2는 샘플 S1과 동일하게 하여 폴리실리콘층(3)을 형성한 후, 그 표면을 불화 수소산에 노출시켜 수소 종단(終端)한 것이며, 샘플 S1의 산화막(4)은 형성하지 않았다.
그 후, 순수(純水)에 TMAH를 용해하여 이루어지는 5∼30% 부피 농도의 TMAH 용액을 제조하고, 이 TMAH 용액에 의해 상기 샘플 S1 및 S2를 습식 에칭했다. 그리고, 이 에칭을 소정 시간 행한 후, 샘플 S1의 자연산화막(4)과 샘플 S2의 폴리실리콘층(3)의 각각의 막 두께를 막후계(膜厚計)에 의해 측정하고, 그 측정 결과를 이들 막의 초기 막 두께와 비교함으로써, 에칭량을 산정했다. 그 결과는 도 2에 나타낸 바와 같았다.
도 2의 횡축(橫軸)은 TMAH 용액에 의한 에칭 시간을 나타내고, 종축(縱軸)은 에칭 후의 폴리실리콘층(3)의 두께를 나타낸다.
도 2로부터 명확히 알 수 있듯이, 자연산화막(4)을 형성한 샘플 S1에서는 에칭이 전혀 진행되지 않는 것에 반하여, 폴리실리콘층(3)이 노출되어 있는 샘플 S2에서는 에칭 시간의 진행과 함께 폴리실리콘층(3)이 에칭된다.
이상의 결과로부터, TMAH 용액의 이산화실리콘에 대한 에칭 레이트는 0㎚/min로 간주할 수 있고, 한편, 실리콘의 에칭 레이트는 유한값으로 되는 것이 명확해졌다. 또한, 본원 발명자가 행한 다른 실험 결과에 의하면, TMAH 용액에 의한 실리콘의 에칭 레이트는 TMAH 용액의 온도에 의존하는 것도 명확해졌다.
도 3은 TMAH 용액 대신에 유기 알칼리 용액을 사용하고, 상기와 동일한 실험을 행하여 얻어진 그래프이다. 그 유기 알칼리 용액은, 순수 중에 수산화암모늄을 투입하여 20wt% 이상의 농도의 수산화암모늄 용액을 제조한 후, 이 수산화암모늄 용액에 IPA(이소프로필알코올)를 2wt% 이상의 농도로 용해하여 제조되었다.
도 3에 도시되는 바와 같이, 유기 알칼리 용액도 실리콘을 선택적으로 에칭하고, 이산화실리콘을 에칭하지 않는 것이 명확해졌다.
또한, 유기 알칼리 용액은 상기에 한정되지 않아, 수산화암모늄 용액과는 다른 알칼리 용액과, IPA 등의 중알코올(heavy alcohol)의 혼합 용액을 유기 알칼리 용액으로서 사용할 수도 있다.
(b) TMAH 용액의 에칭 레이트의 불순물 농도 의존성
상기한 도 2 및 도 3의 실험에서는, 폴리실리콘층(3)에 대하여 불순물을 도입하지 않았지만, 폴리실리콘층(3)의 에칭 레이트가 불순물 농도에 의존한다고 추측된다. 이 점을 확인하기 위해, 본원 발명자는 다음과 같은 실험을 행하였다.
이 실험에서는, 상기 샘플 S2와 동일한 구조의 샘플을 3개 준비했다. 그리고, 이들 샘플 중 2개의 폴리실리콘층(3)에 각각 n형 불순물로서 비소, p형 불순물로서 붕소를 이온 주입했다. 그 이온 주입에서의 도핑량은 1.0×1017㎝-3∼2.0×10 21㎝-3으로 했다. 또, 나머지 1개의 샘플에서의 폴리실리콘층(3)에는 불순물을 도입하지 않고 비(非)도핑으로 했다.
그 후, 이들 샘플의 폴리실리콘층(3)을 소정 시간만큼 TMAH 용액에 노출시키고, 폴리실리콘층(3)의 에칭량을 조사했다. 그 결과를 도 4에 나타낸다.
도 4에 도시되는 바와 같이, 비도핑의 경우와 비교하여, n형 불순물(비소)이 도입된 경우에는 폴리실리콘층(3)의 에칭 레이트가 빨라지는 것이 명확해졌다. 한편, p형 불순물(붕소)이 도입된 경우에는, 비도핑의 경우보다도 폴리실리콘층(3)의 에칭 레이트가 느려지는 것이 명확해졌다. 또한, 본원 발명자가 행한 다른 실험에 의하면, 도 4의 붕소의 도핑량을 다시 10배로 하면, 폴리실리콘층(3)의 에칭이 거 의 진행되지 않게 되는 것도 명확해졌다.
(2) 제 2 실시 형태
다음으로, 제 1 실시 형태에서 명확해진 TMAH 용액과 유기 알칼리 용액의 에칭 특성을 이용하여 실리콘 기판에 리세스를 형성하고, 그 리세스 내의 SiGe층을 소스/드레인으로 하는 MOS 트랜지스터를 제조하는 방법에 대해서 설명한다.
도 5 및 도 6은 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다.
처음으로, 도 5의 (a)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 표면의 면방위가 (001)인 p형 실리콘(반도체) 기판(10)에 STI(Shallow Trench Isolation)용의 소자 분리 홈(10g)을 형성한 후, 이 소자 분리 홈(10g) 내에 소자 분리 절연막(11)으로서 이산화실리콘층을 매립한다. 그 후, 실리콘 기판(10)에 n형 불순물로서, 예를 들어 인을 사용한 경우는 가속에너지 약 300KeV 이상, 도스량 1×1013㎝-2 이상의 조건으로 이온 주입함으로써, 소자 분리 절연막(11)에 의해 획정(劃定)되는 p형 MOS 트랜지스터 형성 영역에 n웰(well)(12)을 형성한다.
또한, p형 MOS 트랜지스터 이외에 n형 MOS 트랜지스터를 제조하여 CMOS 구조로 할 경우에는, n형 MOS 트랜지스터 형성 영역에서의 실리콘 기판(10)에 가속에너지 100KeV 이상, 도스량 1×1013㎝-2 이상의 조건으로 p형 불순물로서, 예를 들어 붕 소를 이온 주입하여 p웰(도시 생략)을 형성한다. 이 경우, p형과 n형의 불순물 주입은 실리콘 기판(10) 위의 레지스트 패턴(도시 생략)을 사용하여 각각 실행되고, 이 레지스트 패턴은 이온 주입 후에 습식 처리에서 제거된다.
이어서, 실리콘 기판(10)의 표면을 열산화하여, 이산화실리콘으로 이루어지는 게이트 절연막(13)을 두께 약 0.5∼5.0㎚로 형성한다. 여기서, 게이트 절연막(13)으로서, 이산화실리콘에 미량의 질소를 첨가한 게이트 절연막을 사용할 수도 있다. 또한, 실란을 사용하는 LPCVD에 의해, 게이트 절연막(13) 위에 폴리실리콘층(14)을 두께 약 10∼300㎚로 형성한 후, TMAH 용액에 의한 폴리실리콘의 에칭이 진행되지 않게 될 정도의 농도의 p형 불순물을 폴리실리콘층(14)에 이온 주입한다. 본 실시 형태에서는 그러한 p형 불순물로서 붕소를 채용하고, 게이트 전극 전체에서 충분히 고농도로 되도록 가속에너지 약 0.5∼20KeV, 도스량 약 1×1014∼1×1017㎝-2의 최적화된 조건으로 상기 폴리실리콘층(14)에 이온 주입한다.
다음으로, 도 5의 (b)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 포토리소그래피에 의해 폴리실리콘층(14)을 패터닝하여 게이트 전극(14c)으로 한다.
실시 형태에서는 게이트 가공 후에 얇은 스페이서를 형성하지 않고 익스텐션 및 포켓 형성을 행하는 프로세스에 의해 설명하지만, 익스텐션과 게이트의 최적의 오버랩(overlap)을 형성하기 위해 5∼20㎚의 얇은 스페이서를 형성한 후 익스텐션 및 포켓 주입을 행하는 방법도 가능하다. 또, nMOS 또는 pMOS의 어느 한쪽에만 스페이서를 형성시키는 방법도 가능하다. 스페이서의 막 구성 및 형상에는 개의치 않으며, 스페이서로서의 기능을 갖는 것이면 가능하다.
이어서, 게이트 전극(14c)을 마스크로 하여 실리콘 기판(10)에 p형 불순물로서, 예를 들어, 붕소를 가속에너지 약 0.2∼1.0KeV, 도스량 약 1×1014∼2×1015㎝ -2, 틸트각 0∼15°의 조건으로 이온 주입함으로써, 게이트 전극(14c)의 제 1 및 제 2 측면(14a, 14b) 옆의 실리콘 기판(10)에 제 1 및 제 2 소스/드레인 익스텐션(16a, 16b)을 얕게 형성한다. 동일한 개소에 쇼트 채널 효과를 억제하기 위한 포켓 주입을, 예를 들어, 안티몬을 가속에너지 30∼80keV, 도스량 1e13∼2e14㎝-2, 틸트각 0∼35°의 조건으로 행한다. 소스/드레인 익스텐션 주입 이온종에 BF2를 사용할 경우, 에너지를 1∼2.5keV, 도스를 배로 설정함으로써 최적 조건으로 된다. 상기 최적 조건은 스페이서의 유무 및 두께에 따라 변화하며, 스페이서가 있을 경우 포켓은 에너지를 높게, 익스텐션은 도스를 크게 유도하여 최적의 조건으로 할 필요가 있다. 또한, 비소, 인, 안티몬 등을 사용한 포켓 주입도 가능하며, 그것을 익스텐션 주입 전후에 행할 수도 있다.
그 후, 실란을 사용하는 CVD법에 의해, 기판 온도를 약 600℃ 이하로 하는 조건하에서, 제 1 측벽용 절연층(15)으로서 이산화실리콘층을 전면(全面)에 형성하고, 이 제 1 측벽용 절연층(15)으로 게이트 전극(14c)의 제 1 및 제 2 측면(14a, 14b)을 덮는다. 또한, 이산화실리콘층 대신에, 질화실리콘층을 제 1 측벽용 절연 층(15)으로서 형성할 수도 있다.
다음으로, 도 5의 (c)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 플라즈마 에칭에 의해, 제 1 측벽용 절연층(15)을 에치백(etch-back)하여, 제 1 및 제 2 측면(14a, 14b)에 제 1 측벽(15a, 15b)으로서 남긴다. 또, 이 에칭에서는 제 1 측벽(15a, 15b)으로 덮이지 않은 부분의 게이트 절연막(13)도 에칭되어, 게이트 절연막(13)이 게이트 전극(14c) 아래에만 남는다.
또한, 게이트 전극(14c)과 제 1 측벽(15a, 15b)을 마스크로 하여 실리콘 기판(10)에 p형 불순물(제 1 도전형 불순물)로서, 예를 들어 붕소를 이온 주입한다. 이에 따라, 소스/드레인 익스텐션(16a, 16b)보다도 깊고 짙은 소스/드레인 영역(17a, 17b)이 게이트 전극(14c) 옆의 실리콘 기판(10)에 형성된다.
그 후, 예를 들어 기판 온도 약 950∼1050℃의 조건으로 활성화 어닐링을 행하여, 소스/드레인 영역(17a, 17b) 내의 불순물을 활성화시킨다. 필요에 따라, 이 열처리를 생략할 수도 있다.
다음으로, 도 5의 (d)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 부피 농도가 5∼30%, 온도가 0∼50℃인 TMAH 용액 내에 실리콘 기판(10)을 침지함으로써, 실리콘 기판(10)의 에칭을 개시한다. 이 때, 도 2에 나타낸 실험 결과와 같이, TMAH 용액은 실리콘만을 선택적으로 에칭하고, 이산화실리콘은 에칭되지 않는다. 따라서, 이 에칭에서는 제 1 측벽(15a, 15b)과 소자 분리 절연 막(11)이 에칭 마스크로서 기능하여, 이들로 덮이지 않은 부분의 실리콘 기판(10)이 선택적으로 에칭된다.
또, 도 4에 나타낸 실험 결과와 같이, p형 불순물이 도핑된 실리콘은 TMAH 용액에 대한 에칭 속도가 느려지기 때문에, 도 5의 (a)의 공정에서 p형 불순물로서 붕소가 고농도로 이온 주입된 게이트 전극(14c)은 이 TMAH 용액에 의해 거의 에칭되지 않는다.
또한, TMAH 용액에 의한 에칭에서는, 비특허문헌 1과 같은 곡면이 아니라, 실리콘 기판(10)의 (111)면이 깨끗하게 표출되기 때문에, 이 (111)면을 제 1 및 제 2 측면(10c, 10d)으로 하는 제 1 및 제 2 리세스(구멍)(10a, 10b)가 형성된다.
그 제 1 및 제 2 리세스(10a, 10b)의 깊이는 에칭 시간에 의해 제어되고, 본 실시 형태에서는 약 20∼70㎚ 정도의 최적의 값으로 한다.
또, 상기 에칭은 횡방향으로도 진행되기 때문에, 각 리세스(10a, 10b)의 게이트 전극(14c) 근방의 상단부(10e, 10f)가 제 1 측벽(15a, 15b) 아래로 거리 d만큼 들어가게 된다. 상술한 바와 같이, TMAH 용액에 대한 실리콘 기판(10)의 에칭 레이트는 실리콘 중의 불순물 농도에 의존하기 때문에, 상기 거리 d는 소스/드레인 익스텐션(16a, 16b)이나 소스/드레인 영역(17a, 17b)의 불순물 농도를 조정함으로써 제어할 수 있게 된다.
또, 도 2의 실험 결과에서 나타난 바와 같이, 이산화실리콘은 TMAH 용액에 대하여 거의 에칭되지 않는다. 그 때문에, TMAH 용액에 의한 에칭으로 리세스(10a, 10b)를 형성하고 있을 때, 이산화실리콘으로 이루어지는 측벽(15a, 15b) 근 방에서의 실리콘 기판(10)의 에칭 레이트가 저하되기 때문에, 에칭에 의해 상단부(10e)가 측벽(15a, 15b) 아래쪽으로 들어가는 속도가 다른 부분에 비하여 느려져, 상기 진입량 d를 제어하기 쉬워진다. 또한, 그 진입량 d는 제 1 측벽용 절연층(15)을 형성할 때의 기판 온도에 의해서도 결정되기 때문에, 그 기판 온도에 의해서도 진입량 d를 제어할 수 있다. 이에 대해서는, 후술하는 각 실시 형태에서도 동일하다.
또한, TMAH 용액 대신에 유기 알칼리 용액을 사용하여도, 제 1 및 제 2 측면(10c, 10d)에 깨끗한 (111)면을 표출할 수 있는 동시에, 각 리세스(10a, 10b)의 진입량 d를 제어할 수 있다.
다음으로, 도 6의 (a)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 에피택셜 성장용의 챔버(도시 생략) 내에 실리콘 기판(10)을 넣고, 기판 온도를 안정시킨다. 그 후, 실란계 가스 등을 상기 챔버 내에 공급함으로써, Ge 농도가 3∼30%인 SiGe층을 각 리세스(10a, 10b) 내에 선택적으로 에피택셜 성장시킨다. 그 SiGe층은 실리콘 위에만 선택적으로 성장하고, 이산화실리콘으로 이루어지는 소자 분리 절연막(11)이나 제 1 측벽(15a, 15b) 위에는 성장하지 않는다.
그 후, 각 리세스(10a, 10b)의 저면(底面)으로부터 측정한 상기 SiGe층의 두께가 약 20∼120㎚ 정도의 최적값으로 된 부분에서 에피택셜 성장을 정지하고, 얻어진 SiGe층을 제 1 및 제 2 소스/드레인 재료층(18a, 18b)으로 한다.
소스/드레인 재료층(18a, 18b)의 두께는 상기에 한정되지 않지만, 본 실시 형태와 같이 실리콘 기판(10) 표면보다도 높게 소스/드레인 재료층(18a, 18b)의 상면을 형성함으로써, 그 상면과 n웰(12)의 저면과의 거리가 길어진다. 이에 따라, n웰(12) 저면에서의 p-n 접합과 소스/드레인 재료층(18a, 18b) 위에 나중에 형성되는 도전성 플러그의 거리가 길어지고, 상기 p-n 접합에서의 접합 누설(junction leak)을 억제할 수 있어, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 상기에서는 소스/드레인 영역(17a, 17b)을 형성한 후에 소스/드레인 재료층(18a, 18b)을 형성했지만, 이들의 형성 순서는 특별히 한정되지 않아, 소스/드레인 재료층(18a, 18b)을 형성한 후에 소스/드레인 영역(17a, 17b)을 형성할 수도 있다.
다음으로, 본 실시 형태에서는 소스/드레인 재료층(18a, 18b)에 p형 불순물로서 붕소를 가속에너지 약 0.5∼20KeV, 도스량 약 1e14∼1e16㎝-2의 최적화된 조건으로 이온 주입한다. 그 후, 예를 들어 기판 온도 약 950∼1050℃의 조건으로 활성화 어닐링을 행하여, 소스/드레인 영역(17a, 17b) 내의 불순물을 활성화시킨다. 소스/드레인 영역(17a, 17b)을 형성할 때에 인사이츄(In situ) 도핑을 행한 경우는, 불순물 주입 및 열처리를 생략할 수도 있다.
이어서, 도 6의 (b)에 나타낸 바와 같이, 스퍼터링법에 의해 고융점 금속층으로서, 예를 들어 니켈층을 형성한 후 열처리에 의해 니켈과 실리콘을 반응시킴으로써, 소스/드레인 재료층(18a, 18b) 위에 제 1 및 제 2 니켈실리사이드층(19a, 19b)을 형성한다. 그 니켈실리사이드층은 게이트 전극(14c)의 표층(表層)에도 형 성되고, 그것에 의해 게이트 전극(14c)은 폴리사이드 구조로 된다. 그 후, 반응하지 않은 니켈층을 습식 에칭하여 제거한다.
또한, 니켈층 대신에 코발트층을 고융점 금속층으로서 형성할 수도 있다.
다음으로, 도 6의 (c)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 플라즈마 CVD법에 의해 전면에 커버 절연층(20)으로서 질화실리콘층을 형성한 후, 매립성이 양호한 HDPCVD(High Density Plasma CVD)법에 의해 이산화실리콘층을 형성하고, 그것을 층간 절연층(21)으로 한다. 그 후, 게이트 전극(10c) 등의 요철(凹凸)을 반영하여 층간 절연층(21) 상면에 형성된 요철을 평탄화하기 위해, CMP(Chemical Mechanical Polishing)법에 의해 층간 절연층(21) 상면을 연마하여 평탄화한다.
이어서, 포토리소그래피법에 의해 층간 절연층(21)과 커버 절연층(20)을 패터닝하여, 니켈실리사이드층(19a, 19b)에 이르는 깊이의 제 1 및 제 2 홀(21a, 21b)을 형성한다. 그리고, 그 제 1 및 제 2 홀(21a, 21b) 내와 층간 절연층(21) 상면에 스퍼터링법에 의해 접착층으로서 TiN층을 형성하고, 그 위에 CVD법에 의해 텅스텐층을 더 형성하여, 그 텅스텐층에 의해 각 홀(21a, 21b)을 완전히 매립한다. 그 후, 층간 절연층(21) 위에 형성된 여분의 텅스텐층과 접착층을 CMP법에 의해 연마하여 제거하고, 이들 막을 각 홀(21a, 21b) 내에 제 1 및 제 2 도전성 플러그(22a, 22b)로서 남긴다.
그 후는 각 도전성 플러그(22a, 22b)와 전기적으로 접속되는 금속 배선을 층 간 절연층(21) 위에 형성하는 공정으로 이행하지만, 그 상세한 설명은 생략한다.
이상에 의해, 소스/드레인 재료층(18a, 18b)이 리세스(10a, 10b) 내에 매립되어 이루어지는 p형 MOS 트랜지스터(TR)의 기본 구조가 완성된다.
그 MOS 트랜지스터(TR)에서는, 소스/드레인 재료층(18a, 18b)과 실리콘 기판(10)의 격자상수 불일치(mismatch)에 의해, 실리콘 기판(10) 내의 실리콘의 격자가 큰 SiGe 격자 간격에 정합(整合)하도록 강제적으로 잡아당겨지고, 도 6의 (c)의 화살표 방향의 응력이 게이트 전극(14c) 아래의 채널에 인가된다. 그 결과, 응력이 인가되지 않는 경우보다도 채널에서의 캐리어 이동도가 향상되고, MOS 트랜지스터의 구동 능력을 높일 수 있다.
상기한 실시 형태에 의하면, 도 5의 (d)의 공정에서, 제 1 및 제 2 리세스(10a, 10b)를 형성하는 에칭액으로서 TMAH 용액이나 유기 알칼리 용액을 사용했기 때문에, 각각의 리세스(10a, 10b)의 제 1 및 제 2 측면(10c, 10d)에 1개의 (111)면이 자동적으로 나타나고, 각 리세스(10a, 10b)의 형상을 제어하는 것이 용이해진다. 따라서, 상기 MOS 트랜지스터를 실리콘 기판(10)에 집적 형성하여도, 제 1 및 제 2 측면(10c, 10d)이 곡면으로 되는 비특허문헌 1과 비교하여, 각각의 MOS 트랜지스터마다 리세스(10a, 10b)의 형상에 편차가 생기기 어려워진다. 이에 따라, MOS 트랜지스터 특성의 소자간의 편차를 억제할 수 있고, LSI 등의 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 7은 본 실시 형태에 의거하여 리세스(10a, 10b)를 형성하고, 그 리세스(10a, 10b)의 SEM(Scanning Electron Microscope) 상을 기초로 하여 그린 도면이 다. 도 7에 도시되는 바와 같이, 제 1 및 제 2 리세스(10a, 10b)의 측면을 구성하는 제 1 및 제 2 측면(10c, 10d)에 (111)면이 나타나 있다.
각 리세스(10a, 10b)가 제 1 측벽(15a, 15b) 아래로 들어가는 거리 d는 특별히 한정되지 않는다.
도 8은 측벽용 절연층(15)을 형성할 때의 기판 온도를 조정함으로써, 상기 거리 d를 크게 한 경우의 SEM 상을 기초로 하여 그린 도면이다.
이렇게 진입량 d를 크게 취하면, 리세스(10a, 10b)의 상단(10c, 10d)과 게이트 전극(10c) 아래의 채널의 거리가 가까워지기 때문에, 상단(10e, 10f)으로부터 채널에 응력을 효율적으로 인가할 수 있게 된다. 이러한 이점(利點)은 후술하는 각 실시 형태에서도 얻을 수 있다.
또한, 본 실시 형태는 상기에 한정되지 않는다. 예를 들면, SiGe층 대신에, Pt(플라티늄) 등의 귀금속으로 이루어지는 금속층에 의해 소스/드레인 재료층(18a, 18b)을 구성할 수도 있다. 그 경우, 제조되는 트랜지스터(TR)는 쇼트키(Schottky) 트랜지스터로 된다. 이에 대해서는 후술하는 각 실시 형태에서도 동일하다.
(3) 제 3 실시 형태
다음으로, 본 발명의 제 3 실시 형태에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
도 9는 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다. 또한, 도 9에 있어서, 제 2 실시 형태에서 이미 설명한 요소에는 제 2 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
처음으로, 제 2 실시 형태에 따라 도 5의 (a)에 나타낸 구조를 완성시킨다. 다만, 제 2 실시 형태에서는 TMAH 용액에 의한 폴리실리콘의 에칭이 진행되지 않게 될 정도로 충분히 짙은 농도의 p형 불순물을 폴리실리콘층(14)에 이온 주입했지만, 본 실시 형태에서는 TMAH 용액에 의해 폴리실리콘층(14)이 어느 정도 에칭될 정도로 옅은 농도의 p형 불순물을 폴리실리콘층(14)에 이온 주입한다. 본 실시 형태에서는 그러한 p형 불순물로서 붕소를 채용하고, 그것을 가속에너지 약 0.5∼20KeV, 도스량 약 1×1013∼5×1015㎝-3의 조건으로 상기 폴리실리콘층(14)에 이온 주입한다.
그 후, 상술한 제 2 실시 형태에 따라 도 5의 (c)에 나타낸 구조를 얻는다.
다음으로, 도 9의 (a)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 부피 농도가 5∼30%, 온도가 0∼50℃인 TMAH 용액 내에 실리콘 기판(10)을 침지함으로써, 실리콘 기판(10)의 에칭을 개시한다. 이 때, 게이트 전극(14c)을 구성하는 폴리실리콘층(14)에 도입되는 p형 불순물의 농도를 미리 낮추어 두었기 때문에, 이 에칭에서는 실리콘 기판(10) 뿐만 아니라, 게이트 전극(14c)의 상면도 에칭된다.
그리고, 제 1 및 제 2 리세스(10a, 10b)의 깊이가 약 20∼70㎚로 되고, 게이트 전극(14c)의 두께가 약 30∼150㎚ 정도까지 얇아진 부분에서 상기 에칭을 정지한다. 이에 따라, 도시한 바와 같이, 제 1 및 제 2 측면(10c, 10d)이 (111)면으로 구성되는 제 1 및 제 2 리세스(10a, 10b)가 형성되는 동시에, 게이트 전극(14c)의 높이가 제 1 측벽(15a, 15b)보다도 낮은 구조가 얻어지게 된다.
이어서, 도 9의 (b)에 나타낸 바와 같이, 상술한 도 6의 (a)의 공정을 행함으로써, 제 1 및 제 2 소스/드레인 재료층(18a, 18b)으로 되는 SiGe층을 제 1 및 제 2 리세스(10a, 10b) 내에 선택적으로 에피택셜 성장시킨다.
다음으로, 본 실시 형태에서는 소스/드레인 재료층(18a, 18b)에 p형 불순물로서 붕소를 가속에너지 약 0.5∼20KeV, 도스량 약 1e14∼1e16㎝-2의 최적화된 조건으로 이온 주입한다. 그 후, 예를 들어 기판 온도 약 950∼1050℃의 조건으로 활성화 어닐링을 행하여, 소스/드레인 영역(17a, 17b) 내의 불순물을 활성화시킨다. 소스/드레인 영역(17a, 17b)을 형성할 때에 인사이츄 도핑을 행한 경우는, 불순물 주입 및 열처리를 생략할 수도 있다. 다음으로, 도 9의 (c)에 나타낸 바와 같이, 제 1 및 제 2 소스/드레인 재료층(18a, 18b)과 게이트 전극(14c) 각각의 위에 스퍼터링법에 의해 고융점 금속층으로서 니켈층을 형성한 후, 열처리에 의해 니켈과 실리콘을 반응시켜, SiGe층으로 이루어지는 제 1 및 제 2 소스/드레인 재료층(18a, 18b) 위에 니켈실리사이드층(19a, 19b)을 형성한다. 이 실리사이드화는 게이트 전극(14c)에서도 발생하지만, 도 9의 (a)의 공정에서 게이트 전극(14c) 두께를 미리 얇게 해두었기 때문에, 실리사이드화가 게이트 전극(14c) 전체에 미쳐, 게이트 전극(14c)이 니켈실리사이드로 이루어지는 메탈 게이트로 된다.
또한, 니켈층 대신에 코발트층이나 백금층, 또는 그들의 혼합물층을 고융점 금속층으로서 채용할 수도 있다.
그 후는, 상술한 도 6의 (c)의 공정을 행함으로써, MOS 트랜지스터의 기본 구조를 완성시킨다.
상술한 본 실시 형태에 의하면, 제 2 실시 형태와 동일하게 하여 각 리세스(10a, 10b)의 제 1 및 제 2 측면(10c, 10d)을 1개의 (111)면으로 구성할 수 있다.
또한, 본 실시 형태에서는 게이트 전극(14c)에 도입되는 p형 불순물의 농도를 제 2 실시 형태보다도 낮게 하여, TMAH 용액에 의한 리세스(10a, 10b)의 형성과 동시에 게이트 전극(14c)이 에칭되어 그 높이가 낮아지도록 했다.
이렇게 함으로써, 제 1 및 제 2 소스/드레인 재료층(18a, 18b)을 실리사이드화하여 니켈실리사이드층(19a, 19b)을 형성하는 동시에, 게이트 전극(14c)이 실리사이드화되어 메탈 게이트로 되기 때문에, 메탈 게이트와 리세스(10a, 10b)의 각각의 형성 프로세스를 양립시키는 것이 가능해진다.
또한, 상기에서는 각 리세스(10a, 10b)를 형성할 때에 TMAH 용액을 에칭액으로서 사용했지만, 이것 대신에 유기 알칼리 용액을 사용하여도 상기와 동일한 이점을 얻을 수 있다.
(4) 제 4 실시 형태
다음으로, 본 발명의 제 4 실시 형태에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
도 10은 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다. 또한, 도 10에 있어서, 제 2 실시 형태에서 이미 설명한 요소에는 제 2 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
우선, 상술한 제 2 실시 형태에 따라 도 5의 (c)에 나타낸 단면 구조를 얻은 후에, 도 10의 (a)에 나타낸 바와 같이, 실리콘 기판(10), 제 1 측벽(15a, 15b), 및 게이트 전극(14c) 위에 제 2 측벽용 절연층(25)으로서 이산화실리콘층을 두께 약 5∼100㎚로 형성한다. 그 이산화실리콘층의 형성 방법은 특별히 한정되지 않지만, 본 실시 형태에서는 실란을 반응 가스로서 사용하는 CVD법에 의해 그 이산화실리콘층을 형성한다. 또, 이산화실리콘층 대신에 질화실리콘층을 제 2 측벽용 절연층(25)으로서 형성할 수도 있다.
다음으로, 도 10의 (b)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 플라즈마 에칭에 의해, 제 2 측벽용 절연층(25)을 에치백하여, 제 1 측벽(15a, 15b)의 측면에 제 2 측벽(25a, 25b)으로서 남긴다. 이렇게 2층의 절연층으로 구성되는 측벽(26a, 26b)은 2중 측벽이라고도 불린다.
이어서, 제 2 측벽(25a, 25b)과 게이트 전극(14c)을 마스크로 하여, 실리콘 기판(10)에 n형 불순물로서, 예를 들어 비소를 가속에너지 약 3∼20KeV, 도스량 1×1014∼5×1015㎝-2의 조건으로 이온 주입한다. 이에 따라, 실리콘 기판(10)에 있어서, 제 1 도전형(p형)의 소스/드레인 익스텐션(16a, 16b)보다도 더 깊은 부분에 제 2 도전형(n형)의 제 1 및 제 2 불순물 확산 영역(27a, 27b)이 형성된다.
다음으로, 도 10의 (c)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 부피 농도가 5∼30%, 온도가 0∼50℃인 TMAH 용액 내에 실리콘 기판(10)을 침지함으로써 실리콘 기판(10)의 에칭을 개시하여, 게이트 전극(14c) 옆의 실리콘 기판(10)에 소스/드레인 익스텐션(16a, 16b)보다도 깊은 약 20∼80㎚의 깊이를 갖는 제 1 및 제 2 리세스(10a, 10b)를 형성한다.
이 때, 도 4에서 설명한 실험 결과로부터 명확히 알 수 있듯이, n형 불순물이 도입된 실리콘은 p형 불순물이 도입된 실리콘과 비교하여 TMAH 용액에 대한 에칭 레이트가 높아진다. 그 때문에, n형 불순물(비소)이 도입된 제 1 및 제 2 불순물 확산 영역(27a, 27b)은, p형 불순물(붕소)이 도입된 제 1 및 제 2 소스/드레인 익스텐션(16a, 16b)이나 소스/드레인 영역(17a, 17b)과 비교하여 TMAH 용액에 의한 에칭이 빠르게 진행된다.
이렇게 2개의 층에 의해 에칭 레이트가 다르면, 이들 층의 계면을 경계로 하여 다른 에칭면이 표출된다. 따라서, 각 리세스(10a, 10b)의 제 1 및 제 2 측면(10c, 10d)에 있어서, p형의 제 1 및 제 2 불순물 확산 영역(27a, 27b)에 접하는 부분에서는 (111)면이 나타나는 것에 반하여, n형의 제 1 및 제 2 소스/드레인 익스텐션(16a, 16b)이나 소스/드레인 영역(17a, 17b)에 접하는 부분에서는 상기와는 다른 (111)면이 나타난다.
그 결과, 본 실시 형태에서는 제 1 및 제 2 측면(10c, 10d)이 각각 2개의 다른 (111)면으로 구성되고, 제 1 및 제 2 측면(10c, 10d)의 단면 형상이 게이트 전극(14c) 하측으로 움푹 들어간 오목 형상으로 되는 제 1 및 제 2 리세스(10a, 10b)가 얻어지게 된다.
또한, 이러한 단면 형상의 리세스(10a, 10b)는 TMAH 용액 대신에 유기 알칼리 용액을 사용하여도 형성할 수 있다.
그 후, 상술한 도 6의 (a)의 공정을 행함으로써, 도 10의 (d)에 나타낸 바와 같이, 각 리세스(10a, 10b)에 선택적으로 SiGe층을 에피택셜 성장시키고, 그 SiGe층을 제 1 및 제 2 소스/드레인 재료층(18a, 18b)으로 한다.
그 후는, 상술한 도 6의 (b) 및 도 6의 (c)의 공정을 행함으로써, MOS 트랜지스터의 기본 구조를 완성시킨다.
상술한 본 실시 형태에 의하면, 도 10의 (b)에 나타낸 바와 같이, p형의 제 1 및 제 2 소스/드레인 익스텐션(16a, 16b)이나 소스/드레인 영역(17a, 17b)보다도 더 깊은 부분에 이들과는 도전형이 반대인 n형의 제 1 및 제 2 불순물 확산 영역(27a, 27b)을 형성했다. 이 도전형의 차이에 기인하여, 도 10의 (c)의 공정에서 TMAH 용액에 의해 제 1 및 제 2 리세스(10a, 10b)를 형성할 때, 이들 리세스(10a, 10b)의 제 1 및 제 2 측면(10c, 10d) 각각에 다른 (111)면이 나타나고, 제 1 및 제 2 측면(10c, 10d)의 단면 형상이 게이트 전극(14c) 하측으로 움푹 들어간 오목 형상으로 되는 제 1 및 제 2 리세스(10a, 10b)가 얻어진다.
도 11은 본 실시 형태에 따라 리세스(10a, 10b)를 형성하고, 그 리세스(10a, 10b)의 SEM 상을 기초로 하여 그린 도면이다. 도 11에 도시되는 바와 같이, 제 1 및 제 2 리세스(10a, 10b) 각각의 측면에는 2개의 다른 (111)면이 나타나 있다.
이러한 리세스 형상에 의하면, 도 10의 (d)의 화살표로 도시되는 바와 같이, 실리콘 기판(10)보다도 약간 깊은 부분에 응력의 피크가 있기 때문에, 실리콘 기판 (10)과 게이트 절연막(13)의 계면 특성이 응력에 의해 열화되기 어려워지고, MOS 트랜지스터의 구동 특성을 높이면서 그 신뢰성도 양호하게 할 수 있다.
(5) 제 5 실시 형태
다음으로, 본 발명의 제 5 실시 형태에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
도 12 및 도 13은 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다. 이들 도면에 있어서, 제 2 내지 제 4 실시 형태에서 이미 설명한 요소에는 이들 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
이하에서 설명하는 바와 같이, 본 실시 형태에서는 반도체 기판으로서 SOI(Silicon on Insulator) 기판을 사용한다.
처음으로, 도 12의 (a)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 실리콘 기판(31) 위에 매립 절연층(32)과 실리콘층(33)을 형성하여 이루어지는 SOI 기판(30)을, 예를 들어 접합법(band-and-etch-back technique) 등에 의해 제조하고, 매립 절연층(32)에 이르는 깊이의 소자 분리 홈(33g)을 실리콘층(33)에 형성한다. 또한, 그 소자 분리 홈(33g)에 소자 분리 절연막(11)으로서 이산화실리콘층을 매립한다.
실리콘층(33)의 면방위는 특별히 한정되지 않지만, 본 실시 형태에서는 면방위가 (001)로 되도록 실리콘층(33)을 형성한다. 또한, 매립 절연층(32)으로서는, 예를 들어 두께 5∼100㎚의 이산화실리콘층이 형성된다.
다음으로, 도 12의 (b)에 나타낸 바와 같이, 실리콘층(33)에 n형 불순물로서 인을 가속에너지 약 300KeV 이상, 도스량 1×1013㎝-3 이상의 조건으로 이온 주입함으로써, 소자 분리 절연막(11)에 의해 획정되는 p형 MOS 트랜지스터 형성 영역에 n웰(34)을 형성한다.
이어서, 실리콘층(33)의 표면을 열산화하여, 이산화실리콘으로 이루어지는 게이트 절연막(13)을 두께 약 0.5∼5.0㎚로 형성한다. 여기서, 게이트 절연막(13)으로서, 이산화실리콘에 미량의 질소를 첨가한 게이트 절연막을 사용할 수도 있다. 또한, 실란을 사용하는 LPCVD에 의해, 게이트 절연막(13) 위에 폴리실리콘층(14)을 두께 약 10∼300㎚로 형성한 후, TMAH 용액에 의한 폴리실리콘의 에칭이 진행되지 않게 될 정도로 제 2 실시 형태와 동일한 농도의 p형 불순물을 폴리실리콘층(14)에 이온 주입한다.
그 후, 상술한 도 5의 (b) 및 도 5의 (c)의 공정을 행함으로써, 도 12의 (c)에 나타낸 구조를 얻는다. 그 구조에서는, 게이트 전극(14c) 옆의 실리콘층(33)에 제 1 및 제 2 소스/드레인 익스텐션(16a, 16b)과 소스/드레인 영역(17a, 17b)이 형성된다.
다음으로, 도 12의 (d)에 나타낸 바와 같이, 부피 농도가 5∼30%, 온도가 0∼50℃인 TMAH 용액 내에 실리콘 기판(10)을 침지함으로써, 실리콘 기판(10)의 에칭을 개시하여, 게이트 전극(14c) 옆의 실리콘층(33)에 깊이가 약 5∼50㎚인 제 1 및 제 2 리세스(33a, 33b)를 형성한다.
도 2에 나타낸 실험 결과로부터, TMAH 용액은 실리콘만을 선택적으로 에칭하여, 이산화실리콘을 에칭하지 않는다. 따라서, 이 에칭에서는 이산화실리콘으로 구성되는 게이트 절연막(13)과 매립 절연층(32) 근방에서의 실리콘층(33)의 에칭 속도가 저하되는 것에 반하여, 이들 절연층으로부터 멀어진 부분에서의 에칭 속도가 빨라진다. 이러한 에칭 속도의 차이에 의해, 각 리세스(33a, 33b)의 측면을 구성하는 제 1 및 제 2 측면(33c, 33d)은 단일 결정면으로는 되지 않고, 각각 다른 2개의 (111)면에 의해 구성되어, 그 단면 형상이 볼록 형상으로 된다.
이러한 단면 형상의 리세스(33a, 33b)는, TMAH 용액 대신에 유기 알칼리 용액을 사용하여도 형성할 수 있다.
그 후, 상술한 도 6의 (a)의 공정을 행함으로써, 도 13에 나타낸 바와 같이, 각 리세스(33a, 33b)에 선택적으로 SiGe층을 에피택셜 성장시키고, 그 SiGe층을 제 1 및 제 2 소스/드레인 재료층(18a, 18b)으로 한다.
그 후는, 상술한 도 6의 (b) 및 도 6의 (c)의 공정을 행함으로써, MOS 트랜지스터의 기본 구조를 완성시킨다.
상술한 본 실시 형태에 의하면, 도 12의 (d)에서 설명한 TMAH 용액에 의한 에칭에 있어서, 게이트 절연막(13) 근방이나 SOI 기판(30)을 구성하는 매립 절연층(32) 근방에서 실리콘층(33)의 에칭 속도가 저하된다. 그 결과, 실리콘층(33)의 에칭 속도가 깊이에 따라 달라지기 때문에, 상기 에칭에 의해 얻어지는 제 1 및 제 2 리세스(33a, 33b)의 제 1 및 제 2 측면(33c, 33d)이 각각 다른 2개의 (111)면에 의해 구성되어, 그 단면 형상이 볼록 형상으로 된다.
이러한 단면 형상의 리세스(33a, 33b)에 형성된 제 1 및 제 2 소스/드레인 재료층(18a, 18b)은, 도 12의 화살표로 나타낸 바와 같이, 실리콘층(33)의 상면과 하면에서 강한 응력을 생성하고, (111)면끼리 교차하는 막의 중간 부분에서는 응력이 약해진다는 응력 분포를 얻을 수 있다.
(6) 제 6 실시 형태
다음으로, 본 발명의 제 6 실시 형태에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
도 14는 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다. 도 14에 있어서, 제 2 내지 제 4 실시 형태에서 이미 설명한 요소에는 이들 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
상술한 제 5 실시 형태에서는 SOI 기판(30)을 사용함으로써, 단면 형상이 볼록 형상으로 되는 제 1 및 제 2 리세스(33a, 33b)를 형성했다. 이에 대하여, 본 실시 형태에서는 SOI 기판이 아니라 통상의 실리콘 기판을 사용하여 상기와 동일한 단면 형상의 리세스를 형성한다.
처음으로, 상술한 도 5의 (a)∼(c)의 공정을 행하여, 도 14의 (a)에 나타낸 단면 구조를 얻는다.
이어서, 도 14의 (b)에 나타낸 바와 같이, 게이트 전극(14c)과 제 1 측벽(15a, 15b)을 마스크로 하면서, TMAH 용액에 의한 에칭을 지연시키는 효과가 있는 p형 불순물로서 붕소를 실리콘 기판(10)에 이온 주입하여, p형의 제 3 및 제 4 불순물 확산 영역(35a, 35b)을 형성한다. 이 이온 주입의 조건으로서는, p형의 소스 /드레인 익스텐션(16a, 16b)이나 소스/드레인 영역(17a, 17b)보다도 고농도이며, 또한 깊이가 더 깊다는 조건이 채용된다. 본 실시 형태에서는, 그러한 조건으로서, 예를 들어, 가속에너지 약 1∼20KeV, 도스량 약 5×1014∼2×1016㎝-2 정도의 조건의 붕소 주입을 사용한다. 그러한 이온 주입의 결과, 소스/드레인 영역(17a, 17b)보다도 깊은 부분의 실리콘 기판(10)에까지 짙게 확산되는 p형의 제 3 및 제 4 불순물 확산 영역(35a, 35b)이 형성된다.
그 후, 제 2 실시 형태와 동일한 조건을 채용하여 활성화 어닐링을 행하여, 소스/드레인 영역(17a, 17b) 내의 불순물을 활성화시킨다.
또한, 그 제 3 및 제 4 불순물 확산 영역(35a, 35b)과 소스/드레인 영역(17a, 17b)의 형성 순서는 상기에 한정되지 않는다. 예를 들면, 상기와는 순서를 반대로 하여, 제 3 및 제 4 불순물 확산 영역(35a, 35b)을 형성한 후에 소스/드레인 영역(17a, 17b)을 형성할 수도 있다.
이어서, 도 14의 (c)에 나타낸 바와 같이, 부피 농도가 5∼30%, 온도가 0∼50℃인 TMAH 용액 내에 실리콘 기판(10)을 침지함으로써, 실리콘 기판(10)의 에칭을 개시하여, 게이트 전극(14c) 옆의 실리콘 기판(10)에 깊이가 약 30∼120㎚인 제 1 및 제 2 리세스(10a, 10b)를 형성한다.
도 2 및 도 3에서 설명한 바와 같이, TMAH 용액에 의한 실리콘의 에칭은, 이산화실리콘이나 고농도의 p형 불순물이 도입된 실리콘에서 에칭 속도가 저하된다. 그 때문에, 이 에칭에서는, 이산화실리콘으로 이루어지는 게이트 절연막(13) 근방 과 고농도의 p형 불순물이 도입된 제 3 및 제 4 불순물 확산 영역(35a, 35b) 근방에서 에칭 속도가 저하되는 것에 반하여, 이들로부터 멀어진 부분에서는 에칭 속도가 저하되지 않는다. 그러한 불균일한 에칭 속도에 의해, 제 5 실시 형태와 동일하게, 각 리세스(10a, 10b)의 제 1 및 제 2 측면(10c, 10d)은 단일 결정면으로는 되지 않고, 각각 다른 2개의 (111)면에 의해 구성되어, 그 단면 형상이 볼록 형상으로 된다.
그러한 단면 형상을 갖는 리세스(10a, 10b)는, TMAH 용액 대신에 유기 알칼리 용액을 사용하여도 형성할 수 있다.
이어서, 상술한 도 6의 (a)의 공정을 행함으로써, 도 14의 (d)에 나타낸 바와 같이, 각 리세스(10a, 10b)에 선택적으로 SiGe층을 에피택셜 성장시키고, 그 SiGe층을 제 1 및 제 2 소스/드레인 재료층(18a, 18b)으로 한다.
그 후는, 상술한 도 6의 (b) 및 도 6의 (c)의 공정을 행하여 MOS 트랜지스터의 기본 구조를 완성시킨다.
상술한 본 실시 형태에 의하면, TMAH 용액에 의한 에칭을 지연시키는 효과가 있는 p형 불순물을 제 3 및 제 4 불순물 확산 영역(35a, 35b)에 도입했기 때문에, 도 14의 (c)의 에칭 공정에 있어서, 그 제 3 및 제 4 불순물 확산 영역(35a, 35b)이나 게이트 절연막(13) 근방에서 실리콘의 에칭 속도가 저하된다. 그 결과, 도 14의 (c)에 도시되는 바와 같이, 제 1 및 제 2 리세스(10a, 10b)의 제 1 및 제 2 측면(10c, 10d)이 각각 2개의 (111)면으로 구성되고, 단면 형상이 볼록 형상으로 되는 제 1 및 제 2 리세스(10a, 10b)를 형성할 수 있다. 이에 따라, 각 리세스 (10a, 10b) 내에 형성되는 소스/드레인 재료층(18a, 18b)으로부터 채널을 향하여 이동도의 향상에 바람직한 응력을 공급하는 것이 가능해진다.
(7) 제 7 실시 형태
다음으로, 본 발명의 제 7 실시 형태에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
도 15 및 도 16은 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다. 이들 도면에 있어서, 제 2 내지 제 6 실시 형태에서 이미 설명한 요소에는 이들 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
상술한 제 6 실시 형태에서는, 도 14의 (b)에 나타낸 바와 같이, 게이트 전극(14c)과 제 1 및 제 2 측벽(15a, 15b)을 이온 주입의 마스크로 하여, TMAH 용액에 의한 에칭을 지연시키기 위한 p형의 제 3 및 제 4 불순물 확산 영역(35a, 35b)을 형성했다.
이에 대하여, 본 실시 형태에서는 게이트 전극(14c)을 형성하기 전에, 에칭 속도를 빠르게 하는 효과가 있는 불순물 확산 영역을 형성한다.
처음으로, 도 15의 (a)에 나타낸 바와 같이, 소자 분리 홈(10g) 내에 소자 분리 절연막(11)을 형성한 후, 소자 분리 절연막(11)에 의해 획정되는 p형 MOS 트랜지스터 형성 영역에 n웰(12)을 형성한다.
이어서, TMAH 용액에 의한 에칭을 지연시키는 효과가 있는 n형 불순물로서 붕소를 가속에너지 약 5∼30KeV, 도스량 약 1×1013∼5×1015㎝-3 정도의 조건으로 실 리콘 기판(10)에 이온 주입하고, 나중에 형성되는 소스/드레인 영역보다도 깊은 부분에 제 5 불순물 확산 영역(36)을 형성한다.
다음으로, 도 15의 (b)에 나타낸 바와 같이, 실리콘 기판(10)의 표면을 열산화하여 이산화실리콘으로 이루어지는 게이트 절연막(13)을 형성하고, 또한 실란을 사용하는 LPCVD를 이용하여 게이트 절연막(13) 위에 폴리실리콘층(14)을 형성한다. 그 후, 제 2 실시 형태와 동일한 이온 주입 조건을 채용하여, TMAH 용액에 의한 폴리실리콘의 에칭이 진행되지 않게 될 정도의 농도의 p형 불순물을 폴리실리콘층(14)에 이온 주입한다.
이어서, 상술한 도 5의 (b) 및 도 5의 (c)의 공정을 행함으로써, 도 15의 (c)에 나타낸 바와 같이, 게이트 전극(14c) 옆의 실리콘 기판(10)에 소스/드레인 익스텐션(16a, 16b)과 소스/드레인 영역(17a, 17b)을 형성한다.
이어서, 도 15의 (d)에 나타낸 바와 같이, 부피 농도가 5∼30%, 온도가 0∼50℃인 TMAH 용액 내에 실리콘 기판(10)을 침지함으로써, 실리콘 기판(10)의 에칭을 개시하여, 게이트 전극(14c) 옆의 실리콘 기판(10)에 깊이가 약 20∼150㎚인 제 1 및 제 2 리세스(10a, 10b)를 형성한다.
이 에칭에서는, 에칭 속도를 빠르게 하는 효과가 있는 n형 불순물이 고농도로 도입된 제 5 불순물 확산 영역(36) 근방에서 실리콘의 에칭 속도가 상승하는 것에 반하여, p형 불순물이 고농도로 도입된 소스/드레인 익스텐션(16a, 16b)과 소스/드레인 영역(17a, 17b) 근방에서는 실리콘의 에칭 속도가 저하된다. 따라서, 제 6 실시 형태와 동일한 이유에 의해, 각 리세스(10a, 10b)의 제 1 및 제 2 측면 (10c, 10d)은 단일 결정면으로는 되지 않고, 각각 다른 2개의 (111)면에 의해 구성되어, 그 단면 형상이 볼록 형상으로 된다.
또한, TMAH 용액 대신에, 유기 알칼리 용액을 사용하여도, 상기와 동일한 단면 구조의 제 1 및 제 2 리세스(10a, 10b)를 형성할 수 있다.
다음으로, 상술한 도 6의 (a)의 공정을 행함으로써, 도 16에 나타낸 바와 같이, 각 리세스(10a, 10b)에 선택적으로 SiGe층을 에피택셜 성장시키고, 그 SiGe층을 제 1 및 제 2 소스/드레인 재료층(18a, 18b)으로 한다.
그 후는, 상술한 도 6의 (b) 및 도 6의 (c)의 공정을 행하여 MOS 트랜지스터의 기본 구조를 완성시킨다.
상술한 본 실시 형태에 의하면, 실리콘 기판(10)에서 소스/드레인 영역(17a, 17b)보다도 깊은 부분에 TMAH 용액이나 유기 알칼리 용액에 의한 실리콘의 에칭을 억제하는 효과가 있는 제 5 불순물 확산 영역(36)을 형성했다. 그 때문에, 제 6 실시 형태와 동일하게, 제 1 및 제 2 리세스(10a, 10b)를 에칭에 의해 형성할 때에, 실리콘 기판(10) 표면으로부터의 거리에 의해 에칭 속도가 달라지게 된다. 따라서, 제 1 및 제 2 리세스(10a, 10b)의 제 1 및 제 2 측면(10c, 10d)이 각각 2개의 (111)면으로 구성되고, 단면 형상이 볼록 형상으로 되는 제 1 및 제 2 리세스(10a, 10b)를 얻을 수 있다. 이에 따라, 제 6 실시 형태와 동일하게, 각 리세스(10a, 10b) 내에 형성되는 소스/드레인 재료층(18a, 18b)으로부터 채널을 향하여 이동도의 향상에 바람직한 응력을 공급하는 것이 가능해진다.
(8) 제 8 실시 형태
도 17의 (a) 및 (b)는 본 발명의 제 8 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이고, 도 18은 그 평면도이다. 이들 도면에 있어서, 제 2 내지 제 6 실시 형태에서 이미 설명한 요소에는 이들 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
상술한 제 2 내지 제 4 실시 형태에서는, MOS 트랜지스터가 제조되는 실리콘 기판으로서, 그 표면의 면방위가 (001)인 기판을 채용하고, 또한 게이트 폭방향(게이트 전극의 연장 방향)을 그 실리콘 기판의 [110] 방향으로 했다.
이에 대하여, 본 실시 형태에서는 표면의 면방위가 (110)인 실리콘 기판을 채용하고, 또한 게이트 폭방향(게이트 전극의 연장 방향)을 그 실리콘 기판의 [111] 방향으로 한다.
이러한 면방위를 채용하여, 제 2 실시 형태에서 설명한 도 5의 (a)∼(c)의 공정을 행한 후, 부피 농도가 5∼30%, 온도가 0∼50℃인 TMAH 용액 내에 실리콘 기판(10)을 침지하여, 게이트 전극(14c) 옆의 실리콘 기판(10)에 깊이가 약 10∼100㎚인 제 1 및 제 2 리세스(10a, 10b)를 형성하면, 도 17의 (a)와 같은 단면 구조가 얻어진다.
상기한 바와 같이, 실리콘 기판(10)의 면방위가 (110)이고, 게이트 전극(14c)의 연장 방향이 [111] 방향이면, TMAH 용액에 의한 에칭에서 나타나는 실리콘의 (111)면은 실리콘 기판(10)의 표면과 수직으로 된다. 그 때문에, 이 (111)면에 의해 구성되는 제 1 및 제 2 리세스(10a, 10b)의 측면이 실리콘 기판(10) 표면에 대하여 수직으로 된다.
도 18은 이 공정을 종료한 후의 평면도이며, 앞의 도 17의 (a)는 도 18의 I-I선에 따른 단면도에 상당한다.
도 18에 나타나는 바와 같이, 게이트 폭방향, 즉, 게이트 전극(14c)의 연장 방향은 [111] 방향이고, 실리콘 기판(10)의 면방위는 (110)이며, 이러한 면방위를 채용함으로써, 제 1 및 제 2 리세스(10a, 10b)의 측면을 실리콘 기판(10) 표면과 수직으로 할 수 있다.
다음으로, 상술한 도 6의 (a)의 공정을 행함으로써, 도 17의 (b)에 나타낸 바와 같이, 각 리세스(10a, 10b)에 선택적으로 SiGe층을 에피택셜 성장시키고, 그 SiGe층을 제 1 및 제 2 소스/드레인 재료층(18a, 18b)으로 한다.
그 후는, 상술한 도 6의 (b) 및 도 6의 (c)의 공정을 행하여 MOS 트랜지스터의 기본 구조를 완성시킨다.
이상에서 설명한 실시 형태에 의하면, 실리콘 기판(10)으로서 면방위가 (110)인 것을 채용하고, 또한 게이트 전극(14c)의 연장 방향을 [111] 방향으로 했다. 이렇게 하면, TMAH 용액이나 유기 알칼리 용액에 의한 실리콘 기판(10)의 에칭면이 실리콘 기판(10) 표면과 수직 방향인 (111)면으로 되고, 그 (111)면에 의해 각 리세스(10a, 10b)의 제 1 및 제 2 측면(10c, 10d)이 구성된다. 따라서, 도 17의 (b)의 화살표로 나타낸 바와 같이, 그 리세스(10a, 10b) 내의 제 1 및 제 2 소스/드레인 재료층(18a, 18b)으로부터 채널에 대하여 깊이 방향으로 강도 변화가 적은 균일한 응력을 안정되게 인가할 수 있게 된다.
(9) 제 9 실시 형태
도 19는 본 발명의 제 9 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이고, 도 20은 그 평면도이다. 이들 도면에 있어서, 제 8 실시 형태에서 이미 설명한 요소에는 이들 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
제 8 실시 형태에서는 면방위가 (110)인 실리콘 기판(10)을 채용하는 동시에, 게이트 전극(14c)의 연장 방향을 [111] 방향으로 했다.
이에 대하여, 본 실시 형태에서는 실리콘 기판(10)의 면방위를 제 8 실시 형태와 동일하게 (110)으로 하면서, 게이트 전극(14c)의 연장 방향을 [100] 방향으로 한다.
이러한 면방위를 채용하여 제 8 실시 형태의 도 17의 (a) 및 (b)의 공정을 행하면, 도 19에 나타나는 바와 같이, 제 1 및 제 2 리세스(10a, 10b)의 제 1 및 제 2 측면(10c, 10d)을 구성하는 (111)면이 상술한 제 2 실시 형태에서보다도 완만한 경사각 θ를 갖게 된다.
이것에 의하면, 제 1 및 제 2 소스/드레인 재료층(18a, 18b)으로부터 채널에 대하여 인가되는 응력이 실리콘 기판(10)의 깊은 위치로부터 표층에 근접할수록 급격하게 변화하기 때문에, 채널에 대하여 큰 응력을 인가할 수 있는 동시에, 응력의 크기를 제어하기 쉬워진다.
또한, 도 20은 이 반도체 장치의 평면도이며, 앞의 도 19는 도 20의 II-II선에 따른 단면도에 상당한다.
(10) 제 10 실시 형태
다음으로, 본 발명의 제 10 실시 형태에 따른 반도체 장치의 평가 방법에 대해서 설명한다.
MOS 트랜지스터는 그 특성이 설계대로 되어 있는지의 여부를 확인하기 위해, 개발 단계에서 TEG(Test Element Group)라고 불리는 시험용 트랜지스터를 제조하여, 그 트랜지스터의 채널에서의 캐리어 분포를 실제로 물리적으로 측정한다. 이것을 행하기 위해서는, MOS 트랜지스터를 제조한 후에, 게이트 전극과 게이트 절연막을 제거하여, 채널로 되는 실리콘 기판 표면을 표출시킬 필요가 있다.
다만, 게이트 전극과 게이트 절연막을 제거할 때, 실리콘 기판이 손상되면 채널 내의 캐리어 분포가 분산되어, 얻어진 측정값이 실제 사용에 제공되는 트랜지스터에서의 값으로부터 괴리될 우려가 있다.
그래서, 상기와 같은 평가를 행하기 위해서는, 실리콘 기판이 손상되는 것을 방지하면서, 게이트 전극과 게이트 절연막을 제거할 필요가 있다.
도 21 및 도 22는 본 실시 형태에 따른 시험 방법에서 사용되는 TEG의 제조 방법을 나타내는 단면도이다.
처음으로, 도 21의 (a)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 표면의 면방위가 (001)인 실리콘 기판(40)에 STI(Shallow Trench Isolation)용의 소자 분리 홈(40g)을 형성한 후, 이 소자 분리 홈(40g) 내에 소자 분리 절연막(41)으로서 이산화실리콘층을 매립한다. 그 후, 실리콘 기판(40)에 n 형 불순물로서 인을 가속에너지 약 300KeV 이상, 도스량 1×1013㎝-2 이상의 조건으로 이온 주입함으로써, 소자 분리 절연막(41)에 의해 획정되는 p형 MOS 트랜지스터 형성 영역에 n웰(42)을 형성한다.
이어서, 실리콘 기판(40)의 표면을 열산화하여 이산화실리콘으로 이루어지는 게이트 절연막(43)을 두께 약 0.5∼10.0㎚로 형성한 후, 실란을 사용하는 LPCVD를 사용하여, 게이트 절연막(43) 위에 폴리실리콘층(44)을 두께 약 20∼300㎚로 형성한다. 여기서, 게이트 절연막(43)으로서, 이산화실리콘에 미량의 질소를 첨가한 게이트 절연막을 사용할 수도 있다.
상술한 제 2 실시 형태에서는 TMAH 용액에 의한 게이트 전극의 에칭을 방지하기 위해, 게이트 전극을 구성하는 폴리실리콘층(14)(도 5의 (a) 참조)에 에칭 속도를 지연시키는 효과가 있는 p형 불순물을 도입했다. 그러나, 본 실시 형태에서는 이와 같이 에칭 속도가 느려지면 게이트 전극의 제거가 곤란해지기 때문에, 폴리실리콘층(44)에 p형 불순물을 도입하지 않는다.
다음으로, 도 21의 (b)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 포토리소그래피에 의해 폴리실리콘층(44)을 패터닝하여 게이트 전극(44c)으로 한다.
이어서, 게이트 전극(44c)을 마스크로 하여 실리콘 기판(40)에 p형 불순물로서, 예를 들어 붕소를 이온 주입하고, 게이트 전극(44c)의 제 1 및 제 2 측면(44a, 44b) 옆의 실리콘 기판(40)에 제 1 및 제 2 소스/드레인 익스텐션(46a, 46b)을 얕게 형성한다. 이 이온 주입의 조건은 실제 제품용의 MOS 트랜지스터와 동일한 것이 채용되어, 예를 들면 가속에너지 약 0.2∼1.0KeV, 도스량 약 1×1014∼5×1015㎝ -2이 채용된다. 필요에 따라, 동시에 비소, 인, 안티몬 등의 포켓 주입을 행한다. 또, n형 불순물을 사용한 제 1 및 제 2 소스/드레인 익스텐션(46a, 46b)을 얕게 형성할 수도 있다.
그 후, 실란을 사용하는 CVD법에 의해, 측벽용 절연층(45)으로서 이산화실리콘층을 전면에 두께 약 5∼100㎚로 형성하고, 이 측벽용 절연층(45)으로 게이트 전극(44c)의 제 1 및 제 2 측면(44a, 44b)을 덮는다. 또한, 이산화실리콘층 대신에, 질화실리콘층을 측벽용 절연층(45)으로서 형성할 수도 있다.
다음으로, 도 21의 (c)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 플라즈마 에칭에 의해, 측벽용 절연층(45)을 에치백하여, 제 1 및 제 2 측면(44a, 44b)에 측벽(45a, 45b)으로서 남긴다. 또, 이 에칭에서는 측벽(45a, 45b)으로 덮이지 않은 부분의 게이트 절연막(43)도 에칭되어, 게이트 절연막(43)이 게이트 전극(44c) 아래에만 남는다.
또한, 실제 제품용의 MOS 트랜지스터와 동일하게 하여, 게이트 전극(44c)과 측벽(45a, 45b)을 마스크로 하고, 실리콘 기판(40)에 p형 불순물로서, 예를 들어 붕소를 가속에너지 약 1∼10KeV, 도스량 약 5×1014∼1×1016㎝-2 정도의 조건으로 이 온 주입한다. 이에 따라, 소스/드레인 익스텐션(46a, 46b)보다도 깊고 짙은 소스/드레인 영역(47a, 47b)이 게이트 전극(44c) 옆의 실리콘 기판(40)에 형성된다. 필요에 따라, 이 불순물 주입을 생략할 수도 있다.
그 후, 예를 들어, 기판 온도 약 950∼1050℃, 처리 시간 0∼10초의 조건으로 활성화 어닐링을 행하여, 소스/드레인 영역(47a, 47b) 내의 불순물을 활성화시킨다.
다음으로, 도 21의 (d)에 나타낸 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 부피 농도가 5∼30%, 온도가 0∼50℃인 TMAH 용액 내에 실리콘 기판(40)을 침지하여, 이산화실리콘으로 덮이지 않은 부분의 실리콘 기판(40)이나 게이트 전극(44c)을 에칭한다. 도 2에 나타낸 실험 결과와 같이, TMAH 용액은 실리콘과 이산화실리콘의 에칭 선택성이 상당히 양호하다. 따라서, 이 에칭에서는 막 두께가 얇은 이산화실리콘층으로 이루어지는 게이트 절연막(43)의 감소는 무시할 수 있을 만큼 작아, 게이트 절연막(43) 아래의 채널이 손상되는 일은 없다.
그리고, 이 에칭에 의해, 소자 분리 절연막(41)이나 측벽(45a, 45b)으로 덮이지 않은 부분의 실리콘 기판(40)에는 제 1 및 제 2 리세스(40a, 40b)가 형성된다.
또한, TMAH 용액 대신에 유기 알칼리 용액에 의해 이 에칭을 행할 수도 있으며, 그 경우에도 채널의 손상은 적다.
그 후, 도 22에 나타낸 바와 같이, HF(불화 수소산)과 HCl을 1:19의 부피비 로 혼합하여 이루어지는 에칭액 중에 실리콘 기판(40)을 침지하여, 이산화실리콘으로 이루어지는 소자 분리 절연막(41), 측벽(45a, 45b), 및 게이트 절연막(43)을 선택적으로 제거함으로써, 캐리어 분포를 측정해야 할 채널(40d)을 표출시킨다. 그 채널(40d)은 에칭액 중에 함유되는 수소 이온에 의해 수소 종단되는 동시에, 화학적으로 활성 상태로 된다.
이상에 의해, 채널(40d)이 표출된 TEG의 기본 구조가 완성된다.
다음으로, 이 TEG의 채널(40d)에서의 캐리어 분포를 평가하는 방법에 대해서, 도 23을 참조하면서 설명한다.
우선, 상기에 의해 제조된 TEG를 프로브 현미경의 일종인 주사형 터널 현미경(STM: Scanning Tunneling Microscopy) 내에 넣고, 프로브(50)의 선단(先端)이 비접촉 상태로 채널(40d)과 평행한 일 평면 내에서 프로브(50)를 주사한다. 이 때, 프로브(50)와 실리콘 기판(40) 사이에는 소정의 전압이 인가되고 있어, 채널(40d)에서의 캐리어 분포에 따라, 프로브와 실리콘 기판(40) 사이를 흐르는 터널 전류의 크기가 변화한다. 이 터널 전류의 변화를 가시화함으로써, 채널(40d)에서의 캐리어 분포를 파악할 수 있다.
이상에서 설명한 본 실시 형태에 의하면, 도 21의 (d)와 같이 TMAH 용액이나 유기 알칼리 용액에 의해 게이트 전극(44c)을 선택적으로 에칭하고, 그 후, 도 22에 나타낸 바와 같이, HF과 HCl을 혼합하여 이루어지는 에칭액으로 게이트 절연막(43)을 에칭하여 제거하고, 채널(40d)을 노출시킨다.
이와 같이, 실리콘과 이산화실리콘의 선택성이 높은 TMAH 용액이나 유기 알 칼리 용액을 사용함으로써, 게이트 전극(44c) 아래의 채널 영역(44d)에 손상을 주지 않고 게이트 전극(44c)만을 높은 에칭 선택성으로 제거할 수 있다. 그 때문에, 채널(40d)을 노출시키는 과정에서 그 채널 내의 캐리어 분포가 변동될 우려가 없어, 실제 사용에 제공되는 MOS 트랜지스터에서의 것과 대략 동일한 캐리어 분포를 측정할 수 있고, MOS 트랜지스터의 성능을 양호한 정밀도로 평가하는 것이 가능해진다.
또한, 본 실시 형태에 의하면, HF을 함유하는 에칭액으로 게이트 절연막(43)을 에칭하여 제거하기 때문에, 게이트 절연막(43)이 제거된 후에 노출되는 채널(40d)의 표면이 자동적으로 수소 종단된다. STM에 의한 캐리어 분포의 측정에서는, 측정면에서의 도전성 변화를 명확하게 관찰하기 위해, 측정면이 수소 종단되어 있는 것이 바람직하지만, 상기에 의하면, 게이트 절연막(43)의 제거와 동시에 수소 종단을 행할 수 있기 때문에, 수소 종단을 위한 공정이 불필요하여, 간편하게 캐리어 분포를 측정할 수 있다.
도 24의 (a) 및 (b)는 본 실시 형태의 TEG 표면을 STM으로 실제로 주사하고, 그 요철 형상을 기초로 하여 그린 도면이며, 도 24의 (b)는 도 24의 (a)의 상 휘도를 과장한 것이다.
그리고, 도 25는 도 24의 (a) 및 (b)의 TEG 채널(40d)에서의 캐리어 분포를 STM으로 관찰하여 얻어진 상이다.
상기한 바와 같이, 본 실시 형태에서는 게이트 전극(44c)을 에칭하여 제거할 때에 채널이 손상되기 어렵기 때문에, 도 25에 나타나는 캐리어 분포는 실제 사용 에 제공되는 MOS 트랜지스터에서의 것과 대략 동일한 분포라고 기대된다.
이러한 본 실시 형태에 대하여, 게이트 전극(44c)의 제거에 플라즈마 에칭을 채용하는 것도 생각할 수 있다. 그러나, 플라즈마 에칭에서는, 에칭 분위기 중의 이온의 운동에너지에 의해, 에칭이 진행됨에 따라 게이트 절연막(43)을 통하여 채널(40d)이 손상되기 때문에, 캐리어 분포가 변동되어, 본 실시 형태와 같이 MOS 트랜지스터의 성능을 양호한 정밀도로 평가하는 것은 불가능하다.
또, 본 실시 형태에서 평가의 대상으로 되는 MOS 트랜지스터는, 제 1 및 제 2 리세스(40a, 40b) 내에 SiGe층 등의 소스/드레인 재료층을 형성하여 채널에 응력을 공급하는 타입의 것에 한정되지 않는다. 예를 들면, 실사용 하에서 리세스가 존재하지 않는 통상의 타입의 MOS 트랜지스터도 평가 대상이 될 수 있다. 다만, 이 타입의 MOS 트랜지스터용의 TEG에서도, 도 21의 (d)의 공정에서 게이트 전극(44c)을 에칭할 때에, 소자 분리 절연막(41)이 없는 부분의 실리콘 기판(40)이 에칭되기 때문에, 그 부분에 리세스(40a, 40b)가 형성된다.
(11) 제 11 실시 형태
다음으로, 본 발명의 제 11 실시 형태에 따른 반도체 장치의 평가 방법에 대해서 설명한다.
도 26은 본 실시 형태에서 사용되는 TEG의 단면도이다.
제 10 실시 형태에서는 프로브 현미경의 일종인 STM에 의해 채널(40d)을 관찰했다. 이에 대하여, 본 실시 형태에서는 주사 용량 현미경을 사용하여 채널(40d)을 관찰한다.
주사 용량 현미경에서는 현미경의 프로브와 채널(40d)로 커패시터를 구성하고, 그 커패시터의 용량값을 검출함으로써 채널(40d)에서의 불순물 분포를 관찰한다. 본 실시 형태에서는, 이 커패시터의 유전체층을 형성하기 위해, 채널(40d) 표면에 오존을 조사하여, 도 26에 나타낸 바와 같은 이산화실리콘층(유전체층)(51)을 실리콘 기판(40) 표면에 두께 약 1.0㎚ 정도로 형성한다.
그 후, 도 27에 나타낸 바와 같이, 주사 용량 현미경의 프로브(52) 선단을 이산화실리콘층(51) 표면에 맞닿게 하면서, 이산화실리콘층(51)을 프로브(52)에 의해 주사하여, 이산화실리콘층(51) 위로부터 채널(40d) 내의 캐리어 분포를 얻는다.
이와 같이, 주사 용량 현미경으로 채널(40d)을 관찰하는 경우에도, 제 10 실시 형태와 동일하게, TMAH 용액을 사용한 습식 에칭에 의해 게이트 전극(44c)을 제거함으로써, 실리콘 기판(40)이 손상되는 것을 방지할 수 있고, 실제 사용에 제공되는 MOS 트랜지스터에서의 것과 대략 동일한 캐리어 분포를 측정하는 것이 가능해진다.
또한, 상기에서는 주사 용량 현미경을 사용했지만, 이것 대신에 주사 확산 저항 현미경을 사용하여도, 본 실시 형태와 동일한 이점을 얻을 수 있다.
본 발명에 따른 반도체 장치에 의하면, 소스/드레인 재료층이 형성되는 구멍의 측면을 반도체 기판의 결정면으로 구성하도록 했기 때문에, 소스/드레인 재료층으로부터 채널을 향하여 인가되는 응력의 소자간 편차를 방지할 수 있고, 반도체 장치의 신뢰성을 높일 수 있다.
또, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 유기 알칼리 용액 또는 TMAH 용액을 에칭액으로 하는 습식 에칭에 의해, 게이트 전극 옆의 실리콘 기판에 구멍을 형성하기 때문에, 에칭면에 반도체 기판의 결정면이 표출(表出)되고, 그 결정면에 의해 구멍의 측면이 구성된다. 이에 따라, 재현성이 양호해지고, 반도체 기판 위에 MOS 트랜지스터를 집적 형성하는 경우에도, 구멍에 형성된 소스/드레인 재료층으로부터 채널을 향하여 응력이 소자간에 균일하게 인가된다.
또한, 본 발명에 따른 반도체 장치의 평가 방법에 의하면, 유기 알칼리 용액 또는 TMAH 용액에 의해 게이트 전극을 에칭하여 제거하기 때문에, 에칭 시에 채널이 손상되기 어려워지고, 채널에서의 캐리어 분포가 분산되기 어려워져, 실사용에 가까운 상태의 캐리어 분포를 얻을 수 있다.

Claims (36)

  1. 반도체 기판과,
    상기 반도체 기판 위에 차례로 형성된 게이트 절연막 및 게이트 전극과,
    상기 게이트 전극 옆의 상기 반도체 기판의 구멍에 형성된 소스/드레인 재료층을 갖고,
    상기 구멍의 상기 게이트 전극 근방의 측면이 상기 반도체 기판의 적어도 1개의 결정면으로 구성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 구멍의 상기 측면이 2개의 결정면으로 구성되고, 상기 측면의 단면(斷面) 형상이 오목 형상인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 구멍의 상기 측면이 2개의 결정면으로 구성되고, 그 측면의 단면 형상이 볼록 형상인 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 구멍 아래의 상기 반도체 기판에 매립 절연층이 형성된 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 구멍의 상기 측면이 상기 반도체 기판에 대하여 수직인 단일(單一) 결정면으로 구성되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 기판이 실리콘 기판이고, 상기 실리콘 기판 표면의 면방위가 (110)이며, 상기 게이트 전극의 게이트 폭방향이 상기 실리콘 기판의 [111] 방향인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 기판이 실리콘 기판이고, 상기 구멍의 상기 측면이 상기 실리콘 기판의 (111)면으로 구성되는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 실리콘 기판 표면의 면방위가 (001)인 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 실리콘 기판 표면의 면방위가 (110)이며, 상기 게이트 전극의 게이트 폭방향이 상기 실리콘 기판의 [100] 방향인 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 게이트 전극의 측면에 측벽이 형성되고, 상기 구멍의 상단부가 그 측벽의 아래쪽으로 들어가, 상기 게이트 전극 아래의 채널과의 거리가 가까워진 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 게이트 전극 전체가 고융점 금속의 실리사이드에 의해 구성되는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 소스/드레인 재료층은 SiGe층인 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 소스/드레인 재료층은 금속층인 것을 특징으로 하는 반도체 장치.
  14. 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 측면에 측벽을 형성하는 공정과,
    상기 측벽을 형성한 후에, 유기 알칼리 용액 또는 TMAH(테트라메틸암모늄하이드라이드) 용액을 에칭액으로서 사용하여, 상기 게이트 전극 옆의 상기 반도체 기판에 구멍을 형성하는 공정과,
    상기 구멍에 소스/드레인 재료층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 구멍을 형성하는 공정에서, 상기 에칭액에 의해 상기 게이트 전극의 두께가 얇아지고,
    상기 구멍을 형성한 후에, 상기 소스/드레인 재료층과 상기 게이트 전극 위에 고융점 금속층을 형성하는 공정과, 상기 고융점 금속층을 가열하여 상기 게이트 전극과 반응시켜, 그 게이트 전극 전체를 실리사이드화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 구멍을 형성하는 공정 전에, 상기 게이트 전극에 p형 불순물을 도입하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 14 항에 있어서,
    상기 구멍을 형성하는 공정 전에, 상기 실리콘 기판에 제 1 도전형 불순물 확산 영역을 형성하는 공정과, 상기 반도체 기판에 제 2 도전형 불순물 확산 영역을 상기 제 1 도전형 불순물 확산 영역보다도 깊게 형성하는 공정을 갖고,
    상기 구멍을 형성하는 공정에서, 상기 구멍을 상기 제 1 도전형 불순물 확산 영역보다도 깊게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 도전형 불순물 확산 영역을 형성하는 공정은, 상기 게이트 전극을 마스크로 하면서 제 1 도전형 불순물을 상기 실리콘 기판에 도입하여 소스/드레인 익스텐션을 형성하고, 그 소스/드레인 익스텐션을 상기 제 1 불순물 확산 영역으로 함으로써 실행되며,
    상기 제 2 도전형 불순물 확산 영역을 형성하는 공정은, 상기 게이트 전극과 상기 측벽을 마스크로 하여 제 2 도전형 불순물을 상기 실리콘 기판에 도입하여 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 측벽을 형성하는 공정은, 상기 게이트 전극의 측면에 제 1 측벽을 형성하는 공정과, 상기 제 1 측벽의 측면에 제 2 측벽을 형성하는 공정을 갖고,
    상기 제 1 측벽을 형성하는 공정 후에, 상기 제 1 측벽을 마스크로 하면서 제 1 도전형 불순물을 상기 실리콘 기판에 도입하여 소스/드레인 영역을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 제 1 도전형 불순물 확산 영역으로서 p형 불순물 확산 영역을 형성하고, 상기 제 2 도전형 불순물 확산 영역으로서 n형 불순물 확산 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 17 항에 있어서,
    상기 제 1 도전형 불순물 확산 영역으로서 p형 불순물 확산 영역을 형성하고, 상기 제 2 도전형 불순물 확산 영역으로서, 상기 제 1 도전형 불순물 확산 영역보다도 불순물 농도가 높은 p형 불순물 확산 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 1 도전형 불순물 확산 영역으로서, 소스/드레인 익스텐션 또는 소스/드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 14 항에 있어서,
    상기 반도체 기판으로서 SOI 기판을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 14 항에 있어서,
    상기 반도체 기판으로서 실리콘 기판을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 실리콘 기판으로서 표면의 면방위가 (001)인 기판을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 24 항에 있어서,
    상기 실리콘 기판으로서 표면의 면방위가 (110)인 기판을 사용하고, 또한 상기 게이트 전극을 형성하는 공정에서, 게이트 폭방향이 [111] 방향으로 되도록 상기 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 24 항에 있어서,
    상기 실리콘 기판으로서 표면의 면방위가 (110)인 기판을 사용하고, 또한 상기 게이트 전극을 형성하는 공정에서, 게이트 폭방향이 [100] 방향으로 되도록 상기 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제 14 항에 있어서,
    상기 측벽을 형성할 때의 기판 온도를 조절함으로써, 상기 구멍의 상단부가 상기 측벽의 아래쪽으로 들어가는 양을 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제 14 항에 있어서,
    상기 유기 알칼리 용액으로서, 수산화암모늄 용액과 IPA(이소프로필알코올)의 혼합 용액을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제 14 항에 있어서,
    상기 소스/드레인 재료층으로서, SiGe층을 에피택셜 성장시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제 14 항에 있어서,
    상기 소스/드레인 재료층으로서, 금속층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 유기 알칼리 용액 또는 TMAH 용액을 에칭액으로서 사용함으로써, 반도체 기판에 형성된 MOS 트랜지스터의 게이트 전극을 선택적으로 에칭하여 제거하는 공정과,
    상기 MOS 트랜지스터의 게이트 절연막을 습식 에칭하여 제거함으로써, 상기 MOS 트랜지스터의 채널을 노출시키는 공정과,
    상기 노출된 채널에서의 캐리어 분포를 현미경으로 조사하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 평가 방법.
  33. 제 32 항에 있어서,
    상기 채널을 노출시키는 공정에서, 불화 수소산을 함유하는 에칭액으로 상기 게이트 절연막을 제거하고,
    상기 캐리어 분포를 조사하는 공정에서, 상기 현미경으로서 프로브 현미경을 사용하는 것을 특징으로 하는 반도체 장치의 평가 방법.
  34. 제 32 항에 있어서,
    상기 노출된 채널 위에 유전체층을 형성하는 공정을 더 갖고,
    상기 불순물 분포를 조사하는 공정에서, 상기 현미경으로서 주사 용량 현미경 또는 주사 확산 저항 현미경을 사용하여, 상기 유전체층의 위로부터 상기 캐리어 분포를 조사하는 것을 특징으로 하는 반도체 장치의 평가 방법.
  35. 제 34 항에 있어서,
    상기 유전체층을 형성하는 공정은, 상기 채널 부분의 상기 반도체 기판에 오존을 조사하여 산화층을 형성함으로써 실행되는 것을 특징으로 하는 반도체 장치의 평가 방법.
  36. 제 32 항에 있어서,
    상기 반도체 기판으로서 실리콘 기판을 사용하는 것을 특징으로 하는 반도체 장치의 평가 방법.
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