JPS5835938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5835938A JPS5835938A JP13511781A JP13511781A JPS5835938A JP S5835938 A JPS5835938 A JP S5835938A JP 13511781 A JP13511781 A JP 13511781A JP 13511781 A JP13511781 A JP 13511781A JP S5835938 A JPS5835938 A JP S5835938A
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- oxide film
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＭＯ８半導体装置の製造方法に関するもので
、特にフィールド部の製造工程における改良に関する。
、特にフィールド部の製造工程における改良に関する。
従来のＭ Ｏ８（Ｍ＠ｔａｌ ０ｘｌｄ＠５ｉｌｉｃｏ
ｎ ）半導体装置のフィールド部の製造工程を第１図乃
至第３図に示。まず、第１図に示すように、Ｐ型基板１
に、１０００℃ドライ酸素雰囲気中において、熱酸化膜
２を９００Ｘ形成する。そして、その上に窒化シリコン
（Ｓ１３Ｎ４）層３をＬＰＣＶＤ法（減圧化学気相成長
法）によりｚｓｏｏＫ形成する。その後、第２図に示す
ように、写真食刻法により活性領域を残すように、窒化
シリコン層３をノｆターンニングする。図中、４は感光
したレジストを示している。その後、フィールド反転防
止のためにゲロン（Ｂ）を５０ ＫｓＶで７．５×１０
” ｃｐｓ−”の密度の条件で打ち込み、Ｐ−領域５
を形成する。そして、レジスト４を除去した後、第３図
に示すように、１０００℃ウェット酸素雰囲気中におい
て、不活性領域として、１．０ ａｍの厚さのフィール
ド酸化膜６を形成する。
ｎ ）半導体装置のフィールド部の製造工程を第１図乃
至第３図に示。まず、第１図に示すように、Ｐ型基板１
に、１０００℃ドライ酸素雰囲気中において、熱酸化膜
２を９００Ｘ形成する。そして、その上に窒化シリコン
（Ｓ１３Ｎ４）層３をＬＰＣＶＤ法（減圧化学気相成長
法）によりｚｓｏｏＫ形成する。その後、第２図に示す
ように、写真食刻法により活性領域を残すように、窒化
シリコン層３をノｆターンニングする。図中、４は感光
したレジストを示している。その後、フィールド反転防
止のためにゲロン（Ｂ）を５０ ＫｓＶで７．５×１０
” ｃｐｓ−”の密度の条件で打ち込み、Ｐ−領域５
を形成する。そして、レジスト４を除去した後、第３図
に示すように、１０００℃ウェット酸素雰囲気中におい
て、不活性領域として、１．０ ａｍの厚さのフィール
ド酸化膜６を形成する。
しかしながら、上記のようなフィールド部の製造方法で
は、第３図に示すように、フィールド酸化膜６の形成時
の横方向の酸化が、活性領域を形成するために・母ター
ンニングされた窒化シリコン層３の下まで食い込んでき
てしまう。
は、第３図に示すように、フィールド酸化膜６の形成時
の横方向の酸化が、活性領域を形成するために・母ター
ンニングされた窒化シリコン層３の下まで食い込んでき
てしまう。
その横方向に食い込む距離は約１．０μ溝程にもなシ、
フィールド部の微細ノリーン形成にとって不利な要因と
なっていた。
フィールド部の微細ノリーン形成にとって不利な要因と
なっていた。
この発明は上記のような事情に鑑みてなされたもので、
ＭＯ８半導体装置のフィールド部の微細ノやターン形成
に効果的な半導体装置の製造方法を提供することを目的
とする。
ＭＯ８半導体装置のフィールド部の微細ノやターン形成
に効果的な半導体装置の製造方法を提供することを目的
とする。
以下、図面を参照してこの発明の一実施例を説明する。
まず、第４図に示すように、Ｐ型基板１１に１０００℃
ドライ酸素雰囲気中において、熱酸化膜１２を９００に
形成する。そして、その上に窒化シリコン（ＳｌｓＮ＊
）層３をｔ、ｐｃｖｎ法によ、！＋ ２５０−ＯＫ形成
する。次に、第５図に示すように、写真食刻法により活
性領域を残すように窒化シリコン層１３をｔ４ターンニ
ングし、不活性領域となる部分の窒化シリコン層下の酸
化膜をエツチングした後、ＴＭＡＲ（テトラ・メチル・
アンモニウム拳ハイドロキサイド）液によシ、不活性領
域となる部分のＰ型基板１１を垂直方向に４０００１エ
ツチングし溝部を形成する。この時、横方向にもエツチ
ングは少し進む。
ドライ酸素雰囲気中において、熱酸化膜１２を９００に
形成する。そして、その上に窒化シリコン（ＳｌｓＮ＊
）層３をｔ、ｐｃｖｎ法によ、！＋ ２５０−ＯＫ形成
する。次に、第５図に示すように、写真食刻法により活
性領域を残すように窒化シリコン層１３をｔ４ターンニ
ングし、不活性領域となる部分の窒化シリコン層下の酸
化膜をエツチングした後、ＴＭＡＲ（テトラ・メチル・
アンモニウム拳ハイドロキサイド）液によシ、不活性領
域となる部分のＰ型基板１１を垂直方向に４０００１エ
ツチングし溝部を形成する。この時、横方向にもエツチ
ングは少し進む。
そして、１０００℃ドライ酸素雰囲気中で、熱酸化＄１
４を形成した後、フィールド反転防止のためにｄ ａ
７ （９）を５０ ＫｅＶ テア、 ５ Ｘ １０”ｃ
ｍ−”の密度の条件で打ち込み、Ｐ−領域１５を形成す
る。そして、第６図に示すように、全面に多結晶シリコ
ン層１６をＬＰＣＶＤ 法により３０００＾形成する。
４を形成した後、フィールド反転防止のためにｄ ａ
７ （９）を５０ ＫｅＶ テア、 ５ Ｘ １０”ｃ
ｍ−”の密度の条件で打ち込み、Ｐ−領域１５を形成す
る。そして、第６図に示すように、全面に多結晶シリコ
ン層１６をＬＰＣＶＤ 法により３０００＾形成する。
その後、第７図に示すように、多結晶シリコン層１６が
、不活性領域と活性領域の境界部、すなわち溝部の内周
面部にだけ残るようｉｃ ＲＩ Ｅ （Ｒｅａｅｔｌｖ
ｓ Ｉｏｎ Ｅｔｃｈｌｎｇ ） によ抄エツチング
する。そして、第８図に示すように、１０００℃ウェッ
ト酸素雰囲気中において、不活性領域として１．０β罵
の厚さのフィールド酸化膜１７を形成する。この場合、
第８図に示すように、フィールド酸化膜１７の形成時の
横方向の酸化は、活性領域を形成するために・ダターン
ニングされた窒化シリコン層１３の下まで進むが、その
距離は０．６μ溝程度であり、第３図に示し九従来例に
比較して短かく抑制できる。
、不活性領域と活性領域の境界部、すなわち溝部の内周
面部にだけ残るようｉｃ ＲＩ Ｅ （Ｒｅａｅｔｌｖ
ｓ Ｉｏｎ Ｅｔｃｈｌｎｇ ） によ抄エツチング
する。そして、第８図に示すように、１０００℃ウェッ
ト酸素雰囲気中において、不活性領域として１．０β罵
の厚さのフィールド酸化膜１７を形成する。この場合、
第８図に示すように、フィールド酸化膜１７の形成時の
横方向の酸化は、活性領域を形成するために・ダターン
ニングされた窒化シリコン層１３の下まで進むが、その
距離は０．６μ溝程度であり、第３図に示し九従来例に
比較して短かく抑制できる。
この理由は、第５図に示すように、ＴＭＡＨ液による基
板１１のエツチングの際に、基板の結晶方位が（１００
）であるとすると、横方向のエツチングにより、Ｐ型基
板１１には結晶方位が（１１１）である斜面が形成され
、さらに第７図に示゛すように、上記結晶方位が（１１
１）である面に対して多結晶シリコン層１６が残るよう
にＲＩＥによりエツチングしたためである。
板１１のエツチングの際に、基板の結晶方位が（１００
）であるとすると、横方向のエツチングにより、Ｐ型基
板１１には結晶方位が（１１１）である斜面が形成され
、さらに第７図に示゛すように、上記結晶方位が（１１
１）である面に対して多結晶シリコン層１６が残るよう
にＲＩＥによりエツチングしたためである。
したがって、第８図に示すフィールド酸化膜１７の形成
時に、上記エツチングにより残された多結晶シリコン層
１６が、完全に酸化されるまでは、基板１１におけるシ
リコンの横方向の酸化が進まない。また、基板１１の溝
部の斜面の結晶方位が（１１１）であるため、結晶方位
が（１００）である基板１１の面より、酸化成長速度が
遅いため、フィールド酸化膜形成時に横方向の酸化の進
行が抑制される。
時に、上記エツチングにより残された多結晶シリコン層
１６が、完全に酸化されるまでは、基板１１におけるシ
リコンの横方向の酸化が進まない。また、基板１１の溝
部の斜面の結晶方位が（１１１）であるため、結晶方位
が（１００）である基板１１の面より、酸化成長速度が
遅いため、フィールド酸化膜形成時に横方向の酸化の進
行が抑制される。
以上述べたようにこの発明によれば、ＭＯ８半導体装置
のフィールド部の微細・臂ターン形成に効果的な半導体
装置の製造方法を提供することができる。
のフィールド部の微細・臂ターン形成に効果的な半導体
装置の製造方法を提供することができる。
第１図乃至第３図は従来のＭＯ８半導体装置のフィール
ド部の製造工程を示す図、第４図乃至第８図はこの発明
の一実施例の製造工程を示す図である。 １１・・・Ｐ型基板、１２・・・酸化膜、１３・・・窒
化シリコン層、１４・・・酸化膜、１５・・・Ｐ−領域
、１６・・・多結晶シリコン層、１７・・・フィールド
酸化膜。
ド部の製造工程を示す図、第４図乃至第８図はこの発明
の一実施例の製造工程を示す図である。 １１・・・Ｐ型基板、１２・・・酸化膜、１３・・・窒
化シリコン層、１４・・・酸化膜、１５・・・Ｐ−領域
、１６・・・多結晶シリコン層、１７・・・フィールド
酸化膜。
Claims (2)
- （１）−導電型半導体基板上に順次酸化膜および耐酸化
性膜を形成する工程と、上記酸化膜および耐酸化性膜を
選択的に除去し開孔部を形成する工程と、上記開孔部か
ら上記基板のエツチングを行ない底面から上記耐酸化性
膜の端部下方向に広がシを有する斜面を有する溝部を形
成する工程と、上記溝部表面に酸化膜を形成し食後この
酸化膜表面を含み多結晶シリコン層を被着形成する工程
と、少なくとも上記溝部の内周面上の酸化膜表面に多結
晶シリコン層が残るようにエツチングする工程と、上記
基板を酸化することによりフィールド酸化膜を形成する
工程とを具備したことを特徴とする半導体装置の製造方
法。 - （２）上記斜面の結晶方位が基板主面の結晶方位を（１
００）としたときに（１１１）であるようＫし九特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13511781A JPS5835938A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13511781A JPS5835938A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835938A true JPS5835938A (ja) | 1983-03-02 |
Family
ID=15144219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13511781A Pending JPS5835938A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835938A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148141A (ja) * | 1984-01-13 | 1985-08-05 | Nec Corp | 好ましい・素子絶縁分離形成方法を有する半導体装置の製造方法 |
| JPH0268929A (ja) * | 1988-09-02 | 1990-03-08 | Sony Corp | 半導体装置の製造方法 |
| US5441902A (en) * | 1991-07-31 | 1995-08-15 | Texas Instruments Incorporated | Method for making channel stop structure for CMOS devices |
| US5457067A (en) * | 1993-10-14 | 1995-10-10 | Goldstar Electron Co., Ltd. | Process for formation of an isolating layer for a semiconductor device |
| JP2006013082A (ja) * | 2004-06-24 | 2006-01-12 | Fujitsu Ltd | 半導体装置とその製造方法、及び半導体装置の評価方法 |
-
1981
- 1981-08-28 JP JP13511781A patent/JPS5835938A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148141A (ja) * | 1984-01-13 | 1985-08-05 | Nec Corp | 好ましい・素子絶縁分離形成方法を有する半導体装置の製造方法 |
| JPH0268929A (ja) * | 1988-09-02 | 1990-03-08 | Sony Corp | 半導体装置の製造方法 |
| US5441902A (en) * | 1991-07-31 | 1995-08-15 | Texas Instruments Incorporated | Method for making channel stop structure for CMOS devices |
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| JP2006013082A (ja) * | 2004-06-24 | 2006-01-12 | Fujitsu Ltd | 半導体装置とその製造方法、及び半導体装置の評価方法 |
| US7989299B2 (en) | 2004-06-24 | 2011-08-02 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| US9093529B2 (en) | 2004-06-24 | 2015-07-28 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| US9437737B2 (en) | 2004-06-24 | 2016-09-06 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| US9825171B2 (en) | 2004-06-24 | 2017-11-21 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
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