KR100543836B1 - 멀티칩 모듈 구조체 및 그 제작 방법 - Google Patents

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히로지 야마다
마쯔오 야마사키
오사무 가가야
기이찌 야마시따
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

복수개의 베어 반도체 칩 디바이스를 탑재하기 위한 베이스 금속 기판은 제1 및 제2 주면을 구비하고, 제1 주면에는 적어도 1개의 볼록부와, 각각 베어 반도체 칩 디바이스를 탑재해야 할 위치를 정하기 위한 적어도 2개의 오목부가 형성되며, 이들 오목부의 깊이는 상기 볼록부의 길이보다 작으며, 또한 금속 기판의 주면보다 높은 평활도를 가지고 있다. 베이스 금속 기판은 상기 볼록부를 형성하도록 금속 기판을 부분적으로 화학 에칭하고, 상기 오목부가 적어도 형성되도록 기판의 제1 주면을 기계 가공함으로써 제작된다. 도전성 볼록부는 베어 반도체 칩 디바이스가 탑재되는 기판의 부분과 분리되며, 베이스 기판의 제1 주면측 및 제2 주면측에서 외부와 전기적 접속이 가능한 단자로서 작용한다.
반도체 장치, 멀티칩 모듈, 베어 칩, 베이스 기판, 캡

Description

멀티칩 모듈 구조체 및 그 제작 방법{MULTICHIP MODULE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 베이스 기판 상에 복수개의 베어 반도체 칩 디바이스 및 적어도 1개의 도전성 포스트를 실장하여 이루어지는 멀티칩 모듈 구조체 및 그 제작 방법에 관한 것이다.
전자 장치의 소형화와 고성능화의 한 수단으로서, 베어 반도체 칩과 수동 소자를 복수개 서로 접속하여 하나의 모듈로 하는 소위 멀티칩 모듈이 있다.
종래의 베어 반도체 칩의 실장 방법의 일례는 특개평 3-155144(1991년 7월 3일 공개)에 도시한 바와 같이, 베어 반도체 IC 칩의 두께보다 소정분만큼 두꺼운 절연 필름에 미리 베어 반도체 IC 칩의 외형 치수보다 소정분 큰 구멍을 형성하고, 지지판에 절연 필름을 접착제를 통하여 접합하고, 상기 베어 반도체 IC 칩을 접착제를 통하여 상기 접합 절연 필름 구멍부에 접착하고, 베어 반도체 칩과 절연 필름의 공극 및 베어 반도체 IC 칩의 표면을 절연 필름과 동종의 액상 수지로 절연 필름층과 높이가 균일해지도록 도포한 후 열경화하고, 베어 반도체 IC 칩 패드 상의 수지를 포토리소그래피법으로 제거한 후, 전면(全面)에 도체막을 형성하고, 포토리소그래피법으로 소정의 도체 배선 형성을 행하고 있다.
또한, 종래의 반도체 장치(특히 멀티칩 모듈)와 그 제조 방법의 일례는 특개 평 5-47856(1993년 2월 26일 공개)에 도시한 바와 같이, 패키지에 배치된 적어도 1개의 스테이지에 칩을 마운트하고, 상기 패키지와 칩에 절연막을 도포하고, 상기 패키지 상의 접속 패드와 상기 칩 상의 패드에 도통하는 비어홀을 상기 절연막에 설치하고, 상기 비어홀 간을 배선 패턴에 의해서 접속하도록 구성하고 있다.
특개평 3-155144 및 특개평 5-47856의 실시예서는 지지판 혹은 패키지가 절연 기판으로 이루어져 있으며, 일반적으로 절연 기판의 재료는 도전 재료 및 반도체 재료에 비하여 열전도율이 1자릿수 이상 낮기 때문에, 소비 전력이 큰 전력 증폭기 등의 실장에는 적당하지 않다.
또한, 특개평 5-47856의 실시예에서는 칩 이면의 마운트용 도체층(예를 들면 Au-Si 공정(共晶) 또는 도전성 접착제)과 절연 필름 상의 도체 배선 간에 전기적 접합이 없다.
또한, 특개평 3-155144에 나타내는 종래의 베어 반도체 칩의 실장 방법의 일례에서는, 베어 반도체 IC 칩과 절연 필름 간의 공극 및 베어 반도체 IC 칩의 표면을 절연 필름과 동종의 액상 수지로 절연 필름층과 높이가 균일해지도록 도포한 후, 열경화하는 공정에서 열경화 시의 액상 수지의 수축에 의해 베어 반도체 IC 칩과 절연 필름 간의 공극부에 오목부가 생길 경우가 있다. 상기 공극부에 오목부가 생기면, 상기 공극부의 도체 배선에 쇼트 또는 단선 등이 생기는 경우가 있다.
또한, 특개평 5-47856에 도시하는 반도체 장치와 그 제조 방법의 일례에서도 액상 수지의 열경화 공정에서 열경화 시의 액상 수지의 수축에 의해 패키지와 칩 간의 공극부의 절연막에 오목부가 생기는 경우가 있다. 이 오목부도 상기 공극부 의 배선 패턴에 쇼트 또는 단선 등의 불량이 생기는 경우가 있다.
이것을 해결하는 한 수단으로서는 칩 매립형 멀티칩 모듈이 있다. 이 방법은 미리 금속 베이스 기판에 복수의 요철을 설치하고, 계속하여 상기 베어 반도체 칩을 매립하도록 수지형의 절연막으로 덮고, 상기 절연막과 상기 베어 반도체 칩 상의 범프 전극이 소정의 동일 높이가 되도록 연삭 등으로 평탄화 가공하고, 그 위에 박막 수동 부품과 함께 금속층과 절연막에 의해서 다층 배선을 설치하는 것이다. 그러나, 이러한 방법의 문제점은 베이스 기판에 원하는 요철을 용이하게 제작할 수 없다는 점이다.
또한, 종래예에서는 멀티칩 모듈 구조체 단위로 캡을 장착하는 것이 가능한 구조로 되어 있지 않다. 이 때문에 외부로부터의 손상에 대하여 기계적인 보호가 이루어지지 않아 파손하기 쉽다. 또한, 고주파 영역에서 동작시키도록 하는 경우, 전자 실드가 약해져서 다른 것으로부터의 방해를 받기 쉽다.
본 발명의 일측면에 따르면, 복수개의 베어 반도체 칩 디바이스를 탑재하기 위한 베이스 기판은 제1 및 제2 주면을 구비하고, 제1 주면에는 적어도 1개의 볼록부와, 각각 베어 반도체 칩 디바이스를 탑재해야 할 위치를 정하기 위한 적어도 2개의 오목부가 형성된다. 오목부의 깊이는 볼록부의 길이보다 작으며 오목부는 또한 금속 기판의 제1 주면보다 높은 평활도를 가지고 있다.
본 발명의 다른 측면에 따르면, 금속이나 반도체로 이루어지는 베이스 기판의 일주면에 미리 베어 칩 디바이스를 탑재하기 위한 복수개의 오목부 및 베이스 기판의 일부가 포스트형으로 튀어나온 볼록부를 복수개 설치하고, 그 몇개의 포스트의 근본을 둘러싸는 홈을 설치하고, 상기 오목부 상에 전극 상에 도전성의 범프를 구비하는 반도체 소자 또는 IC 칩을 포함하는 베어 칩 디바이스를 부착하고, 상기 베어 칩 디바이스를 매립하도록 절연막으로 덮고, 상기 절연막과 상기 베어 칩 디바이스의 범프가 소정의 동일 높이로 평탄화 가공하고, 그 위에 금속층과 절연막으로 배선 패턴을 형성하고, 상기 베이스 기판을 이면에서 에칭 또는 연삭에 의해 박층화함으로써 상기 절연막에 의해 분리된 아일랜드형의 도체 부분을 형성함으로써, 베이스 기판의 이면에 기준 전위 도체와 전기적으로 분리된 전극을 형성할 수 있다.
또한, 상기 베이스 기판의, 베어 칩 디바이스를 탑재한 주면과 반대측의 주면에서의 단위 모듈 사이즈로 절단했을 때에 단위 모듈의 측면이 되는 개소에, 미리 깊이가 상기 에칭 또는 연마에 의해 박층화할 때의 삭감량보다 깊게한 오목부를 설치해두고, 상기 에칭 또는 연삭한 후 단위 모듈 사이즈로 절단하고, 모듈의 측면에 생긴 오목한 부분에 끼워넣도록 반대쪽의 오목한 부분을 구비한 금속제의 캡을 설치한다.
본 발명의 다른 측면에 따르면, 복수개의 베어 반도체 칩 디바이스를 탑재하기 위한 구조체는 적어도 1개의 오목부를 금속 기판의 제1 주면 상에 형성하도록, 제1 및 제2 주면을 갖는 금속 기판을 부분적으로 화학 에칭하고, 그 에칭된 금속 기판의 제1 주면의, 볼록부가 형성되어 있지 않은 소정의 부분에, 각각 베어 반도체 칩 디바이스를 탑재해야 할 위치를 정하기 위한 적어도 2개의 오목부가 적어도 형성되도록, 금속 기판의 제1 주면을 기계 가공함으로써 얻어진다. 기계 가공 스텝에 의해 형성되는 상기 오목부의 깊이는 화학 에칭 스텝에 의해 형성되는 상기 볼록부의 길이보다 작으며, 상기 오목부는 에칭된 금속 기판의 주면보다 높은 평활도를 가지고 있다.
본 발명의 다른 측면에 따르면, 에칭과 프레스를 병용한 2단계 가공법에 의해 베이스 기판의 제작을 행한다. 우선, 제1 단계의 에칭 가공에 의해서, 베이스 기판의 일부로 이루어지는 볼록형의 도전 포스트와 모듈 상호 간을 이격시키기 위한 둘레벽이 제작된다.
계속해서, 미리 베이스 기판에 설치된 관통 구멍 마커와 금형 마커 사이에 위치 정렬을 행한 후, 제2 단계의 볼록형 금형에 의한 프레스 가공에 의해서, 베어 반도체 칩 디바이스 탑재를 위한 위치 정렬용 마커가 제작된다. 이 때, 위치 정렬마커부는 오목형이 되며, 그 측면에는 실질적으로 15 ∼ 60도의 테이퍼가 형성된다. 특히, 테이퍼가 있으면 칩 디바이스 탑재 시에 디바이스가 마커 내로 슬라이딩하여 자기 정합에 의한 위치 정렬이 용이해진다.
즉, 상기 2단계 가공법은 제1단계째의 에칭 가공으로 금속 베이스 기판면을 크게 파내려가서 복수의 베어 반도체 칩 디바이스를 매설하는 오목부와 접속 포스트의 볼록부를 동시에 제작한다. 또한, 제2 단계째의 프레스 가공에서는 에칭으로 거친 금속 표면을 평탄화하여 볼록부 금형에 의해 테이퍼를 갖는 다단의 오목부를 용이하게 제작한다.
베이스 기판 작성 후, 상기 칩 디바이스 탑재용 마커 상에 금속성의 범프를 구비하는 베어 반도체 칩 디바이스를 접착한다. 계속해서, 상기 베어 칩 디바이스를 매립하도록 수지형의 절연막으로 덮고, 상기 절연막과 상기 베어 칩 디바이스의 범프가 소정의 동일 높이가 되도록 연삭 혹은 연마 등으로 평탄화 가공하고, 그 위에 배선 패턴을 형성하고, 박형으로 소형의 멀티칩 모듈 구조체가 완성된다.
도 1a ∼ 도 1e는 본 발명의 일 실시예에 의한 베이스 기판의 제작 공정을 설명하는 단면도.
도 2a ∼ 도 2d는 본 발명의 다른 실시예에 의한 베이스 기판의 제작 공정을 설명하는 단면도.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 기판에서의 파일럿 마커 및 둘레벽의 레이아웃을 나타낸 평면도 및 단면도.
도 4a ∼ 도 4d는 본 발명의 일 실시예에 의한 멀티칩 모듈 구조체의 제작 공정을 나타낸 단면도.
도 5a 및 도 5b는 본 발명의 일 실시예에 의한 베이스 기판의 제작 공정을 나타낸 단면도.
도 6은 본 발명의 일 실시예에 의한 멀티칩 모듈 구조체의 단면도.
도 7은 도 6에 도시된 구조체의 이면을 나타낸 평면도.
도 8a ∼ 도 8g는 본 발명의 일 실시예에 의한 멀티칩 모듈 구조체의 제조 공정을 나타낸 도면.
도 9는 본 발명의 다른 실시예에 의한 멀티칩 모듈 구조체의 제작 공정을 나 타낸 단면도.
도 10은 도 9에 도시된 구조체의 이면을 나타낸 평면도.
도 11은 본 발명의 일 실시예에 의한 멀티칩 모듈 구조체의 단면도.
도 12는 도 11에 도시된 구조체의 이면을 나타낸 평면도.
도 13은 멀티칩 모듈 구조체에 포함되는 회로의 일례를 나타낸 도면.
도 14는 본 발명의 일 실시예에 의한 멀티칩 모듈 구조체의 상면에 그려지는 패턴의 일례를 나타낸 도면.
＜발명을 실시하기 위한 최량의 형태＞
도 1a ∼ 도 1e는 본 발명의 일 실시예에 의한 베이스 기판의 제작 공정을 나타낸다. 우선, 제1단계에서 도 1a에서 예를 들면 Cu로 이루어지는 금속 베이스 기판(11)의 제1 주면 상에 에칭용 레지스트 마스크(12)를 포토리소그래피법에 의해서 제작한다. 계속해서, 도 1b에서 염화 제2철로 이루어지는 화학 에칭액에 의해서 금속 베이스 기판(11)을 깊이 180㎛ 에칭 가공하여 볼록형의 접속 포스트 혹은 볼록부(13)를 제작한다. 계속해서, 도 1c에서 제2 단계째의 프레스 가공에 들어간다. 금형(14, 14') 간에 접속 포스트(13)가 제작된 금속 베이스 기판(11)을 삽입하고, 그 후, 가중(16)을 서서히 가하여 프레스를 개시한다[동그라미 표시 내는 테이퍼를 구비한 금형 볼록 부분(15)을 나타낸다]. 계속해서, 도 1d에서 최후의 가중을 가하여 프레스를 완료한다. 오목부(17)의 깊이는 볼록부(13)의 길이보다 일반적으로 작다.
계속해서, 도 1e에서 금형으로부터 추출한 베이스 기판(11)에는 베어 반도체 칩 디바이스를 탑재, 접착하는 위치에 깊이 20㎛, 15도 ∼ 60도의 범위의 테이퍼각, 여기서는 45도의 오목형 마커 혹은 오목부(17)가 형성되어 2단계 가공에 의한 베이스 기판의 제작이 완료한다. 테이퍼는 오목부(17)의 저면을 향하여 그 면적이 작아지는 테이퍼이다.
이상과 같이, 2단계 가공의 특징은 제1단계째의 에칭 가공에서 베이스 기판면을 크게 파내려가서 베어 반도체 칩 디바이스를 매설하기 위해서 이용하는 볼록부를 설치하고, 제2 단계째의 프레스 가공에서는 테이퍼를 구비한 볼록형 금형으로 에칭으로 거칠어진 금속 표면을 평탄화하여 저가중에 의해서 에칭을 받은 표면보다 평활도가 높은 오목형 마커 혹은 오목부를 설치하는 것에 있다. 베이스 기판(11)의 재료로서 Al을 이용하여도 좋다.
도 2a ∼ 도 2d는 본 발명의 다른 실시예에 의한 복수개의 베어 반도체 칩 디바이스를 포함하는 단일의 모듈 구조체용 베이스 기판의 제작 공정을 나타낸다.
금속 베이스 기판(21)으로서는 Cu를 이용하였다. 기판 상에 형성하는 모듈 사이즈는 10㎜각이다. 우선, 제1단계에서 도 2a에서 베이스 기판(21) 상에 직경 200㎛의 대략 원주형의 접속 포스트와 모듈 구조체 상호 간을 이격하기 위한 우물정자형의 폭 600㎛의 둘레벽을 형성하는 에칭용 레지스트 마스크(22)를 포토리소그래피법에 의해서 제작한다. 계속해서, 도 2b에서 염화 제2철계의 화학 에칭액에 의해서 금속 베이스 기판(21)을 깊이 약 180㎛ 에칭하여 접속 포스트 혹은 볼록부(23)와 모듈 구조체 상호 간을 이격하는 둘레벽(24)을 제작한다. 둘레벽(24)은 베이스 기판에 관해서 가장 외측에 배치된 도전성 블럭으로, 구조체를 전자 실드하여 기계적으로 보강하는 작용을 한다.
계속해서, 도 2c에서 제2단째의 프레스 가공에 들어간다. 미리 베이스 기판(21)에 형성하여 어느 파일럿 마커와 금형(25)의 마커로 위치 정렬을 행한 후, 금형(25, 25') 간의 금속 베이스 기판(21)에 대하여 가중(26)을 서서히 가하여 프레스를 개시한다[동그라미 표시 내는 테이퍼를 구비한 금형 볼록 부분(27)을 나타낸다]. 이 때, 접속 포스트(23), 둘레벽(24)에 대하여 금형은 크게 제작해두고, 프레스 시에 상기 접속 포스트(23) 등의 형상이 변형되지 않도록 설계해둘 필요가 있다. 도 2d에서 참조 부호(28)는 프레스 가공 후의 베이스 기판(21)의 에칭면 상에 형성된 베어 반도체 칩 디바이스 탑재용 오목형 마커 혹은 오목부이다. 이 2단계 가공의 공정을 거쳐서, 접속 포스트(23), 모듈 구조체 상호 간을 이격한 우물정자형의 둘레벽(24)이 에칭 가공에 의해서 또한 베어 반도체 칩 디바이스 탑재용 오목형 마커(28)가 프레스 가공에 의해서 각각 베이스 기판 내에 형성된다.
도 3a, 도 3b는 본 발명의 다른 실시예에 의한 베이스 기판에 설치한 파일럿 마커와 모듈 간을 우물정자형으로 이격한 둘레벽의 레이아웃도이다.
도 3a는 복수개의 모듈 구조체를 제작하기 위한 베이스 기판으로서 직경 75㎜φ, 두께 700㎛, 모듈 구조체 사이즈 10㎜각의 Cu를 이용했을 때의 평면도이다. 파일럿 마커(31)로서 기판 주변의 4개소에 직경 3㎜Φ의 관통 구멍이 설치되어 있으며, 프레스 전에 금형 마커와의 위치 정렬을 행한다. 또한, 각 모듈 구조체 상호 간에는 우물정자형의 둘레벽(32)이 설치되어 있으며, 이것은 베어 칩 디바이스 탑재 후의 절연막을 이용한 매립 공정에서의 베이스 기판의 휘어짐 방지 및 단위 모듈 구조체로서 절단하였을 때의 실드용 측벽으로서 이용하고 있다. 또, 참조 부호(33)는 각 모듈 구조체에 형성된 포스트 혹은 볼록부를 나타낸다.
또한, 도 3b는 도 3a에서의 선 IIIB-IIIB에 따르는 단면도를 나타내고 있다. 프레스 가공에 의해 형성된 베어 칩 디바이스 탑재부의 마커(34)에는 그 측면에 45도의 테이퍼가 설치되어 있다.
도 4a ∼ 4d는 본 발명의 다른 실시예에 따르는 멀티칩 모듈 구조체의 제작 공정이다.
우선, 도 4a에서 미리 에칭과 프레스에 의해 베이스 기판의 제1 주면에 제작된 접속 포스트[볼록부(42) ; 이 주위를 둘러싸는 홈부(42')도 형성된다], 모듈 구조체 상호 간을 이격한 둘레벽(볼록부 ; 43), 전극(44) 및 베어 칩 디바이스 탑재용 마커(오목부 ; 45)가 설치된 베이스 기판(41) 상에, 전극 상에 금속(예를 들면 Au 또는 Al 등)의 범프(46)를 얹은 복수의 반도체 소자 또는 IC 칩을 포함하는 베어 칩 디바이스(47)를 Au-Sn 공정 땜납에 의해 접착하여 탑재하였다. 마커(45)는 위에 진술한 실시예와 마찬가지의 프레스 가공에 의해 형성되며 테이퍼를 가지고 있다. 볼록부(42, 43)는 에칭에 의해 또한 마커(45) 및 홈부는 프레스 가공에 의해 형성된다. 계속해서, 도 4b에서 베이스 기판(41) 상의 오목부 및 볼록부나 베어 칩 디바이스(47)를 제1 절연막인 에폭시 수지(48)를 이용한 매립을 행하였다. 계속해서, 도 4c에서 열경화 후의 에폭시 수지(48)를 연삭 또는 연마에 의해서 표면을 평탄화하고, 접속 포스트(42), 둘레벽(43) 및 베어 칩 디바이스(47) 상의 금속 범프(46)를 노출시켰다. 계속해서, 도 4d에서 평탄화한 절연막(48) 상에, 박막 수동 부품과 다층 배선을 형성하기 위한 제2 절연막(49), 제3 절연막(50), 금속층으로 형성한 제1 배선 패턴(51), 제1 배선 패턴 상에 형성한 컨덴서(52), 그 위에 금속층으로 형성한 제2 배선 패턴(53) 및 제2, 제3 절연막(49, 50)을 관통하는 도전성의 관통 구멍(54)을 차례로 적층하여 형성하였다. 이 후, 멀티칩 모듈 구조체의 이면에서 연삭 또는 에칭에 의해 둘레벽(43) 및 전극(44)을 베이스 기판(41)으로부터 분리하여 도전 블럭이 형성되도록 절연막(48)이 노출할 때까지 연삭하였다.
또한, 모듈 구조체를 이격한 둘레벽(43)의 한가운데에서 절단하여 단위 멀티칩 모듈 구조체로 하였다.
도전 포스트(42)는 홈부(42') 및 접속 포스트(42)와 베어 칩 디바이스(47) 사이에 충전된 매립 수지(48)에 의해서 유지되며, 베이스 기판(41)으로부터 분리 독립되어 있다. 따라서, 기판 이면으로부터 직접 전극을 추출할 수 있기 때문에, 멀티칩 모듈 구조체를 마더 보드로 직접 납땜할 수 있어, 리드로 전기적으로 접속한 경우에 비하여 실장 면적이 축소된다.
도 5a, 도 5b에 본 발명의 다른 실시예에 의한 베이스 기판의 작성 방법을 나타낸다. 본 실시예에서는 도전 포스트 및 둘레벽이 에칭으로 형성된 기판을 프레스 가공할 때에 상부 금형의 볼록부에 대응하여 하부 금형에 오목부가 설치된 한조의 금형을 이용한다.
도 5a에 도시한 바와 같이, 도전 포스트(61) 및 둘레벽(65)이 에칭으로 형성된 기판(60)과 상부 금형(70a) 및 하부 금형(70b)과의 위치 정렬을 행하여, 소성 변형의 하나인 프레스 가공에 의해 도전 포스트(61) 주변의 수지 매립홈(62) 및 칩 탑재용 오목형 마커(63)를 형성한다.
본 실시예에서는 상부 금형(70a)의 볼록부에 대응하여 하부 금형(70b)에 오목부가 형성되어 있기 때문에, 상부 금형(70a)의 볼록부로 눌려진 기판은 하부 금형(70b)의 오목부로 밀릴 수 있다. 따라서, 평탄한 하부 금형을 이용한 경우에 비하여, 프레스 가공 후의 기판에 휘어짐 등의 변형이 생기기 어렵다.
또, 프레스 가공 후의 기판에는 도 5b에 도시한 바와 같이 기판 이면에 볼록부가 형성되지만, 도전 포스트를 노출시키기 위해서 행하는 기판 이면의 연삭 공정에서 제거된다. 이 때, 도전 포스트(61)의 주변 홈부의 일부가 둘레벽(65)을 독립한 도전 블럭으로 하는 역할을 한다.
에칭과 프레스를 병용한 2단계 가공을 이용한 상기 실시예에 따르면, 베이스 기판의 소정 부분에 소정 깊이의 오목부 및 볼록부가 재현성 좋게 제작이 가능해진다. 또한, 에칭과 프레스 일괄 형성 기술에 의해 프로세스의 간소화와 프로세스 시간의 단축화가 가능해진다.
또한, 에칭 시에 만들어진 둘레벽이 절연막에 의한 매립 시의 베이스 기판의 휘어짐을 억제하여 프로세스의 안정화를 실현할 수 있다.
또한, 프레스 가공에 의해 에칭으로 거칠어진 금속 표면을 평탄화하여, 베어 칩 탑재 시의 접착 조건의 마진 확대를 실현할 수 있다. 즉, 칩과 기판의 계면에서 기포가 발생되지 않고 양호한 접착성이 실현된다. 또한, 접착성이 향상하기 때문에 칩의 방열성도 좋아진다.
또한, 전극을 모듈 이면으로부터 추출하는 리드리스 구조가 실현 가능해진 다.
도 6은 본 발명의 다른 실시예에 따른 멀티칩 모듈 구조체의 단면도이다. 도 6에서는 도전성의 예를 들면 금속이나 반도체로 이루어지며, 부분(71-1, 71-2, 71-3, 71-4)을 포함하는 베이스 기판(71)과, 그 위에 베어 칩 디바이스 탑재용의 테이퍼된 오목부(72)를 설치하고, 전극 상에 금속(예를 들면 Au 또는 Al 등)의 범프(접속 도체 ; 74)를 갖는 복수의 반도체 소자 또는 IC 칩을 포함하는 베어 칩 디바이스(73)를 탑재하고, 상기 베어 칩 디바이스(73) 및 베이스 기판의 포스트부(71-3)를 매립하도록 덮은 예를 들면 수지의 제1 절연막(75)과, 그 위에 다층 배선을 행하기 위한 제2 절연막(76) 및 제3 절연막(77)과 금속층으로 형성한 제1 배선 패턴(78)과 제1 배선 패턴 상에 형성한 컨덴서(79)와 그 위에 금속층으로 형성한 제2 배선 패턴(80)과 제2, 제3 절연막을 관통하는 도전성의 관통 구멍(81-1, 81-2, 81-3)과 또한 베이스 기판(1)의 전체를 덮는 금속제의 캡(82)으로 구성하고 있다. 이 멀티칩 모듈 구조체로서는 신호의 입출력 단자나 전원 공급 단자가 되는 전극(도전성 블럭)은 베이스 기판의 이면에서 실질적으로 평행 배치되어 외부와의 전기적 접속이 가능하며, 베이스 기판(1)의 포스트부(71-3)에 의해 금속층으로써 형성하여 배선 패턴(80)에 접속된다. 캡은 수지로 제작하여도 좋으며 그 경우는 구조체의 기계적 보강의 역할을 한다. 캡은 또 금속 도금된 수지재를 이용하여도 좋다. 이 때 캡은 금속으로 제작한 경우와 마찬가지의 구조체의 실드와 기계적 보강의 역할을 한다.
또한, 도 7은 도 6의 구조체를 그 이면에서부터 본 도면이다. 도 7에서 베 이스 기판(71)의 기준 전위가 되는 부분(71-1)과 전극이 되는 부분(71-2)과는 제1 절연막(75)에 의해 전기적으로 분리되어 있다. 또한, 전자 실드용으로서 측면에 도전성의 벽(71-4)이 설치되어 있다.
도 8a 내지 도 8g는 본 발명의 다른 실시예에 의한 멀티칩 모듈 구조체의 제조 공정을 나타낸다. 도 8a는 베이스 기판(71)의 이면을 에칭 또는 연삭하기 전의 상태에서의 단면을 나타낸다. 베이스 기판의 제1 주면에 평탄부(71-1), 전극부(71-2), 포스트부(볼록부 : 71-3), 실드벽(볼록부 ; 71-4)과, 그 위에 베어 칩 디바이스 탑재용의 테이퍼진 오목부(72)를 에칭 및 기계 가공에 의해 설치한 도면이다. 이 에칭 및 기계 가공은 위에 진술한 실시예에서 이용된 에칭 및 프레스 가공을 이용하여도 좋다. 단, 베이스 기판에 반도체(예를 들면 Si)를 이용한 경우는 프레스 가공 이외의, 예를 들면 밀링이나 연삭 등의 기계 가공을 이용한다.
도 8b는 도 8a에서 도시한 베이스 기판 상에, 전극 상에 금속성(예를 들면 Au 또는 Al 등)의 범프(74)를 갖는 복수의 반도체 소자 또는 IC 칩을 포함하는 베어 칩 디바이스(73)를 탑재한 도면이다. 도 8c는 도 8b에서 도시한 베이스 기판의 오목부, 볼록부나 베어 칩 디바이스를 절연성의 수지(75)로 매립한 도면이다. 도 8d는 도 8c에서 도시한 베이스 기판의 오목부, 볼록부나 베어 칩 디바이스를 절연성의 수지(75)로 매립한 후 수지(75)를 연삭 또는 연마에 의해 표면을 평탄화한 도면이다. 도 8e는 평탄화한 후에 다층 배선을 행하기 위한 제2 절연막(76) 및 제3 절연막(77)과 금속층으로 형성한 제1 배선 패턴(78)과 제1 배선 패턴 상에 형성한 컨덴서(79)와 그 위에 금속층으로 형성한 제2 배선 패턴(80)과 제2, 제3 절연막을 관통하는 도전성의 관통 구멍(81)을 형성한 도면이다.
도 8f는 도 8e에 도시한 멀티칩 모듈 구조체를 그 이면[베이스 기판(71)의 제2 주면]에서 에칭 또는 연삭에 의해 선 VIII-VIII을 따르는 단면까지 연삭한 경우의 이면을 나타내는 도면이다. 신호의 입출력단 및 전원 공급용 단자(도전성 블럭 ; 71-2)가 절연 수지(75)로 접지(공통 전위) 도체가 되는 베이스 전극(71-1)과 분리되어 있다. 도 8g는 도 8e에 도시한 멀티칩 모듈 구조체를 이면에서 에칭 또는 연삭에 의해 선 VIII-VIII을 따르는 단면까지 연삭한 후 실드벽(도전성 블럭 ; 71-4)을 형성하는 위치에서 절단하여 단위 멀티칩 모듈로 한 경우를 나타낸 도면이다.
도 9는 다른 실시예를 나타내는 도면으로, 베이스 기판으로서 평탄부(71-1), 전극부(71-2), 포스트부(71-3)와, 그 위에 칩 탑재용 함몰(72)을 일체로 하여 상기 실시예와 마찬가지로 하여 에칭 및 기계 가공에 의해 형성한 도면이다.
도 10은 도 9에 도시한 멀티칩 모듈 구조체를 이면에서 에칭 또는 연삭에 의해 선 IX-IX을 따르는 단면까지 연삭한 경우의 이면을 나타낸 도면이다. 신호의 입출력 단자 및 전원 공급용 단자(71-2)가 절연 수지(75)로 접지(공통 전위) 도체가 되는 베이스 전극(71-1)과 분리되어 있다. 또한, 단위 모듈 사이즈로 절단할 때 단위 모듈의 측면이 되는 개소에, 미리 깊이가 상기 에칭 또는 연마에 의해 박층화할 때의 삭감량보다 깊게 한 오목부(83)를 설치하고 있다.
도 11은 본 발명의 다른 실시예에 의한 멀티칩 모듈 구조체의 단면으로, 베이스 기판(71)의 베어 칩 디바이스를 탑재한 면과 반대측 면의 단위 모듈 사이즈로 절단했을 때 단위 모듈 구조체의 측면이 되는 개소에 혹은 기판의 가장자리에, 미리 깊이가 상기 에칭 또는 연마에 의해 박층화할 때의 삭감량보다 깊게 한 캡 고정용 오목부(83)를 설치해두고, 상기 에칭 또는 연삭에 의해 소정의 레벨까지 박층화하고, 단위 모듈 사이즈로 절단한 후 상기 오목부(83)의 부분에 끼워넣도록 반대의 오목부를 갖는 금속제의 캡(82)을 설치한 도면이다. 금속 캡(82)은 구조체의 실드 및 기계적 보강 작용을 하기 때문에, 실드벽(71-4)은 설치할 필요가 없다. 도 12는 도 11에 도시한 멀티칩 모듈 구조체의 이면을 나타낸다. 또, 도 11은 도 12에서의 선 IX-IX에 따른 단면도이다.
도 13은 본 발명의 일 실시예에서 멀티칩 모듈 구조체에 포함되는 회로의 일례를 나타낸다. 반도체 소자로서 2개의 FET를 이용한 2단의 고주파 증폭기이다. 도 14는 도 13에서 나타낸 고주파 증폭기의 패턴도로서, 신호의 입출력 단자 Pin, Pout과 게이트 바이어스 단자 Vg, 드레인 바이어스 단자 Vd는 비어 홀과 도전성 포스트를 통하여 이면의 전극 단자에 접속되어 있다. 이 실시예에서는 FET1 및 FET2는 각각 개별의 베어 칩 디바이스에 내장된다. 그 외의 회로 소자 및 접속 도체는 다층 배선으로서 실현된다.
상기 실시예에 따르면, 베이스 기판에 전극 상에 금속성의 범프를 갖는 복수의 베어 칩 디바이스를 탑재하고, 이들을 수지형의 제1 절연막으로 매립하도록 덮으며, 상기 범프와 상기 절연막을 소정의 동일한 높이로 평탄화 가공하고, 그 위에 다층 배선 패턴을 형성하는 멀티칩 모듈 구조체로 하고, 베이스 기판의 한쪽면에 베어 칩 디바이스를 탑재하기 위한 오목부 및 베이스 기판의 일부가 포스트형으로 튀어나온 볼록부를 복수개 설치하고, 그 몇개의 포스트 주위에 포스트의 근본이 아일랜드형으로 부유되도록 홈을 미리 일괄하여 설치해둠으로써 멀티칩 모듈 구조체의 제작이 용이해짐과 함께, 상기 베이스 기판의 이면측에 신호의 입출력 단자나 전원 전압을 공급하기 위한 전극을 설치하는 것이 가능해짐으로써, 멀티칩 모듈 구조체를 마더 보드 등에 조립할 때의 리드선부를 매우 짧게 할 수 있어 고주파 영역에서의 특성을 대폭 개선할 수 있다.
또한, 멀티칩 모듈을 단위 모듈 사이즈로 절단할 때에 단위 모듈의 측면이 되는 개소에 실드용의 벽을 형성 가능하게 함으로써, 외부로부터의 손상에 대하여 기계적인 보호가 이루어짐과 함께, 고주파 영역에서 동작시키는 것과 같은 경우, 전자 실드 효과가 강해지며, 다른것으로부터의 방해를 받기 어렵게 할 수 있다.
이상 진술한 바와 같이, 베어 반도체 칩 디바이스를 복수개 탑재한 멀티칩 모듈 구조체는 도전성 베이스 기판 및 그 기판에 일체적으로 형성된 도전성 볼록부 및 디바이스 위치 결정용 오목부의 채용에 의해 방열성이 개량되며, 고주파 특성이 우수한, 외부로부터의 방해의 영향을 받기 어려운 구조를 가지고 있다. 또한, 도전성 볼록부의 형성에 화학 에칭을, 디바이스 위치 결정용 오목부의 형성에 기계 가공을, 각각 이용함으로써 도전성 볼록부 및 디바이스 위치 결정용 오목부의 재현성이 향상한다. 따라서, 본 발명은 전자 장치의 소형화와 고성능화에 유용하다.

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  5. 제1 및 제2 주면을 구비하고, 상기 제1 주면에는 베어 반도체 칩을 탑재하기 위한 적어도 2개의 오목부가 형성된 도전성 베이스 기판과,
    상기 제1 주면의 상기 오목부에 탑재된 적어도 복수개의 상기 베어 반도체 칩과,
    상기 도전성 베이스 기판의 상기 제1 주면이 존재하는 제1측 상의 제1 도체와 상기 베이스 기판의 상기 제2 주면이 존재하는 제2측 상의 제2 도체간에 전기적 접속을 제공하도록 구성된 적어도 1개의 도전성 블럭과,
    상기 도전성 블럭을 상기 베이스 기판 및 상기 베어 반도체 칩으로부터 절연시키기 위해 이들 사이의 공간에 충전된 절연물과,
    상기 절연물 상에 설치되며, 상기 제1 도체를 포함하는 전기 접속 도체
    를 포함하는 것을 특징으로 하는 멀티칩 모듈 구조체.
  6. 제5항에 있어서, 상기 제1 도체와 상기 제2 도체간에 전기적 접속을 제공하도록 복수개의 상기 도전성 블럭이 구성되고, 상기 베이스 기판에 대해 가장 외측에 배치된 도전성 블럭은 상기 구조체를 실드하는 데 사용될 수 있는 것을 특징으로 하는 멀티칩 모듈 구조체.
  7. 제5항에 있어서, 상기 베이스 기판, 상기 도전성 블럭, 상기 절연물 및 상기 전기 접속 도체를 덮는 캡을 더 포함하는 것을 특징으로 하는 멀티칩 모듈 구조체.
  8. 제7항에 있어서, 상기 캡은 수지로 이루어지며, 상기 구조체를 기계적으로 보강하는 작용을 하는 것을 특징으로 하는 멀티칩 모듈 구조체.
  9. 제7항에 있어서, 상기 캡은 금속으로 이루어지며, 상기 가장 외측에 배치된 도전성 블럭과 협동하여 상기 구조체를 실드함과 함께, 기계적으로 보강하는 작용을 하는 것을 특징으로 하는 멀티칩 모듈 구조체.
  10. 제7항에 있어서, 상기 캡은 금속 도금된 수지로 이루어지며, 상기 가장 외측에 배치된 도전성 블럭과 협동하여 상기 구조체를 실드함과 함께, 기계적으로 보강하는 작용을 하는 것을 특징으로 하는 멀티칩 모듈 구조체.
  11. 제5항에 있어서, 상기 도전성 베이스 기판 및 상기 도전성 블럭은 금속 혹은 반도체 재료로 이루어지는 것을 특징으로 하는 멀티칩 모듈 구조체.
  12. 제5항에 있어서, 상기 오목부는 이 오목부의 저면을 향하여 면적이 작아지는 테이퍼를 가지고 있는 것을 특징으로 하는 멀티칩 모듈 구조체.
  13. 제12항에 있어서, 상기 테이퍼의 각도는 실질적으로 15°∼ 60°인 것을 특징으로 하는 멀티칩 모듈 구조체.
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  29. 제5항에 있어서, 상기 베이스 기판의 일부에 상기 멀티칩 모듈 구조체를 둘러싸도록 돌출부를 설치하고, 상기 돌출부 위에 금속성의 오목형 캡을 설치한 것을 특징으로 하는 멀티칩 모듈 구조체.
  30. 제5항에 있어서, 상기 멀티칩 구조체의 측면의 일부에 오목부를 설치하고, 스토퍼로서 기능하는 상기 오목부에 적합하도록 상기 멀티칩 모듈 구조체를 덮는 금속제의 캡을 설치한 것을 특징으로 하는 멀티칩 모듈 구조체.
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  38. 제5항에 있어서, 상기 베어 반도체 칩은 상기 베어 반도체칩 상부에 배치된 절연물을 관통하는 비아홀에 의해 상기 전기 접속 도체와 전기적으로 접촉하는 범프 전극을 포함하는 것을 특징으로 하는 멀티칩 모듈 구조체.
  39. 제5항에 있어서, 상기 베어 반도체 칩 상부에 배치된 절연물을 더 포함하며, 상기 전기 접속 도체는 상기 베어 반도체 칩 상부에 배치된 도체부를 포함하는 것을 특징으로 하는 멀티 칩 구조체.
  40. 제39항에 있어서, 상기 전기 접속 도체는 상기 베어 반도체 칩 상에서 복수의 층으로 연장되며,상기 복수의 층은 상기 베어 반도체 칩 상부에 배치된 상기 절연물에 의해 상기 베어 반도체 칩 상에서 수직으로 분리되는 것을 특징으로 하는 멀티 칩 구조체.
  41. 제39항에 있어서, 상기 전기 접속 도체는 상기 베어 반도체 칩 상부에 배치된 상기 절연 재료를 관통하여 연장되는 관통홀 도체에 의해 상기 베어 반도체 칩 상의 전극과 접촉된 도체부를 포함하는 것을 특징으로 하는 멀티 칩 구조체.
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