KR0149115B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR0149115B1 KR1019950019946A KR19950019946A KR0149115B1 KR 0149115 B1 KR0149115 B1 KR 0149115B1 KR 1019950019946 A KR1019950019946 A KR 1019950019946A KR 19950019946 A KR19950019946 A KR 19950019946A KR 0149115 B1 KR0149115 B1 KR 0149115B1
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Abstract

웰의 횡방향 확산이 작고, 웰내에 있는 웰에 형성한 트랜지스터의 소스/드레인 확산층과 다른 웰과의 펀치스루가 방지되고, 더구나, 제조공정수가 증가하지 않은 반도체 장치 및 그 제조방법을 제공한다. 제1도의 도전형의 반도체 기판 10과 반도체 기판 10의 주표면의 제1의 영역에 형성된 제2의 도전형의 제1의 웰 20a, 20b와 반도체 기판 10의 주표면의 제1의 영역과는 다른 제2의 영역에 형성된, 제1의 도전형의 제2의 웰 22a와 제1의 웰내의 형성된 제1의 도전형의 제3의 웰 22b와 제3의 웰영역에 형성되고, 또한 소자영역의 반도체 기판 표면에서 이간한 반도체 기판내부에 형성된 제1의 도전형의 고농도 불순물층 26을 가진다.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명의 제1의 실시예에 의한 반도체 장치의 구조를 표시하는 개략단면도.
제2도는 본 발명의 제1의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정 단면도.
제3도는 본 발명의 제1의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제4도는 본 발명의 제1의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제5도는 본 발명의 제1의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제6도는 본 발명의 제1의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제7도는 본 발명의 제1의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제8도는 본 발명의 제2의 실시예에 의한 반도체 장치의 제조를 표시하는 개략단면도 및 웰의 불순물 분포를 표시한 도.
제9도는 본 발명의 제2의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제10도는 본 발명의 제2의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제11도는 본 발명의 제2의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제12도는 본 발명의 제2의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제13도는 본 발명의 제3의 실시예에 의한 반도체 장치의 구조를 표시하는 개략단면도
제14도는 본 발명의 제3의 실시예에 의한 반도체 장치의 트리플웰의 불순물 분포를 표시하는 도.
제15도는 소자영역과 소자분리 영역에 있어서의 P웰의 불순물 농도분포를 표시하는 도.
제16도는 본 발명의 제3의 실시예 의한 반도체 장치의 제조방법을 표시하는 공정 단면도.
제17도는 본 발명의 제3의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제18도는 본 발명의 제3의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제19도는 본 발명의 제3의 실시예에 의한 반도체 장치의 제조방법을 표시하는 공정단면도.
제20도는 종래의 반도체 장치의 제조방법을 표시하는 공정단면도.
제21도는 종래의 반도체 장치의 제조방법을 표시하는 공정단면도.
본 발명은 트리플웰을 가지는 반도체 장치 및 그 제조방법에 관한다.
최근의 반도체 디바이스에서는 다른 전위를 갖는 복수의 웰을 형성하기 위한 CMOS를 구성하는 N웰과 P웰외에, P웰외에, N웰중에 도전형의 다른 웰을 형성하여 제3의 웰로 하는 이른바, 트리플웰 기술이 일부에서 쓰이고 있다.
예를들면, 종래이 DRAM에서는 메모리셀에 인가하는 VBB가 그대로 입력회로에도 인가되는 구조로 되어 있었기 때문에, 언더슈트파형을 갖는 입력이 인가되면 웰에 전류가 흘러서 VBB의 전위가 변동하고, 메모리셀의 전하유지에 지장을 갖어올 염려가 있었다. 이 때문에, 언더슈트파형이 입력되어도 VBB가 변동하지 않도록 VBB의 전위를 깊게 할 필요가 있다.
그러나, 저전압으로 동작시키는데 주변회로의 N형 트랜지스터의 한계치 전압을 될 수 있는 한 작고, 더욱이 동작시에는 이 트랜지스터에 VBB가 인가되지 않도록 하는 것이 바람직하고, 또, 센스앰프 영역과 메모리셀영역과의 웰의 전위는 서로 다른 전위에 설정할 필요가 있다.
그리하여, 웰의 안에 웰을 설치한 구조를 형성함으로써, 안에 형성된 웰의 전위를 독립으로 변화하는 것을 행하고 있었다.
종래의 트리플웰의 형성방법으로서는 예를들면, 특원평 05-292179호 기재의 반도체 장치이 제조방법이 제안되어 있다.
특원평 85-292179호 기재의 반도체 장치의 제조방법에 의하면, 먼저 실리콘 기판 10을 산화하여 실리콘 산화막 12를 형성한 후에 실리콘 질화막 14를 퇴적하고, 실리콘 질화막 14를 소자분리막의 형성패턴에 가공한다(제20(a)도).
이어서, 리소그래피공정에 의해서 패터닝을 하고, N웰을 형성하는 영역에 선택적으로 N형 불순물을 이온주입한다. 레지스트를 제거한 후에 고온의 열처리를 행하고, N형 불순물의 드라이빙을 행한다(재20(b)도).
이어서, 리소그래피 공정에 의해서 패터닝을 하고, N웰의 내부 및 N웰의 형성되어 있지 않은 P형기판 영역의 P웰을 형성하는 영역에 선택적으로 P형 불순물을 이온주입한다. 레지스트를 제거한 후에 고온의 열처리를 행하고 P형 불순물이 드라이빙을 행하고, N웰, 20a, P웰 22a 및 N웰 20b중의 P웰 22b를 형성한다(제20(c)도).
이어서, 실리콘 질화막 14를 마스크로서 산화함으로써 소자분리막 24가 형성되어 있다(제20(d)도).
여기서, 이를 웰의 농도는 이하의 요령으로 결정되었다. 먼저, N웰 20a형성을 위한 주입량을 N웰 20a중에 형성되는 P형 기생트랜지스터의 필드 한계치전압이 충분히 확보되도록 설정한다. 이어서 N웰 20a중에 형성되는 P형 트랜지스터의 한계치전압이 소망의 값이 되도록 한계치 전압제어용의 주입량을 결정한다. 더욱이, 한계치 전압제어를 위한 이온주입을 모든 트랜지스터로 공통으로 될 수 있도록 P웰 22a의 주입량을 결정한다. 즉, N웰 20a중의 P형 트랜지스터의 한계치전압이 소망의 값이 되는 도즈량을 주입함으로써 P웰 22a중의 N형 트랜지스터의 한계치전압이 소망의 값이 되도록 P웰 22a중의 N형 트랜지스터의 한계치전압이 소망의 값이 되도록 P웰 22a를 형성하기 위한 주입량을 설정한다. 이어서 N웰 20b에 형성된 N형 트랜지스터가 소망의 특성이 되도록 게이트길이 및 기판 바이어스를 최적화한다.
이와 같이하여, 2회의 리소그래피공정만으로 3종류의 웰을 형성함과 동시에, 각각의 웰중에 형성되는 트랜지스터의 한계치전압을 소망의 값으로 설정하고, 더구나 P형 기생 트랜지스터의 채널 스톱까지가 있었다.
다른 트리플 웰의 형성방법으로서는 고온 장시간의 웰확산을 필요로 하지 않는 고에너지 이온주입을 사용하는 반도체 장치의 제조방법이 제안되어 있다.
먼저, 실리콘 기판 10상에 소자 분리막 24를 형성하고, 리소그래피 공정에 의해서 패터닝을 행한다(제21(a)도). 이어서, 선택적으로 형성한 레지스트 60을 마스크로하여, 고에너지 이온주입에 의해서 기판내부에 매립된 N형층 62를 형성한다(제21(b)도).
이어서, P웰을 형성하는 영역을 레지스트로 덮도록 리소그래피공정에 의해서 패터잉을 행한후, 선택적으로 형성한 레지스트 64를 마스크로하여 이온주입을 행하고, N웰 66의 형성과 N웰중에 형성되는 P형 트랜지스터의 한계치제어를 행한다. 이 공정에 의해 매립된 N형 중 62와 N웰 66에 둘러싸인 아이랜드상의 P형영역 68이 형성된다(제21(c)도).
이어서, 리소그래피 공정에 의해 패터닝을 행한후, 선택적으로 형성한 래지스트 70을 마스크로하여 P웰을 형성하는 영역에 이온주입을 행하고, P웰 72의 형성과 P웰중에 형성되는 N형 트랜지스터의 한계치제어를 행한다(제21(d)도).
이와 같이, 고에너지 이온주입을 사용한 트리플 웰의 형성방법에서는 웰의 확산공정을 2공정 삭감할 수 있으므로, 프로세스가 단순하고 저 코스트이고, 더욱이 매립된 N웰을 역바이어스 함으로써 α선의 입상에 의해 발생한 전자를 모을수 있으므로 소프트 오율(誤率)을 대폭으로 개선할 수가 있다.
그러나, 상기 특원평 05-292179호 기재의 반도체 장치의 제조방법에서는 2회의 웰확산 공정이 있으므로, 웰형성을 위해서 주입한 불순물의 횡방향 확산이 크고, 소자의 미세화의 면에서 매우 불리하다는 문제가 있었다.
또한, 고속동작을 실현하기 위해서 또는 포토캐리어의 발생을 억제하기 위하여는 동작전압을 내리고 트랜지스터의 한계치 전압을 감소하는 것이 중요하다. 이 때문에 P형 트랜지스터의 한계치전압을 감소하기 위하여 한계치전압 제어를 위한 주입 도즈량을 증가할 필요가 있으나, 이에 의하여 N형 트랜지스터의 한계치전압이 증가하기 위해서 P웰의 농도를 감소시킬 필요가 있다. 그러나, P웰의 농도를 감소하면, N웰내의 P웰에 형성한 N형 트랜지스터의 소스/드레인 확산층과 P웰 바로 아래의 N웰과의 펀치스루(punch through) 내압이 확보되지 않고, 결과로서 소형의 저한계치 전압 트랜지스터를 형성할 수 없는 문제가 있다.
또한, 상기의 고에너지 이온주입을 사용한 반도체 장치의 제조방법에서는 웰확산 공정을 2공정 삭감할수 있는 반면, 웰형성을 위하여 3회의 리소그래피공정이 필요하고, 결과로서 리소그래피공정이 증가해버리는 문제가 있었다.
본 발명의 목적은 트리플웰을 가지는 반도체 장치에 있어서, 웰의 횡방향 확산이 작고, 웰내에 있는 웰에 형성한 트랜지스터의 소스/드레인 확산층과 다른 웰과의 펀치스루가 방지되고, 더구나 제조공정수가 증가하지 않은 반도체 장치 및 그 제조방법을 제공함에 있다.
상기 목적은 제1의 도전형의 반도체 기판과 상기 반도체 기판의 주표면의 제1의 영역에 형성된 제2의 도전형의 제1의 웰과, 상기 반도체 기판의 주표면의, 상기 제1의영역과는 다른 제2의 영역에 형성된, 상기 제1의 도전형의 제2의 웰과, 상기 제1의 웰내에 형성된, 상기 제1의 도전형의 제3의 웰과 상기 제3의 웰영역에 형성되고, 또한 소자영역의 상기 반도체 기판 표면에서 이간한 상기 반도체 기판내부에 형성된 상기 제1의 도전형의 고농도 불순물층을 가지는 것을 특징으로 하는 반도체 장치에 의해서 달성된다.
또한, 상기 반도체 장치에 있어서, 상기 고농도 불순물층은 상기 소자영역을 규정하는 소자분리막의 바로아래에 더 형성되어 있는 것이 바람직하다.
또한, 제1의 도전형의 반도체 기판과, 상기 반도체 기판의 주표면의 제1의 영역에 형성된, 제2의 도전형의 제1의 웰과, 상기 반도체 기판의 주표면의 상기 제1영역과는 다른 제2의 영역에 형상된, 상기 제1의 도전형의 제2의 웰과, 상기 제1의 웰내에 형성된, 상기 제1의 도전형의 제3의 웰을 가지고 상기 제3의 웰의 불순물농도는 상기 반도체 기판표면의 농도보다도 상기 반도체 기판 표면에서 이간한 상기 반도체 기판내부의 농도가 높은 것을 특징으로 하는 반도체 장치에 의해서 달성된다.
또한, 상기의 반도체 장치에 있어서, 상기 제1의 웰의 불순물 농도는 상기 반도체 기판 표면의 농도보다도 상기 반도체 기판 표면에서 이간한 상기 반도체 기판 내부의 농도가 높은 것이 바람직하다.
또한, 제1의 도전형의 반도체 기판상에 제1의 개구부를 가지는 제1의 레지스트패턴을 형성하는 제1의 레지스트패턴 형성공정과, 상기 제1의 레지스트패턴을 마스크로하여 상기 반도체 기판에 제1의 불순물을 도입하는 제1의 불순물 도입공정과, 상기 제1의 개구부와는 다른 영역에 설치된 제2의 개구부와 상기 제1의 개구부의 내측의 영역에 설치된 제3의 개구부와를 가지는 제2의 레지스트패턴을 형성하는 제2의 레지스트패턴 형성공정과, 상기 제2의 레지스트패턴을 마스크로하여 제2의 불순물을 도입하는 제2의 불순물 도입공정과, 도입한 상기 제1의 불순물 및 상기 제2의 불순물을 활성화하고, 상기 제1의 개구부에 제1의 도전형의 제1의 웰을, 상기 제2의 개구부에 제2의 도전형의 제2의 웰을, 상기 제3의 개구부에 상기 제1의 웰내에 형성된 상기 제2의 도전형의 제3의 웰을 형성하는 웰형성공정과, 상기 제3의 개구부와 동등한 영역에 설치된 제4의 개구부를 가지는 제3의 레지스트패턴을 형성하는 제3의 레지스트패턴 형성공정과, 제3의 레지스트 패턴을 마스크로하여 상기 제3의 웰영역에 상기 제2의 불순물을 도입하고, 소자영역의 상기 반도체 기판표면에서 이간한 상기 제3의 웰내부에 고농도 불순물층을 형성하고 고농도 불순물 형성공정을 가지는 것을 특징으로 하는 반도체 장치의 제조방법에 의해서 달성된다.
또, 상기의 반도체 장치의 제조방법에 있어서, 상기 제3의 레지스트패턴은 상기 제2의 개구부와 영역에 설치된 제5의 개구부를 더 가지고, 상기 고농도 불순물층 형성공정에서는 상기 제3의 레지스트 패턴을 마스크로하여 상기 제2의 웰 및 상기 제3의 웰영역에 상기 제2불순물을 도입하고, 소장영역의 상기 반도체 기판표면에서 이간한 상기 제2의 웰 및 상기 제3의 웰내부에 상기 고농도 불순물층을 형성하는 것이 바람직하다.
또한, 상기의 반도체 장치의 제조방법에 있어서, 상기 고농도 불순물층을 상기 소자영역을 규정하는 소자분리막의 바로아래에 형성하는 것이 바람직하다.
또한, 제1의 도전형의 반도체 기판상에 제1의 개구부를 가지는 제1의 레지스트패턴을 형성하는 제1의 레지스트패턴, 형성공정과, 상기 제1의 레지스트패턴을 마스크로하여 상기 반도체 기판에 제1의 불순물을 도입하는 제1의 불순물 도입공정과, 상기 제1의 개구부와는 다른 영역에 설치된 제2의 개구부와 상기 제1의 개구부의 내측의 영역에 설치된 제3의 개구부와를 가지는 제2의 레지스트패턴을 형성하는 제2의 레지스트패턴 형성공정과, 상기 제2의 레지스트 패턴을 마스크로하여 제2의 불순물을 도입하는 불순물을 도입공정과, 상기 반도체 기판의 주표면상에 형성되는 복수의 반도체 소자를 전기적으로 분리하는 소자 분리막을 형성하는 소자 분리막 형성공정과, 도입한 상기 제1의 불순물 및 상기 제2의 불순물을 활성화하고, 상기 제1의 개구부에 제1의 도전형의 제1의 웰을, 상기 제2의 개구부에 제2의 도전형의 제2의 웰을, 상기 제3의 개구부에 상기 제1의 웰내에 형성된 상기 제2의 도전형의 제3의 웰을 형성하는 웰형성 공정을 가지고 상기 제2의 불순물 도입공정은 상기 반도체 기판 표면보다도 상기 반도체 기판 심부에서 상기 제2의 불순물의 농도가 높은 상기 제2의 웰 및 상기 제3의 웰을 형성하도록 가속 에너지가 낮고 주입량이 적은 제1의 이온주입 공정과, 가속에너지가 높고 주입량이 많은 제2의 이온주입 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조방법에 의해서 달성된다.
또한, 상기한 반도체 장치의 제조방법에 있어서, 상기 제1의 불순물 도입공정은 상기 반도체 기판표면 보다도 상기 반도체 기판심부에서 불순물 농도가 높은 상기 제1의 웰을 형성하도록 가속에너지가 낮고, 주입량이 적은 제3의 이온주입 공정과 가속에너지가 높고 주입량이 많은 제4의 이온 주입공정을 적어도 포함하는 것이 바람직하다.
또한, 제1의 도전형의 반도체 기판상에 소자영역을 규정하기 위한 소자분리막을 형성하는 소자 분리막 형성공정과 상기 소자 분리막을 형성한 상기 반도체 기판상에 제1의 개구부를 가지는 제1의 레지스트 패터닝을 형성하는 제1의 레지스트 패터닝 형성공정과 상기 제1의 레지스트 패터닝을 마스크로하여 상기 반도체 기판에 제1의 불순물을 도입하는 제1의 불순물 도입공정과, 상기 제1의 영역과는 다른 제2의 영역에 설치된 제2의 개구부와 상기 제1의 개구부의 내측의 영역에 설치된 제3의 개구부와를 가지는 제2의 레지스트패터닝을 형성하는 제2의 레지스트 패터닝 형성공정과 상기 제2의 레지스트 패터닝을 마스크로하여 제2의 불순물을 도입하는 제2의 불순물 도입공정을 가지고 상기 제1의 불순물 및 상기 제2의 불순물을 상기 반도체 기판중에 확산하기 위한 열처리를 하지 않은 것을 특징으로 하는 반도체 장치의 제조방법에 의해서 달성된다.
또한, 상기의 반도체 장치의 제조방법에 있어서, 상기 제2의 불순물 도입공정은 상기 제2의 불순물을 상기 소자분리막 아래에 도입하는 것이 바람직하다.
또한, 상기한 반도체 장치의 제조방법에 있어서, 상기 제2의 불순물 도입공정은 상기 반도체 기판 표면에도 상기 반도체 기판 심부에서 상기 제2의 불순물의 농도가 높은 상기 제2의 웰 및 상기 제3의 웰을 형성하도록 가속에너지가 낮고 주입량이 적은 제1의 이온 주입공정과, 가속에너지가 높고 주입량이 많은 제2의 이온 주입공정을 적어도 포함하는 것이 바람직하다.
또한, 상기한 반도체 장치의 제조방법에 있어서, 상기 제1의 불순물 도입공정은 상기 반도체 기판표면 보다도 상기 반도체 기판 심부에서 불순물 농도가 높은 상기 제1의 웰을 형성하도록 가속에너지가 낮고 주입량이 적은 제3의 이온 주입공정과, 가속에너지가 높고 주입량이 많은 제4의 이온 주입공정을 적어도 포함하는 것이 바람직하다.
본 발명에 의하면, 트리플웰을 가지는 반도체 장치에 있어서, 소자 영역보다 깊은 영역에 고농도 불순물층을 형성하였으므로 트랜지스터의 한계치 전압을 낮게하기 위하여 웰의 농도를 감소한 때에도 웰의 깊은 영역을 독립하여 고농도로 되므로, 웰에 형성한 웰(이하, 이중 웰이라 한다)내에 형성된 트랜지스터의 소스/드레인확산층과 이중웰 바깥의 웰과의 펀치스루를 방지할 수가 있다. 또한, 랜치업의 방지에도 효과적이다.
또한, 소자분리막 바로아래에 고농도 불순물층을 형성하면, 기생 트랜지스터의 동작을 막는 채널스톱로서 쓸수가 있다.
또한, 이중 웰중의 웰의 불순물 농도분포를 기판표면 보다 기판의 내부에서 높게 하였으므로, 트랜지스터의 한계치전압을 낮게 하기 위하여 웰의 표면농도를 감소한 때에도 이중 웰에 형성한 트랜지스터의 소스/드레인 확산층과 이중웰 외의 웰과의 펀치스루를 방지 할 수 있다. 또한, 랜치업의 방지에도 효과적이다.
또한, 고에너지 이온주입을 사용하여 웰의 불순물 농도분포를 기판 표면보다 기판내부에서 높게하면, 웰을 형성하기 위하여는 고온의 드라이브인 확산을 필요로 하지 않으므로 불순물의 횡방향 확산을 제어할 수 있고, 소자의 미세화에 유효하다.
또한, 고농도 불순물층을 소자 분리막 형성후에 이온 주입에 의해서 형성함으로써 기판내부에 있어서 용이하게 높은 농도의 영역을 형성 할 수가 있으므로 트랜지스터의 한계치 전압을 낮게 하기 위하여 웰의 농도를 감소한 때에도 웰의 깊은 영역을 독립하여 고농도로 할 수가 있다.
또한, 이 중 웰을 형성할때에, CMOS를 형성할때의 한쪽의 웰을 동시에 형성하면, 웰의 제조 프로세스를 간략히 할 수 있다.
또한, 고농도 불순물층을 소자분리막 형성후에 이온주입에 의해서 형성하면, 소자 분리영역에서는 고농도 불순물층이 소자 분리막 바로아래에 형성되므로 기생트랜지스터의 동작을 막는 채널스톱으로서 기능할 수가 있다.
또, 고농도 불순물층의 형성공정을 추가함으로써 리소 그래피공정, 이온주입공정, 애싱공정의 3공정이 추가되나, 종래의 채널스톱 형성공정의 3공정을 삭제 할 수가 있으므로 전체의 제조공정수를 증가하지 않고, 이중 웰에 형성된 트랜지스터의 소스/드레인 확산층과 이중 웰바깥의 웰사이의 펀치스루, 기생 트랜지스터의 동작을 방지할 수가 있다.
또한, 이중 웰중의 웰을 형성하는 때에, 저에너지에 의한 이온주입과 고에너지에 의한 이온주입을 조합하여 기판내부로 불순물 농도가 높은 웰을 형성했으므로, 트랜지스터의 한계치 전압을 낮게하기 위해서 안의 웰의 표면농도를 감소할 필요가 있었던 경우에도, 웰의 표면농돌플 증가하는 일이 없이, 독리바여 웰의 깊은 영역의 농도를 증가할 수가 있다. 이에 의하여 이중 웰에 형성한 트랜지스터의 소스/드레인 확산층 또는 다른 고농도 확산층과 이중 웰바깥의 웰사이와의 펀치스루를 방지할 수가 있다.
또한, 고에너지 이온주입을 포함한 복수회의 이온주입에 의해서 N웰을 형성하면, 드라이브인 확산공정을 생략할 수가 있다. 이에 의하여 불순물의 횡방향 확산을 최소한으로 억제할 수 있으므로, 웰 간격을 좁히는등, 소자의 미세화에 유효하다. 더구나, 고에너지 이온 주입을 사용함으로써, 웰심부(深部)에 고농도의 불순물층이 형성되므로, 레치업내성을 향상할 수가 있다.
또한, 고에너지 이온주입을 사용하여, 소자 분리막을 형성한 후에 트리플웰을 형성했으므로, 드라이브인 확산공정을 생략할 수 있음과 동시에, 래치업내성을 향상 할 수가 있다.
또한, 드라이브인 확산을 필요로 하지 않으므로, 소자 분리막 바로아래의 불순물 농도는 높은채로 유지되고, 웰의 이온주입 공정과 채널스톱공정을 겸할 수 있으므로, 공정합리화에 유효하다.
또한, 이중 웰중의 웰을 형성할때의 연속하여 복수회의 이온주입에 의해서 불순물을 도입하면, 기판표면의 농도와 기판내부의 농도를 독립하여 조정할 수 있으므로, 트랜지스터 특성의 종합과 채널스톱의 최적화를 용이하게 할 수가 있다.
또한, 이중 웰바깥의 웰을 형성할때에 연속하여 복수회의 이온주입에 의해서 불순물을 도입하면, 1회의 리소그래피 공정으로 바깥의 웰 및 CMOS의 한쪽의 웰을 형성할 수가 있다. 따라서, 틀리플웰의 형성과 채널스톱을 2회의 리소그래피 공정으로 실현할 수 있으므로 고에너지 이온주입을 사용하는 종래의 반도체 장치의 제조방법과 비교하여 리소그래피공정을 1공정삭감할 수가 있다.
본 발명의 제1의 실시예에 의한 반도체 장치 및 그 제조방법을 제1도 내지 제7도를 사용하여 설명한다.
제1도는 본 실시예에 의한 반도체 장치의 제조를 표시한 개략단면도, 제2도 내지 제7도는 본 실시예에 의한 반도체 장치의 제조방법을 표시한 공정단면도이다.
본 실시예에서는 트리플웰구조의 반도체 장치에 있어서 트랜지스터의 한계치전압을 감소할 목적으로 P웰의 농도를 감소한때에, N웰중의 P웰에 형성한 N형 트랜지스터의 소스/드레인 확산층과 P웰 바로아래의 N웰과의 펀치스루를 방지할 수 있는 반도체 장치 및 그 제조방법을 설명한다.
본 실시예에 의한 반도체 장치는, P웰이 형성된 영역의 소자분리막 바로아래 및 소자영역의 P웰 심부에 고농도 불순물층이 형성되어 있는 점에 특징이 있다.
즉, 제1도에 표시한 바와 같이, 실리콘 기판 10에는 N웰 20a, 20b가 형성되어 있다. 또한, N웰 20a 및 20b가 형성되어 있지 않은 영역에는 P웰 22a가 형성되고, N웰 20b중에는 P웰 22b가 형성되어 있다. 이와 같은 트리플웰구조에 있어서, P웰 22a, 22b중에는 고농도 불순물층 26이 형성되어 있다. 고농도 불순물층 26은 소자분리 영역에서는 소자분리막 24의 비러아래에, 소자영역에서는 웰의 심부에 형성되어 있다.
각 웰상에는, 게이트 산화막 28을 개재하여 게이트 전극 38이 형성되고, 게이트전극의 양측에는, 소스/드레인 확산층 44, 46이 형성되어 있다. 이와 같이, MOS트랜지스터가 형성되어 있다.
다음에, 본 실시예에 의한 반도체 장치의 제조방법을 설명한다.
먼저, 비저항 10[Ω-cm]의 P형(100)실리콘 기판 10상에 막두께의 5nm의 열산화막 12를 형성한 후, 화학기상성장(CVD)법에 의해서 막두께 약 100nm의 실리콘 질화막 14를 퇴적한다. 이어서, 리소그래피공정 및 에칭공정에 의해서 퇴적할 실리콘 질화막 14를 소자분리패턴으로 패터닝한다(제2(a)도).
이어서, 선택적으로 형성한 레지스트 16을 마스크로하여, N웰을 형성하는 영역에, 2x1013cm-2의 도즈량의 인(P)이온을 180keV의 가속에너지로 이온주입한다(제2(b)도). 여기서, N웰형성 하기 위한 주입량은, N웰중에 형성되는 P형기생 트랜지스터의 필드 한계치전압이 충분히 확보 될 수 있도록 설정되어 있다.
레지스트를 제거한 후, 1150℃ 300분의 열확산에 의해서, 주입한 P의 드라이브인 확산을 행한다(제3(a)도).
이어서, 선택적으로 형성한 레지스트 18을 마스크로하여, P웰을 형성하는 영역에, 1.3x1013cm-2의 도즈량의 붕소(B) 이온을 180keV의 가속에너지로 이온주입한다(제3(b)도). 여기서, P웰형성을 위한 주입량은, 한계치전압 제어때에, N웰 20a중에 형성되는 P형 트랜지스터의 한계치전압이 소망의 값으로 되는 도즈량과 동등한 도즈량을 P웰 22a영역에 주입할때에 P웰 22a중에 형성되는 N형 트랜지스터의 한계치저압이 소망의 값이 되도록 설정되어 있다.
레지스트 18을 제거한후, 1150℃ 30분의 열확산에 의해서, B와 P를 확산시킨다. 이 열처리에 의해서 N웰 20a, P웰 22a 및 N웰 20b중에 형성된 P웰 22b의 3 종류의 웰이 형성된다(제4(a)도).
이어서, 패터닝된 실리콘 질화막 14를 마스크로 하여 습식분위기 중에서 열산화를 행하고, 막두께 약 350nm의 소자분리막 24를 국소적으로 형성한후, 실리콘질화막 14를 에칭에 의해서 제거한다(제4(b)도).
이어서, 선택적으로 형성한 레지스트(도시하지 않음)를 마스크로 하여 P웰 22a 및 22b를 형성하는 영역에 4x1012cm-2의 도즈량이 B이온을 140keV의 가속에너지로 이온주입한다(제5(a)도). 이 이온주입에 의해서 P웰 22a, 22b중의 소자분리막 24바로아래 및 소자영역의 심부에 고농도 불순물층 30이 형성된다.
이와 같이하여, 소자분리막 24바로아래에 형성된 고농도 불순물층 26은 P웰중에 형성되는 N형기생 트랜지스터의 동작을 막는 채널 스톱퍼로서 작용하고, 소자영역의 심부에 형성된 고농도 불순물층 26은 P웰 22b중에 형성되는 트랜지스터의 소스/드레인 확산층 44와 N웰 20b와의 펀치스루를 방지하는 펀치스루스톱퍼로서 작용한다.
레지스트를 제거한 후, N웰 20a중에 형성되는 P형 트랜지스터, P웰 22a중에 형성되는 N형 트랜지스터 및 N웰 20b중의 P웰 22b중에 형성되는 N형 트랜지스터의 한계치전압이 소망의 값이 되도록 2x1012cm-2의 도즈량의 B이온을 18keV의 가속에너지로 이온주입한다(제5(b)도).
그후, 통상의 MOS트랜지스터의 형성 프로세스에 의해서 트랜지스터를 형성한다.
예를들면, 열산화막 12를 에칭에 의해서 제거한 후, 열산화에 의해서 게이트산화막 28을 형성한다. 이어서, 게이트 산화막 28상에 포리실리콘막 30을 CVD법에 의해서 퇴적하고, P를 도핑하여 저저항화 한다(제6(a)도).
이어서, 선택적으로 형성한 레지스트(도시하지 않음)을 마스크로하여 폴리실리콘막 30을 RIE에 의해서 패터닝하고, 게이트 전극 38을 형성한다(제6(b)도).
레지스트를 제거한후, 선택적으로 형성한 레지스트(도시하지 않음)를 마스크로 하여 N형 트랜지스터의 형성되는 영역에 P이온을 주입하고, N형 트랜지스터의 LDD(Lightly Doped Drain)로 되는 저농도영역 40을 형성한다.
레지스트를 제거한후, 산화막을 CVD법에 의해서 퇴적하고, 반응성 이온에싱(RIE)에 의해서 에치백함으로써, 사이드월 42를 형성한다(제7(a)도).
이어서, 선택적으로 형성한 레지스트(도시하지 않음)를 마스크로 하여 N형 ㅌ랜지스터의 형성되는 영역에 비소(As)이온을 주입하고, N형 트랜지스터의 소스/드레인 확산층 44로 한다.
레지스트를 제거한후, 다시 레지스트(도시하지 않음)를 선택적으로 형성하고, P형 트랜지스터의 형성되는 영역에, 불화비소(BF2)이온 을 주입하고, P형 트랜지스터의 소스/드레인 확산층 46으로 한다.
이와 같이하여, N웰 20a중의 P형 트랜지스터 48, P웰 22a중의 N형 트랜지스터 50 및 N웰 20b중의 P웰 22b중의 N형 트랜지스터 52의 3종류의 트랜지스터가 형성된다.
이와 같이, 본 실시예에 의하면, 트리플웰을 형성하는 반도체 장치의 제조방법에 있어서, 소자영역 보다 더 깊은 영역에 고농도 불순물을 형성했으므로, 트랜지스터의 한계치전압을 낮게하기 위해서 P웰의 표면농도를 감소할 필요가 있는 경우에도 웰의 표면농도를 증가하는 일이 없이 독립하여 웰의 깊은 영역의 농도를 증가 할 수가 있다. 이에 의하여, N웰중의 P웰에 형성한 N형 트랜지스터의 소스/드레인 확산층, 또는 다른 고농도 확산층과 N웰 사이의 펀치스루를 방지할 수가 있다.
또한, 웰내부에 형성하는 고농도 불순물층은 소자분리막 형성후에 이온주입에 의해서 형성하므로, 소자영역에서는 웰의 내부 깊이에 형성되는데 대하여 소자분리 영역에서는 소자분리막 바로아래에 형성할 수가 있다. 따라서, 고농도 불순물층은 P웰중에 형성되는 N형 기생트랜지스터의 동작을 막는 채널스톱퍼로서도 기능할 수가 있다.
또한, 고농도 불순물의 형성공정을 추가함으로써, 리소그래피공정, 이온주입공정, 에싱공정의 3공정의 추가되나, 종래의 채널스톱퍼 형성공정의 3공정을 삭제할 수가 있으므로, 전체의 제조공정수를 증가함이 없이, 소스/드레인 확산층과 N웰사이의 펀치스루 N형 기생 트랜지스터의 동작을 방지할 수가 있다. 즉, 상기의 프로세스에서는 소자 분리, 트리플웰의 형성, 트랜지스터의 한계치전압제어, 채널스톱, 펀치스루 방지를 4회의 리소그래피공정으로 실현할 수가 있다.
또한, 상기 실시예에서는, 통상의 N웰과 P웰외에 N웰중의 P웰을 형성하는 반도체 장치의 제조방법에 대하여 나타냈으나 P웰중에 N웰을 가지는 트리플웰을 형성하는 반도체 장치의 제조방법에 적용할 수 도 있다.
또, 웰의 형성과 소자분리막 형성과를 다른 공정으로하여, 웰을 형성하기 위한 불순물 드라이브인확산한 후에 열산화에 의해서 소자 분리막 26을 형성했으나, 동일한 확산로(擴散露)에 있어서, 드라이브인 확산과 소자분리막 형성을 연속하여 행하여도 좋다. 이 경우, 확산에서 산화로 바꿀때에 로의 온도와 분위기를 바꿈으로써 달성된다. 또, 산화에 수반한 불순물 확산만으로 충분히 웰을 형성할수 있다고 하면, 소자분리막 형성공정만을 행하고, 웰형성 공정을 생략하여도 좋다. 이와 같은, 프로세스를 사용할 수가 있으면 전체의 처리시간이 단축되므로 장치의 펀치스루가 향상하고, 제조비용을 저하할 수 있다.
다음에 본 발명의 제2의 실시예에 의한 반도체 장치의 제조방법을 제8도 내지 제12도를 사용하여 설명한다.
제8도는 본 실시예에 의한 반도체 장치의 구조를 표시하는 개략 단면도, 제9도내지 제12도는 본 실시예에 의한 반도체 장치으니 제조방법을 표시하는 공정단면도이다.
본 실시예에서는, 제1도에 표시하는 제1의 실시예와 마찬가지로 트랜지스터의 한계치전압을 감소할 목적으로 P웰의 농도를 감소할때에, N웰중의 P웰에 형성한 N형 트랜지스터의 소스/드레인 확산층과, P웰직하의 N웰과의 펀치스루를 방지되는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 실시예에 의한 반도체 장치는, P웰 심부의 농도가 표면농도보다 더 고농도에 형성되어 있는 점에 특징이 있다.
즉, 제8(a)도에 표시한 바와 같이, 실리콘기판 10에는 N웰 20a 20b가 형성되어 있다. 또, N웰 20a 및 20b가 형성되어 있지 않은 영역에는 P웰 22a가 형성되고, N웰 20b중에는 P웰22b가 형성되어 있다. 여기서, N웰 20b중에 형성된 P웰 22b에서의 불순물 프로파일은 제8(b)도에 표시하는 바와 같이, 기판표면 보다 더 기판 내부의 쪽이 높아지도록 형성되어 있다.
다음에, 본 실시예에 의한 반도체 장치의 제조방법을 설명한다.
먼저, 비저항 10[Ω-cm]의 P형(100)실리콘 기판 10상에 막두께 약 5nm의 열산화막 12를 형성한 후, 화학기상성장(CVD)법으로 막두께 약 100nm의 실리콘 질화막 14를 퇴적한다. 이어서, 리소그래피공정 및 에칭공정에 의해서 퇴적한 실리콘 질화막 14를 소자분리 패턴에 패터닝한다(제9(a)도).
이어서, 선택적으로 형성한 레지스트 16을 마스크로하여 N웰을 형성하는 영역에 P이온을 180keV 의 에너지로 1×1013cm-2의 도즈량을 1MeV의 에너지로 1×1013cm-2의 도즈량을 연속하여 이온주입한다.
여기서, N웰형성을 위한 주입량은 N웰중에 형성되는 P형 기생트랜지스터의 필드한계치 전압이 충분히 확보될 수 있도록 설정되어 있다.
한, 이와 같이 저에너지와 고에너지의 이온주입에 의해서 N웰을 형성하고, 기판내부의 불순물 농도를 높게하면, 드라이브인 확산에 의해서 깊은 웰을 형성하지 않아도 좋다(제9(b)도).
레지스트 16을 제거한 후, 선택적으로 형성한 레지스트 18을 마스크로하여 P웰을 형성하는 영역에 B이온을 140keV의 에너지로 7×1012cm-2의 도즈량을 400keV의 에너지로 1×1013cm-2의 도즈량을 연속하여 이온주입한다(제10(a)도). 여기서, P웰형성을 위한 주입량은 한계치전압 제어시에 N웰 20a중에 형성되는 P형 트랜지스터의 한계치전압이 소망의 값이 되는 도즈량과 동등한 도즈량을 P웰 22a영역에 주입했을때에 P웰 22a중에 형성되는 N형 트랜지스터의 한계치전압이 소망의 값이 되도록 설정되어 있다.
이와 같이 하여 저에너지의 이온주입과 고에너지의 이온주입과를 조합하여 웰의 형성을 행함으로써, 기판내부의 농도가 높은 웰을 용이하게 형성할 수가 있다.
레지스트 18을 제거한 후, 주입한 B와 P 를 활성화하기 위한 열처리를 행하고, N웰 20a, P웰 22a 및 N웰 20중에 형성된 P웰 22b의 3종류의 웰을 형성한다(제10(b)도).
이어서, 선택적으로 형성된 레지스트 32와 패터닝된 실리콘 질화막 14를 마스크로 하여 5×1013cm-2의 도즈량의 B이온을 18keV의 가속에너지로 이온주입하고, N형 기생트랜지스터의 동작을 방지하기 위한 채널 스톱을 행한다(제11(a)도).
레지스트 32를 제거한 후, 패터닝된 실리콘 질화막 14를 마스크로하여 습식 분위기중에서 열산화를 하고, 막두께 약 350nm의 소자분리막 24를 국소작으로 형성하고, 실리콘 질화막 14를 에칭에 의해서 제거한다. 산화와 동시에 P웰 22a, 22b중의 소자분리막 24바로아래에는 채널스톱 34가 형성된다.
이어서, N웰 20a중에 형성되는 P형 트랜지스터 P웰 22a중에 형성되는 N형 트랜지스터 및 N웰 20b중의 P웰 22b중에 형성되는 N형 트랜지스터의 한계치전압이 소망의 값이 되도록 2×1012cm-2의 도즈량의 B이온을 18keV의 가속에너지로 이온주입한다(제11(b)도).
그후, 예를들면 제1의 실시예에서 설명한 제6도 및 제7도의 공정과 마찬가지로 하여, 통상의 MOS트랜지스터의 형성 프로세스에 의해서 트랜지스터를 형성하면 N웰 20a중의 P형 트랜지스터 48, P웰 22a중의 N형 트랜지스터의 50 및 N웰 20b중의 P웰 22b중의 N형 트랜지스터 52의 3종류의 트랜지스터를 형성할 수가 있다(제12도).
이와 같이, 본 실시예에 의하면 트리플웰을 형성하는 반도체 장치의 제조방법에 있어서, 웰을 형성할때에, 저에너지에 의한 이온주입과 고에너지에 의한 이온주입과를 조합하여 기판내부 만큼 불순물농도가 높은 에너지를 형성했으므로 트랜지스터의 한계치전압을 낮게 하기 위하여 P웰의 표면농도를 감소할 필요가 있던 경우에도 웰의 표면농도를 증가하는 일이없이 독립하여 웰의 깊은 영역의 농도를 증가할 수가 있다. 이에 의하여, N웰중의 P웰에 형성한 N형 트랜지스터의 소스/드레인 확산층 또는 다른 고농도 확산층과 N웰사이의 펀치스루를 방지할 수가 있다.
또한, 종래의 반도체 장치의 제조방법에 대하여는 웰을 형성할때에 고에너지에 의한 이온주입 공정이 삽입될뿐이기 때문에 리소그래피 공정은 증가하지 않고, 즉, 소자분리 트리플웰의 형성, 트랜지스터의 한계치 전압제어, 채널스톱, 펀치스루 방지를 4회의 리소 그래피 공정으로 실현할 수가 있다.
또한, 상기 실시예에서는 통상의 N웰과 P웰외에 N웰중의 P웰을 형성하는 반도체 장치의 제조방법에 대하여 나타냈으나, P웰중의 N웰을 가지는 트리플 웰의 형성 ㅍ로세스에 적용할 수도 있다.
또한, 상기 실시예에서는 N웰의 형성에 있어서도 저에너지이온 주입과 고에너지 이온주입을 사용하여 드라이브인 공정을 생략 했으나, 통상의 저에너지 이온주입에 드라이브인을 행하여 N웰을 형성하여도 좋다.
다음에, 본 발명의 제3의 실시예에 의한 반도체 장치의 제조방법을 제13도 내지 제19도를 사용하여 설명한다.
제13도는 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략단면도, 제14도 내지 제15도는 본 실시예에 의한 트리플 웰에 있어서의 불순물 분포를 나타내는 도, 제16도 내지 제19도는 본 실시예에 의한 반도체 장치의 제조방법을 표시한 공정 단면도이다.
본 실시예에서는 고에너지 이온주입을 사용하여 트리플 웰을 형성하는 반도체 장치의 제조방법에 있어서, 웰의 형성과 채널스톱을 동시에 행하고, 종래보다 더 적은 리소그래피 공정으로 실현되는 반도체 장치 및 그 제조방법을 제공하는 것이다.
즉, 제13도에 도시하는 바와 같이, 실리콘 기판 10에는 N웰 20a, 20b가 형성되어 있다. 또한, N웰 20a 및 20b가 형성되어 있지 않은 영역에는 P웰 22a가 형성되고, N웰 20b중에는 P웰 22b가 형성되어 있다. 이와 같은 트리플 웰에 있어서, N웰 20a, 20b는 2회의 이온주입에 의해서 형성되고, 2개의 피크를 갖는 불순물 농도분포를 가지고 있다(제14(a)도). P웰 22a, 22b는 기판의 내부에 피크를 갖는 불순물 농도 분포를 가지고 있다(제14(b)도, 제14(c)도). 다시금, P웰 22a, 22b는 소자영역에서는 기판내부에 불순물 농도의 피크를 가지지만(제15(a)도), 소자분포 영역에서는 불순물 농도의 피크가 거의 소자분리막 바로아래로 되도록 형성되어 있다(제15(b)도).
다음에, 본 실시예에 의한 반도체 장치의 제조방법을 설명한다.
먼저, 비저항 10[Ω-cm]의 P형(100)실리콘 기판 10상에 막두께 약 5nm의 열산화막 12를 형성한 후, 화학 기상성장(CVD)법으로 막두께 약 100nm의 실리콘 질화막 14를 퇴적한다. 이어서, 리소그래피 공정 및 에칭공정에 의해 퇴적한 실리콘 질화막 14를 소자 분리 패턴으로 패터닝한다(제16(a)도).
레지스트를 제거한 후, 패터닝된 실리콘 질화막 14를 마스크로 하여 습식 분위중으로 열산화를 행하고, 막 두께 약 350nm의 소자분리막 24를 국소적으로 형성하고, 실리콘 질화막 14를 에칭에 의해서 제거한다(제16(b)도).
이어서, 선택적으로 형성한 레지스트 16을 마스크로하여 N웰을 형성하는 영역에, P이온을 800keV의 에너지로 2×1013cm-2의 도즈량을 250keV의 에너지로 5×1012cm-2의 도즈량을 연속하여 이온주입한다. 여기서, N웰 형성하기 위한 주입량은 N웰중에 형성되는 P형 기생 트랜지스터의 필드 한계치 전압이 충분히 확보 되도록 설정되어 있다. 또한, 고에너지의 이온주입에 의해 N웰을 형성하면, 실리콘기판의 내부에 고농도 영역을 가지는 웰을 형성될 수 있으므로 드라이브인 확산을 행할 필요가 없다(제17(a)도).
레지스트 16을 제거한 후, 선택적으로 형성한 레지스트 18을 마스크로서 P웰을 형성하는 영역에 B이온을 120keV의 에너지로 2×1013cm-2의 도즈량을 이온주입 한다(제17(b)도). 여기서, P웰 형성을 위한 주입량은 한계치전압 제어할때에 N웰 20a중에 형성되는 P형 트랜지스터의 한계치전압이 소망의 값이 되는 도즈량과 동등한 도즈량을 P웰 22a영역에 주입하였을 때, P웰 22a중에 형성되는 N형 트랜지스터의 한계치전압이 소망의 값이 되도록 설정되어 있다. 또한, P웰 영역에의 이온주입후도 드라이브인 확산은 행하지 않는다.
이와 같이 하여, 형성한 P웰 22a, 22b는 제15도에 표시하는 불순물 프로파일로 된다. 즉, 소자분리막의 형성후에 이온주입을 행함과 동시에 드라이브인 확산공정을 행하지 않으므로 소자분리막 직하의 불순물 농도를 충분히 높게 할 수가 있다(제15(b)도). 따라서, N형의 기생트랜지스터의 동작을 방지하기 위한 채널스톱 공정을 삭제 할 수가 있다.
레지스트 18을 제거한 후, N웰 20a에 형성되는 P형 트랜지스터, P웰 22a중에 형성되는 N형 트랜지스터 및 N웰 20b중의 P웰 22b중에 형성되는 N형 트랜지스터의 한계치전압이 소망의 값이 되도록 2×1012cm-2의 도즈량의 B이온을 18keV의 가속에너지로 이온주입한다(제18(a)도). 또한, 주입한 불순물은 후의 프로세스의 게이트산화 공정이나 다른 열처리 공정을 거침으로써 활성화하고, N웰 20a, P웰 22a, N웰 20b중의 P웰 22b를 가지는 트리플 웰이 형성된다(제18(b)도).
그후, 예를들면, 제1의 실시예와 마찬가지로 하여, 통상의 MOS트랜지스터의 형성 프로세스에 의해서 트랜지스터를 형성하려면, N웰 20a중의 P형 트랜지스터 48, P웰 22a중의 N형 트랜지스터 50 및 N웰 20b중의 P웰 22b중의 N형 트랜지스터 52의 3종류의 트랜지스터가 형성된다(제19도).
이와 같이, 본 실시예에 의하면, 고에너지 이온 주입을 포함하는 복수회의 이온주입에 의해서 N웰을 형성하였으므로 드라인핀 확산공정을 생략할 수가 있다. 또한, 이에 의해서 불순물의 횡방향 확산을 최소한으로 억제 할 수 있으므로 웰 간격을 좁게하는등, 소자의 미세화에 유효하다. 더구나, 고 에너지 이온주입을 사용함으로써, 웰심부에 고농도의 불순물층을 형성 할 수 있으므로 래치엎 내성을 향상할 수가 있다.
또한, 소자분리막 형성후에 웰을 형성하고, 웰을 형성한 후에는 드라인핀 확산을 행하지 않으므로 소자분리막 바로아래의 웰농도는 충분히 높고, 채널스톱 공정을 생략할 수가 있다.
또, 트리폴 웰의 형성과 채널스톱을 2회의 리소그래피 공정으로 실현할 수 있으므로, 고에너지 이온주입을 사용하는 종래의 반도체 장치의 제조방법과 비교하여, 리소그래피 공정을 1공정 삭감할 수가 있다.
또, 상기 실시예에서는 통상의 N웰과 P웰외에, N웰중의 P웰을 형성하는 반도체 장치의 제조방법에 대하여 나타냈으나, P웰중의 N웰을 가지는 트리플 웰의 형성 프로세스에 적용할 수도 있다.
또, 상기 실시예에서는 2회의 이온주입에 의해서 N웰을 1회의 이온주입에 의해서 P웰을 형성했으나, 이온주입을 하는 회수는 상기 실시예에 한정되지 않는다. 예를들면, 트랜지스터의 단 채널화에 수반하는 소스/드레인 사이의 펀치스루를 방지하기 위한 펀치스루 스토퍼를 추가해도 좋고, 소스/드레인 확산층과 N웰과의 펀치스루가 발생하는 경우에는 제1의 실시예와 마찬가지로 고농도 불순물을 형성하는 이온주입을 추가해도 좋다. 이들을 실현하는데는 웰형성 공정에 있어서, 단순히 이온주입 공정의 추가만으로 달성할 수가 있다.
또, N웰의 형성방법은 상기 실시예에 한정되지 않는다. 예를들면, 소자분리막의 형성전에 이온주입을 행하고, 드라이브인 확산을 행함으로써 N웰을 형성해도 좋다. 이 경우, 불순물 횡방향 확산을 피할 수 없으나 트리플 웰의 형성을 2회의 리소그래피 공정에서 실현할 수 있음과 동시에 소스/드레인 확산측과 N웰과 펀치스루를 방지할 수가 있다.
이상과 같이, 본 발명에 의하면, 트리플 웰을 가지는 반도체 장치에 있어서, 소자영역보다 깊은 영역에 고농도 불순물층을 형성했으므로 트랜지스터의 한계치전압을 낮게 하기 위하여 웰의 농도를 감소한 때에도 웰의 깊은 영역을 독립하여 고농도로 할 수 있으므로 이중 웰에 형성한 트랜지스터의 소스/드레인 확산층과, 이중 웰바깥의 웰과의 펀치스루를 방지 할 수가 있다. 또, 래치엎의 방지에도 효과적이다.
또, 소자분리막 직하에 고농도 불순물을 형성하면, 기생 트랜지스터의 동작을 막는 채널스톱으로서 사용할 수 있다.
또, 이중 웰중의 웰의 불순물 농도분포를 기판표면 보다 기판의 내부에서 높게 했으므로 트랜지스터의 한계치 전압을 낮게하기 위하여 웰의 표면농도를 감소한 때에도 이중 웰에 형성한 트랜지스터의 소스/드레인 확산층과, 이중웰바깥의 웰과의 펀치스루를 방지할 수 가 있다. 또한, 래치엎의 방지에도 효과적이다.
또한, 고에저니 이온주입을 사용하여 웰의 불순물 농도 분포를 기판표면 보다 기판내부에서 높게하면, 웰을 형성하기 위하여는 고온이 드라이브인 확산을 필요로 하지 않으므로 불순물의 횡방향 확산을 제어할 수 있고, 소자의 미세화로 유효하다.
또, 고농도 불순물층을 소자분리막 형성후에 이온주입에 의해서 형성함으로써, 기판내부에 있어서, 용이하게 높은 농도의 영역을 형성 할 수 있으므로, 트랜지스터의 한계치 전압을 낮게 하기 위하여 웰의 표면농도를 감소한 때에도 이중웰에 형성한 트래지스터의 소스/드레인 확산층과, 이중웰바깥의 웰과의 펀치스루를 방지할 수가 있다. 또한 랜치엎의 방지에도 효과적이다.
또한, 고에너지 이온주입을 사용하여 웰의 불순물 농도분포를 기판표면 보다 기판내부에서 높게하면 웰을 형성하기 위하여는 고온의 드라이브인 확산을 필요로 하지 않으므로 불순물의 횡방향 확산을 할수 있고, 소자의 미세화로 유효하다.
또, 고종도 불순물층을 소자분리막 형성후에 이온주입에 의해서 형성함으로써 기판내부에 있어서 용이하게 높은 농도의 영역을 형성할 수 있으므로 트랜지스터의 한계치전압을 낮게 하기 위하여 웰의 농도를 감소한 때에도 웰의 깊은 영역을 독립하여 고농도로 할 수가 있다.
또, 이중웰을 형성할때에, CMOS를 형성할때의 일방의 웰을 동시에 형성하면 웰의 제조프로세스를 간략히 할 수 있다.
또, 고농도 불순물층을 소자 분리막 형성후에 이온주입에 의해서 형성하면 소자분리 영역에서는 고농도 불순물층이 소자분리막 바로아래에 형성되므로 기생트랜지스터의 동작을 막는 채널스톱으로서 기능할 수가 있다.
또 고농도 불순물층의 형성공정을 추가 함으로써, 리소그래피공정, 이온주입 공정, 에싱공정의 3공정이 추가되나, 종래의 채널스톱 형성공정의 3공정을 삭제 할 수가 있으므로 전체의 제조공정수를 증가 함이 없이 이중 웰에 형성된 트랜지스터의 소스/드레인 확산층과 이중 웰바깥의 웰사이의 펀치스루 기생트랜지스터의 동작을 방지할 수가 있다.
또, 이중 웰중의 웰을 형성할때에 저 에너지에 의한 이온주입과 고에너지에 의한 이온주입을 조합시켜서 기판내부 만큼 불순물 농도가 높은 웰을 형성했으므로, 트랜지스터의 한계치전압을 낮게하기 위하여 안의 웰의 표면농도를 감소할 필요가 있는 경우에도 웰의 표면농도를 증가 함이 없이 독립하여 웰의 깊은 영역의 농도를 증가 할 수가 있다. 이에 의해서 이중 웰에 형성한 트래지스터의 소스/드레인 확산층 또는 다른 고농도 확산층과 이중 웰바깥의 웰사이와 펀치스루를 방지할 수가 있다.
또, 고에너지 이온주입을 포함하는 복수회의 이온주입에 의해서 N웰을 형성하면, 드라이브인 확산 공정을 생략할 수가 있다. 이에 의해, 불순물의 횡방향 확산을 최소한으로 억제할 수 있으므로, 웰간격을 좁혀지는등, 소자의 미세화로 유효하다. 더구나, 고에너지 이온주입을 사용함으로써 웰심부에 고농도의 불순물층을 형성될 수 있으므로 래치엎 내성을 향상할 수가 있다.
또, 고에너지 이온주입을 사용하여 소자분리막을 형성한 후에 트리플 웰을 형성 했으므로 드라이브인 확산공정을 생략됨과 동시에 랜치엎 내성을 향상할 수가 있다.
또, 드라이브인 확산을 필요로 하지 않으므로 소자분리막 바로아래의 불순물 농도는 높은채로 유지되고, 웰의 이온주입 공정과 채널스톱 공정을 겸할 수 있으므로 공정합리화에 유효하다.
또, 이중 웰중의 웰을 형성할때에 연속하여 복수회의 이온주입에 의해서 불순물을 도입하면, 기판표면의 농도와 기판내부의 농도를 독립하여 조정되므로 트랜지스터 특성의 경우와 채널스톱의 최적화를 용이하게 행할 수가 있다.
또, 이중 웰바깥의 웰을 형성할때에 연속하여 복수회의 이온주입에 의해서 불순물을 도입하면, 1회의 리소그래피공정으로 다른 웰 및 CMOS의 한쪽의 웰을 형성할 수가 있다. 따라서, 트리플 웰의 형성과 채널스톱을 2회의 리소그래피 공정으로 실현할 수 있으므로 고에너지 이온주입을 사용하는 종래의 반도체 장치의 제조방법과 비교하여 리소그래피 공정을 1공정삭감할 수가 있다.

Claims (13)

  1. 제1의 도전형의 반도체 기판과, 상기 도전체 기판의 주표면의 제1의 영역에 형성된, 제2의 도전형의 제1의 웰과, 상기 반도체 기판의 주표면의, 상기 제1의 영역과는 다른 제2의 영역에 형성된, 상기 제1의 도전형의 제2의 웰과, 상기 제1의 웰내에 형성된 상기 제1의 도전형의 제3의 웰과, 상기 제3의 웰영역에 형성되고, 또한 소자영역의 상기 반도체 기판표면에서 이간된 상기 반도체 기판내부에 형성된, 상기 제1의 도전형의 고농도불순물층을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 고농도 불순물층은 상기 소자영역을 규정하는 소자분리막의 바로아래에 더 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1의 도전형의 반도체 기판과, 상기 반도체 기판의 주표면의 제1의 영역에 형성된, 제2의 도전형의 제1의 웰과, 상기 반도체 기판의 주표면의, 상기 제1의 영역과는 다른 제2의 영역에 형성된, 상기 제1의 도전형의 제2의 웰과, 상기 제1의 웰내에 형성된, 상기 제1의 도전형의 제3의 웰를 가지고, 상기 제3의 웰의 불순물 농도는 상기 반도체 기판표면의 농도 보다도 상기 반도체 기판표면에서 이간한 상기 반도체 기판 내부의 농도가 높은 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1의 웰의 불순물 농도는 상기 반도체 기판표면의 농도보다도 상기 반도체 기판표면에서 이간한 상기 반도체 기판내부의 농도가 높은 것을 특징으로 하는 반도체 장치.
  5. 제1의 도전형의 반도체 기판상에 제1의 개구부를 가지는 제1의 레지스트 래턴을 형성하는 제1의 레지스트 패턴형성 공정과, 상기 제1의 레지스트 패턴을 마스크로 하여 상기 반도체 기판엔 제1의 불순물을 도입하는 제1의 불순물 도입공정과, 상기 제1의 개구부와는 다른 영역에 설치된 제2의 개구부와, 상기 제1의 개구부의 내측의 영역에 설치된 제3의 개구부를 가지는 제2의 레지스트 패턴을 형성하는 제2의 레지스트 패턴형성 공정과, 상기 제2의 레지스트 패턴을 마스크로서 제2의 불순물을 도입하는 제2의 불순물 도입 공정과, 도입한 상기 제1의 불순물 및 상기 제2의 불순물을 활성화하고, 상기 제1의 개구부에 제1의 도전형의 제1의 웰을 상기 제2의 개구부에 제2의 도전형의 제2의 웰을 상기 제3의 개구부에 상기 제1의 웰내에 형성된 상기 제2의 도전형의 제3의 웰을 형성하는 웰형성 공정과, 상기 제3의 개구부와 동등한 영역에 설치된 제4의 개구부를 가지는 제3의 레지스트 패턴을 형성하는 제3의 레지스트 패턴형성 공정과, 제3의 레지스트 패턴을 마스크로하여 상기 제3의 웰영역에 상기 제2의 불순물을 도입하고, 소자영역의 상기 반도체 기판표면에서 이간한 상기 제3의 웰내부에 고농도 불순물층을 형성하는 고농도 불순물층 형성공정과를 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 제3의 레지스트 패턴은 상기 제2의 개구부와 동등한 영역에 설치된 제5의 개구부를 더 가지고, 상기 고농도 불순물층 형성 공정에서는 상기 제3의 레지스트 패턴을 마스크로 하여, 상기 제2의 웰 및 상기 제3의 웰영역에 상기 제2불순물을 도입하고, 소자영역의 상기 반도체 기판표면에서 이간한 상기 제2의 웰 및 상기 제3의 웰내부에 상기 고농도 불순물층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 고농도 불순물충을 상기 소자영역을 규정하는 소자분리막의 바로아래에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1의 도전형의 반도체 기판상에 제1의 개구부를 가지는 제1의 레지스트 패턴을 형성하는 제1의 레지스트 패턴 형성 공정과, 상기 제1의 레지스트 패턴을 마스크로 하여 상기 반도체 기판에 제1의 불순물을 도입하는 제1의 불순물 도입 공정과, 상기 제1의 개구부와는 다른 영역에 설치된 제2읜 개구부와 상기 제1의 개구부의 내측의 영역에 설치된 제3의 개구부를 가지는 제2의 레지스트 패턴을 형성하는 제2의 레지스트 패턴 형성 공정과, 상기 제2의 레지스트 패턴을 마스크로 하여 제2의 불순물을 도입하는 제2의 불순물 도입 공정과, 상기 반도체 기판의 주표면상에 형성되는 복수의 반도체 소자를 전기적으로 분리하는 소자분리막을 형성하는 소자분리막 형성공정과, 도입한 상기 제1의 불순물 및 상기 제2의 불순물을 활성화하고, 상기 제1의 개구부에 제1의 도전형의 제1의 웰을 상기 제2의 개구부에 제2의 도전형의 제2의 웰을 상기 제3의 개구부에 상기 제1의 웰내에 형성한 상기 제2의 도전형의 제3의 웰을 형성하는 웰형성 공정을 가지고, 상기 제2의 불순물 도입 공정은 상기 반도체 기판표면 보다도 상기 반도체 기판 상부에서 상기 제2의 불순물의 농도가 높은 상기 제2의 웰 및 상기 제3의 웰을 형성하도록 가속에너지가 낮고 주입량이 적은 제1의 이온주입 공정과, 가속 에너지가 높고 주입량이 많은 제2의 이온주입 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 제1의 불순물 도입 공정은 상기 반도체 기판표면 보다도 상기 반도체 기판 심부에서 불순물 농도가 높은 상기 제1의 웰을 형성하도록 가속에너지가 낮고, 주입량이 적은 제3의 이온주입 공정과, 가속에너지가 높고 주입량이 많은 제4의 이온주입 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제1의 도전형의 반도체 기판상에 소자영역을 규정하기 위한 소자분리막을 형성하는 소자분리막 형성 공정과, 상기 소자분리막을 형성한 상기 반도체 기판상에 제1의 개구부를 가지는 제1의 레지스트 패턴을 형성하는 제1의 레지스트 패턴 형성공정과, 상기 제1의 레지스트 패턴을 마스크로하여, 상기 반도체 기판에 제1의 불순물을 도입하는 제1의 불순물 도입 공정과, 상기 제1의 영역과는 다른 제2의 영역에 설치된 제2의 개구부와 상기 제1의 개구부의 내측의 영역에 설치된 제3의 개구부를 가지는 제2의 레지스트 패턴을 형성하는 제2의 레지스트 패턴 형성 공정과, 상기 제2의 레지스트 패턴을 마스크로하여, 제2의 불순물을 도입하는 제2의 불순물 도입 공정을 가지고, 상기 제1의 불순물 및 상기 제2의 불순물을 상기 반도체 기판중에 확산하기 위한 열처리를 행하지 않는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제10항에 있어서, 상기 제2의 불순물 도입 공정은 상기 제2의 불순물을 상기 소자분리막 아래에 도입하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제10항 또는 제11항에 있어서, 상기 제2의 불순물 도입 공정은 상기 반도체 기판표면 보다도 상기 반도체 기판 심부에서 상기 제2의 불순물의 농도가 높은 상기 제2의 웰 및 상기 제3의 웰을 형성하도록 가속에너지가 낮고, 주입량이 적은 제1의 이온주입공정과, 가속에너지가 높고, 주입량이 많은 제2의 이온주입 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제10항 내지 제12항에 있어서, 상기 제1의 불순물 도입 공정은 상기 반도체 기판표면 보다도 상기 반도체 기판 심부에서 불순물 농도가 높은 상기 제1의 웰을 형성하도록 가속에너지가 낮고, 주입량이 적은 제3의 이온주입 공정과 가속에너지가 높고 주입량이 많은 제4의 이온주입 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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