JPWO2007063692A1 - セラミック基板、電子装置およびセラミック基板の製造方法 - Google Patents

セラミック基板、電子装置およびセラミック基板の製造方法 Download PDF

Info

Publication number
JPWO2007063692A1
JPWO2007063692A1 JP2007508660A JP2007508660A JPWO2007063692A1 JP WO2007063692 A1 JPWO2007063692 A1 JP WO2007063692A1 JP 2007508660 A JP2007508660 A JP 2007508660A JP 2007508660 A JP2007508660 A JP 2007508660A JP WO2007063692 A1 JPWO2007063692 A1 JP WO2007063692A1
Authority
JP
Japan
Prior art keywords
glass
ceramic substrate
glass layer
ceramic
glass material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007508660A
Other languages
English (en)
Other versions
JP4561831B2 (ja
Inventor
徹 目黒
徹 目黒
龍一郎 和田
龍一郎 和田
齋藤 善史
善史 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2007063692A1 publication Critical patent/JPWO2007063692A1/ja
Application granted granted Critical
Publication of JP4561831B2 publication Critical patent/JP4561831B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/4807Ceramic parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481Insulating layers on insulating parts, with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0183Dielectric layers
    • H05K2201/0195Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099Coating over pads, e.g. solder resist partly over pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/243Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

ヒートサイクルによる導体部への応力集中がなく、かつ、導体部の一部を覆うガラス層がセラミック基板本体への密着性およびめっき耐性に優れた、信頼性の高いセラミック基板、電子装置およびセラミック基板の製造方法を提供する。セラミック基板本体の一方主面に形成された導体部の一部から、セラミック基板本体の一方主面に跨るようにガラス層を配設するとともに、ガラス層を、第1のガラス材料からなる第1のガラス層11と、第1のガラス層上に形成された、第1のガラス層を構成する第1のガラス材料とは異なる第2のガラス材料からなる第2のガラス層12とを備えた2層構造を有し、かつ、第1のガラス材料が第2のガラス材料よりもセラミック基板本体との密着性が良好な材料からなり、第2のガラス材料が第1のガラス材料よりもめっき耐性に優れた材料からなるガラス層13とする。

Description

本願発明はセラミック基板、電子装置およびセラミック基板の製造方法に関し、詳しくは、一方主面に形成された導体部を、はんだを介して実装基板上の実装用ランドに接続することにより実装が行われるセラミック基板、電子装置およびセラミック基板の製造方法に関する。
セラミック基板は、通常、図10に示すように、セラミック基板50の一方主面に形成された導体部であるランド電極51をはんだ52を介して実装基板53の実装用ランド54に接続することにより実装されるように構成されている。
しかしながら、図10のように、セラミック基板50のランド電極51の寸法と、実装基板53の実装用ランド54の寸法がほぼ同じ場合、例えば、製品のヒートサイクル試験時におけるセラミック基板50と、実装基板53の熱膨張係数の差により生じる応力が、ランド電極51の端部に集中し、場合によっては、セラミック基板50に亀裂・クラックCが発生するという問題点がある。
そこで、図11に示すように、ランド電極51の周囲をガラス層55により被覆して、ヒートサイクル試験時の応力集中を緩和し、セラミック基板50への亀裂・クラックの発生や、ランド電極51のマイグレーション不良の発生などを防止できるようにした方法が提案されている(特許文献1参照)。
また、特許文献1には、ガラス層55に用いるガラス材料としては、セラミック基板50を構成するセラミック材料(誘電体セラミック層)に配合したガラス材料を主成分とするガラス材料を用いることが、ガラス層55とセラミック基板50との接着性を高める見地から望ましいことが示されている。
しかしながら、通常のセラミック基板の製造方法によれば、ガラス層55を形成した後に、ランド電極51の表面に、はんだ喰われを防止するためのNiめっき膜や、はんだ付け性を向上させるためのSnめっき膜、接続信頼性などを向上させるためのAuめっき膜などを形成するための種々のめっきが施されることになるため、ガラス材料の種類によっては、ガラス層55のめっき耐性が不十分になりやすく、めっき液の侵食によるピンホールの発生を招くというような問題点がある。
さらに、ガラス層55と、セラミック基板50との接着性を高める見地からセラミック基板50を構成するセラミック層(誘電体層)に配合したガラス材料を主成分とするガラス材料をガラス層55に用いた場合、セラミック層に配合されるガラスは通常電気的特性を重視して選択されたガラスであり、特にめっき耐性などは考慮されていないため、ガラス層55のめっき耐性が不十分になりやすく、めっき液の侵食による問題が重大化しやすいという問題点がある。
特開2002−231860号公報
本願発明は、上記課題を解決するものであり、導体部の一部がガラス材料で覆われているためヒートサイクルによる導体部への応力集中がなく、かつ、導体部の一部を覆うガラス層がセラミック基板本体への密着性およびめっき耐性に優れた、信頼性の高いセラミック基板、それを用いた電子装置、および前記セラミック基板の製造方法を提供することを目的とする。
上記課題を解決するために、本願請求項1のセラミック基板は、
セラミック基板本体と、
前記セラミック基板本体の一方主面に形成された導体部の一部から、前記セラミック基板本体の前記一方主面に跨るように配設されたガラス層と
を備え、
前記ガラス層が、
前記導体部の一部から、前記セラミック基板本体の前記一方主面に跨るように配設された、第1のガラス材料からなる第1のガラス層と、
前記第1のガラス層上に形成された、前記第1のガラス層を構成する第1のガラス材料とは異なる第2のガラス材料からなる第2のガラス層とを備え、
前記第1のガラス材料は前記第2のガラス材料よりも前記セラミック基板本体との密着性が良好な材料であり、前記第2のガラス材料は前記第1のガラス材料よりもめっき耐性に優れた材料であること
を特徴としている。
また、請求項2のセラミック基板は、請求項1の発明の構成において、
前記セラミック基板本体を構成するセラミックがガラスを含有し、かつ、
前記第1のガラス材料が、前記セラミック基板本体を構成するセラミックに含まれているガラスと同じ系のガラス材料であるとともに、
前記第2のガラス材料が、前記第1のガラス材料よりもめっき液に溶出しにくいガラス材料であること
を特徴としている。
また、請求項3のセラミック基板は、請求項1または2の発明の構成において、前記ガラス層が、前記セラミック基板本体の一方主面に形成された前記導体部の外周を覆うように形成されていることを特徴としている。
また、請求項4のセラミック基板は、請求項1〜3のいずれかの発明の構成において、前記第2のガラス層が、前記第1のガラス層全体を覆うように形成されていることを特徴としている。
また、請求項5のセラミック基板は、請求項1〜4のいずれかの発明の構成において、前記第1のガラス材料が、ホウケイ酸系ガラスを含むものであり、前記第2のガラス材料が、Si、B、およびZnを主成分とするガラスを含むものであることを特徴としている。
また、請求項6のセラミック基板は、請求項1〜5のいずれかの発明の構成において、前記導体部の表面にめっき膜が形成されていることを特徴としている。
また、本願請求項7の電子装置は、請求項1〜6のいずれかに記載のセラミック基板の前記導体部が、はんだを介して実装基板に接続されていることを特徴としている。
また、本願請求項8のセラミック基板の製造方法は、
複数のセラミックグリーンシートが積層された積層体の一方主面に導体部が形成され、前記導体部の一部から、前記積層体の前記一方主面に跨るように第1のガラス材料からなる第1のガラス層が形成され、前記第1のガラス層上に、前記第1のガラス層を構成する前記第1のガラス材料とは異なる第2のガラス材料からなる第2のガラス層が形成された構造を有し、前記第1のガラス材料は前記第2のガラス材料よりも前記セラミック基板本体との密着性が良好な材料からなり、前記第2のガラス材料は前記第1のガラス材料よりもめっき耐性に優れた材料からなる、未焼成のセラミック積層体を形成する工程と、
前記未焼成のセラミック積層体を焼成する工程と
を具備することを特徴としている。
また、請求項9のセラミック基板の製造方法は、請求項8の発明の構成において、前記導体部の外周を覆うように第1のガラス層を形成することを特徴としている。
また、請求項10のセラミック基板の製造方法は、請求項8または9の発明の構成において、前記第1のガラス層全体を覆うように前記第2のガラス層を形成することを特徴としている。
また、請求項11のセラミック基板の製造方法は、請求項8〜10のいずれかの発明の構成において、前記セラミック積層体を焼成する工程において、前記セラミック積層体の少なくとも一方主面上に、前記セラミック積層体を焼成する温度では実質的に焼結しないセラミック材料からなる収縮抑制用グリーンシートを配置した状態で前記セラミック積層体の焼成を行うことを特徴としている。
また、請求項12のセラミック基板の製造方法は、請求項8〜11のいずれかの発明の構成において、前記セラミック積層体を焼成する工程の後に、前記導体部の表面にめっき膜を形成する工程を備えることを特徴としている。
本願請求項1のセラミック基板は、セラミック基板本体の一方主面に形成された導体部の一部から、セラミック基板本体の一方主面に跨るようにガラス層を配設するとともに、ガラス層を、導体部の一部から、セラミック基板本体の一方主面に跨るように配設された、第1のガラス材料からなる第1のガラス層と、第1のガラス層上に形成された、第1のガラス層を構成する第1のガラス材料とは異なる第2のガラス材料からなる第2のガラス層とを備え、第1のガラス材料は第2のガラス材料よりもセラミック基板本体との密着性が良好な材料であり、第2のガラス材料は第1のガラス材料よりもめっき耐性に優れた材料であるような構成としているので、例えば、第1のガラス層として、セラミック基板本体への密着性が良好なガラス層を形成し、この第1のガラス層上に、第2のガラス層として、第1のガラス層よりもめっき耐性に優れたガラス層を形成することにより、導体部の一部がガラス材料で覆われているためヒートサイクルによる導体部への応力集中がなく、かつ、導体部の一部を覆うガラス層が、セラミック基板本体への密着性およびめっき耐性に優れた信頼性の高いセラミック基板を確実に得ることが可能になる。
また、請求項2のセラミック基板のように、請求項1の発明の構成において、セラミック基板本体を構成するセラミックがガラスを含有している場合に、第1のガラス材料として、セラミック基板本体を構成するセラミックに含まれているガラスと同じ系のガラス材料を用い、第2のガラス材料として、めっき液に溶出しにくいガラス材料を用いるようにした場合、より確実に、導体部の一部を覆うように配設されるガラス層がセラミック基板本体への密着性およびめっき耐性に優れた、信頼性の高いセラミック基板を得ることが可能になり、本願発明をさらに実効あらしめることができる。
なお、第2のガラス材料、すなわち、めっき液に溶出しにくいガラス材料としては、Znの含有量が多く、例えば、10重量%以上の割合でZnを含むガラス材料や、Srを7重量%以上含有するガラス材料、さらには、Zn−Al−Ba−Si−Sr−Zr−Ca−Mg−Ti系ガラスなどを用いることが可能である。これらのガラス材料は、特に中性のめっき液を用いる場合のめっき耐性に優れている。
また、請求項3のセラミック基板のように、請求項1または2の発明の構成において、ガラス層を、セラミック基板本体の一方主面に形成された導体部の外周を覆うように形成するようにした場合、特に応力が集中しやすい導体部の周辺部をガラス層により被覆して、応力の集中を効率よく抑制、防止することが可能になり、本願発明を実効あらしめることができる。
また、請求項4のセラミック基板のように、請求項1〜3のいずれかの発明の構成において、第2のガラス層を、第1のガラス層全体を覆うように形成するようにした場合、表面にめっき耐性に優れた第2のガラス層のみが露出した構成とすることが可能になり、めっき浸食のない、より信頼性の高いセラミック基板を得ることが可能になる。
また、請求項5のセラミック基板のように、請求項1〜4のいずれかの発明の構成において、第1のガラス材料として、ホウケイ酸系ガラスを含むものを用い、第2のガラス材料として、Si、B、およびZnを主成分とするガラスを含むものを用いることにより、さらにセラミック基板本体との密着性およびめっき耐性に優れたガラス層を備えた、より信頼性の高いセラミック基板を得ることが可能になる。
また、請求項6のセラミック基板のように、請求項1〜5のいずれかの発明の構成において、導体部の表面にめっき膜が形成されているような構成とした場合、例えば、めっき膜によりはんだ付け性や電気的接続信頼性などの特性を向上させることが可能になるため、所望の特性を備えたセラミック基板をより確実に得ることが可能になり、有意義である。
また、本願請求項7の電子装置は、請求項1〜6のいずれかに記載のセラミック基板の導体部が、はんだを介して実装基板に確実に接続されており、かつ、セラミック基板の導体部の一部が2層構造のガラス層により被覆されているので、セラミック基板本体との密着性およびめっき耐性に優れているため、信頼性の高いセラミック基板が実装基板上に搭載された信頼性の高い電子装置を得ることが可能になる。
また、本願請求項8のセラミック基板の製造方法は、複数のセラミックグリーンシートが積層された積層体の一方主面に導体部が形成され、導体部の一部から、積層体の一方主面に跨るように第1のガラス材料からなる第1のガラス層が形成され、第1のガラス層上に、第1のガラス層を構成する第1のガラス材料とは異なる第2のガラス材料からなる第2のガラス層が形成された構造を有し、第1のガラス材料は第2のガラス材料よりもセラミック基板本体との密着性が良好な材料からなり、第2のガラス材料は第1のガラス材料よりもめっき耐性に優れた材料からなる、未焼成のセラミック積層体を形成する工程と、未焼成のセラミック積層体を焼成する工程とを備えているので、セラミック基板本体と、セラミック基板本体の一方主面に形成された導体部の一部から、セラミック基板本体の一方主面に跨るように配設された、第1ガラス層および第2ガラス層を備えた2層構造のガラス層を備え、導体部の一部を覆うガラス層が、セラミック基板本体への密着性およびめっき耐性に優れた信頼性の高いセラミック基板を効率よくしかも確実に製造することが可能になる。
なお、この本願請求項8のセラミック基板の製造方法により、本願請求項1〜6のセラミック基板を効率よく製造することができる。
また、請求項9のセラミック基板の製造方法のように、請求項8の発明の構成において、導体部の外周を覆うように第1のガラス層を形成するようにした場合、特に応力が集中しやすい導体部の周辺部をガラス層により被覆して、応力の集中を効率よく抑制、防止することが可能になり、本願発明を実効あらしめることができる。
また、請求項10のセラミック基板の製造方法のように、請求項8または9の発明の構成において、第1のガラス層全体を覆うように第2のガラス層を形成するようにした場合、表面に第1のガラス層よりもめっき耐性に優れた第2のガラス層のみが露出した構成とすることが可能になり、めっき浸食のない、より信頼性の高いセラミック基板を得ることが可能になる。
また、請求項11のセラミック基板の製造方法のように、請求項8〜10のいずれかの発明の構成において、セラミック積層体を焼成する工程において、セラミック積層体の少なくとも一方主面上に、セラミック積層体を焼成する温度では実質的に焼結しないセラミック材料からなる収縮抑制用グリーンシートを配置した状態でセラミック積層体を焼成するようにした場合、焼成工程において、セラミック積層体の主面に平行な方向への収縮を抑制、防止しつつセラミック積層体を焼成することが可能になり、所望の特性を備えた信頼性の高いセラミック基板をより確実に製造することが可能になる。
また、請求項12のセラミック基板の製造方法のように、請求項8〜11のいずれかの発明の構成において、セラミック積層体を焼成する工程の後に、導体部の表面にめっき膜を形成するようにした場合、例えば、めっき膜によりはんだ付け性や電気的接続信頼性などの特性を向上させることが可能になるため、所望の特性を備えたセラミック基板をより確実に製造することが可能になり、有意義である。
本願発明の一実施例にかかるセラミック基板の、導体部が配設された一方主面を示す図である。 (a)は、本願発明の一実施例にかかるセラミック基板の導体部およびその近傍部を拡大して示す断面図、(b),(c)は、他の例にかかるセラミック基板の導体部およびその近傍部を拡大して示す断面図である。 本願発明の一実施例にかかるセラミック基板の構成を示す断面図である。 本願発明の一実施例にかかるセラミック基板に表面実装部品を実装した後、封止用樹脂にて封止した状態を示す図である。 表面実装部品を実装した後、封止用樹脂にて封止した状態のセラミック基板(回路基板)を実装基板であるエポキシ樹脂基板にはんだ実装した状態を示す図である。 マイグレーション評価試験に供するため作製したセラミック基板を示す図である。 本願発明のセラミック基板の製造工程において、ランド電極となる導体部を形成する方法を説明する図である。 (a),(b),(c)は、導体部およびガラス層を形成する他の方法を示す図である。 (a),(b),(c)は、本願発明のセラミック基板において、導体部の一部を覆うように配設されるガラス層の配設態様を示す図である。 従来のセラミック基板の一方主面に形成されたランド電極をはんだを介して実装基板の実装用ランドに接続した状態を示す図である。 従来の他のセラミック基板のランド電極およびその近傍の構造を示す図である。
符号の説明
1 セラミック基板本体
1a 一方主面
1b 他方主面
10 セラミック基板
10a 回路基板
10b セラミック基板
11 第1のガラス層
12 第2のガラス層
13 ガラス層
14 導体部(ランド電極)
15,16 表面実装部品
17 封止用樹脂
18 はんだ
19 めっき膜
21 回路形成用の面内導体
22 層間接続用のビアホール
23 表面導体
31 エポキシ樹脂基板
32 実装用ランド
41a,41b くし型電極
43 支持体
以下に本願発明の実施例を示して、本願発明の特徴とするところをさらに詳しく説明する。
まず、本願発明におけるセラミック基板の製造方法について以下に説明する。
[セラミック基板の作製]
(a)SiO2、Al23、B23、およびCaOを混合した結晶化ガラス粉末と、アルミナ粉末を等重量比率で混合して混合粉末を得た。
(b)それから、得られた混合粉末100重量部に、ポリビニルブチラール15重量部、イソプロピルアルコール40重量部、およびトロール20重量部を加え、ボールミルで24時間混合してスラリーとした。
(c)このスラリーをドクターブレード法により延ばして厚さ120μmのセラミックグリーンシートを作製した。
(d)また、ヒートサイクル評価用基板として、上記(c)の工程で作製したセラミックグリーンシートの各層に、必要に応じて層間接続用の貫通孔の形成加工、および該貫通孔への導電性ペーストの充填を行うとともに、セラミックグリーンシートの表面に、面内導体となる導電性ペーストの印刷を行った。
上記の貫通孔に充填する導電性ペーストおよび面内導体用の導電性ペーストとしては、いずれも、Ag粉末83重量%、プロピレングリコールフェニルエーテル・テキサノール15重量%、エチルセルロース2重量%を混合することにより作製した導電性ペーストを用いた。ただし、なお、貫通孔に充填する導電性ペーストと面内導体用の導電性ペーストを異なる種類のものとすることも可能である。
なお、面内導体は、厚みが20μmとなるようにした。
(e)また、ランド電極となる導体部を形成すべき、表層用のセラミックグリーンシートについては、必要に応じて層間接続用の貫通孔の形成加工、および該貫通孔への導電性ペーストの充填を行った後、表面に、ランド電極となる導体部用の導電性ペーストを印刷した。なお、導体部用の導電性ペーストとしては、上記(d)の工程で用いた導電性ペーストと同じ導電性ペーストを用いた。
ただし、上記(d)の工程で用いた導電性ペーストと異なる種類の導電性ペーストを用いることも可能である。
また、貫通孔に充填される導電性ペーストと面内導体用の導電性ペーストを、異なる種類のものとすることも可能である。
なお、導体部は、導電性ペーストを用いて形成する場合に限られるものではなく、金属箔を用いて形成することも可能である。
(f)それから、導体部の一部から表層用のセラミックグリーンシートに跨るようにセラミックグリーンシートに含まれるガラス材料と同成分のガラス材料をペースト化したガラスペーストを印刷して、第1のガラス層を形成した。
この実施例では、セラミック基板本体を構成するセラミックに配合するガラスとして、SiO2、Al23、B23、およびCaOを混合した結晶化ガラスが用いられていることから、第1のガラス層用のガラスとして、この結晶化ガラスと同じガラス、すなわち、SiO2、Al23、B23、およびCaOを以下の割合で混合した結晶化ガラスを用いた。なお、この第1のガラス層用のガラスは、後述の第2のガラス層用のガラスよりも、セラミック基板本体への密着性に優れたガラスである。
SiO2 :43重量%
Al23 : 8重量%
23 : 6重量%
CaO :43重量%
そして、このガラス粉末53.2重量%とアルミナ粉末46.8重量%の合計100重量部に対して、ジブチルカルビトール30重量部、エチルセルロース15重量部を混合して、第1のガラス層用のガラスペーストを作製した。
なお、第1のガラス層用のガラスペーストとしては、ジブチルカルビトールに代えて、プロピレングリコールフェニルエーテル・テキサノールを混合して作製したものを用いることも可能である。
そして、上記のガラスペーストを印刷して、焼成後の厚みが8μmとなるような第1のガラス層を形成した。
第1のガラス層の厚み(焼成後の厚み)は通常5〜10μmであることが好ましい。第1のガラス層の厚みが5μm未満の場合、膜中の空孔(ポア)が多くなり、ポーラスになるため好ましくない。また、第1のガラス層の厚みが10μmを超えると、導体部(電極)との段差が大きくなり、層剥離の原因となるため好ましくない。
また、第1のガラス層用のガラス材料として、SiO2−Al23−B23−CaO系ガラスを用いる場合、通常は、
SiO2 :28〜44重量%
Al23 :0〜20重量%
23 :0〜17.5重量%
CaO :36〜50重量%
の範囲の組成のものを用いることが好ましい。
また、第1のガラス層用のガラス材料としては、上記のガラス材料以外にも、SiO2−B23−BaO系ガラス、SiO2−B23−K24系ガラスなどを用いることが可能である。
(g)さらに第1のガラス層上に、SiO2、Al23、ZnOを主成分とするガラス材料をペースト化したガラスペーストを印刷して、第2のガラス層を形成した。
第2のガラス層用のガラス材料としては、めっき耐性に優れているもの、例えば、Znを10%以上含むガラス材料を用いることが好ましい。
第2のガラス層用のガラス材料としては、第1のガラス層との密着性に優れるものがより好ましい。例えば、第1のガラス層用のガラス材料にCaが含まれている場合、Caはめっき液に溶解しやすいため第2のガラス層用のガラス材料として用いることはできないが、Caと同属元素でありCaよりもめっき耐性の高いZnを用いることにより、めっき耐性に優れ、かつ、第1のガラス層との密着性にも優れた第2のガラス層を形成することができる。
なお、第2のガラス層用のガラス材料としては、その他にも、Srを7%以上含むものを用いることができる。Srをガラスの結晶中に取り込ませることにより、めっき液に溶解しにくいガラスを作製することができる。また、Zn−Al−Ba−Si−Sr−Zr−Ca−Mg−Ti系ガラスなどを用いることができる。
この実施例では、第2のガラス層用のガラスペーストとして、SiO2、Al23、およびZnOを、
SiO2 :50重量部
Al23:28重量部
ZnO :22重量部
の割合で配合したガラス粉末79重量%、プロピレングリコールフェニルエーテル・テキサノール5重量%、エチルセルロース16重量%、を混合して作製したガラスペーストを用いた。
なお、この第2のガラス層用のガラスペーストは、上述の第1のガラス層よりもめっき耐性に優れた第2のガラス層を形成することができるものである。
そして、上記のガラスペーストを印刷して、焼成後の厚みが15μmとなるような第2のガラス層を形成した。
なお、第2のガラス層の厚み(焼成後の厚み)は、通常10〜20μmであることが好ましい。第2のガラス層の厚みが10μm未満の場合、膜中の空孔(ポア)が多くなり、ポーラスになるため好ましくない。また、第2のガラス層の厚みが20μmを超えると、後述する転写法により導体部、第1および第2のガラス層を形成する場合における、第1のガラス層を形成するためのガラスペーストを、第2のガラス層上に印刷する際のニジミの増大を招いたり、ガラス層を形成した後に導体部用の導電性ペーストを充填する際の、導電性ペーストの充填性が悪化するなどの問題点がある。
なお、第1のガラス層と、第2のガラス層の合計厚みは、15〜30μmの範囲とすることが好ましい。第1のガラス層と、第2のガラス層の合計厚みが15μm未満になると、ガラス層中の空孔による耐環境試験性が劣悪し、また、30μmを超えると、めっき膜のつきまわり性の低下や、実装不良を招くため、好ましくない。
(h)それから、上記加工を施したセラミックグリーンシートを適宜組み合わせて積層し、積層数が10層の積層体を形成した後、圧力50MPa、温度60℃で加圧密着させて未焼成のセラミック積層体を得た。
(i)次に、この未焼成のセラミック積層体をアルミナ板よりなるトレー上に置き、温度600℃で3時間加熱した後、温度900℃で1時間加熱することによりセラミックを焼結させた。
なお、未焼成のセラミック積層体を焼成する際に、セラミック積層体を焼成する工程において、セラミック積層体の一方主面または両主面に、セラミックグリーンシートを構成するセラミックの焼結温度では実質的に焼結しないセラミック材料からなる収縮抑制用グリーンシートを配置した状態でセラミック積層体を焼成することも可能である。その場合、焼成工程において、セラミック積層体の主面に平行な方向への収縮を防止しつつセラミック積層体を焼成することが可能になる。
(j)その後、ランド電極となる導体部の表面に5μm厚のNiめっきを施し、さらにその上に0.4μm厚のAuめっきを施すことにより、多層構造でランド電極となる導体部の外周部がすべて第1のガラス層および第2のガラス層を備えた2層構造のガラス層により被覆された構造を有するセラミック基板を得た。
なお、図1は、上述の方法で作製したセラミック基板の、導体部が配設された一方主面を示す図であり、図2(a)は本実施例の導体部およびその近傍部を拡大して示す断面図である。
この実施例では、図1および図2(a)に示すように、セラミック基板本体1の一方主面1aの周辺部に、外周全体が第1のガラス層11,第2のガラス層12からなる2層構造のガラス層13により被覆された導体部(ランド電極)14が複数配設されたセラミック基板10を作製した。
なお、図2(a)に示すように、導体部14の表面が、その周辺部の第2のガラス層12と同じ高さとなっているが、このような構成とすることは、例えば、導体部14を押しつけながら第1および第2のガラス層11,12を形成したり、第1および第2のガラス層11,12を形成した後、さらに、導体部14を形成するための導電性ペーストを塗布したりすることにより可能になる。
また、導体部およびその近傍部の形状は、上記の構成に限られるものではなく、以下に説明するような構成とすることも可能である。
例えば、図2(b)に示すように、導体部14の表面が、その周辺部の第1および第2のガラス層11,12より低い位置に形成されていてもよい。
また、図2(c)に示すように、第2のガラス層12の表面のほぼ全面が導体部14の表面と同じ高さに形成されていてもよい。
また、導体部14の表面にはめっき膜19が形成されることになるが、その場合に、図2(a),(c)に示すように、めっき膜19が第2のガラス層12の表面より高くなるように形成されると、実装基板との導通をより確実に得ることができて好ましい。
なお、図2(b)においては、めっき膜19は第2のガラス層12の表面より低い位置に形成されているが、第2のガラス層12の表面と同じ高さまでめっき膜を形成してもよく、また、それ以上の高さになるように形成してもよい。
また、めっき膜19を形成する前に、第2のガラス層12の表面と同じ高さになるように導体部14を形成する(図2(c)参照)ために、さらに導電性ペーストを塗布して厚い導体部14を形成した後に、図2(c)に示すようにめっき膜19を形成してもよい。
また、図3は上述の方法で作製したセラミック基板の構造を示す断面図である。図3に示すように、このセラミック基板10は、セラミック基板本体1の内部に回路形成用の面内導体21、面内導体21の層間接続用のビアホール22を備え、かつ、セラミック基板本体1の上面側に表面導体23などを備えているとともに、一方主面(図3では下面)1aには、外周が第1のガラス層11,第2のガラス層12からなる2層構造のガラス層13により被覆された導体部(ランド電極)14が複数配設された構造を有している。
[特性の評価]
<1>クラックの発生率
上述のようにして作製したセラミック基板本体1の他方主面1bに、図4に示すように、必要な表面実装部品15,16をはんだ実装した後、エポキシ樹脂を主成分とする封止用樹脂17にて封止することにより、所定の回路基板10a、すなわち、表面実装部品15,16が実装され、封止用樹脂17にて封止されたセラミック基板10を得た。
それから、図5に示すように、この回路基板10aの、ランド電極(導体部)14が形成され、ガラス層13が配設された一方主面1aを、実装基板であるエポキシ樹脂基板31にはんだ実装し、回路基板10aのランド電極14を、エポキシ樹脂基板31の実装用ランド32に接続する。
それから、回路基板10aが実装されたエポキシ樹脂基板31を、−55℃から125℃の範囲の条件で、400サイクルの負荷試験を行った後、レッドチェック浸透液を回路基板10aの全体に浸透させ、溶剤超音波洗浄を行い、クラックの有無の確認を行った。その結果、クラックの発生は観察されなかった。
なお、ヒートサイクルの負荷時には、実装基板とセラミック基板の熱膨張係数差により強度が弱い箇所に応力が集中し、セラミック基板の導体部(ランド電極)と周囲のセラミックの界面に亀裂・クラックが発生することがあるが、上述のような、セラミック基板本体1を構成するセラミックに含まれているガラスと同じ系のガラス材料からなる第1のガラス層11と、第1のガラス材料11よりもめっき液に溶出しにくいガラス材料からなる第2のガラス層12を備えた2層構造のガラス層13を導体部(ランド電極)14の外周にコートすることにより、セラミックとの密着強度とめっき耐性に優れたガラス層13を備えた、ヒートサイクル試験においてもクラックを発生することのない信頼性の高いセラミック基板を得ることができる。
<2>マイグレーション評価試験
次に、マイグレーション評価試験に供するため、上記実施例の方法と同様の方法により、図6に示すように、表面にライン/スペース=100μm/150μmの、一対のくし型電極41a,41bを備え、かつ、該くし型電極41a,41b上に、第1のガラス層と第2のガラス層からなる2層構造のガラス層13を、図6に示すような態様で配設したセラミック基板10bを作製した。
そして、このセラミック基板10bのくし型電極41a,41b上に脱イオン水を滴下後、直流電圧10Vを印加し、くし型電極41a,41b間が短絡するまでの時間を測定した。その結果、くし型電極41a,41bが短絡するまでの時間は5分間であった。この結果から、上述のように構成されたセラミック基板10bは優れた耐マイグレーション性を有していることが確認された。
なお、セラミック基板本体を構成するセラミックに含まれているガラスは、製品であるセラミック基板の特性を考慮して選択されたものであり、膜特性などは特に考慮されていない場合が多く、このようなガラスを用いて導体部(ランド電極)の外周を被覆したとしても、ガラス層にピンホールなどの欠陥を生じることが多く、また、ピンホールなどを防ぐため、膜厚を大きくしたとしても、材料的な面からめっき耐性が不十分になりやすく、めっき液侵食によるピンホールなどの不具合を防ぐことが困難であるのが実情である。しかしながら、本願発明のように、セラミック基板本体を構成するセラミックに含まれているガラスと同じ系のガラス材料からなる第1のガラス層と、第1のガラス材料よりもめっき液に溶出しにくいガラス材料からなる第2のガラス層を備えた2層構造のガラス層で、導体部(ランド電極)の外周を被覆することにより、ガラス層がセラミックとの密着強度およびめっき耐性に優れ、ピンホールなどの欠陥のない信頼性の高いセラミック基板を得ることができる。
なお、比較のため、ランド電極の外周を被覆するためのガラス層を、本願発明における第1のガラス層、すなわち、セラミック基板本体を構成するセラミックに含まれているガラスと同じ系のガラス材料からなる第1のガラス層のみからなる一層構造としたセラミック基板を作製し、特性を調べたところ、上記<1>のヒートサイクルによるセラミック基板へのクラックの発生は観察されなかったが、上記<2>のマイグレーション評価試験を上記実施例の場合と同一の条件で行ったところ、電極間が短絡するまでの時間が10秒間と短く、Agのデントライト成長、すなわちAgのマイグレーションが確認された。
また、比較のため、ランド電極の外周を被覆するためのガラス層として、本願発明における第2のガラス層、すなわち、第1のガラス材料よりもめっき液に溶出しにくいガラス材料からなる第2のガラス層のみからなる一層構造としたセラミック基板を作製し、特性を調べたところ、上記<1>のヒートサイクルにおいて、セラミック基板へのクラックの発生が観察された。また、上記<2>のマイグレーション評価試験を上記実施例の場合と同一の条件で行ったところ、電極間が短絡するまでの時間が15秒間と短く、ガラスが剥離した部分からのAgのデントライト成長、すなわちAgのマイグレーションが確認された。
なお、上記実施例では、セラミックグリーンシート上に導体部用の導電性ペースト、第1のガラス層用のガラスペースト、および第2のガラス層用の導電性ペーストを印刷することにより、外周がガラス層に被覆された導体部を形成したが、ランド電極となる導体部14を形成するにあたっては、図7に示すように、支持体43上に第2のガラス層用のガラスペーストを印刷して、開口部を有する第2のガラス層12を形成し、その上にさらに第1のガラス層11となるガラスペーストを印刷して、開口部を有する第1のガラス層11を形成し、その上から、第1のガラス層11および第2のガラス層12の開口部に導体部用の導電性ペーストを印刷して、導体部14を形成した後、支持体43上の導体部14、第1のガラス層11および第2のガラス層12からなるガラス層13を、セラミック積層体の一方主面に転写することにより、セラミック積層体の一方主面に、外周が第1のガラス層、および第2のガラス層からなる2層構造のガラス層により被覆された導体部を形成するようにしてもよい。
また、図8(a),(b),(c)を参照しつつ、以下に説明する方法により、セラミック基板(セラミック積層体)10上に、導体部14と第1および2のガラス層11,12を形成するようにしてもよい。
まず、図8(a)に示すように、セラミック基板(セラミック積層体)10の一方主面1aに、導体部用の導電性ペーストを印刷、または転写することにより導体部14を形成する。
また、支持体43の表面に、第2のガラス層用のガラスペーストを印刷して、開口部を有する第2のガラス層12を形成し、さらにその上に、第1のガラス層となるガラスペーストを印刷することにより、開口部を有する第1のガラス層11を形成する。
それから、支持体43の表面に形成された第1および2のガラス層11,12を、導体部14の形成されたセラミック基板(セラミック積層体)10に転写し(図8(b))、支持体43を取り除く(図8(c))ことにより、セラミック基板(セラミック積層体)10上の導体部14の周囲を、第1および2のガラス層11,12により被覆する。
なお、異なる2つの支持体上に第1および2のガラス層用のペーストをそれぞれ印刷して、一方の支持体上に第1のガラス層を形成し、他方の支持体上に第2のガラス層を形成しておき、第1のガラス層および第2のガラス層の順に、導体部の形成されたセラミック基板(セラミック積層体)にガラス層を転写することにより、図8(c)に示すように、セラミック基板(セラミツク積層体)10上の導体部14の周囲を、第1および2のガラス層11,12により被覆するようにしてもよい。
また、図5は、上記実施例のセラミック基板10(回路基板10a)を、その導体部14を、はんだ18を介して実装基板(エポキシ樹脂基板)31に接続した状態を示す図であり、かつ、本願発明の電子装置の一例を示す図でもある。
この電子装置においては、セラミック基板10の導体部14が、はんだ18を介して実装基板に確実に接続されており、かつ、上記実施例のセラミック基板10の導体部14は外周が上述の2層構造のガラス層13により被覆されているので、セラミック基板本体1との密着性およびめっき耐性に優れているため、信頼性の高いセラミック基板10が実装基板上に搭載された信頼性の高い電子装置を得ることができる。
また、図9(a),(b),(c)は、導体部14の一部を覆うように配設されるガラス層13の配設態様を示す図である。
図9(a)は、上記実施例における、ガラス層14の配設態様を示す図であり、上記実施例では、導体部14の外周にガラス層13をコートするにあたって、ガラス層13を導体部14の外周近傍のみを被覆するように配設しているが、本願発明のセラミック基板においては、図9(b),(c)に示すように、導体部14の外周にガラス層13をコートするにあたって、導体部14を露出させるべき領域を除いたすべての領域をガラス層13により覆うようにしてもよい。
なお、図9(b)では、導体部14の露出面、およびその外周領域のガラス層13の表面が、その周囲の面から突出するように構成されており、図9(c)では、導体部14の露出面が周囲のガラス層13の表面よりも低くなるように、すなわち、導体部14の露出面が、凹部の底面となるように構成されている。
図9(c)の構成の場合、凹部に導電性ペーストを塗布して、導体部14の表面が周囲のガラス層13の表面と同じ高さとなるようにすることも可能であり、さらに、導電性ペーストを付与して、ガラス層の表面から導体部が突出した構造とすることも可能である。なお、導電性ペーストに限らず、金属箔を用いて導体部の高さを調整することも可能である。
いずれにしても、導体部14、および、導体部14の一部を覆うように配設されるガラス層13の配設態様に特別の制約はなく、種々の変形を加えることが可能である。また、図9(a),(b)および(c)においては、ガラス層13および導体部14の段差部が角張っている場合を示しているが、滑らかに厚みが変化するような構成とすることも可能である。
なお、本願発明は、その他の点においても、上記実施例に限定されるものではなく、セラミック基板本体を構成するセラミック材料の種類、導体部の形状や構成材料、ガラス層を構成するガラス材料の種類や組成などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
上述のように、本願発明によれば、導体部の一部をガラス材料で覆うことにより、ヒートサイクルによる導体部への応力集中を抑制することが可能になるとともに、ランド電極となる導体部の一部を覆うように配設されるガラス層の、セラミック基板本体との密着性およびめっき耐性を向上させて、信頼性の高いセラミック基板を確実に得ることが可能になる。
したがって、本願発明はセラミック基板や、その製造技術の分野、セラミック基板を用いた電子装置の分野などに広く利用することが可能である。

Claims (12)

  1. セラミック基板本体と、
    前記セラミック基板本体の一方主面に形成された導体部の一部から、前記セラミック基板本体の前記一方主面に跨るように配設されたガラス層と
    を備え、
    前記ガラス層が、
    前記導体部の一部から、前記セラミック基板本体の前記一方主面に跨るように配設された、第1のガラス材料からなる第1のガラス層と、
    前記第1のガラス層上に形成された、前記第1のガラス層を構成する第1のガラス材料とは異なる第2のガラス材料からなる第2のガラス層とを備え、
    前記第1のガラス材料は前記第2のガラス材料よりも前記セラミック基板本体との密着性が良好な材料であり、前記第2のガラス材料は前記第1のガラス材料よりもめっき耐性に優れた材料であること
    を特徴とするセラミック基板。
  2. 前記セラミック基板本体を構成するセラミックがガラスを含有し、かつ、
    前記第1のガラス材料が、前記セラミック基板本体を構成するセラミックに含まれているガラスと同じ系のガラス材料であるとともに、
    前記第2のガラス材料が、前記第1のガラス材料よりもめっき液に溶出しにくいガラス材料であること
    を特徴とする請求項1記載のセラミック基板。
  3. 前記ガラス層が、前記セラミック基板本体の一方主面に形成された前記導体部の外周を覆うように形成されていることを特徴とする請求項1または2記載のセラミック基板。
  4. 前記第2のガラス層が、前記第1のガラス層全体を覆うように形成されていることを特徴とする請求項1〜3のいずれかに記載のセラミック基板。
  5. 前記第1のガラス材料が、ホウケイ酸系ガラスを含むものであり、前記第2のガラス材料が、Si、B、およびZnを主成分とするガラスを含むものであることを特徴とする請求項1〜4のいずれかに記載のセラミック基板。
  6. 前記導体部の表面にめっき膜が形成されていることを特徴とする請求項1〜5のいずれかに記載のセラミック基板。
  7. 請求項1〜6のいずれかに記載のセラミック基板の前記導体部が、はんだを介して実装基板に接続されていることを特徴とする電子装置。
  8. 複数のセラミックグリーンシートが積層された積層体の一方主面に導体部が形成され、前記導体部の一部から、前記積層体の前記一方主面に跨るように第1のガラス材料からなる第1のガラス層が形成され、前記第1のガラス層上に、前記第1のガラス層を構成する前記第1のガラス材料とは異なる第2のガラス材料からなる第2のガラス層が形成された構造を有し、前記第1のガラス材料は前記第2のガラス材料よりも前記セラミック基板本体との密着性が良好な材料からなり、前記第2のガラス材料は前記第1のガラス材料よりもめっき耐性に優れた材料からなる、未焼成のセラミック積層体を形成する工程と、
    前記未焼成のセラミック積層体を焼成する工程と
    を具備することを特徴とするセラミック基板の製造方法。
  9. 前記導体部の外周を覆うように第1のガラス層を形成することを特徴とする請求項8記載のセラミック基板の製造方法。
  10. 前記第1のガラス層全体を覆うように前記第2のガラス層を形成することを特徴とする請求項8または9記載のセラミック基板の製造方法。
  11. 前記セラミック積層体を焼成する工程において、前記セラミック積層体の少なくとも一方主面上に、前記セラミック積層体を焼成する温度では実質的に焼結しないセラミック材料からなる収縮抑制用グリーンシートを配置した状態で前記セラミック積層体の焼成を行うことを特徴とする請求項8〜10のいずれかに記載のセラミック基板の製造方法。
  12. 前記セラミック積層体を焼成する工程の後に、前記導体部の表面にめっき膜を形成する工程を備えることを特徴とする請求項8〜11のいずれかに記載のセラミック基板の製造方法。
JP2007508660A 2005-11-30 2006-11-13 セラミック基板、電子装置およびセラミック基板の製造方法 Active JP4561831B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2005346851 2005-11-30
JP2005346851 2005-11-30
JP2006116036 2006-04-19
JP2006116036 2006-04-19
JP2006282823 2006-10-17
JP2006282823 2006-10-17
PCT/JP2006/322540 WO2007063692A1 (ja) 2005-11-30 2006-11-13 セラミック基板、電子装置およびセラミック基板の製造方法

Publications (2)

Publication Number Publication Date
JPWO2007063692A1 true JPWO2007063692A1 (ja) 2009-05-07
JP4561831B2 JP4561831B2 (ja) 2010-10-13

Family

ID=38092028

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007508660A Active JP4561831B2 (ja) 2005-11-30 2006-11-13 セラミック基板、電子装置およびセラミック基板の製造方法

Country Status (6)

Country Link
US (1) US7473460B2 (ja)
EP (1) EP1956876B1 (ja)
JP (1) JP4561831B2 (ja)
KR (1) KR100885136B1 (ja)
TW (1) TWI311451B (ja)
WO (1) WO2007063692A1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637980B1 (en) 2007-12-18 2014-01-28 Rockwell Collins, Inc. Adhesive applications using alkali silicate glass for electronics
US8166645B2 (en) * 2006-08-23 2012-05-01 Rockwell Collins, Inc. Method for providing near-hermetically coated, thermally protected integrated circuit assemblies
US7915527B1 (en) 2006-08-23 2011-03-29 Rockwell Collins, Inc. Hermetic seal and hermetic connector reinforcement and repair with low temperature glass coatings
US8174830B2 (en) 2008-05-06 2012-05-08 Rockwell Collins, Inc. System and method for a substrate with internal pumped liquid metal for thermal spreading and cooling
US8581108B1 (en) 2006-08-23 2013-11-12 Rockwell Collins, Inc. Method for providing near-hermetically coated integrated circuit assemblies
US8084855B2 (en) * 2006-08-23 2011-12-27 Rockwell Collins, Inc. Integrated circuit tampering protection and reverse engineering prevention coatings and methods
US8617913B2 (en) 2006-08-23 2013-12-31 Rockwell Collins, Inc. Alkali silicate glass based coating and method for applying
US8076185B1 (en) 2006-08-23 2011-12-13 Rockwell Collins, Inc. Integrated circuit protection and ruggedization coatings and methods
WO2008132913A1 (ja) * 2007-04-20 2008-11-06 Murata Manufacturing Co., Ltd. 多層セラミック基板およびその製造方法ならびに電子部品
US8363189B2 (en) * 2007-12-18 2013-01-29 Rockwell Collins, Inc. Alkali silicate glass for displays
US8650886B2 (en) 2008-09-12 2014-02-18 Rockwell Collins, Inc. Thermal spreader assembly with flexible liquid cooling loop having rigid tubing sections and flexible tubing sections
US8205337B2 (en) * 2008-09-12 2012-06-26 Rockwell Collins, Inc. Fabrication process for a flexible, thin thermal spreader
US8221089B2 (en) 2008-09-12 2012-07-17 Rockwell Collins, Inc. Thin, solid-state mechanism for pumping electrically conductive liquids in a flexible thermal spreader
US8616266B2 (en) 2008-09-12 2013-12-31 Rockwell Collins, Inc. Mechanically compliant thermal spreader with an embedded cooling loop for containing and circulating electrically-conductive liquid
JP5456989B2 (ja) * 2008-06-02 2014-04-02 太陽誘電株式会社 電子部品の製造方法
US8119040B2 (en) * 2008-09-29 2012-02-21 Rockwell Collins, Inc. Glass thick film embedded passive material
DE102009038674B4 (de) * 2009-08-24 2012-02-09 Epcos Ag Trägervorrichtung, Anordnung mit einer solchen Trägervorrichtung sowie Verfahren zur Herstellung eines mindestens eine keramische Schicht umfassenden struktururierten Schichtstapels
WO2011102040A1 (ja) * 2010-02-19 2011-08-25 旭硝子株式会社 素子搭載用基板およびその製造方法
WO2012106434A1 (en) 2011-02-04 2012-08-09 Antaya Technologies Corporation Lead-free solder composition
JP5582069B2 (ja) * 2011-03-04 2014-09-03 株式会社村田製作所 セラミック多層基板
EP2704873B1 (en) * 2011-05-03 2022-02-09 Pilkington Group Limited Glazing with a soldered connector
US9435915B1 (en) 2012-09-28 2016-09-06 Rockwell Collins, Inc. Antiglare treatment for glass
DE102013104739B4 (de) * 2013-03-14 2022-10-27 Rogers Germany Gmbh Metall-Keramik-Substrate sowie Verfahren zum Herstellen eines Metall-Keramik-Substrates
WO2015060045A1 (ja) 2013-10-24 2015-04-30 株式会社村田製作所 配線基板およびその製造方法
JP6493560B2 (ja) * 2015-11-30 2019-04-03 株式会社村田製作所 多層セラミック基板及び電子部品
JP6699723B2 (ja) * 2016-05-09 2020-05-27 株式会社村田製作所 セラミック電子部品
WO2017199712A1 (ja) 2016-05-16 2017-11-23 株式会社村田製作所 セラミック電子部品
WO2017199710A1 (ja) * 2016-05-17 2017-11-23 株式会社村田製作所 多層セラミック基板及び電子装置
JP6870427B2 (ja) 2017-03-30 2021-05-12 Tdk株式会社 電子部品
CN219181776U (zh) * 2020-06-17 2023-06-13 株式会社村田制作所 电子部件
US20220216171A1 (en) * 2021-01-06 2022-07-07 Huawei Technologies Co., Ltd. Chip package structure, preparation method, and electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302594A (ja) * 1987-06-03 1988-12-09 Hitachi Ltd 厚膜導体電極の形成方法
JPH0918144A (ja) * 1995-06-28 1997-01-17 Hitachi Ltd ガラスセラミック多層配線基板及びその製造方法並びにガラスセラミック多層配線基板実装構造体
JP2005191102A (ja) * 2003-12-24 2005-07-14 Kyocera Corp 配線基板並びにその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54122871A (en) * 1978-03-17 1979-09-22 Tokyo Shibaura Electric Co Method of producing circuit board
JP2746774B2 (ja) * 1991-06-05 1998-05-06 株式会社ミツバ 回路基板の製造方法
US5710071A (en) * 1995-12-04 1998-01-20 Motorola, Inc. Process for underfilling a flip-chip semiconductor device
JP3780386B2 (ja) * 1996-03-28 2006-05-31 株式会社村田製作所 セラミック回路基板及びその製造方法
US6025649A (en) * 1997-07-22 2000-02-15 International Business Machines Corporation Pb-In-Sn tall C-4 for fatigue enhancement
US6337445B1 (en) * 1998-03-16 2002-01-08 Texas Instruments Incorporated Composite connection structure and method of manufacturing
US6228196B1 (en) * 1998-06-05 2001-05-08 Murata Manufacturing Co., Ltd. Method of producing a multi-layer ceramic substrate
JP2000223821A (ja) * 1999-01-27 2000-08-11 Kyocera Corp セラミック配線基板
US6187418B1 (en) * 1999-07-19 2001-02-13 International Business Machines Corporation Multilayer ceramic substrate with anchored pad
JP2002084065A (ja) * 2000-09-07 2002-03-22 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法ならびに電子装置
US6934000B1 (en) * 2000-09-20 2005-08-23 Hitachi, Ltd. Liquid crystal display
JP2002231860A (ja) 2001-01-31 2002-08-16 Kyocera Corp 電子部品装置
JP3891838B2 (ja) * 2001-12-26 2007-03-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2005268392A (ja) * 2004-03-17 2005-09-29 Kyocera Corp 電子部品の製造方法
JP2005340449A (ja) * 2004-05-26 2005-12-08 Seiko Epson Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302594A (ja) * 1987-06-03 1988-12-09 Hitachi Ltd 厚膜導体電極の形成方法
JPH0918144A (ja) * 1995-06-28 1997-01-17 Hitachi Ltd ガラスセラミック多層配線基板及びその製造方法並びにガラスセラミック多層配線基板実装構造体
JP2005191102A (ja) * 2003-12-24 2005-07-14 Kyocera Corp 配線基板並びにその製造方法

Also Published As

Publication number Publication date
EP1956876A4 (en) 2011-05-11
KR20070088629A (ko) 2007-08-29
EP1956876A1 (en) 2008-08-13
JP4561831B2 (ja) 2010-10-13
TWI311451B (en) 2009-06-21
WO2007063692A1 (ja) 2007-06-07
US7473460B2 (en) 2009-01-06
KR100885136B1 (ko) 2009-02-23
TW200726336A (en) 2007-07-01
US20070224400A1 (en) 2007-09-27
EP1956876B1 (en) 2013-06-12

Similar Documents

Publication Publication Date Title
JP4561831B2 (ja) セラミック基板、電子装置およびセラミック基板の製造方法
JP2852372B2 (ja) 積層セラミックコンデンサ
US7558047B2 (en) Electronic component and method for producing the same
CN101543151B (zh) 多层陶瓷基板及其制造方法以及电子器件
WO2006003755A1 (ja) 導電性ペースト及びそれを用いたセラミック電子部品
JP2013179269A (ja) セラミック電子部品及びその製造方法
JP2009170875A (ja) 積層セラミック電子部品およびその製造方法
JP2019220602A (ja) 電子部品および電子部品の製造方法
US11682526B2 (en) Multilayer ceramic electronic component and board for mounting of the same
US9466425B2 (en) Glass ceramic substrate and method for producing the same
JP4973546B2 (ja) 導電性ペースト、積層セラミック電子部品および多層セラミック基板
JP2012109488A (ja) 積層セラミック電子部品
JP2012009556A (ja) セラミック電子部品及びその製造方法
JP4038602B2 (ja) 導電性ペースト及びセラミック多層基板
JP5034660B2 (ja) セラミック基板の製造方法、セラミック基板、および電子装置
JP2008112787A (ja) 多層セラミックス基板及びその製造方法
JP2019117899A (ja) 積層電子部品
JPWO2006093293A1 (ja) セラミック多層基板及びその製造方法
JPH07201636A (ja) 積層電子部品及びその製造方法
JP2013197509A (ja) セラミック電子部品
JP2010238742A (ja) チップ型電子部品の製造方法、チップ型電子部品
JPH09205035A (ja) 積層セラミックコンデンサ
JPH1154358A (ja) 積層セラミックコンデンサ
JP2005268290A (ja) 積層セラミック電子部品およびその製造方法
JP3652184B2 (ja) 導体ペースト、ガラスセラミック配線基板並びにその製法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100112

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100706

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100719

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130806

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4561831

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150