JPH09307698A - 光電変換装置及び該装置を有する光電変換システム - Google Patents

光電変換装置及び該装置を有する光電変換システム

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JPH09307698A JP9051701A JP5170197A JPH09307698A JP H09307698 A JPH09307698 A JP H09307698A JP 9051701 A JP9051701 A JP 9051701A JP 5170197 A JP5170197 A JP 5170197A JP H09307698 A JPH09307698 A JP H09307698A
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Abstract

(57)【要約】 【課題】 光電変換装置において、読出スピード、高Ｓ
／Ｎ、高い階調性、ローコストのそれぞれに優れた装置
を提供する。 【解決手段】 同一基板上に複数の光電変換素子とスイ
ッチング素子とマトリクス信号配線とゲート駆動配線を
配置して並列信号を出力するための光電変換回路部と、
ゲート駆動配線に駆動用信号を印加する駆動用回路部
と、マトリクス信号配線より転送される並列信号を直列
信号に変換して出力する読み出し用回路部と、を有する
光電変換装置において、読み出し用回路部がマトリクス
信号配線の各配線に従属接続された少なくとも１個以上
のアナログ演算増幅器と、この増幅器を通して出力され
た各マトリクス信号線からの出力信号を転送する転送ス
イッチと、読み出しコンデンサと、読み出しコンデンサ
より直列信号として順次読み出す読み出し用スイッチと
により構成することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、光電変換装置及び
該装置を有する光電変換システムに関し、更に詳しく
は、医療や内部検査などの非破壊検査のためのＸ線検出
器やディジタル複写機、電子黒板、ファクシミリ等の事
務機器などの画像入力部として適用することができる光
電変換装置及び該装置を有する光電変換システムに関す
る。
【０００２】
【背景技術】現在、医療診断用に用いられるＸ線撮像装
置では、Ｘ線を人体に曝射させ、人体を透過したＸ線を
可視光に変換させる蛍光体に照射させ、その蛍光をフイ
ルムに露光させるいわゆるフィルム方式が主流になって
いる。
【０００３】しかしながら、高齢化社会をむかえつつあ
る日本はもとより 世界的にも病院内での診断効率の向
上や、より精度の高い医療機器が強く望まれている。そ
ういった状況の中、従来のフイルム方式でのＸ線撮像装
置においては、患者のＸ線画像を医師が得るまでには、
途中にフィルムの現像処理工程があるために長い時間を
必要とし、時としてはＸ線撮影中に患者が動いてしまっ
た場合や露出があわない場合などに、再度撮影のやり直
しが余儀なくされる。これらは病院内での診療の効率向
上を妨げる要因であり、また患者の負担が大きく、今後
の新しい医療社会を目指していくとき大きな障害となっ
てくる。
【０００４】近年、医療業界において”Ｘ線画像情報の
ディジタル化”の要求が高まりつつある。ディジタル化
が達成されれば、医師がリアルタイムに最適なアングル
での患者のＸ線画像情報を知ることができ、得られたＸ
線画像情報は光磁気ディスクのような媒体を用いて記
録、管理することができる。またファクシミリや他の通
信方式等を利用すれば、患者のＸ線画像情報は世界中ど
この病院にへも短時間に送ることが可能となる。
【０００５】また、建物の躯体などの物体内部の検査に
代表される非破壊検査などにおいても、Ｘ線撮影のため
の各種機器の設置や必要とする部位の撮影を何度もやり
直せるものでもない。しかしながら、フィルム方式の場
合、このような検査においても、現像が終了するまで必
要部位の撮影が完了したかどうかについてはわからな
い。また、専門家の判断もフィルム現像が終了したもの
を見てからになるので必要に応じてその場で別の角度か
らの撮影の指示や処置の指示を行なうことができない。
【０００６】したがって、このような分野においてもリ
アルタイムな所望部位のＸ線画像情報に対する要求は高
い。
【０００７】そこで、最近では”Ｘ線画像情報のディジ
タル化”の要求に答えるべくＣＣＤ固体撮像素子やアモ
ルファスシリコン光電変換素子をフイルムの代わりに用
いたＸ線撮像装置が提案されてきている。
【０００８】図１は、このようなＸ線撮像装置に適用可
能な２次元光電変換装置の一例の等価回路図である。図
１では説明を簡単化するため３×３の２次元光電変換装
置を表しているが、実際の光電変換装置は、装置の目的
にもよるが、更に多数ビットで構成される。
【０００９】図１において、Ｔ1-1 ，Ｔ1-2 ，Ｔ1-3 ，
Ｔ2-1 ，…，Ｔ3-3 は夫々スイッチング素子、Ｓ1-1 ，
Ｓ1-2 ，Ｓ1-3 ，Ｓ2-1 ，…，Ｓ3-3 は夫々光電変換素
子、ＳＲ１はシフトレジスタ、ＳＲ２はシフトレジス
タ、Ｇ１，Ｇ２，Ｇ３は夫々ゲート駆動配線、Ｍ１，Ｍ
２，Ｍは夫々信号配線、Ｃ１，Ｃ２，Ｃ３は夫々読み出
し容量、ＲＥＳ１，ＲＥＳ２，ＲＥＳ３は夫々リセット
スイッチ、ＣＲＥＳはリセット用の電圧パルス入力部、
ＯＰはオペアンプ、Ｃａは蓄積容量（例えば配線に付加
される等価的な付加容量）、Ｕ１，Ｕ２，Ｕ３は夫々読
出し用のスイッチング素子、Ｎ１，Ｎ２，Ｎ３は夫々ス
イッチング素子Ｕ１〜Ｕ３のためのゲート駆動用配線、
１は光電変換回路部、２は読出し用回路部である。
【００１０】図１において、光電変換素子Ｓ1-1〜Ｓ3-3
に入射した光ｈνは、光電変換素子Ｓ1-1〜Ｓ3-3 によ
り光電変換され、光電変換信号電荷として、それぞれの
光電変換素子Ｓ1-1〜Ｓ3-3 の電極間容量に蓄積され
る。これらの光電変換信号は、転送用スイッチＴ1-1〜
Ｔ3-3及び信号配線Ｍ１〜Ｍ３を通って、並列の電圧出
力となる。さらに、読み出し用スイッチ回路部により直
列信号となり、外部に取り出される。
【００１１】図１の光電変換装置の構成例においては、
総画素数９ビットの光電変換素子を３ビットずつまとめ
て３行に分割してある。上述の各動作は、順次この行単
位で行われる。
【００１２】図２は図１に示される光電変換装置の動作
の一例を示すタイミングチャートである。
【００１３】第１行の光電変換素子Ｓ1-1〜Ｓ3-3 に入
射した光情報（ｈν）は、光電変換され、信号電荷とし
て、Ｓ1-1〜Ｓ1-3それぞれの光電変換素子内の電極間容
量に蓄積される。一定の蓄積時間を経過した後、シフト
レジスタＳＲ１よりゲート駆動用配線Ｇ1に転送用の第
１の電圧パルスをＴ1時間与え、転送用スイッチ素子Ｔ1
-1〜Ｔ1-3をオン状態に切り替える。これにより、光電
変換素子Ｓ1-1〜Ｓ1-3内の電極間容量（Ｓ1-1〜Ｓ1-3）
にそれぞれ蓄えられていた信号電荷が、それぞれ信号配
線Ｍ1〜Ｍ3を通って、負荷コンデンサＣ１〜Ｃ3に転送
され、各負荷コンデンサＣ１〜Ｃ3の電位Ｖ1〜Ｖ3は、
信号の電荷量分だけ高くなる（転送動作）。
【００１４】続いて、ゲート駆動用配線Ｎ1〜Ｎ3にシフ
トレジスタＳＲ２より電圧パルスを順次与え、読み出し
用スイッチＵ1〜Ｕ3を順次オン状態に切り替えることに
より、負荷コンデンサＣ1〜Ｃ3に転送されていた第１行
の信号を直列信号に変換し、電圧ホロワ型のオペアンプ
ＯＰによりインピーダンス変換後に３画素分の信号（Ｖ
out）を、Ｔ3時間の間で光電変換素装置の外部へ出力す
る（読出動作）。
【００１５】その後、リセット用スイッチＲＥＳ１〜Ｒ
ＥＳ３にリセット用の電圧パルスＣRESをＴ2時間印可し
て負荷コンデンサＣ1〜Ｃ3をリセットし、次行の読み出
し動作に備える（リセット動作）。
【００１６】以下、シフトレジスタＳＲ２よりゲート駆
動用配線Ｇ2、Ｇ3を順次駆動することにより、光電変換
素子Ｓ2-1〜Ｓ3-3の全画素のデータを時系列的に出力す
る。
【００１７】
【発明が解決しようとする課題】一般に、エリアタイプ
（２次元に光センサが配列されているタイプ）の光電変
換装置では、上述のように各行単位で、転送〜読み出し
〜リセットの各動作が順次行われるため、光電変換装置
からの画像信号は、図２中Ｖoutに示されるように間欠
的に出力される。すなわち、１行を読みとるために必要
な時間はＴ1＋Ｔ3＋Ｔ2となり、全ビットを読みとるた
めには図１に示した３×３の２次元光電変換装置の場
合、その３倍の時間が必要となる。例えば医療用のＸ線
撮像装置の光電変換装置部の大きさは、肺部の部分を撮
影するＸ線撮像装置を例にとると、４０ｃｍ×４０ｃｍ
程度必要と言われており、仮に１００μｍの画素ピッチ
で形成するとなると、総画素数としては４０００×４０
００で１６００万画素と膨大な画素数になる。単純に図
１に示される構成で読み取り動作を行うとすると４００
０×（Ｔ1＋Ｔ2＋Ｔ3）の時間が必要となる。実際には
Ｔ3に必要な時間が大きくなるために、読み出し用回路
部を複数個（Ｎ個）設け、Ｎ個並列に読み取り走査をす
ることにより４０００×｛（Ｔ1＋Ｔ2＋Ｔ3）／Ｎ｝の
時間で全画素を読みとる構成が一般的である。
【００１８】しかしながら、そういった構成にしたとし
ても、１行の画素（＝４０００／Ｎ個）の読み取りを行
うために必要な時間は、転送〜読み出し〜リセットの各
動作が順次行われる従来の光電変換装置では、転送時間
Ｔ1とリセット時間Ｔ2が各行の画素を読みとる際に毎回
必要となるために、特に多画素数の光電変換装置の走査
時間は予想以上にかかる場合があるという問題点を有し
ていた。特に、転送用スイッチング素子（Ｔ1-1〜Ｔ3-
3）をコスト的効果の高いアモルファスシリコン（以
下、「ａ−Ｓｉ」と称する）ＴＦＴ（Thin Film Transi
stor）で構成する場合、そのスイッチング性能が単結晶
シリコンを材料にしたスイッチ素子に比べて充分でない
ために、光電変換装置のより一層の高速読み取り化とい
う点で改善し得る課題を有している。
【００１９】負荷コンデンサは図１中に読出容量Ｃ1〜
Ｃ3と容量素子として表記されているが、実際上は、別
途素子を設けなくともよく、スイッチング素子Ｔ1-1〜
Ｔ3-3のゲート電極と信号配線Ｍ1〜Ｍ3側の電極とで形
成される電極間容量（Ｃgs）で構成される。例えば、負
荷コンデンサ（読出容量）Ｃ1の容量は、第１行のＳ1-1
の信号電荷を転送する場合、信号配線Ｍ1に寄生するス
イッチング素子Ｔ1-1、Ｔ2-1とＴ3-1のＣgsの和にな
る。同様に、例えば第２行のＳ2-2の信号電荷を転送す
る場合、Ｃ２の容量値は信号配線Ｍ1に寄生するスイッ
チング素子Ｔ1-2、Ｔ2-2とＴ3-2のＣgsの和になる。言
うなれば、どの光電変換素子の信号電荷を転送するにし
ても、負荷容量値（Ｃ１〜Ｃ３）はスイッチング素子の
Ｃgsの３個分の容量が付加されることになる。
【００２０】同様にして、４０００×４０００画素の２
次元光電変換装置を構成する場合、マトリクス内の各信
号線の負荷容量は、Ｃgs×４０００の容量を有すること
になる。一方、読み出し用回路部におけるスイッチング
素子ＲＥＳ１〜ＲＥＳ３により、負荷容量の信号電荷を
直列変換する際にアナログ演算増幅器（オペアンプ）Ｏ
Ｐの入力に寄生される入力容量（図１内のＣａ）に事実
上転送されることになる。転送用スイッチング素子をａ
−Ｓｉで形成する場合、Ｃgs×４０００の負荷容量＞＞
Ｃａであるために負荷容量の信号電位はほとんど低減す
ることなくインピーダンス変換される。
【００２１】また、シフトレジスタＳＲ２により制御さ
れるスイッチング素子（Ｕ１〜Ｕ３）を介して負荷容量
（Ｃ１〜Ｃ３）からオペアンプＯＰ側へ転送動作を行う
際に、スイッチング素子内のキャリアの熱的擾乱により
発生する熱雑音によって光電変換装置としてのＳ／Ｎを
低下させる場合があるという問題点が生ずることがあ
る。この熱雑音電圧の実効値Ｖｊは、一般に、 Ｖｊ＝（４ＫＴＲＢ）1/2 （Ｖｒｍｓ） で与えられる。ここで、Ｋはボルツマン定数１.３８×
１０-23（Ｊ／Ｋ）で、Ｔは絶対温度（Ｋ）、Ｂは系の
周波数帯域幅（Ｈｚ）である。また、Ｒは抵抗で発生す
る熱雑音であればその抵抗値（Ω）である。この系の場
合は、スイッチング素子のオン抵抗値（Ω）と考えてよ
い。
【００２２】また、マトリクス側の容量（Ｃgs×４００
０）をＣL、オペアンプＯＰ側の入力容量をＣａとすれ
ば、熱雑音電圧Ｖｊ＝（４ＫＴＲＢ）1/2（Ｖｒｍｓ）
において、周波数帯域幅Ｂ＝１／（４Ｒ（ＣL‖Ｃ
ａ））で近似され、 Ｖｊ＝（４ＫＴＲ／（４Ｒ（ＣL‖Ｃａ）））1/2 ＝（ＫＴ／（ＣL‖Ｃａ））1/2 となる。ここで、ＣL‖ＣａはＣLとＣａの直列合成容量
である。
【００２３】因みに、電荷量で表せば、Ｑｊ＝ＣＶ＝
（ＫＴ／（ＣL‖Ｃａ））1/2（Ｖｒｍｓ）となる。すな
わち、こういった系において発生する熱雑音電圧Ｖｊ
は、ボルツマン定数Ｋ、温度Ｔ、容量Ｃ（＝ＣL‖Ｃ
ａ）でのみにより決定され、一般的にＫＴＣノイズと呼
ばれている。以後、断りのないかぎり熱雑音電圧を「Ｋ
ＴＣノイズ」と称することにする。このＫＴＣノイズ
は、単純化すれば（ＫＴ／（ＣL‖Ｃa））1/2（Ｖｒｍ
ｓ）で与えられる。ＣL＞＞Ｃaであるため、ＫＴＣノイ
ズは、ほぼ（ｋＴ／Ｃa）1/2で決定される。この種のノ
イズを低減させるためには、Ｃaを大きくすればよい
が、集積回路（ＩＣ）内で形成される容量を大きくする
にも限界がある。
【００２４】同様に、負荷容量をリセット用スイッチＲ
ＥＳ１〜ＲＥＳ３によりリセット電位にリセットする際
においてもＫＴＣノイズが発生し、光電変換装置として
のＳ／Ｎを低下させる問題点を有する。このリセット時
におけるＫＴＣノイズは（ＫＴ／ＣL）1/2（Ｖ）で与え
られる。転送時に発生するＫＴＣノイズ及びリセット時
に発生するＫＴＣノイズは、光電変換装置のランダムノ
イズとして現れる。特に、医療用のＸ線撮像装置のよう
に、高精細、高階調情報を得ようとした場合は、複写機
や電子黒板等の事務機にくらべＳ／Ｎ比の高い光電変換
装置が必要であり、ＫＴＣノイズが大きな問題となる場
合がある。
【００２５】光電変換回路部において、光電変換素子１
個の電極間容量値をＣS、マトリクス信号配線での負荷
容量値をＣL、光電変換素子で光電変換された蓄積信号
電荷総量をＱとすると、転送用スイッチング素子で転送
された後のマトリクス信号配線上の負荷容量ＣLの信号
電位ＶはＶ＝Ｑ／（ＣS＋ＣL）で与えられる。１個の電
極間容量ＣSは４０００個の電極間容量Ｃgsで形成され
る負荷容量ＣLに比べて非常に小さいため、実際はＶ＝
Ｑ／ＣLで近似される。電極間容量Ｃgsを持つスイッチ
ング素子をａ−Ｓｉ半導体薄膜で構成する場合、薄膜の
製造上における膜厚がばらつくことにより、装置ごとに
負荷容量ＣLの容量値に個体差が生じて、出力の大きい
装置や出力の小さい装置が生産されるといった問題点が
生じることがある。これに対処するために、システムを
構成する際、汎用のオペアンプを付加しゲインを調整す
るといった処置が行われるが、上述の例では、汎用アン
プがＮ個必要となり、調整行程をあわせて考慮すると装
置のコストアップにもなる。
【００２６】また、Ｎ個の読み取り用回路部（ＩＣ）
は、医療機器などのように、特に高Ｓ／Ｎ比が要求され
る医療機器においては、耐ノイズ性の観点からも信号配
線を長く引き延ばすのは好ましくなく、光電変換回路部
の近傍に必要な回路が実装されるのが望ましい。しか
し、多数（Ｎ個）のＩＣを設けた場合、その発熱が光電
変換回路部の温度を上昇させる場合がある。特にスイッ
チング素子がアモルファスシリコンＴＦＴである場合、
ＯＦＦ時の暗電流が大きくなると言われており、ＩＣの
発熱が光電変換装置としての固定パターンノイズを増加
させるといった問題点が発生する場合もある。
【００２７】例えば医療用Ｘ線撮像装置の光電変換装置
部を固体撮像装置で構成する場合、光電変換素子を含む
装置全体に求められるノイズ量は、仮にフィルム方式以
上の画質を得ようとするならば、信号のダイナミックレ
ンジに対して１／１００００以下と言われている。すな
わち”Ｘ線画像情報のディジタル化”を達成しうるため
に必要なＡ／Ｄ変換器の性能も１４ビット以上の分解能
が要求される。最近では１６ビットのＡ／Ｄ変換器も市
販されているが、ビット数増大に伴い変換スピードも低
下しているのが現状で、上述したような４０００×４０
００画素の光電変換装置を持つＸ線撮像装置に実用的
に、現実的に用いられる高速のＡ／Ｄ変換器は１４ビッ
ト以上のものは現在のところ存在していない。
【００２８】本発明は読み出し走査時間を短縮可能に
し、高速読取り可能な光電変換装置及び該装置を有する
光電変換システムを提供することを目的とする。
【００２９】また本発明は熱的なノイズ（ＫＴＣノイ
ズ）の発生の少ない、高Ｓ／Ｎの信号読出しを行なうこ
とのできる光電変換装置及び該装置を有する光電変換シ
ステムを提供することを目的とする。
【００３０】加えて本発明は固定パターンノイズが低減
された、濃淡ムラや不要なスジのない良好な画像情報を
得ることが可能な光電変換装置及び該装置を有する光電
変換システムを提供することを目的とする。
【００３１】更に本発明は、階調性に優れた画像情報を
得ることが可能な光電変換装置及び該装置を有する光電
変換システムを提供することを目的とする。
【００３２】加えて本発明は光電変換素子などの作製上
のバラつきに起因するような特性の不均一を容易に補う
ことができ、より低コスト化を促進することが可能な光
電変換装置及び該装置を有する光電変換システムを提供
することを目的とする。
【００３３】
【課題を解決するための手段】本発明の目的は、同一基
板上に複数の光電変換素子とスイッチング素子とマトリ
クス信号配線とゲート駆動配線を配置して並列信号を出
力するための光電変換回路部と、前記ゲート駆動配線に
駆動用信号を印加する駆動用回路部と、前記マトリクス
信号配線より転送される並列信号を直列信号に変換して
出力する読み出し用回路部と、を有する光電変換装置に
おいて、前記読み出し用回路部が、前記マトリクス信号
配線の各配線に接続された少なくとも１個以上のアナロ
グ演算増幅器と、前記アナログ演算増幅器を通して出力
された前記各マトリクス信号配線からの出力信号を転送
する転送スイッチと、転送された前記出力信号を蓄える
読み出しコンデンサと、前記読み出しコンデンサより直
列信号として順次読み出す読み出し用スイッチと、を有
する光電変換装置を提供することを目的とする。
【００３４】また、本発明の目的は、同一基板上に複数
の光電変換素子とスイッチング素子とマトリクス信号配
線とゲート駆動配線を配置して並列信号を出力するため
の光電変換回路部と、前記ゲート駆動配線に駆動用信号
を印加する駆動用回路部と、前記マトリクス信号配線よ
り転送される並列信号を直列信号に変換して出力する読
み出し用回路部と、を有する光電変換装置と、光源とを
少なくとも有する光電変換システムにおいて、前記光電
変換装置の前記読み出し用回路部が、前記マトリクス信
号配線の各配線に接続された少なくとも１個以上のアナ
ログ演算増幅器と、前記アナログ演算増幅器を通して出
力された前記各マトリクス信号配線からの出力信号を転
送する転送スイッチと、転送された前記出力信号を蓄え
る読み出しコンデンサと、前記読み出しコンデンサより
直列信号として順次読み出す読み出し用スイッチと、を
有する光電変換システムを提供することを目的とする。
【００３５】
【課題を解決するための手段】上記各種の問題点を解決
するため、たとえば、本発明の光電変換装置は、同一基
板上に複数の光電変換素子とスイッチング素子とマトリ
クス信号配線とゲート駆動配線を配置して並列信号を出
力するための光電変換回路部と、前記ゲート駆動配線に
駆動用信号を印加する駆動用回路部と、前記マトリクス
信号配線より転送される並列信号を直列信号に変換して
出力する読み出し用回路部とを有する光電変換装置にお
いて、前記読み出し用回路部は、前記マトリクス信号配
線の各配線に縦続接続された少なくとも１個以上のアナ
ログ演算増幅器と、前記アナログ演算増幅器を通して出
力された各マトリクス信号線からの出力信号を転送する
転送スイッチと、転送された前記出力信号を蓄える読み
出しコンデンサと、前記読み出しコンデンサより直列信
号として順次読み出す読み出し用スイッチを有すること
を特徴とする。
【００３６】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に接続された初段のアナログ
演算増幅器は、この入力端子部で換算される雑音電圧密
度がＶｎ（Ｖ／（Ｈｚ）1/2）であり、また前記光電変
換回路部からの信号を十分に増幅できる周波数帯域Ｂ
（Ｈｚ）を有しており、前記光電変換回路部内のスイッ
チング素子がオンすることにより発生する前記アナログ
演算増幅器入力端子部における前記スイッチング素子の
熱雑音実効電圧Ｔｎ（Ｖｒｍｓ）に対して、Ｖｎ×Ｂ
1/2≦Ｔｎの関係を満足させることは好ましい。
【００３７】さらに、前記読み出し用回路部において、
マトリクス信号配線の各配線に従属接続されたアナログ
演算増幅器の出力端子からの出力配線の途中に交流成分
のみを通過させる容量素子を接続し、その容量素子を直
流再生するためのリセットスイッチを配置することは好
ましい。
【００３８】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続された少なくとも
一つのアナログ演算増幅器は、外部からの信号によりそ
の増幅率を可変させる機能を備えることは好ましい。
【００３９】加えて、前記読み出し用回路部において、
マトリクス信号配線の各配線に従属接続されたアナログ
演算増幅器は、外部からの信号によりその消費電流を低
減させる機能を備えることは好ましい。
【００４０】また、前記読み出し用回路部二アナログ信
号をディジタル信号に変換するＡ／Ｄ変換回路部を接続
し、このＡ／Ｄ変換回路部は、前記読み出し回路部から
の信号を増幅するための演算増幅器がＮ個（Ｎ：２以
上）配置され、ＭビットのＡ／Ｄ変換器がＮ個配置さ
れ、前記Ｎ個の演算増幅器の増幅率Ｇ1、Ｇ2、..、ＧN
の比はＧ1：Ｇ2：...：ＧN＝２0：２1：...：２N-1 に
設定され、前記Ｎ個の演算増幅器の出力は前記Ｎ個のＡ
／Ｄ変換器にそれぞれ入力され、前記読み出し用回路部
からのアナログ信号の出力レベルに応じて前記Ｎ個のＡ
／Ｄ変換器の中から一つのＡ／Ｄ変換器の出力を選択
し、Ｎ＋Ｍ−１ビットのディジタル値として出力するこ
とは好適である。
【００４１】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に接続された初段のアナログ
演算増幅器（アンプ１）の近傍に、別個のアナログ演算
増幅器（アンプ２）を配置させ、前記アンプ１を増幅率
１倍以上の非反転増幅器として構成させ、また前記アン
プ２は増幅率１倍のバッファ−アンプとして構成させ、
前記アンプ１の動作の基準となる基準電位を、前記アン
プ２の出力端子から供給するようにすることは好まし
い。
【００４２】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続されたアナログ演
算増幅器の出力端子からの出力配線の途中に交流成分の
みを通過させる容量素子を接続し、その容量素子を直流
再生するためのリセットスイッチを配置し、容量素子と
リセットスイッチとの間に抵抗素子を介在させることは
好ましい。
【００４３】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続されたアナログ演
算増幅器の出力端子からの出力配線の途中に交流成分の
みを通過させる容量素子を接続し、その容量素子を直流
再生するためのリセットスイッチを配置し、容量素子と
リセットスイッチとの間には抵抗素子を介在させ、外部
からの信号により、そのリセットスイッチの開閉時間を
可変させる機能を備えることは好ましい。
【００４４】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続されたアナログ演
算増幅器の出力端子からの出力配線の途中に交流成分の
みを通過させる容量素子を接続し、その容量素子を直流
再生するためのリセットスイッチを配置し、前記容量素
子の端子のうち、前記アナログ演算増幅器の出力に接続
された端子と反対側の端子にローパスフィルタ回路を従
属接続することは好ましい。
【００４５】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続された少なくとも
一つアナログ演算増幅器は、外部からの信号によりその
スルーレートを可変させる機能を備えることは好適であ
る。
【００４６】さらに、前記光電変換回路部における光電
変換素子およびスイッチング素子が、アモルファスシリ
コン半導体を半導体材料として用いることは好適であ
る。
【００４７】また、前記光電変換素子は、前記絶縁基板
側から下部電極として第１の金属薄膜層（第１の導電
層）、エレクトロンキャリアおよびホールキャリアの通
過を阻止するアモルファス窒化シリコン絶縁層（ａ−Ｓ
ｉＮｘ）、半導体層としての水素化アモルファスシリコ
ン光電変換層（ａ−Ｓｉ：Ｈ）、ホールキャリアの注入
を阻止するＮ型の注入阻止層、上部電極（第２の絶縁
層）として透明導電層または前記注入阻止層上の一部に
配置した第２の金属薄膜層で構成され、前記スイッチン
グ素子（薄膜トランジスタ）は、前記絶縁基板側から下
部ゲート電極として第１の金属薄膜層、アモルファス窒
化シリコンのゲート絶縁層（ａ−ＳｉＮｘ）、水素化ア
モルファスシリコンの半導体層（ａ−Ｓｉ：Ｈ）、Ｎ型
のオーミックコンタクト層、ソース、ドレインの電極と
して透明導電層または第２の金属薄膜層で構成され、前
記光電変換素子と前記スイッチング素子は同一の絶縁基
板上に形成され、リフレッシュモードでは、ホールキャ
リアを前記光電変換層から第２の金属薄膜層に導く方向
に前記光電変換素子に電界を与え、光電変換モードでは
光電変換層に入射した光により発生したキャリアを前記
光電変換層に留まらせエレクトロンキャリアを前記第２
の金属薄膜層に導く方向に前記光電変換素子に電界を与
え、前記光電変換モードにより前記光電変換層に蓄積さ
れるホールキャリアもしくは前記第２の金属薄膜層に導
かれたエレクトロンキャリアを光信号として検出するよ
うにしてもよい。
【００４８】また、前記光電変換素子を複数系統に分け
て、各系統の光電変換素子をそれぞれ独立に前記リフレ
ッシュモードに設定し、また各系統の光電変換素子をそ
れぞれ独立に前記光電変換モードに設定可能としてもよ
い。さらに加えて、蛍光体のような波長変換体を有して
いてもよい。加えて更に、光源と光電変換装置との間に
グリッドを有することは好ましい。
【００４９】本発明によれば、各行の読み出し走査にお
いて、転送〜読み出し〜リセットを一つの組とする場合
の動作時間に比べ、ほぼ読み出し時間のみで行走査が可
能となり、光電変換装置の読み取りにおいて大幅な高速
化を可能にする。
【００５０】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に接続された初段のアナログ
演算増幅器は、この入力端子部で換算される雑音電圧密
度がＶｎ（Ｖ／（Ｈｚ）1/2）であり、また前記光電変
換回路部からの信号を十分に増幅できる周波数帯域Ｂ
（Ｈｚ）を有しており、前記光電変換回路部内のスイッ
チング素子がオンすることにより発生する前記アナログ
演算増幅器入力端子部における前記スイッチング素子の
熱雑音実効電圧Ｔｎ（Ｖｒｍｓ）に対して、Ｖｎ×Ｂ
1/2≦Ｔｎの関係を満足させることにより、転送時のお
けるＫＴＣノイズによるＳ／Ｎの低下を軽減することが
できる。
【００５１】また前記読み出し用回路部において、マト
リクス信号配線の各配線に従属接続されたアナログ演算
増幅器の出力端子からの出力配線の途中に交流成分のみ
を通過させる容量素子を接続し、その容量素子を直流再
生するためのリセットスイッチを配置させることによ
り、従来問題であったリセット時におけるＫＴＣノイズ
によるＳ／Ｎの低減を軽減することができる。そして、
それらのＫＴＣノイズによるＳ／Ｎの低下を軽減させる
ことによりランダムノイズが少ない高品位の画像情報が
得られる。
【００５２】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続されたアナログ演
算増幅器は、外部からの信号によりその消費電流を低減
させる機能を備えることにより、ＩＣの発熱による転送
用のスイッチング素子のＯＦＦ時の暗電流を低減するこ
とができ、固定パターンノイズが低減され、画像面内の
濃淡や、すじのない画像を得ることができる。
【００５３】加えて、本発明によれば、前記読み出し用
回路部からのアナログ信号の出力レベルに応じてＮ個の
Ａ／Ｄ変換器の中から一つのＡ／Ｄ変換器の出力を選択
し、［Ｎ＋Ｍ−１］ビットのディジタル値として出力す
ることにより、光電変換信号を高分解能で高速Ａ／Ｄ変
換が可能であり、階調性の高い光電変換装置が得られ、
それを用いることにより高性能なＸ線撮像装置を提供す
ることもできる。
【００５４】さらに、前記光電変換回路部における光電
変換素子およびスイッチング素子が、アモルファスシリ
コン半導体を材料に形成することにより、大面積な光電
変換装置を安価に提供することができる。しかも 前記
読み出し用回路部において、マトリクス信号配線の各配
線に縦続接続された少なくとも一つのアナログ演算増幅
器は、外部からの信号によりその増幅率が制御できる機
能を備えることによりアモルファスシリコン半導体薄膜
の製造上における膜厚ばらつきに起因するゲインばらつ
きを容易にかつ安価に補うことができる。
【００５５】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に接続された初段のアナログ
演算増幅器（アンプ１）の近傍に、別個の第２のアナロ
グ演算増幅器（アンプ２）を配置させ、前記アンプ１を
増幅率１倍以上の非反転増幅器として構成させ、また前
記アンプ２は増幅率１倍のバッファ−アンプとして構成
させ、前記アンプ１の動作の基準となる基準電位を、前
記アンプ２の出力端子から供給することにより、アンプ
１の基準電位が安定し、正確な光電変換信号が得られ、
Ｓ／Ｎも大きくすることができる。
【００５６】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続されたアナログ演
算増幅器の出力端子からの出力配線の途中に交流成分の
みを通過させる容量素子を接続し、その容量素子を直流
再生するためのリセットスイッチを配置し、容量素子と
リセットスイッチとの間には抵抗素子を介在させること
により、直流再生時にローパスフィルタが構成され、前
記アナログ演算増幅器のランダムノイズを低減でき、Ｓ
／Ｎを大きくすることができる。
【００５７】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続されたアナログ演
算増幅器の出力端子からの出力配線の途中に交流成分の
みを通過させる容量素子を接続し、その容量素子を直流
再生するためのリセットスイッチを配置し、容量素子と
リセットスイッチとの間には抵抗素子を介在させ、外部
からの信号により、そのリセットスイッチの開閉時間を
可変させる機能を備えたことにより、静止画モードでの
Ｓ／Ｎを大きくしたり、動画モードでフレームレートを
増やすことができ、より一層使い勝手が向上する。
【００５８】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続されたアナログ演
算増幅器の出力端子からの出力配線の途中に交流成分の
みを通過させる容量素子を接続し、その容量素子を直流
再生するためのリセットスイッチを配置し、前記容量素
子の端子のうち、前記アナログ演算増幅器の出力に接続
された端子と反対側の端子にローパスフィルタ回路を従
属接続することにより、前記アナログ演算増幅器のラン
ダムノイズを低減でき、Ｓ／Ｎを大きくすることができ
る。
【００５９】また、前記読み出し用回路部において、マ
トリクス信号配線の各配線に従属接続された少なくとも
一つのアナログ演算増幅器は、外部からの信号によりそ
のスルーレートを可変させる機能を備えたことにより、
ノイズ低減が必要とされる微弱な光電変換信号を読み取
る場合に有利である。
【００６０】また、前記光電変換素子は、前記絶縁基板
側から下部電極として第１の金属薄膜層、エレクトロン
キャリアおよびホールキャリアの通過を阻止するアモル
ファス窒化シリコン絶縁層（ａ−ＳｉＮｘ）、水素化ア
モルファスシリコン光電変換層（ａ−Ｓｉ：Ｈ）、ホー
ルキャリアの注入を阻止するＮ型の注入阻止層、上部電
極として透明導電層または前記注入阻止層上の一部に配
置した第２の金属薄膜層で構成される。また、前記スイ
ッチング素子は、前記絶縁基板側から下部ゲート電極と
して第１の金属薄膜層、アモルファス窒化シリコンのゲ
ート絶縁層（ａ−ＳｉＮｘ）、水素化アモルファスシリ
コンの半導体層（ａ−Ｓｉ：Ｈ）、Ｎ型のオーミックコ
ンタクト層、ソース、ドレインの電極として透明導電層
または第２の金属薄膜層で構成される。また、前記光電
変換素子と前記スイッチング素子は同一の絶縁基板上に
形成され、リフレッシュモードでは、ホールキャリアを
前記光電変換層から第２の金属薄膜層に導く方向に前記
光電変換素子に電界を与え、光電変換モードでは光電変
換層に入射した光により発生したキャリアを前記光電変
換層に留まらせエレクトロンキャリアを前記第２の金属
薄膜層に導く方向に前記光電変換素子に電界を与え、前
記光電変換モードにより前記光電変換層に蓄積されるホ
ールキャリアもしくは前記第２の金属薄膜層に導かれた
エレクトロンキャリアを光信号として検出することによ
り、動画モードの対応も容易になる。
【００６１】また、前記光電変換素子を複数系統に分け
て、各系統の光電変換素子をそれぞれ独立に前記リフレ
ッシュモードに設定し、また各系統の光電変換素子をそ
れぞれ独立に前記光電変換モードに設定することによ
り、動画モードの際、実質上フレームを大きくでき連続
した画像が多数得ることができる。
【００６２】
【発明の実施の形態】以下、図面を参照しつつ本発明の
内容を各実施形態として詳細に説明する。
【００６３】（実施形態１）図３は本発明の第１の実施
形態を示す光電変換装置の回路図である。説明を簡単化
するために、図においては３×３の合計９画素で構成し
ている。また、図１と同じ部材については同様の記号を
用いている。Ｓ1-1〜Ｓ3-3は可視光を受光し電気信号に
変換するための光電変換素子であり、Ｔ1-1〜Ｔ3-3は光
電変換素子Ｓ1-1〜Ｓ3-3で光電変換された信号電荷を、
マトリクス信号配線Ｍ１〜Ｍ３側へ転送するためのスイ
ッチ素子である。Ｇ１〜Ｇ３はシフトレジスタ（ＳＲ
１）に接続され且つスイッチ素子Ｔ1-1〜Ｔ3-3に接続さ
れたスイッチのゲート駆動用配線である。マトリクス信
号配線Ｍ１には、前述したように、スイッチ素子の電極
間容量（Ｃgs）の３個分の容量が転送時において付加さ
れており、図１内では容量素子としての表記をしていな
い。他のマトリクス信号配線Ｍ２、Ｍ３についても同様
である。
【００６４】光電変換素子Ｓ1-1〜Ｓ3-3とスイッチング
素子Ｔ1-1〜Ｔ3-3とゲート駆動配線Ｇ１〜Ｇ３とマトリ
クス信号配線Ｍ１〜Ｍ３が図中光電変換回路部１０１内
に表示されており、図示されていないが、それぞれ１つ
の絶縁基板上に配置されている。１０２はスイッチ素子
Ｔ1-1〜Ｔ3-3を開閉するためのシフトレジスタ（ＳＲ
１）で構成される駆動用回路部である。Ａ１〜Ａ３は、
マトリクス信号配線Ｍ１〜Ｍ３の信号電荷を増幅し、イ
ンピーダンス変換するためのオペアンプであり、図中に
おいては電圧ホロワ回路を構成したバッファーアンプと
してのみ記載してある。Ｓｎ１からＳｎ３はオペアンプ
Ａ１〜Ａ３の出力すなわち各マトリクス信号配線Ｍ１〜
Ｍ３の出力を読み出し、読み出しコンデンサＣL1〜ＣL3
へ転送する転送スイッチである。
【００６５】読み出しコンデンサＣL1〜ＣL3は、電圧ホ
ロワ回路を構成したバッファアンプＢ１〜Ｂ３を介して
読み出し用スイッチＳr1〜Ｓr3により読み出される。１
０３は読み出し用スイッチＳr1〜Ｓr3を切り替えるため
のシフトレジスタ（ＳＲ２）である。ＣL1〜 ＣL3の並
列信号は、Ｓr1〜Ｓr3とシフトレジスタ（ＳＲ２）１０
３により直列変換され、最終段の電圧ホロワ回路を構成
したオペアンプ１０４に入力され、さらにＡ／Ｄ変換回
路部１０５でディジタル化される。ＲＥＳ１〜ＲＥＳ３
はマトリクス信号配線Ｍ１〜Ｍ３に付加された容量（３
個分のＣgs）に蓄えられた信号成分をリセットするため
のリセット用スイッチであり、ＣＲＥＳ端子からのパル
スによりあるリセット電位にリセット（図中ではＧＮＤ
電位にリセット）される。
【００６６】また、１０６は光電変換素子Ｓ1-1〜Ｓ3-3
にバイアスを与えるための電源である。読み出し用回路
部１０７は、バッファアンプＡ１〜Ａ３、転送スイッチ
Ｓｎ１〜Ｓｎ３、読み出しコンデンサＣL1〜 ＣL3、バ
ッファアンプＢ１〜Ｂ３、読み出し用スイッチＳr1〜Ｓ
r3、シフトレジスタＳＲ２、最終段のオペアンプ１０
４、リセット用スイッチＲＥＳ１〜ＲＥＳ３で構成され
ている。
【００６７】図４は、図３に示される光電変換装置の動
作を示すタイミングチャートである。図４を用いて、動
作の詳細を説明する。光電変換素子Ｓ1-1〜Ｓ3-3で光電
変換された信号電荷は、光電変換素子内で形成されてい
る容量成分に一定の期間だけ蓄積される。第１行の光電
変換素子Ｓ1-1〜Ｓ1-3に蓄積されていた信号電荷は、シ
フトレジスタ（ＳＲ１）１０２のゲートパルス信号Ｇ１
によりスイッチング素子Ｔ1-1〜Ｔ1-3がｔ１時間だけ”
ＯＮ”し、マトリクス信号配線Ｍ１〜Ｍ３の各配線に形
成される容量成分（スイッチング素子Ｔ1-1〜Ｔ3-3のＣ
gs３個分の容量）に転送される。図４中、Ｍ１〜Ｍ３は
その転送の様子を示しており、各光電変換素子内に蓄え
られた信号量が異なった場合を示している。すなわち、
第１行の光電変換素子（Ｓ1-1からＳ1-3）においては、
その出力レベルがＳ1-2＞Ｓ1-1＞Ｓ1-3である。マトリ
クス信号配線Ｍ１〜Ｍ３の信号出力は、それぞれオペア
ンプＡ１〜Ａ３によりインピーダンス変換される。
【００６８】その後、読み出し用回路部内のスッチイン
グ素子Ｓｎ１〜Ｓｎ３が、図４中に示されるＳＭＰＬパ
ルスによりｔ２時間だけ”ＯＮ”し、読み出しコンデン
サＣL1〜ＣL3にそれぞれ転送される。読み出しコンデン
サＣL1〜ＣL3の信号は、それぞれバッファアンプＢ１〜
Ｂ３によりインピーダンス変換される。その後読み出し
用スイッチＳr1〜Ｓr3がシフトレジスタ（ＳＲ２）１０
３からのシフトパルスＳｐ１〜Ｓｐ３により順次”Ｏ
Ｎ”することにより、、読み出し用コンデンサＣL1〜Ｃ
L3に転送されていた並列の信号電荷が、直列変換され読
み出される。Ｓｐ１、Ｓｐ２、Ｓｐ３のシフトパルスの
パルス幅をＳｐ１＝Ｓｐ２＝Ｓｐ３＝ｔ３とすると、こ
の直列変換読み出しに必要な時間はｔ３×３となる。直
列変換された信号は最終段のオペアンプ１０４から出力
され、さらにＡ／Ｄ変換回路部１０５によりディジタル
化される。
【００６９】図４中に示されたＶｏｕｔはＡ／Ｄ変換回
路部に入力される前のアナログ信号を示している。図４
に示しているように、第１行のＳ1-1〜Ｓ1-3の並列信号
すなわちマトリクス信号配線Ｍ１〜Ｍ３の信号電位の並
列信号が、それらの信号の第小に比例してＶｏｕｔ信号
上で、直列変換されている。最後に、マトリクス信号配
線Ｍ１〜Ｍ３の信号電位はＣＲＥＳパルスがｔ４時間だ
け”ＯＮ”することによりリセット用スイッチ素ＲＥＳ
１〜ＲＥＳ３を介して一定のリセット電位（ＧＮＤ電
位）にリセットされ、次の光電変換素子Ｓ2-1〜Ｓ2-3の
第２行の信号電荷の転送に備える。以下同様に第２行、
第３行の光電変換された信号が繰り返し読み出される。
【００７０】ここで、図４から判るように、本発明で
は、第１行のＣL1〜ＣL3の信号電荷の読み出し動作に必
要なｔ３×３の時間範囲内に、第１行のマトリクス信号
配線Ｍ１〜Ｍ３の容量のリセット動作と、第２行の光電
変換素子Ｓ2-1〜Ｓ2-3のゲートパルスＧ２による転送動
作との、二つの動作を行うことができる。すなわち１行
の読み出しに必要とされる時間はｔ４＋ｔ１＋ｔ２であ
り、この時間はほぼ（ｔ３×３）＋ｔ２に等しくするこ
とができる。マトリクス信号配線Ｍ１〜Ｍ３の１本に形
成されている容量は、図あにおいては、光電変換素子Ｓ
2-1〜Ｓ2-3に接続されたスイッチング素子の電極間容量
Ｃgsのたかだか３個分である。
【００７１】しかしながら、前述したように、実際の光
電変換素子を構成する場合、１列で数百から数千のビッ
トとなるため、読み出し用コンデンサＣLに比べれば、
容量値として非常に大きくなる。そうなるとＳＭＰＬパ
ルスによる転送に必要な時間ｔ２は、ほぼ読み出し用コ
ンデンサＣLの容量値とスイッチ素子Ｓｎｘ（ｘ：１〜
３）のオン抵抗値の積で決定される時定数の数倍の時間
で十分となる。読み出し用回路部１０７を通常の結晶シ
リコンを基板材料にした集積回路（ＩＣ）で構成すれ
ば、ｔ２の時間はｔ１、ｔ３、あるいはｔ３×３の各時
間に比べ十分短い時間で動作させることができる。
【００７２】すなわち、１行の光電変換素子の信号電荷
を読みとるのに必要な時間は、ほぼｔ４＋ｔ１＝ｔ３×
３に設定することができる。このことは、前述した例の
場合は、１行の読み出しには、 （光電変換素子からマトリクス信号配線への転送に必要
な時間ｔ１）＋（マトリクス信号配線の信号を読み出す
のに必要な時間ｔ３×３）＋（マトリクス信号配線の容
量成分をリセットするのに必要な時間ｔ４） の時間が必要であったのに対し、本実施形態において
は、 （マトリクス信号配線の信号を読み出すのに必要な時間
ｔ３×３） の時間で１行を読み出すことが可能であり、光電変換装
置としての読み取りスピードが大幅に短縮されることに
なる。
【００７３】図５（ａ）は、光電変換素子及びスイッチ
ング素子をアモルファスシリコン半導体薄膜を用いて構
成した時の光電変換回路部の概略的上面図である、図５
（ｂ）は、図５（ａ）中Ａ−Ｂにおける概略的断面構成
図である。光電変換素子３０１及びスイッチング素子３
０２（アモルファスシリコンＴＦＴ、以下単にＴＦＴと
記す）は、同一基板３０３上に形成されており、光電変
換素子３０１の下部電極は、ＴＦＴ３０２の下部電極
（ゲート電極）と同一の第１の金属薄膜層３０４で共有
されており、光電変換素子３０１の上部電極は、ＴＦＴ
３０２の上部電極（ソース電極、ドレイン電極）と同一
の第２の金属薄膜層３０５で共有されている。また、第
１、第２の金属薄膜層は、光電変換回路部内の、ゲート
駆動用配線３０６、マトリクス信号配線３０７も共有し
ている。図５（ａ）においては、画素数として２×２の
計４画素分が記載されている。図５（ａ）中、ハッチン
グ部は、光電変換素子の受光面である。３０９は光電変
換素子にバイアスを与える電源ラインである。また、３
１０は光電変換素子３０１とＴＦＴ３０２を接続するた
めのコンタクトホールである。
【００７４】ここで、本実施形態における光電変換回路
部の形成方法を説明する。まず、絶縁基板３０３上にス
パッタ法や抵抗加熱法によりクロム（Ｃｒ）を第１の金
属薄膜層３０４を約５００オングストローム蒸着し、フ
ォトリソグラフィーによりパターニングし、不必要なエ
リアをエッチングする。この第１の金属薄膜層３０４は
光電変換素子３０１の下部電極及びスイッチング素子３
０２のゲート電極となる。次に、ＣＶＤ法により、同一
真空内でａーＳｉＮｘ（３１１）、ａ−Ｓｉ：Ｈ（３１
２）、Ｎ+層（３１３）をそれぞれ、３０００、５００
０、１０００オングストロームづつ順次積層させる。こ
れらの各層は、光電変換素子３０１の絶縁層／光電変換
半導体層／ホール注入阻止層であり、そしてスイッチン
グ素子３０２（ＴＦＴ）のゲート絶縁膜／半導体層／オ
ーミックコンタクト層となる。
【００７５】また、第１の金属薄膜層３０４と第２の金
属薄膜層３０５とのクロス部（図５（ａ）３１４）の絶
縁層としても利用される。各層の膜厚は上記厚さに限ら
ず光電変換装置として使用する電圧、電荷、光電変換素
子受光面の入射光量等により最適に設計される。少なく
とも、ａ−ＳｉＮｘは、エレクトロンとホールが通過で
きず、また、ＴＦＴ３０２のゲート絶縁膜として十分機
能できる５００オングストローム以上が望ましい。各層
を堆積した後、コンタクトホール（図５（ａ）３１０参
照）となるエリアをＲＩＥまたはＣＤＥ等でドライエッ
チングし、その後、第２の金属薄膜層３０５としてアル
ミニウム（Ａｌ）をスパッタ法や抵抗加熱法で約１００
００オングストローム堆積させる。さらにフォトリソグ
ラフィーによりパターニングし、不必要なエリアをエッ
チングする。
【００７６】第２の金属薄膜層は光電変換素子３０１の
上部電極、スイッチングＴＦＴ３０２のソース、ドレイ
ン電極、その他の配線等となる。また第２の金属薄膜層
３０５の成膜と同時にコンタクトホール部３１０で上下
の金属薄膜層が接続される。更に、ＴＦＴ３０２のチャ
ネル部を形成するために、ソース電極、ドレイン電極間
の一部をＲＩＥ法でエッチングし、その後、不必要なａ
ーＳｉＮｘ層、ａ−Ｓｉ：Ｈ層、Ｎ+層をＲＩＥ法でエ
ッチングし各素子が分離される。これで、光電変換素子
３０１、スイッチングＴＦＴ３０２、他の配線類（３０
６、３０７、３０９）、コンタクトホール部３１０が形
成される。図５（ｂ）の概略的断面図においては２画素
分のみしか図示されていないが、多数の画素が同時に絶
縁基板３０３上に形成されることは言うまでもない。
【００７７】最後に、耐湿性向上の目的として、各素
子、配線類をＳｉＮｘのパッシベーション膜（保護膜）
３１５で被覆する。以上の説明の通り、光電変換素子、
スイッチングＴＦＴ、配線類が同時に堆積された共通の
第１の金属薄膜層、ａーＳｉＮｘ、ａ−Ｓｉ：Ｈ、Ｎ+
層、および第２の金属薄膜層と各層のエッチングのみで
形成される。
【００７８】以上述べたようなアモルファスシリコン半
導体を主たる材料にしたプロセスを用いれば、光電変換
素子、スイッチング素子、ゲート駆動用配線、マトリク
ス信号配線を、同一基板上に同時に作製することがで
き、大面積の光電変換回路部が容易に、しかも安価に提
供することができる。
【００７９】一般にアモルファスシリコンＴＦＴは、結
晶シリコンのスイッチ素子にくらべ、その材料としての
電子の移動度が低いために、ＯＮ抵抗が著しく大きくな
る。例えば、上記プロセスにより作製したチャネルサイ
ズ（Ｗ／Ｌ）：５０μｍ／１０μｍのＴＦＴのＯＮ抵抗
は、１２Ｖのバイアス（Ｖｇｓ）の印加により８メガオ
ームと非常に大きい値になる。このＴＦＴを用い図５
（ａ）、図５（ｂ）に示されるような光電変換回路部を
画素ピッチ１００μｍで構成すると、光電変換素子内で
形成される容量成分は２〜３（ｐＦ）となり、光電変換
素子からマトリクス信号配線への転送に必要な時間は、
時定数τとしておおよそ２０（μｓｅｃ）必要となる。
転送を十分に行うためには、その時定数の数倍の時間が
必要となる。仮に４τの時間を設けるとすると、ＴＦＴ
の駆動用ゲートパルスのパルス幅は８０（μｓｅｃ）と
なる。
【００８０】上記ＴＦＴの１個のＣgsは０.０５（ｐ
Ｆ）程度であり、１行の画素数を４０００個に設定した
場合、マトリクス信号配線１本に形成される容量成分
は、 ４０００×Ｃgs＝２００ （ｐＦ） である。図３で示される読み出し用回路部内のリセット
用スイッチ素子（ＲＥＳ１〜ＲＥＳ３）のＯＮ抵抗は、
読み出し用回路部がＩＣ（結晶シリコン）であれば数百
オームから数キロオーム程度には容易に作製でき、その
リセットに必要な時定数τRは、 配線の抵抗成分を無視
できれば、１（μＳＥＣ）にも満たない。しかしなが
ら、そのリセット動作におけるリセット電流の通過経路
はＴＦＴのＣｇｓを介しゲート駆動配線（第３図でいえ
ばＧ１、Ｇ２、Ｇ３）を流れることになる。ゲート駆動
配線の材料としてクロムを用い、図５（ａ）、図５
（ｂ）に示されるような構成で光電変換回路部を構成す
れば、その配線による抵抗値は高くなることが予想され
る。
【００８１】抵抗値を低減するために配線幅を太くすれ
ば、１００（μｍ）×１００（μｍ）の画素領域に対す
る光電変換素子の受光面の占有面積が低下し信号量が確
保できなり、また配線膜厚を厚くすれば保護膜３１５の
カバレッジ性が低下し信頼性が懸念される。従って、お
およそ配線幅１０（μｍ）、配線膜厚１０００（Ａ）程
度が設計上妥当なところである。
【００８２】ゲート駆動配線にクロムを用いた場合その
シート抵抗はおよそ２オーム／□であり、そして配線長
は、上述の例では４０００（画素）×１００（μｍ）で
おおよそ４０（ｃｍ）以上になり、配線の抵抗としては
８０（キロオーム）にもなる。そうなるとマトリクス信
号配線に形成された約２００（ｐＦ）の容量をリセット
するのに必要な時間は、τR＝１（μｓｅｃ）では足り
なくなる。実際のリセット動作では、２次元的な分布定
数回路になり、単純にＣＲ時定数では表すことはできな
いが、十分にリセットするためには２００（ｐＦ）×８
０（ｋΩ）＝１６（μｓｅｃ）の数倍の時間が必要とさ
れ、駆動用ゲートパルス幅８０（μｓｅｃ）とほぼ同等
の時間が必要となる。
【００８３】また、４０００画素分のマトリクス信号配
線が接続される読み取り用回路部（ＩＣ）は１個のＩＣ
で構成した場合、ＩＣのサイズが非常に大きくなりＩＣ
自身の歩留まりが低下する。また、１個のＩＣでは１行
＝４０００画素分のデータを直列読み出しするために非
常に時間がかかりすぎる。従って、読み出し用回路部
は、適当な数：Ｎ個に分割され、Ｎ個同時に動作され
る。例えば、Ｎは光電変換素子からマトリクス信号配線
への転送時間（ｔ１）とマトリクス信号配線のリセット
時間（ｔ４）の和の時間（ｔ１＋ｔ４）で直列変換され
得るように設定される。上述の例でいえば、転送時間ｔ
１：８０（μｓｅｃ）＋リセット時間ｔ４：８０（μｓ
ｅｃ）＝１６０（μｓｅｃ）、直列変換する変換レート
（シフトレジスタ２のＳｐのパルス幅：ｔ３）を１.６
（μｓｅｃ）にすれば、１００画素分を入力できる読み
出し用回路部をＮ＝２０個用意することになる。
【００８４】この例でいえば、１行の読み取りに必要な
時間がｔ１＋ｔ４＋（ｔ３×１００）＝３２０（μｓｅ
ｃ）であったのに対し、本発明においては、１行の読み
取りに必要な時間は、ｔ３×１００＝１６０（μｓｅ
ｃ）と実質上２倍の高速化が図れることになる。
【００８５】また、光電変換装置の使用上、高速化を必
要としない場合、従来と同じ読み取り速度でも、転送時
間ｔ１やリセット時間ｔ４を長く設定できるため、より
十分な転送、リセットが可能になる。
【００８６】また、読み出し用回路部におけるｔ３は、
結晶シリコンの通常のＩＣであれば、上述の例であるｔ
３＝１.６（μｓｅｃ）よりも更に短くすることは容易
である。この場合、１行の読み出しに必要な時間はｔｓ
＋ｔ４で決定されるため読み出しスピードの点では変化
ないが、読み出し用回路部のＩＣの数（Ｎ）は少なくで
きるため、より安価に光電変換装置を提供できる。
【００８７】以上述べてきたように、本発明によれば、
各行の読み出し走査において、従来の技術で必要不可欠
な転送＋読み出し＋リセットの動作時間に比べ、実質上
読み出しのみの時間で各行の読み出し走査が可能とな
り、光電変換装置の読み取りにおいて大幅な高速化が図
れる。
【００８８】（実施形態２）図６は本発明の第２の実施
形態を示す光電変換装置の回路図であり、光電変換回路
部が３×３＝９画素で構成されている例である。実施形
態１で示された図３と同一の構成部材については同じ符
号が記載されており、説明は省略する。図６が、図３と
異なるところは、読み取り回路部において各マトリクス
信号配線に接続されたバッファアンプＬ１〜Ｌ３が、抵
抗Ｒ１、Ｒ２で決定される増幅率Ｇを持った非反転増幅
器に変更されている点にある。そして、図６中では表し
ていないがバッファアンプＬ１〜Ｌ３のオペアンプは、
他のアンプに比べて非常に低ノイズ性能に関して優れて
いる。増幅率は１＋（Ｒ２／Ｒ１）になる。
【００８９】一般に、オペアンプはランダムな電圧性の
ノイズを発生させ、それは内部で構成されるトランジス
タ、特に初段のトランジスタで発生するノイズが支配的
となる。例えば初段部がバイポーラトランジスタで構成
した場合、そのベース抵抗に発生する熱雑音がオペアン
プのノイズ量を決定すると言われている。そのノイズ量
は、一般に単位帯域幅に対して表され、その単位は（Ｖ
ｏｌｔ／（Ｈｚ）1/2）となる。図６で示されるように
オペアンプを非反転増幅器として用いる場合、動作させ
る周波数帯域に応じてノイズ量も、１＋（Ｒ２／Ｒ１）
倍される。以下、オペアンプで発生するノイズを、増幅
率倍する前のノイズ値すなわち入力換算雑音電圧として
考え、Ｖｎ（Ｖ／（Ｈｚ）1/2）で表すことにする。
【００９０】本実施形態においては、図６で示されるオ
ペアンプ（Ｌ１〜Ｌ３）のＶｎをある一定値以下に設定
する。ある一定値とは、光電変換回路部１０１内でスイ
ッチング素子Ｔ1ー1〜Ｔ3ー3を介した転送動作時に発生す
るいわゆるＫＴＣノイズによるノイズ値である。すなわ
ち、読み取り用回路部の初段のオペアンプ部（Ｌ１〜Ｌ
３）で発生するノイズ量は、光電変換回路部１０１内で
発生するＫＴＣノイズ量以下に設定してある。どちらの
ノイズも、原理上発生し得る真性ノイズであり、設計
上”零”にすることはできない。
【００９１】次に、第１の実施形態でも説明した４００
０×４０００＝１６００万画素数を有する光電変換装置
を例にとり、それぞれのノイズを概算する。ａ−ＳｉＮ
ｘ、ａ−Ｓｉ、Ｎ+の各層をそれぞれ３０００、５００
０、１０００オングストローム積層し、画素ピッチを１
００μｍで構成した場合、光電変換素子Ｓ1ー1〜Ｓ3ー3内
の容量（Ｃ１）は約３ｐＦ、マトリクス信号配線Ｍ１〜
Ｍ３の１本の読み出し容量（Ｃ２）はＣｇｓ×４０００
で２００ｐＦである。スイッチング素子（ＴＦＴ）Ｔ1ー
1〜Ｔ3ー3で転送動作を行った際に発生するＫＴＣノイズ
（Ｔｎ）は、マトリクス信号配線Ｍ１〜Ｍ３の容量Ｃ２
上の電圧ノイズとして求めると、 Ｔｎ＝（Ｋ×Ｔ×（Ｃ１‖Ｃ２））1/2／（Ｃ１＋Ｃ
２） である。但し、Ｋ：ボルツマン定数（１.３８×１０-23
(Ｊ／Ｋ)）、Ｔは絶対温度、Ｃ１‖Ｃ２はＣ１とＣ２の
直列合成容量である。
【００９２】このノイズＴｎは統計確率学的にガウス分
布を示し、実効ノイズ電圧値（Ｖｒｍｓ）で表される。
室温（３００Ｋ）におけるＴｎを計算するとＴｎ＝０.
５５（μＶｒｍｓ）である。一方、オペアンプＬ１〜Ｌ
３で発生するノイズは、扱う周波数帯域Ｂにより異な
る。第１の実施形態で説明したように、転送時間を８０
（μｓ）＋リセット時間を８０（μｓ）とすれば、オペ
アンプには、（１／１６０（μｓ））＝６.２５（ｋＨ
ｚ）の信号が入力されたことになる。仮に、その４倍の
２５（ｋＨｚ）の周波数帯域Ｂでオペアンプを動作させ
ることにより、転送された光電変換信号およびを光電変
換回路部内で発生したＫＴＣノイズが十分に（Ｇ倍）に
増幅される。
【００９３】加えて、動作周波数帯域で発生するオペア
ンプ入力部の実効ノイズＡｎ（＝Ｖｎ×Ｂ1/2）もＧ倍
に増幅されることになる。オペアンプで発生するノイズ
Ａｎと光電変換回路部１０１内におけるＫＴＣノイズＴ
ｎは互いに独立したノイズであり、双方のノイズをあわ
せたアンプ入力部における実効ノイズＪｎはＪｎ＝（Ａ
ｎ2＋Ｔｎ2）1/2で表され、アンプ出力端子における実
効全ノイズは、Ｊｎ×Ｇとなる。
【００９４】ここで、Ａｎ＞＞Ｔｎになると、ＪｎはＡ
ｎで決定されることになり光電変換装置としてのＳ／Ｎ
が不利になる。従ってＡｎ＝ＴｎまたはＡｎ＜Ｔｎが望
ましい。前述の例で周波数帯域Ｂ＝２５（ｋＨｚ）とし
た場合、オペアンプの入力換算雑音電圧Ｖｎは、Ｔｎ≧
（Ｖｎ×Ｂ1/2）（＝Ａｎ）から、３.５（ｎＶ／（Ｈ
ｚ）1/2）以下が望ましい。Ｖｎ＝３.５（ｎＶ／√Ｈ
ｚ）とした場合、アンプの実効ノイズがＫＴＣノイズＴ
ｎと等しくなり、アンプ入力部における両者あわせた実
効ノイズＪｎは、Ｊｎ＝（Ｖｎ2＋Ｔｎ2）1/2より、Ｔ
ｎの√２倍になる。すなわち、上述の例においては、Ｊ
ｎ＝０.５５×２1/2＝０.７８（μＶｒｍｓ）となる。
【００９５】本実施形態における光電変換装置をＸ線撮
像装置に用いて、従来のフィルム方式に匹敵する画像を
得る場合、装置として求められるＳ／Ｎ比は非常に高
く、一般にＳ／Ｎ＝１００００倍以上が必要であるとい
われている。ここで、２次元状に光電変換素子が配列さ
れた光電変換装置をＸ線撮像装置に用いる一例につい
て、まず説明する。
【００９６】図７は、２次元の光電変換装置を用いて構
成された医療用のＸ線検出装置の概略断面図である。Ｘ
線源１５０１を出射したＸ線は人体などの検体１５０２
（患者の患部や物体の検査箇所）に照射され、肺部、骨
部、病巣といった体内情報、あるいは構造体、内容空間
といった内部情報に対応したＸ線が、グリッド板１５０
３に向かう。グリッド板１５０３は検体内での散乱Ｘ線
を蛍光体１５０４や光電変換装置１５０６に照射される
のを防ぐ目的で配置されており、鉛のようなＸ線を吸収
する吸収物質１５０７とアルミニウムのようなＸ線を透
過する透過物質１５０８とで構成されている。グリッド
を通過したＸ線は、波長変換体であるＸ線可視変換蛍光
体１５０４に照射され、そこで可視光など光電変換素子
の感度を有する範囲の波長に変換される。Ｘ線可視変換
蛍光体１５０４からの蛍光は、光電変換装置１５０６で
光電変換される。なお、図７中、１５０９は光電変換素
子、１５１０はスイッチング素子であり、１５１１は光
電変換素子１５０９、スイッチング素子１５１０を保護
する保護膜である。１５１２は光電変換素子１５０９、
スイッチング素子１５１０を配置する絶縁基板である。
【００９７】ところで、図７で示されるように、Ｘ線可
視変換蛍光体１５０４を光電変換装置１５０６に密着さ
せた場合、光電変換素子１５０９の受光面で得られる照
度は最大となり、その時の照度は、用いる蛍光体やＸ線
源の線量にも依存するが、数（Ｌｘ）程度の照度を確保
できる。１（Ｌｘ）の光で光電変換素子１５０９に流れ
る光電流は、前述した４０００×４０００の光電変換装
置の例であれば１個の光電変換素子で約５（ｐＡ）であ
り、その光電流を５００（ｍｓｅｃ）の期間、光電変換
素子内の３（ｐＦ）の容量Ｃ１に蓄積すれば、スイッチ
ングＴＦＴを介した転送後のマトリクス信号配線の２０
０（ｐＦ）の容量Ｃ２における信号出力Ｓは、５ｐＦ×
５００ｍｓｅｃ／（３ｐＡ＋２００ｐＡ）＝１２.３
（ｍＶ）となる。マトリクス信号配線の２００（ｐＦ）
の容量Ｃ２におけるノイズ値ＪｎはＪｎ＝０.７８（μ
Ｖｒｍｓ）であり、実効ノイズＪｎをＮとし、Ｓ／Ｎ比
は１２．３（ｍＶ）／０.７８（μＶ）＝１５８００と
なる。すなわち、Ｘ線撮像装置の光電変換部として十分
に機能させることが可能となる。
【００９８】オペアンプ部のノイズはＶｎのみではな
く、例えばＲ１、Ｒ２の抵抗で発生する熱雑音もある。
それは、その抵抗値を小さくすることによりＶｎによる
ノイズに比べ十分に小さくすることが容易である。ま
た、オペアンプには入力部における電流性のノイズ成分
（Ｉｎ）が存在する。これはオペアンプの初段のトラン
ジスタを電界効果トランジスタにすることにより、Ｖｎ
に起因するノイズに対し十分に小さくすることがに可能
である。つまり、オペアンプの持つ入力換算雑音電圧Ｖ
ｎが、光電変換装置としてのＳ／Ｎを大きく左右するた
めに、本発明ではオペアンプのＶｎを規定している。
【００９９】（実施形態３）図８は本発明の第３の実施
形態を示した光電変換装置の回路図であり、光電変換回
路部が３×３＝９画素で構成されている例である。第２
の実施形態で示された図６と同一の構成部材については
同じ符号が記載されており、説明は省略する。図８が、
図６と異なるところは、読み取り回路部においてオペア
ンプＬ１〜Ｌ３の出力部端子からの出力配線の途中に交
流成分のみを通過させる容量素子ＣC1〜ＣC3を接続し、
その容量素子を直流再生するためのリセットスイッチＤ
１〜Ｄ３を配置した点である。また容量素子ＣC1〜ＣC3
にはインピーダンス変換用のバッファアンプＡ１〜Ａ３
が接続されている。
【０１００】また、図９は図８における動作を示したタ
イミングチャートであり、容量素子ＣC1〜ＣC3、リセッ
トスイッチＤ１〜Ｄ３に関係する動作について特に記載
し、他の動作は図４と同様である。図８及び図９を用い
て本実施形態の動作について以下に説明する。
【０１０１】ＣＲＥＳは、マトリクス信号配線Ｍ１〜Ｍ
３に形成される容量ＣL（図８中で図示していないがＴ
ＦＴＴ1ー1〜Ｔ3-3のＣｇｓ３個分）をリセット電位（Ｇ
ＮＤ）にリセットするためのスイッチＲＥＳ１〜ＲＥＳ
３のコントロール信号である。Ｐ１はマトリクス信号配
線のノード（例えば、図８上Ｐ１と付記）の電位の変化
の様子を示している。本来ノードＰ１は、ＣＲＥＳ信
号”Ｈｉ”により、リセット電位であるＧＮＤにリセッ
トされなければならない。しかしながら、マトリクス信
号配線の容量Ｃ２をリセットする場合、スイッチＲＥＳ
２のオン抵抗による熱雑音がいわゆるＫＴＣノイズとし
て確率的に発生する。そのノイズ量Ｒｎ＝（ＫＴ／Ｃ
２）1/2（Ｖｒｍｓ）である。Ｃ２＝２００ｐＦの前述
の例では、Ｒｎ＝４.５５（μＶｒｍｓ）にもなり、前
述のＪｎ＝０.７８（μＶｒｍｓ）を上回り光電変換装
置のノイズの主因となる。
【０１０２】このノイズ量Ｒｎが、マトリクス信号配線
の容量Ｃ２に重畳された状態で読み出しを行えば、当然
のことながら光電変換装置としてのＳ／Ｎが低下する。
図９の波形Ｐ１において、ＣＲＥＳ”ＯＦＦ”後のリセ
ット電位ＧＮＤからのずれ量（図９で”エラー”と付
記）はこのリセット時に発生したＫＴＣノイズによるも
のである。このノイズもまた、オペアンプＬ１〜Ｌ３に
より増幅率Ｇ＝１＋（Ｒ２／Ｒ１）倍される。図８中図
示していないが、オペアンプＬ１〜Ｌ３の出力には波形
Ｐ１のＧ倍の出力が常に現れている。図９におけるＰ２
は、アンプＬ２の出力に直列接続された容量素子の対向
電極の波形である。すなわち図８に示したノードＰ２の
波形を表している。
【０１０３】ここで、ノードＰ２にはリセットスイッチ
Ｄ２が接続されており、コントロール信号ＤＲＥＳによ
り制御される。ＤＲＥＳはＣＲＥＳとほぼ同時に”Ｏ
Ｎ”し、ＣＲＥＳの”ＯＦＦ”後わずかに遅れてＤＲＥ
Ｓが”ＯＦＦ”する。ＤＲＥＳが”ＯＮ”している期間
は、ノードＰ２にはリセット電位ＧＮＤが与えられる。
ＤＲＥＳが”ＯＦＦ”し、スイッチ素子Ｄ２がハイイン
ピーダンスの状態においてもノードＰ２はＧＮＤ電位に
ホールドされる。その状態で、例えば転送用ＴＦＴのゲ
ート（Ｇ２）が”ＯＮ”すると光電変換素子Ｓ2-2の容
量に蓄えられていた信号電荷がマトリクス信号配線の容
量Ｃ２に転送される。
【０１０４】図９の波形Ｐ１にその様子が示されている
が、予めＣＲＥＳ終了後にホールドされたリセット時の
ＫＴＣノイズＲｎが転送動作時においても重畳されてい
る。しかしながら、この転送動作過程でのノードＰ２の
波形は、オペアンプＬ１〜Ｌ３でＧ倍されたＲｎの直流
成分が容量素子ＣC2によって遮断されるため、光電変換
素子の信号によるＣ２の電位の変化分だけがＧ倍されて
現れる。すなわち、リセット時のＫＴＣノイズがキャン
セルされる結果となる。その後、Ｐ２の出力はＳＭＰＬ
パルスにより容量素子ＣL2に転送し、ＳＲ２により直列
変換されオペアンプ１０４から出力される。この部分の
動作は実施形態１で説明した動作と同じである。
【０１０５】以上説明したように、本発明では、読み出
し回路部１０７において、オペアンプＬ１〜Ｌ３の出力
部端子からの出力配線の途中に交流成分のみを通過させ
る容量素子ＣC1か〜ＣC3を接続し、その容量素子を直流
再生するためのリセットスイッチ１〜Ｄ３を配置させる
ことにより、各マトリクス信号配線に形成される容量の
のリセット時に発生するＫＴＣノイズを除去することが
できるため光電変換装置の高Ｓ／Ｎ化が図れ、画質のよ
い画像が得られる。
【０１０６】（実施形態４）図１０は本発明の第４の実
施形態を示した光電変換装置の回路図であり、光電変換
回路部が３×３＝９画素で構成されている例である。第
３の実施形態で示された図８と同一の構成部材について
は同じ符号が記載されており、説明は省略する。図１０
が、図８と異なるところは、読み出し用回路部１０７に
おいて、外部からの信号によりその増幅率が可変制御で
きる機能を有するオペアンプＫ１〜Ｋ３が付加されてい
る点である。図１０では外部から増幅率を制御する信号
線が４本Ａ１〜Ａ４設けてあり、４通りの増幅率が選択
される。図１１は、図１０における増幅率可変のオペア
ンプＫ１〜Ｋ３の内部の概略的回路図を示している。以
下簡単にその機能を説明する。
【０１０７】端子Ａ１，Ａ２，Ａ３，Ａ４は外部から増
幅率を選択するための信号を入力するため端子であり、
４端子中１端子のみが”Ｈｉ”になることとする。端子
Ａ１，Ａ２，Ａ３，Ａ４のいずれかに”Ｈｉ”の信号が
入力されることにより、それぞれの端子Ａ１，Ａ２，Ａ
３，Ａ４に結線されたスイッチ素子Ｓ１、Ｓ２、Ｓ３、
Ｓ４はオンする。どれか一つのスイッチがオンすること
により、オペアンプＫ１〜Ｋ３は非反転増幅器として動
作される。例えば、抵抗Ｒ３〜Ｒ７の抵抗値を各スイッ
チ素子のオン抵抗よりも十分に大きくとり、すべて同じ
値Ｒ（Ω）にした場合、Ｓ１がオンすることにより増幅
率は１＋１／４＝１.２５倍となり、Ｓ２がオンするこ
とにより増幅率は１＋２／３＝１.６６倍となり、Ｓ３
がオンすることにより増幅率は１＋３／２＝２.５倍と
なり、Ｓ４がオンすることにより増幅率は１＋４／１＝
５倍となる。抵抗Ｒ３〜Ｒ７の抵抗値を適当に選択すれ
ば、他の４通りの所望の増幅率を得ることができる。
【０１０８】本実施形態では、４本の制御信号により４
通りの増幅率を切り替える例を示したが、何も４本に限
定するものではなく、所望の本数の制御信号により増幅
率を切り替えるてもよい。また、制御端子にマルチプレ
クサ回路を接続すれば、Ｎ本の外部制御信号により、２
N 通りの切り替えも可能となる。
【０１０９】前述したようなａ−Ｓｉ半導体薄膜の製造
上のばらつによる光電変換出力の個体差が生ずるといっ
た問題点に対して、本発明の光電変換装置は、読み出し
用回路部内に外部からの信号によりその増幅率が制御で
きるるため、容易に出力ばらつきを補うことができ、装
置としてのコストが結果として安くなる長所を有する。
【０１１０】（実施形態５）図１２は本発明の第５の実
施形態による光電変換装置の読み取り回路部内で構成さ
れているオペアンプ１個の回路図の例である。この図に
おいて本発明の特徴としているところは、端子ＰＳから
の信号により制御されるスイッチ素子ＳＷｐが設けられ
ている点である。このスイッチ素子ＳＷｐの機能に関す
る動作の説明を以下に記載する。
【０１１１】端子Ｖｄｄ、Ｖｓｓはオペアンプの電源端
子であり、Ｖｄｄ＞Ｖｓｓの電源が投入されている。通
常、光電変換装置の系のＧＮＤをゼロ電位とすれば、そ
れぞれＶｄｄに＋電圧、Ｖｓｓに−電圧が印加されてい
る。ＰＳ端子からの制御信号がスイッチ素子ＳＷｐに入
力されていない場合すなわちＳＷｐが”ＯＦＦ”の場
合、抵抗Ｒ９、ダイオードＤ１、ダイオードＤ２に電流
が流れ、トランジスタＱ７のベース電位が、Ｄ１、Ｄ２
の順方向閾値電圧で与えられる電位にバイアスされる。
すると、トランジスタＱ７は、”オン”状態になり、ト
ランジスタＱ６、Ｑ７のコレクタ電流ＩがＶｄｄ端子か
ら抵抗Ｒ８へと流れることになる。
【０１１２】また、Ｑ６とＱ５、およびＱ６とＱ８はカ
レントミラー構成の関係にあるため、Ｑ５、Ｑ６、Ｑ８
のトランジスタの性能を同一にすることにより、Ｑ５、
Ｑ８のコレクタには、Ｑ６のコレクタ電流Ｉに等しい電
流が流れる。Ｑ５は、オペアンプとして機能させるため
の定電流源となる。バイポーラトランジスタＱ１、Ｑ２
は入力段のトランジスタであり、入力端子ＶIN（＋）、
ＶIN（−）の入力差電圧に応じた電流がトランジスタＱ
９のベースに流入（または流出）し、トランジスタＱ
８、Ｑ９、Ｑ１０により構成された出力段で増幅され、
端子Ｖｏｕｔから出力される。トランジスタＱ３、Ｑ４
はカレントミラーを構成し、入力段トランジスタＱ１、
Ｑ２の能動負荷として機能する。実際の使用にあたって
は、入力端子ＶIN（−）端子には、出力端子Ｖｏｕｔか
ら負帰還がかけられる負帰還回路、非反転増幅回路、ま
たはインピダンス変換回路、電圧ホロワ回路等として使
用されている。また、反転増幅回路として使用される場
合も多い。
【０１１３】さて、一般的には、オペアンプを図１２で
示されているように、バイポーラトランジスタを用いて
構成した場合、電源電流としては使用される抵抗値にも
依存するが、常識的にも１００μＡを越える場合が多
い。図３、図６、図８、図１０で示されるように、マト
リクス信号配線１本に数個のオペアンプが接続された場
合、１画素を読み出すのに１ｍＡの消費電流を必要とす
ると、４０００×４０００画素の光電変換装置を読み取
る場合、１ｍＡ×４０００（列）＝４（Ａ）の電源電流
が流れることになる。Ｖｄｄ、Ｖｓｓの電源電圧をそれ
ぞれ＋５（Ｖ）、−５（Ｖ）とすると、読み出し用回路
部において、４０（Ｗ）の消費電力を要することにな
る。この電力は、図３、図６、図８、図１０においてＳ
Ｒ１、ＳＲ２、あるいは他のスイッチ等が動作していな
い状態すなわち読み取りを行わない状態においても、各
オペアンプに電源が投入されていれば、常時、消費され
ることになる。これは、読み出し用回路部（ＩＣ）で熱
に変換され、その熱が周囲に放射される。
【０１１４】図１２に示されるスイッチ素子ＳＷｐは、
読み取り時以外において、上記消費電力を低減させるこ
とを目的としている。その動作について以下に示す。読
み取り時以外において、端子ＰＳからの制御信号によ
り、スイッチ素子ＳＷｐを”オン”状態にさせ、Ｄ１、
Ｄ２のダイオードに電流を流ない状態にする。そうする
とトランジスタＱ６、Ｑ７が”オフ”することにより、
電流は流れない。同時にトランジスタＱ５、Ｑ８のコレ
クタ電流も遮断されることになる。すなわち、端子ＰＳ
からの制御信号により、オペアンプ内の定電流源が遮断
され、消費電流を大幅に軽減させることが可能になる。
スイッチング素子ＳＷｐとしては、例えば、０（Ｖ）／
５（Ｖ）の電圧信号で開閉させるならば、ＭＯＳトラン
ジスタで構成させればよい。
【０１１５】このように読み出し用回路部内のオペアン
プに図１２に示されるような消費電流を低減させるため
のスイッチを設けることにより、読み出し用回路部（Ｉ
Ｃ）の発熱が、その周囲に配置された光電変換回路部の
温度を上昇させることなく、スイッチング素子であるＴ
ＦＴの”ＯＦＦ時”の暗電流の上昇を低減させ、光電変
換装置としての固定パターンノイズを小さくすることが
できる。また、読み取り時以外において、読み取り回路
部（ＩＣ）の消費電力を低減させれば、言うまでもな
く、経済的である。
【０１１６】（実施形態６）図１３は、本発明の第６の
実施形態を説明するための、光電変換装置のＡ／Ｄ変換
回路部の概略的回路図である。本実施形態のＡ／Ｄ変換
回路部は、オペアンプ３個、Ａ／Ｄ変換器３個、セレク
タ回路２個、及びビット変換回路１個で主に構成されて
いる。以下、その動作について説明する。
【０１１７】読み出し用回路部で直列変換されたアナロ
グの信号Ｖａは、Ａ／Ｄ変換回路部内の３個のオペアン
プに入力される。その３個のオペアンプをアンプ１、ア
ンプ２、アンプ３とし,それらの増幅率Ｇ１、Ｇ２、Ｇ
３は１：２：４の比に設定される。それぞれの増幅率は
オペアンプに接続される抵抗値により決定される。本実
施形態では、説明上、アンプ１、アンプ２、アンプ３の
増幅率Ｇ１、Ｇ２、Ｇ３はそれぞれ１倍、２倍、４倍と
する。また、読み出し用回路部からの信号Ｖａは、０
（Ｖ）から１（Ｖ）の範囲で出力されることとする。す
なわち、１（Ｖ）を越える信号またはマイナス電圧の信
号が、Ａ／Ｄ変換回路部に入力されることはない。
【０１１８】読み出し用回路部からの信号Ｖａは、アン
プ１、アンプ２、アンプ３により増幅され、各アンプの
出力はＡ／Ｄ変換器ＡＤ１、ＡＤ２，ＡＤ３に入力され
る。Ａ／Ｄ変換器ＡＤ１、ＡＤ２，ＡＤ３には２つのリ
ファレンス電圧を端子ＲＥＦ＋、端子ＲＥＦーに入力
し、そのリファレンス端子の差電圧に対してアナログ入
力信号をディジタル化する。本実施形態では１２ビット
のＡ／Ｄ変換器を用いている。すなわち２12＝４０９６
段階にディジタル化される。Ａ／Ｄ変換器の２つのリフ
ァレンス電圧は０（Ｖ）と４（Ｖ）に設定されている。
【０１１９】また、ＡＤ３は、４倍のゲインをもつオペ
アンプに接続しているためＶａが０（Ｖ）以上、０.２
５（Ｖ）以下の場合にＡ／Ｄ変換される。信号Ｖａが
０.２５（Ｖ）を越えた場合オーバーフロー端子ＯＦか
ら、”Ｈｉ”のロジック信号が出力される。ＡＤ２は、
２倍のゲインをもつオペアンプに接続しているためＶａ
が０（Ｖ）以上、０.５（Ｖ）以下の場合にＡ／Ｄ変換
される。Ｖａが０.５（Ｖ）を越えた場合オーバーフロ
ー端子ＯＦから、”Ｈｉ”のロジック信号が出力され
る。ＡＤ１は、１倍のゲインをもつオペアンプに接続し
ているためＶａが０（Ｖ）以上、１（Ｖ）以下の場合に
Ａ／Ｄ変換される。信号Ｖａが１（Ｖ）を越えた場合オ
ーバーフロー端子ＯＦ端子から、”Ｈｉ”のロジック信
号が出力される。
【０１２０】また、セレクタ１は、ＡＤ３及びＡＤ２か
らのディジタル信号が入力され、ＡＤ３のＯＦ端子が”
Ｌｏ”であるならば、ＡＤ３からのディジタル信号をそ
のまま出力し、ＡＤ３のＯＦ端子が”Ｈｉ”であるなら
ば、ＡＤ２からのディジタル信号をそのまま出力する機
能を有する。また、セレクタ２は、セレクタ１及びＡＤ
１からのディジタル信号が入力され、ＡＤ２のＯＦ端子
が”Ｌｏ”であるならば、セレクタ１からのディジタル
信号をそのまま出力し、ＡＤ２のＯＦ端子が”Ｈｉ”で
あるならば、ＡＤ３からのディジタル信号をそのまま出
力する機能を有する。つまり、セレクタ２の出力端子か
らは、Ｖａ：０（Ｖ）〜０.２５（Ｖ）の時ＡＤ３が出
力され、Ｖａ：０.２５（Ｖ）〜０.５（Ｖ）の時ＡＤ２
が出力され、Ｖａ：０.５（Ｖ）〜１（Ｖ）の時ＡＤ１
が出力される。セレクタ１、セレクタ２は回路的には同
一であり、図１４に図１３におけるセレクタ１の概略的
回路の一例を示す。
【０１２１】各Ａ／Ｄ変換器のＯＦが”Ｌｏ”の場合す
なわち信号Ｖａが０.２５（Ｖ）よりも小さい場合、Ａ
Ｄ１、ＡＤ２，ＡＤ３のディジタル出力は、アンプのゲ
イン比Ｇ１：Ｇ２：Ｇ３＝１：２：４の比率になる。つ
まり、ＡＤ２のディジタル出力はＡＤ１のディジタル出
力のビットの位をＭＳＢ側へ１ビット分だけシフトして
おり、またＡＤ３のディジタル出力はＡＤ２のディジタ
ル出力のビットの位をＭＳＢ側へ１ビット分だけシフト
している。
【０１２２】例えば、ＡＤ１の出力がＭＳＢ側から、
｛０００１００１０１１０１｝であれば、ＡＤ２の出力
は、｛００１００１０１１０１０｝であり、ＡＤ３の出
力は、｛０１００１０１１０１００｝である。
【０１２３】図１５は、図１３におけるビット変換回路
の概略的回路の一例である。ビット変換回路において
は、入力されたセレクタ２の１２ビットのディジタル信
号すなわち選択されたＡ／Ｄ変換器のディジタル信号
を、１４ビットに変換する。その際、選択されたＡ／Ｄ
変換器に対応したビットのシフト操作を行う。
【０１２４】例えば、Ａ／Ｄ変換器ＡＤ１が選択されて
その出力がＭＳＢ側から｛１０１００１００１０１１０
１｝であればビット変換回路の１４ビットの出力は、
｛１０１００１００１０１１０１００｝であり、またＡ
Ｄ２が選択されてその出力がＭＳＢ側から｛１００１０
１００１００１｝であればビット変換回路の１４ビット
の出力は、｛０１００１０１００１００１０｝であり、
またＡＤ３が選択されてその出力がＭＳＢ側から｛１０
１０１０１１１０１０｝であればビット変換回路の１４
ビットの出力は、｛００１０１０１０１１１０１０｝で
ある。ビット変換回路部の端子ＳＥＬ１、端子ＳＥＬ
２、端子ＳＥＬ３の入力信号により、選択されたＡ／Ｄ
変換器のディジタル信号に応じて所望のビットシフト操
作を行う。その信号は、各Ａ／Ｄ変換器のＯＦ端子から
の信号を用いれば、簡単な論理回路で作成できる。図１
５では、端子ＳＥＬ１が”Ｈｉ”であればＡＤ１のディ
ジタル出力に対してビット変換がなされ、端子ＳＥＬ２
が”Ｈｉ”であればＡＤ２のディジタル出力に対してビ
ット変換がなされ、端子ＳＥＬ３が”Ｈｉ”であればＡ
Ｄ３のディジタル出力に対してビット変換がなされる。
【０１２５】結果として、本実施形態のＡ／Ｄ変換回路
部は、Ｖａ：０（Ｖ）〜０.２５（Ｖ）の時ＡＤ３によ
り２12＝４０９６段階にディジタル化され、Ｖａ：０.
２５（Ｖ）〜０.５（Ｖ）の時ＡＤ２により２11＝２０
４８段階にディジタル化され、Ｖａ：０.５（Ｖ）〜１
（Ｖ）の時ＡＤ１により２11＝２０４８段階にディジタ
ル化される。すなわち、Ｖａ：０（Ｖ）から１（Ｖ）の
読み出し用回路部からのアナログ信号を４０９６＋２０
４８＋２０４８＝８１９２段階に刻み、１４ビットのデ
ィジタル値として出力することができる。この１４ビッ
トのディジタル出力は、例えばメモリに記憶され、コン
ピュータを用いてディジタル処理が行われる。
【０１２６】本実施形態では、Ｖａが０.２５（Ｖ）以
下の信号は、ダイナミックレンジ：１（Ｖ）に対しては
１／２14で量子化が行われることになる。すなわち、１
／４以下の低レベルの信号が高い分解能で表現され、特
に医療用Ｘ線撮像装置のような用途に適する。また、光
電変換回路部内に起因する暗状態の時の固定パタンノイ
ズ（ＦＰＮ）や読み出し用回路内に起因するＦＰＮのよ
うなオフセット成分が高い分解能でディジタル化される
ため、オフセット補正を行う場合に補正の精度が向上す
る。
【０１２７】本実施形態においては、Ａ／Ｄ変換回路部
内がオペアンプが３個、Ａ／Ｄ変換器が３個の場合で説
明したが、それぞれ複数個（Ｎ個）であってもよい。ま
た、オペアンプの増幅率が１倍、２倍、４倍で説明した
が、Ｇ１：Ｇ２：Ｇ３＝１：２：４でなくてもよく、他
の増幅度比、例えば２倍、４倍、８倍でもよい。その場
合、増幅率に応じてＡ／Ｄ変換器のリファレンス電圧を
８（Ｖ）にすればよい。オペアンプがＮ個であれば、各
オペアンプのゲインの比率は、２0：２1：２2：・・・
・：２N-1にし、Ａ／Ｄ変換器もＮ個用いればよい。ま
た本実施形態では、１２ビットのＡ／Ｄ変換器を用いた
が、何ビットのＡ／Ｄ変換器を用いてもよい。
【０１２８】以上の説明からわかるように、Ａ／Ｄ変換
回路部においてＮ個のオペアンプとＭビットのＡ／Ｄ変
換器をＮ個用いれば、Ｍ＋Ｎ−１ビットのディジタル出
力が得られ、後続のコンピュータやメモリ回路を用いた
データ処理装置においてＭ＋Ｎ−１ビットのディジタル
値としてデータを処理することができる。
【０１２９】また、ダイナミックレンジに対して１／２
N-1以下のアナログ信号は、実質上、Ｍ＋Ｎ−１ビット
のＡ／Ｄ変換器を用いた場合と同等の精度でディジタル
変換を行うことができる。このことは、Ｍ＋Ｎ−１ビッ
トのＡ／Ｄ変換器が現存しない場合、または現存しても
変換速度の都合上使用できない場合に、ＭビットのＡ／
Ｄ変換器をＮ個用いることによりＭ＋Ｎ−１ビット相当
のディジタル変換が達成し得ることを意味している。
【０１３０】（実施形態７）図１６は本発明の第７の実
施形態を示す光電変換装置の回路図である。図１６にお
いては、光電変換回路部１０１の画素数は３×３画素で
はなく、更に多数の画素構成の場合を想定して記載して
いる。また、図６の読み出し用回路部内で記載されてい
る容量素子ＣＬ１〜ＣＬ３、スイッチＳｎ１〜Ｓｎ３、
アンプＢ１〜Ｂ３、スイッチＳｒ１〜Ｓｒ３は図１６に
おいて省略しているが、実際には、それらが１２８個存
在している。また、図６内のシフトレジスタ１０３、ア
ンプ１０４、Ａ／Ｄ変換回路部も図１６では省略してい
る。
【０１３１】図１６においては、読み出し用回路部１０
７の入力数を１２８として記載している。２次元の光電
変換素子回路部１０１の列数が、例えば２５６０列であ
れば、読み出し用回路部１０７（ＩＣ）を２０個用いる
ことになる。ＢＮＤ１〜ＢＮＤ１２８は、光電変換用回
路部内のマトリクス信号配線（Ｍ１〜Ｍ１２８）と読み
出し用回路部との接続部分を示しており、ワイヤーボン
ディング法や異方性接続法で結線される。
【０１３２】図１６において、図６と異なるところは、
マトリクス信号配線からの信号を増幅するための初段の
オペアンプＬ１〜Ｌ１２８の基準となる電位（ＧＮＤ）
を、それぞれ、バッファアンプＥ１〜Ｅ１２８から供給
されている点である。実施形態２でも説明したように、
オペアンプＬ１〜Ｌ１２８は、光電変換回路部からの信
号を増幅することを目的とし、ノイズ性能の点で優れた
特性を有するオペアンプを用いている。同時に、そのオ
ペアンプで増幅する際に、Ｌ１〜Ｌ１２８のオペアンプ
で発生するランダムノイズ以外に、非反転増幅器として
構成される抵抗において発生する熱雑音も存在する。特
に、オペアンプの反転端子とＧＮＤ間に挿入されている
入力抵抗ＲＡ１〜ＲＡ１２８で発生する熱雑音（４ＫＴ
ＲＢ）はＬ１〜Ｌ１２８のオペアンプにより、非反転増
幅器の増幅率倍だけ増幅される結果となる。従って、抵
抗で発生する熱雑音をより小さく抑えるためにはＬ１〜
Ｌ１２８の入力抵抗を小さくすることが求められる。
【０１３３】一方、光電変換回路部からの信号がオペア
ンプＬ１〜Ｌ１２８に入力された場合、入力抵抗ＲＡ１
〜ＲＡ１２８には、入力電圧に応じた電流が流れる。例
えば、マトリクス信号配線Ｍ１の出力電圧すなわちオペ
アンプＬ１の入力電圧がＶ１であれば、入力抵抗ＲＡ１
に流れる電流Ｉ１は、Ｉ１＝Ｖ１／ＲＡ１である。すな
わち入力抵抗を小さくすれば、熱雑音は小さくなり、入
力抵抗に流れる電流は大きくなる。その電流はＧＮＤに
流れることになる。もしＧＮＤのインピーダンスが大き
い場合、入力抵抗に流れる電流により電圧降下をひきお
こす。例えば、読み出し用回路部１０７に外部から供給
するＧＮＤが１点であった場合、その点からＧＮＤ配線
を引き回すことにより、Ｌ１〜Ｌ１２８のオペアンプに
ＧＮＤが供給される。
【０１３４】そのＧＮＤ配線には、図１６のような入力
数が１２８の読み出し用回路部であった場合、１２８個
の入力抵抗に流れる電流すべて流れ込むことになり、Ｇ
ＮＤの供給点から遠方に存在するオペアンプの基準電位
（ＧＮＤ）が、変動することになる。しかも、変動する
量は他の信号配線の入力信号に依存することになり、正
しい光電変換信号が得られなくなる可能性がある。引き
回すＧＮＤ配線の線幅を太くすることにより基準電位の
電圧降下量を軽減されるが、チップ面積を増やすことに
もつながり望ましい解決策ではない。
【０１３５】また、Ｌ１からＬ１２８の各オペアンプに
外部からのＧＮＤを供給することによりインピーダンス
を低下させることはできるが、入力数と同数の引き出し
パッドを設けることは現実的でない。
【０１３６】本実施形態では、Ｌ１からＬ１２８のオペ
アンプそれぞれに別個のバッファアンプＥ１〜Ｅ１２８
を設け、Ｌ１〜Ｌ１２８の低ノイズアンプの基準電位
（ＧＮＤ）をそれぞれＥ１〜Ｅ１２８のバッファアンプ
の出力から供給している。そうすることにより、Ｌ１〜
Ｌ１２８のオペアンプの入力抵抗ＲＡ１〜ＲＡ１２８を
小さく設定し、その結果入力抵抗に流れる電流が増大し
たとしてもＬ１〜Ｌ１２８の低ノイズオペアンプの基準
は、常に良質のＧＮＤ電位を供給することができるた
め、正確な光電変換信号が得られる。もちろん入力抵抗
ＲＡ１〜ＲＡ１２８が小さいために、入力抵抗で発生す
る熱雑音は小さくＳ／Ｎを大きくできる。入力抵抗の抵
抗値としてはいたずらに小さくする必要はなく、抵抗で
発生する熱雑音とバッファアンプＥ１〜Ｅ１２８で発生
する雑音を考慮した上で設定すればよい。
【０１３７】本実施形態では、読み取り用回路部の入力
数を１２８として説明しているが、更に多数の場合であ
ってもいっこうにかまわない。
【０１３８】（実施形態８）図１７は本発明の第８の実
施形態を説明するための光電変換装置の回路図である。
図８と同一の部材については同一符号を用いており、説
明は省略する。
【０１３９】図１７において、図８と異なる点は、大き
く以下の４点である。第１に、容量素子ＣＣ１〜ＣＣ３
はそれぞれ、抵抗素子ＲＢ１〜ＲＢ３を介して、スイッ
チ素子Ｄ１〜Ｄ３に接続されている点である。第２に、
スイッチ素子Ｄ１〜Ｄ３を開閉する信号、すなわちＤＲ
ＥＳ信号がＣＲＥＳ信号と遅延回路ＤＬ１（またはＤＬ
２）により作成され、しかもそれは、外部からの制御信
号ＤＳＥＬにより選択可能にした点である。第３に容量
素子ＣＣ１〜ＣＣ３とバッファアンプＡ１〜Ａ３の間に
バッファアンプＦ１〜Ｆ３、抵抗素子ＲＦ１〜ＲＦ３、
容量素子ＣＦ１〜ＣＦ３で構成されるローパスフィルタ
を設けた点、第４にサンプルホールド用の容量素子ＣＬ
１〜ＣＬ３に信号をサンプリングする際に機能するバッ
ファアンプＡ１〜Ａ３のスルーレートを外部からの制御
信号ＳＲにより可変可能にした点である。
【０１４０】本実施形態の光電変換装置は３×３＝９画
素分で記載しているが、更に多数の画素であっても主旨
に違いはない。また、マトリクス信号配線１本の系列に
ついてのみ説明してもなんら問題はないため、以下、Ｍ
１のマトリクス信号配線の系列についてのみ、本実施形
態を図面を用いて説明する。
【０１４１】光電変換回路部１０１からの信号を増幅す
るための、読み出し用回路部１０７の初段のオペアンプ
Ｌ１は、実施形態２でも説明したように、低ノイズ性能
に優れている。その周波数帯域は、光電変換回路部内の
ＴＦＴでの転送動作によって伝達される光電変換信号を
十分に増幅できる帯域であればよい。しかしながら、オ
ペアンプＬ１が必要以上に広い周波数帯域を有すると、
光電変換信号は増幅できるものの、Ｌ１で発生するラン
ダムノイズの高周波成分をも増幅されることになる。そ
の高周波成分のノイズは光電変換回路部をリセットする
際に、その出力に現れ、結果として容量素子ＣＣ１に終
端される。このことは、Ｓ／Ｎを損なう原因となる。
【０１４２】また、ＴＦＴでの光電変換信号の転送にお
いてもＬ１のノイズの高周波成分は増幅され、やはりＳ
／Ｎを低下させる。つまり、Ｌ１のオペアンプに求めら
れる性能としては、光電変換回路部内のＴＦＴでの転送
動作によって伝達される光電変換信号を十分に増幅でき
る周波数帯域でもち、しかも、必要以上に広い周波数帯
域であってはならない。しかし、実際オペアンプを設
計、製造する場合において、所望の帯域を有するオペア
ンプを得ることはシンプルな回路構成では容易ではな
い。特に、１チップ上に複数のオペアンプを作り込む必
要のある本発明の読み出し用回路においては、１桁まで
はばらつかないものの、数倍はばらつく可能性がある。
従って、光電変換回路部内のＴＦＴでの転送動作によっ
て伝達される光電変換信号を増幅できる周波数帯域より
も、ばらつきを考慮した上で、広めの周波数帯域でオペ
アンプＬ１は設計される。
【０１４３】ＣＲＥＳ信号と遅延回路ＤＬ１出力及びＤ
Ｌ２出力のタイミングチャートを図１８に示す。遅延回
路ＤＬ１，ＤＬ２はＣＲＥＳ信号の立ち下がりにおいて
のみ遅延を生じさせる回路であり、ＤＬ２の方がＤＬ１
よりも遅延量が大きい。外部からの制御信号により遅延
量の異なるＤＲＥＳ信号を選択できる。ＣＲＥＳ信号が
ＯＮ状態すなわち、光電変換回路部内のマトリクス信号
配線の読み出し容量のリセットの時には、同時にＤＲＥ
Ｓ信号がＯＮ状態である。その時点において、オペアン
プＬ１で発生するノイズは、容量素子ＣＣ１と抵抗ＲＢ
１で決定されるカットオフ周波数ｆｃ＝１／（２・π・
ＣＣ１・ＲＢ１）を有する１次系ローパスフィルタ（Ｌ
ＰＦ）で制限されることになる。従って、オペアンプＬ
１の周波数帯域が幾分広めの設定であっても、抵抗ＲＢ
１の挿入により事実上、周波数帯域が制限されているこ
とになり、Ｌ１の高周波側のノイズを遮断することがで
きる。
【０１４４】また、バッファアンプＦ１、容量素子ＣＦ
１、抵抗素子ＲＦ１は、リセット終了後にＴＦＴを介し
て光電変換信号が転送される際に、１次系のＬＰＦとし
て機能する。すなわちＬ１の高周波側のノイズを遮断す
ることができる。バッファアンプＦ１の帯域を若干高帯
域に設定し、ＣＦ１，ＲＦ１の定数を、光電変換回路部
内のＴＦＴでの転送動作によって伝達される光電変換信
号を十分に増幅できる周波数帯域で、かつ必要以上に広
い周波数帯域にならないような定数を選べばよい。
【０１４５】遅延回路ＤＬ１，ＤＬ２によるＤＲＥＳ信
号の立ち下がりの遅延時間はＤＳＥＬ信号によって制御
される。ＤＲＥＳ信号の立ち下がりの遅延時間をＴｄと
する。実施形態３で説明したように、容量素子ＣＣ１を
ＡＣ的に結合し図６に示されるタイミング動作をさせる
ことにより、マトリクス信号配線の読み出し容量（Ｃ
２）をＣＲＥＳによってリセットする際に発生するＫＴ
Ｃノイズをキャンセルさせることができる。抵抗素子Ｒ
Ｂ１を挿入させること、ＣＣ１にクランプするＫＴＣノ
イズの量ＶＫＴＣは、ＫＴＣノイズの総量をＶＴとする
とＶＫＴＣ＝ＶＴ（１−ＥＸＰ（−Ｔｄ／ＣＣ１・ＲＢ
１）で与えられる。すなわち、時定数ＣＣ１・ＲＢ１に
比し、Ｔｄを十分長く設定させることによりＫＴＣノイ
ズを十分ＣＣ１に蓄めこむことができ、ＴＦＴの転送時
にＫＴＣノイズをキャンセルすることができる。しか
し、Ｔｄを長く設定することは１行を読み取るのに必要
な時間も大きくなり、しいては１フレーム分の光電変換
信号を読み取る時間が長くなることをも意味する。例え
ば本発明の光電変換装置をＸ線撮像装置として用いるこ
とを仮定した場合、１ショット分の良質の静止画像を得
る場合はＴｄを長く設定してもよいが、連続した複数枚
の動画を得る場合は読み取り時間の増大が動画の取得レ
ート（フレームレート：枚数／秒）を低減させることに
もつながる。
【０１４６】本実施形態においては、ＴｄをＤＳＥＬ信
号によって切り替えることを可能にしている。そのこと
により、Ｓ／Ｎの高い高画質を必要とされる静止画モー
ドの時は、Ｔｄを長く設定されたＤＲＥＳ信号を用い、
フレームレートの高い動画モードの時は、Ｔｄを短く設
定されたＤＲＥＳ信号を用いるといった目的別に動作状
態をＤＲＥＳ信号により容易に切り替えることができ
る。
【０１４７】読み出し用回路内のシフトレジスタ１０３
が図１７中では図示していないが、基本クロックに同期
させて出力させる回路方式とした場合、１０３によりシ
リアル変換された光電変換信号（アナログ信号）は、基
本クロックに同期して出力される。例えば基本クロック
を１０ＭＨｚとした場合、アナログ信号の出力カレート
も１０ＭＨｚに設計できる。しかし、例えばＡ／Ｄ変換
回路部１０５や、その後段に接続されるメモリ、ＣＰＵ
他のディジタル回路等を含むシステム回路等のハードウ
ェアの制限や、ソフトウェア的な事情により、１０ＭＨ
ｚのアナログ出力カレートが受け付けられない場合もあ
る。そういった場合、例えば基本クロックを５ＭＨｚと
して動作させればよい。
【０１４８】本実施形態においては上記ＫＴＣノイズを
キャンセルさせる動作タイミングにおいて、遅延量Ｔｄ
を一定にさせることも可能である。それは、遅延回路Ｄ
Ｌ１，ＤＬ２を基本クロックを用いて作成させればよ
く、簡単なディジタル回路でできる。
【０１４９】例えばＤＬ１では１６クロック分だけ遅延
させ、ＤＬ２では３２クロック分だけ遅延させればよ
い。１０ＭＨｚの時はＤＳＥＬを“Ｈｉ”にしＤＬ２を
用いればＴｄ＝３．２（μｓｅｃ）となり、５ＭＨｚの
時はＤＳＥＬを“Ｌｏ”にしＤＬ１を用いればＴｄ＝
３．２（μｓｅｃ）となる。すなわちＤＳＥＬの切り替
えによりＴｄを一定にすることもできる。ＣＣ１の容量
値、ＲＢ１の抵抗値は、ＫＴＣノイズ、オペアンプＬ１
の帯域、読み取りスピードを勘案し適宜設定させればよ
く、目的に応じてＤＳＥＬ信号によりＤＲＥＳ信号を切
り替えることができる。
【０１５０】図１９では、図１７におけるサンプルホー
ルド部を形成している部分、すなわちバッファアンプＡ
１、スイッチ素子Ｓｎ１、容量素子ＣＬ１、バッファア
ンプＢ１の領域の具体的な回路構成例の一例を示してい
る。外部からの制御信号ＳＲがオン状態の時とオフ状態
の時とで、トランジスタＱ１６，Ｑ１５に流れる電流値
を変化させることができる。このことは、ＳＭＰＬ信号
がオンの時すなわち光電変換回路部からの光電変換信号
を容量素子ＣＬにサンプリングする際に、単位時間にＣ
Ｌにチャージできる電荷量を変化させている。すなわ
ち、ＳＲはバッファアンプＡ１のスルーレート（Ｖ／μ
ｓｅｃ）を変化させている。
【０１５１】バッファアンプＡ１で発生するノイズは、
読み出し用回路部の入力部で換算すれば、アンプＬ１の
ゲインの逆数１／Ｇ（Ｇ：１＋Ｒ２／Ｒ１）となる。Ｌ
１や他のアンプと同様、バッファアンプＡ１の雑音密度
（Ｖ／（Ｈｚ）1/2）と周波数帯域に依存する。バッフ
ァアンプＡ１のアンプＳＲ信号を“Ｌｏ”にすればスル
ーレートが低下する。換言すれば、バッファアンプＡ１
の周波数帯域を小さくすることをも意味している。この
ことは、ＳＭＰＬ信号“Ｈｉ”にして光電変換信号をサ
ンプリングする場合、容量素子ＣＬに蓄積されるバッフ
ァアンプＡ１のノイズを小さくすることができ、Ｓ／Ｎ
的に有利に働く。例えば光電変換回路部からの信号が微
弱である場合、制御信号ＳＲを“Ｌｏ”にしてＡ１のス
ルーレートを小さくし、ノイズを低減させることが可能
となる。例えば、前述したように、光電変換装置をＸ線
撮像装置として用いた場合、動画のモードでは一般的に
Ｘ線量は制限されるため得られる信号量は微弱となり、
制御信号ＳＲによる切り替え機能が有効となる。
【０１５２】本実施形態においては、ＤＳＥＬやＳＲの
制御信号による切り替えは、“Ｈｉ”、“Ｌｏ”２通り
の切り替え機能でしか説明していないが、４通り、８通
り、１６通り、…と必要に応じて増やすことは、いうま
でもなく、容易に行うことができる。
【０１５３】（実施形態９）図２０は本発明の第９の実
施形態を示す光電変換装置の概略的回路図である。説明
を簡単化するために、３×３＝９画素分のみを記載して
ある。図３とは光電変換素子Ｓ１−１〜Ｓ３−３の表記
の仕方が異なっている。また、光電変換素子にバイアス
を与えるための電源回路部が異なっている。読み出し用
回路部については図３と同じであり、同一構成部材につ
いては同一の符号を用いている。光電変換回路部の作成
方法については、実施形態１に記載してある。従って、
光電変換素子、スイッチング素子（ＴＦＴ）等の模式的
上面図及び模式的断面図は夫々図５（ａ）及び図５
（ｂ）と同一である。
【０１５４】図５（ａ）及び図５（ｂ）から判るよう
に、光電変換素子は、スイッチング素子と同一の層構成
であり、ＭＩＳ型のコンデンサとして構成されている。
但し、光を入射させる都合上、通常のＭＩＳコンデンサ
と異にするのは、Ｎ+ 層を光電変換素子の上部電極とし
て利用している。光電変換素子は容量素子でもあり、光
電変換された信号電荷はみづからの容量に蓄積されるこ
とになる。本実施形態では、コンデンサでもある光電変
換素子を外部に設けたバイアス回路を用いてリセットを
行った上で、光電変換電荷の蓄積、ＴＦＴによる転送、
信号の読み出し、といった動作の方法について説明す
る。なお、前述の光電変換素子のリセット動作を今後
“リフレッシュ”と称する。また、図３とは光電変換素
子Ｓ１−１〜Ｓ３−３の表記を変えているが、図５
（ａ）及び図５（ｂ）で言うところの第１の金属薄膜層
を光電変換素子の“Ｇ”電極、第２の金属薄膜層を
“Ｄ”電極と称する。但しＤ電極は、光電変換素子Ｓ１
−１〜Ｓ３−３にとっては、前述したようＮ+ 層も含め
て電極として機能する。
【０１５５】まず、光電変換素子単体のデバイス動作に
ついて説明する。図２２（ａ）〜図２２（ｃ）はそのデ
バイス動作を説明するためのエネルギーバンド図であ
る。
【０１５６】図２２（ａ）及び図２２（ｂ）は、それぞ
れ本実施形態のリフレッシュモードおよび光電変換モー
ドの動作を示しており、図５（ａ）又は図５（ｂ）の光
電変換素子の各層の膜厚方向の状態を表している。Ｍ１
は第１の金属薄膜層（Ｃｒ）で形成された下部電極（Ｇ
電極）である。ａ−ＳｉＮｘ層は、電子、ホール共にそ
の通過を阻止する絶縁層であり、トンネル効果をもたら
さない程度の厚さが必要であり、５００オングストロー
ム以上に設定される。ａ−Ｓｉは真性半導体ｉ層で形成
された光電変換半導体層である。Ｎ+ 層は、ａ−Ｓｉ層
へのホールの注入を阻止するために形成されたＮ型ａ−
Ｓｉ層の注入阻止層である。またＭ２は第２金属薄膜層
（Ａ１）で形成される上部電極（Ｄ電極）である。
【０１５７】本実施形態では、Ｄ電極はＮ+ 層を完全に
は覆っていないが、Ｄ電極とＮ+ 層との間は電子の移動
が自由に行われるためＤ電極とＮ+ 層は常に同電位であ
り、以下の説明では、そのことを前提としている。
【０１５８】本光電変換素子にはＤ電極、Ｇ電極の電圧
の印可の仕方によりリフレッシュモードと光電変換モー
ドという２種類の動作モードがある。
【０１５９】リフレッシュモードの図２２（ａ）におい
て、Ｄ電極はＧ電極に対して負の電位が与えられてお
り、ｉ層中の黒丸で示されたホールは電界によりＤ電極
に導かれる。同時に白丸で示された電子はｉ層に注入さ
れる。この時、一部のホールと電子はＮ+ 層、ｉ層にお
いて再結合して消滅する。十分に長い時間この状態が続
けばｉ層内のホールはｉ層から掃き出される。
【０１６０】この状態から光電変換モードの図２２
（ｂ）にするためには、Ｄ電極にＧ電極に対し正の電位
を与える。するとｉ層中の電子は瞬時にＤ電極に導かれ
る。しかしホールはＮ+ 層が注入阻止層として働くた
め、ｉ層に導かれることはない。この状態でｉ層に光が
入射すると、光は吸収され電子ホール対が発生する。こ
の電子は電界によりＤ電極に導かれ、ホールはｉ層内を
移動しｉ層とａ−ＳｉＮｘ絶縁層との界面に達する。し
かし、絶縁層内には移動できないため、ｉ層内に留まる
ことになる。この時、電子はＤ電極に移動し、ホールは
ｉ層内の絶縁層界面に移動するため、光電変換素子内の
電気的中性を保つため電流がＧ電極から流れる。この電
流は光により発生した電子・ホール対に対応するため入
射した光に比例する。
【０１６１】ある期間、光電変換モードの図２２（ｂ）
を保った後、再びリフレッシュモードの図２２（ａ）の
状態になると、ｉ層に留まっていたホールは前述のよう
にＤ電極に導かれ、同時にこのホールに対応した電流が
流れる。このホールの量は光電変換モード期間に入射し
た光の層量に対応する。この時、ｉ層内に注入される電
子の量に対応した電流も流れるが、この量はおよそ一定
なため差し引いて検出すればよい。つまり、本実施形態
においてこの光電変換素子はリアルタイムに入射する光
の量を出力すると同時に、ある期間に入射した光の総量
も検出することができる。
【０１６２】しかしながら、何らかの理由により光電変
換モードの期間が長くなったり、入射する光の照度が強
い場合、光の入射があるにもかかわらず電流が流れない
ことがある。これは図２２（ｃ）のようにｉ層内にホー
ルが多数留まり、このホールのためｉ層内の電界が小さ
くなり、発生した電子が導かれなくなりｉ層内でホール
と再結合してしまうからである。この状態で光の入射の
状態が変化すると、電流が不安定に流れることもある
が、再びリフレッシュモードにすればｉ層内のホールは
掃き出され次の光電変換モードでは再び光に比例した電
流が流れる。
【０１６３】また、前述の説明において、リフレッシュ
モードでｉ層内のホールを掃き出す場合、すべてのホー
ルを掃き出すのが理想であるが、一部のホールを掃き出
すだけで効果はあり、前述と等しい電流が得られ、問題
はない。つまり、次の光電変換モードでの検出機会にお
いて図２２（ｃ）の状態になっていなければよく、リフ
レッシュモードでのＤ電極のＧ電極に対する電位、リフ
レッシュモードの期間およびＮ+ 層の注入阻止層の特性
を決めればよい。また、更にリフレッシュモードにおい
てｉ層への電子の注入は必要条件でなく、Ｄ電極のＧ電
極に対する電位は負に限定されるものでもない。ホール
が多数ｉ層に留まっている場合にはたとえＤ電極のＧ電
極に対する電位が正の電位であってもｉ層内の電界はホ
ールをＤ電極に導く方向に加わるからである。また、Ｎ
+ 層の注入阻止層の特性も同様に電子をｉ層に注入でき
ることが必要条件ではない。
【０１６４】次に、図２０の光電変換装置の動作の一例
について図２１のタイミングチャートを用いて説明す
る。制御信号ＶＳＣは、光電変換素子のバイアスライン
ＲＥＦすなわち光電変換素子のＤ電極に、２種類のバイ
アスを与えるためのものである。Ｄ電極は、ＶＳＣが
“Ｈｉ”の時にＶＲＥＦ（Ｖ）になり、“Ｌｏ”の時に
ＶＳ（Ｖ）になる。１０６Ａ，１０６Ｂは直流電源であ
り、それぞれ、読み取り用電源ＶＳ（Ｖ）、リフレッシ
ュ用電源ＶＲＥＦ（Ｖ）である。
【０１６５】まず、リフレッシュ期間の動作について説
明する。シフトレジスタ１０２の信号すべて“Ｈｉ”
で、かつ読み出し用回路部のＣＲＥＳ信号を“Ｈｉ”の
状態にする。するとスイッチング用の全ＴＦＴ（Ｔ１−
１〜Ｔ３−３）が導通し、かつ読み出し用回路内のスイ
ッチ素子ＲＥＳ１〜ＲＥＳ３も導通し、全光電変換素子
のＧ電極がＧＮＤ電位になる。そしてＶＳＣ信号が“Ｈ
ｉ”になると全光電変換素子のＤ電極がリフレッシュ用
電源ＶＲＥＦにバイアスされた状態（負電位）になる。
すると、全光電変換素子Ｓ１−１〜Ｓ３−３はリフレッ
シュモードになり、リフレッシュが行われる。
【０１６６】次に、光電変換期間について説明する。Ｖ
ＳＣが“Ｌｏ”の状態に切り替わり、全光電変換素子の
Ｄ電極は読み取り用電源ＶＳにバイアスされた状態（正
電位）になる。すると光電変換素子は光電変換モードに
なる。この状態でシフトレジスタ１０２の信号をすべて
“Ｌｏ”で、かつ読み出し用回路部のＣＲＥＳ信号を
“Ｌｏ”の状態にする。するとスイッチング用の全ＴＦ
Ｔ（Ｔ１−１〜Ｔ３−３）がオフし、かつ読み出し用回
路内のスイッチ素子ＲＥＳ１〜ＲＥＳ３もオフし、全光
電変換素子のＧ電極は、ＤＣ的にはオープン状態になる
が光電変換素子はコンデンサでもあるため電位は保持さ
れる。しかし、この時点では、光電変換素子に光は入射
されていないため、電荷は発生しない。すなわち電流は
流れない。
【０１６７】この状態で光源がパルス的にオンすると、
それぞれの光電変換素子のＤ電極（Ｎ+ 電極）に光が照
射され、いわゆる光電流が流れる。光源については、図
２０中特に記載はしていないが、例えば、複写機であれ
ば蛍光灯、ＬＥＤ、ハロゲン灯等である。Ｘ線撮像装置
であれば文字通りＸ線源であり、この場合Ｘ線可視変換
用のシンチレータを用いればよい。これらの光によって
流れた光電流は電荷としてそれぞれの光電変換素子内に
蓄積され、光源がオフ後も保持される。
【０１６８】次に読み出し期間に移行するが、その動作
については、実施形態１で説明した内容と全く同じであ
るため、説明はここでは省略する。
【０１６９】リフレッシュ期間、光電変換期間、読み出
し期間を経て１枚の画像が得られるが、動画のような複
数枚の画像を得る場合は上述の動作を繰り返せば良い。
本実施形態では、光電変換素子のＤ電極が共通に接続さ
れ、この共通の配線をＶＳＣ信号で、リフレッシュ用電
源ＶＲＥＦと読み取り用電源ＶＳの電位に制御している
ため、全光電変換素子を同時にリフレッシュモードと光
電変換モードとに切り替えることができる。このため、
複雑な制御をすることなしに１画素あたり１個のＴＦＴ
で光出力を得ることができる。
【０１７０】（実施形態１０）図２３は本発明の第１０
の実施形態を説明するための光電変換装置の概略的回路
図である。図２３において、光電変換素子及びスイッチ
ングＴＦＴの組は、図の簡単化のため単に四角形で表し
ている。本実施形態の特徴は、リフレッシュ用電源と読
み出し用電源を切り替える電源回路が４系統設けてお
り、加えてマトリクス信号配線をリセットするリセット
回路も４系統設けてある点である。電源の切り替えはＶ
ＳＣ１〜ＶＳＣ４で行い、またリセットの切り替えはＣ
ＲＥＳ１〜ＣＲＥＳ４で行う。図２０における読み出し
用回路１０７内のオペアンプＡ１〜Ａ３に対応する部分
は、図２３内では同じくＡ１〜Ａ３のオペアンプであ
る。図の簡単化のためオペアンプＡ１以降の回路部分に
ついては省略したが、図２０と全く同じと考えてよい。
また、図２３では総画素数が３×３＝９画素ではなく、
更に多数の画素数である場合を想定している。更に図２
３の列数は、４×Ｎ倍（Ｎ：自然数）を想定している。
【０１７１】次に、本実施形態の動作の一例を図２４の
タイミングチャートを用いて説明する。
【０１７２】電源の切り替えＶＳＣ１信号が“Ｈｉ”状
態で、かつリセットの切り替えＣＲＥＳ１信号も“Ｈ
ｉ”状態の時に、シフトレジスタ（ＳＲ１）のＧ１信号
が“Ｈｉ”になると、光電変換素子Ｓ１−１，Ｓ１−
５，Ｓ１−９…すなわち第１行目の第（４×１＋１）列
（１：０以上の整数）に対応する光電変換素子がリフレ
ッシュされる。同様に、Ｇ２，Ｇ３…ＧＮが順次“Ｈ
ｉ”になり、やがてシフトレジスタ動作が完了した時点
においては、１列、５列、９列…すなわち第（４×１＋
１）列（１：０以上の整数）に対応する光電変換素子す
べてがリフレッシュを完了する。この期間中において、
その他の列の光電変換素子すなわち２列、６列、１０列
…および３列、７列、１１列…および４列、８列、１２
列…の光電変換素子は、それぞれの列に対応する、ＶＳ
Ｃ２，ＶＳＣ３，ＶＳＣ４が“Ｌｏ”状態（Ｄ電極がＶ
Ｓにバイアス）であり、かつＣＲＥＳ２，ＣＲＥＳ３，
ＣＲＥＳ４の信号は通常のリセット動作を繰り返してい
る（図４のＣＲＥＳ信号と同様）ために、読み取り用回
路部による読み取り動作を行っている状態である。
【０１７３】次に、ＶＳＣ１が“Ｈｉ”状態から“Ｌ
ｏ”状態に遷移し、かつＣＲＥＳ１信号はそのまま“Ｈ
ｉ”状態を維持させた状態で、シフトレジスタＳＲ１を
通常のＧ１からＧＮまでの動作をさせる。シフトレジス
タ動作が完了した時点においては、１列、５列、９列…
すなわち第（４×１＋１）列（１：０以上の整数）に対
応する光電変換素子すべてのＤ電極が読み取り用電源Ｖ
Ｓにバイアスされたことになり、Ｇ電極はＧＮＤ電位を
保持した状態になる。すなわち、光電変換モードに推移
したことになる。一方、その他の列の光電変換素子すな
わち２列、６列、１０列…および３列、７列、１１列…
および４列、８列１２列…の光電変換素子は、それぞれ
の列に対応する、ＶＳＣ２，ＶＳＣ３，ＶＳＣ４が“Ｌ
ｏ”状態（Ｄ電極がＶＳにバイアス）であり、かつＣＲ
ＥＳ２，ＣＲＥＳ３，ＣＲＥＳ４の信号は通常のリセッ
ト動作を繰り返している（図４のＣＲＥＳ信号と同様）
ために、読み取り用回路部による読み取り動作を行って
いる状態である。
【０１７４】つまり、第（４×１＋１）列（１：０以上
の整数）に対応する光電変換素子をある期間でリフレッ
シュを行い、次の期間で光電変換モードに推移させる動
作を行うといった過程において、他の列の光電変換素子
は２回連続して読み取り動作を行っていることになる。
これらの一連の動作を、図２４に示されるように、第
（４×１＋１）列、（４×１＋２）列、（４×１＋３）
列、（４×１＋４）列（１：０以上の整数）の４系統の
動作を位相をずらしながら繰り返す。
【０１７５】光源を、図２４に示したようなタイミング
でオン／オフさせれば、２回連続して読み取り動作を行
っている３系統の光電変換素子は、最初のフレームでダ
ーク状態の情報が出力され、次のフレームで光が照射さ
れた状態の情報が出力される。図２３では図示していな
いが、後段のＡ／Ｄ変換回路部以降のディジタル処理回
路において、それらを引き算すればダーク状態の情報
（固定パターンノイズ：ＦＰＮ）を補正することができ
る。またリフレッシュを行っている最中の列の光電変換
素子のデータを、隣接列の読み取り動作を行っている光
電変換素子のデータで補間することにより、動画モード
において、時系列的に連続した画像データを得ることが
可能となる。
【０１７６】本実施形態で説明してきたような、リフレ
ッシュ動作を４系統別個に行うことは、特に連続した動
画画像を得る場合に有効であり、実質上、動画のフレー
ムレートを上げることができる。
【０１７７】シフトレジスタＳＲ１をＧ１〜Ｇ４を同時
にオンさせ、次にＧ５〜Ｇ８を同時にオンさせ、次にＧ
９〜Ｇ１２を同時にオンさせる…といったように、４段
分を同時にオンさせていくようにシフト動作をさせれ
ば、行方向の４つの隣接した光電変換素子の平均情報が
得られ、走査スピードは１／４に短くなる。更に列方向
において、後段のディジタル処理回路において、リフレ
ッシュをしていない３系統（３列分）の画素データの平
均化処理を行うことにより、例えば本光電変換装置を２
０００行×２０００列で構成した場合でも５００行×５
００列のデータに圧縮でき、市販の安価なブラウン管に
映し出すこともできる。この場合、リフレッシュを行う
都合上あるフレームにおいて、４×４＝１６画素が１つ
の画素となり画素重心のずれを生ずるが、４フレーム単
位で結果として平均化されるために、特に支障とならな
い。
【０１７８】本実施形態においては、リフレッシュを４
つの系統で説明してきたが、特に４系統である必要はな
く、目的に応じて、複数系統に設定すればよい。
【０１７９】以上、詳述したとおり、本発明によれば読
み出し走査時間を短縮可能にし、高速読み取り可能な光
電変換装置及び該装置を有する光電変換システムを提供
することができる。
【０１８０】また本発明によれば、熱的なノイズ（ＫＴ
Ｃノイズ）の発生の少ない、高Ｓ／Ｎの信号読み出しを
行なうことのできる光電変換装置及び該装置を有するシ
ステムを提供することができる。
【０１８１】加えて本発明によれば、固定パターンノイ
ズが低減された、濃淡ムラや不要なスジのない良好な画
像情報を得ることが可能な光電変換装置及び該装置を有
する光電変換システムを提供することができる。
【０１８２】更に本発明によれば、階調性に優れた画像
情報を得ることが可能な光電変換装置及び該装置を有す
る光電変換システムを提供することができる。
【０１８３】加えて本発明によれば、光電変換素子など
の作製上のバラつきに起因するような特性の不均一を容
易に補うことができ、より低コスト化を促進することが
可能な光電変換装置及び該装置を有するシステムを提供
することができる。
【０１８４】なお、本発明は、上記実施形態で説明した
各種の例示に限定されるものではなく、本発明の主旨の
範囲において、適宜変形及び／又は組み合わせられるこ
とはいうまでもない。
【０１８５】
【発明の効果】本発明によれば、より詳細には、読み出
し用回路部において、各光電変換回路部のマトリクス信
号線から増幅された出力信号を、転送スイッチで一旦読
み出しコンデンサに転送し、その後読み出しスイッチで
順次切り替えることにより、１行分の読み出し走査時間
が、従来のものに比べ大幅に短縮されることになる。す
なわち本発明によれば、高速読み取り可能な光電変換装
置及び該装置を用いた光電変換システムを達成すること
ができる。
【０１８６】また、本発明によれば、読み出し用回路部
の初段のアナログ演算増幅器に低ノイズ性能を備えるこ
とにより、得られる出力が光電変換回路部内で発生する
ＫＴＣノイズの影響を受けにくくなる。すなわち本発明
によれば、Ｓ／Ｎの高い光電変換装置及び該装置を用い
た光電変換システムを提供することができる。
【０１８７】また前記アナログ演算増幅器の出力端子に
交流成分のみを通過させる容量素子を直列接続し、その
容量素子を直流再生するためのリセットスイッチを配置
させることにより、光電変換回路部のリセット時に発生
するＫＴＣノイズによるＳ／Ｎの低下を抑止でき、Ｓ／
Ｎの高い光電変換装置及びそのシステムを提供でき、ざ
らつきのない高品位の画像を得ることができる。
【０１８８】また、本発明によれば、読み取り動作をし
ない状態いわゆるスタンバイ状態において、読み出し用
回路部で用いられるオペアンプの消費電流を低減させる
機能を有することにより、ＩＣの発熱が抑えられ、動作
時における光電変換回路部のスイッチング素子の暗電流
を低減することができる。すなわち本発明によれば、光
電変換装置の固定パターンノイズが低減され、面内の濃
淡やすじのない良好な画像が得られる。
【０１８９】また、本発明によれば、Ａ／Ｄ変換回路部
において、前記読み出し回路部からの信号を増幅するた
めの演算増幅器がＮ個（Ｎ：２以上）配置され、Ｍビッ
トのＡ／Ｄ変換器がＮ個配置され、前記Ｎ個の演算増幅
器の増幅率Ｇ1、Ｇ2、...、ＧNの比はＧ1：Ｇ2：...：
ＧN＝２0：２1：...：２N-1に設定され、前記Ｎ個の演
算増幅器の出力は前記Ｎ個のＡ／Ｄ変換器にそれぞれ入
力され、前記読み出し用回路部からのアナログ信号の出
力レベルに応じて前記Ｎ個のＡ／Ｄ変換器の中から一つ
のＡ／Ｄ変換器の出力を選択し、Ｎ＋Ｍ−１ビットのデ
ィジタル値として出力することにより、光電変換信号を
高分解能かつ高速にＡ／Ｄ変換することができる。すな
わち本発明によれば、階調性の高い画像データを得るこ
とができる。また本発明の光電変換装置は高性能医療用
Ｘ線撮像装置などの光電変換システムに用いても好適で
ある。
【０１９０】さらに、前記光電変換回路部における光電
変換素子およびスイッチング素子をアモルファスシリコ
ン半導体を材料に用いることにより、容易なプロセスで
大面積の光電変換装置が安価に提供することができる。
しかも 前記読み出し用回路部内のマトリクス信号配線
のアナログ演算増幅器の増幅率を、外部からの信号によ
り制御できる機能を備えることにより、アモルファスシ
リコン半導体薄膜の製造上における膜厚ばらつきに起因
するゲインばらつきを容易に補うことができ、装置の低
コスト化を促進することができる。
【０１９１】以上述べてきたように、本発明の光電変換
装置はスピード、Ｓ／Ｎ、階調性、コストの点において
極めて優れており、近年の医療業界や産業界において強
く望まれている”Ｘ線画像情報のディジタル化”の要求
に答え、高齢化社会をむかえつつある日本はもちろんの
こと、全世界中の病院内での診断効率を向上し、また建
築物やその他各種部材の非破壊検査等の検査効率とその
後の対処効率を向上させることを可能にする。
【図面の簡単な説明】
【図１】光電変換装置の一例を説明するための概略的回
路図である。
【図２】光電変換装置の駆動方法の一例を説明するため
のタイミングチャートである。
【図３】光電変換装置の一例を説明するための概略的回
路図である。
【図４】光電変換装置の駆動方法の一例を説明するため
のタイミングチャートである。
【図５】光電変換素子の一例を説明するための模式的上
面図である。
【図６】光電変換装置の一例を説明するための概略的回
路図である。
【図７】光電変換装置を有する機器の一例を説明するた
めの概略的構成図である。
【図８】光電変換装置の一例を説明するための概略的回
路図である。
【図９】光電変換装置の駆動方法の一例を説明するため
のタイミングチャートである。
【図１０】光電変換装置の一例を説明するための概略的
回路図である。
【図１１】オペアンプの一例を説明するための概略的回
路図である。
【図１２】オペアンプの一例を説明するための概略的回
路図である。
【図１３】Ａ／Ｄ変換回路の一例を説明するための概略
的回路図である。
【図１４】セレクタ回路部の一例を説明するための概略
的回路図である。
【図１５】ビット変換回路部の一例を説明するための概
略的回路図である。
【図１６】光電変換装置の一例を説明するための概略的
回路図である。
【図１７】光電変換装置の一例を説明するための概略的
回路図である。
【図１８】図１７に示される遅延回路への入出力の一例
を説明するためのタイミングチャートである。
【図１９】サンプルホールド回路の一例を説明するため
の概略的回路図である。
【図２０】光電変換装置の一例を説明するための概略的
回路図である。
【図２１】光電変換装置の駆動方法の一例を説明するた
めのタイミングチャートである。
【図２２】光電変換装置の駆動方法の一例を説明するた
めの概略的エネルギーバンド図である。
【図２３】光電変換装置の一例を説明するための概略的
回路図である。
【図２４】光電変換装置の駆動方法の一例を説明するた
めのタイミングチャートである。
【符号の説明】
Ｓ1-1〜Ｓ3-3 光電変換素子 Ｔ1-1〜Ｔ3-3 スイッチング素子 ＳＲ１ シフトレジスタ（スイッチング素子用） ＳＲ２ シフトレジスタ（読み出しスイッチ用） Ｇ１〜Ｇ３ ゲート駆動配線 Ｍ１〜Ｍ３ マトリクス信号配線 １０１ 光電変換回路部 １０４ バッファアンプ １０５ Ａ／Ｄ変換回路部 １０６ 光電変換素子のバイアス電源 １０７ 読み出し用回路部 ＲＥＳ１〜ＲＥＳ３ Ｍ１〜Ｍ３に形成される負荷容量
をリセットするスイッチ Ａ１〜Ａ３ バッファアンプ Ｂ１〜Ｂ３ バッファアンプ Ｒ１〜Ｒ１０ 抵抗 ＣL1〜ＣL3 読み出し容量 Ｓｎ１〜Ｓｎ３ 読み出し容量に信号を転送するための
転送スイッチ Ｓｒ１〜Ｓｒ３ 読み出し容量の信号を順次読み出すた
めの読み出し用スイッチ ３０１ 光電変換素子 ３０２ スイッチング素子（ＴＦＴ） ３０６ ゲート駆動用配線 ３０７ マトリクス信号配線 ３１０ コンタクトホール部 ３１４ 配線クロス部 ３０４ 第１の金属薄膜層 ３０５ 第２の金属薄膜層 ３１１ ａ−ＳｉＮ絶縁薄膜層 ３１２ ａ−Ｓｉ半導体薄膜層 ３１３ Ｎ＋層 ３０３ 絶縁基板 ３１５ 保護膜 Ｌ１〜Ｌ３ 低ノイズアンプ ＣC1〜ＣC3 ＡＣ結合容量 Ｄ１〜Ｄ３ 直流再生用のスイッチ Ｋ１〜Ｋ３ 可変ゲインのオペアンプ Ｓ１〜Ｓ３ Ｋ１〜Ｋ３のゲインを切り替えるスイッチ Ｑ１〜Ｑ１０ バイポーラトランジスタ Ｄ1、Ｄ2 ダイオード ＳＷｐ オペアンプの消費電流をコントロールするスイ
ッチ １５０１ Ｘ線源 １５０２ 人体 １５０３ グリッド １５０７ Ｘ線を吸収する物質 １５０８ Ｘ線を透過する物質 １５０４ Ｘ線を可視光に変換する蛍光体 １５１１ 保護膜 １５０９ 光電変換素子 １５１０ スイッチング素子 １５１２ 絶縁基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森下 正和 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (64)

    【特許請求の範囲】
  1. 【請求項１】 同一基板上に複数の光電変換素子とスイ
    ッチング素子とマトリクス信号配線とゲート駆動配線を
    配置して並列信号を出力するための光電変換回路部と、
    前記ゲート駆動配線に駆動用信号を印加する駆動用回路
    部と、前記マトリクス信号配線より転送される並列信号
    を直列信号に変換して出力する読み出し用回路部と、を
    有する光電変換装置において、 前記読み出し用回路部が、前記マトリクス信号配線の各
    配線に接続された少なくとも１個以上のアナログ演算増
    幅器と、前記アナログ演算増幅器を通して出力された前
    記各マトリクス信号配線からの出力信号を転送する転送
    スイッチと、転送された前記出力信号を蓄える読み出し
    コンデンサと、前記読み出しコンデンサより直列信号と
    して順次読み出す読み出し用スイッチと、を有すること
    を特徴とする光電変換装置。
  2. 【請求項２】 前記読み出し用回路部において、前記マ
    トリクス信号配線の各配線に接続された初段の前記アナ
    ログ演算増幅器は、この入力端子部で換算される雑音電
    圧密度がＶｎ（Ｖ／（Ｈｚ）1/2）であり、また前記光
    電変換回路部からの信号を十分に増幅できる周波数帯域
    Ｂ（Ｈｚ）を有しており、前記光電変換回路部内のスイ
    ッチング素子がオンすることにより発生する前記アナロ
    グ演算増幅器入力端子部における前記スイッチング素子
    の熱雑音実効電圧Ｔｎ（Ｖｒｍｓ）に対して、 Ｖｎ × Ｂ1/2 ≦ Ｔｎ の関係を満足する請求項１に記載の光電変換装置。
  3. 【請求項３】 前記読み出し用回路部において、前記マ
    トリクス信号配線の各配線に接続された前記アナログ演
    算増幅器の出力端子からの出力配線の途中に交流成分の
    みを通過させる容量素子を接続し、その容量素子を直流
    再生するためのリセットスイッチを配置する請求項１に
    記載の光電変換装置。
  4. 【請求項４】 前記読み出し用回路部において、前記マ
    トリクス信号配線の各配線に接続された少なくとも一つ
    の前記アナログ演算増幅器は、外部からの信号によりそ
    の増幅率を可変させる機能を備えた請求項１に記載の光
    電変換装置。
  5. 【請求項５】 前記読み出し用回路部において、前記マ
    トリクス信号配線の各配線に接続された前記アナログ演
    算増幅器は、外部からの信号によりその消費電流を低減
    させる機能を備えた請求項１に記載の光電変換装置。
  6. 【請求項６】 前記読み出し用回路部にアナログ信号を
    ディジタル信号に変換するＡ／Ｄ変換回路部を接続し、
    前記Ａ／Ｄ変換回路部は、前記読み出し回路部からの信
    号を増幅するための演算増幅器がＮ個（Ｎは２以上の整
    数）配置され、ＭビットのＡ／Ｄ変換器がＮ個配置さ
    れ、前記Ｎ個の演算増幅器の増幅率Ｇ1、Ｇ2、..、ＧN
    の比はＧ1：Ｇ2：...：ＧN＝２0：２1：...：２N-1に設
    定され、前記Ｎ個の演算増幅器の出力は前記Ｎ個のＡ／
    Ｄ変換器にそれぞれ入力され、前記読み出し用回路部か
    らのアナログ信号の出力レベルに応じて前記Ｎ個のＡ／
    Ｄ変換器の中から一つのＡ／Ｄ変換器の出力を選択し、
    Ｎ＋Ｍ−１ビットのディジタル値として出力する請求項
    １に記載の光電変換装置。
  7. 【請求項７】 前記光電変換回路部における光電変換素
    子およびスイッチング素子が、半導体層としてアモルフ
    ァスシリコン半導体を有する請求項１に記載の光電変換
    装置。
  8. 【請求項８】 前記読み出し用回路部において、前記マ
    トリクス信号配線の各配線に接続された初段の前記アナ
    ログ演算増幅器の近傍に、別個の第２のアナログ演算増
    幅器を配置させ、前記アナログ演算増幅器を増幅率１倍
    以上の非反転増幅器とし、さらに前記第２のアナログ演
    算増幅器は増幅率１倍のバッファーアンプとした請求項
    １に記載の光電変換装置。
  9. 【請求項９】 前記アナログ演算増幅器は、前記第２の
    アナログ演算増幅器から基準電位が供給される請求項８
    に記載の光電変換装置。
  10. 【請求項１０】 前記容量素子と前記リセットスイッチ
    との間に抵抗素子を有する請求項３に記載の光電変換装
    置。
  11. 【請求項１１】 前記リセットスイッチの開閉時間を制
    御する手段を有する請求項１０に記載の光電変換装置。
  12. 【請求項１２】 前記リセットスイッチの開閉時間を変
    化させるための信号入力部を前記リセットスイッチの開
    閉時間を制御する手段が有する請求項１１に記載の光電
    変換装置。
  13. 【請求項１３】 前記アナログ演算増幅器の出力に接続
    された前記容量素子の接続部とは異なる接続部側にロー
    パスフィルタ回路が接続されている請求項３に記載の光
    電変換装置。
  14. 【請求項１４】 前記アナログ演算増幅器はスルーレー
    トを変化可能とされている請求項１に記載の光電変換装
    置。
  15. 【請求項１５】 前記アナログ演算増幅器はスルーレー
    トを変化するための信号入力部を有する請求項１４に記
    載の光電変換装置。
  16. 【請求項１６】 前記光電変換素子は第１の導電層、絶
    縁層、光電変換機能を有する半導体層、注入阻止層、第
    ２の導電層をこの順に有する請求項１に記載の光電変換
    装置。
  17. 【請求項１７】 前記注入阻止層はＮ型の半導体層を有
    する請求項１６に記載の光電変換装置。
  18. 【請求項１８】 前記半導体層はアモルファスシリコン
    半導体材を含む請求項１６又は１７に記載の光電変換装
    置。
  19. 【請求項１９】 前記絶縁層はアモルファス窒化シリコ
    ン材料を含む請求項１６〜１８のいずれか１項に記載の
    光電変換装置。
  20. 【請求項２０】 前記第１又は第２の導電層は透明導電
    層を含む請求項１６〜１９のいずれか１項に記載の光電
    変換装置。
  21. 【請求項２１】 前記絶縁層は電子及び正孔の通過を阻
    止する請求項１６〜２０のいずれか１項に記載の光電変
    換装置。
  22. 【請求項２２】 前記阻止層は正孔の通過を阻止し、電
    子の通過を許す請求項１６〜２１のいずれか１項に記載
    の光電変換装置。
  23. 【請求項２３】 前記スイッチング素子は薄膜トランジ
    スタを有する請求項１６〜２２のいずれか１項に記載の
    光電変換装置。
  24. 【請求項２４】 前記スイッチング素子は第１の導電層
    で形成されたゲート電極、絶縁層のゲート絶縁層、半導
    体層、該半導体層上に離間して配されたオーミックコン
    タクト層、該オーミックコンタクト層上に夫々設けられ
    た第２の導電層を有する請求項１に記載の光電変換装
    置。
  25. 【請求項２５】 前記光電変換素子の第１の導電層、絶
    縁層、半導体層、注入阻止層は、夫々スイッチング素子
    のゲート電極、ゲート絶縁層、半導体層、オーミックコ
    ンタクト層と共通の層で形成されている請求項１６に記
    載の光電変換装置。
  26. 【請求項２６】 前記光電変換素子の複数は所望の数ご
    とに複数の群に分けられている請求項１〜２５のいずれ
    か１項に記載の光電変換装置。
  27. 【請求項２７】 前記光電変換素子を初期状態にするた
    めのリフレッシュ信号を発生する手段を有する請求項１
    〜２６のいずれか１項に記載の光電変換装置。
  28. 【請求項２８】 前記光電変換素子を初期状態にするた
    めのリフレッシュ信号を発生する手段を有する請求項１
    ６に記載の光電変換装置。
  29. 【請求項２９】 前記光電変換素子は所望の数ごと複数
    の群に分けられ、各群ごとに共通にリフレッシュ信号を
    発生する手段に接続されている請求項２８に記載の光電
    変換装置。
  30. 【請求項３０】 前記光電変換装置の光入射側に更に波
    長変換体を有する請求項１〜２９のいずれか１項に記載
    の光電変換装置。
  31. 【請求項３１】 前記波長変換体は蛍光体を含む請求項
    ３０に記載の光電変換装置。
  32. 【請求項３２】 同一基板上に複数の光電変換素子とス
    イッチング素子とマトリクス信号配線とゲート駆動配線
    を配置して並列信号を出力するための光電変換回路部
    と、前記ゲート駆動配線に駆動用信号を印加する駆動用
    回路部と、前記マトリクス信号配線より転送される並列
    信号を直列信号に変換して出力する読み出し用回路部
    と、を有する光電変換装置と、光源とを少なくとも有す
    る光電変換システムにおいて、 前記光電変換装置の前記読み出し用回路部が、前記マト
    リクス信号配線の各配線に接続された少なくとも１個以
    上のアナログ演算増幅器と、前記アナログ演算増幅器を
    通して出力された前記各マトリクス信号配線からの出力
    信号を転送する転送スイッチと、転送された前記出力信
    号を蓄える読み出しコンデンサと、前記読み出しコンデ
    ンサより直列信号として順次読み出す読み出し用スイッ
    チと、を有することを特徴とする光電変換システム。
  33. 【請求項３３】 前記読み出し用回路部において、前記
    マトリクス信号配線の各配線に接続された初段の前記ア
    ナログ演算増幅器は、この入力端子部で換算される雑音
    電圧密度がＶｎ（Ｖ／（Ｈｚ）1/2）であり、また前記
    光電変換回路部からの信号を十分に増幅できる周波数帯
    域Ｂ（Ｈｚ）を有しており、前記光電変換回路部内のス
    イッチング素子がオンすることにより発生する前記アナ
    ログ演算増幅器入力端子部における前記スイッチング素
    子の熱雑音実効電圧Ｔｎ（Ｖｒｍｓ）に対して、 Ｖｎ × Ｂ1/2 ≦ Ｔｎ の関係を満足する請求項３２に記載の光電変換システ
    ム。
  34. 【請求項３４】 前記読み出し用回路部において、前記
    マトリクス信号配線の各配線に接続された前記アナログ
    演算増幅器の出力端子からの出力配線の途中に交流成分
    のみを通過させる容量素子を接続し、その容量素子を直
    流再生するためのリセットスイッチを配置する請求項３
    ２に記載の光電変換システム。
  35. 【請求項３５】 前記読み出し用回路部において、前記
    マトリクス信号配線の各配線に接続された少なくとも一
    つの前記アナログ演算増幅器は、外部からの信号により
    その増幅率を可変させる機能を備えた請求項３２に記載
    の光電変換システム。
  36. 【請求項３６】 前記読み出し用回路部において、前記
    マトリクス信号配線の各配線に接続された前記アナログ
    演算増幅器は、外部からの信号によりその消費電流を低
    減させる機能を備えた請求項３２に記載の光電変換シス
    テム。
  37. 【請求項３７】 前記読み出し用回路部にアナログ信号
    をディジタル信号に変換するＡ／Ｄ変換回路部を接続
    し、前記Ａ／Ｄ変換回路部は、前記読み出し回路部から
    の信号を増幅するための演算増幅器がＮ個（Ｎは２以上
    の整数）配置され、ＭビットのＡ／Ｄ変換器がＮ個配置
    され、前記Ｎ個の演算増幅器の増幅率Ｇ1、Ｇ2、..、Ｇ
    Nの比はＧ1：Ｇ2：...：ＧN＝２0：２1：...：２N-1に
    設定され、前記Ｎ個の演算増幅器の出力は前記Ｎ個のＡ
    ／Ｄ変換器にそれぞれ入力され、前記読み出し用回路部
    からのアナログ信号の出力レベルに応じて前記Ｎ個のＡ
    ／Ｄ変換器の中から一つのＡ／Ｄ変換器の出力を選択
    し、Ｎ＋Ｍ−１ビットのディジタル値として出力する請
    求項３２に記載の光電変換システム。
  38. 【請求項３８】 前記光電変換回路部における光電変換
    素子およびスイッチング素子が、半導体層としてアモル
    ファスシリコン半導体を有する請求項３２に記載の光電
    変換システム。
  39. 【請求項３９】 前記読み出し用回路部において、前記
    マトリクス信号配線の各配線に接続された初段の前記ア
    ナログ演算増幅器の近傍に、別個の第２のアナログ演算
    増幅器を配置させ、前記アナログ演算増幅器を増幅率１
    倍以上の非反転増幅器とし、また前記第２のアナログ演
    算増幅器は増幅率１倍のバッファーアンプとした請求項
    ３２に記載の光電変換システム。
  40. 【請求項４０】 前記アナログ演算増幅器は、前記第２
    のアナログ演算増幅器から基準電位が供給される請求項
    ３９に記載の光電変換システム。
  41. 【請求項４１】 前記容量素子と前記リセットスイッチ
    との間に抵抗素子を有する請求項３４に記載の光電変換
    システム。
  42. 【請求項４２】 前記リセットスイッチの開閉時間を制
    御する手段を有する請求項４１に記載の光電変換システ
    ム。
  43. 【請求項４３】 前記リセットスイッチの開閉時間を変
    化させるための信号入力部を前記リセットスイッチの開
    閉時間を制御する手段が有する請求項４２に記載の光電
    変換システム。
  44. 【請求項４４】 前記アナログ演算増幅器の出力に接続
    された前記容量素子の接続部とは異なる接続部側にロー
    パスフィルタ回路が接続されている請求項３４に記載の
    光電変換システム。
  45. 【請求項４５】 前記アナログ演算増幅器はスルーレー
    トを変化可能とされている請求項３２に記載の光電変換
    システム。
  46. 【請求項４６】 前記アナログ演算増幅器はスルーレー
    トを変化するための信号入力部を有する請求項４５に記
    載の光電変換システム。
  47. 【請求項４７】 前記光電変換素子は第１の導電層、絶
    縁層、光電変換機能を有する半導体層、注入阻止層、第
    ２の導電層をこの順に有する請求項３２に記載の光電変
    換システム。
  48. 【請求項４８】 前記注入阻止層はＮ型の半導体層を有
    する請求項４７に記載の光電変換システム。
  49. 【請求項４９】 前記半導体層はアモルファスシリコン
    半導体材を含む請求項４７又は４８に記載の光電変換シ
    ステム。
  50. 【請求項５０】 前記絶縁層はアモルファス窒化シリコ
    ン材料を含む請求項４７〜４９のいずれか１項に記載の
    光電変換システム。
  51. 【請求項５１】 前記第１又は第２の導電層は透明導電
    層を含む請求項４７〜５０のいずれか１項に記載の光電
    変換システム。
  52. 【請求項５２】 前記絶縁層は電子及び正孔の通過を阻
    止する請求項４７〜５１のいずれか１項に記載の光電変
    換システム。
  53. 【請求項５３】 前記阻止層は正孔の通過を阻止し、電
    子の通過を許す請求項４７〜５２のいずれか１項に記載
    の光電変換システム。
  54. 【請求項５４】 前記スイッチング素子は薄膜トランジ
    スタを有する請求項４７〜５３のいずれか１項に記載の
    光電変換システム。
  55. 【請求項５５】 前記スイッチング素子は第１の導電層
    で形成されたゲート電極、絶縁層のゲート絶縁層、半導
    体層、該半導体層上に離間して配されたオーミックコン
    タクト層、該オーミックコンタクト層上に夫々設けられ
    た第２の導電層を有する請求項３２に記載の光電変換シ
    ステム。
  56. 【請求項５６】 前記光電変換素子の第１の導電層、絶
    縁層、半導体層、注入阻止層は、夫々スイッチング素子
    のゲート電極、ゲート絶縁層、半導体層、オーミックコ
    ンタクト層と共通の層で形成されている請求項４７に記
    載の光電変換システム。
  57. 【請求項５７】 前記光電変換素子の複数は所望の数ご
    とに複数の群に分けられている請求項３２〜５６のいず
    れか１項に記載の光電変換システム。
  58. 【請求項５８】 前記光電変換素子を初期状態にするた
    めのリフレッシュ信号を発生する手段を有する請求項３
    ２〜５７のいずれか１項に記載の光電変換システム。
  59. 【請求項５９】 前記光電変換素子を初期状態にするた
    めのリフレッシュ信号を発生する手段を有する請求項４
    ７に記載の光電変換システム。
  60. 【請求項６０】 前記光電変換素子は所望の数ごと複数
    の群に分けられ、各群ごとに共通にリフレッシュ信号を
    発生する手段に接続されている請求項５９に記載の光電
    変換システム。
  61. 【請求項６１】 前記光電変換システムの光入射側に更
    に波長変換体を有する請求項３２〜６０のいずれか１項
    に記載の光電変換システム。
  62. 【請求項６２】 前記光電変換装置と前記光源との間に
    グリッドを有する請求項３２〜６０のいずれか１項に記
    載の光電変換システム。
  63. 【請求項６３】 前記光電変換装置と前記グリッドとの
    間に波長変換体を有する請求項６２に記載の光電変換シ
    ステム。
  64. 【請求項６４】 前記波長変換体は蛍光体を含む請求項
    ６１〜６３のいずれか１項に記載の光電変換システム。
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