JPH06204483A - 高電圧トランジスタ構造及びその形成方法 - Google Patents
高電圧トランジスタ構造及びその形成方法Info
- Publication number
- JPH06204483A JPH06204483A JP5202597A JP20259793A JPH06204483A JP H06204483 A JPH06204483 A JP H06204483A JP 5202597 A JP5202597 A JP 5202597A JP 20259793 A JP20259793 A JP 20259793A JP H06204483 A JPH06204483 A JP H06204483A
- Authority
- JP
- Japan
- Prior art keywords
- field
- substrate
- trench
- transistor
- high voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 title description 6
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 210000000746 body region Anatomy 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 19
- 230000005669 field effect Effects 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims 2
- 239000012212 insulator Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 13
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 230000000873 masking effect Effects 0.000 abstract description 6
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 6
- 239000000377 silicon dioxide Substances 0.000 abstract description 6
- 239000011810 insulating material Substances 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 特に２０Ｖから１５０Ｖの電圧の範囲内で
動作するトランジスタに適する、余分なマスク及び他の
製造工程を必要としない構造を提供する。 【構成】 基板に形成された少なくとも２個のドープ
領域と１個のゲート電極とを備える少なくとも１個のト
ランジスタを有する高電圧トランジスタ構造であって、
前記基板に形成された第１のフィールドリングと当該第
１のフィールドリングから間隔をおいて当該第１のフィ
ールドリングと共に前記トランジスタを側方から取り囲
むべく前記基板に形成された第２のフィールドリングと
を少なくとも有し、前記第１のフィールドリングと前記
第２のフィールドリングとの間にあって前記トランジス
タを側方から取り囲むべく前記基板に形成された第１の
絶縁されたトレンチを有することを特徴とする高電圧ト
ランジスタ構造。
動作するトランジスタに適する、余分なマスク及び他の
製造工程を必要としない構造を提供する。 【構成】 基板に形成された少なくとも２個のドープ
領域と１個のゲート電極とを備える少なくとも１個のト
ランジスタを有する高電圧トランジスタ構造であって、
前記基板に形成された第１のフィールドリングと当該第
１のフィールドリングから間隔をおいて当該第１のフィ
ールドリングと共に前記トランジスタを側方から取り囲
むべく前記基板に形成された第２のフィールドリングと
を少なくとも有し、前記第１のフィールドリングと前記
第２のフィールドリングとの間にあって前記トランジス
タを側方から取り囲むべく前記基板に形成された第１の
絶縁されたトレンチを有することを特徴とする高電圧ト
ランジスタ構造。
Description
【０００１】
【産業上の利用分野】本発明は高電圧トランジスタに関
し、特にブレイクダウン電圧を高めるためのダイ（ＩＣ
チップ）のエッジの周りにターミネーションを有する電
界効果パワートランジスタに関する。
し、特にブレイクダウン電圧を高めるためのダイ（ＩＣ
チップ）のエッジの周りにターミネーションを有する電
界効果パワートランジスタに関する。
【０００２】
【従来の技術】パワー電界効果トランジスタは公知であ
る。そのようなトランジスタとしてよく知られているも
のに、ドープしたソース領域、ドープした本体領域及び
トレンチに形成された導電多結晶シリコンからなるゲー
ト電極を有する、例えばエピタキシャル層が成長した基
板に形成された電界効果トランジスタであるＤＭＯＳ
（二重拡散金属酸化物−半導体）トランジスタがある。
一般にそのようなトランジスタ（セル）は、高電力出力
を伴う用途即ち１ワット以上のパワーを駆動する用途の
ために或いは他の高電圧出力を伴う用途のために、並列
に接続された１枚のダイの上に形成される。この縦型Ｄ
ＭＯＳ技術に於て、トランジスタが上側に形成されるシ
リコンＩＣチップのエッジに於ける接合（ドープ領域）
をターミネートするためのエッジターミネーション技術
を用いることが公知である。このエッジターミネーショ
ン技術を用いることにより、エッジに於けるブレイクダ
ウン電圧は、ＩＣチップの中央部分の活性トランジスタ
セルのブレイクダウン電圧よりも高くなる。
る。そのようなトランジスタとしてよく知られているも
のに、ドープしたソース領域、ドープした本体領域及び
トレンチに形成された導電多結晶シリコンからなるゲー
ト電極を有する、例えばエピタキシャル層が成長した基
板に形成された電界効果トランジスタであるＤＭＯＳ
（二重拡散金属酸化物−半導体）トランジスタがある。
一般にそのようなトランジスタ（セル）は、高電力出力
を伴う用途即ち１ワット以上のパワーを駆動する用途の
ために或いは他の高電圧出力を伴う用途のために、並列
に接続された１枚のダイの上に形成される。この縦型Ｄ
ＭＯＳ技術に於て、トランジスタが上側に形成されるシ
リコンＩＣチップのエッジに於ける接合（ドープ領域）
をターミネートするためのエッジターミネーション技術
を用いることが公知である。このエッジターミネーショ
ン技術を用いることにより、エッジに於けるブレイクダ
ウン電圧は、ＩＣチップの中央部分の活性トランジスタ
セルのブレイクダウン電圧よりも高くなる。
【０００３】接合（ドープ領域）の深さによって与えら
れる比較的低いブレイクダウン電圧以上の、より一層高
いブレイクダウン電圧に耐え得るためには、図１に示さ
れるようなフィールドプレート１０を用いることが知ら
れている。フィールドプレート１０は、ＩＣチップのエ
ッジ１２に於いて、高電界強度の結果としてブレイクダ
ウン電圧を引き上げることとなる。フィールドプレート
１０は、基板１７のドープ領域１６のエッジ１４上に形
成された導電構造である。前記フィールドプレート１０
は最後に形成された活性接合に電気的に接続されてお
り、下側ドープ領域の空乏層の形状を調整する。図１に
示されるように（絶縁層２０により取り囲まれた）フィ
ールドプレート１０は、ドープした多結晶シリコン部分
１１とドープ領域１６に至る金属コンタクト２２とを有
する。
れる比較的低いブレイクダウン電圧以上の、より一層高
いブレイクダウン電圧に耐え得るためには、図１に示さ
れるようなフィールドプレート１０を用いることが知ら
れている。フィールドプレート１０は、ＩＣチップのエ
ッジ１２に於いて、高電界強度の結果としてブレイクダ
ウン電圧を引き上げることとなる。フィールドプレート
１０は、基板１７のドープ領域１６のエッジ１４上に形
成された導電構造である。前記フィールドプレート１０
は最後に形成された活性接合に電気的に接続されてお
り、下側ドープ領域の空乏層の形状を調整する。図１に
示されるように（絶縁層２０により取り囲まれた）フィ
ールドプレート１０は、ドープした多結晶シリコン部分
１１とドープ領域１６に至る金属コンタクト２２とを有
する。
【０００４】フィールドプレート１０と共に或いはフィ
ールドプレート１０の代わりに用いられる、ブレイク電
圧をより高めるための第２の手法としては、図２に示さ
れるような拡散フィールドリング３２がある。フィール
ドリング３２は、ＩＣチップのエッジ１２にかけて形成
され、金属化層３４と接続したドープ領域３０のような
トランジスタセルの周囲に形成された領域である。フィ
ールドリングは一般にトランジスタの活性部分３０から
フロートされていて（どの外部の電圧源とも接続されて
いない）、しかも活性部分３０と比較的接近している。
フィールドリング３２は一般的にトランジスタの活性部
分３０と同時に製造される。即ち同じ製造過程に於て、
トランジスタの活性部分を取り囲むマスク中に追加した
拡散の窓を設けることによりそのようなフィールドリン
グが製造される。従って、フィールドリング３２の拡散
の深さ及びドーピングレベルは、一般的にトランジスタ
の活性部分に対応する領域３０の拡散の深さ及びドーピ
ングレベルと同様となる。
ールドプレート１０の代わりに用いられる、ブレイク電
圧をより高めるための第２の手法としては、図２に示さ
れるような拡散フィールドリング３２がある。フィール
ドリング３２は、ＩＣチップのエッジ１２にかけて形成
され、金属化層３４と接続したドープ領域３０のような
トランジスタセルの周囲に形成された領域である。フィ
ールドリングは一般にトランジスタの活性部分３０から
フロートされていて（どの外部の電圧源とも接続されて
いない）、しかも活性部分３０と比較的接近している。
フィールドリング３２は一般的にトランジスタの活性部
分３０と同時に製造される。即ち同じ製造過程に於て、
トランジスタの活性部分を取り囲むマスク中に追加した
拡散の窓を設けることによりそのようなフィールドリン
グが製造される。従って、フィールドリング３２の拡散
の深さ及びドーピングレベルは、一般的にトランジスタ
の活性部分に対応する領域３０の拡散の深さ及びドーピ
ングレベルと同様となる。
【０００５】特に、１５０Ｖ以上の電圧がかけられるト
ランジスタに於ては、同心的にかつ一定の間隔を置いて
形成された複数の（３個以上の）フィールドリングを利
用することは公知である。その種のデバイスとして一般
に用いられるエピタキシャル層の固有抵抗についてフィ
ールドリングが有効であるためには、一般的に隣接した
フィールドリングの間隔が約１ミクロンのオーダでなけ
ればならない。しかしながらドープ領域の深さ及びフィ
ールドリングの整列の公差やライン幅制御等のばらつき
により、ブレイクダウン電圧が１５０Ｖ以下である場合
には従来のフィールドリングでは信頼性は不十分とな
る。これは、ブレイクダウン電圧が１５０Ｖ以下である
ようなデバイスに用いられる半導体材料の固有抵抗に対
しては、ソース接合中の電界をシールドするためにフィ
ールドリングをソース接合に非常に接近させなければな
らないからである。その距離はサブミクロンのオーダで
あり、その実現は非現実的であり、実際に製造不可能で
ある。故に、そのようなデバイスに対しては、フィール
ドプレートターミネーションは唯一の用い得る従来技術
である。
ランジスタに於ては、同心的にかつ一定の間隔を置いて
形成された複数の（３個以上の）フィールドリングを利
用することは公知である。その種のデバイスとして一般
に用いられるエピタキシャル層の固有抵抗についてフィ
ールドリングが有効であるためには、一般的に隣接した
フィールドリングの間隔が約１ミクロンのオーダでなけ
ればならない。しかしながらドープ領域の深さ及びフィ
ールドリングの整列の公差やライン幅制御等のばらつき
により、ブレイクダウン電圧が１５０Ｖ以下である場合
には従来のフィールドリングでは信頼性は不十分とな
る。これは、ブレイクダウン電圧が１５０Ｖ以下である
ようなデバイスに用いられる半導体材料の固有抵抗に対
しては、ソース接合中の電界をシールドするためにフィ
ールドリングをソース接合に非常に接近させなければな
らないからである。その距離はサブミクロンのオーダで
あり、その実現は非現実的であり、実際に製造不可能で
ある。故に、そのようなデバイスに対しては、フィール
ドプレートターミネーションは唯一の用い得る従来技術
である。
【０００６】
【発明が解決しようとする課題】しかしながら不都合な
ことに、フィールドプレートは、その下側の基板からフ
ィールドプレートを絶縁するために、比較的厚い酸化絶
縁層を下側に必要とする。この酸化絶縁層は所望の電圧
に耐え得ると共に、酸化絶縁層中へのホットエレクトロ
ンの注入を引き起こしてトランジスタのアバランシ条件
内で酸化層を不安定にすることのないようにシリコン基
板に於ける表面電界強度を減少させるものである。この
厚い酸化層を形成するためには、マスク工程及び比較的
長い酸化工程を付加する必要が生じ、トランジスタデバ
イスの製造費用及び煩雑さを増長させるため好ましくな
い。しかし、もしこれらの工程を省略したとしたら当
然、フィールドプレートの下側の酸化層は厚さ約０．０
５ミクロンの比較的薄いゲート酸化層のみとなる。フィ
ールドプレートの下側の酸化絶縁層がそのような厚さで
あれば、２０Ｖ或いはそれ以下のブレイクダウン電圧に
対してのみ有用となってしまう。故に、そのような構造
は２０Ｖ或いはそれ以上の電圧がかかる一般的なＤＭＯ
Ｓトランジスタにとっては不適当であった。
ことに、フィールドプレートは、その下側の基板からフ
ィールドプレートを絶縁するために、比較的厚い酸化絶
縁層を下側に必要とする。この酸化絶縁層は所望の電圧
に耐え得ると共に、酸化絶縁層中へのホットエレクトロ
ンの注入を引き起こしてトランジスタのアバランシ条件
内で酸化層を不安定にすることのないようにシリコン基
板に於ける表面電界強度を減少させるものである。この
厚い酸化層を形成するためには、マスク工程及び比較的
長い酸化工程を付加する必要が生じ、トランジスタデバ
イスの製造費用及び煩雑さを増長させるため好ましくな
い。しかし、もしこれらの工程を省略したとしたら当
然、フィールドプレートの下側の酸化層は厚さ約０．０
５ミクロンの比較的薄いゲート酸化層のみとなる。フィ
ールドプレートの下側の酸化絶縁層がそのような厚さで
あれば、２０Ｖ或いはそれ以下のブレイクダウン電圧に
対してのみ有用となってしまう。故に、そのような構造
は２０Ｖ或いはそれ以上の電圧がかかる一般的なＤＭＯ
Ｓトランジスタにとっては不適当であった。
【０００７】よって約２０Ｖから約１５０Ｖの範囲のブ
レイクダウン電圧に対しては、従来のフィールドリング
は効果的ではなく、また従来のフィールドプレートは有
用ではあるが余分なマスク及び酸化工程による煩雑さを
伴うこととなる。
レイクダウン電圧に対しては、従来のフィールドリング
は効果的ではなく、また従来のフィールドプレートは有
用ではあるが余分なマスク及び酸化工程による煩雑さを
伴うこととなる。
【０００８】よって特に２０Ｖから１５０Ｖの電圧の範
囲内で動作するトランジスタに適する、余分なマスク及
び他の製造工程を必要としないターミネーション構造が
必要となる。上述の課題は、各フィールドリングをより
一層近づけることにより達成される。しかしながら当
然、従来のフィールドリング技術では、フィールドリン
グがオーバーラップ即ち隣接したフィールドリングのド
ープ領域が重なりあったとしたら、増加したブレイク電
圧の恩恵の多くが失われると共に多数のフィールドリン
グに伴う恩恵も失われて、フィールドリングが１個のみ
である場合と同様の結果となることからフィールドリン
グは互いに独立させなければならない。こうして、お互
いに非常に接近しておりかつ干渉しないフィールドリン
グを形成する方法があるとすれば、それは非常に有用な
ものとなる。しかしそのような構造或いは製造方法は、
従来の技術に於ては知られていない。
囲内で動作するトランジスタに適する、余分なマスク及
び他の製造工程を必要としないターミネーション構造が
必要となる。上述の課題は、各フィールドリングをより
一層近づけることにより達成される。しかしながら当
然、従来のフィールドリング技術では、フィールドリン
グがオーバーラップ即ち隣接したフィールドリングのド
ープ領域が重なりあったとしたら、増加したブレイク電
圧の恩恵の多くが失われると共に多数のフィールドリン
グに伴う恩恵も失われて、フィールドリングが１個のみ
である場合と同様の結果となることからフィールドリン
グは互いに独立させなければならない。こうして、お互
いに非常に接近しておりかつ干渉しないフィールドリン
グを形成する方法があるとすれば、それは非常に有用な
ものとなる。しかしそのような構造或いは製造方法は、
従来の技術に於ては知られていない。
【０００９】
【課題を解決するための手段】本発明によるトランジス
タエッジターミネーション構造は、従来技術に於てより
もより一層互いに接近した複数のフィールドリングを有
しており、隣接したフィールドリングは二酸化シリコン
のような絶縁材料が内貼りされたトレンチからなる絶縁
領域によって分離されている。これらのトレンチにより
各フィールドリングはトレンチの幅と同じ間隔で配列す
ることが可能となる。故に複数のフィールドリングを使
用することができる。
タエッジターミネーション構造は、従来技術に於てより
もより一層互いに接近した複数のフィールドリングを有
しており、隣接したフィールドリングは二酸化シリコン
のような絶縁材料が内貼りされたトレンチからなる絶縁
領域によって分離されている。これらのトレンチにより
各フィールドリングはトレンチの幅と同じ間隔で配列す
ることが可能となる。故に複数のフィールドリングを使
用することができる。
【００１０】本実施例に於ける実施例に於ては電界効果
トランジスタに用いられるターミネーションに対して述
べているが、このターミネーションは高電圧バイポーラ
トランジスタに対しても有用である。
トランジスタに用いられるターミネーションに対して述
べているが、このターミネーションは高電圧バイポーラ
トランジスタに対しても有用である。
【００１１】このトレンチにより、隣接した拡散接合
（フィールドリング或いはトランジスタセルである）は
重ならず、また一定間隔でフィードリングを配置するこ
とが可能となる。好都合なことに、低抵抗の半導体材料
に対してフィルードリングターミネーションを用いるこ
とに伴う製造困難をこのトレンチにより回避することが
できる。トレンチには酸化材料のような絶縁材料を完全
に充填するか、或いは代わりに内壁に酸化層或いは他の
絶縁層を内貼りし、トレンチの残存部分に例えばドープ
した多結晶シリコンを充填してもよい。ドープされた多
結晶シリコンが充填されたトレンチは、トランジスタデ
バイスの活性部分のゲートコンタクトと電気的に接続す
ることとなる。
（フィールドリング或いはトランジスタセルである）は
重ならず、また一定間隔でフィードリングを配置するこ
とが可能となる。好都合なことに、低抵抗の半導体材料
に対してフィルードリングターミネーションを用いるこ
とに伴う製造困難をこのトレンチにより回避することが
できる。トレンチには酸化材料のような絶縁材料を完全
に充填するか、或いは代わりに内壁に酸化層或いは他の
絶縁層を内貼りし、トレンチの残存部分に例えばドープ
した多結晶シリコンを充填してもよい。ドープされた多
結晶シリコンが充填されたトレンチは、トランジスタデ
バイスの活性部分のゲートコンタクトと電気的に接続す
ることとなる。
【００１２】一般的に、フィールドリングは従来と同様
に、例えば活性トランジスタセルの深い本体領域の形成
と同じ製造過程中に形成される。トレンチは活性トラン
ジスタセルのゲートトレンチの形成と同じ製造過程中に
形成され、トレンチを酸化し充填する従来からの製造過
程もまた、トランジスタセルのゲート電極の形成と同じ
過程で同時に行われる。
に、例えば活性トランジスタセルの深い本体領域の形成
と同じ製造過程中に形成される。トレンチは活性トラン
ジスタセルのゲートトレンチの形成と同じ製造過程中に
形成され、トレンチを酸化し充填する従来からの製造過
程もまた、トランジスタセルのゲート電極の形成と同じ
過程で同時に行われる。
【００１３】一般的に、フィールドリングはトレンチよ
りも深く、その比率は製造過程、及び半導体のエピタキ
シャル層の固有抵抗及びまたは基板の固有抵抗に依存す
る。一般的に、トレンチの深さ及びフィールドリングの
拡散の製造上のばらつきにもかかわらず、基板中のフィ
ールドリングの拡散がトレンチの底部に於けるフィール
ドリングの拡散よりも常に深くなるように、トレンチの
深さが定められている。
りも深く、その比率は製造過程、及び半導体のエピタキ
シャル層の固有抵抗及びまたは基板の固有抵抗に依存す
る。一般的に、トレンチの深さ及びフィールドリングの
拡散の製造上のばらつきにもかかわらず、基板中のフィ
ールドリングの拡散がトレンチの底部に於けるフィール
ドリングの拡散よりも常に深くなるように、トレンチの
深さが定められている。
【００１４】
【作用】このように各フィールドリングを従来技術に於
て可能であった距離よりもはるかに接近させて基板の表
面に配列させることがトレンチの効果である。トレンチ
の形成はフィールドリングの注入及び拡散の前に行って
も良いし、後に行っても良い。本発明によればフィール
ドリングを分離するために、トレンチのみを形成しても
よいし、更にフィールドプレートを形成してもよい。こ
のフィールドプレートは、（厚い酸化層の上に形成され
る必要はないが）従来からあるものであり、一番外側の
フィールドリングよりも更に外側に形成される。
て可能であった距離よりもはるかに接近させて基板の表
面に配列させることがトレンチの効果である。トレンチ
の形成はフィールドリングの注入及び拡散の前に行って
も良いし、後に行っても良い。本発明によればフィール
ドリングを分離するために、トレンチのみを形成しても
よいし、更にフィールドプレートを形成してもよい。こ
のフィールドプレートは、（厚い酸化層の上に形成され
る必要はないが）従来からあるものであり、一番外側の
フィールドリングよりも更に外側に形成される。
【００１５】このようにすれば好都合なことに、、従来
技術に於いて、フィールドプレートの形成のために必要
であった厚い酸化絶縁層を形成する必要がなく、特に所
望のブレイクダウン電圧が２０Ｖから１５０Ｖの範囲の
デバイスにあっては、複数のフィールドリングのブレイ
ク電圧を高めるようなターミネーション構造を供給する
ことが可能となる。このターミネーション構造によれ
ば、比較的製造コストがかからず、ブレイクダウン電圧
を高めることが可能となる。またフィールドプレートの
下側に厚い酸化層を形成する必要がないことから、他の
製造過程がより一層自己整合することになる。
技術に於いて、フィールドプレートの形成のために必要
であった厚い酸化絶縁層を形成する必要がなく、特に所
望のブレイクダウン電圧が２０Ｖから１５０Ｖの範囲の
デバイスにあっては、複数のフィールドリングのブレイ
ク電圧を高めるようなターミネーション構造を供給する
ことが可能となる。このターミネーション構造によれ
ば、比較的製造コストがかからず、ブレイクダウン電圧
を高めることが可能となる。またフィールドプレートの
下側に厚い酸化層を形成する必要がないことから、他の
製造過程がより一層自己整合することになる。
【００１６】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【００１７】図３は本発明が適用された電界効果トラン
ジスタのターミネーション構造を示す図である。半導体
基板のエピタキシャル層４０にはフィールドリング４
２、４４及びトランジスタの外側の活性セルとしての深
い本体領域４６が成形されており、深い本体領域４６の
左側の部分はダミー（不活性）セルとなっている。領域
４２、４４、４６は基板４０の主面４８に於て約７ミク
ロンの幅を持ち、約２．５ミクロンの深さを有するドー
プ領域である。フィールドリング４２、４４はエピタキ
シャル層４０の極性と反対の極性を有し、主面４８に於
けるドーピングの濃度は、１０18イオン／ｃｍ3から１
０19イオン／ｃｍ3となっている（図３、図４ａ、図４
ｂ及び図４ｃに於ては、ＩＣチップのエッジは図の左側
部であり、図５、図６及び図７に於てはＩＣチップのエ
ッジは図の右側部である）。
ジスタのターミネーション構造を示す図である。半導体
基板のエピタキシャル層４０にはフィールドリング４
２、４４及びトランジスタの外側の活性セルとしての深
い本体領域４６が成形されており、深い本体領域４６の
左側の部分はダミー（不活性）セルとなっている。領域
４２、４４、４６は基板４０の主面４８に於て約７ミク
ロンの幅を持ち、約２．５ミクロンの深さを有するドー
プ領域である。フィールドリング４２、４４はエピタキ
シャル層４０の極性と反対の極性を有し、主面４８に於
けるドーピングの濃度は、１０18イオン／ｃｍ3から１
０19イオン／ｃｍ3となっている（図３、図４ａ、図４
ｂ及び図４ｃに於ては、ＩＣチップのエッジは図の左側
部であり、図５、図６及び図７に於てはＩＣチップのエ
ッジは図の右側部である）。
【００１８】フィールドリング４２と４４との間、及び
フィールドリング４４と深い本体領域４６との間には、
約１ミクロンから２ミクロンの深さを持ち約１ミクロン
から２ミクロンの幅を有するトレンチ５０及びトレンチ
５２が各々形成されている。各トレンチ５０、５２は、
約５００オングストロームから１０００オングストロー
ムの二酸化シリコンからなる層５４が内貼りされてお
り、かつドープされた多結晶シリコン５８が充填されて
いる。図３に示すように、トレンチ５２に充填されたド
ープされた多結晶シリコン５８とコンタクトするべくト
レンチ５２の中央部分の上に直接多結晶シリコン電極６
２が形成され、トレンチ５２が電気的に接続されてい
る。電極６２は絶縁層６３中に形成されている。従来か
らのソースとしての金属化層６４は深い本体領域４６と
コンタクトしている。
フィールドリング４４と深い本体領域４６との間には、
約１ミクロンから２ミクロンの深さを持ち約１ミクロン
から２ミクロンの幅を有するトレンチ５０及びトレンチ
５２が各々形成されている。各トレンチ５０、５２は、
約５００オングストロームから１０００オングストロー
ムの二酸化シリコンからなる層５４が内貼りされてお
り、かつドープされた多結晶シリコン５８が充填されて
いる。図３に示すように、トレンチ５２に充填されたド
ープされた多結晶シリコン５８とコンタクトするべくト
レンチ５２の中央部分の上に直接多結晶シリコン電極６
２が形成され、トレンチ５２が電気的に接続されてい
る。電極６２は絶縁層６３中に形成されている。従来か
らのソースとしての金属化層６４は深い本体領域４６と
コンタクトしている。
【００１９】フィールドリング４２、４４はフロートさ
れ、一番内側のトレンチ５２は、トレンチ５２内の電極
６２を介して活性トランジスタセルの図示されていない
ゲートコンタクトと電気的に接続されている。
れ、一番内側のトレンチ５２は、トレンチ５２内の電極
６２を介して活性トランジスタセルの図示されていない
ゲートコンタクトと電気的に接続されている。
【００２０】更に図に示されるように、トランジスタの
ＩＣチップの一番外側のエッジには、従来と同様の導電
ガードリング６６が形成されている。図３に於いては、
深い本体領域４６以外の活性トランジスタセルの部分は
図示されていない。しかしながらそれらは従来と同様の
形状となって、例えば上部から見た形状が正方形である
ようになっている。トレンチ５０、５２は、フィールド
リング４２、４４を近接して形成し、しかも活性セル領
域４６にも近接することを可能にする。よって、隣接し
た拡散領域が例えば製造条件のばらつきによって重なり
あうことをトレンチが防ぐこととなる。よって拡散領域
の間隔はトレンチの幅と同様に接近して形成されること
となる。
ＩＣチップの一番外側のエッジには、従来と同様の導電
ガードリング６６が形成されている。図３に於いては、
深い本体領域４６以外の活性トランジスタセルの部分は
図示されていない。しかしながらそれらは従来と同様の
形状となって、例えば上部から見た形状が正方形である
ようになっている。トレンチ５０、５２は、フィールド
リング４２、４４を近接して形成し、しかも活性セル領
域４６にも近接することを可能にする。よって、隣接し
た拡散領域が例えば製造条件のばらつきによって重なり
あうことをトレンチが防ぐこととなる。よって拡散領域
の間隔はトレンチの幅と同様に接近して形成されること
となる。
【００２１】図４ａ、図４ｂ、図４ｃは本発明による他
の実施例を示す図である
の実施例を示す図である
【００２２】図４ａに示される実施例は、深い本体領域
４６の左側の部分に更に形成された２個のドープ領域７
０、７２を除いて図３と同様の構造からなる。領域７
０、７２は各々、活性トランジスタセルのソース領域及
び本体領域である。よって、本構造には図３に示される
ようなダミーセルは存在しない。
４６の左側の部分に更に形成された２個のドープ領域７
０、７２を除いて図３と同様の構造からなる。領域７
０、７２は各々、活性トランジスタセルのソース領域及
び本体領域である。よって、本構造には図３に示される
ようなダミーセルは存在しない。
【００２３】図４ｂに示される実施例は、ブレイクダウ
ン電圧を更に高めるために図３に示す構造に更にフィー
ルドリング７６及びトレンチ７８を形成した構造からな
る。
ン電圧を更に高めるために図３に示す構造に更にフィー
ルドリング７６及びトレンチ７８を形成した構造からな
る。
【００２４】図４ｃには活性セルの深い本体領域４６か
らトレンチ５２によって分離されたフィールドリング４
４を表す他の実施例が示されている。フィールドリング
４４は、活性トランジスタセルの図示されない浅い本体
領域と同様にして形成された浅い本体領域８０を含んで
いる。フィールドリング４４は、ドープした多結晶シリ
コン部分８４及び金属部分８６を含むフィールドプレー
ト８２によって電気的にコンタクトされている。フィー
ルドリング４４に浅い本体領域８０を形成することによ
り、フィールドリングの接合の深さ及びドーピングに従
って、フィールドリングのブレイク電圧が高まる。
らトレンチ５２によって分離されたフィールドリング４
４を表す他の実施例が示されている。フィールドリング
４４は、活性トランジスタセルの図示されない浅い本体
領域と同様にして形成された浅い本体領域８０を含んで
いる。フィールドリング４４は、ドープした多結晶シリ
コン部分８４及び金属部分８６を含むフィールドプレー
ト８２によって電気的にコンタクトされている。フィー
ルドリング４４に浅い本体領域８０を形成することによ
り、フィールドリングの接合の深さ及びドーピングに従
って、フィールドリングのブレイク電圧が高まる。
【００２５】以上説明してきたように本発明によるトラ
ンジスタ構造は、基板の表面に形成されるトレンチの両
ゲートチャネル或いはゲートに対して用いることが可能
となる。トランジスタの活性部分の一番外側のセルは活
性となることもあり、また不活性（ダミー）となること
もある。一番内側のトレンチは、トランジスタの活性部
分のゲート電極と結合するべく上側に形成された第２の
多結晶シリコン或いは金属層によって活性トランジスタ
のゲート電極と電気的に接続する。
ンジスタ構造は、基板の表面に形成されるトレンチの両
ゲートチャネル或いはゲートに対して用いることが可能
となる。トランジスタの活性部分の一番外側のセルは活
性となることもあり、また不活性（ダミー）となること
もある。一番内側のトレンチは、トランジスタの活性部
分のゲート電極と結合するべく上側に形成された第２の
多結晶シリコン或いは金属層によって活性トランジスタ
のゲート電極と電気的に接続する。
【００２６】所望のブレイク電圧を得るためには、１個
以上のフィールドリングが必要となる。フィールドリン
グが１個のみである場合には、トランジスタの一番外側
の活性セルから１個のフィールドリングを隔てるため
に、トレンチが用いられる。半導体の基板材料の固有抵
抗にあってはフィールドリングの個数は平行平面につい
てのブレイクダウン電圧によってのみ制限される。トレ
ンチの寸法即ち深さ及び幅は、フィールドリングの接合
深さ及び横方向の広がり及び半導体基板材料の固有抵抗
によって変化する。
以上のフィールドリングが必要となる。フィールドリン
グが１個のみである場合には、トランジスタの一番外側
の活性セルから１個のフィールドリングを隔てるため
に、トレンチが用いられる。半導体の基板材料の固有抵
抗にあってはフィールドリングの個数は平行平面につい
てのブレイクダウン電圧によってのみ制限される。トレ
ンチの寸法即ち深さ及び幅は、フィールドリングの接合
深さ及び横方向の広がり及び半導体基板材料の固有抵抗
によって変化する。
【００２７】好都合なことに本発明によるトランジスタ
の構造及びその形成方法によれば、従来のフィールドプ
レートの形成及び高温処理過程に必要な厚いゲート酸化
層を形成するためのマスキング過程を省略することがで
き、かつトランジスタのブレイクダウン電圧の活性セル
トランジスタ部分のエッジブレイクダウン電圧以上のエ
ッジブレイクダウン電圧に耐え得ることができる。これ
らの特徴により、高いブレイクダウン電圧が必要であり
かつ高密度セルを実現するために浅い接合が必要な場合
には特に有益なものとなる。
の構造及びその形成方法によれば、従来のフィールドプ
レートの形成及び高温処理過程に必要な厚いゲート酸化
層を形成するためのマスキング過程を省略することがで
き、かつトランジスタのブレイクダウン電圧の活性セル
トランジスタ部分のエッジブレイクダウン電圧以上のエ
ッジブレイクダウン電圧に耐え得ることができる。これ
らの特徴により、高いブレイクダウン電圧が必要であり
かつ高密度セルを実現するために浅い接合が必要な場合
には特に有益なものとなる。
【００２８】本発明によるトレンチ構造を形成するため
の、マスキングを６回行う方法を以下に述べる。このマ
スキングを６回行う方法は、このトレンチ構造を形成す
るための唯一利用可能な製造方法であり、米国特許出願
第０７／９２８，９０９号明細書（１９９２年８月１２
日出願）に開示されている。
の、マスキングを６回行う方法を以下に述べる。このマ
スキングを６回行う方法は、このトレンチ構造を形成す
るための唯一利用可能な製造方法であり、米国特許出願
第０７／９２８，９０９号明細書（１９９２年８月１２
日出願）に開示されている。
【００２９】図５ａに於ては、Ｎ+イオンをドープした
基板（不図示）に形成されたＮ-イオンをドープしたエ
ピタキシャル層１００に対しての本発明によるＮチャネ
ルの製造方法が示されている。基板１００の主面には薄
い二酸化シリコン１０２からなる層が熱成長しており、
その上にはシリコン窒化物１０４からなるマスク層が形
成されている。シリコン窒化物からなるマスク層１０４
はパターニングされかつエッチングされている。さらに
ホウ素がマスク層１０４の上から事前に注入され、Ｐ+
イオンの深い本体領域１０６、１０８及びＰ+イオンの
フィールドリング１１０、１１２、１１４を形成するべ
くドライブインされる。後に続く図５ｂに示されるよう
に、活性トランジスタセルと上述のデバイスターミネー
ションとを共に形成するために、窒化マスク層を剥すこ
とによってシリコンからなる局部的な酸化層１１８を形
成する（図５ａから図７ｂに示される製造過程にあって
は、図３及び図４に示される製造過程とは異なり、デバ
イスターミネーション領域は図の右側であり、図の左側
にはトランジスタの中央活性セル部分が示されている。
また図５から図６に示される製造過程は概略的であり、
その構造を正確に表現するものではない）。
基板（不図示）に形成されたＮ-イオンをドープしたエ
ピタキシャル層１００に対しての本発明によるＮチャネ
ルの製造方法が示されている。基板１００の主面には薄
い二酸化シリコン１０２からなる層が熱成長しており、
その上にはシリコン窒化物１０４からなるマスク層が形
成されている。シリコン窒化物からなるマスク層１０４
はパターニングされかつエッチングされている。さらに
ホウ素がマスク層１０４の上から事前に注入され、Ｐ+
イオンの深い本体領域１０６、１０８及びＰ+イオンの
フィールドリング１１０、１１２、１１４を形成するべ
くドライブインされる。後に続く図５ｂに示されるよう
に、活性トランジスタセルと上述のデバイスターミネー
ションとを共に形成するために、窒化マスク層を剥すこ
とによってシリコンからなる局部的な酸化層１１８を形
成する（図５ａから図７ｂに示される製造過程にあって
は、図３及び図４に示される製造過程とは異なり、デバ
イスターミネーション領域は図の右側であり、図の左側
にはトランジスタの中央活性セル部分が示されている。
また図５から図６に示される製造過程は概略的であり、
その構造を正確に表現するものではない）。
【００３０】続いて図５ｃに示されるように、第２のＬ
ＴＯ（低い温度で形成された酸化層）マスク層をパター
ニングし、かつトレンチ１２０、１２２、１２４、１２
６を異方性反応イオンドライエッチングによって形成す
る。トレンチ１２０、１２２はゲート電極トレンチを形
成するためのものであり、トレンチ１２４、１２６はフ
ィールドリングを分離させるためものである。トレンチ
内壁の生け贄の酸化層が成長し剥されることによりトレ
ンチの内壁が平坦化され、続いてトレンチ１２０〜１２
６の内壁にゲート酸化層１３０が従来と同様に形成され
ることとなる。
ＴＯ（低い温度で形成された酸化層）マスク層をパター
ニングし、かつトレンチ１２０、１２２、１２４、１２
６を異方性反応イオンドライエッチングによって形成す
る。トレンチ１２０、１２２はゲート電極トレンチを形
成するためのものであり、トレンチ１２４、１２６はフ
ィールドリングを分離させるためものである。トレンチ
内壁の生け贄の酸化層が成長し剥されることによりトレ
ンチの内壁が平坦化され、続いてトレンチ１２０〜１２
６の内壁にゲート酸化層１３０が従来と同様に形成され
ることとなる。
【００３１】続いて図５ｄに示されるように、少なくと
も各トレンチの幅と同様の厚さをもつ多結晶シリコン１
３２からなる層がトレンチ内に形成することにより各ト
レンチの上部表面は平坦になる。この比較的厚い多結晶
シリコン層１３２は、図５ｄに示されるような構造を形
成するべくマスキング及び多結晶シリコンのエッチング
を行う前に、トレンチの上部表面を平坦化するべく部分
的にエッチングされしかもドープされる。上述の過程は
図６ａに示されるように、ドープ領域１３４、１３６、
１３８を形成するためにＰ-イオン本体領域の注入及び
拡散を行い、また図６ｂに示されるように、領域１４
０、１４２を形成するためのＮ+イオンソースの注入及
び拡散を行うことによって実現される。
も各トレンチの幅と同様の厚さをもつ多結晶シリコン１
３２からなる層がトレンチ内に形成することにより各ト
レンチの上部表面は平坦になる。この比較的厚い多結晶
シリコン層１３２は、図５ｄに示されるような構造を形
成するべくマスキング及び多結晶シリコンのエッチング
を行う前に、トレンチの上部表面を平坦化するべく部分
的にエッチングされしかもドープされる。上述の過程は
図６ａに示されるように、ドープ領域１３４、１３６、
１３８を形成するためにＰ-イオン本体領域の注入及び
拡散を行い、また図６ｂに示されるように、領域１４
０、１４２を形成するためのＮ+イオンソースの注入及
び拡散を行うことによって実現される。
【００３２】続いて図６ｃに示されるように、全構造を
覆うようにＢＰＳＧ層（ホウ素をドープしたリンを含む
酸化シリコン膜）１４６を形成する。続いて図６ｄに示
されるように、トランジスタ構造に電気的接合のための
開口部１５０、１５２、１５４、１５６を作り出すため
にＢＰＳＧ層１４６をマスクし、パターニングする。
覆うようにＢＰＳＧ層（ホウ素をドープしたリンを含む
酸化シリコン膜）１４６を形成する。続いて図６ｄに示
されるように、トランジスタ構造に電気的接合のための
開口部１５０、１５２、１５４、１５６を作り出すため
にＢＰＳＧ層１４６をマスクし、パターニングする。
【００３３】続いて図７ａに示されるように、全構造を
覆うべく金属層１６０（即ちアルミニウム）を形成し、
従来の金属マスクを用いてエッチングする。コンタクト
マスクによって前工程で作り出されたエッジターミネー
ションに於ける多結晶シリコン１３２ａもまた同様の過
程でエッチングする。続いて図７ｂに示されるように、
パッシベーション層１６２を形成し、ゲート及びソース
領域に対するボンディングパッド（不図示）をマスキン
グにより形成する。
覆うべく金属層１６０（即ちアルミニウム）を形成し、
従来の金属マスクを用いてエッチングする。コンタクト
マスクによって前工程で作り出されたエッジターミネー
ションに於ける多結晶シリコン１３２ａもまた同様の過
程でエッチングする。続いて図７ｂに示されるように、
パッシベーション層１６２を形成し、ゲート及びソース
領域に対するボンディングパッド（不図示）をマスキン
グにより形成する。
【００３４】以上述べてきた過程はＮチャネル縦型ＤＭ
ＯＳトランジスタデバイスを形成するための過程である
が、極性を逆転することによりＰチャネル縦型ＤＭＯＳ
トランジスタ構造をも形成可能である。
ＯＳトランジスタデバイスを形成するための過程である
が、極性を逆転することによりＰチャネル縦型ＤＭＯＳ
トランジスタ構造をも形成可能である。
【００３５】尚、これまでの説明は単なる例示にすぎ
ず、制限を意図するものではない。この説明及び請求項
の技術的視点から様々の変形、変更が可能なことは当業
者にとって明らかである。
ず、制限を意図するものではない。この説明及び請求項
の技術的視点から様々の変形、変更が可能なことは当業
者にとって明らかである。
【００３６】
【発明の効果】以上の説明により明らかなように、本発
明による縦型ＤＭＯＳトランジスタ構造によれば、２０
Ｖから１５０Ｖの範囲のブレイクダウン電圧で動作する
デバイスに対して、比較的製造コストをかけずブレイク
ダウン電圧にとって必要な特性を供給することが可能と
なる。また他の製造過程がより一層自己整合することに
なる。
明による縦型ＤＭＯＳトランジスタ構造によれば、２０
Ｖから１５０Ｖの範囲のブレイクダウン電圧で動作する
デバイスに対して、比較的製造コストをかけずブレイク
ダウン電圧にとって必要な特性を供給することが可能と
なる。また他の製造過程がより一層自己整合することに
なる。
【図１】従来技術によるフィールドプレートの断面を示
す図である。
す図である。
【図２】従来技術によるフィールドプレートの断面を示
す図である。
す図である。
【図３】本発明によるフィールドリング及びトレンチを
含むエッジターミネーションの実施例を示す断面図であ
る。
含むエッジターミネーションの実施例を示す断面図であ
る。
【図４】図４はａ部、ｂ部及びｃ部からなり、ａ部及び
ｂ部は、本発明によるフィールドリング及びトレンチを
含むエッジターミネーションの他の実施例を示す断面図
であり、ｃ部は更にフィールドプレートをも含む他の実
施例を示す断面図である。
ｂ部は、本発明によるフィールドリング及びトレンチを
含むエッジターミネーションの他の実施例を示す断面図
であり、ｃ部は更にフィールドプレートをも含む他の実
施例を示す断面図である。
【図５】図６及び図７と共に本発明による製造過程を示
す断面図である。
す断面図である。
【図６】図５及び図７と共に本発明による製造過程を示
す断面図である。
す断面図である。
【図７】図５及び図６と共に本発明による製造過程を示
す断面図である。
す断面図である。
１０ フィールドプレート １１ ドープした多結晶シリコン部分 １２ ＩＣチップのエッジ １４ ドープ領域のエッジ １６ ドープ領域 １７ 基板 ２０ 絶縁層 ２２ 金属コンタクト ３０ ドープ領域 ３２ フィールドリング ３４ 金属化層 ４０ エピタキシャル層 ４２、４４、７６ フィールドリング ４６ 深い本体領域 ４８ 基板の主面 ５０、５２、７８ トレンチ ５４ シリコン二酸化物 ５８ 多結晶シリコン ６０、６２ 電極 ６３ 絶縁層 ６４ 金属化層 ６６ 導電ガードリング ７０ ソース領域 ７２ 本体領域 ８０ 本体領域 ８２ フィールドプレート ８４ 多結晶シリコン部分 ８６ 金属部分 １００ 基板 １０２ 二酸化シリコン １０４ シリコン窒化物 １０６、１０８ Ｐ+イオンの深い本体領域 １１０、１１２、１１４ Ｐ+イオンのフィールドリン
グ １１８ 酸化層 １２０、１２２、１２４、１２６ トレンチ １３０ ゲート酸化層 １３２ 多結晶シリコン層 １３４、１３６、１３８ ドープ領域 １４０、１４２ ドープ領域 １４６ ＢＰＳＧ層 １５０、１５２、１５４、１５６ 開口部 １６０ 金属層 １６２ パッシベーション層
グ １１８ 酸化層 １２０、１２２、１２４、１２６ トレンチ １３０ ゲート酸化層 １３２ 多結晶シリコン層 １３４、１３６、１３８ ドープ領域 １４０、１４２ ドープ領域 １４６ ＢＰＳＧ層 １５０、１５２、１５４、１５６ 開口部 １６０ 金属層 １６２ パッシベーション層
Claims (12)
- 【請求項１】 基板に形成された少なくとも２個のド
ープ領域と１個のゲート電極とを備える少なくとも１個
のトランジスタを有する高電圧トランジスタ構造であっ
て、 前記基板に形成された第１のフィールドリングと当該第
１のフィールドリングから間隔をおいて当該第１のフィ
ールドリングと共に前記トランジスタを側方から取り囲
むべく前記基板に形成された第２のフィールドリングと
を少なくとも有し、 前記第１のフィールドリングと前記第２のフィールドリ
ングとの間にあって前記トランジスタを側方から取り囲
むべく前記基板に形成された第１の絶縁されたトレンチ
を有することを特徴とする高電圧トランジスタ構造。 - 【請求項２】 絶縁層が前記トレンチの側面に形成さ
れ、更に当該トレンチに導電材料が充填されていること
を特徴とする請求項１に記載の高電圧トランジスタ構
造。 - 【請求項３】 前記第１及び第２のフィールドリング
が前記トレンチよりも深く前記基板内に突入しているこ
とを特徴とする請求項１に記載の高電圧トランジスタ構
造。 - 【請求項４】 前記第１及び第２のフィールドリング
を側方から取り囲むべく導電ガードリングが前記基板の
上面に設けられていることを特徴とする請求項１に記載
の高電圧トランジスタ構造。 - 【請求項５】 前記第１及び第２のフィールドリング
がいづれもドープ領域からなることを特徴とする請求項
１に記載の高電圧トランジスタ構造。 - 【請求項６】 前記トランジスタが電界効果トランジ
スタでありかつ深い本体領域を有し、前記トランジスタ
のゲート電極がゲートトレンチ内に形成され、 前記フィールドリング及び前記深い本体領域が同一の深
さ及びドーピングレベルを有し、前記絶縁されたトレン
チ及び前記ゲートトレンチが同一の深さ及び幅を有する
ことを特徴とする請求項１に記載の高電圧トランジスタ
構造。 - 【請求項７】 前記第１及び第２のフィールドリング
を側方から取り囲むべく前記基板に形成された第３のフ
ィールドリングと、 当該第３のフィールドリングと前記第２のフィールドリ
ングとの間の前記基板に形成された第２の絶縁されたト
レンチとを更に有することを特徴とする請求項１に記載
の高電圧トランジスタ構造。 - 【請求項８】 前記ゲート電極に電気的に接続された
導電材料が前記第１の絶縁されたトレンチに充填されて
いることを特徴とする請求項７に記載の高電圧トランジ
スタ構造。 - 【請求項９】 基板に形成された少なくとも２個のド
ープ領域を備える少なくとも１個の活性トランジスタを
有する高電圧トランジスタ構造であって、 前記活性トランジスタを側方から取り囲むべく前記基板
に形成された少なくとも１個の環状のフィールドリング
と、 前記フィールドリングと前記活性トランジスタとの間に
あって前記活性トランジスタを側方から取り囲むべく前
記基板に形成された環状の絶縁されたトレンチとを有す
ることを特徴とする高電圧トランジスタ構造。 - 【請求項１０】 前記フィールドリングが異なる深さ
で前記基板内に突入する２個の部分からなり、前記フィ
ールドリングを有する前記基板の部分の上面に設けられ
たフィールドプレートを更に有することを特徴とする請
求項９に記載の高電圧トランジスタ構造。 - 【請求項１１】 基板に１個のトランジスタを含む高
電圧トランジスタ構造を形成するための方法であって、 前記トランジスタを側方から取り囲むべく第１のドープ
した環状の領域を前記基板に形成する過程と、 前記第１のドープ領域を側方から取り囲むべく同領域に
対して間隔をおいて第２のドープした環状の領域を前記
基板に形成する過程と、 前記トランジスタを側方から取り囲み前記第１及び第２
のフィールドリングとの間に位置するべく前記基板にト
レンチを形成する過程と、 前記トレンチに絶縁体を形成する過程とを有することを
特徴とする高電圧トランジスタ構造の形成方法。 - 【請求項１２】 前記トランジスタが電界効果トラン
ジスタからなり、かつ深い本体領域及びゲートトレンチ
内のゲート電極を形成し、 前記第１及び第２のドープした環状の領域及び深い本体
領域を同時に形成し、 前記ゲートトレンチを前記トレンチと同時に形成するこ
とを特徴とする請求項１１に記載の高電圧トランジスタ
構造の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/918,996 US5430324A (en) | 1992-07-23 | 1992-07-23 | High voltage transistor having edge termination utilizing trench technology |
| US07/918,996 | 1992-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204483A true JPH06204483A (ja) | 1994-07-22 |
| JP3387564B2 JP3387564B2 (ja) | 2003-03-17 |
Family
ID=25441315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20259793A Expired - Lifetime JP3387564B2 (ja) | 1992-07-23 | 1993-07-23 | 高電圧トランジスタ構造及びその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5430324A (ja) |
| EP (1) | EP0580213A1 (ja) |
| JP (1) | JP3387564B2 (ja) |
| KR (1) | KR0185677B1 (ja) |
| DE (1) | DE580213T1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507882A (ja) * | 2000-06-16 | 2004-03-11 | ゼネラル セミコンダクター，インク． | ゲート酸化層の完全性を向上させた半導体トレンチデバイス |
| JP2005322949A (ja) * | 2005-08-05 | 2005-11-17 | Renesas Technology Corp | 半導体装置 |
| JP2013183143A (ja) * | 2012-03-05 | 2013-09-12 | Toyota Motor Corp | 半導体装置を製造する方法、及び、半導体装置 |
| JP2015213173A (ja) * | 2014-05-02 | 2015-11-26 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | フィールド・リング・エッジ終端構造および相異なるフィールド・リング間に配置された分離トレンチを有する半導体デバイス |
| CN111129108A (zh) * | 2019-11-20 | 2020-05-08 | 深圳深爱半导体股份有限公司 | 晶体管终端结构及其制造方法 |
Families Citing this family (108)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0698919B1 (en) * | 1994-08-15 | 2002-01-16 | Siliconix Incorporated | Trenched DMOS transistor fabrication using seven masks |
| US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
| US5940721A (en) * | 1995-10-11 | 1999-08-17 | International Rectifier Corporation | Termination structure for semiconductor devices and process for manufacture thereof |
| US5949124A (en) * | 1995-10-31 | 1999-09-07 | Motorola, Inc. | Edge termination structure |
| US5736418A (en) * | 1996-06-07 | 1998-04-07 | Lsi Logic Corporation | Method for fabricating a field effect transistor using microtrenches to control hot electron effects |
| GB2314206A (en) * | 1996-06-13 | 1997-12-17 | Plessey Semiconductors Ltd | Preventing voltage breakdown in semiconductor devices |
| KR100243658B1 (ko) * | 1996-12-06 | 2000-02-01 | 정선종 | 기판 변환기술을 이용한 인덕터 소자 및 그 제조 방법 |
| US5913122A (en) * | 1997-01-27 | 1999-06-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions |
| US5883416A (en) * | 1997-01-31 | 1999-03-16 | Megamos Corporation | Gate-contact structure to prevent contact metal penetration through gate layer without affecting breakdown voltage |
| KR100244271B1 (ko) * | 1997-05-06 | 2000-02-01 | 김영환 | 반도체소자 구조 및 제조방법 |
| US6103635A (en) * | 1997-10-28 | 2000-08-15 | Fairchild Semiconductor Corp. | Trench forming process and integrated circuit device including a trench |
| US6429481B1 (en) * | 1997-11-14 | 2002-08-06 | Fairchild Semiconductor Corporation | Field effect transistor and method of its manufacture |
| KR100253406B1 (ko) | 1998-01-20 | 2000-04-15 | 김영환 | 반도체 파워 집적회로에서의 소자격리구조 및 그 방법 |
| US20010041461A1 (en) | 1998-10-06 | 2001-11-15 | Rodney S. Ridley | Process for forming high voltage junction termination extension oxide |
| FR2784801B1 (fr) | 1998-10-19 | 2000-12-22 | St Microelectronics Sa | Composant de puissance portant des interconnexions |
| FR2785090B1 (fr) * | 1998-10-23 | 2001-01-19 | St Microelectronics Sa | Composant de puissance portant des interconnexions |
| WO2000041246A1 (de) * | 1999-01-07 | 2000-07-13 | Infineon Technologies Ag | Halbleiteranordnung mit gräben zur trennung von dotierten gebieten |
| US6521947B1 (en) * | 1999-01-28 | 2003-02-18 | International Business Machines Corporation | Method of integrating substrate contact on SOI wafers with STI process |
| US6352944B1 (en) | 1999-02-10 | 2002-03-05 | Micron Technology, Inc. | Method of depositing an aluminum nitride comprising layer over a semiconductor substrate |
| US6204097B1 (en) * | 1999-03-01 | 2001-03-20 | Semiconductor Components Industries, Llc | Semiconductor device and method of manufacture |
| US6140193A (en) * | 1999-05-12 | 2000-10-31 | United Microelectronics Corp. | Method for forming a high-voltage semiconductor device with trench structure |
| DE19935442C1 (de) | 1999-07-28 | 2000-12-21 | Siemens Ag | Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors |
| WO2001020684A1 (en) * | 1999-09-14 | 2001-03-22 | General Semiconductor, Inc. | Trench dmos transistor having improved trench structure |
| US6461918B1 (en) * | 1999-12-20 | 2002-10-08 | Fairchild Semiconductor Corporation | Power MOS device with improved gate charge performance |
| US6555895B1 (en) | 2000-07-17 | 2003-04-29 | General Semiconductor, Inc. | Devices and methods for addressing optical edge effects in connection with etched trenches |
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6696726B1 (en) * | 2000-08-16 | 2004-02-24 | Fairchild Semiconductor Corporation | Vertical MOSFET with ultra-low resistance and low gate charge |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6677641B2 (en) | 2001-10-17 | 2004-01-13 | Fairchild Semiconductor Corporation | Semiconductor structure with improved smaller forward voltage loss and higher blocking capability |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US7345342B2 (en) | 2001-01-30 | 2008-03-18 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US6818513B2 (en) * | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US7132712B2 (en) | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
| FI120310B (fi) * | 2001-02-13 | 2009-09-15 | Valtion Teknillinen | Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä |
| GB0103715D0 (en) * | 2001-02-15 | 2001-04-04 | Koninkl Philips Electronics Nv | Semicondutor devices and their peripheral termination |
| GB0113143D0 (en) * | 2001-05-29 | 2001-07-25 | Koninl Philips Electronics Nv | Manufacture of trench-gate semiconductor devices |
| US6683363B2 (en) | 2001-07-03 | 2004-01-27 | Fairchild Semiconductor Corporation | Trench structure for semiconductor devices |
| GB0122120D0 (en) * | 2001-09-13 | 2001-10-31 | Koninkl Philips Electronics Nv | Edge termination in MOS transistors |
| US7061066B2 (en) | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
| KR100859701B1 (ko) | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| US6781196B2 (en) | 2002-03-11 | 2004-08-24 | General Semiconductor, Inc. | Trench DMOS transistor having improved trench structure |
| US6818947B2 (en) | 2002-09-19 | 2004-11-16 | Fairchild Semiconductor Corporation | Buried gate-field termination structure |
| US6825510B2 (en) | 2002-09-19 | 2004-11-30 | Fairchild Semiconductor Corporation | Termination structure incorporating insulator in a trench |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US7033891B2 (en) | 2002-10-03 | 2006-04-25 | Fairchild Semiconductor Corporation | Trench gate laterally diffused MOSFET devices and methods for making such devices |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| JP4860102B2 (ja) * | 2003-06-26 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| JP4903055B2 (ja) * | 2003-12-30 | 2012-03-21 | フェアチャイルド・セミコンダクター・コーポレーション | パワー半導体デバイスおよびその製造方法 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US20050199918A1 (en) * | 2004-03-15 | 2005-09-15 | Daniel Calafut | Optimized trench power MOSFET with integrated schottky diode |
| DE102004012884B4 (de) * | 2004-03-16 | 2011-07-21 | IXYS Semiconductor GmbH, 68623 | Leistungs-Halbleiterbauelement in Planartechnik |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| US7265415B2 (en) | 2004-10-08 | 2007-09-04 | Fairchild Semiconductor Corporation | MOS-gated transistor with reduced miller capacitance |
| WO2006108011A2 (en) | 2005-04-06 | 2006-10-12 | Fairchild Semiconductor Corporation | Trenched-gate field effect transistors and methods of forming the same |
| DE102005023026B4 (de) * | 2005-05-13 | 2016-06-16 | Infineon Technologies Ag | Leistungshalbleiterbauelement mit Plattenkondensator-Struktur |
| JP2008546216A (ja) | 2005-06-10 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | 電荷平衡電界効果トランジスタ |
| US7598576B2 (en) * | 2005-06-29 | 2009-10-06 | Cree, Inc. | Environmentally robust passivation structures for high-voltage silicon carbide semiconductor devices |
| US7525122B2 (en) * | 2005-06-29 | 2009-04-28 | Cree, Inc. | Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides |
| US7855401B2 (en) * | 2005-06-29 | 2010-12-21 | Cree, Inc. | Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides |
| US8461648B2 (en) | 2005-07-27 | 2013-06-11 | Infineon Technologies Austria Ag | Semiconductor component with a drift region and a drift control region |
| US8110868B2 (en) | 2005-07-27 | 2012-02-07 | Infineon Technologies Austria Ag | Power semiconductor component with a low on-state resistance |
| US7385248B2 (en) | 2005-08-09 | 2008-06-10 | Fairchild Semiconductor Corporation | Shielded gate field effect transistor with improved inter-poly dielectric |
| JP5225549B2 (ja) | 2006-03-15 | 2013-07-03 | 日本碍子株式会社 | 半導体素子 |
| US7446374B2 (en) * | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| US7800185B2 (en) * | 2007-01-28 | 2010-09-21 | Force-Mos Technology Corp. | Closed trench MOSFET with floating trench rings as termination |
| US9024378B2 (en) * | 2013-02-09 | 2015-05-05 | Alpha And Omega Semiconductor Incorporated | Device structure and manufacturing method using HDP deposited source-body implant block |
| CN101868856B (zh) | 2007-09-21 | 2014-03-12 | 飞兆半导体公司 | 用于功率器件的超结结构及制造方法 |
| US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8105911B2 (en) * | 2008-09-30 | 2012-01-31 | Northrop Grumman Systems Corporation | Bipolar junction transistor guard ring structures and method of fabricating thereof |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8304829B2 (en) | 2008-12-08 | 2012-11-06 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8227855B2 (en) * | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
| US8148749B2 (en) | 2009-02-19 | 2012-04-03 | Fairchild Semiconductor Corporation | Trench-shielded semiconductor device |
| US8049276B2 (en) | 2009-06-12 | 2011-11-01 | Fairchild Semiconductor Corporation | Reduced process sensitivity of electrode-semiconductor rectifiers |
| US7800170B1 (en) | 2009-07-31 | 2010-09-21 | Alpha & Omega Semiconductor, Inc. | Power MOSFET device with tungsten spacer in contact hole and method |
| US8698232B2 (en) * | 2010-01-04 | 2014-04-15 | International Rectifier Corporation | Semiconductor device including a voltage controlled termination structure and method for fabricating same |
| US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| DE102010035296B4 (de) | 2010-08-25 | 2012-10-31 | X-Fab Semiconductor Foundries Ag | Randabschlussstruktur für Transistoren mit hohen Durchbruchspannungen |
| TWI453831B (zh) | 2010-09-09 | 2014-09-21 | 台灣捷康綜合有限公司 | 半導體封裝結構及其製造方法 |
| TWI455287B (zh) | 2010-11-04 | 2014-10-01 | Sinopower Semiconductor Inc | 功率半導體元件之終端結構及其製作方法 |
| US8487371B2 (en) | 2011-03-29 | 2013-07-16 | Fairchild Semiconductor Corporation | Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| DE102011115603B4 (de) | 2011-09-27 | 2017-08-17 | X-Fab Semiconductor Foundries Ag | Entwurfsregeln für ein Layout von MOS-Transistoren mit unterschiedlichen Durchbruchspannungen in einer integrierten Schaltung |
| US8872278B2 (en) | 2011-10-25 | 2014-10-28 | Fairchild Semiconductor Corporation | Integrated gate runner and field implant termination for trench devices |
| US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| US9812338B2 (en) | 2013-03-14 | 2017-11-07 | Cree, Inc. | Encapsulation of advanced devices using novel PECVD and ALD schemes |
| US9991399B2 (en) | 2012-10-04 | 2018-06-05 | Cree, Inc. | Passivation structure for semiconductor devices |
| US8994073B2 (en) | 2012-10-04 | 2015-03-31 | Cree, Inc. | Hydrogen mitigation schemes in the passivation of advanced devices |
| US9966330B2 (en) | 2013-03-14 | 2018-05-08 | Vishay-Siliconix | Stack die package |
| US9589929B2 (en) | 2013-03-14 | 2017-03-07 | Vishay-Siliconix | Method for fabricating stack die package |
| CN104779282B (zh) * | 2014-01-10 | 2018-01-09 | 帅群微电子股份有限公司 | 沟槽式功率金属氧化物半导体场效晶体管与其制造方法 |
| CN104779288B (zh) * | 2014-01-13 | 2019-05-31 | 北大方正集团有限公司 | 一种vdmos器件及其制造方法 |
| US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US20160020279A1 (en) | 2014-07-18 | 2016-01-21 | International Rectifier Corporation | Edge Termination Using Guard Rings Between Recessed Field Oxide Regions |
| KR102098996B1 (ko) | 2014-08-19 | 2020-04-08 | 비쉐이-실리코닉스 | 초접합 금속 산화물 반도체 전계 효과 트랜지스터 |
| CN113793807B (zh) * | 2021-11-18 | 2022-02-11 | 南京华瑞微集成电路有限公司 | 一种集成源漏电容的超结mos器件及其制作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242634B2 (ja) * | 1973-09-03 | 1977-10-25 | ||
| JPS5631898B2 (ja) * | 1974-01-11 | 1981-07-24 | ||
| JPS61137368A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体装置 |
| JPS63263769A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | 半導体装置 |
| US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| JPH03155167A (ja) * | 1989-11-13 | 1991-07-03 | Sanyo Electric Co Ltd | 縦型ｍｏｓｆｅｔ |
| US5233215A (en) * | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
| US5316959A (en) * | 1992-08-12 | 1994-05-31 | Siliconix, Incorporated | Trenched DMOS transistor fabrication using six masks |
-
1992
- 1992-07-23 US US07/918,996 patent/US5430324A/en not_active Expired - Lifetime
-
1993
- 1993-07-07 DE DE0580213T patent/DE580213T1/de active Pending
- 1993-07-07 EP EP93201988A patent/EP0580213A1/en not_active Withdrawn
- 1993-07-20 KR KR1019930013624A patent/KR0185677B1/ko not_active IP Right Cessation
- 1993-07-23 JP JP20259793A patent/JP3387564B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-18 US US08/444,336 patent/US5605852A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507882A (ja) * | 2000-06-16 | 2004-03-11 | ゼネラル セミコンダクター，インク． | ゲート酸化層の完全性を向上させた半導体トレンチデバイス |
| JP2005322949A (ja) * | 2005-08-05 | 2005-11-17 | Renesas Technology Corp | 半導体装置 |
| JP2013183143A (ja) * | 2012-03-05 | 2013-09-12 | Toyota Motor Corp | 半導体装置を製造する方法、及び、半導体装置 |
| JP2015213173A (ja) * | 2014-05-02 | 2015-11-26 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | フィールド・リング・エッジ終端構造および相異なるフィールド・リング間に配置された分離トレンチを有する半導体デバイス |
| CN111129108A (zh) * | 2019-11-20 | 2020-05-08 | 深圳深爱半导体股份有限公司 | 晶体管终端结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0185677B1 (ko) | 1999-03-20 |
| EP0580213A1 (en) | 1994-01-26 |
| US5605852A (en) | 1997-02-25 |
| DE580213T1 (de) | 1994-12-08 |
| US5430324A (en) | 1995-07-04 |
| KR940003071A (ko) | 1994-02-19 |
| JP3387564B2 (ja) | 2003-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3387564B2 (ja) | 高電圧トランジスタ構造及びその形成方法 | |
| US5877528A (en) | Structure to provide effective channel-stop in termination areas for trenched power transistors | |
| US6927452B2 (en) | Semiconductor device having dual isolation structure and method of fabricating the same | |
| US7696571B2 (en) | Method of manufacturing a trench transistor having a heavy body region | |
| US6236099B1 (en) | Trench MOS device and process for radhard device | |
| US6706615B2 (en) | Method of manufacturing a transistor | |
| KR100415490B1 (ko) | 파워 모스 소자 및 그 제조 방법 | |
| JPH08264787A (ja) | パワーｍｏｓｆｅｔのエッジターミネーション方法および構造 | |
| JP2000252468A (ja) | 埋め込みゲートを有するｍｏｓゲート装置およびその製造方法 | |
| US20010020720A1 (en) | Field-effect semiconductor devices | |
| KR20000023520A (ko) | 내부의 링형 게이트를 구비한 버티컬 전계 효과트랜지스터 및 그 제조 방법 | |
| US4914051A (en) | Method for making a vertical power DMOS transistor with small signal bipolar transistors | |
| JPH0817233B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US6815794B2 (en) | Semiconductor devices with multiple isolation structure and methods for fabricating the same | |
| KR100272051B1 (ko) | 접점윈도우를통해베이스주입한p-채널mos게이트소자제조공정 | |
| US6232155B1 (en) | Methods of fabricating semiconductor-on-insulator devices including alternating thin and thick film semiconductor regions on an insulating layer | |
| JP2003243655A (ja) | 絶縁ゲート型トランジスタ及びその製造方法 | |
| KR20050030538A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2003526949A (ja) | トレンチゲート半導体装置 | |
| JP3646343B2 (ja) | 半導体装置の製造方法 | |
| JPH06151728A (ja) | 半導体集積回路装置 | |
| JPH06105712B2 (ja) | 高耐圧バイポ−ラ型半導体集積装置およびその製造方法 | |
| JP2000164692A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120110 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130110 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |