CN113793807B - 一种集成源漏电容的超结mos器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种集成源漏电容的超结MOS器件及其制作方法。本发明通过在外延层内设置两组第二沟槽，并在第二沟槽内依次设置电容层间介质层和电容多晶硅电极，在器件制作完成后，该结构形成两个并联在源极与漏极之间的源漏电容，可通过调节第二沟槽的深度、电容层间介质层的厚度和第二沟槽的宽度与相邻的两个第二沟槽之间的间距的比值来调节两个源漏电容的容值大小，使得集成的两个电容的容值大小不等，能够在不增加其他寄生电容的前提下，增加Cds来减小Vds电压变化率，从而改善器件的EMI，同时能显著过滤高频谐振信号，进一步改善EMI。

Description

一种集成源漏电容的超结MOS器件及其制作方法
技术领域
本发明涉及半导体技术领域，具体涉及一种集成源漏电容的超结MOS器件及其制作方法。
背景技术
作为开关器件，功率MOS器件会在导通和关断的瞬间会产生较大的电压变化率dv/dt和电流变化率di/dt，引起开关波形出现尖峰电压和电流振荡，产生的电磁干扰和辐射影响周围电路的正常工作；另外，在振荡过程中会存在高低不同频率的次谐振荡波，这就需要外接电路中增加不同电容值的电容进行过滤保护；一般设计通过增加米勒电容和栅阻改善EMI，但会同步增加温升以及开关损耗。
发明内容
本发明的目的是针对现有技术存在的不足，提供一种集成源漏电容的超结MOS器件及其制作方法。
为实现上述目的，在第一方面，本发明提供了一种集成源漏电容的超结MOS器件的制作方法，包括：
提供第一导电类型的衬底，在所述衬底的上侧制作外延层；
在外延层上制作多个呈间隔设置的隔离区，所述隔离区设置在有源区的外侧区域；
在外延层上侧长场氧层，将有源区的内侧区域的场氧层刻蚀掉，并在所述场氧层上刻蚀形成若干组开口，每组开口设置在相邻的两个隔离区之间；
在所述外延层上侧长氧化层，并对氧化层下侧的外延层进行JFET注入和推阱操作；
在外延层上刻蚀形成若干第一沟槽，并对所述第一沟槽回填第二导电类型的单晶硅，以制作形成超结MOS器件的P/N结构；
在每一开口下侧的外延层上刻蚀形成第二沟槽；
在所述第二沟槽内制作形成电容层间介质层，然后在所述电容层间介质层的内上侧制作形成电容多晶硅电极；
在所述第一沟槽的上端及其四周的外延层上制作形成第二导电类型的体区；
在所述外延层上侧长栅氧化层，并在所述栅氧化层的上侧沉积多晶硅，并对所述多晶硅进行掺杂，然后将第一沟槽上侧的多晶硅和栅氧化层刻蚀掉；
在所述体区内制作第一导电类型的源区；
沉积介质层，并在所述介质层上刻蚀形成连接孔，所述连接孔包括源区连接孔和电容连接孔，所述源区连接孔设置在体区及源区的上侧，所述电容连接孔设置在电容多晶硅电极的上侧；
在所述连接孔内及介质层的上侧溅射金属层，然后对金属层进行刻蚀。
进一步的，所述隔离区包括3个，所述开口包括两组，以制作形成两个源漏电容，通过调节第二沟槽的深度或电容层间介质层的厚度来调节两个源漏电容的容值大小，以使两个源漏电容的容值大小不同。
进一步的，每组开口包括呈间隔设置的多个，以刻蚀形成多个呈间隔设置的第二沟槽，通过调节第二沟槽的宽度与相邻的两个第二沟槽之间的间距的比值来调节两个源漏电容的容值大小。
进一步的，所述第一导电类型为N型，所述第二导电类型为P型，所述JFET注入的元素为磷，注入能量为60Kev-80Kev，注入剂量为1E12-3E12。
进一步的，所述隔离区的制作方式如下：
在所述外延层的上侧长氧化层，在所述氧化层的上侧涂胶，并对胶光刻出开口，通过所述开口对外延层执行杂质注入和退火操作，杂质注入的元素为硼，注入能量为80-140KeV，注入剂量为1-3E13；退火温度为1100-1200℃，退火时间为300-500分钟。
进一步的，所述体区的制作方式如下：
向第一沟槽的上端及其四周的外延层内注入硼元素，注入能量为100Kev-140Kev，注入剂量为4E13-6E13；然后进行BODY退火，退火温度为1100℃，退火时间为30-180分钟。
进一步的，在刻蚀形成第一沟槽和第二沟槽后，分别在第一沟槽和第二沟槽内长牺牲氧化层，然后再将牺牲氧化层去除。
在第二方面，本发明提供了一种集成源漏电容的超结MOS器件，包括第一导电类型的衬底和设置在所述衬底上侧的外延层，所述外延层内设有多个呈间隔设置的隔离区和若干第一沟槽，所述隔离区设置在有源区的外侧区域，所述有源区外侧区域的外延层的上侧设有场氧层，且其上侧刻蚀形成有若干组第二沟槽，每组第二沟槽设置在相邻的两个隔离区之间，所述第二沟槽内制作形成有电容多晶硅电极，所述电容多晶硅电极与第二沟槽的内壁之间设有电容层间介质层，所述第一沟槽内回填有第二导电类型的单晶硅，所述外延层的上侧经JFET注入和推阱操作形成JFET区，所述第一沟槽的上端及其四周的外延层上制作形成第二导电类型的体区，所述体区内设有第一导电类型的源区，所述外延层的上侧长有栅氧化层，所述栅氧化层的上侧设有掺杂的多晶硅，所述多晶硅、源区、体区和场氧层的上侧沉积有介质层，所述介质层上刻蚀形成有源区连接孔和电容连接孔，所述源区连接孔设置在体区及源区的上侧，所述电容连接孔设置在电容多晶硅电极的上侧，所述源区连接孔、电容连接孔及介质层的上侧溅射有金属层，所述金属层经刻蚀形成源区电极、电容电极和栅区电极。
进一步的，所述隔离区包括3个，所述第二沟槽包括两组，以制作形成两个源漏电容，通过调节第二沟槽的深度或电容层间介质层的厚度来调节两个源漏电容的容值大小，以使两个源漏电容的容值大小不同。
进一步的，每组开口包括呈间隔设置的多个，以刻蚀形成多个呈间隔设置的第二沟槽，通过调节第二沟槽的宽度与相邻的两个第二沟槽之间的间距的比值来调节两个源漏电容的容值大小。
有益效果：本发明通过在外延层内设置两组第二沟槽，并在第二沟槽内依次设置电容层间介质层和电容多晶硅电极，在器件制作完成后，该结构形成两个并联在源极与漏极之间的源漏电容，可通过调节第二沟槽的深度、电容层间介质层的厚度和第二沟槽的宽度与相邻的两个第二沟槽之间的间距的比值来调节两个源漏电容的容值大小，使得集成的两个电容的容值大小不等，能够在不增加其他寄生电容的前提下，增加Cds来减小Vds电压变化率，从而改善器件的EMI，同时能显著过滤高频谐振信号，进一步改善EMI。
附图说明
图1是在衬底上侧制作出外延层后的结构示意图；
图2是在外延层上制作出隔离区后的结构示意图；
图3是在场氧层上设置出开口后的结构示意图；
图4是在外延层上制作出JFET区后的结构示意图；
图5是向第一沟槽回填后的结构示意图；
图6是刻蚀出第二沟槽后的结构示意图；
图7是在第二沟槽内制作电容多晶硅电极后的；
图8是制作出体区后的结构示意图；
图9是刻蚀多晶硅和栅氧化层后的结构示意图；
图10是在体区内制作源区后的结构示意图；
图11是在介质层上刻蚀出连接孔的结构示意图；
图12是对金属层刻蚀后的结构示意图；
图13是在衬底的下侧设置背金层后的结构示意图；
图14是源漏电容的容值与电容层间介质层的厚度变化关系的仿真图；
图15是源漏电容的容值与第二沟槽的深度变化关系的仿真图；
图16是源漏电容的容值大小和L2与L3的比值之间的变化关系仿真图。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，本实施例在以本发明技术方案为前提下进行实施，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围。
如图1至13所示，本发明实施例提供了一种集成源漏电容的超结MOS器件的制作方法，包括：
如图1所示，提供第一导电类型的衬底1，在衬底1的上侧制作外延层2。
如图2所示，在外延层2上制作多个呈间隔设置的隔离区3，隔离区3设置在有源区的外侧区域。具体的，隔离区3的制作方式如下：在外延层2的上侧长氧化层，该氧化层的厚度优选为300埃-500埃，用作杂质注入掩蔽层。在氧化层的上侧涂胶，并对胶光刻出注入口，通过注入口对外延层执行杂质注入和退火操作。以第一导电类型为N型，第二导电类型为P型为例进一步阐述，杂质注入的元素为硼，注入能量为80-140KeV，注入剂量为1-3E13；退火温度为1100-1200℃，退火时间为300-500分钟。需要说明的是，由于未对终端区进行改进，所以图中示意及上述描述均是针对于有源区进行的。在实际操作时，在对胶光刻出用于制作上述隔离区的注入口的同时，也打开了终端区的Ring区的注入口，Ring区的注入和退火操作可以与隔离区的制作同步进行。
如图3所示，在外延层2上侧长场氧层4，通过光刻和刻蚀工艺将有源区的内侧区域的场氧层4刻蚀掉，并在场氧层4上刻蚀形成若干组开口5，每组开口5设置在相邻的两个隔离区3之间。场氧层4的厚度可以是1-2um。
如图4所示，在外延层2上侧长氧化层，并对氧化层侧的外延层2进行JFET注入和推阱操作。JFET注入的元素优选为磷，注入能量优选为60Kev-80Kev，注入剂量优选为1E12-3E12。经过JFET注入和推阱操作即可在外延层2的上侧部分形成JFET区6。
如图5所示，在外延层2上刻蚀形成若干第一沟槽7，并对第一沟槽7回填第二导电类型的单晶硅（EPI回填），以制作形成超结MOS器件的P/N结构。在刻蚀形成第一沟槽7后，还可以在第一沟槽7内长牺牲氧化层，然后再将牺牲氧化层去除，进而可以去除第一沟槽7内表面的缺陷或颗粒等。
如图6所示，在每一开口5下侧的外延层2上刻蚀形成第二沟槽8。在刻蚀形成第二沟槽8后，还可以在第二沟槽8内长牺牲氧化层，然后再将牺牲氧化层去除，进而可以去除第二沟槽8内表面的缺陷或颗粒等。
如图7所示，在第二沟槽8内制作形成电容层间介质层9，然后在电容层间介质层9的内上侧制作形成电容多晶硅电极10。电容层间介质层9为通过氧化生长的一层氧化层，电容多晶硅电极10优选通过填充原位掺杂磷元素的多晶硅制作形成，可使电容多晶硅电极10的导电较优。
如图8所示，在第一沟槽7的上端及其四周的外延层2上制作形成第二导电类型的体区11。具体的，体区11的制作方式如下：向第一沟槽7的上端及其四周的外延层2内注入硼元素，注入能量为100Kev-140Kev，注入剂量为4E13-6E13；然后进行BODY退火，退火温度为1100℃，退火时间为30-180分钟。在注入硼元素前，需在有源区内进行涂胶和选择性曝光后等操作，以形成体区11的注入口。
如图9所示，在外延层2上侧长栅氧化层12，并在栅氧化层12的上侧沉积多晶硅13，并对多晶硅13进行掺杂，多晶硅13一般通过注入或者原位掺杂方式掺磷元素，然后将第一沟槽7上侧的多晶硅13和栅氧化层12刻蚀掉。栅氧化层12的厚度一般为500-1500埃，沉积的多晶硅13的厚度为6000-8000埃。
如图10所示，在体区11内制作第一导电类型的源区14。具体的，先进行涂胶，然后依次进行NP光刻、NP注入、NP推进等操作，形成MOS管源区。NP注入的剂量为5E15-1E16，NP注入的能量为60Kev-120Kev，注入元素优选为砷。NP推阱温度优选为950℃，推阱时间为30分钟。
如图11所示，沉积介质层15，并在介质层15上刻蚀形成连接孔，连接孔包括源区连接孔16和电容连接孔17，其中，源区连接孔16设置在体区11及源区14的上侧，电容连接孔17设置在电容多晶硅电极10的上侧。介质层15优选为BPSG （硼磷硅玻璃）层，其厚度优选为10000埃。
如图12所示，在连接孔内及介质层15的上侧溅射金属层18，然后对金属层18进行刻蚀。金属层18优选为铝层，其厚度优选为4 um，在溅射铝前，还可先溅射500-1000埃TI/TIN结构。对金属层18进行刻蚀主要是为了分割源区和栅区电极，另外，与电容多晶硅电极10的上端连接的电容电极可以与源区电极连接为一个整体，也可与源区电极分割开，以便于后期测试需要，在后期使用时，通过外接引线再将其与源区电极连接。
还可以在金属层18和介质层15的上侧沉积钝化层，然后对钝化层进行依次进行光刻腐蚀，形成Gate和Source的开口区。当电容多晶硅电极10的上端连接的金属与源极金属分割设置时，还需在钝化层上腐蚀出电容的开口区。钝化层可以是氮化硅钝化层，其厚度优选为7000-12000埃。
如图13所示，还可以从衬底1的下侧对器件进行减薄操作，减薄至器件的剩余厚度为200um-300um。然后再在衬底1的下侧蒸发背金层19，背金层19优选为Ti-Ni-Ag（钛-镍-银）层。
本发明实施例的隔离区优选为3个，开口5优选为两组，以制作形成两个源漏电容（Cds），参见图13，图13中的h1为第二沟槽8的深度，L1为电容层间介质层9的厚度，参见图14和图15，图14和图15分别示意了源漏电容（Cds）的容值分别与电容层间介质层9的厚度和第二沟槽8的深度之间的关系，通过调节第二沟槽8的深度h1或电容层间介质层9的厚度L1来调节两个源漏电容（Cds）的容值大小，以使两个源漏电容（Cds）的容值大小不同。容值小的电容可过滤高频谐振信号，容值大的电容起到调节管芯整体Cds值的作用。
本发明实施例的每组开口5包括呈间隔设置的多个，以刻蚀形成多个呈间隔设置的第二沟槽8，每组沟槽8优选设置为20至25个，参见图13，图13中的L2为第二沟槽8的宽度，L3为相邻的两个第二沟槽之间的间距。参见图16，图16中示意出了源漏电容（Cds）的容值大小和L2与L3的比值之间的变化关系，还可通过调节第二沟槽8的宽度L2与相邻的两个第二沟槽8之间的间距L3的比值来调节两个源漏电容的容值大小。在具体调节时，也可借助于改变相邻的隔离区3之间的间距来辅助调节。
结合图1至16，基于以上实施例，本领域技术人员可以理解，本发明还提供了一种集成源漏电容的超结MOS器件，包括第一导电类型的衬底1和设置在衬底1上侧的外延层2，外延层2内设有多个呈间隔设置的隔离区3和若干第一沟槽7，隔离区3设置在有源区的外侧区域，第一沟槽7设置在有源区的内侧区域。有源区外侧区域的外延层2的上侧设有场氧层4，且其上侧刻蚀形成有若干组第二沟槽8，每组第二沟槽8设置在相邻的两个隔离区3之间。场氧层4的厚度可以是1-2um。第二沟槽8内制作形成有电容多晶硅电极10，电容多晶硅电极10优选通过填充原位掺杂的多晶硅制作形成，可使电容多晶硅电极10的导电较优。电容多晶硅电极10与第二沟槽8的内壁之间设有电容层间介质层9。在第一沟槽7内回填有第二导电类型的单晶硅，外延层2的上侧经JFET注入和推阱操作形成JFET区6。其中，JFET注入的元素优选为磷，注入能量优选为60Kev-80Kev，注入剂量优选为1E12-3E12。第一沟槽7的上端及其四周的外延层2上制作形成第二导电类型的体区11，体区11内设有第一导电类型的源区14。外延层2的上侧长有栅氧化层12，栅氧化层12的上侧设有掺杂的多晶硅13，栅氧化层12的厚度一般为500-1500埃，沉积的多晶硅13的厚度为6000-8000埃。在多晶硅13、源区14、体区11和场氧层4的上侧沉积有介质层15，介质层15优选为BPSG （硼磷硅玻璃）层，其厚度优选为10000埃。在介质层15上刻蚀形成有源区连接孔16和电容连接孔17，源区连接孔16设置在体区11及源区14的上侧，电容连接孔17设置在电容多晶硅电极10的上侧，在源区连接孔16、电容连接孔17及介质层15的上侧溅射有金属层18。金属层18经刻蚀形成源区电极、电容电极和栅区电极。电容电极可以与源区电极连接为一个整体，也可与源区电极分割开，以便于后期测试需要，在后期使用时，通过外接引线再将其与源区电极连接。金属层18优选为铝层，其厚度优选为4 um，在溅射铝前，还可先溅射500-1000埃TI/TIN结构。
本发明实施例的隔离区优选为3个，开口5优选为两组，以制作形成两个源漏电容（Cds）。可通过调节第二沟槽8的深度h1或电容层间介质层9的厚度L1来调节两个源漏电容（Cds）的容值大小，以使两个源漏电容（Cds）的容值大小不同。容值小的电容可过滤高频谐振信号，容值大的电容起到调节管芯整体Cds值的作用。
本发明实施例的每组开口5包括呈间隔设置的多个，以刻蚀形成多个呈间隔设置的第二沟槽8，每组沟槽8优选设置为20至25个。还可通过调节第二沟槽8的宽度L2与相邻的两个第二沟槽8之间的间距L3的比值来调节两个源漏电容的容值大小。在具体调节时，也可借助于改变相邻的隔离区3之间的间距来辅助调节。
本发明实施例的隔离区3的制作方式如下：在外延层2的上侧长氧化层，该氧化层的厚度优选为300埃-500埃，用作杂质注入掩蔽层。在氧化层的上侧涂胶，并对胶光刻出注入口，通过注入口对外延层执行杂质注入和退火操作。以第一导电类型为N型，第二导电类型为P型为例进一步阐述，杂质注入的元素为硼，注入能量为80-140KeV，注入剂量为1-3E13；退火温度为1100-1200℃，退火时间为300-500分钟。需要说明的是，由于未对终端区进行改进，所以图中示意及上述描述均是针对于有源区进行的。在实际操作时，在对胶光刻出用于制作上述隔离区的注入口的同时，也打开了终端区的Ring区的注入口，Ring区的注入和退火操作可以与隔离区的制作同步进行。
本发明实施例的体区11的制作方式如下：向第一沟槽7的上端及其四周的外延层2内注入硼元素，注入能量为100Kev-140Kev，注入剂量为4E13-6E13；然后进行BODY退火，退火温度为1100℃，退火时间为30-180分钟。在注入硼元素前，需在有源区内进行涂胶和选择性曝光后等操作，以形成体区11的注入口。
本发明实施例的源区14的制作方式如下：先进行涂胶，然后依次进行NP光刻、NP注入、NP推进等操作，形成MOS管源区。NP注入的剂量为5E15-1E16，NP注入的能量为60Kev-120Kev，注入元素优选为砷。NP推阱温度优选为950℃，推阱时间为30分钟。
还可以在金属层18和介质层15的上侧沉积钝化层，然后对钝化层进行依次进行光刻腐蚀，形成Gate和Source的开口区。当电容多晶硅电极10的上端连接的金属与源极金属分割设置时，还需在钝化层上腐蚀出电容的开口区。钝化层可以是氮化硅钝化层，其厚度优选为7000-12000埃。
如图13所示，还可以从衬底1的下侧对器件进行减薄操作，减薄至器件的剩余厚度为200um-300um。然后再在衬底1的下侧蒸发背金层19，背金层19优选为Ti-Ni-Ag（钛-镍-银）层。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，其它未具体描述的部分，属于现有技术或公知常识。在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种集成源漏电容的超结MOS器件的制作方法，其特征在于，包括：
提供第一导电类型的衬底，在所述衬底的上侧制作外延层；
在外延层上制作多个呈间隔设置的隔离区，所述隔离区设置在有源区的外侧区域；
在外延层上侧长场氧层，将有源区的内侧区域的场氧层刻蚀掉，并在所述场氧层上刻蚀形成若干组开口，每组开口设置在相邻的两个隔离区之间；
在所述外延层上侧长氧化层，并对氧化层下侧的外延层进行JFET注入和推阱操作；
在外延层上刻蚀形成若干第一沟槽，并对所述第一沟槽回填第二导电类型的单晶硅，以制作形成超结MOS器件的P/N结构；
在每一开口下侧的外延层上刻蚀形成第二沟槽；
在所述第二沟槽内制作形成电容层间介质层，然后在所述电容层间介质层的内上侧制作形成电容多晶硅电极；所述隔离区为3个，所述开口为两组，以制作形成两个源漏电容，通过调节第二沟槽的深度和电容层间介质层的厚度来调节两个源漏电容的容值大小，以使两个源漏电容的容值大小不同；
在所述第一沟槽的上端及其四周的外延层上制作形成第二导电类型的体区；
在所述外延层上侧长栅氧化层，并在所述栅氧化层的上侧沉积多晶硅，并对所述多晶硅进行掺杂，然后将第一沟槽上侧的多晶硅和栅氧化层刻蚀掉；
在所述体区内制作第一导电类型的源区；
沉积介质层，并在所述介质层上刻蚀形成连接孔，所述连接孔包括源区连接孔和电容连接孔，所述源区连接孔设置在体区及源区的上侧，所述电容连接孔设置在电容多晶硅电极的上侧；
在所述连接孔内及介质层的上侧溅射金属层，然后对金属层进行刻蚀。
2.根据权利要求1所述的集成源漏电容的超结MOS器件的制作方法，其特征在于，每组开口包括呈间隔设置的多个，以刻蚀形成多个呈间隔设置的第二沟槽，通过调节第二沟槽的宽度与相邻的两个第二沟槽之间的间距的比值来调节两个源漏电容的容值大小。
3.根据权利要求1所述的集成源漏电容的超结MOS器件的制作方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，所述JFET注入的元素为磷，注入能量为60Kev-80Kev，注入剂量为1E12-3E12。
4.根据权利要求3所述的集成源漏电容的超结MOS器件的制作方法，其特征在于，所述隔离区的制作方式如下：
在所述外延层的上侧长氧化层，在所述氧化层的上侧涂胶，并对胶光刻出开口，通过所述开口对外延层执行杂质注入和退火操作，杂质注入的元素为硼，注入能量为80-140KeV，注入剂量为1-3E13；退火温度为1100-1200℃，退火时间为300-500分钟。
5.根据权利要求3所述的集成源漏电容的超结MOS器件的制作方法，其特征在于，所述体区的制作方式如下：
向第一沟槽的上端及其四周的外延层内注入硼元素，注入能量为100Kev-140Kev，注入剂量为4E13-6E13；然后进行BODY退火，退火温度为1100℃，退火时间为30-180分钟。
6.根据权利要求1所述的集成源漏电容的超结MOS器件的制作方法，其特征在于，在刻蚀形成第一沟槽和第二沟槽后，分别在第一沟槽和第二沟槽内长牺牲氧化层，然后再将牺牲氧化层去除。
7.一种集成源漏电容的超结MOS器件，其特征在于，包括第一导电类型的衬底和设置在所述衬底上侧的外延层，所述外延层内设有多个呈间隔设置的隔离区和若干第一沟槽，所述隔离区设置在有源区的外侧区域，所述有源区外侧区域的外延层的上侧设有场氧层，且其上侧刻蚀形成有若干组第二沟槽，每组第二沟槽设置在相邻的两个隔离区之间，所述第二沟槽内制作形成有电容多晶硅电极，所述电容多晶硅电极与第二沟槽的内壁之间设有电容层间介质层，所述隔离区为3个，所述第二沟槽为两组，以制作形成两个源漏电容，通过调节第二沟槽的深度和电容层间介质层的厚度来调节两个源漏电容的容值大小，以使两个源漏电容的容值大小不同；所述第一沟槽内回填有第二导电类型的单晶硅，所述外延层的上侧经JFET注入和推阱操作形成JFET区，所述第一沟槽的上端及其四周的外延层上制作形成第二导电类型的体区，所述体区内设有第一导电类型的源区，所述外延层的上侧长有栅氧化层，所述栅氧化层的上侧设有掺杂的多晶硅，所述多晶硅、源区、体区和场氧层的上侧沉积有介质层，所述介质层上刻蚀形成有源区连接孔和电容连接孔，所述源区连接孔设置在体区及源区的上侧，所述电容连接孔设置在电容多晶硅电极的上侧，所述源区连接孔、电容连接孔及介质层的上侧溅射有金属层，所述金属层经刻蚀形成源区电极、电容电极和栅区电极。
8.根据权利要求7所述的集成源漏电容的超结MOS器件，其特征在于，所述第二沟槽为呈间隔设置的多个，通过调节第二沟槽的宽度与相邻的两个第二沟槽之间的间距的比值来调节两个源漏电容的容值大小。
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