JP2000164692A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2000164692A JP2000164692A JP10335868A JP33586898A JP2000164692A JP 2000164692 A JP2000164692 A JP 2000164692A JP 10335868 A JP10335868 A JP 10335868A JP 33586898 A JP33586898 A JP 33586898A JP 2000164692 A JP2000164692 A JP 2000164692A
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- oxide film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＯＣＯＳ酸化膜端に凹み部が形成されるこ
とにより、このＬＯＣＯＳ酸化膜の近傍で形成される絶
縁破壊を防止する。 【解決手段】 ＬＯＣＯＳ酸化膜端５５から斜め上に向
かい、コーナ部５６を介してフラットな表面となる半導
体層５０は、コーナ部５６に薄いゲート絶縁膜Ｂが形成
されるが、ここの部分に拡散領域５８を設け、ここには
拡散領域５０に印加される電圧よりも小さい電圧を印加
する。
とにより、このＬＯＣＯＳ酸化膜の近傍で形成される絶
縁破壊を防止する。 【解決手段】 ＬＯＣＯＳ酸化膜端５５から斜め上に向
かい、コーナ部５６を介してフラットな表面となる半導
体層５０は、コーナ部５６に薄いゲート絶縁膜Ｂが形成
されるが、ここの部分に拡散領域５８を設け、ここには
拡散領域５０に印加される電圧よりも小さい電圧を印加
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特にＬＯＣＯＳ酸化膜がエッチングされるこ
とにより発生する絶縁破壊を防止し、高耐圧化を実現す
るものである。
置に関し、特にＬＯＣＯＳ酸化膜がエッチングされるこ
とにより発生する絶縁破壊を防止し、高耐圧化を実現す
るものである。
【０００２】
【従来の技術】図４は、本来点線で示す位置で形成され
たＬＯＣＯＳ酸化膜が、一連のプロセス工程に於いてエ
ッチングされ、凹み部３８が形成され、この上に形成さ
れた電極３２と下層の半導体層間で絶縁破壊が発生する
メカニズムを説明する図である。
たＬＯＣＯＳ酸化膜が、一連のプロセス工程に於いてエ
ッチングされ、凹み部３８が形成され、この上に形成さ
れた電極３２と下層の半導体層間で絶縁破壊が発生する
メカニズムを説明する図である。
【０００３】ここでは一例としてＤＭＯＳを用いて説明
する。
する。
【０００４】このＤＭＯＳ素子は、パワー素子として、
ＴＴＬやＣＭＯＳなどのロジック系から直接駆動でき
る、少ない消費電力で大電流を駆動できる、等の利点を
有しており、この特長を生かして、近年はアナログ・デ
ジタル混在型のＢｉＣＭＯＳ集積回路に一体化しようと
する動きがある。
ＴＴＬやＣＭＯＳなどのロジック系から直接駆動でき
る、少ない消費電力で大電流を駆動できる、等の利点を
有しており、この特長を生かして、近年はアナログ・デ
ジタル混在型のＢｉＣＭＯＳ集積回路に一体化しようと
する動きがある。
【０００５】ＤＭＯＳ素子をＩＣ化する場合、ディスク
リート型とは異なり、ＭＯＳＦＥＴ素子のセルを電気的
に分離された一つの島領域内に収納し、ドレインを基板
の表面側から取り出すことになる。
リート型とは異なり、ＭＯＳＦＥＴ素子のセルを電気的
に分離された一つの島領域内に収納し、ドレインを基板
の表面側から取り出すことになる。
【０００６】図３に、一例としてＮＰＮトランジスタと
ＤＭＯＳ素子とを図示してある。
ＤＭＯＳ素子とを図示してある。
【０００７】２１はＰ型の単結晶シリコン半導体基板、
２２はＮ‐型のエピタキシャル層、２３はＮ＋型の埋め
込み層、２４は複数の島領域を形成するＰ＋型の分離領
域、２５はＬＯＣＯＳ酸化膜、２６はＮＰＮトランジス
タ部、２７はＤＭＯＳ素子部である。
２２はＮ‐型のエピタキシャル層、２３はＮ＋型の埋め
込み層、２４は複数の島領域を形成するＰ＋型の分離領
域、２５はＬＯＣＯＳ酸化膜、２６はＮＰＮトランジス
タ部、２７はＤＭＯＳ素子部である。
【０００８】ＮＰＮトランジスタ２６は、島領域表面に
形成したＰ型のベース領域２８、Ｎ＋型のエミッタ領域
２９、コレクタ導出領域２９からなる。
形成したＰ型のベース領域２８、Ｎ＋型のエミッタ領域
２９、コレクタ導出領域２９からなる。
【０００９】ＤＭＯＳ素子部２７は、Ｐ型拡散領域３
０、Ｎ＋型のソース領域３１、およびゲート酸化膜を介
して形成したポリシリコンゲート電極３２とを有し、更
にＰ型拡散領域３０は、高濃度で拡散深さが深いボディ
部３０ａと、低濃度で拡散深さが浅いチャンネル部３０
ｂを有する。この素子は、ゲート電極３２に印可した電
圧によりソース領域３１とエピタキシャル２２層の間の
チャンネル部３０ｂ表面にチャンネルを形成し、ソース
・ドレイン間電流を制御するようになっている。３３は
ドレイン導出領域であり、エピタキシャル層２２表面か
らＮ＋埋め込み層２３にまで達している。ＤＭＯＳ素子
は島領域を共通ドレインとして構成され、Ｎ＋埋め込み
層２３とコレクタ導出領域３３とがドレイン直列抵抗を
減じてＭＯＳＦＥＴのオン抵抗ＲDS（on)を減じる。そ
して１組のＰ型拡散領域３０とゲート電極３２とをＭＯ
Ｓセルとして構成し、複数のＭＯＳセルのゲート、ソー
ス、ドレインを各々共通接続して大電流型とする。
０、Ｎ＋型のソース領域３１、およびゲート酸化膜を介
して形成したポリシリコンゲート電極３２とを有し、更
にＰ型拡散領域３０は、高濃度で拡散深さが深いボディ
部３０ａと、低濃度で拡散深さが浅いチャンネル部３０
ｂを有する。この素子は、ゲート電極３２に印可した電
圧によりソース領域３１とエピタキシャル２２層の間の
チャンネル部３０ｂ表面にチャンネルを形成し、ソース
・ドレイン間電流を制御するようになっている。３３は
ドレイン導出領域であり、エピタキシャル層２２表面か
らＮ＋埋め込み層２３にまで達している。ＤＭＯＳ素子
は島領域を共通ドレインとして構成され、Ｎ＋埋め込み
層２３とコレクタ導出領域３３とがドレイン直列抵抗を
減じてＭＯＳＦＥＴのオン抵抗ＲDS（on)を減じる。そ
して１組のＰ型拡散領域３０とゲート電極３２とをＭＯ
Ｓセルとして構成し、複数のＭＯＳセルのゲート、ソー
ス、ドレインを各々共通接続して大電流型とする。
【００１０】各拡散領域の上には酸化膜３４を開口した
コンタクトホールを介してアルミ電極が配設３５され、
ソース電極３５ａはＰ型拡散領域３０とソース領域３１
の両方にオーミックコンタクトしている。
コンタクトホールを介してアルミ電極が配設３５され、
ソース電極３５ａはＰ型拡散領域３０とソース領域３１
の両方にオーミックコンタクトしている。
【００１１】
【発明が解決しようとする課題】しかしながら、図４の
様に、ＬＯＣＯＳ端３７とエピタキシャル層との境界近
傍は、ＬＯＣＯＳ酸化膜２５がエッチングされ、凹み部
３８が形成される。
様に、ＬＯＣＯＳ端３７とエピタキシャル層との境界近
傍は、ＬＯＣＯＳ酸化膜２５がエッチングされ、凹み部
３８が形成される。
【００１２】これは、ＬＯＣＯＳ酸化膜２５の形成後
の、 耐酸化膜用のＳｉ3Ｎ4膜の除去 ダミー酸化膜形成前のシリコン酸化膜除去 ボディ部分３０ａの形成後のダミー酸化膜除去 等の工程で、ＬＯＣＯＳ酸化膜がエッチングされるため
である。
の、 耐酸化膜用のＳｉ3Ｎ4膜の除去 ダミー酸化膜形成前のシリコン酸化膜除去 ボディ部分３０ａの形成後のダミー酸化膜除去 等の工程で、ＬＯＣＯＳ酸化膜がエッチングされるため
である。
【００１３】特に、符号３９で示すエピタキシャル層の
コーナ部３９は、Ｓｉの供給量が少ないため、ゲート絶
縁膜の膜厚が薄くなり、ここに形成されるゲート電極３
２とドレイン領域となるエピタキシャル層には、例えば
３０Ｖ程度の電圧が印加されるため、ここで絶縁破壊が
発生する問題があった。
コーナ部３９は、Ｓｉの供給量が少ないため、ゲート絶
縁膜の膜厚が薄くなり、ここに形成されるゲート電極３
２とドレイン領域となるエピタキシャル層には、例えば
３０Ｖ程度の電圧が印加されるため、ここで絶縁破壊が
発生する問題があった。
【００１４】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、前述したＬＯＣＯＳ端からコ
ーナ部を介して前記水平な半導体層に渡る領域に、半導
体層とは逆導電型の拡散領域を設け、この拡散領域に、
前記半導体層に印加される第２の電圧よりも小さい第３
の電圧を印加する事で解決するものである。
題に鑑みなされたもので、前述したＬＯＣＯＳ端からコ
ーナ部を介して前記水平な半導体層に渡る領域に、半導
体層とは逆導電型の拡散領域を設け、この拡散領域に、
前記半導体層に印加される第２の電圧よりも小さい第３
の電圧を印加する事で解決するものである。
【００１５】例えば、ＤＭＯＳで説明すれば、半導体層
に印加されるドレイン電圧よりも低い電圧を第３の電圧
として印加し、絶縁破壊を防止するものである。特に第
３の電圧としてソース電圧を活用すれば、拡散領域の形
成とソース電極のパターン変更のみで実現できる。
に印加されるドレイン電圧よりも低い電圧を第３の電圧
として印加し、絶縁破壊を防止するものである。特に第
３の電圧としてソース電圧を活用すれば、拡散領域の形
成とソース電極のパターン変更のみで実現できる。
【００１６】
【発明の実施の形態】以下に本発明を、図面を参照しな
がら詳細に説明する。尚、図３と同一部分は、同じ番号
を使用する。
がら詳細に説明する。尚、図３と同一部分は、同じ番号
を使用する。
【００１７】まず図１を使って説明する。符号５０は、
例えばＮ型の半導体層であり、ここにはＬＯＣＯＳ酸化
膜５１が形成されている。このＬＯＣＯＳ酸化膜５１
は、本来は、点線５２で示す様な厚みで形成されるが、
イオン注入時に形成するダミー酸化膜のエッチング、ゲ
ート絶縁膜の形成前に半導体層５０の表面に生成されて
いる酸化膜を取り除く工程等で、実際は実線５３まで後
退し、ここには、凹み部５４が形成される。つまり半導
体層５０は、ＬＯＣＯＳ酸化膜端５５から斜め上に向か
い、コーナ部５６を介して水平な半導体層５０表面とな
る。
例えばＮ型の半導体層であり、ここにはＬＯＣＯＳ酸化
膜５１が形成されている。このＬＯＣＯＳ酸化膜５１
は、本来は、点線５２で示す様な厚みで形成されるが、
イオン注入時に形成するダミー酸化膜のエッチング、ゲ
ート絶縁膜の形成前に半導体層５０の表面に生成されて
いる酸化膜を取り除く工程等で、実際は実線５３まで後
退し、ここには、凹み部５４が形成される。つまり半導
体層５０は、ＬＯＣＯＳ酸化膜端５５から斜め上に向か
い、コーナ部５６を介して水平な半導体層５０表面とな
る。
【００１８】そして半導体層５０に形成されるゲート絶
縁膜５７は、コーナ部の所が薄く形成される。コーナー
部は、他の所よりも酸化工程時、Ｓｉの供給量が少なく
なるからと考えられる。
縁膜５７は、コーナ部の所が薄く形成される。コーナー
部は、他の所よりも酸化工程時、Ｓｉの供給量が少なく
なるからと考えられる。
【００１９】更には、ＬＯＣＯＳ酸化膜５１の下端から
コーナ部５６を介して、水平な半導体層５０までには、
半導体層と逆導電型の拡散領域５８が形成されている。
そしてこの拡散領域５８の上には、図のように凹み５４
を介してＬＯＣＯＳ酸化膜５１の上まで延在される電極
５９が形成されている。
コーナ部５６を介して、水平な半導体層５０までには、
半導体層と逆導電型の拡散領域５８が形成されている。
そしてこの拡散領域５８の上には、図のように凹み５４
を介してＬＯＣＯＳ酸化膜５１の上まで延在される電極
５９が形成されている。
【００２０】ここで電極５９は、第１の電圧が印加さ
れ、半導体層５０には、第２の電圧が印加されている。
そして前記拡散領域５８は、前記第２の電圧よりも低い
電圧が印加され、半導体層５０の電圧が、コーナ部５６
に直接印加されない構造となっている。従って、電極５
９と拡散領域５８との間に、図１の様な絶縁膜の薄い部
分が有っても、電極５９と拡散領域５８間の電圧は、第
２の電圧よりも低電圧となるため、コーナ部の絶縁破壊
を防止することができる。
れ、半導体層５０には、第２の電圧が印加されている。
そして前記拡散領域５８は、前記第２の電圧よりも低い
電圧が印加され、半導体層５０の電圧が、コーナ部５６
に直接印加されない構造となっている。従って、電極５
９と拡散領域５８との間に、図１の様な絶縁膜の薄い部
分が有っても、電極５９と拡散領域５８間の電圧は、第
２の電圧よりも低電圧となるため、コーナ部の絶縁破壊
を防止することができる。
【００２１】例えば、半導体層５０は、図２のＮ型のド
レイン領域（エピタキシャル層２２）となり、このドレ
イン領域には、Ｐ型の拡散領域３０が形成され、更にこ
の中にＮ型のソース領域３１が形成されている。そして
図１に対応する部分、つまりコーナ部５６が形成される
部分には、Ｐ＋型の拡散領域５８が形成され、ここでは
ソース領域３１に印加される電圧が加えられている。例
えば、このトランジスタのゲート−ソース間は、最大で
約７Ｖ、ゲート−ドレイン間は、最大で約３０Ｖが加え
られている。従ってコーナ部を挟んで印加される電圧
は、３０Ｖから７Ｖに低下し、絶縁破壊が防止できる。
レイン領域（エピタキシャル層２２）となり、このドレ
イン領域には、Ｐ型の拡散領域３０が形成され、更にこ
の中にＮ型のソース領域３１が形成されている。そして
図１に対応する部分、つまりコーナ部５６が形成される
部分には、Ｐ＋型の拡散領域５８が形成され、ここでは
ソース領域３１に印加される電圧が加えられている。例
えば、このトランジスタのゲート−ソース間は、最大で
約７Ｖ、ゲート−ドレイン間は、最大で約３０Ｖが加え
られている。従ってコーナ部を挟んで印加される電圧
は、３０Ｖから７Ｖに低下し、絶縁破壊が防止できる。
【００２２】では、図２の詳細について、説明する。本
図は、半導体集積回路装置を示す断面図であり、一例と
してＮＰＮトランジスタ２６とＤＭＯＳ素子とを図示し
てある。
図は、半導体集積回路装置を示す断面図であり、一例と
してＮＰＮトランジスタ２６とＤＭＯＳ素子とを図示し
てある。
【００２３】図２において、２１はＰ型の単結晶シリコ
ン半導体基板、２２は基板２１の上に気相成長して形成
したＮ‐型のエピタキシャル層、２３は基板２１とエピ
タキシャル層２２との間に埋め込んで形成したＮ＋型の
埋め込み層、２４はエピタキシャル層２２を貫通してエ
ピタキシャル層２２を複数の島領域に形成するＰ＋型の
分離領域、２５はエピタキシャル層２２表面に形成した
ＬＯＣＯＳ酸化膜、２６はＮＰＮトランジスタ部、２７
はＤＭＯＳ素子部である。なお、Ｐ＋分離領域２４と基
板２１とで囲まれたエピタキシャル層２２が島領域であ
る。
ン半導体基板、２２は基板２１の上に気相成長して形成
したＮ‐型のエピタキシャル層、２３は基板２１とエピ
タキシャル層２２との間に埋め込んで形成したＮ＋型の
埋め込み層、２４はエピタキシャル層２２を貫通してエ
ピタキシャル層２２を複数の島領域に形成するＰ＋型の
分離領域、２５はエピタキシャル層２２表面に形成した
ＬＯＣＯＳ酸化膜、２６はＮＰＮトランジスタ部、２７
はＤＭＯＳ素子部である。なお、Ｐ＋分離領域２４と基
板２１とで囲まれたエピタキシャル層２２が島領域であ
る。
【００２４】ＮＰＮトランジスタ２６は、島領域表面に
形成したＰ型のベース領域２８、ベース領域２８の表面
に形成したＮ＋型のエミッタ領域２９、エピタキシャル
層２２表面からＮ＋埋め込み層２３に達する、または途
中で止まったコレクタ導出領域２９からなる。
形成したＰ型のベース領域２８、ベース領域２８の表面
に形成したＮ＋型のエミッタ領域２９、エピタキシャル
層２２表面からＮ＋埋め込み層２３に達する、または途
中で止まったコレクタ導出領域２９からなる。
【００２５】ＤＭＯＳ素子部２７は、エピタキシャル層
２２表面に形成したＰ型拡散領域３０、Ｐ型拡散領域３
０の表面に形成したＮ＋型のソース領域３１、および膜
厚数百オングストロームのゲート酸化膜Ｇを挟んで形成
したポリシリコンゲート電極３２とを有し、更にＰ型拡
散領域３０は、高濃度で拡散深さが深いボディ部３０ａ
と、低濃度で拡散深さが浅いチャンネル部３０ｂを有す
る。この素子は、ゲート電極３２に印可した電圧により
ソース領域３１とエピタキシャル２２層の間のチャンネ
ル部３０ｂ表面にチャンネルを形成し、ソース・ドレイ
ン間電流を制御するようになっている。３３はドレイン
導出領域であり、エピタキシャル層２２表面からＮ＋埋
め込み層２３にまで達している。ＤＭＯＳ素子は島領域
を共通ドレインとして構成され、Ｎ＋埋め込み層２３と
コレクタ導出領域３３とがドレイン直列抵抗を減じてＭ
ＯＳＦＥＴのオン抵抗ＲDS（on)を減じる。そして１組
のＰ型拡散領域３０とゲート電極３２とをＭＯＳセルと
して構成し、複数のＭＯＳセルのゲート、ソース、ドレ
インを各々共通接続して大電流型とする。コレクタ導出
領域３３は、前記ＭＯＳセル全体を囲むようにして配置
するか、あるいはセルを単位数毎に囲むようにして配置
する。
２２表面に形成したＰ型拡散領域３０、Ｐ型拡散領域３
０の表面に形成したＮ＋型のソース領域３１、および膜
厚数百オングストロームのゲート酸化膜Ｇを挟んで形成
したポリシリコンゲート電極３２とを有し、更にＰ型拡
散領域３０は、高濃度で拡散深さが深いボディ部３０ａ
と、低濃度で拡散深さが浅いチャンネル部３０ｂを有す
る。この素子は、ゲート電極３２に印可した電圧により
ソース領域３１とエピタキシャル２２層の間のチャンネ
ル部３０ｂ表面にチャンネルを形成し、ソース・ドレイ
ン間電流を制御するようになっている。３３はドレイン
導出領域であり、エピタキシャル層２２表面からＮ＋埋
め込み層２３にまで達している。ＤＭＯＳ素子は島領域
を共通ドレインとして構成され、Ｎ＋埋め込み層２３と
コレクタ導出領域３３とがドレイン直列抵抗を減じてＭ
ＯＳＦＥＴのオン抵抗ＲDS（on)を減じる。そして１組
のＰ型拡散領域３０とゲート電極３２とをＭＯＳセルと
して構成し、複数のＭＯＳセルのゲート、ソース、ドレ
インを各々共通接続して大電流型とする。コレクタ導出
領域３３は、前記ＭＯＳセル全体を囲むようにして配置
するか、あるいはセルを単位数毎に囲むようにして配置
する。
【００２６】各拡散領域の上には酸化膜３４を開口した
コンタクトホールを介してアルミ電極が配設３５され、
ソース電極３５ａはＰ型拡散領域３０とソース領域３１
の両方にオーミックコンタクトしている。しかもＬＯＣ
ＯＳ酸化膜端を挟むリング状の拡散領域は、ソース電極
に印加される電圧が印加されている。
コンタクトホールを介してアルミ電極が配設３５され、
ソース電極３５ａはＰ型拡散領域３０とソース領域３１
の両方にオーミックコンタクトしている。しかもＬＯＣ
ＯＳ酸化膜端を挟むリング状の拡散領域は、ソース電極
に印加される電圧が印加されている。
【００２７】
【発明の効果】以上に説明したとおり、本発明によれ
ば、ＬＯＣＯＳ酸化膜端からコーナ部を介して前記水平
な半導体層に渡る領域に、半導体層とは逆導電型の拡散
領域を設け、この拡散領域に、前記半導体層に印加され
る第２の電圧よりも小さい第３の電圧を印加する事で、
コーナ部の絶縁破壊を防止することができる。
ば、ＬＯＣＯＳ酸化膜端からコーナ部を介して前記水平
な半導体層に渡る領域に、半導体層とは逆導電型の拡散
領域を設け、この拡散領域に、前記半導体層に印加され
る第２の電圧よりも小さい第３の電圧を印加する事で、
コーナ部の絶縁破壊を防止することができる。
【００２８】また、ＤＭＯＳでは、半導体層に印加され
るドレイン電圧よりも低い電圧を第３の電圧として印加
すれば、従来ドレイン−ゲート電圧で発生していた絶縁
破壊を防止することができる。
るドレイン電圧よりも低い電圧を第３の電圧として印加
すれば、従来ドレイン−ゲート電圧で発生していた絶縁
破壊を防止することができる。
【００２９】更には、第３の電圧としてソース電圧を活
用すれば、拡散領域の形成とソース電極のパターン変更
のみで簡単に対策がとれる。
用すれば、拡散領域の形成とソース電極のパターン変更
のみで簡単に対策がとれる。
【図１】本発明の半導体集積回路装置を説明するための
断面図である。
断面図である。
【図２】図１の応用としてＤＭＯＳを採用した半導体集
積回路装置の断面図である。
積回路装置の断面図である。
【図３】従来の半導体集積回路装置の断面図である。
【図４】従来の問題点を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武島 三郎 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 4M108 AA09 AB04 AB14 AC50 AD13 AD14 BA03 BC26 BE01 5F032 AA14 AA84 AB01 BA05 BB01 CA01 CA17 CA18 CA24 DA12 DA80 5F033 HH04 HH08 MM17 QQ09 VV06 XX12 XX34 5F048 AA05 AC05 AC06 BA01 BB05 BC07 BD09 BF02 BF15 BG12 BG15 BH01 CA03 CA05 CA07
Claims (3)
- 【請求項１】 半導体層表面に形成されたＬＯＣＯＳ酸
化膜と、 前記半導体層表面よりも下方に位置するＬＯＣＯＳ酸化
膜端と、 前記ＬＯＣＯＳ酸化膜端から斜め上方に向かい水平な前
記半導体層へと延在する前記半導体層から成るコーナ部
と、 前記ＬＯＣＯＳ酸化膜端から前記コーナ部を介して前記
水平な半導体層の表面に形成された絶縁膜と、 前記絶縁膜から前記ＬＯＣＯＳ酸化膜まで延在される電
極と、 前記コーナ部に位置する前記半導体層に形成された一導
電型の拡散領域と、 前記電極と前記半導体層に印加された第１の電圧および
第２の電圧と、 前記拡散領域に印加され、前記第２の電圧よりも小さい
第３の電圧とを有することを特徴とした半導体集積回路
装置。 - 【請求項２】 前記半導体層はドレイン領域となり、前
記電極はゲート電極である請求項１記載の半導体集積回
路装置。 - 【請求項３】 前記拡散領域に印加される第３の電圧
は、ソース電極と同電位である請求項２記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10335868A JP2000164692A (ja) | 1998-11-26 | 1998-11-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10335868A JP2000164692A (ja) | 1998-11-26 | 1998-11-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164692A true JP2000164692A (ja) | 2000-06-16 |
Family
ID=18293288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10335868A Pending JP2000164692A (ja) | 1998-11-26 | 1998-11-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000164692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2154112A1 (en) | 2007-06-08 | 2010-02-17 | Otsuka Chemical Co., Ltd. | Sodium hexatitanate and method for production thereof |
-
1998
- 1998-11-26 JP JP10335868A patent/JP2000164692A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP2154112A1 (en) | 2007-06-08 | 2010-02-17 | Otsuka Chemical Co., Ltd. | Sodium hexatitanate and method for production thereof |
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