KR0185677B1 - 트렌치 기술을 이용한 에지 종단을 갖는 고전압 트랜지스터 - Google Patents

트렌치 기술을 이용한 에지 종단을 갖는 고전압 트랜지스터 Download PDF

Info

Publication number
KR0185677B1
KR0185677B1 KR1019930013624A KR930013624A KR0185677B1 KR 0185677 B1 KR0185677 B1 KR 0185677B1 KR 1019930013624 A KR1019930013624 A KR 1019930013624A KR 930013624 A KR930013624 A KR 930013624A KR 0185677 B1 KR0185677 B1 KR 0185677B1
Authority
KR
South Korea
Prior art keywords
field
substrate
trench
transistor
depth
Prior art date
Application number
KR1019930013624A
Other languages
English (en)
Other versions
KR940003071A (ko
Inventor
아이작 벤쿠야
Original Assignee
리차드 제이. 컬
실리코닉스 인코오포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 리차드 제이. 컬, 실리코닉스 인코오포레이티드 filed Critical 리차드 제이. 컬
Publication of KR940003071A publication Critical patent/KR940003071A/ko
Application granted granted Critical
Publication of KR0185677B1 publication Critical patent/KR0185677B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

수직 DMOS 파워 트랜지스터 또는 고전압 바이폴라 트랜지스터에 있어서, 활성 트랜지스터 셀들을 둘러싸는 다이의 둘레에서 에지 종단은 다수의 이격된 필드링들을 구비한다. 트렌치는 각각 인접된 필드링들 사이에 위치하고 필드링의 측벽상에 형성된 이산화물 또는 이산화물 충전재에 의해 절연된다. 절연된 트렌치들은 필드링들을 서로 매우 밀접하게 이격되게 한다. 바람직하게도, 트렌치들은 트랜지스터의 활성부의 게이트 전극을 트렌칭하는 단계와 동일한 공정 단계에서 형성될 수 있다. 이와같은 구조체로 인해 종래의 필드 플레이트 종단을 지지하는 두꺼운 필드 이산화물을 제조할 필요성이 없어지게 되고 이로써 필드 플레이트 종단을 필요로 하지 않는 트랜지스터의 제조를 가능케 되며,여기서 다수의 필드링들은 20 내지 150 볼트의 항복 전압을 갖는 트랜지스터 장치에 적합하다. 유리하게도, 트렌치들은 저 저항성 반도체 재료를 갖는 다수의 필드링 종단들의 이용에 대한 공정 감도를 제거해준다.

Description

트렌치 기술을 이용한 에지 종단을 갖는 고전압 트랜지스터
제1도는 종래의 필드 플레이트의 단면도.
제2도는 종래의 필드링의 단면도.
제3도는 본 발명에 따른 필드링과 트렌치들을 구비한 에지 종단의 단면도.
제4a도는 본 발명에 따른 필드링과 트렌치들의 또 다른 실시예를 나타낸 단면도.
제4b도는 본 발명에 따른 필드링과 트렌치들의 또 다른 실시예를 나타낸 단면도.
제4c도는 본 발명에 따른 필드링, 트렌치 alc 필드 플레이트의 또 다른 실시예를 나타낸 단면도.
제5a-5j도는 본 발명에 따른 공정 단계들의 단면도.
* 도면의 주요부분에 대한 부호의 설명
40 : 기판(에피택셜층) 42,44 : 필드링
46 : 깊은 보디 영역 48 : 주표면
50,52 : 트렌치 54 : 실리콘 이산화물층
58 : 폴리실리콘 62 : 폴리실리콘 전극
63 : 절연층
본 발명은 고전압 트랜지스터에 관한 것이다. 더 상세히 말하자면, 항복 전압을 증대시키기 위해 다이(die)의 에지 둘레에 종단(termination)을 갖는 파워 전계 효과 트랜지스터에 관한 것이다.
파워 전계 효과 트랜지스터는 공지되어 있다. 이러한 파워 전계 효과 트랜지스터는 통상적으로 에피택셜층이 위에 성장된 기판에 형성되고 도핑된 소오스 영역, 도핑된 보디 영역 및 트렌치(trench)내에 형성된 도전성 폴리실리콘의 게이트 전극을 포함하는 전계 효과 트랜지스터, 예컨대 DMOS 트랜지스터이다. 통상, 병렬로 접속된 복수의 상기 트랜지스터(셀)들은 전력 인가를 위해, 즉 1 와트 보다 큰 전력을 처리하거나 기타 다른 고전압을 인가하기 위해 하나의 다이(die)상에 형성된다. 이와 같은 수직 DMOS 기술에 있어서, 트랜지스터들이 형성되는 실리콘 다이의 에지에서 접합부(도핑된 영역)를 종단시켜 상기 에지에서의 항복 전압이 상기 다이의 중앙부에서의 능동 트랜지스터 셀들의 항복 전압보다 더 높게 되도록 에지 종단 기법을 이용하는 것은 이미 잘 알려져 있다.
접합부(도핑된 영역) 깊이에 의해 제공되는 제한된 항복 전압보다 더 높은 항복 전압을 얻기 위해서, 제1도에 도시된 바와 같이 필드 플레이트(field plate)(10)를 사용하는 것은 이미 공지되어 있다. 필드 플레이트(10)는 다이의 에지(12)에서의 높은 전계에 의해 항복 전압을 증대시킨다. 필드 플레이트(10)는 도핑된 영역(16)의 에지(14)를 기판(17) 내에서 오버랩핑하는 도전성 구조체이다. 최종 활성 접합부에 전기적으로 접속되는 필드 플레이트(10)는 아래에 배치되는 도핑된 영역(16)에서 공핍층(depletion layer)의 형성에 도움을 준다. 도시된 바와 같이, 필드 플레이트(10)[절연층(20)에 의해 둘러싸임]는 도핑된 폴리실리콘부(11)와 도핑된 영역(16)에 접촉된 금속 접촉부(22)를 포함한다.
보다 높은 항복 전압을 얻기 위해 필드 플레이트와 함께 또는 필드 플레이트 대신에 사용되는 제2의 방법은 제2도에 도시된 바와 같이 확산된 필드링(field ring)(32)을 이용하는 것이다. 필드링(32)은 금속화부(34)에 접촉된 도핑된 영역(30)과 같은 트랜지스터 셀을 둘러싸고 다이의 에지(12) 쪽에 위치된 도핑된 영역이다. 통상의 필드링은 트랜지스터의 활성부(30)로부터 표류(어떤 외부 전압원에도 접속되지 않음)하고, 활성부(30)에 비교적 가깝게 위치되어 있다. 제2도에 도시된 것과 같은 필드링(32)은 통상 활성 트랜지스터부(30)와 동시에 제조된다. 다시 말해서, 트랜지스터의 활성부를 둘러싸는 마스크의 추가의 확산 윈도우(window)를 생성함으로써 동일 공정에서 제조된다. 따라서, 통상적인 필드링(32)의 확산 깊이 및 도핑 레벨은 트랜지스터 활성부의 대응 영역(30)의 확산 깊이 및 도핑 레벨과 동일하다.
동심적으로 배열되고 공간적으로 이격되며, 특히 150 볼트 이상의 전압에 종속하는 트랜지스터 장치와 함께 배치된 복수개(세개 이상)의 필드링을 사용하는 것은 공지되어 있다. 필드링들이 효과적으로 구성되는데 필요한 인접 필드링들간의 공간적 이격 거리는 대개 상기 트랜지스터 장치에서 사용된 에픽택셜층의 저항율에 대비하여 1 μm 이내이다. 도핑된 영역 깊이, 얼라인먼트 공차(alignment tolerance) 및 라인쪽 조절의 공정 변화에 기인하여, 종래의 필드링들은 항복 전압이 150 볼트 이하이므로 신뢰할 수가 없다. 이는 150 볼트의 항복 전압보다 작은 항복 전압을 갖는 장치에 사용된 반도체 재료의 저항율 때문인데, 상기 필드링들은 소오스 접합의 전계를 보호하기 위해 소오스 접합에 매우 가깝게 위치하도록 구성되어야만 한다. 그런데 이는 인접 간격이 100만 분의 1미터(1미크론) 단위로 구성되어야 하기 때문에 비실용적이고 제조도 불가능하다. 그러므로 상기 언급된 트랜지스터 장치에 대해서 필드 플레이트의 종단은 유일하게 종래 기술을 택하고 있다.
그러나, 불리하게도, 필드 플레이트는 그 아래 놓인 기판으로부터 절연되어야 하므로 밑에 비교적 두꺼운 산화 절연층이 필요하다. 이는 상기 절연 산화물로 뜨거운 전자(hot electron)가 주입되게 하여 트랜지스터의 애벌런치 상태(avalanche condition)에서 산화물이 불안정하게 되는 바람직하지 않은 현상을 방지하는데 필요한 전압을 유지하고 실리콘 기판의 표면 전계를 감소시키기 위함이다. 이와 같은 두꺼운 산화층을 형성하기 위해서는 추가의 마스킹 단계와 비교적 긴 산화 단계가 필요하다. 바람직하지 않게도, 이와 같은 단계들은 트랜지스터 장치의 제조 비용 및 복잡도를 증가시킨다. 그러나, 상기 단계들이 제거될 수 있다면, 필연적으로 필드 플레이트 밑에 있는 산화층은 단지 대략 0.05μm 두께의 비교적 얇은 층인 게이트 산화층이 될 수 있다. 그러나 이와 같은 두께의 필드 플레이트 밑에 있는 산화 절연층은 단지 20 볼트 이하의 항복 전압에만 유용할 것이다. 따라서 이와 같은 구조는 20 볼트 이상의 전형적인 DMOS 트랜지스터 전압에는 부적절하다.
그러므로, 대략 20 볼트∼150 볼트의 범위 내에서, 종래 필드링들은 유효하지 못하며, 종래의 필드 플레이트들은 복잡한 추가의 마스킹 및 산화 단계가 필요하게 된다.
이로써, 특히 20 볼트∼150 볼트의 범위에서 동작하는 트랜지스터에 적합하고, 추가의 마스킹 또는 기타 다른 제조 단계를 필요로 하지 않는 종단 구조체가 필요하다. 이는 필드링들이 더욱 밀접하게 공간적으로 이격되는 경우에 가능한데, 필연적으로 종래의 필드링들은 양호하게 이격되어야만 하며, 이는 필드링들이 오버랩되면, 즉 인접 필드링들의 도핑된 영역들이 교차하는 경우에, 다수의 필드링들에 대한 항복 전압의 증가를 포함한 장점을 살릴 수 없고 실제로 필드링들이 감소되어 단일 필드가 되는 경우가 있기 때문이다. 따라서 피드링들을 서로에 대해 매우 밀접하게 위치시키는 공정을 갖는 것이 매우 중요하다. 이와 같은 구조 또는 공정은 종래에 전혀 알려지지 않고 있다.
본 발명에 따르면, 트랜지스터 에지 종단 구조체는 종래예보다 서로 더 밀접하게 이격된 복수개의 필드링들을 포함하고 있는데, 인접 필드링들은 실리콘 이산화물과 같은 절연 재료로 정렬된 트렌치(trench)인 절연 영역에 의해 분리된다. 상기 트렌치들은 필드링들을 트렌치들의 폭만큼 서로 밀접하게 이격되게 하는데, 이로써 복수개의 필드링들이 이용될 수 있다.
본문에 서술된 실시예는 전계 효과 트랜지스터와 함께 사용된 상기 종단에 관한 것이다. 상기 종단은 고전압 바이폴라 트랜지스터에도 유용하다.
상기 트렌치들은 인접 확산 접합부(필드링들 또는 트랜지스터 셀)들의 오버랩을 방지하고, 또한 필드링들이 일정 거리로 이격되도록 한다. 이로써 저 저항성 반도체 재료에 대한 복수개의 필드링 종단들을 이용하는 공정 민감도를 제거할 수 있는 이점이 있다. 상기 트렌치들은 산화물과 같은 절연 재료로 완전히 채워질 수 있고, 또한, 선택적으로 트렌치 측벽들은 산화물 또는 기타 다른 절연물로 정렬될 수 있고, 트렌치의 나머지 부분은, 예컨대 도핑된 폴리실리콘으로 채워진다. 상기 도핑된 폴리실리콘으로 채워진 트렌치는 트랜지스터 장치의 능동부의 게이트 접촉부에 전기적으로 접속된다.
통상, 종래의 필드링들은, 예컨대 능동 트랜지스터 셀의 심층 보디 영역이 형성되는 단계와 동일한 공정 단계에서 형성된다. 트렌치들은 능동 트랜지스터 셀의 게이트 트렌치들이 형성되는 단계와 동일한 공정 단계에서 형성되고, 트렌치들을 산화하고 채우는 나머지 단계들은 트랜지스터 셀의 게이트 전극들을 형성하는 단계들과 동시에 수행된다.
통상, 필드링들의 깊이는 트렌치들의 깊이보다 더 깊다. 상대적 깊이는 제조 공정 및 반도체 에피택셜층 및/또는 기판의 저항율에 좌우된다. 일반적으로, 트렌치 깊이는 트렌치 에칭 및 필드링 확산에 관한 소정의 최대 공정 변화량과 관계되어 있는 데, 상기 필드링 확산은 상기 트렌치의 바닥에서의 확산보다 기판 내에서 항상 더 깊게 확산된다.
이로써, 상기 트렌치는 종래 기술보다 기판의 표면에서 필드링들이 보다 근접하게 이격되어 위치하도록 하는 효과를 갖는다. 상기 트렌치들은 필드링들의 착상 및 확산 전후에 형성될 수 있다. 필드링들을 분리시키는 트렌치들의 제공에 부가하여, 본 발명에 따른 필드 플레이트를 제공하는 것도 가능하다. 상기 필드 플레이트는 종래식이고(그러나 두꺼운 산화물층상에 형성될 필요는 없다), 최외각 필드링의 둘레 외부에 연장되어 위치된다.
이로써, 유리하게도, 종래의 필드 플레이트에 요구되었던 두꺼운 산화물 절연층의 형성이 필요없는 종단 구조체를 제공함으로써, 복수개의 필드링에 대한 항복 전압을 향상시키고, 특히 20∼150 볼트의 항복 전압 범위를 갖는 장치의 항복 전압을 향상시킨다. 상기 구조체는 비교적 경제적으로 제조할 수 있고 항복 전압에 대한 요구되는 성능을 제공한다. 또한, 필드 플레이트 아래의 두꺼운 산화물층을 제거함으로써 기타 다른 공정 단계들이 자동 조정되고 제작 양품율이 향상된다.
제3도는 본 발명에 따른 전계 효과 트랜지스터의 종단 구조를 도시하고 있다. 필드링(42,44)과, 트랜지스터의 외부 활성 셀의 깊은 보디 영역(46)이 반도체 기판의 에피택셜층(40) 내에 형성되는데, 이는 깊은 보디 영역(46)의 좌측부 내에 더미(비활성) 셀을 구비한다. 영역(42,44,46)들은 기판(40)의 주표면(48)에서 대략 7μ 폭과 대략 2.5μ 깊이로 각각 도핑된 영역이다. 상기 필드링(42,44)은 주위 에피택셜층(40)의 극성과 반대 극성을 갖고 표면(48)에서 대략 1018∼1019이온/㎤의 도핑 농도를 갖는다(제3,4a,4b,4c도에서 다이의 에지는 도면의 좌측부터 위치하고, 제5a도에서 다이의 에지는 도면의 우측부에 위치한다).
인접 필드링(42,44) 사이와 필드링(44)과 깊은 보디 영역(46) 사이에 각각 형성된 트렌치(50,52)의 깊이는 대략 1∼2μ이고 폭은 대략 1∼2μ이다. 각 트렌치(50,52)는 대략 500∼1000Å 두께를 갖고 도핑된 폴리실리콘(58)으로 채워진 실리콘 이산화물층(54)과 나란히 세워진다. 도시된 바와 같이, 트렌치(52)는 폴리실리콘 전극(62)에 전기적으로 접속되는데, 이 폴리실리콘 전극은 트렌치(52)의 도핑된 폴리실리콘 충전재(58)와 접촉하는 트렌치(52)의 중앙부상에 인접한다. 또한, 이 전극(62)은 절연층(63) 내에 형성된다. 종래의 소오스 금속화부(60)는 깊은 보디 영역(46)과 접촉한다.
필드링(42,44)들은 표류한다. 최내각 트렌치(52)는 자신의 전극(62)을 통해 활성 트랜지스터 셀들의 게이트 접촉부(도시생략)에 전기적으로 접속될 수 있다.
또한, 트랜지스터 다이의 최외각 에지부에 종래의 도전성 보호링(66)이 도시되어 있다. 제3도에서는 활성 트랜지스터 셀(깊은 보디 영역(46)은 제외)들은 도시되지 않았다. 그러나, 상기 셀들은 종래 형태이고 일반적으로 평면도상에서 스퀘어 셀들이다. 트렌치(50,52)는 필드링(42,44)을 서로 더욱 밀접하게 형성되게 하고 활성셀 영역(46)에도 밀접하게 형성되도록 한다. 상기 트렌치들은 예컨대, 공정 변화에 기인하여 인접 확산 영역의 어떠한 오버랩핑도 없다. 이로써 확산 영역을 트렌치들의 폭만큼 서로 밀접하게 이격되게 하는 장점을 갖는다.
제4a, 4b 및 4c도는 본 발명의 다른 실시예들을 보여주고 있다.
제4a도는 두 개의 추가 도핑된 영역(70,72)이 깊은 보디 영역(46)에 존재하는 것을 제외하고는 제3도의 구조와 동일한 구조를 도시하고 있다. 영역(70,72)은 각각 소오스와 활성 트랜지스터 셀의 보디 영역이다. 이로써, 제3도와는 달리, 여기서는 더미 셀이 존재하지 않는다.
제4b도는 제3도의 실시예와 유사한 실시예인데, 제4b도는 항복 전압 동작을 향상시키기 위한 추가의 필드링(76)과 트렌치(78)를 갖는다.
제4c도는 트렌치(52)에 의해 활성셀의 깊은 보디 영역(46)으로부터 분리된 필드링(44)을 구비한 또 다른 실시예를 도시하고 있다. 필드링(44)은 활성 트랜지스터 셀들의 얕은 보디 영역(도시 생략)과 동일한 영역에 형성된 추가의 얕은 보디 영역(80)을 포함한다. 필드링(44)은 도핑된 폴리실리콘부(84)와 금속부(86)를 포함하는 필드 플레이트(82)에 의해 전기적으로 접촉된다. 필드링(44)에서 얕은 보디 영역(80)의 장점은 특정 필드링 접합의 도핑에 있어서 필드링의 항복 전압을 향상시킬 수 있다는 것이다.
상기 제안된 바와 같이, 본 발명에 따른 구조체는 트렌치들의 게이팅된 채널들 또는 기판의 표면상에 형성된 게이트들에 이용될 수 있다. 트랜지스터의 활성부의 최외각 셀은 활성 또는 비활성(더미)일 수 있다. 최내각 트렌치는 트랜지스터의 활성부의 게이트 전극과 접촉하고 있는 제2의 폴리실리콘 또는 금속층을 그 위에 침착시키므로써 활성 트랜지스터 게이트 전극과 전기적으로 접촉할 수 있다.
필드링의 수는 하나에서부터 요구되는 항복 전압을 획득하기에 필요한 필드링의 수까지 가능하다. 필드링이 단지 한 개만 있는 경우에 트렌치는 트랜지스터의 최외각 활성셀로부터 단일 필드링을 밀접하게 이격시키는데 이용된다. 필드링들의 수는 반도체 기판 재료의 저항율에 대한 평면 병렬 항복 전압에 의해서만 제한된다. 깊이 및 폭에 관한 트렌치 치수는 필드링들의 접합 깊이, 그들의 측면부 크기 및 반도체 기판 재료의 저항율에 따라 변화될 수 있다.
바람직하게도, 본 발명에 따른 구조 및 방법들은 종래의 필드 플레이트에 따라 요구되는 하나의 마스킹 단계와 하나의 고온 단계, 즉 두꺼운 게이트 이산화물의 형성 단계를 제거해주고, 트랜지스터 항복 전압의 활성 셀 트랜지스터부의 에지 항복 전압을 훨씬 초과하는 에지 항복 전압을 획득한다. 이와 같은 특성은 높은 항복 전압이 요구되고 고밀도 셀에 따른 얕은 접합이 요구되는 경우에 특히 유용하다.
본 발명에 따른 트렌치 구조체를 형성하고 6회의 마스킹 단계를 이용하는 공정에 대하여 이하 설명한다. 이 공정은 상기 구조체들을 형성하기 위한 하나의 가능한 공정일 뿐이다. 상기 공정은 1992년 8월 12일자로 출원된 Trenched DMOS Transistor process using six Masks 라는 제목하의 계류중인 미합중국 특허 출원 번호 제07/928,909 (대리인 서류 번호 M-2139, 발명자 : Sze-Hon Kwan, Iuan Hshieh, Mike chang, Yueh-SeHo, King Owyang)에도 개시되어 있는데, 본문에서는 참고로 인용된다.
제5a도에서 본 발명에 따른 N 채널 공정은 N+로 도핑된 기판(도시생략) 상에 형성된 N-로 도핑된 에피택셜층(100)을 이용한다. 얇은 실리콘 이산화물층(102)은 기판(100)의 주표면상에 열적으로 성장되고 실리콘 질화물 마스크층(104)이 그 위에 증착된다. 실리콘 질화물 마스크층(104)은 패턴화되어 에칭된다. 그 다음에 붕소가 마스크층(104)을 통해 미리 증착되어 P+의 깊은 보디 영역(106,108)과 P+필드링(110,112,114)들을 형성하도록 주입된다. 다음에 제5b도에서와 같이 실리콘의 국부적 산화(118)가 행해지고 그 다음에 질화물 마스크의 스트립핑이 행해져서 상술된 활성 트랜지스터 셀과 상기 장치의 종단을 형성한다(제3도 및 제4도와는 달리 제5a-5j도에서는 상기 장치의 종단 영역이 상기 도면들의 우측에 위치되고 트랜지스터의 중앙 활성 셀부가 상기 도면들의 좌측부에 위치된다는 것을 알 수 있다. 또한, 제5a-5j도는 공정 단계들을 개략적으로 도시하고 있는데, 다양하게 도시된 구조들의 실제 형상을 정확하게 도시하고 있지는 않다).
다음에, 제5c도에서 제2의 LTO(저온 이산화물) 마스크층(도시생략)은 패턴화되고, 트렌치(120,122,124,126)들은 이방성 반응 이온 드라이 에칭(anisotropic reactive ion dry etching)에 의해 형성된다. 트렌치(120,122)들은 게이트 전극 트렌치로서 제공되고 트렌치(124,126)는 필드링들을 분리시킨다. 트렌치 벽들이 전기 방식용 산화물 성장(sacrificial oxide growth) 및 전기 방식용 이산화물의 스트립핑에 의해 평탄화된 후에, 게이트 산화물층(130)은 종래 방식대로 트렌치(120∼126)의 측벽상에 성장된다.
그 다음에, 제5d도에서 상기 트렌치들은 적어도 각 트렌치의 폭만큼 두꺼운 폴리실리콘층(132)의 증착에 의해 평탄화된다. 이와 같이 비교적 두꺼운 폴리실리콘층(132)은 부분적으로 에칭 다운되고 도핑되어 마스킹과 폴리실리콘 에칭이 수행되기 전에 표면을 평탄화하여 제5d도의 구조체를 형성한다. 제5e도에서 그 다음으로 도핑 영역(134,136,138)을 형성하는 블랭킷 P-보디 주입 및 확산과 제5f도에서 영역(140,142)을 형성하는 N+소오스 주입 및 확산이 이루어진다.
그 다음에, 제5g도에서 보로-포스포실리케이트 글라스(146)가 전체 구조체상에 증착된다. 그 다음에, 제5h도에서 보로-포스포실리케이트 글라스층(146)은 마스킹되고 패턴화되어 트랜지스터 구조체에 개구(150,152,154,156)들의 전기적 접촉을 형성한다. 에지 종단에서 폴리실리콘층(132a)도 상기 마스킹 단계에 의해 형성된다.
그 다음에, 제5i도에서 금속층(예를들면 알루미늄)(160)은 전체 구조체 상에 증착되고 종래의 금속 마스크를 이용하여 에칭된다. 접촉 마스크에 의해 이미 형성된 바와 같이 에지 종단에서 폴리실리콘층(132a)도 상기 동일한 단계에서 에칭된다. 그 다음에, 제5j도에서 패시베이션층(162)이 증착되고 게이트 및 소오스 영역에 대한 마스크 단계의 본딩 패드에 의해 개방된다.
상술된 공정이 N 채널 수직 DMOS 트랜지스터 장치에 관한 것이라는 것을 알 수 있을 것이다. 반대 유형의 극성들의 반전에 의해 P 채널 수직 DMOS 트랜지스터 구조체도 형성이 가능하다.
상기 설명은 예시적인 것으로서 이에 한정되는 것은 아니다. 즉, 본 명세서 및 첨부된 청구범위 내에서 이 분야 기술자에 의한 추가의 수정도 가능하다.

Claims (13)

  1. 기판에 형성된 두 개 이상의 도핑된 영역과 게이트 전극을 갖는 하나 이상의 트랜지스터를 포함하는 고전압 트랜지스터 장치에 있어서, 상기 기판에 형성되고 상기 트랜지스터를 측면으로 둘러싸는 하나 이상의 제1 필드링 및 이 제1 필드링과 동일한 깊이와 폭을 가지며 상기 제1 필드링으로부터 공강적으로 떨어져 위치한 제2 필드링과; 상기 기판에서 상기 제1 필드링과 제2 필드링 사이의 공간에 형성되며 상기 트랜지스터를 측면으로 둘러싸는 제1 절연 트렌치와; 상기 기판에 형성된 깊은 보디 영역과; 상기 기판에서 게이트 트렌치에 형성된 게이트 전극을 구비하며, 상기 제1 및 제2 필드링의 깊이 및 도핑 레벨은 상기 깊은 보디 영역의 깊이 및 도핑 레벨과 동일하고, 상기 제1 절연 트렌치의 깊이 및 폭은 상기 게이트 트렌치의 깊이 및 폭과 동일한 것을 특징으로 하는 고전압 트랜지스터 장치.
  2. 제1항에 있어서, 상기 제1 절연 트렌치의 측벽에는 절연층이 형성되며, 상기 제1 절연 트렌치는 도전성 재료로 채워져 있는 것을 특징으로 하는 고전압 트랜지스터 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 필드링은 상기 제1 절연 트렌치의 깊이 보다 더 깊게 기판안으로 연장되는 것을 특징으로 하는 고전압 트랜지스터 장치.
  4. 제1항에 있어서, 상기 기판에 겹쳐서 형성되고, 상기 제1 및 제2 필드링을 측면에서 둘러싸는 도전성 보호링을 더 구비하는 것을 특징으로 하는 고전압 트랜지스터 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 필드링들은 도핑된 영역인 것을 특징으로 하는 고전압 트랜지스터 장치.
  6. 제1항에 있어서, 상기 기판에 형성되며 상기 제1 및 제2 필드링을 측면에서 둘러싸는 제3 필드링과, 상기 기판에서 상기 제3 필드링과 제2 필드링 사이에 형성된 제2 절연 트렌치를 더 구비하는 것을 특징으로 하는 고전압 트랜지스터 장치.
  7. 제6항에 있어서, 상기 제1 절연 트렌치는 적어도 부분적으로 도전성 재료로 채워지며, 상기 제1 절연 트렌치의 측벽에 절연층이 형성되는 것을 특징으로 하는 고전압 트랜지스터 장치.
  8. 제1항에 있어서, 상기 제1 절연 트렌치는 상기 기판의 주표면에 대해 수직인 복수 개의 측벽을 가지며, 이들 측벽들 각각은 상기 제1 및 제2 필드링의 수직면에 인접한 것을 특징으로 하는 고전압 트랜지스터 장치.
  9. 제1항에 있어서, 상기 제1 절연 트렌치는 폭이 1 내지 2 미크론인 것을 특징으로 하는 고전압 트랜지스터 장치.
  10. 제1항에 있어서, 항복 전압이 20 내지 150 볼트의 범위인 것을 특징으로 하는 고전압 트랜지스터 장치.
  11. 기판에 형성된 두 개 이상의 도핑된 영역과 게이트 전극을 갖는 하나 이상의 트랜지스터를 포함하는 고전압 트랜지스터 장치에 있어서, 상기 기판에 형성되고 상기 트랜지스터를 측면에서 둘러싸는 하나 이상의 제1 필드링 및 제1 필드링과 동일한 깊이와 폭을 가지며 상기 제1 필드링으로부터 이격되어 위치한 제2 필드링과; 상기 기판에서 상기 제1 필드링과 제2 필드링 사이의 공간에 형성되며 상기 트랜지스터를 측면에서 둘러싸는 절연 트렌치를 구비하고, 상기 트랜지스터는 전계 효과 트랜지스터이며, 깊은 보디 영역을 포함하고, 상기 트랜지스터의 게이트 전극은 게이트 트렌치 내에 형성되며, 상기 제1 필드링의 깊이 및 도핑 레벨은 상기 깊은 보디 영역의 깊이 및 도핑 레벨과 동일하고, 상기 절연 트렌치의 깊이 및 폭은 상기 게이트 트렌치의 깊이 및 폭과 동일한 것을 특징으로 하는 고전압 트랜지스터 장치.
  12. 기판에 형성된 두 개 이상의 도핑된 영역과 게이트 전극을 갖는 하나 이상의 트랜지스터를 포함하는 고전압 트랜지스터 장치 형성 방법에 있어서, 상기 기판에 형성되고 상기 트랜지스터를 측면에서 둘러싸는 하나 이상의 제1 필드링 및 제1 필드링과 동일한 깊이와 폭을 가지며 상기 제1 필드링으로부터 공간적으로 떨어져 위치한 제2 필드링을 제공하는 단계와; 상기 기판에서 상기 제1 필드링과 제2 필드링 사이의 공간에 형성되며 상기 트랜지스터를 측면에서 둘러싸는 제1 절연 트렌치를 제공하는 단계와; 상기 기판에서 게이트 트렌치에 게이트 전극을 형성하는 단계를 포함하며, 상기 제1 및 제2 필드링의 깊이 및 도핑 레벨은 상기 깊은 보디 영역의 깊이 및 도핑 레벨과 동일하고, 상기 제1 절연 트렌치의 깊이 및 폭은 상기 게이트 트렌치의 깊이 및 폭과 동일한 것을 특징으로 하는 고전압 트랜지스터장치의 형성 방법.
  13. 제12항에 있어서, 상기 트랜지스터는 전계 효과 트랜지스터이고, 상기 제1의 도핑된 환상 영역, 제2의 도핑된 환상 영역 및 깊은 보디 영역이 동시에 형성되며, 상기 게이트 트렌치는 상기 제1 절연 트렌치와 동시에 형성되는 것을 특징으로 하는 고전압 트랜지스터 장치 형성 방법.
KR1019930013624A 1992-07-23 1993-07-20 트렌치 기술을 이용한 에지 종단을 갖는 고전압 트랜지스터 KR0185677B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP92-215457 1992-07-21
US07/918,996 US5430324A (en) 1992-07-23 1992-07-23 High voltage transistor having edge termination utilizing trench technology
US7/918,996 1992-07-23
JP7/918,996 1992-07-23

Publications (2)

Publication Number Publication Date
KR940003071A KR940003071A (ko) 1994-02-19
KR0185677B1 true KR0185677B1 (ko) 1999-03-20

Family

ID=25441315

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930013624A KR0185677B1 (ko) 1992-07-23 1993-07-20 트렌치 기술을 이용한 에지 종단을 갖는 고전압 트랜지스터

Country Status (5)

Country Link
US (2) US5430324A (ko)
EP (1) EP0580213A1 (ko)
JP (1) JP3387564B2 (ko)
KR (1) KR0185677B1 (ko)
DE (1) DE580213T1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358629B1 (ko) * 1999-01-28 2002-10-25 인터내셔널 비지네스 머신즈 코포레이션 반도체 디바이스 구조물

Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69525003T2 (de) * 1994-08-15 2003-10-09 Siliconix Inc Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US5940721A (en) * 1995-10-11 1999-08-17 International Rectifier Corporation Termination structure for semiconductor devices and process for manufacture thereof
US5949124A (en) * 1995-10-31 1999-09-07 Motorola, Inc. Edge termination structure
US5736418A (en) * 1996-06-07 1998-04-07 Lsi Logic Corporation Method for fabricating a field effect transistor using microtrenches to control hot electron effects
GB2314206A (en) * 1996-06-13 1997-12-17 Plessey Semiconductors Ltd Preventing voltage breakdown in semiconductor devices
KR100243658B1 (ko) * 1996-12-06 2000-02-01 정선종 기판 변환기술을 이용한 인덕터 소자 및 그 제조 방법
US5913122A (en) * 1997-01-27 1999-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions
US5883416A (en) * 1997-01-31 1999-03-16 Megamos Corporation Gate-contact structure to prevent contact metal penetration through gate layer without affecting breakdown voltage
KR100244271B1 (ko) 1997-05-06 2000-02-01 김영환 반도체소자 구조 및 제조방법
US6103635A (en) * 1997-10-28 2000-08-15 Fairchild Semiconductor Corp. Trench forming process and integrated circuit device including a trench
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
KR100253406B1 (ko) 1998-01-20 2000-04-15 김영환 반도체 파워 집적회로에서의 소자격리구조 및 그 방법
US6309952B1 (en) 1998-10-06 2001-10-30 Fairchild Semiconductor Corporation Process for forming high voltage junction termination extension oxide
FR2784801B1 (fr) 1998-10-19 2000-12-22 St Microelectronics Sa Composant de puissance portant des interconnexions
FR2785090B1 (fr) * 1998-10-23 2001-01-19 St Microelectronics Sa Composant de puissance portant des interconnexions
JP3923256B2 (ja) 1999-01-07 2007-05-30 インフィネオン テクノロジース アクチエンゲゼルシャフト ドーピングされた領域を分離するためのトレンチを備えた半導体装置
US6352944B1 (en) 1999-02-10 2002-03-05 Micron Technology, Inc. Method of depositing an aluminum nitride comprising layer over a semiconductor substrate
US6204097B1 (en) * 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
US6140193A (en) * 1999-05-12 2000-10-31 United Microelectronics Corp. Method for forming a high-voltage semiconductor device with trench structure
DE19935442C1 (de) * 1999-07-28 2000-12-21 Siemens Ag Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors
WO2001020684A1 (en) * 1999-09-14 2001-03-22 General Semiconductor, Inc. Trench dmos transistor having improved trench structure
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
TW523816B (en) 2000-06-16 2003-03-11 Gen Semiconductor Inc Semiconductor trench device with enhanced gate oxide integrity structure
US6555895B1 (en) 2000-07-17 2003-04-29 General Semiconductor, Inc. Devices and methods for addressing optical edge effects in connection with etched trenches
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6696726B1 (en) * 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6803626B2 (en) * 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
FI120310B (fi) * 2001-02-13 2009-09-15 Valtion Teknillinen Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä
GB0103715D0 (en) * 2001-02-15 2001-04-04 Koninkl Philips Electronics Nv Semicondutor devices and their peripheral termination
GB0113143D0 (en) * 2001-05-29 2001-07-25 Koninl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
US6683363B2 (en) 2001-07-03 2004-01-27 Fairchild Semiconductor Corporation Trench structure for semiconductor devices
GB0122120D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in MOS transistors
US7061066B2 (en) 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
KR100859701B1 (ko) 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US6781196B2 (en) 2002-03-11 2004-08-24 General Semiconductor, Inc. Trench DMOS transistor having improved trench structure
US6825510B2 (en) 2002-09-19 2004-11-30 Fairchild Semiconductor Corporation Termination structure incorporating insulator in a trench
US6818947B2 (en) 2002-09-19 2004-11-16 Fairchild Semiconductor Corporation Buried gate-field termination structure
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7033891B2 (en) 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP4903055B2 (ja) * 2003-12-30 2012-03-21 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
DE102004012884B4 (de) * 2004-03-16 2011-07-21 IXYS Semiconductor GmbH, 68623 Leistungs-Halbleiterbauelement in Planartechnik
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7265415B2 (en) 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
US7504306B2 (en) 2005-04-06 2009-03-17 Fairchild Semiconductor Corporation Method of forming trench gate field effect transistor with recessed mesas
DE102005023026B4 (de) * 2005-05-13 2016-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement mit Plattenkondensator-Struktur
CN103094348B (zh) 2005-06-10 2016-08-10 飞兆半导体公司 场效应晶体管
US7855401B2 (en) * 2005-06-29 2010-12-21 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
US7598576B2 (en) * 2005-06-29 2009-10-06 Cree, Inc. Environmentally robust passivation structures for high-voltage silicon carbide semiconductor devices
US7525122B2 (en) * 2005-06-29 2009-04-28 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
US8461648B2 (en) * 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
JP2005322949A (ja) * 2005-08-05 2005-11-17 Renesas Technology Corp 半導体装置
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
JP5225549B2 (ja) 2006-03-15 2013-07-03 日本碍子株式会社 半導体素子
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7800185B2 (en) * 2007-01-28 2010-09-21 Force-Mos Technology Corp. Closed trench MOSFET with floating trench rings as termination
US9024378B2 (en) * 2013-02-09 2015-05-05 Alpha And Omega Semiconductor Incorporated Device structure and manufacturing method using HDP deposited source-body implant block
WO2009039441A1 (en) 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8105911B2 (en) * 2008-09-30 2012-01-31 Northrop Grumman Systems Corporation Bipolar junction transistor guard ring structures and method of fabricating thereof
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US7800170B1 (en) 2009-07-31 2010-09-21 Alpha & Omega Semiconductor, Inc. Power MOSFET device with tungsten spacer in contact hole and method
US8698232B2 (en) * 2010-01-04 2014-04-15 International Rectifier Corporation Semiconductor device including a voltage controlled termination structure and method for fabricating same
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
DE102010035296B4 (de) 2010-08-25 2012-10-31 X-Fab Semiconductor Foundries Ag Randabschlussstruktur für Transistoren mit hohen Durchbruchspannungen
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
TWI455287B (zh) 2010-11-04 2014-10-01 Sinopower Semiconductor Inc 功率半導體元件之終端結構及其製作方法
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
DE102011115603B4 (de) 2011-09-27 2017-08-17 X-Fab Semiconductor Foundries Ag Entwurfsregeln für ein Layout von MOS-Transistoren mit unterschiedlichen Durchbruchspannungen in einer integrierten Schaltung
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
JP2013183143A (ja) * 2012-03-05 2013-09-12 Toyota Motor Corp 半導体装置を製造する方法、及び、半導体装置
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9812338B2 (en) 2013-03-14 2017-11-07 Cree, Inc. Encapsulation of advanced devices using novel PECVD and ALD schemes
US9991399B2 (en) 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
US8994073B2 (en) 2012-10-04 2015-03-31 Cree, Inc. Hydrogen mitigation schemes in the passivation of advanced devices
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
CN104779282B (zh) * 2014-01-10 2018-01-09 帅群微电子股份有限公司 沟槽式功率金属氧化物半导体场效晶体管与其制造方法
CN104779288B (zh) * 2014-01-13 2019-05-31 北大方正集团有限公司 一种vdmos器件及其制造方法
US9293524B2 (en) 2014-05-02 2016-03-22 Infineon Technologies Ag Semiconductor device with a field ring edge termination structure and a separation trench arranged between different field rings
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9899477B2 (en) 2014-07-18 2018-02-20 Infineon Technologies Americas Corp. Edge termination structure having a termination charge region below a recessed field oxide region
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
CN111129108A (zh) * 2019-11-20 2020-05-08 深圳深爱半导体股份有限公司 晶体管终端结构及其制造方法
CN113793807B (zh) * 2021-11-18 2022-02-11 南京华瑞微集成电路有限公司 一种集成源漏电容的超结mos器件及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5242634B2 (ko) * 1973-09-03 1977-10-25
JPS5631898B2 (ko) * 1974-01-11 1981-07-24
JPS61137368A (ja) * 1984-12-10 1986-06-25 Hitachi Ltd 半導体装置
JPS63263769A (ja) * 1987-04-22 1988-10-31 Hitachi Ltd 半導体装置
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JPH03155167A (ja) * 1989-11-13 1991-07-03 Sanyo Electric Co Ltd 縦型ｍｏｓｆｅｔ
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5316959A (en) * 1992-08-12 1994-05-31 Siliconix, Incorporated Trenched DMOS transistor fabrication using six masks

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358629B1 (ko) * 1999-01-28 2002-10-25 인터내셔널 비지네스 머신즈 코포레이션 반도체 디바이스 구조물

Also Published As

Publication number Publication date
JP3387564B2 (ja) 2003-03-17
US5430324A (en) 1995-07-04
JPH06204483A (ja) 1994-07-22
KR940003071A (ko) 1994-02-19
EP0580213A1 (en) 1994-01-26
DE580213T1 (de) 1994-12-08
US5605852A (en) 1997-02-25

Similar Documents

Publication Publication Date Title
KR0185677B1 (ko) 트렌치 기술을 이용한 에지 종단을 갖는 고전압 트랜지스터
KR100415490B1 (ko) 파워 모스 소자 및 그 제조 방법
US6512267B2 (en) Superjunction device with self compensated trench walls
US5578851A (en) Trenched DMOS transistor having thick field oxide in termination region
KR100271721B1 (ko) 6 단계의 마스킹 공정을 이용한 이중 확산형 금속 산화물 실리콘(dmos) 트랜지스터 제조방법
US5877528A (en) Structure to provide effective channel-stop in termination areas for trenched power transistors
US5763915A (en) DMOS transistors having trenched gate oxide
US7224022B2 (en) Vertical type semiconductor device and method of manufacturing the same
US4680853A (en) Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US6798016B2 (en) Trench MOS device and process for radhard device
US8049271B2 (en) Power semiconductor device having a voltage sustaining layer with a terraced trench formation of floating islands
US7199006B2 (en) Planarization method of manufacturing a superjunction device
US20100244125A1 (en) Power semiconductor device structure for integrated circuit and method of fabrication thereof
US6649477B2 (en) Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands
KR20000023520A (ko) 내부의 링형 게이트를 구비한 버티컬 전계 효과트랜지스터 및 그 제조 방법
TW200302575A (en) High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
KR20040053339A (ko) 개선된 온-저항을 가지는 트렌치 ｍｏｓｆｅｔ 디바이스
WO1997007547A1 (en) High density trenched dmos transistor
JP2000156503A (ja) Ｍｏｓゲートデバイスおよびその製造プロセス
US6693011B2 (en) Power MOS element and method for producing the same
KR20040034735A (ko) 셀 트렌치 게이트 반도체 디바이스 및 이의 제조 방법
US5668026A (en) DMOS fabrication process implemented with reduced number of masks
US6404025B1 (en) MOSFET power device manufactured with reduced number of masks by fabrication simplified processes
US6104060A (en) Cost savings for manufacturing planar MOSFET devices achieved by implementing an improved device structure and fabrication process eliminating passivation layer and/or field plate
US7129542B2 (en) High voltage semiconductor device having high breakdown voltage and method of fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121210

Year of fee payment: 15

EXPY Expiration of term