JPH0210825A - 単結晶半導体材料層及び絶縁材料層の交互層製造方法 - Google Patents

単結晶半導体材料層及び絶縁材料層の交互層製造方法

Info

Publication number
JPH0210825A
JPH0210825A JP1086704A JP8670489A JPH0210825A JP H0210825 A JPH0210825 A JP H0210825A JP 1086704 A JP1086704 A JP 1086704A JP 8670489 A JP8670489 A JP 8670489A JP H0210825 A JPH0210825 A JP H0210825A
Authority
JP
Japan
Prior art keywords
layer
semiconductor material
confinement
single crystal
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1086704A
Other languages
English (en)
Other versions
JP2889589B2 (ja
Inventor
Didier Pribat
デイデイエ・プリバ
Leonidas Karapiperis
レオニダ・カラピプリ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thomson CSF SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson CSF SA filed Critical Thomson CSF SA
Publication of JPH0210825A publication Critical patent/JPH0210825A/ja
Application granted granted Critical
Publication of JP2889589B2 publication Critical patent/JP2889589B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02549—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/026—Deposition thru hole in mask
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/933—Germanium or silicon or Ge-Si on III-V

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は単結晶半導体材料層及び絶縁材料又は絶縁体層
の互層の作成方法、特に、それ自体は単結晶半導体基板
の上に堆積された絶縁材料層の上に少なくとも１つの半
導体材料の層を作成する方法に係り、該基板は、ヘテロ
エピタキシャル構造を得るように薄７Ｑと異なる半導体
であってもそうでなくてもよい。
より特定的には、本発明は場合によって異なる特徴を有
する基板の上に化学蒸着（ＣＶＤ）又は気相堆１　（Ｖ
ＰＥ）によりエピタキシャル成長した単結晶材料の薄層
の分野に係る１本発明の方法は特に、二次元の面欠陥（
ｅｘｔｅｎｄｅｄ　ｆａｕｌｔｓ）（双晶、ｆｉ！層欠
陥、規則的合金中のアン°チフェーズ壁（ａｎｔｉｐｂ
ａｓｅｗａｌｌｓ　ｉｎ　ｏｒｄｅｒｅｄ　ａｌｌｏｙ
ｓ）、亜粒界（ｓｕｂ−ｇｒａｉｎｂｏｕｎｃｌａｒｉ
ｅｓ）等）及び線欠陥即ち転位線をなくすことが可能で
ある。
以下の文中では半導体材料のホモエピタキシー又はヘテ
ロエピタキシーの例について本発明の詳細な説明する。
しかしながら、この方法は一般的な例であり、その適用
が半導体材料のみに限定されないことは極めて自明であ
る。
２・良米伎五詮皿」 異なる性質及び格子パラメーターを有する単結晶基板上
に化学蒸着によりエピタキシャル成長した薄層に見いだ
される面欠陥は、主に堆積物の核形成の初期モードに原
因がある。
要約すると、単結晶薄層を同じく単結晶の基板上に化学
蒸着する場合、３種類の核形成及び成長モードがある。
まず第１のモードは積層核形成及び成長モードであり、
例えば優先的吸着部位を構成する一原子段層から単層規
模の横方向成長により、基板の露出原子面に原子の堆積
配列（二次元配列）が得られる。堆積物の全部位が基板
の露出表面上で飽和していると、同一のメカニズムに従
って第２の単層のレベルで成長が生じ、同様にして次々
に各面の成長が続く、この型のメカニズムはホモエピタ
キシーの場合（例えばシリコン上のドープされたシリコ
ン）に当然観察されるが、金属（例えばＣｄ又は−）又
は半導体（ＧａＡｓ上のＧａ１−ＩＩ＾１８＾Ｓ、Ｉｎ
Ｐ上のＧａＩｎ＾ｓＰ、、、）のへテロエピタキシーの
場合にもｒｌｌｉされる。エピタキシー中に発生する面
欠陥は界面の転位であり、堆積物の格子パラメーターは
場合によって基板の格子パラメーターに一致しないので
、堆積物中に蓄積された弾性エネルギーが放出される。
これらの転位、は堆積物の厚み方向に広がり、これを完
全に除去することは実際には不可１ｍである。
第２の成長モードは島状核形成メカニズムに由来し、こ
のメカニズムによると、最初に基板の表面、−ｍには欠
陥出現部位に原子のクラスターが形成される。これらの
クラスターのうちで臨界的種晶寸法に達したものは成長
して凝縮相の島を形成する。これらの島が結合すると合
体して膜を形成し、このような膜は所定の厚さに達しな
いと実際に連続的にならない、この型の成長は、堆積物
の原子間の結合エネルギーが堆積物の原子と基板の原子
との間の結合エネルギーよりも大きい場合に観察される
。このような現象は、絶縁基板上に金属又は半導体の膜
を堆積する場合にしばしば生じる。これらの膜に見られ
る第１の欠陥は転位線（上記と同ｒＡ）であり、格子の
不一致により機械的エネルギーが放出され、第２の欠陥
は双晶であり、特定の成長メカニズムの結果として僅か
なずれを許容するように隔間の結合部に発生する。これ
らの双晶は膜と共に成長し、従ってこれを除去すること
は非常に困難である。こうして、サファイア基板上のシ
リコンへテロエピタキシーについて報告された最初の文
献から２５有余年を経てなお、多くの双晶を含むエピタ
キシー材料に甘んじており、該当材料からデバイスを作
成する技術はその劣悪な結晶品質に合わせなければなら
なかった。特にイオンインブランテーイヨンを使用する
場合、熱アニーリング中に面欠陥の上にインプランテー
ションの点欠陥が重なり、こうした点欠陥は回復できな
いので、イオンインプランテーイヨンを使用することは
不可能である。
最後に、観察される第３の成長モードは上記２つのモー
ドの組み合わせであり、即ち数個の単層の上に二次元で
成長が開始（上記の前者の例）し、次に上記の後者のメ
カニズムに従って島が出現し始める。これらの島は合体
し、連続的な膜を形成する。前記２例と同様に、欠陥は
転位線及び双晶から構成される。堆積の厚さを妥当な範
囲に維持しようとする場合、アニヒレーション（逆方向
のＢｕｒｇｅｒｓベクトルの２つの転位の交差）以外の
手段ではこれらの欠陥を除去することはできず、従って
、このような欠陥を除去することは非常に困難である。
第１図は、基板１上に堆積されたエピタキシーＣＭＥ薄
層が破線で示すような転位又は双晶面を有する状態を示
す。
成長モードに固有の上記欠陥に加えて、基板と堆積物と
の膨張率が一致することは極めて稀であるため、冷却時
には堆積物に応力が加えられ、これによっても欠陥が生
じる。この冷却工程は他の転位及びスベリ現象を生じる
可能性があり、その結果、積層欠陥を形成しかねない。
本発明の方法は、上記の欠陥の大部分の伝播を阻止する
ことができ、従って、実際上完全な結晶品質の薄層を得
ることができる１本発明の方法は、アモルファス又は多
結晶誘電材料により絶縁された単結晶層のスタックを得
るためにも使用することができる。
免胛ユ里力 従って、本発明は化学蒸着による結晶成長を通して半導
体材料の薄い単結晶層を作成する方法に係り、場合によ
って得ようとする薄層の半導体材料と異なる化学組成を
有する少なくと１種の種晶から成長を開始し、前記半導
体材料と異なる２種の材料から形成される２つの閉じ込
め層の間に配Ｔされたスペース内に成長を局限し、これ
らの閉じ込め材料の露出表面に半導体材料の核形成及び
堆積のいずれも生じないようにし、２つの閉じ込め層の
間の間隔は得ようとする単結晶１層の厚さを規定するよ
うに遷択する。
本発明の種々の目的及び特徴は、添付図面に関する以下
の具体的な説明により明示される。
λ体重 本発明の方法は、得ようとする薄層内の結晶成長通路に
、第１図について上述した欠陥の成長を阻止する構造又
は「ネック」を挿入することから成る。
第２図及び第３図は、本発明の基本的方法を概略的に示
す、この方法によると、第２図に示した型の構造が作成
される。この構造は主に、２つの層２０及び４０の面３
６及び３７により画成されるスペース３０から構成され
る。２つの１！１２Ｇ及び４０は、使用される堆積条件
に鑑みて成長させるべき半導体材料の堆積物がその上に
観察されないような材料から作成される。スペース３０
の底部には、半導体材料（例えば基板）の一部又は種晶
３８が配置される。
より厳密には、第２図の具体例によるとＪ’１２０及び
４０を基板１上に作成する０次に種晶３８を、［２０の
表面３６の面よりも下に配置された基板１の一部とする
。
第３図に示すように、このような条件でスペース３０内
に形成された半導体材料の選択的エピタキシーは、種晶
３８の上に半導体材料の単結晶を成長させる。この成長
はキャビティ３５を埋めるまで種晶３８の面に対して垂
直（鉛直）に進行し、その後、スペース３０内を横方向
（水平）に進行する。
エピタキシャル成長した半導体材料が基板１の材料と異
なる場合、第３図に示すようにエピタキシャル成長はま
ず最初にキャビティ３５内で鉛直方向に進み、その後、
誘電バンド２０及び４０の間に横方向に進む、こうして
、鉛直方向成長段階（ヘテロエピタキシー）の間に発生
する欠陥は、横方向成長段階の間に誘電層２０及び４０
により阻止される。
他方、横方向成長時にプロセスはホモエピタキシャルに
なるので、この横方向成長段階の間に新たな欠陥は生じ
ない、欠陥は一旦阻止されると、薄層から決定的に消滅
する。実際に、キャビティ３５は欠陥のトラップを構成
する。
更に、ホモエピタキシー（例えばＳｉ上のＳｉ、ＧａＡ
ｓ上のＧａＡｓ又はＩｎＰ上のＩｎＰ）の場合、本発明
の横方向エピタキシー法は、非単結晶誘電層により分離
された単結晶薄層のスタックを簡単に作成することがで
きる。
しかしながら、第２図及び第３図に示すように、閉じ込
め層２０及び４０の表面３６及び３７上に堆積しないよ
うな条件（選択的堆積条件）が与えられない限り、結晶
成長は横方向に行われ得ない、即ち、基板がシリコンか
ら形成され、閉じ込め層がシリカから形成され、Ｓ　ｉ
　１１４又は５ｉｌｌｚＣＩｚからシリコンを堆積する
場合、上記条件を満足するように種々の堆積パラメータ
ー（温度、Ｓ　ｉ　１１４及びＨＣＩの分圧等）を調整
することは可能であり、選択的エピタキシャル条件（例
えば５ｏｌｉｄ　５ｔａｔｅ　Ｔｅｃｈｎｏｌｏ　　、
＾ｕｇｕｓｔ１９８５、　ｐｐ、　１４１に所収のＢＯ
ＲＬＡＮＤ及び［１ＲＯＷＬＥＹの論ｒｉａｌｓ、　Ｔ
ｏｋｙｏ　１９８６．　ｐ、　７１３に所収のＫＡＲＡ
ｌ’ＩＰＥＲｆＳ他の論文を参照）のためにシリカ上に
多結晶Ｓｉを堆積することなく横方向エピタキシャル成
長が観察される。
■−■化合物、特にＧａＡｓについては、堆積選択性を
得るためにはやや過飽和条件で熱力学的平衡に近い状態
に達することが可能な方法を使用すると好適である。ち
なみに、塩化物を使用して化学蒸着エピタキシー又は気
相エピタキシー（ＶＰＥ）による方法がこの型の条件で
操作・可能である。この方法は一方で気体源としてＨ２
に希釈した＾５ｃＩｓを使用し、他方で固体源としてＧ
ａを使用する。操作は、Ｇａ源の温度が例えば８００℃
程度であり、操作が行われるサンプルがこれよりも低い
温度（６５０〜７００℃程度）に維持されるような炉で
実施され、従って、やや過飽和条件が得られる。
ＩｎＰについては、操作は気体源として１１□中のＰＲ
。
及びｌ１ｃｌ及び固体源としてＩｎを使用して実施され
る。上記と同様に、サンプルを約７００℃の温度に置き
、Ｉｎ源をこれよりも高い温度に加熱する。
上記パラメーターを、使用すると、基板の露出結晶部分
（低い核形成バリアを有する表面）に選択的核形成が得
られる６次に、これらの同一の露出部分に堆積が観察さ
れ、より高い核形成バリアを有する異質の表面（例えば
誘電表面、及びタングステン表面のような金属表面）に
堆積は観察されない。
ＧａＡｓ及び５ｉ０２及びＩｎＰ及び５ｉｆ２の間のこ
のデポジションの選択性の一例は、例えば５ＰＩＥ、Ｖ
ｏｌ、６５１゜Ｉｎｔｅ　ｒａｔｅｄ　Ｏｔｉｃａｌ　
Ｃ１ｒｃｕｉｔ　Ｅｎ　１ｎｅｅｒｉｎ　　ＩＩＩ（１
９８６）ｊｐ、フ５に記載のＭ　、　ＥＲＭ＾Ｎ他の最
近の論文に記述されている。
ここではＧａＡｓ及びＩｎＰを例にとって説明したが、
気体源＾＄１１１、Ｐｌｌ、及び１１２中１１ＣＩ並び
に固体源Ｇａ及びＩｎを使用して、やはり軽い超飽和状
態の熱力学平衡に近い状態を樹立しながら、三元合金又
は四元合金（ＧａｌｎＡｓＰ）を選択的にデポジットさ
せることも可能である。
（やはりＩＩＩ−Ｖ化合物に関して）大気圧下で且つ熱
力学平衡から極めて遠い状態で行われるデポジション方
法、例えばＭＯＣＶＤ（ｍｅｔａｌ　ｏｒｇａｎｉｃ　
ｃｈｅｍｉ−ｅａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏ
ｎ）のような方法を使用すれば、基板１の露出した核形
成面上に単結晶半導体材料３４がデポジットし、異質面
（誘電性又は金属面）２０．２１上に多結晶材料３０．
３１がデポジットする。この状態を第４図に示した。（
Ｒ，＾ＺＯＵＬＡＹ他著。
Ｊｏｕｒｎａｌ　ｏｆ　Ｃｒ　５ｔａｌ　Ｇｒｏｕ＋ｔ
ｈ、５５，１９８１．ｐｉｕ２２９参照）。
このＭＯＣＶＤ法では、化合物ＩＩＩ源は金属有機化合
物（トリメチルガリウム、トリエチルガリウム、トリメ
チルインジウム、トリエチルインジウム等）であり、化
合物Ｖ源は水素化物（Δ５ｌｌ＝、Ｐｌ＋、等）である
。また、条件によっては、大気圧下で操作すると、幅４
０マイクロメートル未満のシリカ又はタングステンバン
ドを用いることによって成る程度の選択性が得られるが
、この方法は制約が多く使用が難しい（Ｋ、ＹＡＭ＾Ｇ
ｔｌＣＨＩ他著、η肚匣■」匹■旦０「　八　　　１ｉ
ｅｄ　　Ｐｂ　　５ｉｃｓ、ｖｏｌ、２４．Ｎｏ、１２
．１９８５．ｐ、１６６６参照）。
これに対し、Ｋ、ＫＡＭＯＮ他の最近の論文（Ｊｏｕｒ
ｎａｌｏｆ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ、７３．１
９８５７３）によれば、減圧下（Ｈｇ塔で１０ｍｍ）で
ＭＯＣＶＤ法を用いて操作した場合にも、露出（００１
）ＧａＡｓ面と２５０℃でプラズマＣＶＤによりデポジ
ットさせた窒化ケイ素フィルム（ＳｉＮｘ）との間に極
めて明確なデポジション選択性が得られることが判明し
た。使用された方法（ＭＯＣＶＤ）は熱力学平衡とは関
係ないが、使用された減圧下ではトリメチルガリウム（
又はトリメチルインジウム）の分解生成物が誘電性表面
でより良く拡散するために前述のごとき選択性が得られ
るのである。
また、ガリウム又はインジウムの金属有機化合物（トリ
メチルガリウム又はトリメチルインジウム等）を用いて
分子線エピタキシー（ＭＢＥ）法で操作した場合にも、
熱力学平衡とはほど遠いにも拘わらず同じようなデポジ
ション選択性が得られる。
これもやはり、周囲の圧力が低いと誘電面上での表面拡
散性が増加するためと考えられる（例えばＥ。
ＴＯＫｔｌ［ＴＳＵ他著、Ｊｏｕｒｎａｌ　ｏｒ＾　ｔ
ｉｅｄ　Ｐｈ　５ｉｃｓ、５５゜１９８４１ｐ、３１６
３参照）。
要約すれば、種々のＩＩＩ−Ｖ化合物（ＧａＡｓ、Ｉｎ
Ｐ、Ｇａ　Ｉｎ　Ａｓ、　Ｇａ　Ｉｎ　Ａｓ　Ｐ等）の
選択的エピタキシーは幾つかの異なる方法、即ち １、クロライド法による気相エピタキシー（ｖａｐｏｒ
ｐｈａｓｅ　ｅｐｉｔａｘｙ＝ＶＰＥ）、２、低圧全屈
有機化合物化学蒸着（Ｌｏｗ　ｐｒｅｓｓｕｒｅｍｅｔ
ａｌ　ｏｒｇａｎｉｃ　ｃｈｅｎ＋１ｃａｌ　ｖａｐｏ
ｒ　ｄｅｐｏｓｉｔｉｏｎ＝ＬＰ。
ＭＯＣＶＤ）、 ３、金属有機化合物分子線エピタキシー（ｍｅｔａｌｏ
ｒＦｉａｎｉｃ　ｍｏｌｅｃｕｌａｒ　ｂｅａｍ　ｅｐ
ｉｔａｘｙ＝ＭＯＭＩＩＥ）によって制御することがで
きる。
また、大気圧ＭＯＣＶＤ法は、誘電層上に連続的多結晶
層をデポジットさせ、且つ単結晶質である基板の露出面
上に単結晶層をデポジットさせることができる。
以上の説明から明らかなように、ホモエピタキシー（又
は同じ格子パラメータをもつ化合物のヘテロエピタキシ
ー）によって、誘電層で絶縁された複数の単結晶ＩＩＩ
−Ｖ層のｒ！１重体を最初に形成することができる。
しかしながら、前述のごとく、本発明の方法の主な利点
は面欠陥のないヘテロエピタキシャル構造を形成すると
いう点にある。
そこで、第５図から第１８図に基づいて、本発明の方法
の実施態様を具体的に述べることにする。
この具体例の方法はシリコン基板上にＩＩＩ−Ｖ化合物
の単結晶薄層を形成するための方法である。
第１ステップでは第５図に示すように、例えばシリコン
（ケイ素）を用いて配向（１００）又は（１１０）且つ
直径４又は５インチのウェーハ１を形成する。
第２ステップでは第６図に示すように、例えば基板１の
上表面の熱酸化によって得られる誘電性材料５ｉ０２の
層２を形成する。
第７図の第３ステップでは、層２に例えば互いに平行な
バンド状の孔２３．２４からなるシステムを設けて、基
板が誘電バンド２０．２１の間でこれらの孔により露出
されるようにする。孔２３．２４の幅は例えば０．５〜
数マイクロメートルにし得、間隔２０．２１は数マイク
ロメートル−数百マイクロメートルにし得る。基板の上
方平面における露出基板バンドの配向は、後で使用され
る選択的デポジション条件に鑑みて、側方成長小面（ｌ
ａｔｅｒａｌ　ｇｒｏｕ＋ｔｈｆａｃｅｔ）が限定的に
ならないように行う。
第４ステップ（第８図）では、選択的エピタキシー（例
えば大気圧下９５０℃でＳ　ｉ　ＩＩ　、とＨ２との混
合物を使用）により孔２３．２４部分の露出した基板上
で単結晶シリコンを成長させ、且つ誘電バンド２０．２
１上で多結晶シリコンを成長させる。このアセンブリを
自然に（バンド２０．２１での成長より孔２３．２４部
分の単結晶成長の方が速い）、又は孔２３．２４部分で
予め選択的デポジションを行うことによって平面化（プ
レーナ化）する。
第５ステップでは、先に形成したシリコンデポジットを
熱酸化処理する。別の方法として、ＳｉＯ□のような誘
電層４又は後の操作に鑑みてより好ましいＳｉ：ｔＬの
ような誘電層を当業者に公知の方法によってデポジット
させてもよい。
但し、好ましくは、よりアブラプト（ａｂｒｕｐｔ）と
みなされるサーマルシリコンのＩＩＩＶ半導体界面が得
られるように、熱酸化を行う、その結果、第９図に示す
ような構造が得られる。
第６ステップでは、熱酸化物Ｎ４の上に窒化ケイ素Ｓｉ
Ｊ、の薄層６をデポジットさせる。この薄層６はシリコ
ンの酸化をブロックする必要がある場合にこのブロッキ
ング作用を果たすことになる。
第７ステップでは、エツチングによって５ｉＪ−Ｊ１６
及びサーマルシリカ層４に孔６３を設ける。これらの孔
は単結晶シリコンまで到達するように第３ステップの孔
と同じ間隔で形成する。その結果第１０図に示すような
構造が得られる。
第８ステップでは、先に露出させたシリコンをバンド６
３の中央領域で酸化させる。その結果、第１１図に示す
ように局所的酸化状態が得られる（ｔｏｃｏｓタイプの
方法）、この局所的酸化は第１１図に示すように材料の
体積を増加させる効果がある。
ここで留意すべきこととして、第７ステップの前には非
酸化性材料（例えばＳｉＪ＜）をデポジットし得ると述
べた。従って、化学的侵食を行う第７ステップはＮ６で
も実施されるため、層４が酸化の間保護される（局所的
ＬＯＣＯＳタイプの酸化）。
第９ステップでは、エツチングによって別のバンドシス
テムを層４に設ける。これらのバンドは多結晶半導体３
０．３１につながる孔４３．４４によって分離される。
これらのバンドは先に形成したバンドに対してズレをも
つように形成し、このズレの値は数ミクロン−数百ミク
ロンにし得る。これらのバンドは、第３ステップで形成
したバンドシステムに対しては調心的にする。
第１０ステップでは、このようにして形成した孔４３．
４４を介して、当業者に公知の試薬により多結晶シリコ
ンを侵食する。多結晶シリコンを除去した後でもこの侵
食処理を続けて、単結晶材料中に凹部３５を形成する。
この凹部の底３８は第１誘電層２０の上方平面より下に
位置するようにする。このようにすれば、予備的鉛直成
長ステ・ノブが必然的に側方成長ステップの前に行われ
るからである。
また、局所的酸化を行う第８ステ・ノブを先に実施した
のは、この予備的鉛直成長ステ・ノブを有利に行うため
である。即ち、前記キャビティがアモルファスシリカ（
Ｓｉｎ２）で形成されるため、このキャビティの側面Ｆ
からヘテロエピタキシャル側方成長が起こることはあり
得ない、このようにして第１２図の構造が得られる。
第１１ステップでは、選択的デポジション及びエピタキ
シーを用いて前述の条件（ＶＰＥ、　ＬＰ、ＭＯＣＶＤ
、ＭＯＭＩＩＥ）下で前記キャビティ３０及び３５を埋
める。第１３図に示すように、この充填操作は先ずキャ
ビテイ３５に関して鉛直方向に行う、基板１の単結晶シ
リコンと薄層（例えばＩＩＩＶ化合物）との間の界面に
生じる欠陥はこの鉛直成長の間に広がって誘電層２０．
２１又は４に到達しそこでブロックされる。キャビティ
３５が埋められると、成長は第１４図に示すように側方
以外では生起しないが、導入される蒸気分子が同じ種類
の種晶に遭遇するため、ホモエピタキシャル成長は生じ
る。その結果、スペース３０内の層は成長し続けること
ができ、欠陥は誘電層２ｏ、２１又は４によってブロッ
クされた状態を維持する。従って、単結晶薄層が第１５
図に示すように２つのサーマルシリカバンドの間に欠陥
を発生させずに成長したことになる。
第１２ステップでは孔４３．４４部分で（例えば局所的
侵食により）半導体材料を平面化し且つ誘電層４を侵食
し且つ除去してスペース３０内に平らな半導体材料層を
得る。
但し、この場合は問題が生じ得る。即ち、第１５図の平
面と共に任意の角度（図示のように９０℃とは異なる）
の二面体を構成する平面に発生したこれらの欠陥が、側
方成長中に薄層内に伝搬し得るという問題である。この
状態は第１６図、第１７図及び第１８図に示した。第１
６図は第１５図の一部分を示している。側方成長によっ
て得られたデポジットは上方シリカ層４の孔の位置で（
例えばＩＩＩ−Ｖ化合物半導体のデポジションの場合に
はＣＦ、タイプのプラズマ中で侵食することによって）
平面化されており、次いで上方シリカ層４が除去されて
いる（第１２ステップ）、従って、ここではサーマルシ
リカ薄層２０を介して基板から絶縁された（端部７１及
び７２は除く）単結品薄Ｊ？！！７０が形成されている
。このアセンブリはシリコン基板によって支持されてい
る。
第１７図は第１６図のアセンブリを斜視図で示している
。但し、この場合は誘電性の高い材料からなる核形成側
方バンド７１及び７２のエツチングによって薄層が基板
から完全に絶縁されている。第１８図は第１７図の線昌
に沿った断面図を示している。この図では第１６図の平
面と共に任意の角度の二面体を構成する平面に発生した
欠陥ＤＥＦが側方成長の間に伝搬している。この断面図
の欠陥は、前記二面体のヒンジ部分が第１６図の平面と
基板の上方配向平面との交差によって形成される場合に
、簡略化のために示したものである。
本発明はまた、これらの欠陥を除去する方法を提供する
ことによって前記欠点を解消することができる。この方
法は、本発明の方法に関する以下の説明から明らかにさ
れよう。
前述の第１２ステップを実施したら、第１３ステップを
行う、このステップでは第１９図に斜視図で示すように
、単結晶薄層１７上に誘電層８（ＳｉＯｚ、５ｉ３Ｎ−
等）を再びデポジットさせる。第２０図はこのようにし
て得られた構造の断面を示している。この絶縁層の厚み
は例えば５．１０−２ミクロン−数ミクロンが普通であ
る。
第１４ステップでは第２１図に示すように、エツチング
によって前記誘電層に孔８３を設ける。この孔は欠陥の
成長面のトレース（デポジットの上方面における）と平
行に配向する。特定具体例では、この孔システム８３の
配向を第３ステップで形成した孔システム２３．２４と
直交するように行う、但し、欠陥の性質及び対称性に応
じて、後者のバンドシステムは前者のバンドシステム（
第３ステップのシステム）に対して６０°又は１２０°
の角度で配向し得、又は任意の配向で配置し得る。重要
なことは、閉じ込め面の１つに存在する欠陥が孔８３の
バンド状領域の大きい方の辺と平行になることである。
得られたバンドの幅及び相互間隔は第３ステップ又は第
９ステップでバンドを形成するのに使用した値とほぼ同
じ値にし得る。これらのバンドの長さは第１１ステップ
で形成した薄層の側方長さとほぼ同じであり、数百ミク
ロンに達し得る。第２２図は第２１図の状態を断面図で
示している。
第１５ステップでは、欠陥のある即ち双晶性の単結晶材
料フ０を先に形成した孔８３を介して侵食する。
その結果、第１１ステップの前の状態に類似した状態が
得られる（第２３図参照）。
第１６ステップでは第２４図に示すように、双晶薄層７
０材料の大部分を除去した後で残った種晶７５及び７６
を用いて、選択的エピタキシー条件（ＩＩＩＶ化合物の
場合はＶｒ’Ｅ、　ＬＰ、ＭＯＣＶＤ、　ＭＯＭＢＥ）
下テホモエビタキシャル薄層を再び成長させる。このス
テップは第１１ステップと類似しているが、この場合の
成長は第１１ステップの成長の方向に対して角度をもっ
た方向で行う、より特定的には、成長前線（ｇｒｏｗｔ
ｈ　ｆｒｏｎｔ）が閉じ込め層のうち１つの閉じ込め層
の面の１つに存在する欠陥の平面のトレースとほぼ平行
になるようにする。
第１７ステップでは第２５図に示すように、第１５ステ
ップでエツチング処理された部分を埋めて、上方誘電層
の孔８３も充填する。これらの孔が大きすぎる場合には
、補助ステップを使用する。これらの補助ステップにつ
いては後で説明する。
第１８ステップでは単結晶薄層を（化学的侵食、プラズ
マ又は局部的酸化によって）平面化した後で、上方誘電
層８にバンド８５．８６を設け、依然として双晶状態の
領域７５及び７６を露出させる。その結果第２６図のよ
うな状態が得られる。
第１９ステップでは欠陥材料からなる領域７５及び７６
を化学侵食によって除去し、且つ（必要であれば）上方
誘電層８を除去して、サーマルシリカ支持体２０上に指
数付けした欠陥のない単結晶ＷＪ層（例えばＩ　Ｉ　ｉ
Ｖ化合物）の規則的ブロック９を得る。これらのブロッ
クの大きさく数１０”ｘ数１０２１１１２であり得る）
は稚々の技術的ステップを行う時に使用者によって選択
される。このようにして得られる構造を第２７図に示し
た。ここで留意すべきこととして、欠陥を除去する操作
はこれらの欠陥の成長対称性に応じて行い得る。
次に第２８図から第３４図に基づいて本発明方法の変形
例を説明する。
第１段階で単結晶質基板１の上に誘電性材料層２を形成
し、次に第２段階で該層をエツチングしてバンド２１．
２０を形成する。これらのバンドは開孔２４によって分
離されている。得られた構造を第２８図に示す。
第２９図に示す第３段階では、後で垂直成長ステップを
導入できまた過度に厚いシリカ（または別の任意の誘電
体）層の使用を避けるために開孔２４の場所で下部基板
１に（当業者に公知の方法で）溝２９をエツチングする
。しかしながら、第２８図に示すような初期構造を形成
するだけでもよく、垂直成長ステップを導入するために
該初期構造で十分であることに注目されたい。
第３０図に示す第４段階では、垂直成長ステップを導入
するために先の段階で開設した溝２９を選択的エピタキ
シィ条件下（Ｉ［［−Ｖ族化合物に対するＶＰＥ、　Ｌ
Ｐ、ＭＯＣＶＤ、　ＭＯＭＢＥ）４：充填する。　垂直
成長ステップ中に種々の界面から面欠陥が発生する。
第３１図に示す第５段階では、標準条件下で（例えば■
−■族化合物の場合は常圧ＭＯＣＶＤ）、先の構造の上
に薄層３１をデポジットする。この層３１は単結晶質部
３９の上では単結晶質（但し欠陥性）であり、誘電体の
上で多結晶質（３０，３１）であろう、また、得られた
構造が平面構造である。
第３２図に示す第６段階では、当業者に公知の手段を用
い先の１１造の上に絶縁性または非絶縁性の薄層４（Ｓ
ｉＯ□、５ｉＪ１等）をデポジットする。
第３３図に示す第７段階では、この絶縁材中に第２のバ
ンド系４１をエツチングする。これらは先のバンド系（
２４）に対して数μから数１００μ程度ずれて対称に配
置されている。ｒ＋ｉ孔（４１）は多結晶質材料デポジ
ットゾーン（３１）に達する。第５段階では第１誘電体
にデポジットした多結晶質層（３１）をこれらの開孔か
ら攻撃し多結晶質種晶３９を露出させる。
第３４図に示す第８段階では、先の段階で露出させた種
晶３９を出発点とし選択的エピタキシィによって単結晶
質（任意に■−■族）薄層ストリップを側方に再成長さ
せる。第３４図によれば欠陥の拡大は層４の下部平面で
阻止される。
上記の方法を用いまた必要に応じて任意に半導体層のプ
レーナ化及び誘電体４２の攻撃を行なう第９段階を用い
た後に、基板とは異なる性質をもち面欠陥を全くもたな
い単結晶買手導体の均一層７０が得られる。
更に、前記の側方成長段階中に阻止できなかった欠陥を
除去するために、先に記載した方法の第１７図から第２
７図に対応する第１３段階から第１９段階を行なうこと
も可能である。全ての方向（ｏｒｉｅｎｔａｔ　１ｏｎ
）で面欠陥を除去するためには前記の第１３段階から第
１９段階までの処理を必要に応じて３回またはそれ以上
繰り返してもよい。
従って、本発明は、 （ｉ＞成長がＣＶＤを用いて行なわれる。
（ｉｉ）成長の始めに、露出した種晶より高い核形成障
壁をもち且つＣＶＤ成長によって形成させるべき薄膜と
同じ高さの核形成障壁をもつ任意に異なる材料から成る
２つの平面に溝を開設する。
（ｉｉｉ）成長は、まず面欠陥を発達させる垂直ステッ
プから開始され、次に面欠陥を阻止する側方成長ステッ
プが続く。
薄膜が上方に過度に成長することを阻止し得る本発明方
法の改良によれば、第１４図に基づいて説明した第１１
段階における成長が開孔４３，４４に到達したときに半
導体のデポジションを停止する。その結果、第３８図の
タイプの構造が得られる。
第３９図に示す第１付加段階では、必要に応じて下部９
２０．２１をマスキングして上部シリコン層４を除去す
る。
第４０図に示す第２付加段階では、例えばスピナー（光
感受性樹脂堆積装置）で形成されるポリイミドタイプの
デポジット層及び必要に応じて「工・ンチバック」処理
を用いて構造を「プレーナ化」する。
第４１図に示す第３付加段階では、前記のごとくプレー
ナ化した構造の上に、（例えば）２５０℃のプラズマで
アンストする５ｉ１１４＋Ｍ２ｏの熱分解によって酸化
物（Ｓ　ｉ　Ｏ２）または窒化物（ＳｉＪ＜）の層９０
を低温デポジット（ＬＴＯ）する。
第４付加段階では、前記の第１０段階または第１５段階
で得られた構造と同様の構造を得るために前記シリコン
酸化物または窒化物の層９０に開孔９３を開設する。こ
のシリコン酸化物層の開化は熱分解シリカバンド間の空
のバンドの正確な充填（２つの結晶化面の接合を得るた
めに垂直方向にはみださない充填）に適している。第５
付加段階では、適当な溶媒でポリイミドを溶解し第４２
図に示すように第１１段階で説明した側方成長を繰り返
す。
これらの種々の段階を第１７段階に対する付加段階とし
て計画してもよい。
これらの付加段階は、スペース３０が（過大な）面精及
び（過小な）厚さをもち成長ガスを通過させるのに比戟
的大きい寸法の開孔（４３，４４）を要するときに有利
である。
次に第４３図から第５０図に基づいて本発明方法の別の
変形例を説明する。
この変形例では第４３図に示すような単結晶質基板１を
使用する。この基板１の上に、誘電性材料の均一層２、
及び誘電体２と（後述する）層３００の構成材料との双
方に対してすぐれた化学的攻撃選択性をもつ材料の均一
層２００を順次デポジットする。
この状態を第４４図に概略的に示す。
次に第４５図に示すように、前記の２つの上部層にバン
ド系２０１．２０２をエツチングする。これらのバンド
２０１．２０２は単結晶質基板１を定期的に露出させる
（１（３，１７）、これらのバンド２０１．２０２の幅
は典型的には０．５μ〜数μの範囲であり、２つのバン
ド間のスペース２１０，２２０，２３０または２０，２
１．２２は数μ〜数１００μの範囲である。
基板と異なる性質をもつ半導体材料１０．１１が得られ
るようにバンド２０１，２０２は選択的デポジション及
びエピタキシィ条件下にＣＶＤで充填される。
材ｆ’ＨＯ，１１は第４６図に示すような欠陥をもつ単
結晶質薄層である。
次に第４７図に示すように前記構造の上に、材料２００
に対してずぐれた化学的攻撃選択性をもちまた「親」気
相に対して基板の上部配向面及び半導体材料１０．１１
よりも高い核形成障壁をもつ材料の均−Ｑ　３００をデ
ポジットする。言い替えると、この材′ｆ７３００（及
び誘電体２）は使用条件下に、基板及び作製所望の半導
体材料の単結晶賛露出面の上に選択的デポジット層を形
成し得る。
次にバンド２０１．２０２と同様の幅をもち数μ〜数１
００μの間隔で離間したバンド３０１．３０２をこのデ
ボジッｌ−１３００に開設する。これらのバンド３０１
．３０２はその中央領域で単結晶質半導体材料１０．１
１に重なるストリップ３１０，３２０を形成する。これ
らの開孔３０１，３０２から材料２００を攻撃しストリ
ップ２１０゜２２０．２３０を溶解する。第４８図に概
略的に示すこの状態では単結晶質半導体材料１０．１１
の種晶１８，１９が露出する。
次に第４９図に示すように、選択的デポジション及びエ
ピタキシィの条件下のＣＶＤによって種晶１８゜１９か
ら半導体材料薄層１７０，１８０，１９０を成長させる
。
前記と全く同様に、面欠陥の拡大はストリップ３１０゜
３２０の下部表面３７によって阻止され、従って半導体
材料薄層は優れた結晶品質をもつ。
ａｔ＆に第５０図に示すように、窓３０１．３０２の局
部攻撃によってブレーナ化し層３００を研摩し欠陥バン
ドｔｏ、ｔｔの除去によって絶縁した後に、異なる作置
の単結晶質薄層（例えばＳｉ）の上に設けられた半導体
材料（ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、、、）から成る面
欠陥のない単結晶質薄層が得られる。薄層と基板との間
の電気絶縁は誘電性材料層２０，２１．２２によって行
なわれる。
次に第５１図から第５３図に基づいて本発明方法の別の
変形例を説明する。この変形例では、方法を一般方法の
第１段階、第２段階及び第３段階から開始し以下の段階
を続ける。
（ａ）誘電体及び（後述する）層３００の双方に対して
すぐれた化学的攻撃選択性をもつ材料の均一層２００を
デポジットする。この層２００は、アモルファスシリコ
ン、誘電体、金属またはポリイミドまたはその他の等価
の材料から成り得る。
（ｂ）前記層にバンド系をエツチングし、第１バンド系
のエツチングによって得られたフリースペースで基板を
露出さぜる。この状態を第５１図に示す。
層２００に設けられた開孔群が第１開孔群よりも狭い幅
をもち該第１開孔群の中央に対称配置されていることが
理解されよう。
（ｃ）前記構造の上に、材料２００に対してずぐれた化
学的攻撃ｉ１ｆ択性をもち更に「親」気相に対して基板
及び作製所望の半導体の主結晶面よりも高い核形成障壁
をもつ材料から成る均一層３００を再度デポジットする
。この状態を第５２図に概略的に示す。
この状態以後は一般方法の第９段階及び第１０段Ｒ？を
繰り返す、一般方法の第１０段階に従って層２００を溶
解し、一般方法の第１１段階に従って選択的エピタキシ
ィ条件下のＣＶＤを用い、基板の上面から成る種晶から
所望の半導体材料薄層を再度成長させる（第５３図参照
）。
第５４図の具体例によれば、上記方法を反復することに
よって、上記方法で得られた構造の上に同様の第２構造
、第３構造１１１１、等を順次形成することが可能であ
る。また、単結晶買手導体薄層と絶縁基板との交互構造
を得ることが可能である。
これらの薄層は種々の基板（例えばシリコン）の上の同
じ単結晶質半導体材料（例えばＧａＡｓまたはＩｎｌ’
）から構成されてもよいが、互いに異なる種類の薄層を
形成し得ることも明らかであろう。非限定例として例え
ば、基板１をシリコン、層へをガリウムひ素（ＧａＡｓ
）、層Ｂをインジウムリン（ＩｎＰ＞、層Ｃをインジウ
ムアンチモン（ｉｎｓｂ）から形成してもよい。
第５４図では３つの単結晶質薄層が同じく単結晶質の基
板の上に積層されている。この積層を継続し第５４図と
は若干異なる最終構造を形成し得ることも明らかであろ
う。即ち、絶縁体の上に半導体バンド系を形成し種晶ゾ
ーンを上下に重ね合わせて設けてもよくまたはずらして
設けてもよい。
出発基板及び各半導体レベルに順次に能動要素を形成す
ることによって三次元集積回路が得られる。ＣＶＤプロ
セスでは比較的低温が使用されるのでレベルｊの回路は
形成及び加工済みのレベルｊ−１回路を損傷しないで形
成され得る。
上記の記載において側方成長による３層の閉込めは、種
々のく任意に酸化し）ホトエツチングされたデポジット
層によって行なわれた。
これらの種々のデポジット層の機能は、閉込め表面の形
成ベースを与えることであった。しかしながら、その他
の任意の処理及び一連処理を使用して、「親」気相を種
晶ゾーンにアクセスさせ且つ種晶ゾーンからの単結晶成
長を閉込めることが可能な明方チャネルを形成し得るこ
とも理解されよう。
従って、第３５図から第３７図は、閉込め表面を形成す
るための若干異なる方法を提案する。この方法によれば
、誘電体５０１を予めデポジットしこの誘電体にバンド
をエツチングした後に（第３５図）、基板１に局在エピ
タキシャル層５００（ホモエピタキシィまたはへテロエ
ピタキシィ）を成長させる。
次に、平行バンド系５０３が開設されたマスク５０２を
前記基板に配置する。このマスクは成長させるべき層よ
りも高い核形成障壁をもつ材料から形成されるかまたは
該材料で被覆されている。次に、局在エピタキシィによ
って得られた種晶５００から側方成長を行なわせる。閉
込めスペース３０の上部はマスク５０２の下部表面（５
０４）によって限定され、閉込めスペースの下部は基板
にデポジットされた誘電体によって限定される。第３６
図はこの状態を概略的に示す。
また第３７図に示すように、側面の成長速度で移動させ
ることが可能な可動マスク５０２を使用してもよい、こ
の場合、より大きい面精の層が形成できる。
本発明の方法はアモルファスまたは多結晶質の絶縁材料
の上に半導体材料の単結晶質薄層を形成するために使用
され得る。また、特殊構造（デュアルゲ−１・電界効果
トランジスタ、パーミアブルベーストランジスタ、ヘテ
ロ構造及びラテラルスーパーラティス、等）の形成に使
用できる。
従って本発明方法によれば、異なる種類の半導体を成長
させることができ、また種々の層が単結晶質でありなが
ら転位または欠陥面をもたないヘテロエピタキシャル構
造を形成することが可能である。
以上の記載が非限定例に基づく記載であることは明らか
であろう０本発明の範囲内でその他の種々の変形が可能
である。記載の数値も本発明を説明するための非限定例
である。更に、記載の半導体ベースの構造に対する使用
も本発明方法の用途の非限定例である１本発明は概して
種々の半導体ベースのいかなる構造にも使用できる。
【図面の簡単な説明】
第１図は転位及び双晶面をもつヘテロエピタキシャル成
長した半導体デバイスの説明図、第２図及び第３図は本
発明方法の具体例の概略説明図、第４図は従来技術によ
る半導体層のデポジションの例を示す説明図、第５図か
ら第１６図は本発明方法の踵々の処理段階を示す説明図
、第１７図から第２７図は本発明方法の改良された種々
の処理段階を示す説明図、第２８図から第３４図は本発
明方法の変形具体例の種々の段階を示す説明図、第３５
図から第３７図は本発明による単結晶質薄層の形成に使
用され得るシステムの説明図、第３８図から第４２図は
本発明方法の別の変形例の説明図、第４３図から第５０
図は本発明方法の別の変形例の説明図、第５１図から第
５３図は本発明方法の別の変形例の説明図、第５４図は
三次元デバイスに応用された本発明の説明図である。 １・・・・・・基板、２・・・・・・誘電性材料層、４
・・・・・・シリコン層、２０２１・・・・・・バンド
、２４・・・・・・開孔、２９・・・・・・溝。 １Ｇ−４ ＩＧ−５ ＩＧ−６ Ｆｌ（Ｉ］−７ −１３８＝ Ｕ− 一 ＦＩＧ−３３ Ｆ旧−３１＋ ＦＩＧ−３５ ｑＩ′Ｉｎ ＦＩＧ−３６ ＩＧｊ７ 手続ネ市１−Ｆ円 平成元年５月１、 発明の名称 単結晶半導体材料層及び絶縁材料層の交Ｔｊ層製造方法 補正をする賃 ＩＪｓ　ｆｌとの関係 特みり出願人 トムソン−１ごＪニス１ノ ４、代 東京都新宿区新宿１丁目 １番１４号 山］月ビル 補正命令のＩ’ｌ付　　　自　光 補１１により増加する請求項の数 杓１１１１−の対や　　　明細書 ８、補正の内容 （１）明細書中、待１求の範囲を別紙の通り補正でる；
／子「ｉフチｈ。 ２、特許請求の範囲 （１）半導体材料の薄い単結晶層を化学的蒸着によって
成長させて製造する方法であって、その化学的組成が得
られるべき薄層の半導体材料の化学的組成とは恐らく異
なる、少なくとも１つの種晶上で結晶成長を開始し、前
記成長を、前記半導体材料とは異なる２種の材料ででき
た２つの閉じ込め層の間にあるスペース内で、これらの
閉じ込め材料のＸ露面上に半導体材料が核形成も堆積も
しないように制限し、前記２つの制限層の間のスペース
が得られるべき半導体単結晶薄層の厚さを規定する製造
方法。 （２）前記スペースが、前記２つの閉じ込め層と平行又
は平行でない２つの平面に含まれる２つの面によって規
定され、前記程晶が前記２つの平面間に位置してはいな
いが前記スペースと関係しており、前記単結晶材料を、
まず、前記２つの閉じ前記単結晶材料が少なくとも閉じ
込めの近接平面若しくは近接平面のレベルに達するまで
成長させ、次に、前記成長を、前記２つの閉じ込め層間
で最初に予め規定された方向に前記平面を境界とする容
積に継続させる請求項１に記載の製造方法。 （３）前記種晶が、前記２つの閉じ込め層の材ｒ１と同
じタイプの材Ｖ（でできた少なくとも１つの導管か又は
恐らく欠陥をもつ単結晶半導体材料によってブロックさ
れた横方向開口かのいずれかによって、前記スペースと
関係する請求項２に記載の製造方法。 （４）前記単結晶材料の薄層を得た後に前記閉じ込め府
の一方に開口を設け、前記開口が、前記閉じ込め層の表
面に対応する平面のいずれか一方にある残留欠陥の平面
の１〜レースとほぼ平行な方向に向いており、前記単結
晶材料が前記２つの閉じ込め層間で一部除去され、前記
材料の少なくとも１つの種晶のみが保存され、更なる単
結晶の成長が前記２つの閉じ込め層の間で、前記閉じ込
め層の表面に対応する平面のいずれか一方内にある欠陥
が残留する平面のトレースとほぼ直角な方向に為される
請求項２に記載の製造方法。 （５）請求項１に記載の半導体基板の第１層上に単結晶
半導体材料の層を作製する方法であって、前記方法が、 ａ）前記第１絶縁材料層を単結晶半導体基板上に作製す
る第１ステップと、 ｂン前記第１Ｉｆ！、縁材料層に第１開口をエツチング
する第２ステップと、 Ｃ）前記第１開口の中と、前記エツチングステップ後に
残っている絶縁層の部分の上に半導体材料の層をＣＶＤ
によって作製する第３ステップ℃Ｌ工ｄ）前記半導体材
料層上に第２絶縁材料層を作製する第４ステップと、 ｅ）前記第２絶縁材料層に、前記半導体材料の単結晶若
しくは非単結晶部分に届く少なくとも１つの第２開口を
エツチングする第５ステップと、ｒ）前記第２絶縁材料
層で覆われていない、単結晶若しくは非単結晶部分を酸
化する第６ステップと、 ｇ）前記絶縁層に、前記半導体材料層の多結晶部分に届
く少なくとも１つの第３開口をエツチングする第７ステ
ップと、 ｈ）前記開口を通して、全ての多結晶半導体材料を除去
するように多結晶半導体材料に化学的攻♂！する第８ス
テップであって、前記攻撃方法が、前記第１絶縁材料層
の上面のレベル下方の単結晶基板に到達してエツチング
するために、前記半導体材料の全て若しくは一部をエツ
チング及び除去するように継続される前記ステップと、 １）化学的蒸着による選択的エピタキシによって、前記
第８ステップでエツチングされた１つ若しくは複数のス
ペース内に単結晶半導体材料を成長させる第９ステップ
であって、前記成長が前記第１成長方向に沿って為され
る前記ステップとから成る方法。 （６）前記第５ステップの前に非酸化材料の堆積段階が
先行し、前記第５エツチングステップが前記堆積層にも
施される請求項５に記載の方法。 （７）前記絶縁材料層を除去する第１０ステップを包含
する請求項５に記載の方法。 （８）　−構造物全体に絶縁層を作製し、次いで、前記
単結晶半導体材料層に存在し且つ前記第９ステップで得
られた欠陥をもつ単結晶半導体材料を担持する少なくと
も１つの欠陥平面の、前記閉じ込め層の一方の平面内に
ある少なくとも１つのトレースと平行な方向を向いた開
口をエツチングする第１１ステップと、 一前記開口を通して前記単結晶半導材料の主要部分に攻
撃し除去する第１２ステップと、−第１２ステップで自
由になったスペースに単結晶半導体材料を成長させる第
１３ステップとを包含する請求項５に記載の方法。 （９）前記第１３ステップに続いて、前記第１１ステッ
プで作製された絶縁材料層を除去する第１４ステップが
あり、第１１ステップで、前記単結晶半導体材Ｌ１層に
存在する他のタイプの欠陥平面の、閉じ込め平面内にあ
る他のトレースと平行な方向に向いた開口を設けるため
に前記第１１ステップ、第１２ステップ及び第１３ステ
ップを繰り返す請求項８に記載の方法。 （１０）前記第１３ステップに続いて、該構造物を覆っ
ている前記絶縁材料層を除去する第１４ステップと、得
られた前記半導体材料層における転位及び他の面欠陥を
もつ半導体材料領域を除去できる第１５エツチングステ
ップとを包含する請求項８に記載の方法。 （１１）−基板上に少なくとも１つの誘電体材料のバン
ドを作製する第１ステップと、 −他方の材料に関係する化学的攻撃の選択性を表示する
材料によって前記バンドを被覆する第２ステップと、 このように得られた装置をカプセル封じ材料で被覆する
第３ステップと、 一前記カプセル封じ材料の前記誘電体材料のバンドの頂
部のところに開口を設ける第４ステップと、 前記開口を通して化学的攻撃選択性をもつ材料を除去す
る第５ステップと。 一前記開口を通して単結晶半導体材料を泗択的に成長さ
せる第６ステップとから成る請求項１に記載の方法。 （１２）−基板上に少なくとも１つの誘電体材料のバン
ドを作製する第１ステップと、 −他方の材料に関係する化学的攻撃の選択性を表示する
中間半導体材料によって前記バンドを被覆する第２ステ
ップと、 このように得られた装置を、隣接層に関係して化学的攻
撃の選択性をもち且つ、前記蒸着相の種を前記蒸着相に
暴露される表面上に核形成も堆積もさせないカプセル封
じ材料で被覆する第３ステップと、 前記カプセル封じ材料の前記誘電体材料のバンドの頂部
のところに開口を設ける第４ステップと、 前記開口を通して前記半導体中間材料を除去する第５ス
テップと、 前記開口を通して単結晶半導体材料の開口を泗択的に成
長及びエピタキシさせる第６ステップとから成る請求項
１に記載の方法。 （１３）　　前記単結晶半導体材料の種晶の作製が、基
板上に第１閉じ込め層含堆績させ、前記閉じ込め層に少
なくとも１つの開口をエツチングし、前記基板のエツチ
ングされた部分を使用して半導体材料を；１択的に成長
させることで達成され、前記半導体材料が前記開口内で
は単結晶であり且つ前記第１閉じ込め層上では多結晶で
あり、該装置全体が少なくとも１つの開口を設けられ且
つ多結晶半導体が除去された第２閉じ込め層によって被
覆された請求項１に記載の方法。 （１４）　　前記第１閉じ込め層にある少なくとも１つ
の開口のエツチングも前記基板の深さでなされる請求項
１３に記載の方法。 （１５）　　単結晶半導体材料の種晶を、−基板上に第
１閉じ込め層を堆積し、次いで前記第１閉じ込め層及び
続いて堆積される第２閉じ込め層の材料に関係して攻撃
選択性を有する中間層を堆積し、 一前記第１１１′１し込め層及び前記中間層に少なくと
も１つの開口をエツチングし、 一前記開口内に単結晶半導体材料の種晶を前記中間層の
上部レベルまで成長させ、 −第２閉じ込め層を堆積し、 前記第２閉じ込め層に少なくとも１つの開口を設けて、
前記中間層の材料を除去することから作製する請求項１
に記載の方法。 （１６）基板上に第１閉じ込め層を作製し、前記閉じ込
め層が、基板から前記閉じ込め層の上方に得られるべき
単結晶層の厚さに対応する高さだけ延伸した単結晶半導
体材料のブロックをその中にイｎえた少なくとも１つの
開口を有しており、マスクは一方の面が前記ブロックと
接触している少なくとも１つの開口を有しており、前記
第１閉じ込め層と前記マスク面との間で前記ブロックか
ら単結晶層を成長させるように前記開口を通して半導体
材料がエピタキシされる請求項１に記載の方法。 （１７）前記マスクが前記ブロックに関係して前記閉じ
込め層の表面と平行に移動し得る請求項１６に記載の方
法。

Claims (17)

    【特許請求の範囲】
  1. （１）半導体材料の薄い単結晶層を化学的蒸着によって
    成長させて製造する方法であって、その化学的組成が得
    られるべき薄層の半導体材料の化学的組成とは恐らく異
    なる、少なくとも１つの種晶上で結晶成長を開始し、前
    記成長を、前記半導体材料とは異なる２種の材料ででき
    た２つの閉じ込め層の間にあるスペース内で、これらの
    閉じ込め材料の暴露面上に半導体材料が核形成も堆積も
    しないように制限し、前記２つの制限層の間のスペース
    が得られるべき半導体単結晶薄層の厚さを規定する製造
    方法。
  2. （２）前記スペースが、前記２つの閉じ込め層と平行又
    は平行でない２つの平面に含まれる２つの面によって規
    定され、前記種晶が前記２つの平面間に位置してはいな
    いが前記スペースと関係しており、前記単結晶材料を、
    まず、前記２つの閉じ込め層の少なくとも一方の平面と
    直角な方向に、前記単結晶材料が少なくとも閉じ込めの
    近接平面若しくは近接平面のレベルに達するまで成長さ
    せ、次に、前記成長を、前記２つの閉じ込め層間で最初
    に予め規定された方向に前記平面を境界とする容積に継
    続させる請求項１に記載の製造方法。
  3. （３）前記種晶が、前記２つの閉じ込め層の材料と同じ
    タイプの材料でできた少なくとも１つの導管か又は恐ら
    く欠陥をもつ単結晶半導体材料によってブロックされた
    横方向開口かのいずれかによつて、前記スペースと関係
    する請求項２に記載の製造方法。
  4. （４）前記単結晶材料の薄層を得た後に前記閉じ込め層
    の一方に開口を設け、前記開口が、前記閉じ込め層の表
    面に対応する平面のいずれか一方にある残留欠陥の平面
    のトレースとほぼ平行な方向に向いており、前記単結晶
    材料が前記２つの閉じ込め層間で一部除去され、前記材
    料の少なくとも１つの種晶のみが保存され、更なる単結
    晶の成長が前記２つの閉じ込め層の間で、前記閉じ込め
    層の表面に対応する平面のいずれか一方内にある欠陥が
    残留する平面のトレースとほぼ直角な方向に為される請
    求項２に記載の製造方法。
  5. （５）請求項１に記載の半導体基板の第１層上に単結晶
    半導体材料の層を作製する方法であって、前記方法が、 ａ）前記第１絶縁材料層を単結晶半導体基板上に作製す
    る第１ステップと、 ｂ）前記第１絶縁材料層に第１開口をエッチングする第
    ２ステップと、 ｃ）前記第１開口の中と、前記エッチングステップ後に
    残っている絶縁層の部分の上に半導体材料の層をＣＶＤ
    によって作製する第３ステップと、ｄ）前記半導体材料
    層上に第２絶縁材料層を作製する第４ステップと、 ｅ）前記第２絶縁材料層に、前記半導体材料の単結晶若
    しくは非単結晶部分に届く少なくとも１つの第２開口を
    エッチングする第５ステップと、ｆ）前記第２絶縁材料
    層で覆われていない、単結晶若しくは非単結晶部分を酸
    化する第６ステップと、 ｇ）前記絶縁層に、前記半導体材料層の多結晶部分に届
    く少なくとも１つの第３開口をエッチングする第７ステ
    ップと、 ｈ）前記開口を通して、全ての多結晶半導体材料を除去
    するように多結晶半導体材料に化学的攻撃する第８ステ
    ップであって、前記攻撃方法が、前記第１絶縁材料層の
    上面のレベル下方の単結晶基板に到達してエッチングす
    るために、前記半導体材料の全て若しくは一部をエッチ
    ング及び除去するように継続される前記ステップと、 ｉ）化学的蒸着による選択的エピタキシによって、前記
    第８ステップでエッチングされた１つ若しくは複数のス
    ペース内に単結晶半導体材料を成長させる第９ステップ
    であつて、前記成長が前記第１成長方向に沿って為され
    る前記ステップとから成る方法。
  6. （６）前記第５ステップの前に非酸化材料の堆積段階が
    先行し、前記第５エッチングステップが前記堆積層にも
    施される請求項５に記載の方法。
  7. （７）前記絶縁材料層を除去する第１０ステップを包含
    する請求項５に記載の方法。
  8. （８）−構造物全体に絶縁層を作製し、次いで、前記単
    結晶半導体材料層に存在し且つ前記第９ステップで得ら
    れた欠陥をもつ単結晶半導体材料を担持する少なくとも
    １つの欠陥平面の、前記閉じ込め層の一方の平面内にあ
    る少なくとも１つのトレースと平行な方向を向いた開口
    をエッチングする第１１ステップと、 −前記開口を通して前記単結晶半導材料の主要部分に攻
    撃し除去する第１２ステップと、 −第１２ステップで自由になったスペースに単結晶半導
    体材料を成長させる第１３ステップとを包含する請求項
    ５に記載の方法。
  9. （９）前記第１３ステップに続いて、前記第１１ステッ
    プで作製された絶縁材料層を除去する第１４ステップが
    あり、第１１ステップで、前記単結晶半導体材料層に存
    在する他のタイプの欠陥平面の、閉じ込め平面内にある
    他のトレースと平行な方向に向いた開口を設けるために
    前記第１１ステップ、第１２ステップ及び第１３ステッ
    プを繰り返す請求項８に記載の方法。
  10. （１０）前記第１３ステップに続いて、該構造物を覆っ
    ている前記絶縁材料層を除去する第１４ステップと、得
    られた前記半導体材料層における転位及び他の面欠陥を
    もつ半導体材料領域を除去できる第１５エッチングステ
    ップとを包含する請求項８に記載の方法。
  11. （１１）−基板上に少なくとも１つの誘電体材料のバン
    ドを作製する第１ステップと、 −他方の材料に関係する化学的攻撃の選択性を表示する
    材料によって前記バンドを被覆する第２ステップと、 −このように得られた装置をカプセル封じ材料で被覆す
    る第３ステップと、 −前記カプセル封じ材料の前記誘電体材料のバンドの頂
    部のところに開口を設ける第４ステップと、 −前記開口を通して化学的攻撃選択性をもつ材料を除去
    する第５ステップと、 −前記開口を通して単結晶半導体材料を選択的に成長さ
    せる第６ステップとから成る請求項１に記載の方法。
  12. （１２）−基板上に少なくとも１つの誘電体材料のバン
    ドを作製する第１ステップと、 −他方の材料に関係する化学的攻撃の選択性を表示する
    中間半導体材料によって前記バンドを被覆する第２ステ
    ップと、 −このように得られた装置を、隣接層に関係して化学的
    攻撃の選択性をもち且つ、前記蒸着相の種を前記蒸着相
    に暴露される表面上に核形成も堆積もさせないカプセル
    封じ材料で被覆する第３ステップと、 −前記カプセル封じ材料の前記誘電体材料のバンドの頂
    部のところに開口を設ける第４ステップと、 −前記開口を通して前記半導体中間材料を除去する第５
    ステップと、 −前記開口を通して単結晶半導体材料の開口を選択的に
    成長及びエピタキシさせる第６ステップとから成る請求
    項１に記載の方法。
  13. （１３）前記単結晶半導体材料の種晶の作製が、基板上
    に第１閉じ込め層を堆積させ、前記閉じ込め層に少なく
    とも１つの開口をエッチングし、前記基板のエッチング
    された部分を使用して半導体材料を選択的に成長させる
    ことで達成され、前記半導体材料が前記開口内では単結
    晶であり且つ前記第１閉じ込め層上では多結晶であり、
    該装置全体が少なくとも１つの開口を設けられ且つ多結
    晶半導体が除去された第２閉じ込め層によって被覆され
    た請求項１に記載の方法。
  14. （１４）前記第１閉じ込め層にある少なくとも１つの開
    口のエッチングも前記基板の深さでなされる請求項１３
    に記載の方法。
  15. （１５）単結晶半導体材料の種晶を、 −基板上に第１閉じ込め層を堆積し、次いで前記第１閉
    じ込め層及び続いて堆積される第２閉じ込め層の材料に
    関係して攻撃選択性を有する中間層を堆積し、 −前記第１閉じ込め層及び前記中間層に少なくとも１つ
    の開口をエッチングし、 −前記開口内に単結晶半導体材料の種晶を前記中間層の
    上部レベルまで成長させ、 −第２閉じ込め層を堆積し、 −前記第２閉じ込め層に少なくとも１つの閉口を設けて
    、前記中間層の材料を除去することから作製する請求項
    １に記載の方法。
  16. （１６）基板上に第１閉じ込め層を作製し、前記閉じ込
    め層が、基板から前記閉じ込め層の上方に得られるべき
    単結晶層の厚さに対応する高さだけ延伸した単結晶半導
    体材料のブロックをその中に備えた少なくとも１つの開
    口を有しており、マスクは一方の面が前記ブロックと接
    触している少なくとも１つの開口を有しており、前記第
    １閉じ込め層と前記マスク面との間で前記ブロックから
    単結晶層を成長させるように前記開口を通して半導体材
    料がエピタキシされる請求項１に記載の方法。
  17. （１７）前記マスクが前記ブロックに関係して前記閉じ
    込め層の表面と平行に移動し得る請求項１６に記載の方
    法。
JP1086704A 1988-04-05 1989-04-05 単結晶半導体材料層及び絶縁材料層の交互層製造方法 Expired - Lifetime JP2889589B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8804438 1988-04-05
FR8804438A FR2629637B1 (fr) 1988-04-05 1988-04-05 Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant

Publications (2)

Publication Number Publication Date
JPH0210825A true JPH0210825A (ja) 1990-01-16
JP2889589B2 JP2889589B2 (ja) 1999-05-10

Family

ID=9364939

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1086704A Expired - Lifetime JP2889589B2 (ja) 1988-04-05 1989-04-05 単結晶半導体材料層及び絶縁材料層の交互層製造方法

Country Status (5)

Country Link
US (1) US4999314A (ja)
EP (1) EP0336831B1 (ja)
JP (1) JP2889589B2 (ja)
DE (1) DE68917504T2 (ja)
FR (1) FR2629637B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02130917A (ja) * 1988-11-11 1990-05-18 Nec Corp 半導体膜の製造方法
JPH02130916A (ja) * 1988-11-11 1990-05-18 Nec Corp 半導体膜の製造方法
JP2010161349A (ja) * 2008-12-08 2010-07-22 Sumitomo Chemical Co Ltd 半導体装置、半導体装置の製造方法、半導体基板、および半導体基板の製造方法
JP2017508271A (ja) * 2013-12-12 2017-03-23 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体ナノワイヤの製造方法および半導体ナノワイヤを含む構造
WO2021192075A1 (ja) * 2020-03-25 2021-09-30 日本電信電話株式会社 半導体層の形成方法
WO2023276107A1 (ja) * 2021-07-01 2023-01-05 日本電信電話株式会社 半導体層の形成方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975385A (en) * 1990-04-06 1990-12-04 Applied Materials, Inc. Method of constructing lightly doped drain (LDD) integrated circuit structure
FR2666172B1 (fr) * 1990-08-24 1997-05-16 Thomson Csf Transistor de puissance et procede de realisation.
FR2667617B1 (fr) * 1990-10-09 1992-11-27 Thomson Csf Procede de croissance de couches heteroepitaxiales.
JPH04299569A (ja) * 1991-03-27 1992-10-22 Nec Corp Ｓｏｉｓの製造方法及びトランジスタとその製造方法
US5525550A (en) * 1991-05-21 1996-06-11 Fujitsu Limited Process for forming thin films by plasma CVD for use in the production of semiconductor devices
EP0535350B1 (de) * 1991-09-23 1998-04-08 Siemens Aktiengesellschaft Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes in einem Bipolartransistor
FR2682128B1 (fr) * 1991-10-08 1993-12-03 Thomson Csf Procede de croissance de couches heteroepitaxiales.
US5273921A (en) * 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
US5328868A (en) * 1992-01-14 1994-07-12 International Business Machines Corporation Method of forming metal connections
FR2689680B1 (fr) * 1992-04-02 2001-08-10 Thomson Csf Procédé de réalisation de couches minces hétéroépitaxiales et de dispositifs électroniques.
US5302544A (en) * 1992-12-17 1994-04-12 Eastman Kodak Company Method of making CCD having a single level electrode of single crystalline silicon
US5610441A (en) * 1995-05-19 1997-03-11 International Business Machines Corporation Angle defined trench conductor for a semiconductor device
US6294440B1 (en) * 1998-04-10 2001-09-25 Sharp Kabushiki Kaisha Semiconductor substrate, light-emitting device, and method for producing the same
FR2780808B1 (fr) 1998-07-03 2001-08-10 Thomson Csf Dispositif a emission de champ et procedes de fabrication
US5981363A (en) * 1998-11-17 1999-11-09 Gardner; Mark I. Method and apparatus for high performance transistor devices
JP3470623B2 (ja) * 1998-11-26 2003-11-25 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法、半導体装置の製造方法および半導体装置
JP2002110662A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2002270516A (ja) * 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子
FR2832995B1 (fr) * 2001-12-04 2004-02-27 Thales Sa Procede de croissance catalytique de nanotubes ou nanofibres comprenant une barriere de diffusion de type alliage nisi
US6972228B2 (en) * 2003-03-12 2005-12-06 Intel Corporation Method of forming an element of a microelectronic circuit
US7514285B2 (en) * 2006-01-17 2009-04-07 Honeywell International Inc. Isolation scheme for reducing film stress in a MEMS device
TWI309439B (en) * 2006-09-05 2009-05-01 Ind Tech Res Inst Nitride semiconductor and method for forming the same
US8313967B1 (en) * 2009-01-21 2012-11-20 Stc.Unm Cubic phase, nitrogen-based compound semiconductor films epitaxially grown on a grooved Si <001> substrate
WO2012015877A2 (en) * 2010-07-28 2012-02-02 Massachusetts Institute Of Technology Confined lateral growth of crystalline material
CN103764881A (zh) * 2011-05-17 2014-04-30 麦克马斯特大学 通过横向扩散液相外延的半导体形成
US20150001588A1 (en) * 2012-02-13 2015-01-01 Tokyo Electron Limited Semiconductor device and method for manufacturing same
WO2013165620A1 (en) 2012-05-04 2013-11-07 Stc.Unm Growth of cubic crystalline phase structure on silicon substrates and devices comprising the cubic crystalline phase structure
US10164082B2 (en) 2012-05-04 2018-12-25 Stc.Unm Growth of cubic crystalline phase structure on silicon substrates and devices comprising the cubic crystalline phase structure
US10453996B2 (en) 2012-05-04 2019-10-22 Stc.Unm Growth of cubic crystalline phase structure on silicon substrates and devices comprising the cubic crystalline phase structure
US9487885B2 (en) 2012-06-14 2016-11-08 Tivra Corporation Substrate structures and methods
EP2862206A4 (en) * 2012-06-14 2015-12-30 Tivra Corp MULTILAYER SUBSTRATE STRUCTURE, AND METHOD AND SYSTEM FOR MANUFACTURING THE SAME
US9879357B2 (en) 2013-03-11 2018-01-30 Tivra Corporation Methods and systems for thin film deposition processes
US20150059640A1 (en) * 2013-08-27 2015-03-05 Raytheon Company Method for reducing growth of non-uniformities and autodoping during column iii-v growth into dielectric windows
DE102014205364A1 (de) * 2014-03-21 2015-09-24 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Herstellung von Halbleiter-auf-Isolator-Schichtstrukturen
KR102430501B1 (ko) * 2015-12-29 2022-08-09 삼성전자주식회사 반도체 단결정구조, 반도체 디바이스 및 그 제조방법
US10249492B2 (en) 2016-05-27 2019-04-02 International Business Machines Corporation Fabrication of compound semiconductor structures
US9735010B1 (en) 2016-05-27 2017-08-15 International Business Machines Corporation Fabrication of semiconductor fin structures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1589705A1 (de) * 1967-11-15 1970-04-30 Itt Ind Gmbh Deutsche Mehrere elektrische Funktionsstufen enthaltende integrierte Schaltung
US4110122A (en) * 1976-05-26 1978-08-29 Massachusetts Institute Of Technology High-intensity, solid-state-solar cell device
NL7810549A (nl) * 1978-10-23 1980-04-25 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting.
JPS6028146B2 (ja) * 1979-12-12 1985-07-03 株式会社日立製作所 半導体装置の製造方法
EP0506146A2 (en) * 1980-04-10 1992-09-30 Massachusetts Institute Of Technology Method of producing sheets of crystalline material
JPS5961031A (ja) * 1982-09-30 1984-04-07 Agency Of Ind Science & Technol 半導体薄膜の製造方法
JPS6252963A (ja) * 1985-09-02 1987-03-07 Fujitsu Ltd バイポ−ラトランジスタの製造方法
JPS6381855A (ja) * 1986-09-25 1988-04-12 Mitsubishi Electric Corp ヘテロ接合バイポ−ラトランジスタの製造方法
JPS63174366A (ja) * 1987-01-14 1988-07-18 Fujitsu Ltd 半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02130917A (ja) * 1988-11-11 1990-05-18 Nec Corp 半導体膜の製造方法
JPH02130916A (ja) * 1988-11-11 1990-05-18 Nec Corp 半導体膜の製造方法
JP2010161349A (ja) * 2008-12-08 2010-07-22 Sumitomo Chemical Co Ltd 半導体装置、半導体装置の製造方法、半導体基板、および半導体基板の製造方法
JP2017508271A (ja) * 2013-12-12 2017-03-23 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体ナノワイヤの製造方法および半導体ナノワイヤを含む構造
US10727051B2 (en) 2013-12-12 2020-07-28 Elpis Technologies Inc. Semiconductor nanowire fabrication
WO2021192075A1 (ja) * 2020-03-25 2021-09-30 日本電信電話株式会社 半導体層の形成方法
WO2021192551A1 (ja) * 2020-03-25 2021-09-30 日本電信電話株式会社 半導体層の形成方法
JPWO2021192551A1 (ja) * 2020-03-25 2021-09-30
WO2023276107A1 (ja) * 2021-07-01 2023-01-05 日本電信電話株式会社 半導体層の形成方法

Also Published As

Publication number Publication date
JP2889589B2 (ja) 1999-05-10
DE68917504T2 (de) 1994-12-15
FR2629637A1 (fr) 1989-10-06
DE68917504D1 (de) 1994-09-22
US4999314A (en) 1991-03-12
EP0336831A1 (fr) 1989-10-11
EP0336831B1 (fr) 1994-08-17
FR2629637B1 (fr) 1990-11-16

Similar Documents

Publication Publication Date Title
JPH0210825A (ja) 単結晶半導体材料層及び絶縁材料層の交互層製造方法
JP2889588B2 (ja) 単結晶半導体材料層及び絶縁材料層の交番の形成方法
JP4845314B2 (ja) 脆弱なポスト上に窒化ガリウム半導体層を作製するペンデオエピタキシャル法及びそれによって作製した窒化ガリウム半導体構造
Jastrzebski et al. Growth process of silicon over SiO2 by CVD: Epitaxial lateral overgrowth technique
EP1687841B1 (en) Formation of lattice-tuning semiconductor substrates
US5356510A (en) Method for the growing of heteroepitaxial layers
JPH06140346A (ja) ヘテロエピタキシアルの薄い層と電子デバイスの製造法
US5363793A (en) Method for forming crystals
US5262348A (en) Method for the growing of heteroepitaxial layers within a confinement space
JPS5893220A (ja) 半導体単結晶膜の製造方法
JP2705400B2 (ja) 半導体細線形成方法
JPS5945996A (ja) 半導体の気相成長方法
JP3060486B2 (ja) Ｓｏｉ基板の形成方法
JPH0626181B2 (ja) 半導体基板の製造方法
EP0289114B1 (en) Process for producing crystals on a light-transmissive substrate
JPH0419700B2 (ja)
JP2861600B2 (ja) シリコンエピタキシャル膜の選択成長方法及び成長装置
JPH05267175A (ja) 化合物半導体基板
JPH0258248A (ja) 半導体装置の製造方法
JPS62132312A (ja) 半導体薄膜の製造方法
JP4747319B2 (ja) ヘテロエピタキシャル成長方法
JP2527015B2 (ja) 半導体膜の製造方法
JPH04125920A (ja) 半導体薄膜の成長方法
JP2964547B2 (ja) Ｓｏｉ基板の形成方法
JPS61241911A (ja) 化合物半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080219

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090219

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100219

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100219

Year of fee payment: 11