JP2889589B2 - 単結晶半導体材料層及び絶縁材料層の交互層製造方法 - Google Patents

単結晶半導体材料層及び絶縁材料層の交互層製造方法

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Description

【発明の詳細な説明】 発明の背景 1.産業上の利用分野 本発明は単結晶半導体材料層及び絶縁材料又は絶縁体
層の互層の作成方法、特に、それ自体は単結晶半導体基
板の上に堆積された絶縁材料層の上に少なくとも１つの
半導体材料の層を作成する方法に係り、該基板は、ヘテ
ロエピタキシャル構造を得るように薄層と異なる半導体
であってもそうでなくてもよい。
より特定的には、本発明は場合によって異なる特徴を
有する基板の上に化学蒸着（CVD）又は気相堆積（VPE）
によりエピタキシャル成長した単結晶材料の薄層の分野
に係る。本発明の方法は特に、二次元の面欠陥（extend
ed faults）（双晶、積層欠陥、規則的合金中のアンチ
フェーズ壁（antiphasewalls in ordered alloys）、亜
粒界（sub−grain boundaries）等）及び線欠陥即ち転
位線をなくすことが可能である。
以下の文中では半導体材料のホモエピタキシー又はヘ
テロエピタキシーの例について本発明の方法を説明す
る。しかしながら、この方法は一般的な例であり、その
適用が半導体材料のみに限定されないことは極めて自明
である。
2.従来技術の説明 異なる性質及び格子パラメーターを有する単結晶基板
上に化学蒸着によりエピタキシャル成長した薄層に見い
だされる面欠陥は、主に堆積物の核形成の初期モードに
原因がある。
要約すると、単結晶薄層を同じく単結晶の基板上に化
学蒸着する場合、３種類の核形成及び成長モードがあ
る。
まず第１のモードは積層核形成及び成長モードであ
り、例えば優先的吸着部位を構成する一原子段階から単
層規模の横方向成長により、基板の露出原子面に原子の
堆積配列（二次元配列）が得られる。堆積物の全部位が
基板の露出表面上で飽和していると、同一のメカニズム
に従って第２の単層のレベルで成長が生じ、同様にして
次々に各面の成長が続く。この型のメカニズムはホモエ
ピタキシーの場合（例えばシリコンのドープされたシリ
コン）に当然観察されるが、金属（例えばCd又はＷ）又
は半導体（GaAs上のGa1-xAlxAs、InP上のGaInAsP...）
のヘテロエピタキシーの場合にも観察される。エピタキ
シー中に発生する面欠陥は界面の転位であり、堆積物の
格子パラメーターは場合によって基板の格子パラメータ
ーに一致しないので、堆積物中に蓄積された弾性エネル
ギーが放出される。これらの転位は堆積物の厚み方向に
広がり、これを完全に除去することは実際には不可能で
ある。
第２の成長モードは島状核形成メカニズムに由来し、
このメカニズムによると、最初に基板の表面、一般には
欠陥出現部位に原子のクラスターが形成される。これら
のクラスターのうちで臨界的種晶寸法に達したものは成
長して凝縮相の島を形成する。これらの島が結合すると
合体して膜を形成し、このような膜は所定の厚さに達し
ないと実際に連続的にならない。この型の成長は、堆積
物の原子間の結合エネルギーが堆積物の原子と基板の原
子との間の結合エネルギーよりも大きい場合に観察され
る。このような現象は、絶縁基板上に金属又は半導体の
膜を堆積する場合にしばしば生じる。これらの膜に見ら
れる第１の欠陥は転位線（上記と同様）であり、格子の
不一致により機械的エネルギーが放出され、第２の欠陥
は双晶であり、特定の成長メカニズムの結果として僅か
なずれを許容するように島間の結合部に発生する。これ
らの双晶は膜と共に成長し、従ってこれを除去すること
は非常に困難である。こうして、サファイア基板上のシ
リコンヘテロエピタキシーについて報告された最初の文
献から25有余年を経てなお、多くの双晶を含むエピタキ
シー材料に甘んじており、該当材料からデバイスを作成
する技術はその劣悪な結晶品質に合わせなければならな
かった。特にイオンインプランテーイョンを使用する場
合、熱アニーリング中に面欠陥の上にインプランテーシ
ョンの点欠陥が重なり、こうした点欠陥は回復できない
ので、イオンインプランテーイョンを使用することは不
可能である。
最後に、観察される第３の成長モードは上記２つのモ
ードの組み合わせであり、即ち数個の単層の上に二次元
で成長が開始（上記の前者の例）し、次に上記の後者の
メカニズムに従って島が出現し始める。これらの島は合
体し、連続的な膜を形成する。前記２例と同様に、欠陥
は転位線及び双晶から構成される。堆積の厚さを妥当な
範囲に維持しようとする場合、アニヒレーション（逆方
向のBurgersベクトルの２つの転位の交差）以外の手段
ではこれらの欠陥を除去することはできず、従って、こ
のような欠陥を除去することは非常に困難である。第１
図は、基板１上に堆積されたエピタキシーCME薄層が破
線で示すような転位又は双晶面を有する状態を示す。
成長モードに固有の上記欠陥に加えて、基板と堆積物
との膨張率が一致することは極めて稀であるため、冷却
時には堆積物に応力が加えられ、これによっても欠陥が
生じる。この冷却工程は他の転位及びスベリ現象を生じ
る可能性があり、その結果、積層欠陥を形成しかねな
い。
本発明の方法は、上記の欠陥の大部分の伝播を阻止す
ることができ、従って、実際上完全な結晶品質の薄層を
得ることができる。本発明の方法は、アモルファス又は
多結晶誘電材料により絶縁された単結晶層のスタックを
得るためにも使用することができる。
発明の要約 従って、本発明は化学蒸着による結晶成長を通して半
導体材料の薄い単結晶層を作成する方法に係り、場合に
よって得ようとする薄層の半導体材料と異なる化学組成
を有する少なくと１種の種晶から成長を開始し、前記半
導体材料と異なる２種の材料から形成される２つの閉じ
込め層の間に配置されたスペース内に成長を局限し、こ
れらの閉じ込め材料の露出表面に半導体材料の核形成及
び堆積のいずれも生じないようにし、２つの閉じ込め層
の間の間隔は得ようとする単結晶薄層の厚さを規定する
ように選択する。
本発明の種々の目的及び特徴は、添付図面に関する以
下の具体的な説明により明示される。
具体例 本発明の方法は、得ようとする薄層内の結晶成長通路
に、第１図について上述した欠陥の成長を阻止する構造
又は「ネック」を挿入することから成る。
第２図及び第３図は、本発明の基本的方法を概略的に
示す。この方法によると、第２図に示した型の構造が作
成される。この構造は主に、２つの層20及び40の面36及
び37により画成されるスペース30から構成される。２つ
の層20及び40は、使用される堆積条件に鑑みて成長させ
るべき半導体材料の堆積物がその上に観察されないよう
な材料から作成される。スペース30の底部には、半導体
材料（例えば基板）の一部又は種晶38が配置される。よ
り厳密には、第２図の具体例によると層20及び40を基板
１上に作成する。次に種晶38を、層20の表面36の面より
も下に配置された基板１の一部とする。
第３図に示すように、このような条件でスペース30内
に形成された半導体材料の選択的エペタキシーは、種晶
38の上に半導体材料の単結晶を成長させる。この成長は
キャビティ35を埋めるまで種晶38の面に対して垂直（鉛
直）に進行し、その後、スペース30内を横方向（水平）
に進行する。
エピタキシャル成長した半導体材料が基板１の材料と
異なる場合、第３図に示すようにエピタキシャル成長は
まず最初にキャビティ35内で鉛直方向に進み、その後、
誘電バンド20及び40の間に横方向に進む。こうして、鉛
直方向成長段階（ヘテロエピタキシー）の間に発生する
欠陥は、横方向成長段階の間に誘電層20及び40により阻
止される。他方、横方向成長時にプロセスはホモエピタ
キシャルになるので、この横方向成長段階の間に新たな
欠陥を生じない。欠陥は一旦阻止されると、薄層から決
定的に消滅する。実際に、キャビティ35は欠陥のトラッ
プを構成する。
更に、ホモエピタキシー（例えばSi上のSi、GaAs上の
GaAs又はInP上のInP）の場合、本発明の横方向エピタキ
シー法は、非単結晶誘電層により分離された単結晶薄層
のスタックを簡単に作成することができる。
しかしながら、第２図及び第３図に示すように、閉じ
込め層20及び40の表面36及び37上に堆積しないような条
件（選択的堆積条件）が与えられない限り、結晶成長は
横方向に行われ得ない。即ち、基板がシリコンから形成
され、閉じ込め層がシリカから形成され、SiH4又はSiH2
Cl2からシリコンを堆積する場合、上記条件を満足する
ように種々の堆積パラメーター（温度、SiH4及びHClの
分圧等）を調整することは可能であり、選択的エピタキ
シャル条件（例えばSolid State Technology,August198
5,pp.141に所収のBORLAND及びDROWLEYの論文及びProcee
dings of the 18th International Conference on Soli
d State Devices and Materials,Tokyo 1986,p.713に所
収のKARAPIPERIS他の論文を参照）のためにシリカ上に
多結晶Siを堆積することなく横方向エピタキシャル成長
が観察される。
III−IV化合物、特にGaAsについては、堆積選択性を
得るためにはやや過飽和条件で熱力学的平衡に近い状態
に達することが可能な方法を使用すると好適である。ち
なみに、塩化物を使用して化学蒸着エピタキシー又は気
相エピタキシー（VPE）による方法がこの型の条件で操
作可能である。この方法は一方で気体源としてH2に希釈
したAsCl3を使用し、他方で固体源としてGaを使用す
る。操作は、Ga源の温度が例えば800℃程度であり、操
作が行われるサンプルがこれよりも低い温度（650〜700
℃程度）に維持されるような炉で実施され、従って、や
や過飽和条件が得られる。
InPについては、操作は気体源としてH2中のPH3及びHc
l及び固体源としてInを使用して実施される。上記と同
様に、サンプルを約700℃の温度に置き、In源をこれよ
りも高い温度に加熱する。
上記パラメーターを使用すると、基板の露出結晶部分
（低い核形成バリアを有する表面）に選択的核形成が得
られる。次に、これらの同一の露出部分に堆積が観察さ
れ、より高い核形成バリアを有する異質の表面（例えば
誘電表面、及びタングステン表面のような金属表面）に
堆積は観察されない。
GaAs及びSiO2及びInP及びSiO2の間のこのデポジショ
ンの選択性の一例は、例えばSPIE,Vol.651,Integrated
Optical Circuit Engineering III（1986）,p.75に記載
のM.ERMAN他の最近の論文に記述されている。
ここではGaAs及びInPを例にとって説明したが、気体
源AsH3、PH3及びH2中HCl並びに固体源Ga及びInを使用し
て、やはり軽い超飽和状態の熱力学平衡に近い状態を樹
立しながら、三元合金又は四元合金（GaInAsP）を選択
的にデポジットさせることも可能である。
（やはりIII−Ｖ化合物に関して）大気圧下で且つ熱
力学平衡から極めて遠い状態で行われるデポジション方
法、例えばMOCVD（metal organic chemical vapor depo
sition）のような方法を使用すれば、基板１の露出した
核形成面上に単結晶半導体材料34がデポジットし、異質
面（誘電性又は金属面）20、21上に多結晶材料30、31が
デポジットする。この状態を第４図に示した。（R.AZOU
LAY他著，Journal of Crystal Growth,55,1981,pw229参
照）。
このMOCVD法では、化合物III源は金属有機化合物（ト
リメチルガリウム、トリエチルガリウム、トリメチルイ
ンジウム、トリエチルインジウム等）であり、化合物Ｖ
源は水素化物（AsH3、PH3等）である。また、条件によ
っては、大気圧下で操作すると、幅40マイクロメートル
未満のシリカ又はタングステンバンドを用いることによ
って或る程度の選択性が得られるが、この方法は制約が
多く使用が難しい（K.YAMAGUCHI他著，Japanese Journa
l of Applied Physics,vol.24,No.12,1985,p.1666参
照）。
これに対し、K.KAMON他の最近の論文（Journal of Cr
ystal Growth,73.198573）によれば、減圧下（Hg塔で10
mm）でMOCVD法を用いて操作した場合にも、露出（001）
GaAs面と250℃でプラズマCVDによりデポジットさせた窒
化ケイ素フィルム（SiNx）との間に極めて明確なデポジ
ション選択性が得られることが判明した。使用された方
法（MOCVD）は熱力学平衡とは関係ないが、使用された
減圧下ではトリメチルガリウム（又はトリメチルインジ
ウム）の分解生成物が誘電性表面でより良く拡散するた
めに前述のごとき選択性が得られるのである。
また、ガリウム又はインジウムの金属有機化合物（ト
リメチルガリウム又はトリメチルインジウム等）を用い
て分子線エピタキシー（MBE）法で操作した場合にも、
熱力学平衡とはほど遠いにも拘わらず同じようなデポジ
ション選択性が得られる。これもやはり、周囲の圧力が
低いと誘電面上での表面拡散性が増加するためと考えら
れる（例えばE.TOKUMITSU他著，Journal of Applied Ph
ysics,55,1984,p.3163参照）。
要約すれば、種々のIII−Ｖ化合物（GaAs、InP、Ga I
n As、Ga In As P等）の選択的エピタキシーは幾つかの
異なる方法、即ち 1.クロライド法による気相エピタキシー（vapor phase
epitaxy＝VPE）、 2.低圧金属有機化合物化学蒸着（Low pressure metal o
rganic chemical vapor deposition＝LP.MOCVD）、 3.金属有機化合物分子線エピタキシー（metal organic
molecular beam epitaxy＝MOMBE） によって制御することができる。
また、大気圧MOCVD法は、誘電層上に連続的多結晶層
をデポジットさせ、且つ単結晶質である基板の露出面上
に単結晶層をデポジットさせることができる。
以上の説明から明らかなように、ホモエピタキシー
（又は同じ格子パラメータをもつ化合物のヘテロエピタ
キシー）によって、誘電層で絶縁された複数の単結晶II
I−Ｖ層の積重体を最初に形成することができる。
しかしながら、前述のごとく、本発明の方法の主な利
点は面欠陥のないヘテロエピタキシャル構造を形成する
という点にある。
そこで、第５図から第18図に基づいて、本発明の方法
の実施態様を具体的に述べることにする。この具体例の
方法はシリコン基板上にIII−Ｖ化合物の単結晶薄層を
形成するための方法である。
第１ステップでは第５図に示すように、例えばシリコ
ン（ケイ素）を用いて配向（100）又は（110）且つ直径
４又は５インチのウェーハ１を形成する。
第２ステップでは第６図に示すように、例えば基板１
の上表面の熱酸化によって得られる誘電性材料SiO2の層
２を形成する。
第７図の第３ステップでは、層２に例えば互いに平行
なバンド状の孔23、24からなるシステムを設けて、基板
が誘電バンド20、21の間でこれらの孔により露出される
ようにする。孔23、24の幅は例えば0.5〜数マイクロメ
ートルにし得、間隔20、21は数マイクロメートル〜数百
マイクロメートルにし得る。基板の上方平面における露
出基板バンドの配向は、後で使用される選択的デポジシ
ョン条件に鑑みて、側方成長小面（lateral growth fac
et）が限定的にならないように行う。
第４ステップ（第８図）では、選択的エピタキシー
（例えば大気圧下950℃でSiH4とH2との混合物を使用）
により孔23、24部分の露出した基板上で単結晶シリコン
を成長させ、且つ誘電バンド20、21上で多結晶シリコン
を成長させる。このアセンブリを自然に（バンド20、21
での成長より孔23、24部分の単結晶成長の方が速い）、
又は孔23、24部分で予め選択的デポシションを行うこと
によって平面化（プレーナ化）する。
第５ステップでは、先に形成したシリコンデポジット
を熱酸化処理する。別の方法として、SiO2のような誘電
層４又は後の操作に鑑みてより好ましいSi3N4のような
誘電層を当業者に公知の方法によってデポジットさせて
もよい。
但し、好ましくは、よりアブラプト（abrupt）とみな
されるサーマルシリコンのIII−Ｖ半導体界面が得られ
るように、熱酸化を行う。その結果、第９図に示すよう
な構造が得られる。
第６ステップでは、熱酸化物層４の上に窒化ケイ素Si
3N4の薄層６をデポジットさせる。この薄層６はシリコ
ンの酸化をブロックする必要がある場合にこのブロッキ
ング作用を果たすことになる。
第７ステップでは、エッチングによってSi3N4層６及
びサーマルシリカ層４に孔63を設ける。これらの孔は単
結晶シリコンまで到達するように第３ステップの孔と同
じ間隔で形成する。その結果第10図に示すような構造が
得られる。
第８ステップでは、先に露出させたシリコンをバンド
63の中央領域で酸化させる。その結果、第11図に示すよ
うに局所的酸化状態が得られる（LOCOSタイプの方
法）。この局所的酸化は第11図に示すように材料の体積
を増加させる効果がある。ここで留意すべきこととし
て、第７ステップの前には非酸化性材料（例えばSi
3N4）をデポジットし得ると述べた。従って、化学的侵
食を行う第７ステップは層６でも実施されるため、層４
が酸化の間保護される（局所的LOCOSタイプの酸化）。
第９ステップでは、エッチングによって別のバンドシ
ステムを層４に設ける。これらのバンドは多結晶半導体
30、31につながる孔43、44によって分離される。これら
のバンドは先に形成したバンドに対してズレをもつよう
に形成し、このズレの値は数ミクロン〜数百ミクロンに
し得る。これらのバンドは、第３ステップで形成したバ
ンドシステムに対しては調心的にする。
第10ステップでは、このようにして形成した孔43、44
を介して、当業者に公知の試薬により多結晶シリコンを
侵食する。多結晶シリコンを除去した後でもこの侵食処
理を続けて、単結晶材料中に凹部35を形成する。この凹
部の底38は第１誘電層20の上方平面より下に位置するよ
うにする。このようにすれば、予備的鉛直成長ステップ
が必然的に側方成長ステップの前に行われるからであ
る。また、局所的酸化を行う第８ステップを先に実施し
たのは、この予備的鉛直成長ステップを有利に行うため
である。即ち、前記キャビティがアモルファスシリカ
（SiO2）で形成されるため、このキャビティの側面Ｆか
らヘテロエピタキシャル側方成長が起こることはあり得
ない。このようにして第12図の構造が得られる。
第11ステップでは、選択的デポジション及びエピタキ
シーを用いて前述の条件（VPE、LP.MOCVD、MOMBE）下で
前記キャビティ30及び35を埋める。第13図に示すよう
に、この充填操作は先ずキャビティ35に関して鉛直方向
に行う。基板１の単結晶シリコンと薄層（例えばIII−
Ｖ化合物）との間の界面に生じる欠陥はこの鉛直成長の
間に広がって誘電層20、21又は４に到達しそこでブロッ
クされる。キャビティ35が埋められると、成長は第14図
に示すように側方以外では生起しないが、導入される蒸
気分子が同じ種類の種晶に遭遇するため、ホモエピタキ
シャル成長は生じる。その結果、スペース30内の層は成
長し続けることができ、欠陥は誘電層20、21又は４によ
ってブロックされた状態を維持する。従って、単結晶薄
層が第15図に示すように２つのサーマルシリカバンドの
間に欠陥を発生させずに成長したことになる。
第12ステップでは孔43、44部分で（例えば局所的侵食
により）半導体材料を平面化し且つ誘電層４を侵食し且
つ除去してスペース30内に平らな半導体材料層を得る。
但し、この場合は問題が生じ得る。即ち、第15図の平
面と共に任意の角度（図示のように90℃とは異なる）の
二面体を構成する平面に発生したこれらの欠陥が、側方
成長中に薄層内に伝搬し得るという問題である。この状
態は第16図、第17図及び第18図に示した。第16図は第15
図の一部分を示している。側方成長によって得られたデ
ポジットは上方シリカ層４の孔の位置で（例えばIII−
Ｖ化合物半導体のデポジションの場合にはCF4タイプの
プラズマ中で侵食することによって）平面化されてお
り、次いで上方シリカ層４が除去されている（第12ステ
ップ）。従って、ここではサーマルシリカ薄層20を介し
て基板から絶縁された（端部71及び72は除く）単結晶薄
層70が形成されている。このアセンブリはシリコン基板
によって支持されている。
第17図は第16図のアセンブリを斜視図で示している。
但し、この場合は誘電性の高い材料からなる核形成側方
バンド71及び72のエッチングによって薄層が基板から完
全に絶縁されている。第18図は第17図の線AAに沿った断
面図を示している。この図では第16図の平面と共に任意
の角度の二面体を構成する平面に発生した欠陥DEFが側
方成長の間に伝搬している。この断面図の欠陥は、前記
二面体のヒンジ部分が第16図の平面と基板の上方配向平
面との交差によって形成される場合に、簡略化のために
示したものである。
本発明はまた、これらの欠陥を除去する方法を提供す
ることによって前記欠点を解消することができる。この
方法は、本発明の方法に関する以下の説明から明らかに
されよう。
前述の第12ステップを実施したら、第13ステップを行
う。このステップでは第19図に斜視図で示すように、単
結晶薄層17上に誘電層８（SiO2、Si3N4等）を再びデポ
ジットさせる。第20図はこのようにして得られた構造の
断面を示している。この絶縁層の厚みは例えば5.10-2ミ
クロン〜数ミクロンが普通である。
第14ステップでは第21図に示すように、エッチングに
よって前記誘電層に孔83を設ける。この孔は欠陥の成長
面のトレース（デポジットの上方面における）と平行に
配向する。特定具体例では、この孔システム83の配向を
第３ステップで形成した孔システム23、24と直交するよ
うに行う。但し、欠陥の性質及び対称性に応じて、後者
のバンドシステムは前者のバンドシステム（第３ステッ
プのシステム）に対して60°又は120°の角度で配向し
得、又は任意の配向で配置し得る。重要なことは、閉じ
込め面の１つに存在する欠陥が孔83のバンド状領域の大
きい方の辺と平行になることである。得られたバンドの
幅及び相互間隔は第３ステップ又は第９ステップでバン
ドを形成するのに使用した値とほぼ同じ値にし得る。こ
れらのバンドの長さは第11ステップで形成した薄層の側
方長さとほぼ同じであり、数百ミクロンに達し得る。第
22図は第21図の状態を断面図で示している。
第15ステップでは、欠陥のある即ち双晶性の単結晶材
料70を先に形成した孔83を介して侵食する。その結果、
第11ステップの前の状態に類似した状態が得られる（第
23図参照）。
第16ステップでは第24図に示すように、双晶薄層70材
料の大部分を除去した後で残った種晶75及び76を用い
て、選択的エピタキシー条件（III−Ｖ化合物の場合はV
PE、LP.MOCVD、MOMBE）下でホモエピタキシャル薄層を
再び成長させる。このステップは第11ステップと類似し
ているが、この場合の成長は第11ステップの成長の方向
に対して角度をもった方向で行う。より特定的には、成
長前線（growth front）が閉じ込め層のうち１つの閉じ
込め層の面の１つに存在する欠陥の平面のトレースとほ
ぼ平行になるようにする。
第17ステップでは第25図に示すように、第15ステップ
でエッチング処理された部分を埋めて、上方誘電総の孔
83を充填する。これらの孔が大きすぎる場合には、補助
ステップを使用する。これらの補助ステップについては
後で説明する。
第18ステップでは単結晶薄層を（化学的侵食、プラズ
マ又は局部的酸化によって）平面化した後で、上方誘電
層８にバンド85、86を設け、依然として双晶状態の領域
75及び76を露出させる。その結果第26図のような状態が
得られる。
第19ステップでは欠陥材料からなる領域75及び76を化
学侵食によって除去し、且つ（必要であれば）上方誘電
層８を除去して、サーマルシリカ支持体20上に指数付け
した欠陥のない単結晶薄層（例えばIII−Ｖ化合物）の
規則的ブロック９を得る。これらのブロックの大きさ
（数102ｘ数102μｍ2であり得る）は種々の技術的ステ
ップを行う時に使用者によって選択される。このように
して得られる構造を第27図に示した。ここで留意すべき
こととして、欠陥を除去する操作はこれらの欠陥の成長
対称性に応じて行い得る。
次に第28図から第34図に基づいて本発明方法の変形例
を説明する。
第１段階で単結晶基板１の上に誘電性材料層２を形成
し、次に第２段階で該層をエッチングしてバンド21,20
を形成する。これらのバンドは開孔24によって分離され
ている。得られた構造を第28図に示す。
第29図に示す第３段階では、後で垂直成長ステップを
導入できまた過度に厚いシリカ（または別の任意の誘電
体）層の使用を避けるために開孔24の場所で下部基板１
に（当業者に公知の方法で）溝29をエッチングする。し
かしながら、第28図に示すような初期構造を形成するだ
けでもよく、垂直成長ステップを導入するために該初期
構造で十分であることに注目されたい。
第30図に示す第４段階では、垂直成長ステップを導入
するために先の段階で開設した溝29を選択的エピタキシ
イ条件下（III−Ｖ族化合物に対するVPE、LP.MOCVD、MO
MBE）に充填する。垂直成長ステップ中に種々の界面か
ら面欠陥が発生する。
第31図に示す第５段階では、標準条件下で（例えばII
I−Ｖ族化合物の場合は常圧MOCVD）、先の構造の上に薄
層31をデポジットする。この層31は単結晶質部39の上で
は単結晶質（但し欠陥性）であり、誘電体の上で多結晶
質（30,31）であろう。また、得られた構造が平面構造
である。
第32図に示す第６段階では、当業者に公知の手段を用
い先の構造の上に絶縁性または非絶縁性の薄層４（Si
O2、Si3N4等）をデポジットする。
第33図に示す第７段階では、この絶縁材中に第２のバ
ンド系41をエッチングする。これらは先のバンド系（2
4）に対して数μから数100μ程度ずれて対称に配置され
ている。開孔（41）は多結晶質材料デポジットゾーン
（31）に達する。第５段階では第１誘電体にデポジット
した多結晶質層（31）をこれらの開孔から攻撃し多結晶
質種晶39を露出させる。
第34図に示す第８段階では、先の段階で露出させた種
晶39を出発点とし選択的エピタキシイによって単結晶質
（任意にIII−Ｖ族）薄層ストリップを側方に再成長さ
せる。第34図によれば欠陥の拡大は層４の下部平面で阻
止される。
上記の方法を用いまた必要に応じて任意に半導体層の
プレーナ化及び誘電体42の攻撃を行なう第９段階を用い
た後に、基板とは異なる性質をもち面欠陥を全くもたな
い単結晶質半導体の均一層70が得られる。
更に、前記の側方成長段階中に阻止できなかった欠陥
を除去するために、先に記載した方法の第17図から第27
図に対応する第13段階から第19段階を行なうことも可能
である。全ての方向（orientation）で面欠陥を除去す
るためには前記の第13段階から第19段階までの処理を必
要に応じて３回またはそれ以上繰り返しもよい。
従って、本発明は、 （ｉ）成長がCVDを用いて行なわれる。
（ii）成長の始めに、露出した種晶より高い核形成障壁
をもち且つCVD成長によって形成させるべき薄膜と同じ
高さの核形成障壁をもつ任意に異なる材料から成る２つ
の平面に溝を開設する。
（iii）成長は、まず面欠陥を発達させる垂直ステップ
から開始され、次に面欠陥を阻止する側方成長ステップ
が続く。
薄膜が上方に過度に成長することを阻止し得る本発明
方法の改良によれば、第14図に基づいて説明した第11段
階における成長が開孔43、44に到達したときに半導体の
デポジションを停止する。その結果、第38図のタイプの
構造が得られる。
第39図に示す第１付加段階では、必要に応じて下部層
20,21をマスキングして上部シリコン層４を除去する。
第40図に示す第２付加段階では、例えばスピナー（光
感受性樹脂堆積装置）で形成されるポリイミドタイプの
デポジット層及び必要に応じて「エッチバック」処理を
用いて構造を「プレーナ化」する。
第41図に示す第３付加段階では、前記のごとくプレー
ナ化した構造の上に、（例えば）250℃のプラズマでア
シストするSiH4＋M2Oの熱分解によって酸化物（SiO2）
または窒化物（Si3N4）の層90を低温デポジット（LTO）
する。
第４付加段階では、前記の第10段階または第15段階で
得られた構造と同様の構造を得るために前記シリコン酸
化物または窒化物の層90に開孔93を開設する。このシリ
コン酸化物層の開孔は熱分解シリカバンド間の空のバン
ドの正確な充填（２つの結晶化面の接合を得るために垂
直方向にはみださない充填）に適している。第５付加段
階では、適当な溶媒でポリイミドを溶解し第42図に示す
ように第11段階で説明した側方成長を繰り返す。
これらの種々の段階を第17段階に対する付加段階とし
て計画してもよい。
これらの付加段階は、スペース30が（過大な）面積及
び（過小な）厚さをもち成長ガスを通過させるのに比較
的大きい寸法の開孔（43,44）を要するときに有利であ
る。
次に第43図から第50図に基づいて本発明方法の別の変
形例を説明する。
この変形例では第43図に示すような単結晶質基板１を
使用する。この基板１の上に、誘電性材料の均一層２、
及び誘電体２と（後述する）層300の構成材料との双方
に対してすぐれた化学的攻撃選択性をもつ材料の均一層
200を順次デポジットする。この状態を第44図に概略的
に示す。
次に第45図に示すように、前記の２つの上部層にバン
ド系201,202をエッチングする。これらのバンド201,202
は単結晶質基板１を定期的に露出させる（16,17）。こ
れらのバンド201,202の幅は典型的には0.5μ〜数μの範
囲であり、２つのバンド間のスペース210,220,230また
は20,21,22は数μ〜数100μの範囲である。
基板と異なる性質をもつ半導体材料10,11が得られる
ようにバンド201,202は選択的デポジション及びエピタ
キシイ条件下にCVDで充填される。材料10,11は第46図に
示すような欠陥をもつ単結晶質材料である。
次に第47図に示すように前記構造の上に、材料200に
対してすぐれた化学的攻撃選択性をもちまた「親」気相
に対して基板の上部配向面及び半導体材料10,11よりも
高い核形成障壁をもつ材料の均一層300をデポジットす
る。言い替えると、この材料300（及び誘電体２）は使
用条件下に、基板及び作製所望の半導体材料の単結晶質
露出面の上に選択的デポジット層を形成し得る。
次にバンド201,202と同様の幅をもち数μ〜数100μの
間隔で離間したバンド301,302をこのデポジット層300に
開設する。これらのバンド301,302はその中央領域で単
結晶質半導体材料10,11に重なるストリップ310,320を形
成する。これらの開孔301,302から材料200を攻撃しスト
リップ210,220,230を溶解する。第48図に概略的に示す
この状態では単結晶質半導体材料10,11の種晶18,19が露
出する。
次に第49図に示すように、選択的デポジション及びエ
ピタキシイの条件下のCVDによって種晶18,19から半導体
材料薄層170,180,190を成長させる。前記と全く同様
に、面欠陥の拡大はストリップ310,320の下部表面37に
よって阻止され、従って半導体材料薄層は優れた結晶品
質をもつ。
最後に第50図に示すように、窓301,302の局部攻撃に
よってプレーナ化し層300を研摩し欠陥バンド10,11の除
去によって絶縁した後に、異なる性質の単結晶質基板
（例えばSi）の上に設けられた半導体材料（GaAs、In
P、InSb...）から成る面欠陥のない単結晶質薄層が得ら
れる。薄層と基板との間の電気絶縁は誘電性材料層20,2
1,22によって行なわれる。
次に第51図から第53図に基づいて本発明方法の別の変
形例を説明する。この変形例では、方法を一般方法の第
１段階、第２段階及び第３段階から開始し以下の段階を
続ける。
（ａ）誘電体及び（後述する）層300の双方に対してす
ぐれた化学的攻撃選択性をもつ材料の均一層200をデポ
ジットする。この層200は、アモルファスシリコン、誘
電体、金属またはポリイミドまたはその他の等価の材料
から成り得る。
（ｂ）前記層にバンド系をエッチングし、第１バンド系
のエッチングによって得られたフリースペースで基板を
露出させる。この状態を第51図に示す。層200に設けら
れた開孔群が第１開孔群よりも狭い幅をもち該第１開孔
群の中央に対称配置されていることが理解されよう。
（ｃ）前記構造の上に、材料200に対してすぐれた化学
的攻撃選択性をもち更に「親」気相に対して基板及び作
製所望の半導体の主結晶面よりも高い核形成障壁をもつ
材料から成る均一層300を再度デポジットする。この状
態を第52図に概略的に示す。
この状態以後は一般方法の第９段階及び第10段階を繰
り返す。一般方法の第10段階に従って層200を溶解し、
一般方法の第11段階に従って選択的エピタキシイ条件下
のCVDを用い、基板の上面から成る種晶から所望の半導
体材料薄層を再度成長させる（第53図参照）。
第54図の具体例によれば、上記方法を反復することに
よって、上記方法で得られた構造の上に同様の第２構
造、第３構造、...、等を順次形成することが可能であ
る。また、単結晶質半導体薄層と絶縁基板との交互構造
を得ることが可能である。これらの薄層は種々の基板
（例えばシリコン）の上の同じ単結晶質半導体材料（例
えばGaAsまたはInP）から構成されてもよいが、互いに
異なる種類の薄層を形成し得ることも明らかであろう。
非限定例として例えば、基板１とシリコン、層Ａをガリ
ウムひ素（GaAs）、層Ｂをインジウムリン（InP）、層
Ｃをインジウムアンチモン（InSb）から形成してもよ
い。第54図では３つの単結晶質薄層が同じく単結晶質の
基板の上に積層されている。この積層を継続し第54図と
は若干異なる最終構造を形成し得ることも明らかであろ
う。即ち、絶縁体の上に半導体バンド系を形成し種晶ゾ
ーンを上下に重ね合わせて設けてもよくまたはずらして
設けてもよい。
出発基板及び各半導体レベルに順次に能動要素を形成
することによって三次元集積回路が得られる。CVDプロ
セスでは比較的低温が使用されるのでレベルｊの回路は
形成及び加工済みのレベルｊ−１回路を損傷しないで形
成され得る。
上記の記載において側方成長による薄層の閉込めは、
種々の（任意に酸化し）ホトエッチングされたデポジッ
ト層によって行なわれた。
これらの種々のデポジット層の機能は、閉込め表面の
形成ベースを与えることであった。しかしながら、その
他の任意の処理及び一連処理を使用して、「親」気相を
種晶ゾーンにアクセスさせ且つ種晶ゾーンからの単結晶
成長を閉込めることが可能な側方チャネルを形成し得る
ことも理解されよう。
従って、第35図から第37図は、閉込め表面を形成する
ための若干異なる方法を提案する。この方法によれば、
誘電体501を予めデポジットしこの誘電体にバンドをエ
ッチングした後に（第35図）、基板１に局在エピタキシ
ャル層500（ホモエピタキシイまたはヘテロエピタキシ
イ）を成長させる。次に、平行バンド系503が開設され
たマスク502を前記基板に配置する。このマスクは成長
させるべき層よりも高い核形成障壁をもつ材料から形成
されるかまたは該材料で被覆されている。次に、局在エ
ピタキシイによって得られた種晶500から側方成長を行
なわせる。閉込めスペース30の上部はマスク502の下部
表面（504）によって限定され、閉込めスペースの下部
は基板にデポジットされた誘電体によって限定される。
第36図はこの状態を概略的に示す。
また第37図に示すように、側面の成長速度で移動させ
ることが可能な可動マスク502を使用してもよい。この
場合、より大きい面積の層が形成できる。
本発明の方法はアモルファスまたは多結晶質の絶縁材
料の上に半導体材料の単結晶質薄層を形成するために使
用され得る。また、特殊構造（デュアルゲート電界効果
トランジスタ、パーミアブルベーストランジスタ、ヘテ
ロ構造及びラテラルスーパーラティス、等）の形成に使
用できる。
従って本発明方法によれば、異なる種類の半導体を成
長させることができ、また種々の層が単結晶質でありな
がら転位または欠陥面をもたないヘテロエピタキシャル
構造を形成することが可能である。
以上の記載が非限定例に基づく記載であることは明ら
かであろう。本発明の範囲内でその他の種々の変形が可
能である。記載の数値も本発明を説明するための非限定
例である。更に、記載の半導体ベースの構造に対する使
用も本発明方法の用途の非限定例である。本発明は概し
て種々の半導体ベースのいかなる構造にも使用できる。
【図面の簡単な説明】
第１図は転位及び双晶面をもつヘテロエピタキシャル成
長した半導体デバイスの説明図、第２図及び第３図は本
発明方法の具体例の概略説明図、第４図は従来技術によ
る半導体層のデポジションの例を示す説明図、第５図か
ら第16図は本発明方法の種々の処理段階を示す説明図、
第17図から第27図は本発明方法の改良された種々の処理
段階を示す説明図、第28図から第34図は本発明方法の変
形具体例の種々の段階を示す説明図、第35図から第37図
は本発明による単結晶質薄層の形成に使用され得るシス
テムの説明図、第38図から第42図は本発明方法の別の変
形例の説明図、第43図から第50図は本発明方法の別の変
形例の説明図、第51図から第53図は本発明方法の別の変
形例の説明図、第54図は三次元デバイスに応用された本
発明の説明図である。 １……基板、２……誘電性材料層、４……シリコン層、
20,21……バンド、24……開孔、29……溝。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−61031（ＪＰ，Ａ) 特開 昭63−51622（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/205

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のタイプの単結晶半導体材料でできた
    薄層を化学的蒸着によって成長させて作成する方法であ
    って、第２のタイプの材料でできた基板の表面に第１の
    タイプの材料で作成された種晶上で結晶成長を開始し、
    前記成長を、第１のタイプの材料以外の材料でできた２
    つの閉じ込め層の間にあるスペース内で、これらの閉じ
    込め層の暴露表面上への、第１のタイプの材料の核形成
    も、堆積も起こらないように制限し、前記２つの閉じ込
    め層の間のスペースが得られるべき単結晶半導体材料薄
    層の厚さを規定する方法において、 単結晶材料の前記薄層を得た後、上側の閉じ込め層が除
    去され、単結晶材料の前記薄層上に新たな閉じ込め層が
    再付着され、該閉じ込め層の中に開口が作製され、この
    開口が閉じ込め層の表面に対応する一方または他方の平
    面内での残留欠陥の平面のトレースに実質上平行に向
    き、単結晶材料が２つの閉じ込め層の間で１部分が除去
    され、この材料の少なくとも１つの種晶のみが保存さ
    れ、もう１つの単結晶の成長が、閉じ込め層の表面に対
    応する一方または他方の平面内での残留欠陥の平面のト
    レースに実質上直角な成長方向に沿って２つの閉じ込め
    層の間で生じることを特徴とする作成方法。
  2. 【請求項２】２つの閉じ込め層（20,21および４、40、4
    1、42または310）の平行であってもなくてもよい２つの
    平面内にある２つの面（36、37）によってスペース（3
    0）が規定され、種晶（38、39、16、17）がこの２つの
    平面の間になく、スペース（30）と連絡し、単結晶材料
    の成長が、最初は２つの閉じ込め層の少なくとも一方の
    平面と直角に、少なくともその平面または近い方の閉じ
    込め平面（37）のレベルに達するまで起こり、次いでこ
    れらの平面で画定される体積内で第１の所定の方向に沿
    って２つの閉じ込め層の間で成長が続行することを特徴
    とする、請求項１に記載の作製方法。
  3. 【請求項３】種晶（38、16）が、２つの閉じ込め層と同
    じタイプの材料から作製された少なくとも１つのチャネ
    ル（35）を介してスペース（30）と連絡することを特徴
    とする、請求項２に記載の作製方法。
  4. 【請求項４】第１のタイプの単結晶半導体材料の層を、
    第２のタイプの材料でできた単結晶半導体基板（１）上
    に作製された絶縁材料の第１の層（２）上に作製する方
    法であって、 −ａ）単結晶半導体基板（１）上に第１絶縁材料層
    （２）を作製する第１ステップと、 −ｂ）第１絶縁材料層中に第１の開口（23、24）をエッ
    チングする第２ステップと、 −ｃ）第１の開口（23、24）上および前記エッチングス
    テップの後に残った第１絶縁材料層の部分である絶縁層
    （20、21、22）上に、CVDにより半導体材料の層（30〜3
    4）を作製する第３ステップであって、この層が、開口
    （23、24）上では単結晶または非単結晶（34）であり絶
    縁層（20、21）上では多結晶（30、31）である第３ステ
    ップと、 −ｄ）半導体材料の層（30〜34）上に第２絶縁材料層
    （４）を作製する第４ステップと、 −ｅ）第２絶縁材料層（４）内に、前記層半導体材料層
    （30〜34）の第１の開口上の部分（34）で終わる少なく
    とも１つの第２開口（63）をエッチングする第５ステッ
    プと、 −ｆ）第２絶縁材料層（４）で覆われない前記半導体材
    料層（30〜34）の第１の開口上の部分（34）を酸化する
    第６ステップと、 −ｇ）第２絶縁材料層（４）内に、半導体材料層（30〜
    34）の絶縁層上の部分（30、31）で終わる少なくとも１
    つの第３開口（43、44）をエッチングする第７ステップ
    と、 −ｈ）開口（43、44）から多結晶半導体材料（30、31）
    を化学的にエッチングして、絶縁層上のすべての多結晶
    半導体材料を除去する第８ステップであって、第１絶縁
    材料層（20）の上面（36）のレベルより下の単結晶基板
    に達してそれをエッチングするように、前記開口内の半
    導体材料（34）の全部または一部分をエッチングし除去
    するためにこのエッチングを続行する第８ステップと、 −ｉ）第８ステップ中にエッチングされた１つまたは複
    数のスペース（30、31）内に単結晶半導体材料を選択的
    にエピタキシァル気相成長させる第９ステップであっ
    て、この成長が第１の成長方向に沿って生じる第９ステ
    ップとを含むことを特徴とする作成方法。
  5. 【請求項５】第５ステップの前に、非酸化材料の層
    （６）を堆積させるフェーズがあり、第５エッチングス
    テップもこの層（６）内で実施されることを特徴とする
    請求項４に記載の方法。
  6. 【請求項６】第２絶縁材料層（４）を除去する第10ステ
    ップを含むことを特徴とする請求項４に記載の方法。
  7. 【請求項７】−構造体の全体上に絶縁材料の層（８）を
    作製し、続いて閉じ込め層の平面の１つ内に、単結晶半
    導体材料の層（70）中に存在する少なくとも１つの欠陥
    平面の少なくとも１つのトレースに平行に向いた開口
    （83）をエッチングして第９ステップで得られた欠陥を
    もつ単結晶半導体材料（70）を暴露する第11ステップ
    と、 −この開口（83）を通して、単結晶半導体材料（70）の
    大部分をエッチングして除去する第12ステップと、 −第12ステップ中に解放されたスペース中に単結晶半導
    体材料を成長させる第13ステップとを含むことを特徴と
    する請求項６に記載の方法。
  8. 【請求項８】第13ステップに続いて、第11ステップ中に
    作製された絶縁材料の層（８）を除去する第14ステップ
    を含み、その後、第11ステップで、単結晶半導体材料の
    層中に存在する別のタイプの欠陥平面の閉じ込め平面内
    に別のトレースに平行に向いた開口を設けることによっ
    て、第11ステップ、第12ステップ、および第13ステップ
    を繰り返すことを特徴とする請求項７に記載の方法。
  9. 【請求項９】第13ステップに続いて、構造を覆う絶縁材
    料の層（８）を除去する第14ステップと、次いでエッチ
    ングによって、半導体材料の転位および他の広がった欠
    陥を含むゾーンを得られた半導体材料の層から除去でき
    るようにする第15ステップを含むことを特徴とする請求
    項７に記載の方法。
  10. 【請求項１０】−基板（１）上に誘電材料の少なくとも
    １つのストリップ（２）を作製する第１ステップと、 −他の材料に対して化学的エッチングの選択性を有する
    材料（200）で前記ストリップ（２）を被覆する第２ス
    テップと、 −こうして得られた組立体をカプセル封じ材料（300）
    で被覆する第３ステップと、 −カプセル封じ材料（300）中で誘電材料のストリップ
    （２）の上に開口を作製する第４ステップと、 −開口（301）を通して化学的エッチングの選択性を有
    する材料（200）を除去する第５ステップと、 −開口（301）を通して単結晶半導体材料を選択的に成
    長させる第６ステップとを含むことを特徴とする請求項
    １に記載の方法。
  11. 【請求項１１】−基板（１）上に誘電材料の少なくとも
    １つのストリップ（２）を作製する第１ステップと、 −他の材料に対して化学的エッチングの選択性を有する
    中間半導体材料（200）で前記ストリップ（２）を被覆
    する第２ステップと、 −こうして得られた組立体を、隣接の層に対して化学的
    エッチングの選択性を有し、前記蒸気相の化学種からこ
    の蒸気相にさらされるその表面への核形成も付着も許さ
    ない、カプセル封じ材料（300）で被覆する第３ステッ
    プと、 −カプセル封じ材料（300）中で誘電材料のストリップ
    ２の上に開口を作製する第４ステップと、 −開口（301）を通して、中間半導体材料（200）を除去
    する第５ステップと、 −開口（301）を通して、単結晶半導体材料の選択的成
    長を実施する第６ステップとを含むことを特徴とする、
    請求項１に記載の方法。
  12. 【請求項１２】第１のタイプの単結晶半導体材料ででき
    た薄層を化学的蒸着によって成長させて製造する方法で
    あって、第２のタイプの材料でできた基板の表面に作成
    された種晶上で結晶成長を開始し、前記成長を、第１の
    タイプの材料以外の材料でできた２つの閉じ込め層の間
    にあるスペース内で、これらの閉じ込め層の暴露表面上
    への、第１のタイプの材料の核形成も、堆積も起こらな
    いように制限し、前記２つの閉じ込め層の間のスペース
    が得られるべき単結晶半導体材料薄層の厚さを規定する
    作成方法において、 単結晶半導体材料の種晶（39）の作製が、基板（１）上
    に第１の閉じ込め層（20、21）を堆積し、次いでこの第
    １閉じ込め層（20、21）中に少なくとも１つの開口（2
    9）をエッチングし、次いで、前記基板の開口に露出し
    た部分を使用して半導体材料を開口内に単結晶で成長さ
    せることにより達成され、このとき同時に、前記第１閉
    じ込め層上では前記半導体材料が多結晶で成長してお
    り、その後、該装置全体が少なくとも１つの開口を設け
    られた第２閉じ込め層によって被覆され、この開口から
    前記多結晶で成長した半導体材料が除去されることを特
    徴とする作成方法。
  13. 【請求項１３】第１閉じ込め層中の少なくとも１つの開
    口（29）のエッチングが、基板（１）内で深さ方向にも
    行われることを特徴とする、請求項12に記載の方法。
  14. 【請求項１４】単結晶半導体材料の種晶の作製が、 −基板（１）上に第１の閉じ込め層（20、21、22）を堆
    積し、次いで第１閉じ込め層（20、21、22）および後で
    堆積される第２閉じ込め層（300）の材料に対して化学
    的エッチングの選択性を有する中間層（210、220、23
    0）を堆積させ、 −第１閉じ込め層および中間層中に少なくとも１つの開
    口（201）をエッチングし、 −前記開口（201）中で単結晶半導体材料の種晶（10）
    を中間層の上側レベルまで成長させ、 −第２の閉じ込め層（300）を堆積させ、 −第２閉じ込め層（300）中に少なくとも１つの開口を
    作製し、中間層の材料を除去することによって実施され
    ることを特徴とする、請求項１に記載の方法。
  15. 【請求項１５】第１のタイプの単結晶半導体材料ででき
    た薄層を化学的蒸着によって成長させて製造する方法で
    あって、第２のタイプの材料でできた基板の表面に作成
    された種晶上で結晶成長を開始し、前記成長を、第１の
    タイプの材料以外の材料でできた２つの閉じ込め層の間
    にあるスペース内で、これらの閉じ込め層の暴露表面上
    への、第１のタイプの材料の核形成も、堆積も起こらな
    いように制限し、前記２つの閉じ込め層の間のスペース
    が得られるべき単結晶半導体材料薄層の厚さを規定する
    作成方法において、 第１の閉じ込め層（501）を基板上に作製し、この閉じ
    込め層が、 基板（１）から作製され、第１閉じ込め層（501）の上
    方に現れ、得るべき単結晶層の厚さに対応する高さを有
    する、単結晶半導体材料のブロック（500）をその中に
    備えた少なくとも１つの開口と、その面の１つ（504）
    がブロック（500）と接触するように配置された少なく
    とも１つの開口（503）を有するマスク（502）と、第１
    閉じ込め層（501）とマスクの面（504）の間にブロック
    （500）から単結晶層が成長するように開口（503）を通
    してエピタキシァル成長する半導体材料とを備えること
    を特徴とする作成方法。
  16. 【請求項１６】マスク（502）がブロック（500）に対し
    て第１閉じ込め層（501）の表面と平行に移動できるこ
    とを特徴とする、請求項15に記載の方法。
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