JP6994591B2 - 半導体装置 - Google Patents
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
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Description
に関するものである。
に、Nチャネル型トランジスタのみにより構成される半導体装置の開発が進められている
(例えば特許文献1~特許文献3)。
スとドレインとの他方が出力と接続される第1のトランジスタと、第1のトランジスタの
ゲートと各配線との間に接続される1つ又は2つ以上の第2のトランジスタとで構成され
る。
ジスタのゲートの電位を容量結合により電源電圧よりも高く(又は低く)することが多い
。これを実現するために、第1のトランジスタのゲートをフローティングにする必要があ
る。そのために、第1のトランジスタのゲートと接続される1つ又は2つ以上の第2のト
ランジスタを、全てオフにする必要がある。
スタのオフ電流により、第1のトランジスタのゲートが保持する電荷は、時間と共に失わ
れていた。そのため、半導体装置の駆動能力が低下していた。
または、本発明の一態様は、半導体装置の駆動能力の向上を図ることを課題の一とする。
ジスタの第1の端子は、第1の配線と電気的に接続され、第1のトランジスタの第2の端
子は、第2の配線と電気的に接続され、第2のトランジスタのゲートは、第3の配線と電
気的に接続され、第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、
第2のトランジスタの第2の端子は、第1のトランジスタのゲートと電気的に接続され、
第1のトランジスタ及び第2のトランジスタは、酸化物半導体によりチャネル領域が形成
され、第1のトランジスタ及び第2のトランジスタのオフ電流が1aA/μm以下である
半導体装置である。
スタと、第4のトランジスタとを有し、第1のトランジスタの第1の端子は、第1の配線
と電気的に接続され、第1のトランジスタの第2の端子は、第2の配線と電気的に接続さ
れ、第2のトランジスタのゲートは、第3の配線と電気的に接続され、第2のトランジス
タの第1の端子は、第3の配線と電気的に接続され、第2のトランジスタの第2の端子は
、第1のトランジスタのゲートと電気的に接続され、第3のトランジスタのゲートは、第
4の配線と電気的に接続され、第3のトランジスタの第1の端子は、第5の配線と電気的
に接続され、第3のトランジスタの第2の端子は、第2の配線と電気的に接続され、第4
のトランジスタのゲートは、第4の配線と電気的に接続され、第4のトランジスタの第1
の端子は、第5の配線と電気的に接続され、第4のトランジスタの第2の端子は、第1の
トランジスタのゲートと電気的に接続され、第1のトランジスタ乃至第4のトランジスタ
は、酸化物半導体によりチャネル領域が形成され、第1のトランジスタ乃至第4のトラン
ジスタのオフ電流が1aA/μm以下である半導体装置である。
ランジスタの第1の端子は、第1の配線と電気的に接続され、第1のトランジスタの第2
の端子は、第2の配線と電気的に接続され、第2のトランジスタのゲートは、第1の配線
と電気的に接続され、第2のトランジスタの第1の端子は、第1の配線と電気的に接続さ
れ、第2のトランジスタの第2の端子は、第1のトランジスタのゲートと電気的に接続さ
れ、第1のトランジスタ及び第2のトランジスタは、酸化物半導体によりチャネル領域が
形成され、第1のトランジスタ及び第2のトランジスタのオフ電流が1aA/μm以下で
ある半導体装置である。
スタと、第4のトランジスタとを有し、第1のトランジスタの第1の端子は、第1の配線
と電気的に接続され、第1のトランジスタの第2の端子は、第2の配線と電気的に接続さ
れ、第2のトランジスタのゲートは、第1の配線と電気的に接続され、第2のトランジス
タの第1の端子は、第1の配線と電気的に接続され、第2のトランジスタの第2の端子は
、第1のトランジスタのゲートと電気的に接続され、第3のトランジスタのゲートは、第
3の配線と電気的に接続され、第3のトランジスタの第1の端子は、第4の配線と電気的
に接続され、第3のトランジスタの第2の端子は、第2の配線と電気的に接続され、第4
のトランジスタのゲートは、第3の配線と電気的に接続され、第4のトランジスタの第1
の端子は、第4の配線と電気的に接続され、第4のトランジスタの第2の端子は、第1の
トランジスタのゲートと電気的に接続され、第1のトランジスタ乃至第4のトランジスタ
は、酸化物半導体によりチャネル領域が形成され、第1のトランジスタ乃至第4のトラン
ジスタのオフ電流が1aA/μm以下である半導体装置である。
)個の第3のトランジスタと、N個の第4のトランジスタとを有し、第1のトランジスタ
の第1の端子は、第1の配線と電気的に接続され、第1のトランジスタの第2の端子は、
第2の配線と電気的に接続され、第2のトランジスタのゲートは、第1の配線と電気的に
接続され、第2のトランジスタの第1の端子は、第1の配線と電気的に接続され、第2の
トランジスタの第2の端子は、第1のトランジスタのゲートと電気的に接続され、N個の
第3のトランジスタのゲートは、各々、N本の第3の配線と電気的に接続され、N個の第
3のトランジスタの第1の端子のすべては、第4の配線と電気的に接続され、N個の第3
のトランジスタの第2の端子のすべては、第2の配線と電気的に接続され、N個の第4の
トランジスタのゲートは、各々、N本の第3の配線と電気的に接続され、N個の第4のト
ランジスタの第1の端子のすべては、第4の配線と電気的に接続され、N個の第4のトラ
ンジスタの第2の端子のすべては、第1のトランジスタのゲートと電気的に接続され、第
1のトランジスタ、第2のトランジスタ、N個の第3のトランジスタ及びN個の第4のト
ランジスタは、酸化物半導体によりチャネル領域が形成され、第1のトランジスタ、第2
のトランジスタ、N個の第3のトランジスタ及びN個の第4のトランジスタのオフ電流が
1aA/μm以下である半導体装置である。
ましい。または、上記の半導体装置において、酸化物半導体の表面に対して垂直な方向に
c軸が配向する非単結晶領域を有することが好ましい。
。
XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、
XとYとが直接接続されている場合とを含むものとする。ここで、X、Yは、対象物(例
えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。したが
って、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図また
は文章に示された接続関係以外のものも含むものとする。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オードなど)が、XとYとの間に1個以上接続される構成がある。なお、「電気的に接続
される」の表現を、「接続される」と同じ意味で用いる場合がある。この場合、「電気的
に接続される」には、「機能的に接続される」と「直接接続される」が含まれることにな
る。
とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変
換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電
源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)
、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続される構成がある。ま
た、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場
合は、XとYとは機能的に接続されているものとする。
されている、と明示的に記載する場合は、Xの上にYが直接接して形成されていることに
限定されない。直接接してはいない場合、つまり、XとYと間に別の対象物が介在する場
合も含むものとする。ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電
極、端子、導電膜、層、など)であるとする。
れている場合は、層Xの上に直接接して層Yが形成されている場合と、層Xの上に直接接
して別の層(例えば層Z)などが形成されていて、その上に直接接して層Yが形成されて
いる場合とを含むものとする。なお、別の層(例えば層Z)は、単層でもよいし、複層(
積層)でもよい。
であり、Xの上にYが直接接していることに限定されず、XとYとの間に別の対象物が介
在する場合も含むものとする。従って例えば、層Xの上方に、層Yが形成されている、と
いう場合は、層Xの上に直接接して層Yが形成されている場合と、層Xの上に直接接して
別の層(例えば層Z)などが形成されていて、その上に直接接して層Yが形成されている
場合とを含むものとする。なお、別の層(例えば層Z)は、単層でもよいし、複層(積層
)でもよい。
成されている、と明示的に記載する場合、Xの斜め上にYが形成される場合も含むことと
する。
であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様
に、明示的に複数として記載されているものについては、複数であることが望ましい。た
だし、これに限定されず、単数であることも可能である。
、層、区域を他のものと区別して記述するために用いられる。よって、第1、第2、第3
などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、
例えば、「第1の」を「第2の」又は「第3の」などと置き換えることが可能である。
、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は
「中に」などの空間的配置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関
連を、図によって簡単に示すために用いられる場合が多い。ただし、これに限定されず、
これらの空間的配置を示す語句は、図に描く方向に加えて、他の方向を含むことが可能で
ある。例えば、Xの上にY、と明示的に示される場合は、YがXの上にあることに限定さ
れない。図中のデバイスは反転、又は180°回転することが可能なので、YがXの下に
あることを含むことが可能である。このように、「上に」という語句は、「上に」の方向
に加え、「下に」の方向を含むことが可能である。ただし、これに限定されず、図中のデ
バイスは様々な方向に回転することが可能なので、「上に」という語句は、「上に」、及
び「下に」の方向に加え、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手
前に」、「内に」、「外に」、又は「中に」などの他の方向を含むことが可能である。つ
まり、状況に応じて適切に解釈することが可能である。
がある。よって、必ずしもそのスケールに限定されない。
れない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
力の向上を図ることができる。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一
部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又
は同様な機能を有する部分の詳細な説明は省略する。
実施の形態(その実施の形態および他の実施の形態を含む)で述べる内容(一部の内容で
もよい)に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
本実施の形態では、半導体装置の一例及びその半導体装置の駆動方法の一例について説明
する。特に、ブートストラップ動作を用いた回路の一例及びその回路の駆動方法の一例に
ついて説明する。
、トランジスタ101及びトランジスタ102を有する。トランジスタ101の第1の端
子は、配線111と接続され、トランジスタ101の第2の端子は、配線112と接続さ
れる。トランジスタ102の第1の端子は、配線113と接続され、トランジスタ102
の第2の端子は、トランジスタ101のゲートと接続され、トランジスタ102のゲート
は、配線113と接続される。ただし、本実施の形態の半導体装置は、図1(A)に示す
構成に限定されず、他にも様々な構成とすることができる。
、ノード11と示す。
明する。Nチャネル型のトランジスタは、ゲートとソースとの間の電位差が閾値電圧より
も大きい場合に、オンになる。
導体を用いることが好ましい。半導体層として酸化物半導体を用いることにより、トラン
ジスタのS値の向上、トランジスタのオフ電流の低減、及び/又はトランジスタの耐圧の
向上を図ることができる。
容量素子、抵抗素子など)などが有するすべての端子が接続される箇所を特定しなくても
、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子と接続
される箇所が複数のケース考えられる場合には、その端子と接続される箇所を特定の箇所
に限定する必要はない。したがって、能動素子(トランジスタ、ダイオードなど)、受動
素子(容量素子、抵抗素子など)などが有する一部の端子についてのみ、その端子と接続
される箇所を特定することによって、発明の一態様を構成することが可能な場合がある。
定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路
について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な
場合がある。したがって、ある回路について、機能を特定しなくても、端子と接続される
箇所を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成
することが可能である。または、ある回路について、端子と接続される箇所を特定しなく
ても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様
を構成することが可能である。
例えば電圧V1)が供給される。または、配線111には、電位V1と電位V2(電位V
2<電位V1)とが選択的に又は交互に与えられる。言い換えると、配線111には、信
号(例えばクロック信号)が入力される。配線111に電位V1が与えられる場合、配線
111は電源線としての機能を有する。一方で、配線111に電位V1と電位V2とが選
択的に与えられる場合、配線111は信号線(例えばクロック信号線)としての機能を有
する。ただし、配線111に与えられる電位は、電位V1と電位V2とに限定されず、他
にも様々な電位が与えられることが可能である。
機能を有する。なお、配線112の電位は、例えば、V2以上V1以下である。
れる。言い換えると、配線113には、信号が入力される。そのため、配線113は、信
号線としての機能を有する。ただし、配線113に与えられる電位は、電位V1と電位V
2とに限定されない。例えば、配線113には、一定の電圧が供給されることが可能であ
る。別の例として、配線113には、アナログ信号、又は3つ以上の電位を有する信号が
入力されることが可能である。
と等しくなると仮定して説明する。
が存在する場合を含むことがある。例えば、「電位(又は電圧)が等しい」という場合に
は、少なくとも±10%の範囲を誤差として含むことがある。より好ましくは、±5%で
ある。さらに好ましくは、±3%である。または、漏れ電流等による電位の変動の範囲、
フィードスルー等による電位の変動の範囲、ノイズ等による電位の変動の範囲、測定装置
等による測定誤差の範囲、又はプロセスのばらつき等による電位のばらつきの範囲などを
、誤差の範囲として含むものとする。
に電位V1が与えられる場合と、配線111に電位V1と電位V2とを選択的に与える場
合との2通りの動作について説明する。
て説明する。
る。配線113に電位V1が与えられると、トランジスタ102がオンになるので、配線
113とノード11とは導通状態になる。すると、配線113の電位はノード11に供給
されるので、ノード11の電位は上昇し始める。やがて、ノード11の電位がV2+Vt
h101(Vth101はトランジスタ101の閾値電圧)に達すると、トランジスタ1
01がオンになるため、配線111と配線112とは導通状態になる。すると、配線11
1の電位は配線112に供給されるので、配線112の電位は上昇し始める(図1(B)
参照)。
閾値電圧:V2+Vth101<V1-Vth102を満たす)に達すると、トランジス
タ102がオフになるので、配線113とノード11とは非導通状態になる。すると、ノ
ード11は、浮遊状態になる。その後も、配線112の電位は上昇し続け、やがて電位V
1と等しい値まで上昇する。配線112の電位上昇に伴い、ノード11の電位は、トラン
ジスタ101のゲートと第2の端子との間の寄生容量により、V1+Vth101+Va
(Vaは正の数)まで上昇する(図1(C)参照)。これが、いわゆるブートストラップ
動作である。
配線113とノード11とは非導通状態になる。つまり、ノード11は浮遊状態になる。
この場合、図1(A)に示す半導体装置の動作は、配線113に電位V2を与える前のノ
ード11の電位に依存する。例えば、配線113に電位V2を与える前のノード11の電
位が、V2+Vth101未満であるとする。この状態で配線113に電位V2が与えら
れると、トランジスタ101はオフになるので、配線111と配線112とは非導通状態
になる。そのため、配線112の電位は、配線113に電位V2を与える前の値のままと
なる。また、例えば、配線113に電位V2を与える前のノード11の電位が、V2+V
th101を超えているとする。この状態で配線113に電位V2が与えられると、トラ
ンジスタ101はオンになるので、配線111と配線112とは導通状態になる。そのた
め、配線112の電位は、電位V1と等しい値となり、ノード11の電位は、ブートスト
ラップ動作によって、V1+Vth101+Vaになる。
動作の一例について説明する。
る。配線113に電位V1が与えられ、配線111に電位V2が与えられると、トランジ
スタ102がオンになるので、配線113とノード11とは導通状態になる。すると、配
線113の電位はノード11に供給されるので、ノード11の電位は上昇し始める。やが
て、ノード11の電位は、V2+Vth101に達すると、トランジスタ101がオンに
なるので、配線111と配線112とは導通状態になる。すると、配線111の電位は配
線112に供給されるので、配線112の電位は、電位V2と等しくなる(図2(A)参
照)。
フになるので、配線113とノード11とは非導通状態になる。すると、ノード11は、
浮遊状態になる(図2(B)参照)。
まなので、ノード11の電位は、V1-Vth102のままとなる。そのため、トランジ
スタ101はオンのままであり、配線111と配線112とは導通状態のままとなる。つ
まり、配線111の電位は、配線112に供給され続ける。よって、配線111に電位V
1が与えられるタイミングと同じタイミングで、配線112の電位は上昇し始め、電位V
1と等しい値まで上昇する。配線112の電位上昇に伴い、ノード11の電位は、トラン
ジスタ101のゲートと第2の端子との間の寄生容量により、V1+Vth101+Va
(Vaは正の数)まで上昇する(図2(C)参照)。いわゆる、ブートストラップ動作で
ある。
配線113とノード11とは非導通状態になる。つまり、ノード11は浮遊状態になる。
この場合、図2(A)に示す半導体装置の動作は、配線113に電位V2を与える前の、
ノード11の電位に依存する。例えば、配線113に電位V2を与える前のノード11の
電位が、V2+Vth101未満であるとする。この状態で配線113に電位V2が与え
られると、トランジスタ101はオフになるので、配線111と配線112とは非導通状
態になる。そのため、配線112の電位は、配線113に電位V2を与える前の値のまま
となる。また、例えば、配線113に電位V2を与える前のノード11の電位が、V2+
Vth101を超えているとする。この状態で配線113に電位V2が与えられると、ト
ランジスタ101はオンになるので、配線111と配線112とは導通状態になる。その
ため、配線112の電位は、配線111の電位と等しくなる。つまり、配線111に電位
V1が与えられると、配線112の電位は電位V1と等しくなり、配線111に電位V2
が与えられると、配線112の電位は電位V2と等しくなる。
り、配線112の電位を配線111の電位と等しい値とすることができる。
3に電位V1が与えられてからトランジスタ102がオフになるまでの時間が長くなって
いた。または、ノード11の電位がブートストラップ動作により上昇し始めるタイミング
が遅くなっていた。または、ノード11の電位が低くなっていた。または、トランジスタ
101のゲートと第2の端子との間の電位差が小さくなっていた。または、配線112の
電位の立ち上がり時間が長くなっていた。または、配線112に接続できる負荷が小さか
った。または、トランジスタ101のチャネル幅が大きくなっていた。または、レイアウ
ト面積が大きくなっていた。
体層として酸化物半導体を用いるため、S値を小さくすることができる。そのため、半導
体装置の駆動能力の向上を図ることができる。例えば、トランジスタ102のS値が小さ
いと、配線113に電位V1が与えられてからトランジスタ102がオフになるまでの時
間を短くすることができるので、ノード11の電位がブートストラップ動作により上昇し
始めるタイミングを早くすることができる。ノード11の電位が上昇し始めるタイミング
が早くなると、ノード11の電位を高くすることができるので、トランジスタ101のゲ
ートと第2の端子との間の電位差を大きくすることができる。その結果、配線112の電
位の立ち上がり時間を短くすることができる。または、配線112に大きな負荷を接続し
ても、該負荷を駆動することができる。または、トランジスタ101のチャネル幅を小さ
くすることができるので、レイアウト面積を小さくすることができる。別の例として、ト
ランジスタ101のS値が小さいと、配線112の電位の立ち上がり時間を短くすること
ができる。
共にノード11から失われる電荷の量が多かった。または、ノード11の電位が低下して
いた。または、ノード11の電位をV1+Vth101よりも高い値に維持できる時間が
短くなっていた。または、駆動周波数を低くすることが困難であった。または、半導体装
置が動作することができる駆動周波数の範囲が狭くなっていた。
電流は小さい。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、ト
ランジスタ102のオフ電流が小さいと、ノード11から失われる電荷の量を少なくする
ことができるため、ノード11の電位の低下を抑制することができる。つまり、ノード1
1の電位をV1+Vth101よりも高い値に維持できる時間を、長くすることができる
。その結果、駆動周波数を低くすることができるので、本実施の形態の半導体装置が動作
することができる駆動周波数の範囲を広くすることができる。
V1-Vth102まで上昇した後に、ブートストラップ動作によりさらに上昇する。す
なわち、トランジスタ101のゲートと第2の端子との間の電位差を大きくすることがで
きる。その結果、配線112の電位の立ち上がり時間を短くすることができる。または、
配線112に大きな負荷を接続しても、該負荷を駆動することができる。または、トラン
ジスタ101のチャネル幅を小さくすることができるので、レイアウト面積を小さくする
ことができる。
が与えられた後において、配線111に電位V1が与えられるタイミングと同時に、配線
112の電位が上昇する。したがって、本実施の形態の半導体装置は、シフトレジスタ回
路の一部として用いることができる。
る。つまり、トランジスタ101は、スイッチとしての機能を有する。または、トランジ
スタ101は、配線112に配線111の電位を供給するタイミングを制御する機能を有
する。または、トランジスタ101は、配線112の電位を上昇させるタイミングを制御
する機能を有する。または、トランジスタ101は、トランジスタ101のゲートと第2
の端子との間の寄生容量により、ノード11の電位を上昇させるタイミングを制御する機
能を有する。ただし、トランジスタ101は、前述する機能の少なくとも1つを有してい
ればよい。
る。つまり、トランジスタ102は、スイッチとしての機能を有する。または、トランジ
スタ102は、配線113の電位がノード11の電位よりも高い場合に、配線113とノ
ード11とを導通状態とし、配線113の電位がノード11の電位よりも低い場合に、配
線113とノード11とを非導通状態とする機能を有する。つまり、トランジスタ102
は、ダイオードとしての機能を有する。または、トランジスタ102は、配線113の電
位をノード11に供給するタイミングを制御する機能を有する。または、トランジスタ1
02は、ノード11の電位を上昇させるタイミングを制御する機能を有する。または、ト
ランジスタ102は、ノード11を浮遊状態にするタイミングを制御する機能を有する。
ただし、トランジスタ102は、前述する機能の少なくとも1つを有していればよい。
制御することにより、本実施の形態の半導体装置に様々な機能を持たせること、又は半導
体装置の駆動能力の向上を図ることができる。
11に電位V1よりも高い電位又は電位V1未満の電位を与えることが可能である。配線
111に電位V1よりも高い電位又は電位V1未満の電位を与えることにより、本実施の
形態の半導体装置は、レベルシフト回路としての機能を有することができる。
電位V1の1倍より高く、4倍以下であることが好ましい。より好ましくは、1.2倍以
上、3倍以下である。さらに好ましくは、1.5倍以上、2.3倍以下である。
V1の0.2倍以上、1倍未満であることが好ましい。より好ましくは、0.3倍以上、
0.9倍以下である。さらに好ましくは、0.5倍以上、0.7倍以下である。
よりも高い電位を与えることが可能である。具体的には、配線113に与えられる電位は
、配線111に与えられる電位の1倍より高く、3倍以下であることが好ましい。より好
ましくは、1.3倍以上、2.5倍以下である。さらに好ましくは、1.5倍以上、2倍
以下である。配線113に与えられる電位が高いと、配線113に電位V1が与えられて
からトランジスタ102がオフになるまでの時間を短くすることができるので、ノード1
1の電位がブートストラップ動作により上昇し始めるタイミングを早くすることができる
。ノード11の電位が上昇し始めるタイミングが早いと、ノード11の電位を高くするこ
とができるので、トランジスタ101のゲートと第2の端子との間の電位差を大きくする
ことができる。その結果、配線112の電位の立ち上がり時間を短くすることができる。
または、配線112に大きな負荷を接続しても、該負荷を駆動することができる。または
、トランジスタ101のチャネル幅を小さくすることができるので、レイアウト面積を小
さくすることができる。
適切な値とすることにより、半導体装置の駆動能力の向上を図ることができる。
スタ102の閾値電圧は、トランジスタ101の閾値電圧よりも小さいことが好ましい。
好ましくは、トランジスタ102の閾値電圧は、トランジスタ101の閾値電圧の0.1
倍以上、1倍未満である。より好ましくは、0.3倍以上、0.9倍以下である。さらに
好ましくは、0.5倍以上、0.7倍以下である。トランジスタ102の閾値電圧が小さ
いと、配線113に電位V1が与えられてからトランジスタ102がオフになるまでの時
間を短くすることができるので、ノード11の電位がブートストラップ動作により上昇し
始めるタイミングを早くすることができる。ノード11の電位が上昇し始めるタイミング
が早いと、ノード11の電位を高くすることができるので、トランジスタ101のゲート
と第2の端子との間の電位差を大きくすることができる。その結果、配線112の電位の
立ち上がり時間を短くすることができる。または、配線112に大きな負荷を接続しても
、該負荷を駆動することができる。または、トランジスタ101のチャネル幅を小さくす
ることができるので、レイアウト面積を小さくすることができる。
1-電位V2)よりも小さいことが好ましい。特に、トランジスタ101の閾値電圧は、
半導体装置の駆動電圧の1/50倍以上、1/2倍以下であることが好ましい。より好ま
しくは、1/40倍以上、1/7倍以下である。さらに好ましくは、1/30倍以上、1
/10倍以下である。トランジスタ101の閾値電圧を半導体装置の駆動電圧よりも小さ
くすることにより、半導体装置の誤動作を防ぎ、半導体装置を正常に動作させることがで
きる。
な値とすることにより、本実施の形態の半導体装置の駆動能力の向上を図ることができる
。
きいことが好ましい。好ましくは、トランジスタ101のチャネル幅は、トランジスタ1
02のチャネル幅の2倍以上、100倍以下である。より好ましくは、5倍以上、50倍
以下である。さらに好ましくは、10倍以上、30倍以下である。
。具体的には、トランジスタのチャネル幅が大きいほど、トランジスタの電流供給能力は
向上する。ただし、トランジスタの電流供給能力を制御する因子は、トランジスタのチャ
ネル幅に限定されない。例えば、トランジスタのチャネル長(L)、トランジスタのW/
L比、トランジスタのゲートとソースとの間の電位差(Vgs)などによっても、トラン
ジスタの電流供給能力を制御することができる。具体的には、トランジスタのチャネル長
が小さいほど、トランジスタのW/L比が大きいほど、又はトランジスタのVgsが大き
いほど、トランジスタの電流供給能力は向上する。したがって、本明細書等において、「
トランジスタのチャネル幅が大きい」という記載は、「トランジスタのチャネル長が小さ
い」、「トランジスタのW/L比が大きい」又は「トランジスタのVgsが大きい」と同
義であることを付記する。
第1の端子が接続される配線は、配線113に限定されず、他の様々な配線とすることが
可能である。
線111と接続される場合の例を示す。図3(A)に示す半導体装置では、配線113に
電位V2が与えられる場合、ノード11の電位を電位V2と等しい値にすることができる
。
が配線111と接続される場合の例を示す。図3(B)に示す半導体装置では、ノード1
1に配線113よりも配線抵抗が小さい配線111から電位V1を供給することができる
ため、ノード11の電位を早く上昇させることができる。
線111と接続され、トランジスタ102の第1の端子が配線111と接続される場合の
例を示す。図3(C)に示す半導体装置では、配線113を省略することができるので、
配線の数及び信号の数を減らすことができる。
1と配線112との間の容量値を大きくすることにより、ブートストラップ動作時におけ
るノード11の電位を高くすることができる。
ード11と配線112との間に、容量素子を接続することが可能である。容量素子121
の一方の電極は、トランジスタ101のゲートと同じ材料により構成され、ノード11と
接続されることが好ましい。そして、容量素子121の他方の電極は、トランジスタ10
1の第2の端子と同じ材料により構成され、配線112と接続されることが好ましい。こ
うして、コンタクトホールなどを省略できるので、レイアウト面積を小さくすることがで
きる。
ンジスタ101のゲートを構成する材料と、トランジスタ101の第2の端子を構成する
材料とが重なる面積を、トランジスタ101のゲートを構成する材料と、トランジスタ1
01の第1の端子を構成する材料とが重なる面積よりも大きくすることが可能である。特
に、トランジスタ101のゲートを構成する材料と、トランジスタ101の第2の端子を
構成する材料とが重なる面積は、トランジスタ101のゲートを構成する材料と、トラン
ジスタ101の第1の端子を構成する材料とが重なる面積の1倍より大きく、5倍以下で
あることが好ましい。より好ましくは、1.5倍以上、4倍以下である。さらに好ましく
は、2倍以上3倍以下である。
2の端子との間に、容量素子121を接続した場合の例を示す。
1の端子と、トランジスタ102のゲート又は第1の端子とは、異なる配線と接続される
ことが可能である。
が配線111Aと接続され、トランジスタ102のゲートが配線111Bと接続される場
合の例を示す。
が配線111Aと接続され、トランジスタ102の第1の端子が配線111Bと接続され
る場合の例を示す。
が配線111Aと接続され、トランジスタ102のゲートが配線111Bと接続され、ト
ランジスタ102の第1の端子が配線111Bと接続される場合の例を示す。
線111A及び配線111Bには、電位V1が供給される。ただし、配線111Aと配線
111Bとに与える電位は、異なる値とすることが可能である。例えば、配線111Aに
、電位V1よりも高い電位又は電位V1未満の電位を与えることにより、図4(A)~(
C)に示す半導体装置は、レベルシフト回路としての機能を有することになる。別の例と
して、配線111Bに電位V1よりも高い電位を与えることにより、ノード11の電位の
立ち上がり時間を短くすることができる。別の例として、配線111Bに電位V1よりも
低い電位を与えることにより、トランジスタ102がオフになるタイミングを早くするこ
とができる。
チゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、複数の
ゲート電極に対応する複数のチャネル領域が互いに直列に接続されるため、複数のトラン
ジスタが直列に接続された構造となる。よって、マルチゲート構造により、さらなるオフ
電流の低減、トランジスタの耐圧向上(信頼性の向上)を図ることができる。または、マ
ルチゲート構造により、トランジスタが飽和領域で動作する時に、ドレインとソースとの
間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラッ
トである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利
用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することが
出来る。その結果、特性のよい差動回路やカレントミラー回路などを実現することが出来
る。
のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造
にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よっ
て、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの
上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため
、S値の改善を図ることができる。
造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造
、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチ
ャネル領域が直列に接続する構造などのトランジスタを用いることができる。
イン電極が重なっている構造のトランジスタを用いることができる。チャネル領域(もし
くはその一部)にソース電極やドレイン電極が重なる構造にすることによって、チャネル
領域の一部に電荷が溜まり、動作が不安定になることを防ぐことができる。
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そのため、例えば、能動素子(トランジスタ、ダイオード
など)、配線、受動素子(容量素子、抵抗素子など)、導電層、絶縁層、半導体層、有機
材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面ま
たは文章において、その一部分を取り出して、発明の一態様を構成することが可能である
ものとする。例えば、N個(Nは整数)の回路素子(トランジスタ、容量素子等)を有し
て構成される回路図から、M個(Mは整数で、M<N)の回路素子(トランジスタ、容量
素子等)を抜き出して、発明の一態様を構成することは可能である。別の例としては、N
個(Nは整数)の層を有して構成される断面図から、M個(Mは整数で、M<N)の層を
抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、N個(
Nは整数)の要素を有して構成されるフローチャートから、M個(Mは整数で、M<N)
の要素を抜き出して、発明の一態様を構成することは可能である。
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。
本実施の形態では、半導体装置の構成の一例及びその半導体装置の駆動方法の一例につい
て説明する。特に、実施の形態1に示す半導体装置を用いたインバータ回路及びバッファ
回路の一例、並びにそのインバータ回路及びバッファ回路の駆動方法の一例について説明
する。
ジスタ101と、トランジスタ102と、トランジスタ103と、トランジスタ104と
、配線112、配線113、配線114、配線115と、から構成されている。トランジ
スタ101~104は、酸化物半導体材料を用いて形成されている。また、トランジスタ
103及びトランジスタ104は、Nチャネル型である。
04を加えて設ける場合の半導体装置を示す。トランジスタ103のゲートは、配線11
4と接続され、トランジスタ103の第1の端子は、配線115と接続され、トランジス
タ103の第2の端子は、配線112に接続される。また、トランジスタ104のゲート
は、配線114と接続され、トランジスタ104の第1の端子は、配線115と接続され
、トランジスタ104の第2の端子は、トランジスタ101のゲートと接続される。ただ
し、本実施の形態の半導体装置の構成は、図5(A)に限定されず、他にも様々な構成と
することが可能である。
4には、信号が入力される。そのため、配線114は、信号線としての機能を有する。こ
こでは、配線114には、配線113に入力される信号の反転信号が入力されると仮定す
る。よって、配線113に電位V2が与えられる場合、配線114には電位V1が与えら
れ、配線113に電位V1が与えられる場合、配線114には電位V2が与えられる。た
だし、これに限定されず、配線113と配線114とには、同じ電位が与えられることが
可能である。
例えば電圧V2)が供給される。そのため、配線115は、電源線としての機能を有する
ものとする。ただし、配線115に与えられる電位は、電位V2に限定されず、他にも様
々な電位が与えられることが可能である。例えば、配線115には、電位V1と電位V2
とを選択的に与えることが可能である。配線115に電位V1が与えられることによって
、トランジスタ103及びトランジスタ104に逆バイアスを印加することができるので
、これらのトランジスタの閾値電圧のシフトを抑制することができる。
3に電位V2が与えられ、配線114に電位V1が与えられる場合と、配線113に電位
V1が与えられ、配線114に電位V2が与えられる場合との2通りの動作について説明
する。
ャートの一例を示す。図5(B)には、配線113の電位(電位V113)、配線114
の電位(電位V114)、ノード11の電位(電位V11)及び配線112の電位(電位
V112)を示す。
て説明する。
104はオンになるので、配線115とノード11とは導通状態になる。このとき、トラ
ンジスタ102はオフになり、配線113とノード11とは非導通状態になる。こうして
、ノード11には、配線115の電位が供給されるので、ノード11の電位は、電位V2
と等しい値になる。そのため、トランジスタ101はオフになり、配線111と配線11
2とは非導通状態になる。このとき、トランジスタ103はオンになり、配線115と配
線112とは導通状態になる。こうして、配線112には、配線115の電位が供給され
るので、配線112の電位は、電位V2と等しい値となる(図6(A)参照)。
て説明する。
104はオフになり、配線115とノード11とは非導通状態になる。このとき、トラン
ジスタ102はオンになり、配線113とノード11とは導通状態になる。こうして、ノ
ード11には、配線113の電位が供給されるので、ノード11の電位は上昇し始める。
やがて、ノード11の電位は、V2+Vth101まで上昇する。そのため、トランジス
タ101はオンになり、配線111と配線112とは導通状態になる。このとき、トラン
ジスタ103はオフになっているので、配線115と配線112とは非導通状態になる。
こうして、配線112には、配線111の電位が供給されるので、配線112の電位は、
上昇し始める(図6(B)参照)。
102はオフになるので、配線113とノード11とは非導通状態になる。すると、ノー
ド11は、浮遊状態になる。このとき、配線112の電位は、上昇し続けている。そのた
め、ノード11の電位は、トランジスタ101のゲートと第2の端子との間の寄生容量に
より、V1+Vth101+Vaまで上昇する。いわゆる、ブートストラップ動作である
。こうして、配線112の電位は、電位V1と等しい値まで上昇する(図6(C)参照)
。
、配線112の電位を、配線111の電位又は配線115の電位と等しい値とすることが
できる。
V1が与えられてからトランジスタ102がオフになるまでの時間が長くなっていた。ま
たは、ノード11の電位がブートストラップ動作により上昇し始めるタイミングが遅くな
っていた。または、ノード11の電位が低くなっていた。または、トランジスタ101の
ゲートと第2の端子との間の電位差が小さくなっていた。または、配線112の電位の立
ち上がり時間が長くなっていた。または、配線112に接続できる負荷が小さかった。ま
たは、トランジスタ101のチャネル幅が大きくなっていた。または、レイアウト面積が
大きくなっていた。または、配線112の電位の立ち下がり時間が長くなっていていた。
または、配線114に電位V1が与えられてから、トランジスタ101がオフになるまで
の時間が長くなっていた。または、配線111からトランジスタ101及びトランジスタ
103を介して配線115に電流が流れる時間が長かった。または、消費電力が増加して
いた。
体層として酸化物半導体を用いるため、S値を小さくすることができる。そのため、半導
体装置の駆動能力の向上を図ることができる。例えば、トランジスタ102のS値が小さ
いと、配線113に電位V1が与えられてからトランジスタ102がオフになるまでの時
間を短くすることができるので、ノード11の電位がブートストラップ動作により上昇し
始めるタイミングを早くすることができる。ノード11の電位が上昇し始めるタイミング
が早くなると、ノード11の電位を高くすることができるので、トランジスタ101のゲ
ートと第2の端子との間の電位差を大きくすることができる。その結果、配線112の電
位の立ち上がり時間を短くすることができる。または、配線112に大きな負荷を接続し
ても、該負荷を駆動することができる。または、トランジスタ101のチャネル幅を小さ
くすることができるので、レイアウト面積を小さくすることができる。別の例として、ト
ランジスタ101のS値が小さいと、配線112の電位の立ち上がり時間を短くすること
ができる。別の例として、トランジスタ103のS値が小さいと、配線112の電位の立
ち下がり時間を短くすることができる。別の例として、トランジスタ104のS値が小さ
いことにより、配線114に電位V1が与えられてから、トランジスタ101がオフにな
るまでの時間を短くすることができる。そのため、配線111からトランジスタ101及
びトランジスタ103を介して配線115に電流が流れることを抑制することができる。
これにより、消費電力の削減を図ることができる。
ら漏れる電荷の量が多かった。または、ノード11の電位が低下していた。または、ノー
ド11の電位をV1+Vth101よりも高い値に維持できる時間が短くなっていた。ま
たは、駆動周波数を遅くすることが困難であった。または、半導体装置が動作することが
できる駆動周波数の範囲が狭くなっていた。
う特徴がある。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、ト
ランジスタ102及びトランジスタ104のオフ電流が小さいことにより、ノード11か
ら漏れる電荷の量を少なくすることができる。そのため、ノード11の電位の低下を抑制
することができる。つまり、ノード11の電位をV1+Vth101よりも高い値に維持
できる時間を、長くすることができる。これにより、駆動周波数を低くすることができる
ので、本実施の形態の半導体装置が動作することができる駆動周波数の範囲を広くするこ
とができる。
。つまり、本実施の形態の半導体装置は、インバータ回路としての機能を有することがで
きる。または、配線112から出力される信号は、配線113に入力される信号の非反転
信号となる。つまり、本実施の形態の半導体装置は、バッファ回路としての機能を有する
ことができる。
る。つまり、トランジスタ103は、スイッチとしての機能を有する。または、トランジ
スタ103は、配線115の電位を配線112に供給するタイミングを制御する機能を有
する。または、トランジスタ103は、配線112の電位を減少させるタイミングを制御
する機能を有する。ただし、トランジスタ103は、前述する機能の少なくとも1つを有
していればよい。
る。つまり、トランジスタ104は、スイッチとしての機能を有する。または、トランジ
スタ104は、配線115の電位をノード11に供給するタイミングを制御する機能を有
する。または、トランジスタ104は、ノード11の電位を減少させるタイミングを制御
する機能を有する。ただし、トランジスタ104は、前述する機能の少なくとも1つを有
していればよい。
電位を適宜制御することにより、本実施の形態の半導体装置に様々な機能を持たせること
、又は半導体装置の駆動能力の向上を図ることができる。
、配線111には、電位V1よりも高い電位又は電位V1未満の電位が与えられることが
可能である。これにより、本実施の形態の半導体装置は、レベルシフト回路としての機能
を有することができる。
位V1の1倍より高く、4倍以下であることが好ましい。より好ましくは、1.2倍以上
、3倍以下である。さらに好ましくは、1.5倍以上、2.3倍以下である。
1の0.2倍以上、1倍未満であることが好ましい。より好ましくは、0.3倍以上、0
.9倍以下である。さらに好ましくは、0.5倍以上、0.7倍以下である。
13には、電位V1未満の電位と、電位V2よりも高い電位とが選択的に与えられること
が可能である。この場合、配線114の電位の立ち上がり時間は、配線113の電位の立
ち上がり時間よりも短いことが多い。または、配線114の電位の立ち下がり時間は、配
線113の電位の立ち下がり時間よりも短いことが多い。または、配線114は、配線1
13とインバータ回路を介して接続されることが多い。
14には、電位V1未満の電位と、電位V2よりも高い電位とが選択的に与えられること
が可能である。この場合、配線113の電位の立ち上がり時間は、配線114の電位の立
ち上がり時間よりも短いことが多い。または、配線113の電位の立ち下がり時間は、配
線114の電位の立ち下がり時間よりも短いことが多い。または、配線113は、配線1
14とインバータ回路を介して接続されることが多い。
適切な値とすることにより、半導体装置の駆動能力の向上を図ることができる。
ランジスタ102の閾値電圧よりも大きいことが好ましい。特に、トランジスタ103の
閾値電圧は、トランジスタ101の閾値電圧の1倍より高く、3倍以下であることが好ま
しい。より好ましくは、1.2倍以上2.5倍以下である。さらに好ましくは、1.5倍
以上、2倍以下である。
又はトランジスタ102の閾値電圧よりも大きいことが好ましい。特に、トランジスタ1
04の閾値電圧は、トランジスタ101の閾値電圧の1倍を超え、3倍以下であることが
好ましい。より好ましくは、1.2倍以上2.5倍以下である。さらに好ましくは、1.
5倍以上、2倍以下である。
、半導体装置の駆動電圧(例えば電位V1-電位V2)よりも小さいことが好ましい。特
に、トランジスタ101の閾値電圧とトランジスタ103の閾値電圧との和は、半導体装
置の駆動電圧の1/100倍以上、1/2倍以下であることが好ましい。より好ましくは
、1/50倍以上、1/5倍以下である。さらに好ましくは、1/30倍以上、1/10
倍以下である。トランジスタ101の閾値電圧とトランジスタ103の閾値電圧との和が
半導体装置の駆動電圧よりも小さいことにより、半導体装置の誤動作を防ぎ、半導体装置
を正常に動作させることができる。
な値とすることにより、本実施の形態の半導体装置の駆動能力の向上を図ることができる
。
ンジスタ103がオンになるときのゲートとソースとの間の電位差よりも小さいことが多
い。そのため、トランジスタ101のチャネル幅は、トランジスタ103のチャネル幅よ
りも大きいことが好ましい。特に、トランジスタ101のチャネル幅は、トランジスタ1
03のチャネル幅の1倍より大きく、10倍以下であることが好ましい。より好ましくは
、1.3倍以上、5倍以下である。さらに好ましくは、1.5倍以上、3倍以下である。
め、トランジスタ103のチャネル幅は、トランジスタ104のチャネル幅よりも大きい
ことが好ましい。特に、トランジスタ103のチャネル幅は、トランジスタ104のチャ
ネル幅の1倍より大きく、10倍以下であることが好ましい。より好ましくは、1.5倍
以上、7倍以下である。さらに好ましくは、2倍以上、5倍以下である。
ネル長は大きいことが好ましい。具体的には、トランジスタ103のチャネル長は、トラ
ンジスタ101のチャネル長及び/又はトランジスタ102のチャネル長よりも大きいこ
とが好ましい。または、トランジスタ104のチャネル長は、トランジスタ101のチャ
ネル長及び/又はトランジスタ102のチャネル長よりも大きいことが好ましい。トラン
ジスタ103のチャネル長、及び/又はトランジスタ104のチャネル長を大きくするこ
とにより、トランジスタ103、及び/又はトランジスタ104の閾値電圧のシフト量を
低減することができる。よって、半導体装置の信頼性の向上を図ることができる。
けでなく、図3(A)~(D)及び図4(A)~(C)に示す半導体装置にも設けること
が可能である。トランジスタ103及びトランジスタ104を設けた図3(A)~(D)
及び図4(A)~(C)に示す半導体装置は、図5(A)に示す半導体装置と同様の機能
及び同様の効果を有する。
04を設ける場合の例を示す。
04を設ける場合の例を示す。
04を設ける場合の例を示す。図7(C)に示す半導体装置では、配線113を省略する
ことができるので、配線の数及び信号の数を減らすことができる。
04を設ける場合の例を示す。
04を設ける場合の例を示す。
04を設ける場合の例を示す。
置において、トランジスタ104を省略することが可能である。トランジスタ104を省
略することにより、トランジスタの数を減らすことができるので、レイアウト面積を小さ
くすることができる。
合の例を示す。
合の例を示す。
する。
て、図5(A)に示す半導体装置を用いている。ただし、半導体装置としては、図5(A
)に示す半導体装置に限定されない。例えば、半導体装置としては、実施の形態1に示す
半導体装置、本実施の形態に示す半導体装置、又はその他の実施の形態に示す半導体装置
を用いることが可能である。
は、半導体装置の各配線に、信号の出力や、電圧を供給するタイミングを制御する機能を
有する。
1は、配線111に電圧V1を供給する機能を有する。または、回路131は、配線11
1に信号を供給する機能を有する。回路132は、配線113に信号を供給する機能を有
する。回路133は、配線114に信号を供給する機能を有する。回路134は、配線1
15に電圧V1を供給する機能を有する。このように、回路131、回路132及び回路
133は、信号生成回路又はタイミングジェネレータ回路などとしての機能を有する。回
路131及び回路134は、電圧生成回路又はレギュレータ回路などとしての機能を有す
る。
ジスタ、容量素子、抵抗素子、コイル、直流電圧源、交流電圧源、直流電流源及びスイッ
チのうちの、少なくとも1つから構成されることが可能である。
保護回路140は、複数のトランジスタ141及び複数のトランジスタ142を有する。
トランジスタ141の第1の端子は、配線115と接続され、トランジスタ141の第2
の端子は、配線113又は配線114と接続され、トランジスタ141のゲートは、配線
115と接続される。トランジスタ142の第1の端子は、配線111と接続され、トラ
ンジスタ142の第2の端子は、配線113又は配線114と接続され、トランジスタ1
42のゲートは、配線113又は配線114と接続される。なお、トランジスタ141と
トランジスタ142との一方を省略することが可能である。
本実施の形態では、半導体装置の一例及びその半導体装置の駆動方法の一例について説明
する。特に、実施の形態2に示す半導体装置を用いたNOR回路及びNAND回路の一例
、並びにそのNOR回路及びNAND回路の駆動方法の一例について説明する。
ついて説明する。
然数)個のトランジスタ103(トランジスタ103_1~103_Nと示す)が並列に
接続される。N個のトランジスタ103のゲートは、各々、N本の配線114(配線11
4_1~114_N)と接続される。そして、配線115とノード11との間に、N個の
トランジスタ104(トランジスタ104_1~104_Nと示す)が並列に接続される
。N個のトランジスタ104のゲートは、各々、N本の配線114と接続される。例えば
、トランジスタ103_i(iは1~Nのいずれか一)の第1の端子は、配線115と接
続され、トランジスタ103_iの第2の端子は、配線112と接続され、トランジスタ
103_iのゲートは、配線114_iと接続される。トランジスタ104_i(iは1
~Nのいずれか一)の第1の端子は、配線115と接続され、トランジスタ104_iの
第2の端子は、ノード11と接続され、トランジスタ104_iのゲートは、配線114
_iと接続される。このような構成により、実施の形態2に示す半導体装置は、N入力の
NOR回路としての機能を有することができる。
を示す。
を示す。図11(B)に示すNOR回路において、配線113には、N本の配線114の
いずれかに入力する信号の反転信号を入力すればよい。
(A)に示す半導体装置を例にして説明する。ここでは、N本の配線114の少なくとも
1つに電位V1が与えられる場合と、N本の配線114のすべてに電位V2が与えられる
場合との2通りの動作について説明する。
る。ここでは、配線114_1に電位V1が与えられ、その他の配線(配線114_2~
114_N)に電位V2が与えられると仮定する。また、配線111に電位V1、配線1
15に電位V2が与えられると仮定する。そのため、トランジスタ104_1はオンにな
り、トランジスタ104_2~104_Nはオフになるので、配線115とノード11と
が導通状態になる。このとき、トランジスタ102はオンになるので、配線111とノー
ド11とは導通状態になる。こうして、ノード11には、配線115の電位と配線111
の電位とが供給される。よって、ノード11の電位は、配線115の電位(電位V2)を
超え、配線111の電位(電位V1)未満となる。ここでは、ノード11の電位は、V2
+Vth101未満になると仮定する。そのため、トランジスタ101はオフになるので
、配線111と配線112とは非導通状態になる。このとき、トランジスタ103_1は
オンになり、トランジスタ103_2~103_Nはオフになるので、配線115と配線
112とは導通状態になる。こうして、配線115の電位は、配線112に供給されるの
で、配線112の電位は、電位V2と等しい値となる(図12(A)参照)。
、配線111には電位V1、配線115に電位V2が与えられる仮定する。そのため、ト
ランジスタ104_1~104_Nはオフになるので、配線115とノード11とは非導
通状態になる。このとき、トランジスタ102はオンになるので、配線111とノード1
1とは導通状態になる。すると、配線111の電位はノード11に供給されるので、ノー
ド11の電位は上昇し始める。やがて、ノード11の電位は、V2+Vth101まで上
昇する。そのため、トランジスタ101はオンになるので、配線111と配線112とは
導通状態になる。このとき、トランジスタ103_1~103_Nはオフになっているの
で、配線115と配線112とは非導通状態になる。こうして、配線112には、配線1
11の電位が供給されるので、配線112の電位は、上昇し始める。その後、ノード11
の電位がV1-Vth102まで上昇する。そのため、トランジスタ102はオフになる
ので、配線111とノード11とは非導通状態になる。すると、ノード11は、浮遊状態
になる。このとき、配線112の電位は、上昇し続けている。そのため、ノード11の電
位は、トランジスタ101のゲートと第2の端子との間の寄生容量により、V1+Vth
101+Vaまで上昇する。いわゆる、ブートストラップ動作である。こうして、配線1
12の電位は、電位V1と等しい値まで上昇する(図12(B)参照)。
置の制限などから、N個のトランジスタ103のチャネル幅を互いに等しくすることが困
難な場合には、N個のトランジスタ103の少なくとも2つのチャネル幅を互いに等しく
すると良い。チャネル幅を互いに等しくすることで、回路設計が容易になり、また、動作
の不具合を抑制することができるためである。トランジスタ104についても同様である
。
とが好ましい。そのため、N個のトランジスタ103の少なくとも1つのチャネル幅は、
N個のトランジスタ104の少なくとも1つのチャネル幅よりも大きいことが好ましい。
特に、N個のトランジスタ103の少なくとも1つのチャネル幅は、N個のトランジスタ
104の少なくとも1つのチャネル幅の1倍より高く、10倍以下であることが好ましい
。より好ましくは、1.5倍以上、7倍以下である。さらに好ましくは、2倍以上、5倍
以下である。
スタ101がオフになるような値になることが好ましい。そのため、N個のトランジスタ
104の少なくとも1つのチャネル幅は、トランジスタ102のチャネル幅よりも大きい
ことが好ましい。特に、N個のトランジスタ104の少なくとも1つのチャネル幅は、ト
ランジスタ102のチャネル幅の1倍より高く、10倍以下であることが好ましい。より
好ましくは、2倍以上、5倍以下であることが好ましい。さらに好ましくは、2.5倍以
上、3.5倍以下である。
について説明する。
成を示す。実施の形態2に示す半導体装置において、配線115と配線112との間に、
N(Nは自然数)個のトランジスタ103(トランジスタ103_1~103_Nと示す
)が直列に接続される。N個のトランジスタ103のゲートは、各々、N本の配線114
(配線114_1~114_N)と接続される。そして、配線115とノード11との間
に、N個のトランジスタ104(トランジスタ104_1~104_Nと示す)が直列に
接続される。N個のトランジスタ104のゲートは、各々、N本の配線114と接続され
る。例えば、トランジスタ103_i(iは1~Nのいずれか一)の第1の端子は、トラ
ンジスタ103_i+1の第2の端子と接続され、トランジスタ103_iの第2の端子
は、トランジスタ103_i-1の第1の端子と接続され、トランジスタ103_iのゲ
ートは、配線114_iと接続される。トランジスタ104_i(iは1~Nのいずれか
一)の第1の端子は、トランジスタ104_i+1の第2の端子と接続され、トランジス
タ104_iの第2の端子は、トランジスタ104_i-1の第1の端子と接続され、ト
ランジスタ104_iのゲートは、配線114_iと接続される。ただし、トランジスタ
103_1の第2の端子は、配線112と接続される。トランジスタ103_Nの第1の
端子は、配線115と接続される。トランジスタ104_1の第2の端子は、ノード11
と接続される。トランジスタ104_Nの第1の端子は、配線115と接続される。この
ような構成により、実施の形態2に示す半導体装置は、N入力のNAND回路としての機
能を有することができる。
例を示す。
一例を示す。なお、配線113には、N本の配線114のいずれかに入力する信号の反転
信号を入力すればよい。
3(A)に示す半導体装置を例にして説明する。ここでは、N本の配線114の少なくと
も1つに電位V2が与えられる場合と、N本の配線114のすべてに電位V1が与えられ
る場合との2通りの動作について説明する。
る。ここでは、配線114_1に電位V1が与えられ、その他の配線(配線114_2~
114_N)に電位V2が与えられると仮定する。また、配線111に電位V1、配線1
15に電位V2が与えられると仮定する。そのため、トランジスタ104_1はオンにな
り、トランジスタ104_2~104_Nはオフになるので、配線115とノード11と
は非導通状態になる。このとき、トランジスタ102はオンになるので、配線111とノ
ード11とは導通状態になる。すると、配線111の電位はノード11に供給されるので
、ノード11の電位は上昇し始める。やがて、ノード11の電位は、V2+Vth101
まで上昇する。そのため、トランジスタ101はオンになるので、配線111と配線11
2とは導通状態になる。このとき、トランジスタ103_1はオンになり、トランジスタ
103_2~103_Nはオフになるので、配線115と配線112とは非導通状態にな
る。こうして、配線112には、配線111の電位が供給されるので、配線112の電位
は、上昇し始める。その後、ノード11の電位がV1-Vth102まで上昇する。その
ため、トランジスタ102はオフになるので、配線111とノード11とは非導通状態に
なる。すると、ノード11は、浮遊状態になる。このとき、配線112の電位は、上昇し
続けている。そのため、ノード11の電位は、トランジスタ101のゲートと第2の端子
との間の寄生容量により、V1+Vth101+Vaまで上昇する。いわゆる、ブートス
トラップ動作である。こうして、配線112の電位は、電位V1と等しい値まで上昇する
(図14(A)参照)。
、配線111に電位V1、配線115に電位V2が与えられると仮定する。そのため、ト
ランジスタ104_1~104_Nはオンになるので、配線115とノード11とは導通
状態になる。このとき、トランジスタ102はオンになるので、配線111とノード11
とは導通状態になる。こうして、ノード11には、配線115の電位と配線111の電位
とが供給される。よって、ノード11の電位は、配線115の電位(電位V2)を超え、
配線111の電位(電位V1)未満となる。ここでは、ノード11の電位は、V2+Vt
h102未満とする。そのため、トランジスタ102はオフになるので、配線111と配
線112とは非導通状態になる。このとき、トランジスタ103_1~103_Nはオン
になるので、配線115と配線112とは導通状態になる。こうして、配線115の電位
は、配線112に供給されるので、配線112の電位は、電位V2と等しい値となる(図
14(B)参照)。
置の制限などから、N個のトランジスタ103のチャネル幅を互いに等しくすることが困
難な場合には、N個のトランジスタ103の少なくとも2つのチャネル幅を互いに等しく
すると良い。チャネル幅を互いに等しくすることで、回路設計が容易になり、また、動作
の不具合を抑制することができるためである。トランジスタ104についても同様である
。
のチャネル幅は大きいほうが好ましい。ただし、該チャネル幅が大きすぎると、レイアウ
ト面積がおおきくなってしまう。そのため、N個のトランジスタ103のチャネル幅の少
なくとも1つのチャネル幅は、トランジスタ101のチャネル幅のN倍以下であることが
好ましい。より好ましくは、1/3倍以上、3倍以下である。さらに好ましくは、1/2
倍以上、2倍以下である。
Vth101未満とするために、N個のトランジスタ104のチャネル幅は大きいほうが
好ましい。ただし、該チャネル幅が大きすぎると、レイアウト面積がおおきくなってしま
う。そのため、N個のトランジスタ104の少なくとも1つのチャネル幅は、トランジス
タ102のチャネル幅のN倍以下であることが好ましい。より好ましくは、1/3倍以上
、3倍以下である。さらに好ましくは、1/2倍以上、2倍以下である。
NAND回路を構成することができる。よって、本実施の形態のNOR回路及びNAND
回路は、実施の形態1、2に示す半導体装置と同様の効果を得ることができる。
本実施の形態では、半導体装置の一例及びその半導体装置の駆動方法の一例について説明
する。特に、実施の形態3に示す半導体装置を用いたデコーダ回路の一例及びそのデコー
ダ回路の駆動方法の一例について説明する。
mは自然数)個のNOR回路201(NOR回路201_1~201_mと示す)を有す
る。
とよい。
力される。Nビットの制御信号は、制御信号D1~DN及び制御信号Db1~DbNから
選ばれる。制御信号Db1~DbNは、制御信号D1~DNの反転信号である。そして、
m個のNOR回路201には、互いに異なる制御信号が入力される。例えば、NOR回路
201_1には、制御信号D1~DNが入力される。NOR回路201_2には、制御信
号Db1及び制御信号D2~DNが入力される。NOR回路201_3には、制御信号D
1、制御信号Db2及び制御信号D3~DNが入力される。このように、m個のNOR回
路201に入力される制御信号を、互いに異ならせることにより、m個のNOR回路20
1のいずれか1つから出力される信号のみを、他のNOR回路201から出力される信号
とは異なる値とすることができる。具体的には、m個のNOR回路201のいずれか1つ
から出力される信号を、Hレベルとし、その他のNOR回路201から出力される信号を
、Lレベルとすることができる。そして、制御信号D1~DN及び制御信号Db1~Db
Nの値を所定の時間(例えば1ゲート選択期間)毎に変えることにより、NOR回路20
1_1からNOR回路201_mまで順番に、Hレベルの信号を出力することができる。
または、m個のNOR回路201から、任意の順番で、Hレベルの信号を出力することが
できる。
を介してデコーダ回路に入力される。制御信号Db1~DbNは、N本の配線213(配
線213_1~213_Nと示す)を介してデコーダ回路に入力される。m個のNOR回
路201の出力信号は、各々、m本の配線211(配線211_1~211_m)に出力
される。
転させることにより生成されることが可能である。制御信号Db1~DbNを生成するた
めのインバータ回路としては、実施の形態1に示す半導体装置などを用いることが可能で
ある。
できる。NAND回路としては、実施の形態3に示すNAND回路を用いるとよい。図1
7は、NAND回路によりデコーダ回路を構成する場合の回路図を示す。図17に示すデ
コーダ回路は、図16に示すデコーダ回路と比較して、m個のNOR回路201の代わり
に、m個のNAND回路202(NAND回路202_1~202_mと示す)を用いる
点で異なる。
力される信号がLレベルとなり、その他のNAND回路202から出力される信号がHレ
ベルとなる。よって、必要に応じてm個のインバータ回路203(インバータ回路203
_1~203_mと示す)を設けることが可能である。m個のNAND回路202の出力
信号は、m個のインバータ回路203を介して、m本の配線211に出力される。
のデコーダ回路を構成することができる。よって、本実施の形態のデコーダ回路は、実施
の形態1、2に示す半導体装置と同様の効果を得ることができる。
本実施の形態では、半導体装置の構成の一例及びその半導体装置の作製工程の一例につい
て説明する。特に、チャネル形成領域が酸化物半導体によって構成される薄膜トランジス
タの一例及びその薄膜トランジスタの作製工程の一例について説明する。
図15(D)は、半導体装置の構成の一例であるトランジスタ450(例えば薄膜トラン
ジスタ)を示す断面図である。図15(D)に示すトランジスタ450は、逆スタガ型薄
膜トランジスタである。また、図15(D)には、シングルゲート構造の薄膜トランジス
タを示すが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トラ
ンジスタとすることができる。薄膜トランジスタは、n型トランジスタであるものとして
説明するが、p型トランジスタとしてもよい。
411を覆うゲート絶縁層402と、ゲート電極層411上に設けられた酸化物半導体層
406aと、酸化物半導体層406aと電気的に接続するソース電極層及びドレイン電極
層408a、408bと、を有する。また、トランジスタ450上には、絶縁層412お
よび絶縁層418が設けられている。なお、絶縁層412および絶縁層418は、必須の
構成要素ではないから、適宜省略することができる。
、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-A
l-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn
-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-
O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-
O系、Zn-O系などが用いられる。
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
m(m>0、且つmは自然数でない)で表記されるものがある。また、Gaに代えてMを
用い、InMO3(ZnO)m(m>0、且つmは自然数でない)のように表記される酸
化物半導体材料がある。ここで、Mは、ガリウム(Ga)、アルミニウム(Al)、鉄(
Fe)、ニッケル(Ni)、マンガン(Mn)、コバルト(Co)などから選ばれた一の
金属元素または複数の金属元素を示す。例えば、Mとしては、GaおよびAl、Gaおよ
びFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる
。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎない
ことを付記する。また、本明細書でいうIn-Ga-Zn-Oで表記される酸化物半導体
材料は、InGaO3(ZnO)m(m>0、且つmは自然数でない)であり、mが自然
数でないことは、ICP-MS分析や、RBS分析を用いて確認することができる。
ましい。
次に、上述した薄膜トランジスタの作製方法について図15(A)乃至図15(D)を参
照して説明する。
うにゲート絶縁層402を形成する。その後、ゲート絶縁層402上に、酸化物半導体層
406を形成する(図15(A)参照)。
リガラス基板であることが望ましい。無アルカリガラス基板として、例えば、アルミノシ
リケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス等のガラス材料
が用いられる。基板400は、ガラス基板の他にも、セラミック基板、石英基板、サファ
イア基板等の絶縁体でなる絶縁性基板や、シリコン等の半導体材料でなる半導体基板の表
面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性基板の表面を絶
縁材料で被覆したもの、を用いることができる。また、プラスチック等の可撓性を有する
合成樹脂からなる基板は、耐熱温度が一般的に低い傾向があるが、後の作製工程における
処理温度に耐えられるのであれば、基板400として用いることが可能である。
することで形成することができる。ゲート電極層411は、スパッタリング法をはじめと
するPVD(Physical Vapor Deposition)法や、プラズマC
VD(Chemical Vapor Deposition)法などのCVD法を用い
て形成することができる。また、ゲート電極層411は、アルミニウム、クロム、銅、タ
ンタル、チタン、モリブデン、タングステンから選ばれた金属材料や、上述した元素を成
分とする合金材料等を用いて形成することができる。マンガン、マグネシウム、ジルコニ
ウム、ベリリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウ
ムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウム
から選ばれた元素を一または複数含有させた材料を用いてもよい。
属酸化物としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(Z
nO)、酸化インジウム酸化スズ合金(In2O3―SnO2、ITOと略記する場合が
ある)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、または、これらの金属酸
化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
お、本実施の形態では、ゲート電極層411の形成後に、比較的高い温度で熱処理が行わ
れるため、ゲート電極層411は、この熱処理に耐えうる程度の耐熱性を有する材料を用
いて形成することが望ましい。耐熱性を有する材料としては、例えば、チタン、タンタル
、タングステン、モリブデンなどである。また、不純物元素を添加することにより導電性
を高めたポリシリコンなども用いることができる。
。また、ゲート絶縁層402は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸
化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成することが好まし
い。ゲート絶縁層402は、単層構造としてもよいし、二層以上の積層構造としてもよい
。ゲート絶縁層の膜厚は、例えば、10nm以上500nm以下とすることができる。
されたハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアル
ミネート(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムなどのhigh-
k材料を用いることでゲートリークを低減できる。さらには、high-k材料を用いた
層と、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、ま
たは酸化アルミニウム層のいずれか一以上と、の積層構造とすることができる。
することが好ましい。ゲート絶縁層402に水素や水が含まれると、水素の酸化物半導体
層406aへの侵入や、水素による酸化物半導体層406a中の酸素の引き抜きが生じ、
トランジスタの特性が悪化するおそれがあるからである。
内の残留水分を除去した状態で形成することが望ましい。処理室内の残留水分を除去する
ためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオ
ンポンプ、チタンサブリメーションポンプなどを用いることができる。ターボポンプにコ
ールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気した処理
室は、水素や水などが十分に除去されているため、ゲート絶縁層402に含まれる不純物
の濃度を低減することができる。
、緻密で絶縁耐圧の高い高品質なゲート絶縁層402を形成できる点で好適である。また
、酸化物半導体層406aと高品質なゲート絶縁層402とが密接することにより、界面
準位を低減して界面特性を良好なものとすることができる。特に、1×1011/cm3
以上のプラズマ密度を達成できる高密度プラズマ装置を用いるのが好ましい。このように
ゲート絶縁層402との界面特性を良好にするとともに、酸化物半導体の不純物、特に水
素や水などを排除することで、ゲートバイアス・熱ストレス試験(BT試験:例えば、8
5℃、2×106V/cm、12時間など)に対しても、しきい値電圧(Vth)が変動
しない安定なトランジスタを得ることが可能である。
度、濃度数ppb程度にまで、低減された高純度ガスを用いることが望ましい。
物半導体層)は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界
面は重要である。そのため高純度化された酸化物半導体層に接するゲート絶縁層(GI)
は、高品質化が要求される。従ってμ波(2.45GHz)を用いた高密度プラズマCV
Dは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された
酸化物半導体と高品質ゲート絶縁層が密接することにより、界面準位を低減して界面特性
を良好なものとすることができるからである。ゲート絶縁層としての膜質が良好であるこ
とは勿論のこと、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるこ
とが重要である。
希ガス(代表的にはアルゴン)及び酸素の混合雰囲気下においてスパッタリング法により
形成することができる。酸化物半導体層406の形成雰囲気は、例えば、水素、水、水酸
基、水素化物などの不純物が、濃度数ppm程度(望ましくは濃度数ppb程度)にまで
除去された高純度ガス雰囲気を用いるのが好適である。
プラズマを発生させる逆スパッタを行い、ゲート絶縁層402の表面に付着している粉状
物質(パーティクル、ゴミともいう)を除去することが好ましい。逆スパッタとは、ター
ゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加
して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に
代えて窒素、ヘリウム、酸素などを用いてもよい。
元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-
Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O
系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系
、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系
、Zn-O系などを用いて形成することができる。
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
ターゲットを用いて、非晶質の酸化物半導体層406をスパッタリング法により形成する
こととする。
ーゲットとしては、In:Ga:Zn=1:x:y(xは0以上、yは0.5以上5以下
)の組成比で現されるターゲットを用いればよい。例えば、In:Ga:Zn=1:1:
1[atom比](x=1、y=1)、(すなわち、In2O3:Ga2O3:ZnO=
1:1:2[mol数比])の組成比を有するターゲットなどを用いても良い。また、酸
化物半導体ターゲットとしてIn:Ga:Zn=1:1:0.5[atom比]の組成比
を有するターゲット、またはIn:Ga:Zn=1:1:2[atom比]、In:Ga
:Zn=1:0:1[atom比](x=0、y=1)の組成比を有するターゲットを用
いることもできる。また、SiO2を2重量%以上10重量%以下含むターゲットを用い
て成膜を行い、酸化物半導体層406にSiOx(X>0)を含ませることもできる。
上、さらに好ましくは99.9%以上である。相対密度の高い酸化物半導体ターゲットを
用いることにより、緻密な構造の酸化物半導体層406を形成することが可能である。
保持し、基板温度を100℃以上600℃以下好ましくは200℃以上400℃以下に熱
する。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガス
を導入し、上記ターゲットを用いて酸化物半導体層406を形成する。基板を熱しながら
酸化物半導体層406を形成することにより、酸化物半導体層406に含まれる不純物を
低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留
水分を除去するためには、上述の吸着型の真空ポンプを用いることが好ましい。例えば、
クライオポンプを用いて排気した処理室は、水素や水などが除去されているため、酸化物
半導体層406に含まれる不純物の濃度を低減することができる。
70mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素10
0%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とアルゴンの混
合雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源を用い
ると、ごみ(成膜時に形成される粉状もしくはフレーク状の物質)が軽減でき、膜厚分布
も均一となるため好ましい。酸化物半導体層406の膜厚は、2nm以上200nm以下
、好ましくは5nm以上30nm以下とする。ただし、適用する酸化物半導体材料や用途
などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択す
ればよい。
を形成する。その後、ゲート絶縁層402及び酸化物半導体層406aを覆うように導電
層を形成し、該導電層をエッチングすることで、ソース電極層及びドレイン電極層408
a、408bを形成する(図15(B)参照)。
または両方を組み合わせて行うことができる。酸化物半導体層を所望の形状にエッチング
できるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、エッチン
グ時間、温度等)は適宜設定する。
ng)法や、ICP(Inductively Coupled Plasma:誘導結
合型プラズマ)エッチング法などを用いることができる。この場合にも、エッチング条件
(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極
温度等)は適宜設定する必要がある。
塩素系ガス、例えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、
四塩化炭素(CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例
えば四弗化炭素(CF4)、六弗化硫黄(SF6)、三弗化窒素(NF3)、トリフルオ
ロメタン(CHF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリ
ウム(He)やアルゴン(Ar)などの希ガスを添加したガス、などを用いてもよい。
ぜた溶液、アンモニア過水(31重量%過酸化水素水:28重量%アンモニア水:水=5
:2:2)などがある。また、ITO07N(関東化学社製)などのエッチング液を用い
てもよい。
処理を行うことによって、酸化物半導体層406a中の、過剰な水(水酸基を含む)や水
素などを除去することができる。第1の熱処理の温度は、例えば、400℃以上750℃
以下、または400℃以上基板の歪み点未満とする。第1の熱処理は、例えば、抵抗発熱
体などを用いた電気炉に基板400を導入し、窒素雰囲気下、450℃、1時間で行うこ
とができる。この間、酸化物半導体層406aは、大気に触れさせず、水や水素の混入を
防ぐことが好ましい。
射によって、被処理物を加熱する装置であってもよい。例えば、ランプ加熱式のRTA(
LRTA;Lamp Rapid Thermal Anneal)装置、加熱された気
体を用いるガス加熱式のRTA(GRTA;Gas Rapid Thermal An
neal)装置、又はランプ加熱式とガス加熱式の両方を備えたRTA装置等を用いるこ
とができる。また、ガス加熱式の装置を用いる場合、ガスとしては、アルゴンなどの希ガ
ス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる
。
基板を投入し、数分間熱した後、当該不活性ガス雰囲気から基板を取り出すGRTA処理
を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短
時間の熱処理であるため、基板の耐熱温度を超える温度条件であっても適用が可能となる
。例えば、ガラス基板を用いる場合、耐熱温度(歪み点)を超える温度では基板のシュリ
ンクが問題となるが、短時間の熱処理の場合にはこれは問題とならない。なお、処理中に
、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の
熱処理を行うことで、酸素欠損に起因する欠陥を低減することができるためである。
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。また、H
2Oが20ppm以下の超乾燥空気中で、さらに好ましくは、H2Oが1ppm以下の超
乾燥空気中で、第1の熱処理を行っても良い。このような第1の熱処理によって第1の酸
化物半導体層406中の水(水酸基を含む)や水素などを除去することができる。
減し、好ましくは、酸化物半導体層406に含まれる水素を除去し、酸化物半導体層の主
成分以外の不純物が極力含まれないように高純度化することができる。
物半導体層406に対して行うこともできる。その場合には、第1の熱処理後に、加熱装
置から基板を取り出した後、マスクを用いたエッチングなどを行う。
酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及び
ドレイン電極層上に保護絶縁膜を形成した後、のいずれの工程で行っても良い。
ように、導電層を形成した後、導電層を選択的にエッチングして形成する。導電層は、ス
パッタリング法や真空蒸着法を用いて形成することができる。導電層の材料としては、ア
ルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金
属材料、上述した元素を成分とする合金材料、又は上述した元素を組み合わせた合金材料
等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリ
ウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに
、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから
選ばれた元素を一または複数含有させた材料を用いてもよい。
、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造
、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜上のアルミニウム膜を積層
し、さらにアルミニウム膜上のチタン膜を積層する3層構造などが挙げられる。
この熱処理に耐えうる程度の耐熱性を有する導電層を用いることが好ましい。
料及びエッチング条件を適宜調節する。
Ga-Zn-O系酸化物を用いて、エッチャントとして過水アンモニア水(アンモニア、
水、過酸化水素水の混合液)を用いる。
、溝部(凹部)を有する酸化物半導体層406aとなることもある。また、当該工程にお
いて用いるマスクをインクジェット法で形成してもよい。マスクをインクジェット法で形
成するとフォトマスクを使用しないため、製造コストを低減できる。
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、アッシングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
たプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に
付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理
を行ってもよい。
bを覆うように、絶縁層412を形成する(図15(C)参照)。
物を混入させない方法を適宜用いて形成することができる。絶縁層412に水素が含まれ
ると、水素の酸化物半導体層406aへの侵入が生じ、酸化物半導体層406aのバック
チャネルが低抵抗化(N型化)してしまい、寄生チャネルが形成される。よって、絶縁層
412はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重
要である。
ンタルなどを含むように形成するのが好適である。特にスパッタリング法を用いて形成さ
れる酸化珪素膜が好ましい。なお、絶縁層412は、単層構造としてもよいし、積層構造
としてもよい。絶縁層412の厚さは特に限定されないが、例えば、10nm以上500
nm以下、好ましくは、50nm以上200nm以下とすることができる。
2の熱処理を行うことが好ましい。第2の熱処理を行うことによって、該酸化物半導体層
406aの酸素欠損に酸素を供給して、i型(真性半導体)またはi型に限りなく近い酸
化物半導体層を形成することができる。また、第2の熱処理を行うことによって、トラン
ジスタの電気的特性のばらつきを低減することができる。第2の熱処理の温度は、200
℃以上450℃以下、望ましくは250℃以上350℃以下とする。第2の熱処理は、例
えば、窒素雰囲気下で250℃、1時間の熱処理を行うことができる。
水素イオンや、OH-などの不純物を含まず、これらが外部から侵入することをブロック
する無機絶縁材料を用いることが好ましく、例えば、窒化珪素膜、窒化アルミニウム膜、
窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。本実施の形態では、例えば、R
Fスパッタリング法を用いて窒化珪素膜を形成する。RFスパッタリング法は、量産性が
よいため、絶縁層418の成膜方法として好ましい(図15(D)参照)。
っては、酸化物半導体層406aの一部が結晶化し、酸化物半導体層406a中に微結晶
または多結晶が形成される場合もある。このように、酸化物半導体層406aを、非単結
晶領域を有する構造とすることによって、より電界効果移動度及びオン電流の高いトラン
ジスタとすることができる。また、酸化物半導体層406aが非晶質構造の場合は、複数
の素子間における特性のばらつきを低減することができる。
減し、好ましくは、酸化物半導体層406に含まれる水素を除去し、酸化物半導体層40
6の主成分以外の不純物が極力含まれないように高純度化することができる。これにより
、過剰な水素原子により形成される欠陥準位を低減することができる。このときの酸化物
半導体層406の水素濃度は、5×1019(atoms/cm3)以下が好ましい。ま
た、酸化物半導体層406のキャリア密度が1×1014cm-3未満、好ましくは1×
1012cm-3未満、さらに好ましくは1.45×1010cm-3未満が好ましい。
即ち、酸化物半導体層406のキャリア密度は、限りなくゼロに近い。また、バンドギャ
ップは2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。
ジスタのオフ電流を低減することができる。オフ電流は、直接再結合または間接再結合に
よる正孔と電子の生成-再結合によって流れるが、酸化物半導体層はバンドギャップが広
く、電子の励起のために大きな熱エネルギーが必要であるため、直接再結合及び間接再結
合が生じにくい。オフ状態では、少数キャリアであるホールは実質的にゼロであるため、
直接再結合及び間接再結合が生じにくく、オフ電流は限りなく低減できる。このため、オ
フ電流を低減し、且つオン電流及び電界効果移動度を向上させた、優れた特性を有するト
ランジスタとなる。
電極のソース、ドレインにより供給される。酸化物半導体の電子親和力χおよびフェルミ
レベル、理想的には真性フェルミレベルと一致したフェルミレベルと、ソース、ドレイン
の電極の仕事関数とを適宜選択することで、酸化物半導体層のキャリア密度を低減したま
ま、ソース電極及びドレイン電極からキャリアを注入させることが可能となり、n型トラ
ンジスタ及びp型トランジスタを適宜作製することができる。
低い。シリコン及び酸化物半導体の真性キャリア密度は、フェルミ・ディラック分布及び
ボルツマン分布の近似式から求めることが可能であり、シリコンの真性キャリア密度ni
は1.45×1010cm-3、酸化物半導体(ここでは、In-Ga-Zn-O層)の
真性キャリア密度niは1.2×10-7cm-3となり、前者は後者より真性キャリア
密度が1017倍大きい。即ち、シリコンと比較して、酸化物半導体の真性キャリア密度
が極端に低いことが分かる。
たが、本発明の一態様はこれに限定されず、トップゲート構造の薄膜トランジスタを作製
することもできる。
次に、酸化物半導体を用いたトランジスタの電導機構につき、図23乃至図26を用いて
説明する。なお、以下の説明では、理解の容易にするため理想的な状況を仮定しており、
そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一
考察に過ぎないことを付記する。
面図である。ゲート電極層(GE)上にゲート絶縁層(GI)を介して酸化物半導体層(
OS)が設けられ、その上にソース電極層(S)及びドレイン電極層(D)が設けられて
いる。
模式図)を示す。図24(A)はソースとドレインの間の電位差をゼロ(等電位、VD=
0V)とした場合を示しており、図24(B)はソースに対しドレインの電位を高くした
場合(VD>0)を示している。
ンド図(模式図)を示す。図25(A)は、ゲート(GE1)に正の電位(+VG)が与
えられた状態であり、ソースとドレインとの間にキャリア(電子)が流れるオン状態を示
している。また、図25(B)は、ゲート(GE1)に負の電位(-VG)が印加された
状態であり、オフ状態(少数キャリアは流れない状態)である場合を示す。
を示す。
化物半導体はn型であり、そのフェルミ準位(Ef)は、バンドギャップ中央に位置する
真性フェルミ準位(Ei)から離れて、伝導帯寄りに位置している。なお、酸化物半導体
において水素はドナーでありn型化する要因の一つであることが知られている。また、酸
素欠損もn型化する一つの要因であることが知られている。
化物半導体から除去し、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれな
いように高純度化し、かつ、酸素欠損を除去することにより真性(i型)とし、または真
性に近づけた酸化物半導体である。すなわち、不純物元素を添加してi型化するのでなく
、水素や水等の不純物や酸素欠損を極力除去することにより、高純度化されたi型(真性
半導体)またはそれに近づけることを特徴としている。これにより、フェルミ準位(Ef
)は真性フェルミ準位(Ei)と同程度とすることができる。
4.3eVと言われている。ソース電極やドレイン電極を構成するチタン(Ti)の仕事
関数は、酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属-酸化物半導体
界面において、電子に対してショットキー型の障壁は形成されない。
者が接触すると図24(A)で示すようなエネルギーバンド図(模式図)が示される。
子はバリア(h)をこえて酸化物半導体に注入され、ドレインに向かって流れる。バリア
(h)の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が
印加される場合には、電圧印加のない図24(A)のバリアの高さ、すなわちバンドギャ
ップ(Eg)の1/2、より低くなる。
体との界面付近(酸化物半導体のエネルギー的に安定な最低部)を移動する。
えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロ
に近い値となる。
であっても、室温においてオフ電流が10-13A以下であり、サブスレッショルドスイ
ング値(S値)が0.1V/dec.(ゲート絶縁層膜厚100nm)が得られる。
とにより、薄膜トランジスタの動作を良好なものとすることができる。例えば、室温に置
けるオフ電流を1×10-20A(10zA(ゼプトアンペア))から、1×10-19
A(100zA)程度にまで低減することも可能である。
水酸基又は水素化物(水素化合物ともいう)などの不純物を意図的に排除し、かつ不純物
の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料である酸素
を供給することによって、高純度化及び電気的にI型(真性)化された酸化物半導体であ
る。
濃度は、5×1019(atoms/cm3)以下として、酸化物半導体に含まれる水素
をゼロに近いほど極力除去する。なお、酸化物半導体の水素濃度測定は、二次イオン質量
分析法(SIMS:Secondary Ion Mass Spectroscopy
)で行えばよい。
リア密度は1×1012cm-3未満、好ましくは1.45×1010cm-3未満であ
る。即ち、酸化物半導体層のキャリア密度は、限りなくゼロにする。酸化物半導体層中に
キャリアが極めて少ないため、薄膜トランジスタでは、オフ電流を少なくすることができ
る。オフ電流は少なければ少ないほど好ましい。薄膜トランジスタは、チャネル幅(w)
が1μmあたりの電流値が100aA(つまり、100aA/μm)以下、好ましくは1
0aA(つまり、10aA/μm)以下、さらに好ましくは1aA(つまり、1aA/μ
m)以下である。さらに、pn接合がなく、ホットキャリア劣化がないため、これらに薄
膜トランジスタの電気的特性が影響を受けない。
た酸化物半導体層を薄膜トランジスタのチャネル形成領域に用いた薄膜トランジスタは、
オフ電流を極めて小さくすることができる。つまり、薄膜トランジスタの非導通状態にお
いて、酸化物半導体層を絶縁体と見なして回路設計を行うことができる。一方で、酸化物
半導体層は、薄膜トランジスタの導通状態においては、非晶質シリコンで形成される半導
体層よりも高い電流供給能力を見込むことができる。
れた薄膜トランジスタと比べて、オフ電流が10000倍程度大きい値であると見積もっ
て設計等行っている。そのため、酸化物半導体を有する薄膜トランジスタでは、低温ポリ
シリコンを具備する薄膜トランジスタに比べて、保持容量が同等(0.1pF程度)であ
る際、電圧の保持期間を10000倍程度に引き延ばすことができる。一例として、動画
表示を毎秒60フレームで行う場合、1回の信号書き込みによる保持期間を10000倍
の160秒程度とすることができる。そして、少ない画像信号の書き込み回数でも、表示
部での静止画の表示を行うことができる。
適用することにより、半導体装置の駆動能力の向上を図ることができる。
本実施の形態では、表示装置の一例について説明する。
、回路5362、回路5363_1、回路5363_2及び画素部5364を有するもの
とする。画素部5364には、回路5362から複数の配線5371が延伸して配置され
、回路5363_1、及び回路5363_2から複数の配線5372が延伸して配置され
ている。そして、複数の配線5371と複数の配線5372との交差領域には、各々、画
素5367がマトリクス状に配置されている。
ミングを制御する機能を有するものとする。そのために、回路5361は、映像信号53
60に応じて、回路5362、回路5363_1及び回路5363_2に、信号、電圧又
は電流などを供給する。例えば、回路5361は、回路5362に、ソースドライバ回路
用スタート信号(SSP)、ソースドライバ回路用クロック信号(SCK)、ソースドラ
イバ回路用反転クロック信号(SCKB)、ビデオ信号用データ(DATA)、ラッチ信
号(LAT)を供給するものとする。また、回路5361は、回路5363_1、及び回
路5363_2に、ゲートドライバ回路用スタート信号(GSP)、ゲートドライバ回路
用クロック信号(GCK)、及びゲートドライバ回路用反転クロック信号(GCKB)を
供給するものとする。このように、回路5361は、コントローラ、制御回路、タイミン
グジェネレータ、電源回路、又はレギュレータなどとしての機能を有するものとする。
、DATA、LAT)に応じて、ビデオ信号を複数の配線5371に出力する機能を有す
るものとする。つまり、回路5362は、ソースドライバ回路としての機能を有するもの
とする。
GCK、GCKB)に応じて、ゲート信号を複数の配線5372に出力する機能を有する
ものとする。つまり、回路5363_1及び回路5363_2は、ゲートドライバ回路と
して機能することが可能である。
じ信号が供給されているので、回路5363_1と回路5363_2とは、おおむね等し
いタイミングで、ゲート信号を複数の配線5372に出力することが多い。これにより、
回路5363_1及び回路5363_2の負荷を小さくすることができる。ただし、本実
施の形態の一例は、これに限定されない。例えば、図18(B)に示すように、回路53
63_1と回路5363_2とには、別々の信号が入力されることが可能である。これに
より、複数の配線5372の一部(例えば奇数行)を回路5363_1が制御し、複数の
配線5372の別の一部(例えば偶数行)を回路5363_2が制御することができる。
そのため、回路5363_1及び回路5363_2の駆動周波数を小さくすることができ
る。
することが可能である。回路5365は、回路5361から供給されるバックライト制御
信号(BLC)に応じて、照明装置5366に供給する電力の量、又は時間などを制御す
る機能を有するものとする。これにより、照明装置5366の輝度(又は平均輝度)を映
像信号5360に応じて制御することができる。そのため、バックライトエリア制御を実
現することができる。または、画像が全体的に暗いときには、照明装置5366の輝度を
低くし、画像が全体的に明るい場合には、照明装置5366の輝度を高くすることができ
る。こうして、コントラスト比の向上、又は消費電力の削減を図ることができる。
とする。特に、複数の配線5371は、ソース信号線(ビデオ信号線ともいう)としての
機能を有するものとする。特に、複数の配線5372は、ゲート信号線(走査信号線又は
選択信号線ともいう)としての機能を有するものとする。
は、回路5363_1及び回路5363_2と同様の機能を有する回路を新たに設けるこ
とが可能である。
、容量線、電源線、ゲート信号線及び/又はソース信号線など)を配置することが可能で
ある。このような場合、新たに設ける配線の電位を制御するための回路も、新たに設ける
ことが可能である。特に、表示素子として、液晶素子又は電気泳動素子などを用いる場合
、画素部5364には容量線を設けることが好ましい。特に、表示素子として、EL素子
を用いる場合、電源を画素部5364に設けることが好ましい。
5363_1及び回路5363_2は、画素部5364と同じ基板5380に形成される
ことが可能である。そして、図18(A)に示す表示装置の回路5361は、画素部53
64とは別の基板に形成されることが可能である。
路5362は、画素部5364とは別の基板に形成されることが可能である。回路536
3_1及び回路5363_2の駆動周波数は、回路5361及び回路5362と比較して
、低い場合が多いので、回路5361及び回路5362は、回路5363_1及び回路5
363_2と別の基板に形成するのが好ましい。この結果、回路5361及び回路536
2の駆動周波数を高くすることができるので、表示装置を大きくすることができる。また
、回路5363_1及び回路5363_2を画素部5364と同一基板上に形成できるの
で、表示装置を安価に製造することができる。
路5362の一部)が画素部5364と同じ基板に形成され、回路5361及び回路53
62b(回路5362の別の一部)が画素部5364とは別の基板に形成されることが可
能である。回路5362aとしては、スイッチ、シフトレジスタ及び/又はセレクタなど
の比較的駆動周波数が低い回路を用いることが可能である。そのため、回路5361及び
回路5362bの駆動周波数を高くすることができるので、表示装置を大きくすることが
できる。または、回路5362a、回路5363_1及び回路5363_2を画素部53
64と同一基板上に形成できるので、表示装置を安価に製造することができる。
路5361の一部)が画素部5364と同じ基板に形成され、回路5361b(回路53
61の別の一部)が画素部5364とは別の基板に形成されることが可能である。
5381を介して、画素部5364と同じ基板に形成される回路又は配線に、信号、電圧
、又は電流などを供給することが多い。
いて、FPC(Flexible Printed Circuit)に実装することが
可能である。または、当該外部回路は、COG(Chip on Glass)方式によ
って画素部5364と同じ基板5380に実装することが可能である。
より、駆動周波数の向上、駆動電圧の向上又は出力信号のばらつきの低減などを図ること
ができる。
することができる。特に、回路5362及び回路5363として、実施の形態1~実施の
形態4に示す半導体装置を用いることが可能である。これにより、画素部5364を駆動
する回路(例えば回路5362及び回路5363)の駆動能力の向上を図ることができる
。したがって、画素の解像度の向上を図ることができる。または、表示装置を大型にする
ことができる。
、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素
子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、
EL(エレクトロルミネッセンス)素子(有機物及び無機物を含むEL素子、有機EL素
子、無機EL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)
、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子
インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ
パネル(PDP)、デジタルマイクロミラーデバイス(DMD)、圧電セラミックディス
プレイなど、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化す
る表示媒体を有するものがある。EL素子を用いた表示装置の一例としては、ELディス
プレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッシ
ョンディスプレイ(FED)又はSED方式平面型ディスプレイ(SED:Surfac
e-conduction Electron-emitter Disply)などが
ある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディス
プレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ
、投射型液晶ディスプレイ)などがある。電子インク又は電気泳動素子を用いた表示装置
の一例としては、電子ペーパーなどがある。
する素子などがある。EL層の一例としては、1重項励起子からの発光(蛍光)を利用す
るもの、3重項励起子からの発光(燐光)を利用するもの、1重項励起子からの発光(蛍
光)を利用するものと3重項励起子からの発光(燐光)を利用するものとを含むもの、有
機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成され
たものと無機物によって形成されたものとを含むもの、高分子の材料を含むもの、低分子
の材料を含むもの、又は高分子の材料と低分子の材料とを含むもの、などがある。ただし
、これに限定されず、EL素子として様々なものを用いることができる。
御する素子がある。その素子は一対の電極と液晶層により構造されることが可能である。
なお、液晶の光学的変調作用は、液晶にかかる電界(横方向の電界、縦方向の電界又は斜
め方向の電界を含む)によって制御される。なお、具体的には、液晶素子の一例としては
、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サー
モトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶(
PDLC)、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアド
レス液晶(PALC)、バナナ型液晶などを挙げることができる。また液晶の駆動方法と
しては、TN(Twisted Nematic)モード、STN(Super Twi
sted Nematic)モード、IPS(In-Plane-Switching)
モード、FFS(Fringe Field Switching)モード、MVA(M
ulti-domain Vertical Alignment)モード、PVA(P
atterned Vertical Alignment)モード、ASV(Adva
nced Super View)モード、ASM(Axially Symmetri
c aligned Micro-cell)モード、OCB(Optically C
ompensated Birefringence)モード、ECB(Electri
cally Controlled Birefringence)モード、FLC(F
erroelectric Liquid Crystal)モード、AFLC(Ant
iFerroelectric Liquid Crystal)モード、PDLC(P
olymer Dispersed Liquid Crystal)モード、PNLC
(Polymer Network Liquid Crystal)モード、ゲストホ
ストモード、ブルー相(Blue Phase)モードなどがある。ただし、これに限定
されず、液晶素子及びその駆動方式として様々なものを用いることができる。
、染料分子配向など)、粒子により表示されるもの(電気泳動、粒子移動、粒子回転、相
変化など)、フィルムの一端が移動することにより表示されるもの、分子の発色/相変化
により表示されるもの、分子の光吸収により表示されるもの、又は電子とホールが結合し
て自発光により表示されるものなどを用いることができる。具体的には、電子ペーパーの
表示方法の一例としては、マイクロカプセル型電気泳動、水平移動型電気泳動、垂直移動
型電気泳動、球状ツイストボール、磁気ツイストボール、円柱ツイストボール方式、帯電
トナー、電子粉流体(登録商標)、磁気泳動型、磁気感熱式、エレクトロウェッティング
、光散乱(透明/白濁変化)、コレステリック液晶/光導電層、コレステリック液晶、双
安定性ネマチック液晶、強誘電性液晶、2色性色素・液晶分散型、可動フィルム、ロイコ
染料による発消色、フォトクロミック、エレクトロクロミック、エレクトロデポジション
、フレキシブル有機ELなどがある。ただし、これに限定されず、電子ペーパー及びその
表示方法として様々なものを用いることができる。ここで、電子ペーパーの表示方法とし
てマイクロカプセル型電気泳動を用いることによって、電気泳動方式の欠点である泳動粒
子の凝集、沈殿を解決することができる。また、電子ペーパーの表示方法として電子粉流
体(登録商標)を用いることによって、高速応答性、高反射率、広視野角、低消費電力、
メモリ性などのメリットを有する。
、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射
型液晶ディスプレイ)、グレーティングライトバルブ(GLV)を用いた表示装置、デジ
タルマイクロミラーデバイス(DMD)を用いた表示装置などの光源の一例としては、エ
レクトロルミネッセンス、冷陰極管、熱陰極管、LED、レーザー光源、水銀ランプなど
を用いることができる。ただし、これに限定されず、光源として様々なものを用いること
ができる。
。基板の種類は、特定のものに限定されることはない。トランジスタを形成する基板の一
例としては、半導体基板(例えば単結晶基板又はシリコン基板)、SOI基板、ガラス基
板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・ス
チル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可
撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。
ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又
はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレ
ート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PE
S)に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。
貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ
化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポ
リアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単
結晶基板、又はSOI基板などを用いてトランジスタを製造することによって、特性、サ
イズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタ
を製造することができる。このようなトランジスタによって回路を構成すると、回路の低
消費電力化、又は回路の高集積化を図ることができる。
し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例
としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファ
ン基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、
ポリウレタン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、再
生ポリエステル)などを含む)、皮革基板、又はゴム基板などがある。これらの基板を用
いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成
、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
基板、プラスチック基板、単結晶基板、又はSOI基板など)に形成することが可能であ
る。
能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成
され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されてい
ることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラ
ス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板
(又はSOI基板)に形成されることが可能である。そして、所定の機能を実現させるた
めに必要な回路の別の一部が形成される単結晶基板(ICチップともいう)を、COG(
Chip On Glass)によって、ガラス基板に接続して、ガラス基板にそのIC
チップを配置することが可能である。または、ICチップを、TAB(Tape Aut
omated Bonding)、COF(Chip On Film)、SMT(Su
rface Mount Technology)、又はプリント基板などを用いてガラ
ス基板と接続することが可能である。
/又は画素部5354を構成するトランジスタとして、実施の形態5に示すトランジスタ
を用いることができる。
本実施の形態では、画素の一例及びその画素の駆動方法について説明する。特に、メモリ
性を有する表示素子を含む画素の一例及びその画素の駆動方法の一例について説明する。
容量素子5452及び表示素子5453を有する。トランジスタ5451の第1の端子は
、配線5461と接続される。トランジスタ5451の第2の端子は、容量素子5452
の一方の電極及び表示素子5453の一方の電極(画素電極ともいう)と接続される。ト
ランジスタ5451のゲートは、配線5462と接続される。容量素子5452の他方の
電極は、配線5463と接続される。表示素子5453の他方の電極は、電極5454(
コモン電極、共通電極、対向電極、カソード電極ともいう)と接続される。
の駆動方式としては、マイクロカプセル型電気泳動方式、マイクロカップ型電気泳動方式
、水平移動型電気泳動方式、垂直移動型電気泳動方式、ツイストボール方式、粉体移動方
式、電子粉流体(登録商標)方式、コレステリック液晶素子、カイラルネマチック液晶、
反強誘電性液晶、高分子分散型液晶、帯電トナー、エレクトロウェッティング方式、エレ
クトロクロミズム方式、エレクトロデポジション方式などがある。
5454と電極5455との間に、複数のマイクロカプセル5480が配置される。複数
のマイクロカプセル5480は、樹脂5481により固定される。樹脂5481は、バイ
ンダとしての機能を有する。樹脂5481は、透光性を有するとよい。ただし、電極54
54と電極5455とマイクロカプセル5480とによって形成される空間には、空気又
は不活性ガスなどの気体が充填されうる。なお、電極5454と電極5455との一方又
は両方の表面に粘着剤等を含む層を形成して、マイクロカプセル5480を固定すること
もできる。
485とを有する。液体5483と、粒子5484と、粒子5485とは、膜5482の
中に封入されている。膜5482は、透光性を有する。液体5483は、分散液としての
機能を有する。液体5483により、粒子5484及び粒子5485を膜5482内に分
散させることができる。なお、液体5483は、透光性を有し、無着色であるとよい。粒
子5484及び粒子5485とは、互いに異なる色である。例えば、粒子5484及び粒
子5485の一方は、黒色であり、粒子5484及び粒子5485の他方は、白色である
とよい。なお、粒子5484及び粒子5485は、互いの電荷密度が異なるように、帯電
されている。例えば、粒子5484及び粒子5485の一方は、正に帯電され、粒子54
84及び粒子5485の他方は、負に帯電される。これにより、電極5454と電極54
55との間に電位差が生じると、粒子5484及び粒子5485は、電界方向に応じて移
動する。こうして、表示素子5453の反射率が変化することにより、階調を制御するこ
とができる。ただし、マイクロカプセル5480の構造は、前述したものに限定されない
。例えば、液体5483は、着色されることが可能である。別の例として、膜5482の
中に封入される粒子は、1種類であることが可能である。または、3種類以上であること
が可能である。別の例として、粒子5484及び粒子5485は、白色及び黒色だけでな
く、赤色、緑色、青色、シアン、マゼンダ、イエローエメラルドグリーン、朱色などの中
から選択することが可能である。
酸メチル、ポリメタクリル酸エチルなど)、ユリア樹脂又はアラビアゴムなどの高分子樹
脂)などがある。なお、膜5482は、ゼラチン状であるとよい。これにより、柔軟性、
曲げ強度及び機械的強度などの向上を図ることができるため、フレキシビリティの向上を
図ることができる。または、マイクロカプセル5480を隙間なく且つ均一に、フィルム
などの基板に配置することができる。
483としては、アルコール系溶媒(例えばメタノール、エタノール、イソプロパノール
、ブタノール、オクタノール又はメチルセロソルブなど)、エステル(例えば酢酸エチル
又は酢酸ブチルなど)、脂肪族炭化水素(例えばアセトン、メチルエチルケトン、メチル
イソブチルケトン等のケトン類、ぺンタン、ヘキサン又はオクタンなど)、脂環式炭化水
素(例えばシクロへキサン又はメチルシクロへキサンなど)、長鎖アルキル基を有するベ
ンゼン類等の芳香族炭化水素(例えばベンゼン、トルエン、キシレン、ヘキシルベンゼン
、ブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベ
ンゼン、ドデシルベンゼン、トリデシルベンゼン又はテトラデシルベンゼンなど)、ハロ
ゲン化炭化水素(例えば塩化メチレン、クロロホルム、四塩化炭素又はジクロロエタンな
ど)、カルボン酸塩、水、若しくはその他の油類などがある。または、これらの材料の中
の少なくとも2つ以上の混合物がある。または、これらの材料又はこれらの材料の中の少
なくとも2つ以上の混合物に、界面活性剤などを配合したものなどがある。
5485を構成する顔料は、互いに異なる色であることが好ましい。例えば、粒子548
4は、黒色の顔料により構成され、粒子5485は、白色の顔料により構成されるとよい
。黒色の顔料としては、アニリンブラック又はカーボンブラックなどがある。白色の顔料
としては、二酸化チタン、亜鉛華(酸化亜鉛)又は三酸化アンチモンなどがある。なお、
これらの顔料には、荷電制御剤(例えば電解質、界面活性剤、金属石鹸、樹脂、ゴム、油
、ワニス又はコンパウンドなど)、分散剤(例えばチタン系カップリング剤、アルミニウ
ム系カップリング剤又はシラン系カップリング剤など)、潤滑剤又は安定化剤などを添加
することが可能である。
素の断面図を示す。ツイストボール方式は、表示素子の回転により、反射率を変化させ、
階調を制御するものである。図20(B)との違いは、電極5454と電極5455との
間に、マイクロカプセル5480の代わりに、ツイストボール5486が配置されている
ところである。ツイストボール5486は、粒子5487と、粒子5487の周りに形成
されるキャビティ5488とにより構成される。粒子5487は、半球面をそれぞれある
色と該ある色とは異なる色とに塗り分けた球状粒子である。ここでは、粒子5487は、
半球面をそれぞれ白色と黒色とに塗り分けられているとする。なお、2つの半球面には電
荷密度差が設けられている。そのため、電極5454と電極5455との間に電位差を生
じさせることにより、粒子5487を電界方向に応じて回転させることができる。キャビ
ティ5488は、液体で満たされている。該液体は、液体5483と同様なものを用いる
ことができる。ただし、ツイストボール5486は、図21(A)に示す構造に限定され
ない。例えば、ツイストボール5486の構造は、円柱又は楕円などとすることが可能で
ある。
いる場合の画素の断面図を示す。マイクロカップアレイは、UV硬化樹脂等からなり複数
の凹部を有するマイクロカップ5491に、誘電性溶媒5492に分散させた帯電色素粒
子5493を充填し、封止層5494で封止することにより作製できる。封止層5494
と電極5455との間には、粘着層5495を形成するとよい。誘電性溶媒5492とし
ては、無着色溶媒を用いることが可能であるし、赤や青などの着色溶媒を用いることも可
能である。ここでは、帯電色素粒子を1種類有する場合を図示したが、帯電色素粒子を2
種類以上有していてもよい。マイクロカップはセルを区切る壁構造を有するため、衝撃や
圧力にも十分な耐久性がある。または、マイクロカップの内容物は密閉されているため、
環境変化の影響を低減することができる。
場合の画素の断面図を示す。電子粉流体(登録商標)は流動性を示し、流体と粒子の特性
を兼ね備えた物質である。この方式では、隔壁5504でセルを区切り、セル内に電子粉
流体(登録商標)5502及び電子粉流体(登録商標)5503を配置する。電子粉流体
(登録商標)5502及び電子粉流体(登録商標)5503として、白色粒子と黒色粒子
とを用いるとよい。ただし、電子粉流体(登録商標)5502及び電子粉流体(登録商標
)5503の種類は、これに限定されない。例えば、電子粉流体(登録商標)5502及
び電子粉流体(登録商標)5503としては、白及び黒以外の2色の有色粒子を用いるこ
とが可能である。別の例として、電子粉流体(登録商標)5502と電子粉流体(登録商
標)5503との一方を省略することが可能である。
453の階調を制御するための信号(例えばビデオ信号)が入力されるものとする。この
ように、配線5461は、信号線又はソース信号線(ビデオ信号線又はソース線ともいう
)としての機能を有するものとする。配線5462には、信号が入力されるものとする。
特に、配線5462には、トランジスタ5451の導通状態を制御するための信号(例え
ばゲート信号、走査信号、選択信号など)が入力されるものとする。このように、配線5
462は、信号線又はゲート信号線(走査信号線又はゲート線ともいう)としての機能を
有するものとする。配線5463には、一定の電圧が供給されるものとする。配線546
3は、容量素子5452と接続されている。そのため、配線5463は、電源線又は容量
線としての機能を有するものとする。電極5454には、一定の電圧が供給されているも
のとする。電極5454は、複数の画素又は全ての画素間において、共通である場合が多
い。そのため、電極5454は、コモン電極(共通電極、対向電極又はカソード電極とも
いう)としての機能を有するものとする。
は電圧は、上述したものに限定されず、他にも様々な信号又は様々な電圧などを入力する
ことが可能である。例えば、配線5463に、信号を入力することが可能である。これに
より、電極5455の電位を制御することができるので、配線5461に入力される信号
の振幅電圧を小さくすることができる。そのため、配線5463は、信号線としての機能
を有することが可能である。別の例として、電極5454に供給する電圧を変化させるこ
とにより、表示素子5453に印加される電圧を調整することができる。これにより、配
線5461に入力される信号の振幅電圧を小さくすることができる。
を有する。または、トランジスタ5451は、配線5461の電位を、電極5455に供
給するタイミングを制御する機能を有する。または、トランジスタ5451は、画素54
50を選択するタイミングを制御する機能を有する。このように、トランジスタ5451
は、スイッチ又は選択用トランジスタとしての機能を有するものとする。なお、トランジ
スタ5451は、Nチャネル型とする。そのため、トランジスタ5451は、配線546
2にH信号が入力されるとオンになり、配線5462にL信号が入力されるとオフになる
ものとする。ただし、トランジスタ5451の極性は、Nチャネル型に限定されず、トラ
ンジスタ5451は、Pチャネル型であることが可能である。この場合、トランジスタ5
451は、配線5462にL信号が入力されるとオンになり、配線5462にH信号が入
力されるとオフになるものとする。容量素子5452は、電極5455と、配線5463
との間の電位差を保持する機能を有する。または、容量素子5452は、電極5455の
電位を所定の値に維持する機能を有する。これにより、トランジスタ5451がオフにな
っても、表示素子5453に電圧が印加し続けることができる。このように、容量素子5
452は、保持容量としての機能を有するものとする。ただし、トランジスタ5451及
び容量素子5452が有する機能は、前述したものに限定されず、他にも様々な機能を有
することが可能である。
御は、表示素子5453に電圧を印加し、表示素子5453に電界を発生させることによ
り行われる。表示素子5453に印加される電圧の制御は、電極5454の電位及び電極
5455の電位を制御することにより行われる。具体的には、電極5454の電位の制御
は、電極5454に供給する電圧を制御することにより行われる。電極5455の電位の
制御は、配線5461に入力される信号を制御することにより行われる。なお、配線54
61に入力される信号は、トランジスタ5451がオンになることにより、電極5455
に供給される。
示素子5453に電界をかける時間などを制御するにより、表示素子5453の階調を制
御することができる。なお、電極5454と電極5455との間に、電位差を生じさせな
いことにより、表示素子5453の階調を保持することができる。
グチャートは、選択期間と非選択期間とを有する期間Tについて示す。期間Tは、選択期
間の開始時刻から、次の選択期間の開始時刻までの間の期間のことをいう。
462と示す)は、Hレベルとなる。そのため、トランジスタ5451はオンになるので
、配線5461と電極5455とは導通状態になる。これにより、配線5461に入力さ
れる信号は、トランジスタ5451を介して、電極5455に供給される。そして、電極
5455の電位(電位V5455と示す)は、配線5461に入力される信号と等しい値
となる。このとき、容量素子5452は、電極5455と、配線5463との間の電位差
を保持する。非選択期間では、配線5462にL信号が入力されるため、配線5462の
電位は、Lレベルになる。そのため、トランジスタ5451はオフになるので、配線54
61と電極5455とは非導通状態になる。すると、電極5455は浮遊状態になる。こ
のとき、容量素子5452は、選択期間における、電極5455と配線5463との間の
電位差を保持している。そのため、電極5455の電位は、選択期間における配線546
1に入力される信号と等しい値のままとなる。こうして、非選択期間において、トランジ
スタ5451がオフになっても、表示素子5453に電圧を印加し続けることができる。
以上のように、選択期間における配線5461に入力される信号を制御することにより、
表示素子5453に印加される電圧を制御することができる。つまり、表示素子5453
の階調の制御は、選択期間における配線5461に入力される信号を制御することにより
行うことができる。
ランジスタ5451のフィードスルー、トランジスタ5451のチャージインジェクショ
ンなどの影響により、選択期間における配線5461に入力される信号と異なることがあ
る。
極5454と等しい値とすることが可能である。よって、配線5461に同じ信号が連続
して入力され続けても、選択期間の一部において電極5455の電位を変化させることに
より、表示素子5453の電界強度を変化させることができる。そのため、残像を低減す
ることができる。または、応答速度を早くすることができる。または、画素間の応答速度
のばらつきを小さくすることができ、ムラ又は残像を防止することができる。このような
駆動方法を実現するためには、選択期間を、期間T1と期間T2とに分割するとよい。そ
して、期間T1において、配線5461に入力される信号を、電極5454と等しい値と
するとよい。なお、期間T2においては、配線5461に入力される信号は、表示素子5
453の階調を制御するために様々な値とするとよい。なお、期間T1の時間が長すぎる
と、表示素子5453の階調を制御するための信号を、画素5450に書き込む時間が短
くなってしまう。したがって、期間T1は、期間T2よりも短いことが好ましい。特に、
期間T1は、選択期間の1%以上20%以下であることが好ましい。より好ましくは、3
%以上15%以下である。さらに好ましくは5%以上10%以下である。
る、本実施の形態の画素の動作の一例について説明する。図22(C)に示すタイミング
チャートは、期間Taと期間Tbとを有する。そして、期間Taは、N(Nは自然数)個
の期間Tを有する。N個の期間Tは、各々、図22(A)~(B)に示す期間Tと同様で
ある。期間Taは、表示素子5453の階調を変化させるための期間(例えば、アドレス
期間、書込期間、画像書き換え期間など)である。期間Tbは、期間Taにおける表示素
子5453の階調を保持する期間(保持期間)である。
位V0が与えられるものとする。配線5463には、少なくとも3つの値を有する信号が
入力されるものとする。該信号の3つの値の電位は、各々、電位VH(VH>V0)と、
電位V0と、電位VL(VL<V0)とする。そのため、電極5455には、電位VHと
電位V0と電位VLとが選択的に与えられるものとする。
とにより、表示素子5453に印加される電圧を制御することができる。例えば、電極5
455に電位VHが与えられることにより、電極5454と電極5455との電位差は、
VH-VLとなる。これにより、表示素子5453に、正の電圧を印加することができる
。電極5455に電位V0が与えられることにより、電極5454と電極5455との電
位差は、ゼロとなる。これにより、表示素子5453に、電圧ゼロを印加することができ
る。電極5455に電位VLが与えられることにより、電極5454と電極5455との
電位差は、VL-VHとなる。これにより、表示素子5453に、負の電圧を印加するこ
とができる。以上のように、期間Taでは、表示素子5453に、正の電圧(VH-VL
)と負の電圧(VL-VH)とゼロとを様々な順番で印加することができる。これにより
、表示素子5453の階調を細かく制御することができる。または、残像を低減すること
ができる。または、応答速度を早くすることができる。
3の階調は、黒(第1の階調ともいう)に近づくものとする。表示素子5453に負の電
圧が印加されると、表示素子5453の階調は、白(第2の階調ともいう)に近づくもの
とする。表示素子5453に電圧ゼロが印加されると、表示素子5453の階調は、保持
されるものとする。
する。そのため、期間Tbでは、期間TaのN番目の期間Tにおいて電極5455に与え
られる電位が、電極5455に与えられ続ける。特に、期間Tbでは、表示素子5453
に電界を生じさせないことにより、表示素子5453の階調を保持することが好ましい。
そのために、期間TaのN番目の期間Tにおいて、電極5455に電位V0が与えられる
ことが好ましい。これにより、期間Tbにおいても、電極5455には電位V0が与えら
れるので、表示素子5453には電圧ゼロが印加される。そのため、表示素子5453の
階調を保持することができる。
、電位VHが電極5455に与えられる時間を長くするとよい。または、N個の期間Tの
うち、電位VHが電極5455に与えられる回数を多くするとよい。または、期間Taの
うち、電位VHが電極5455に与えられる時間から電位VLが電極5455に与えられ
る時間を引いた時間を長くするとよい。または、N個の期間Tのうち、電位VHが電極5
455に与えられる回数から電位VLが電極5455に与えられる回数を引いた回数を、
多くするとよい。
、電位VLが電極5455に与えられる時間を長くするとよい。または、N個の期間Tの
うち、電位VLが電極5455に与えられる回数を多くするとよい。または、期間Taの
うち、電位VLが電極5455に与えられる時間から電位VHが電極5455に与えられ
る時間を引いた時間を長くするとよい。または、N個の期間Tのうち、電位VLが電極5
455に与えられる回数から電位VHが電極5455に与えられる回数を引いた回数を、
多くするとよい。
L)の組み合わせは、表示素子5453が次に表示する階調に依存するだけでなく、表示
素子5453が既に表示している階調に依存することが可能である。そのため、次に表示
素子5453が表示する階調が同じ場合でも、既に表示素子5453が表示している階調
が異なると、電極5455に与えられる電位の組み合わせが異なることがある。
、電位VHが電極5455に与えられる時間が長いほど、電位VHが電極5455に与え
られる時間から電位VLが電極5455に与えられる時間を引いた時間が長いほど、N個
の期間Tのうち、電位VHが電極5455に与えられる回数が多いほど、又はN個の期間
Tのうち、電位VHが電極5455に与えられる回数から電位VLが電極5455に与え
られる回数を引いた値が多いほど、期間Taのうち、電位VLが電極5455に与えられ
る時間を長くするとよい。または、N個の期間Tのうち、電位VLが電極5455に与え
られる回数を多くするとよい。または、期間Taのうち、電位VLが電極5455に与え
られる時間から電位VHが電極5455に与えられる時間を引いた時間を長くするとよい
。または、N個の期間Tのうち、電位VLが電極5455に与えられる回数から電位VH
が電極5455に与えられる回数を引いた回数を、多くするとよい。これにより、残像を
低減することができる。
おいて、電位VLが電極5455に与えられる時間が長いほど、電位VLが電極5455
に与えられる時間から電位VHが電極5455に与えられる時間を引いた時間が長いほど
、N個の期間Tのうち、電位VLが電極5455に与えられる回数が多いほど、又はN個
の期間Tのち、電位VLが電極5455に与えられる回数から電位VHが電極5455に
与えられる回数を引いた値が多いほど、期間Taのうち、電位VHが電極5455に与え
られる時間を長くするとよい。または、N個の期間Tのうち、電位VHが電極5455に
与えられる回数を多くするとよい。または、期間Taのうち、電位VHが電極5455に
与えられる時間から電位VLが電極5455に与えられる時間を引いた時間を長くすると
よい。または、N個の期間Tのうち、電位VHが電極5455に与えられる回数から電位
VLが電極5455に与えられる回数を引いた回数を、多くするとよい。これにより、残
像を低減することができる。
さは、これに限定されない。例えば、N個の期間Tのうちの少なくとも2つは、互いに異
なる長さであることが可能である。特に、N個の期間Tの長さを重み付けするとよい。例
えば、N=4である場合、1番目の期間Tの長さを時間hとすると、2番目の期間Tの長
さを時間h×2とするとよい。3番目の期間Tの長さを時間h×4とするとよい。4番目
の期間Tの長さを時間h×8とするとよい。このように、N個の期間Tの長さに重み付け
を行うことにより、画素5450を選択する回数を減らすことができ、且つ表示素子54
53に電圧を印加する時間を細かく制御することができる。よって、消費電力の削減を図
ることができる。
場合、電極5455にも、電位VHと電位VLとを選択的に与えることが好ましい。例え
ば、電極5454に電位VHが与えられる場合、電極5455に電位VHが与えられると
、表示素子5453には電圧ゼロが印加される。電極5455に電位VLが与えられると
、表示素子5453には負の電圧が印加される。一方で、電極5454に電位VLが与え
られる場合、電極5455に電位VHが与えられると、表示素子5453には正の電圧が
印加される。電極5455に電位VLが与えられると、表示素子5453には電圧ゼロが
印加される。このようにして、配線5461に入力される信号を2値(デジタル信号)と
することができる。そのため、配線5461に信号を出力する回路を簡単にすることがで
きる。
を入力しないことが可能である。つまり、配線5461及び配線5462を浮遊状態にす
ることが可能である。なお、期間Tb又は期間Tbの一部において、配線5463には、
信号を入力しないことが可能である。つまり、配線5463を浮遊状態にすることが可能
である。なお、期間Tb又は期間Tbの一部において、電極5454には、電圧を供給し
ないことが可能である。つまり、電極5454を浮遊状態にすることが可能である。
晶)と比較して、大きい電圧を印加する必要がある。メモリ性を有する表示素子を駆動す
る回路として、実施の形態5のトランジスタを用いた実施の形態1~4の半導体装置を適
用することによって、駆動電圧を大きくすることができる。なぜなら、実施の形態5に示
すトランジスタの耐圧は、a-Si TFT(非晶質シリコン薄膜トランジスタ)又はp
-Si TFT(多結晶シリコン薄膜トランジスタ)などと比較して高いからである。
を適用すると共に、メモリ性を有する表示素子とともに画素を構成するトランジスタ54
51として、実施の形態5に示すトランジスタを用いることが好ましい。これにより、ト
ランジスタ5451のオフ電流を小さくすることができるので、トランジスタ5451の
チャネル幅を小さくすることができる。または、容量素子5452の面積を小さくするこ
とができる。したがって、画素の面積を小さくすることができる。よって、本実施の形態
の画素を表示装置の画素部に設けることにより、該表示装置を高精細にすることができる
。また、メモリ性を有する表示素子を駆動する回路とメモリ性を有する表示素子を含む画
素部を容易に同一基板上に形成することができる。
本実施の形態においては、電子機器の例について説明する。
ある。これらの電子機器は、筐体5000、表示部5001、スピーカ5003、LED
ランプ5004、操作キー5005(電源スイッチ、又は操作スイッチを含む)、接続端
子5006、センサ5007(力、変位、位置、速度、加速度、角速度、回転数、距離、
光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、
流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの)、マイクロフォ
ン5008、等を有することができる。
5010、等を有することができる。図27(B)は記録媒体を備えた携帯型の画像再生
装置(たとえば、DVD再生装置)であり、上述したものの他に、第2表示部5002、
記録媒体読込部5011、等を有することができる。図27(E)は携帯型テレビであり
、上述したものの他に、アンテナ5014等を有することができる。図27(D)は携帯
型遊技機であり、上述したものの他に、記録媒体読込部5011、等を有することができ
る。図27(C)はプロジェクタであり、上述したものの他に、光源5033、投射レン
ズ5034、等を有することができる。図27(F)は携帯型遊技機であり、上述したも
のの他に、第2表示部5002、記録媒体読込部5011、等を有することができる。図
27(G)はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有
することができる。図27(H)は持ち運び型テレビ受像器であり、上述したものの他に
、信号の送受信が可能な充電器5017、等を有することができる。図28(A)はディ
スプレイであり、上述したものの他に、支持台5018、等を有することができる。図2
8(B)はカメラであり、上述したものの他に、外部接続ポート5019、シャッターボ
タン5015、受像部5016、等を有することができる。図28(C)はコンピュータ
であり、上述したものの他に、ポインティングデバイス5020、外部接続ポート501
9、リーダ/ライタ5021、等を有することができる。図28(D)は携帯電話機であ
り、上述したものの他に、アンテナ5014、携帯電話・移動端末向けの1セグメント部
分受信サービス用チューナ、等を有することができる。
な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)
を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する
機能、様々なソフトウェア(プログラム)によって処理を制御する機能、無線通信機能、
無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を
用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又
はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の
表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一
つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した
画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、
受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影
した画像を自動または手動で補正する機能、撮影した画像を記録媒体(外部又はカメラに
内蔵)に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる
。なお、図27(A)乃至図27(H)、図28(A)乃至図28(D)に示す電子機器
が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
)は、筐体5022、表示部5023、操作部であるリモコン装置5024、スピーカ5
025等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペ
ースを広く必要とすることなく設置可能である。
す。表示パネル5026は、ユニットバス5027と一体に取り付けられており、入浴者
は表示パネル5026の視聴が可能になる。
態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
5028は、自動車の車体5029に取り付けられており、車体の動作又は車体内外から
入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有
していてもよい。
ある。図28(H)は、旅客用飛行機の座席上部の天井5030に表示パネル5031を
設けたときの、使用時の形状について示した図である。表示パネル5031は、天井50
30とヒンジ部5032を介して一体に取り付けられており、ヒンジ部5032の伸縮に
より乗客は表示パネル5031の視聴が可能になる。表示パネル5031は乗客が操作す
ることで情報を表示する機能を有する。
がこれに限定されず、自動二輪車、自動四輪車(自動車、バス等を含む)、電車(モノレ
ール、鉄道等を含む)、船舶等、様々なものに設置することができる。
とが好ましい。特に、電子機器の表示部を駆動するための回路として、実施の形態1~実
施の形態4の半導体装置を搭載することが好ましい。実施の形態1~実施の形態4の半導
体装置を電子機器の表示部を駆動するための回路として搭載することで、駆動回路の面積
を縮小することができ、表示部を大型化することができる。または、表示部の解像度の向
上を図ることができる。
本実施の形態では、実施の形態5に係る半導体装置の構造及び作製方法の他の一例につい
て、図29を用いて説明する。本実施の形態では、実施の形態5と異なる点について詳細
に説明し、同様な点は実施の形態5の説明を援用するものとする。
うにゲート絶縁層402を形成する。その後、ゲート絶縁層402上に、第1の酸化物半
導体層404を形成する。
Y=0.5~5)で表現される酸化物半導体材料を用いることができる。ここで、Mは、
ガリウム(Ga)、アルミニウム(Al)、ボロン(B)などの13族元素から選択され
る一または複数種類の元素を表す。なお、In、M、Zn、及びOの含有量は任意であり
、Mの含有量がゼロ(即ち、x=0)の場合を含む。一方、InおよびZnの含有量はゼ
ロではない。すなわち、上述の表記には、In-Ga-Zn-OやIn-Zn-Oなどが
含まれる。
元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-
Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Z
n-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であ
るIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-
Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などを用いるこ
ともできる。
導体ターゲットを用いて、スパッタリング法により形成することとする。
めのターゲットとしては、例えば、酸化亜鉛を主成分とする金属酸化物のターゲットを用
いることができる。また、In、Ga、およびZnを含む酸化物半導体ターゲットの組成
比は、In:Ga:Zn=1:x:y(xは0以上、yは0.5以上5以下)とする。例
えば、In:Ga:Zn=1:1:1[atom比](x=1、y=1)(すなわち、I
n2O3:Ga2O3:ZnO=1:1:2[mol数比])の組成比を有するターゲッ
トなどを用いても良い。また、酸化物半導体ターゲットとして、In:Ga:Zn=1:
1:0.5[atom比]の組成比を有するターゲット、またはIn:Ga:Zn=1:
1:2[atom比]、In:Ga:Zn=1:0:1[atom比](x=0、y=1
)の組成比を有するターゲットを用いることもできる。本実施の形態では、後に熱処理を
行い第1の酸化物半導体層404を意図的に結晶化させるため、結晶が生じやすい酸化物
半導体ターゲットを用いることが好ましい。
も第1の酸化物半導体層404の表面を含む領域を結晶化させる(図29(A)参照)。
また、第1の酸化物半導体層404に対して第1の熱処理を行うことによって、第1の酸
化物半導体層404中の過剰な水(水酸基を含む)や水素などを除去することができる。
第1の熱処理温度は、450℃以上850℃以下、好ましくは、550℃以上750℃以
下とする。また、第1の熱処理の時間は、1分以上24時間以下とする。
い、脱水または脱水素化が行われた後、雰囲気を切り替えて酸素雰囲気にすることで第1
の酸化物半導体層404内部に酸素を供給する。
詳細な説明は省略する。
半導体層404の少なくとも表面を含む領域に非単結晶領域を形成することができる。第
1の酸化物半導体層404の表面を含む領域に形成される非単結晶領域は、表面から内部
に向かって結晶成長することで形成される。当該非単結晶領域は、平均厚さが2nm以上
10nm以下の板状の非単結晶層である。また、当該非単結晶領域は、第1の酸化物半導
体層404の表面に対して略垂直な方向にc軸が配向する非単結晶層を有する領域である
。ここで、略平行とは、平行方向から±10°以内の状態をいうものとする。また、略垂
直とは、垂直方向から±10°以内の状態をいうものとする。
9(B)参照)。
物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-
O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、A
l-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn
-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、
In-Mg-O系や、In-O系、Sn-O系、Zn-O系などを用いて形成することが
できる。
ること、または同一の結晶構造かつ近接した格子定数(ミスマッチが1%以下)を有する
ことが好ましい。第2の酸化物半導体層405及び第1の酸化物半導体層404に同一主
成分の材料を用いる場合、後に行われる第2の熱処理において、第1の酸化物半導体層4
04の非単結晶領域を種として結晶成長させる際、第2の酸化物半導体層405を結晶化
し易くなる。また、同一主成分である場合には、第2の酸化物半導体層405と第1の酸
化物半導体層404との密着性などの界面物性や、電気的特性も良好となる。
の材料を用いて形成してもよい。異なる主成分の材料を用いる場合、各層の電気特性を異
ならせることができる。これにより、例えば、第2の酸化物半導体層405に電気伝導率
が高い材料を用い、第1の酸化物半導体層404に電気伝導率が低い材料を用いることで
、下地界面の影響を低減した半導体装置を実現することが可能である。また、第1の酸化
物半導体層404に結晶化が容易な材料を用いて良好な種結晶を形成し、その後、第2の
酸化物半導体層405を形成し結晶化することで、第2の酸化物半導体層405の結晶化
し易さにかかわらず、第2の酸化物半導体層405の結晶性を良好にすることができる。
導体ターゲットを用いて、スパッタリング法により成膜する。第2の酸化物半導体層40
5の成膜は、第1の酸化物半導体層404の成膜と同様の方法で行えばよい。ただし、第
2の酸化物半導体層405の厚さは、第1の酸化物半導体層404の厚さより厚くするこ
とが好ましい。また、第1の酸化物半導体層404と第2の酸化物半導体層405の厚さ
の和が3nm以上50nm以下となるように、第2の酸化物半導体層405を形成するこ
とが好ましい。なお、適用する酸化物半導体材料や用途などにより適切な厚さは異なるか
ら、その厚さは、用いる材料や用途などに応じて選択すればよい。
の非単結晶領域を種として結晶成長させて、結晶化した第2の酸化物半導体層405を形
成する(図29(C)参照)。
半導体層404と、第2の酸化物半導体層405との界面に形成された非単結晶領域から
、第2の酸化物半導体層405全体を結晶成長させ、結晶化した第2の酸化物半導体層4
05を形成することができる。また、第2の熱処理を行うことによって、第1の酸化物半
導体層404を、さらに高い配向性を有する非単結晶層とすることができる。
晶粒界があり、非単結晶体となる。また、第2の酸化物半導体層405のうち、チャネル
形成領域となる領域は、少なくとも平坦面を有する。また、第2の酸化物半導体層405
のうち、チャネル形成領域となる領域は、第1の酸化物半導体層404と同じC軸配向し
ている非単結晶体を含む。なお、第2の酸化物半導体層405表面の高低差は、ゲート電
極層411と重畳する領域(チャネル形成領域)において、1nm以下(好ましくは0.
2nm以下)であることが好ましい。また、第2の酸化物半導体層405のうち、チャネ
ル形成領域も非単結晶体のa軸及びb軸がずれる。
いる場合、第2の酸化物半導体層405は、InGaO3(ZnO)m(m>0、且つm
は自然数でない)で表される結晶や、In2Ga2ZnO7(In:Ga:Zn:O=2
:2:1:7)で表される結晶などを含み得る。このような結晶は、第2の熱処理によっ
て、そのc軸が、第2の酸化物半導体層405の表面と略垂直な方向をとるように配向す
る。
よびb軸(b-axis)に平行なレイヤーの積層構造として捉えることができる。具体
的には、上述の結晶は、Inを含有するレイヤーと、Inを含有しないレイヤー(Gaま
たはZnを含有するレイヤー)が、c軸方向に積層された構造を有する。
軸に平行な方向の導電性は良好である。これは、In-Ga-Zn-O系の酸化物半導体
では電気伝導が主としてInによって制御されること、および、一のInの5s軌道が、
隣接するInの5s軌道と重なりを有することにより、キャリアパスが形成されることに
よる。
ような構造の場合、第2の熱処理を行うことにより、第1の酸化物半導体層404の表面
に形成されている結晶領域から第1の酸化物半導体層404の下面に向かって結晶成長し
、該非晶質領域が結晶化される場合もある。なお、ゲート絶縁層402を構成する材料や
、熱処理の条件などによっては、該非晶質領域が残存する場合もある。
導体材料を用いる場合、図29(C)に示すように、第1の酸化物半導体層404を結晶
成長の種として、第2の酸化物半導体層405の表面に向かって上方に結晶成長させると
、第1の酸化物半導体層404と第2の酸化物半導体層405とが、同一結晶構造を有す
る。そのため、図29(C)では点線で示したが、第1の酸化物半導体層404と第2の
酸化物半導体層406の境界が判別できなくなり、第1の酸化物半導体層404と第2の
酸化物半導体層406を同一の層と見なせることもある。
物半導体層404の界面に形成された非単結晶領域から、第2の酸化物半導体層405全
体を結晶化させることができる。また、第2の熱処理を行うことによって、第1の酸化物
半導体層404を、さらに高い配向性を有する非単結晶層とすることができる。
下とする。第2の熱処理の時間は1分以上100時間以下とし、好ましくは5時間以上2
0時間以下とし、代表的には10時間とする。
ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素
、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N以上、好ましくは
7N以上、とすることが好ましい。また、H2Oが20ppm以下の超乾燥空気中で、さ
らに好ましくは、H2Oが1ppm以下の超乾燥空気中で、第2の熱処理を行っても良い
。このような第2の熱処理によって第2の酸化物半導体層405中の水(水酸基を含む)
や水素などを除去することができる。よって不純物を低減して高純度化し、i型化または
実質的にi型化された第1の酸化物半導体層404及び第2の酸化物半導体層405を形
成することができる。
雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水素化が行われた後
、雰囲気を切り替えて酸素雰囲気にすることで第2の酸化物半導体層405内部に酸素を
供給することができる。
詳細な説明は省略する。
きる。
D)参照)。
の移動度を向上させることができる。このように、移動度が向上したトランジスタを、高
速動作が要求される回路に適用することで、回路の駆動能力を向上させることができる。
適用することにより、半導体装置の駆動能力の向上を図ることができる。
わせて、実施の形態1乃至実施の形態4に示す半導体装置に適用することもできる。
102 トランジスタ
103 トランジスタ
104 トランジスタ
111 配線
112 配線
113 配線
114 配線
115 配線
121 容量素子
130 回路
131 回路
132 回路
133 回路
134 回路
140 保護回路
141 トランジスタ
142 トランジスタ
201 NOR回路
202 NAND回路
203 インバータ回路
211 配線
212 配線
213 配線
400 基板
402 ゲート絶縁層
404 酸化物半導体層
405 酸化物半導体層
406 酸化物半導体層
406a 酸化物半導体層
408a ソース電極層及びドレイン電極層
408b ソース電極層及びドレイン電極層
411 ゲート電極層
412 絶縁層
418 絶縁層
450 トランジスタ
111A 配線
111B 配線
5000 筐体
5001 表示部
5002 表示部
5003 スピーカ
5004 LEDランプ
5005 操作キー
5006 接続端子
5007 センサ
5008 マイクロフォン
5009 スイッチ
5010 赤外線ポート
5011 記録媒体読込部
5014 アンテナ
5015 シャッターボタン
5016 受像部
5017 充電器
5018 支持台
5019 外部接続ポート
5020 ポインティングデバイス
5021 リーダ/ライタ
5022 筐体
5023 表示部
5024 リモコン装置
5025 スピーカ
5026 表示パネル
5027 ユニットバス
5028 表示パネル
5029 車体
5030 天井
5031 表示パネル
5032 ヒンジ部
5033 光源
5034 投射レンズ
5354 画素部
5360 映像信号
5361 回路
5362 回路
5363 回路
5364 画素部
5365 回路
5366 照明装置
5367 画素
5371 配線
5372 配線
5380 基板
5381 入力端子
5450 画素
5451 トランジスタ
5452 容量素子
5453 表示素子
5454 電極
5455 電極
5461 配線
5462 配線
5463 配線
5480 マイクロカプセル
5481 樹脂
5482 膜
5483 液体
5484 粒子
5485 粒子
5486 ツイストボール
5487 粒子
5488 キャビティ
5491 マイクロカップ
5492 誘電性溶媒
5493 帯電色素粒子
5494 封止層
5495 粘着層
5502 電子粉流体(登録商標)
5503 電子粉流体(登録商標)
5504 隔壁
5361a 回路
5361b 回路
5362a 回路
5362b 回路
Claims (3)
- 第1のトランジスタ乃至第8のトランジスタを有し、
前記第1のトランジスタは、ソースまたはドレインの一方が第1の配線に電気的に接続され、かつ、ソースまたはドレインの他方が第2の配線に電気的に接続され、
前記第2のトランジスタは、ソースまたはドレインの一方が前記第1の配線に電気的に接続され、ソースまたはドレインの他方が第3の配線に電気的に接続され、かつ、ゲートが第4の配線と導通状態にあり、
前記第3のトランジスタは、ソースまたはドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソースまたはドレインの他方が第5の配線に電気的に接続され、かつ、ゲートが前記第5の配線に電気的に接続され、
前記第4のトランジスタは、ソースまたはドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、かつ、ゲートが前記第4の配線と導通状態にあり、
前記第5のトランジスタは、ソースまたはドレインの一方が前記第1の配線に電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、
前記第6のトランジスタは、ソースまたはドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、かつ、ゲートが前記第5のトランジスタのゲートと導通状態にあり、
前記第7のトランジスタは、ソースまたはドレインの一方が前記第1の配線に電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、
前記第8のトランジスタは、ソースまたはドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、かつ、ゲートが前記第7のトランジスタのゲートと導通状態にあり、
前記第2のトランジスタ、前記第5のトランジスタ、及び前記第7のトランジスタの少なくともいずれか一つは、前記第4のトランジスタ、前記第6のトランジスタ、及び前記第8のトランジスタよりもチャネル幅が大きく、
前記第1の配線は、第1の信号を出力する機能を有し、
前記第2の配線は、クロック信号を入力する機能を有し、
前記第5の配線は、前記クロック信号とは異なる第2の信号を入力する機能を有する半導体装置。 - 第1のトランジスタ乃至第8のトランジスタを有し、
前記第1のトランジスタは、ソースまたはドレインの一方が第1の配線に電気的に接続され、かつ、ソースまたはドレインの他方が第2の配線に電気的に接続され、
前記第2のトランジスタは、ソースまたはドレインの一方が前記第1の配線に電気的に接続され、ソースまたはドレインの他方が第3の配線に電気的に接続され、かつ、ゲートが第4の配線と導通状態にあり、
前記第3のトランジスタは、ソースまたはドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソースまたはドレインの他方が第5の配線に電気的に接続され、かつ、ゲートが前記第5の配線に電気的に接続され、
前記第4のトランジスタは、ソースまたはドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、かつ、ゲートが前記第4の配線と導通状態にあり、
前記第5のトランジスタは、ソースまたはドレインの一方が前記第1の配線に電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、
前記第6のトランジスタは、ソースまたはドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、かつ、ゲートが前記第5のトランジスタのゲートと導通状態にあり、
前記第7のトランジスタは、ソースまたはドレインの一方が前記第1の配線に電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、
前記第8のトランジスタは、ソースまたはドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソースまたはドレインの他方が前記第3の配線に電気的に接続され、かつ、ゲートが前記第7のトランジスタのゲートと導通状態にあり、
前記第2のトランジスタ、前記第5のトランジスタ、及び前記第7のトランジスタの少なくともいずれか一つは、前記第4のトランジスタ、前記第6のトランジスタ、及び前記第8のトランジスタよりもチャネル幅が大きく、
前記第1の配線は、第1の信号を出力する機能を有し、
前記第2の配線は、クロック信号を入力する機能を有し、
前記第3の配線は、電源線としての機能を有し、
前記第5の配線は、前記クロック信号とは異なる第2の信号を入力する機能を有する半導体装置。 - 請求項1または請求項2において、
前記第7のトランジスタのゲートは、第6の配線と導通状態にあり、
前記第8のトランジスタのゲートは、前記第6の配線と導通状態にある半導体装置。
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