TWI569455B - 半導體裝置及電子設備 - Google Patents

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TWI569455B
TWI569455B TW104123250A TW104123250A TWI569455B TW I569455 B TWI569455 B TW I569455B TW 104123250 A TW104123250 A TW 104123250A TW 104123250 A TW104123250 A TW 104123250A TW I569455 B TWI569455 B TW I569455B
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木村肇
梅崎敦司
山崎舜平
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半導體能源研究所股份有限公司
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

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Description

半導體裝置及電子設備
文中所揭露之本發明的技術領域關於半導體裝置、顯示裝置、液晶顯示裝置及用於驅動該些裝置之方法。
已發展半導體裝置其中所有電晶體之傳導性為n型或p型。尤其，僅由n通道電晶體構成之半導體裝置的發展已有進展(例如專利文獻1至4)。
該等半導體裝置包括例如第一電晶體，其具有連接電源線之源極及汲極之一及連接輸出之源極及汲極之另一，及連接第一電晶體之閘極與每一佈線之間的一或複數第二電晶體。
為使來自半導體裝置之輸出信號的振幅電壓等於電源電壓，在許多方面藉由電容性耦合而使第一電晶體之閘極電位高於(或低於)電源電壓。為體現此，第一電晶體之閘極需處於浮動狀態。為此原因，需關閉連接第一電晶體之閘極的第二電晶體(或所有複數第二電晶體)。
[參考文獻]
專利文獻1：日本公開專利申請案No.2002-328643
專利文獻2：日本公開專利申請案No.2003-179479
專利文獻3：日本公開專利申請案No.2004-064528
然而，在習知半導體裝置中，即使第二電晶體關閉，因為第二電晶體之關閉狀態電流，第一電晶體之閘極保持之電荷隨時間而漏失。因此，半導體裝置之驅動能力受損。
鑒於上述問題，本發明之一實施例的目地為體現更高性能。本發明之一實施例的目地為改進半導體裝置之驅動能力。
依據本發明之一實施例，半導體裝置包括第一電晶體及第二電晶體。第一電晶體之第一端子電性連接第一佈線。第一電晶體之第二端子電性連接第二佈線。第二電晶體之閘極電性連接第三佈線。第二電晶體之第一端子電性連接第三佈線。第二電晶體之第二端子電性連接第一電晶體之閘極。通道區係使用第一電晶體及第二電晶體每一者中氧化物半導體層予以形成。第一電晶體及第二電晶體具有1aA/μm或較少之關閉狀態電流。
依據本發明之另一實施例，半導體裝置包括第一電晶體、第二電晶體、第三電晶體及第四電晶體。第一電晶體之第一端子電性連接第一佈線。第一電晶體之第二端子電性連接第二佈線。第二電晶體之閘極電性連接第三佈線。 第二電晶體之第一端子電性連接第三佈線。第二電晶體之第二端子電性連接第一電晶體之閘極。第三電晶體之閘極電性連接第四佈線。第三電晶體之第一端子電性連接第五佈線。第三電晶體之第二端子電性連接第二佈線。第四電晶體之閘極電性連接第四佈線。第四電晶體之第一端子電性連接第五佈線。第四電晶體之第二端子電性連接第一電晶體之閘極。通道區係使用第一至第四電晶體每一者中氧化物半導體層予以形成。第一至第四電晶體具有1aA/μm或較少之關閉狀態電流。
依據本發明之另一實施例，半導體裝置包括第一電晶體及第二電晶體。第一電晶體之第一端子電性連接第一佈線。第一電晶體之第二端子電性連接第二佈線。第二電晶體之閘極電性連接第一佈線。第二電晶體之第一端子電性連接第一佈線。第二電晶體之第二端子電性連接第一電晶體之閘極。通道區係使用第一電晶體及第二電晶體每一者中氧化物半導體層予以形成。第一電晶體及第二電晶體具有1aA/μm或較少之關閉狀態電流。
依據本發明之另一實施例，半導體裝置包括第一電晶體、第二電晶體、第三電晶體及第四電晶體。第一電晶體之第一端子電性連接第一佈線。第一電晶體之第二端子電性連接第二佈線。第二電晶體之閘極電性連接第一佈線。第二電晶體之第一端子電性連接第一佈線。第二電晶體之第二端子電性連接第一電晶體之閘極。第三電晶體之閘極電性連接第三佈線。第三電晶體之第一端子電性連接第四 佈線。第三電晶體之第二端子電性連接第二佈線。第四電晶體之閘極電性連接第三佈線。第四電晶體之第一端子電性連接第四佈線。第四電晶體之第二端子電性連接第一電晶體之閘極。通道區係使用第一至第四電晶體每一者中氧化物半導體層予以形成。第一至第四電晶體具有1aA/μm或較少之關閉狀態電流。
依據本發明之另一實施例，半導體裝置包括第一電晶體、第二電晶體、N個第三電晶體(N為自然數)及N個第四電晶體。第一電晶體之第一端子電性連接第一佈線。第一電晶體之第二端子電性連接第二佈線。第二電晶體之閘極電性連接第一佈線。第二電晶體之第一端子電性連接第一佈線。第二電晶體之第二端子電性連接第一電晶體之閘極。N個第三電晶體之閘極電性連接各N個第三佈線。N個第三電晶體之第一端子電性連接第四佈線。N個第三電晶體之第二端子電性連接第二佈線。N個第四電晶體之閘極電性連接各N個第三佈線。N個第四電晶體之第一端子電性連接第四佈線。N個第四電晶體之第二端子電性連接第一電晶體之閘極。通道區係使用第一電晶體、第二電晶體、N個第三電晶體及N個第四電晶體每一者中氧化物半導體層予以形成。第一電晶體、第二電晶體、N個第三電晶體及N個第四電晶體具有1aA/μm或較少之關閉狀態電流。
在任一上述半導體裝置中，氧化物半導體較佳地包括非單晶區。另一方面，任一上述半導體裝置中，氧化物半 導體較佳地包括非單晶區，其具有沿垂直於氧化物半導體表面之方向的c軸對齊。
本發明之一實施例為電子設備，其包括任一上述半導體裝置及操作開關。
例如，在本說明書等中，當明確地說明X及Y連接，X及Y電性連接之狀況、X及Y功能性連接之狀況、及X及Y直接連接之狀況均包括其中。此處，X及Y每一者標示目標(例如裝置、元件、電路、佈線、電極、端子、導電膜或層)。因此，另一元件可提供於圖式及正文中所示具有連接關係的元件之間，對於預定連接關係並未侷限於例如圖式及正文中所示之連接關係。
例如，若X及Y為電性連接，啟動X及Y之間電性連接的一或多項元件(例如開關、電晶體、電容器、電感器、電阻器及/或二極體)可連接於X及Y之間。請注意，「電性連接」之表達有時用於表示「已連接」。在此狀況下，「電性連接」具有「功能性連接」及「直接連接」之意義。
例如，若X及Y為功能性連接，啟動X及Y之間功能性連接的一或多項電路(例如，諸如反相器、NAND電路或NOR電路之邏輯電路；諸如DA轉換器電路、AD轉換器電路或圖像灰階校正電路之信號轉換器電路；諸如電源電路(例如，dc-dc轉換器、升壓dc-dc轉換器或降壓dc-dc轉換器)或用於改變信號之電位位準的位準移位器電路之電位位準轉換器電路；電壓源極；電流源極；開關電 路；諸如可增加信號振幅、電流量等電路之放大器電路、運算放大器、差動放大器電路、源極跟隨器電路或緩衝器電路；信號產生電路；記憶體電路；及/或控制電路)可連接於X及Y之間。當從X輸出之信號傳送至Y時，即使其他電路提供於X及Y之間，亦可以說X及Y功能性連接。
例如，在本說明書等中，當明確地說明Y係形成於X之上或上方時，並非必然表示Y係形成於X之上並與其直接接觸。說明包括X及Y未彼此直接接觸之狀況，即另一目標係置於X及Y之間之狀況。此處，X及Y每一者相應於目標(例如，裝置、元件、電路、佈線、電極、端子、導電膜或層)。
因此，例如當其明確地說明層Y係形成於層X之上(或上方)時，包括層Y係形成於層X之上並與其直接接觸之狀況，及另一層(例如層Z)係形成於層X之上並與其直接接觸，而層Y係形成於層Z之上並與其直接接觸之狀況。請注意，另一層(例如層Z)可為單層或複數層(堆疊)。
類似地，當其明確地說明Y係形成於X以上，並非必然表示Y係形成於X之上並與其直接接觸，且另一目標可置於X及Y之間。因此，例如，當其說明層Y係形成於層X以上時，包括層Y係形成於層X之上並與其直接接觸之狀況，及另一層(例如層Z)係形成於層X之上並與其直接接觸，而層Y係形成於層Z之上並與其直接接 觸之狀況。請注意，另一層(例如層Z)可為單層或複數層(堆疊)。
請注意，當其明確地說明Y係形成於X上方、之上或以上時，包括Y係間接形成於X上方/以上。
請注意，相同狀況可用於當其明確地說明Y係形成於X以下或之下時。
例如，在本說明書等中，明確的單數形式較佳地表示單數形式。然而，單數形式亦可包括複數，而不侷限於上述。類似地，明確的複數形式較佳地表示複數形式。然而，複數形式可包括單數，而不侷限於上述。
例如，在本說明書等中，術語「第一」、「第二」、「第三」等用區別各種元件、構件、區域、層及範圍。因此，術語「第一」、「第二」、「第三」等不侷限元件、構件、區域、層、範圍等之數量。此外，例如「第一」可以「第二」、「第三」等替代。
例如，在本說明書等中，用於說明空間配置之術語，諸如「上方」、「以上」、「下方」、「以下」、「橫向」、「右方」、「左方」、「間接」、「之後」、「之前」、「內部」、「外側」及「之內」，通常用於參照圖而簡要顯示元件與另一元件之間或特徵與另一特徵之間關係。請注意，本發明之實施例不侷限於此，且用於說明空間配置之該等術語不僅可顯示圖中所描繪之方向，亦可顯示其他方向。例如，當其明確地說明Y係在X上方時，並不必然表示Y係置於X上方。由於圖中裝置可反向或 旋轉180°，可包括Y係置於X下方之狀況。因此，除了藉由「上方」所說明之方向外，「上方」可指藉由「下方」所說明之方向。請注意，本發明之實施例不侷限於此，因為圖中裝置可以各種方向旋轉，所以除了藉由「上方」及「下方」所說明之方向外，「上方」可指藉由「橫向」、「右方」、「左方」、「間接」、「之後」、「之前」、「內部」、「外側」、「之內」等所說明之任一其他方向。即，用於說明空間配置之術語可依據情況而適當解譯。
請注意，圖中尺寸、層之厚度或區域有時為求簡化而予誇張。因此，本發明之實施例不侷限於該等比例尺。
請注意，圖示意地描繪理想範例，且本發明之實施例不侷限於圖中所描繪之形狀、值等。例如，其可包括因製造技術或錯誤造成之形狀變化，或因雜訊或時間性差異造成之信號、電壓或電流變化。
依據本發明之一實施例，可體現更高性能或可改進半導體裝置之驅動能力。
101、102、103、104、141、142、450、5451‧‧‧電晶體
111、112、113、114、115、211、212、213、111A、111B、5371、5372、5461、5462、5463‧‧‧佈線
121、5452‧‧‧電容器
130、131、132、133、134、5361、5362、5363、5365、 5361a、5361b、5362a、5362b‧‧‧電路
140‧‧‧保護電路
201‧‧‧NOR電路
202‧‧‧NAND電路
203‧‧‧反相器電路
400、5380‧‧‧基板
402‧‧‧閘極絕緣層
404、405、406、406a‧‧‧氧化物半導體層
408a、408b‧‧‧源極/汲極電極層
411‧‧‧閘極電極層
412、418‧‧‧絕緣層
5000、5022‧‧‧外殼
5001、5002、5023‧‧‧顯示部
5003、5025‧‧‧揚聲器
5004‧‧‧發光二極體(LED)燈
5005‧‧‧操作鍵
5006‧‧‧連接端子
5007‧‧‧感測器
5008‧‧‧麥克風
5009‧‧‧開關
5010‧‧‧紅外線埠
5011‧‧‧記憶體媒體讀取部
5014‧‧‧天線
5015‧‧‧快門按鈕
5016‧‧‧影像接收部
5017‧‧‧充電器
5018‧‧‧支撐座
5019‧‧‧外部連接埠
5020‧‧‧指向裝置
5021‧‧‧讀取器/撰寫器
5024‧‧‧遙控器
5026、5028、5031‧‧‧顯示面板
5027‧‧‧預製浴缸
5029‧‧‧本體
5030‧‧‧天花板
5032‧‧‧鉸鏈部
5033‧‧‧光源
5034‧‧‧投影機鏡頭
5354、5364‧‧‧像素部
5360‧‧‧視訊信號
5366‧‧‧照明裝置
5367、5450‧‧‧像素
5381‧‧‧輸入端子
5453‧‧‧顯示元件
5454、5455‧‧‧電極
5480‧‧‧微膠囊
5481‧‧‧樹脂
5482‧‧‧膜
5483‧‧‧液體
5484、5485、5487‧‧‧粒子
5486‧‧‧扭球
5488‧‧‧腔
5491‧‧‧微杯
5492‧‧‧電介質溶劑
5493‧‧‧帶電粒子顏料
5494‧‧‧密封層
5495‧‧‧黏合層
5502、5503‧‧‧電液粉
5504‧‧‧分割區
在圖式中：圖1A描繪實施例1中半導體裝置之電路圖範例，圖1B及1C各描繪用於說明半導體裝置之作業的示意圖範例；圖2A至2C各描繪用於說明實施例1中半導體裝置 之作業的示意圖範例；圖3A至3D各描繪實施例1中半導體裝置之電路圖範例；圖4A至4C各描繪實施例1中半導體裝置之電路圖範例；圖5A描繪實施例2中半導體裝置之電路圖範例，圖5B描繪用於說明半導體裝置之作業的時序圖範例；圖6A至6C各描繪用於說明實施例2中半導體裝置之作業的示意圖範例；圖7A至7C各描繪實施例2中半導體裝置之電路圖範例；圖8A至8C各描繪實施例2中半導體裝置之電路圖範例；圖9A及9B各描繪實施例2中半導體裝置之電路圖範例；圖10描繪實施例2中半導體裝置之電路圖範例；圖11A及11B各描繪實施例3中半導體裝置之電路圖範例；圖12A及12B各描繪用於說明實施例3中半導體裝置之作業的示意圖範例；圖13A及13B各描繪實施例3中半導體裝置之電路圖範例；圖14A及14B各描繪用於說明實施例3中半導體裝置之作業的示意圖範例； 圖15A至15D描繪實施例5中半導體裝置之製造程序範例；圖16描繪實施例4中半導體裝置之電路圖範例；圖17描繪實施例4中半導體裝置之電路圖範例；圖18A及18B各描繪實施例6中顯示裝置之方塊圖範例；圖19A至19D各描繪實施例6中顯示裝置之方塊圖範例；圖20A描繪實施例7中像素之電路圖範例，圖20B描繪像素之截面圖範例；圖21A至21C各描繪實施例7中像素之截面圖範例；圖22A至22C各描繪用於說明實施例7中像素之作業的時序圖範例；圖23描繪實施例5中半導體裝置之範例；圖24A及24B各描繪實施例5中半導體裝置之範例；圖25A及25B各描繪實施例5中半導體裝置之範例；圖26描繪實施例5中半導體裝置之範例；圖27A至27H各描繪實施例8中電子設備之範例；圖28A至28H各描繪實施例8中電子設備之範例；及圖29A至29D描繪實施例9中半導體裝置之製造程 序範例。
以下將參照圖式說明實施例。請注意，實施例可以許多不同模式實施，且熟悉本技藝之人士易於理解在不偏離本發明之目的及範圍下，模式及細節可以各種方式修改。因此，本發明並不解譯為侷限於實施例之說明。請注意，在以下說明之結構中，具有類似功能之相同部分係標示為相同代號，且其說明不重複。
請注意，一實施例中說明(或部分內容)可應用於一或複數實施例(其為該實施例及/或其他實施例)中內容(或其部分)，或可與其相組合或為其所替代。
(實施例1)
在本實施例中，將說明半導體裝置之範例，及用於驅動半導體裝置之方法範例。尤其，將說明使用引導作業之電路範例，及用於驅動電路之方法。
首先，將說明本實施例中半導體裝置之結構範例。
圖1A描繪本實施例中半導體裝置之範例。圖1A中半導體裝置包括電晶體101及電晶體102。電晶體101之第一端子連接佈線111。電晶體101之第二端子連接佈線112。電晶體102之第一端子連接佈線113。電晶體102之第二端子連接電晶體101之閘極。電晶體102之閘極連接佈線113。請注意，本實施例中半導體裝置不侷限於具 有圖1A中所描繪之結構，而可具有各種其他結構。
請注意，電晶體101之閘極與電晶體102之第二端子連接之部分稱為節點11。
請注意，以下說明電晶體101及102為n通道電晶體之狀況。當閘極與源極之間電位差高於臨界電壓時，n通道電晶體開啟。
請注意，氧化物半導體較佳地用於本實施例中半導體裝置中所包括之電晶體的半導體層。氧化物半導體用於半導體層可體現電晶體之次臨界擺動(S值)改進、電晶體之關閉狀態電流減少、及/或電晶體之耐受電壓改進。
請注意，在本說明書等中，甚至當未指明主動元件(例如電晶體或二極體)、被動元件(例如電容器或電阻器)等所有端子連接之部分時，熟悉本技藝之人士有時可建構本發明之一實施例。尤其，當可能由複數部分連接一端子時，便不必要指明連接該端子之部分。因此，有時僅藉由指明一部分將連接主動元件(例如電晶體或二極體)、被動元件(例如電容器或電阻器)等一些端子，便可建構本發明之一實施例。
此外，在本說明書等中，當指明至少一部分將連接電路中端子時，熟悉本技藝之人士有時可指明本發明。再者，當指明至少電路之功能時，熟悉本技藝之人士有時可指明本發明。因此，當於電路中指明一部分將連接端子時，便揭露該電路做為本發明之一實施例，即使並未指明功能，及可建構本發明之一實施例。此外，當指明電路之 功能時，便揭露該電路做為本發明之一實施例，即使並未指明一部分將連接端子，及可建構本發明之一實施例。
其次，將說明施加於每一佈線之電位範例。
電位V1施加於佈線111。即，固定電壓(例如電壓V1)供應予佈線111。另一方面，電位V1及電位V2(電位V2<電位V1)選擇地或交替地施加於佈線111。即，信號(例如時脈信號)輸入佈線111。當電位V1施加於佈線111時，佈線111便具有電源線之功能。另一方面，當電位V1及電位V2選擇地施加於佈線111時，佈線111便具有信號線(例如時脈信號線)之功能。請注意，施加於佈線111之電位不侷限於電位V1及電位V2，各種其他電位可施加於佈線111。
來自佈線112之信號輸出。因此，佈線112具有信號線之功能。請注意，佈線112之電位例如介於V2至V1之範圍。
電位V1及電位V2(電位V2<電位V1)選擇地施加於佈線113。即，信號輸入佈線113。因此，佈線113具有信號線之功能。請注意，施加於佈線113之電位不侷限於電位V1及電位V2。例如，固定電壓可供應予佈線113。 有關其他範例，類比信號或具三或更多電位之信號可輸入佈線113。
說明係基於節點、佈線、電極、端子等被供應予電位A之假設而提供，因而具有等於電位A之電位。
請注意，本說明書等中，術語「相等」、「相同」等 有時表示存在誤差範圍內之差異。例如，若電位(電壓)彼此相等，誤差範圍可為至少±10%，較佳地為±5%，及更佳地為±3%。另一方面，誤差範圍包括因洩漏電流、饋通、雜訊等造成之電位改變範圍；因量測裝置等造成之量測誤差範圍；因程序變化造成之電位變化範圍等。
其次，將說明本實施例中半導體裝置之作業範例。以下將說明下列兩不同作業：若電位V1施加於佈線111之作業，及若電位V1及電位V2選擇地施加於佈線111之作業。
說明若電位V1施加於佈線111，本實施例中半導體裝置之作業範例。
假設節點11之電位初始值及佈線112之電位初始值等於電位V2。當電位V1施加於佈線113時，電晶體102開啟，使得佈線113與節點11之間建立電氣連續性。接著，佈線113之電位供應予節點11，使得節點11之電位開始上升。接著，當節點11之電位達到V2+Vth101(Vth101代表電晶體101之臨界電壓)時，電晶體101開啟，使得佈線111與佈線112之間建立電氣連續性。接著，佈線111之電位供應予佈線112，使得佈線112之電位開始上升(詳圖1B)。
之後，當節點11之電位達到V1-Vth102(Vth102代表電晶體102之臨界電壓，並滿足V2+Vth101<V1-Vth102)時，電晶體102關閉；因而，佈線113與節點11之間電氣連續性被打破。接著，節點11進入浮動狀態。之後， 佈線112之電位持續上升，並接著上升至等於電位V1之值。基於佈線112之電位上升，節點11之電位因電晶體101之閘極與第二端子之間寄生電容，而上升至V1+Vth101+Va(Va為正數)(詳圖1C)。此即所謂引導作業。
請注意，當電位V2施加於佈線113時，電晶體102關閉，使得佈線113與節點11之間未建立電氣連續性。即，節點11進入浮動狀態。在此狀況下，圖1A中半導體裝置之作業取決於電位V2施加於佈線113之前節點11之電位。假設電位V2施加於佈線113之前節點11之電位例如低於V2+Vth101，當電位V2施加於佈線113時，電晶體101關閉，使得佈線111與佈線112之間未建立電氣連續性。因此，佈線112之電位保持與電位V2施加於佈線113之前相同。另一方面，假設電位V2施加於佈線113之前節點11之電位例如超過V2+Vth101，當電位V2施加於佈線113時，電晶體101開啟，使得佈線111與佈線112之間建立電氣連續性。因而，佈線112之電位成為等於電位V1，且節點11之電位因引導作業而成為V1+Vth101+Va。
說明若電位V1及電位V2選擇地施加於佈線111，本實施例中半導體裝置之作業範例。
假設節點11之電位初始值及佈線112之電位初始值等於電位V2。當電位V1施加於佈線113及電位V2施加於佈線111時，電晶體102開啟，使得佈線113與節點 11之間建立電氣連續性。接著，佈線113之電位供應予節點11，使得節點11之電位開始上升。接著，當節點11之電位達到V2+Vth101時，電晶體101開啟，使得佈線111與佈線112之間建立電氣連續性。接著，佈線111之電位供應予佈線112，使得佈線112之電位等於電位V2(詳圖2A)。
之後，當節點11之電位達到V1-Vth102時，電晶體102關閉，使得佈線113與節點11之間的電氣連續性被打破。接著，節點11進入浮動狀態(詳圖2B)。
之後，電位V1施加於佈線111。此時，節點11保持浮動狀態，使得節點11電位保持V1-Vth102。因此，電晶體101保持開啟，及佈線111與佈線112之間電氣連續性保持建立。即，佈線111之電位持續供應予佈線112。因此，佈線112之電位與電位V1施加於佈線111之同時開始上升，並上升至等於電位V1之值。基於佈線112之電位上升，節點11之電位因電晶體101之閘極與第二端子之間寄生電容而上升至V1+Vth101+Va(Va為正數)(詳圖2C)。此即所謂引導作業。
請注意，當電位V2施加於佈線113時，電晶體102關閉，使得佈線113與節點11之間未建立電氣連續性。即，節點11進入浮動狀態。在此狀況下，圖2A中半導體裝置之作業取決於電位V2施加於佈線113之前節點11之電位。假設電位V2施加於佈線113之前節點11之電位例如低於V2+Vth101，當電位V2施加於佈線113時，電晶 體101關閉，使得佈線111與佈線112之間未建立電氣連續性。因此，佈線112之電位保持與電位V2施加於佈線113之前相同。另一方面，假設電位V2施加於佈線113之前節點11之電位例如超過V2+Vth101，當電位V2施加於佈線113時，電晶體101開啟，使得佈線111與佈線112之間建立電氣連續性。因而，佈線112之電位成為等於佈線111之電位。即，當電位V1施加於佈線111時，佈線112之電位成為等於電位V1，反之，當電位V2施加於佈線111時，佈線112之電位成為等於電位V2。
如上述，在本實施例之半導體裝置中，藉由使用引導作業，可使佈線112之電位等於佈線111之電位。
在習知半導體裝置中，電晶體具有大的S值。為此原因，在電位V1施加於佈線113之後直至電晶體102關閉，花費極長時間；節點11之電位因引導作業而開始上升之時序延遲；節點11之電位下降；電晶體101之閘極與第二端子之間的電位差小；佈線112之電位的上升時間長；可連接佈線112之負載小；電晶體101之通道寬度大；或配線區域大。
相對地，因為氧化物半導體用於半導體裝置中所包括之電晶體的半導體層，本實施例之半導體裝置中S值可降低。為此原因，半導體裝置之驅動能力可改進。例如，當電晶體102具有小的S值時，可縮短電位V1施加於佈線113之後直至電晶體102關閉之時間；因而，可提前節點11之電位因引導作業而開始上升之時序。當節點11之電 位因引導作業而開始上升之時序提前時，可使節點11之電位更高，使得電晶體101之閘極與第二端子之間的電位差增加。結果，可縮短佈線112之電位的上升時間。另一方面，甚至當大負載連接佈線112時，可驅動負載。另一方面，可降低電晶體101之通道寬度，使得可減少配線區域。有關其他範例，電晶體101之小的S值可縮短佈線112之電位的上升時間。
此外，在習知半導體裝置中，電晶體之關閉狀態電流大。為此原因，隨時間而從節點11漏失之電荷量大；節點11之電位降低；節點11之電位可保持高於V1+Vth101之時間短；難以降低驅動頻率；或半導體裝置可操作之驅動頻率的範圍窄。
相對地，本實施例之半導體裝置中所包括之電晶體的關閉狀態電流小。因而，可改進半導體裝置之驅動能力。 例如，當電晶體102具有小關閉狀態電流時，可減少從節點11漏失之電荷量，使得可抑制節點11之電位降低。換言之，可延長節點11之電位可保持高於V1+Vth101之時間。結果，可降低驅動頻率，使得可增大本實施例中半導體裝置可操作之驅動頻率範圍。
若電位V1及電位V2選擇地施加於佈線111，節點11之電位上升至V1-Vth102，接著因引導作業而進一步上升。換言之，可增加電晶體101之閘極與第二端子之間的電位差。因而，可縮短佈線112之電位的上升時間。另一方面，甚至當大負載連接佈線112時，可驅動負載。另一 方面，可降低電晶體101之通道寬度，使得可減少配線區域。
請注意，若電位V1及電位V2選擇地施加於佈線111，在電位V1施加於佈線113之後，在電位V1施加於佈線111之同時，佈線112之電位上升。因此，本實施例中半導體裝置可用做移位暫存器電路之一部分。
其次，將說明每一電晶體之功能範例。
電晶體101具有控制佈線111與佈線112之間電氣連續性之功能。即，電晶體101具有開關之功能。另一方面，電晶體101具有控制供應佈線111之電位予佈線112之時序的功能，控制佈線112之電位上升之時序的功能，或控制藉由電晶體101之閘極與第二端子之間寄生電容而節點11之電位上升之時序的功能。請注意，電晶體101具有上述功能之至少之一。
電晶體102具有控制佈線113與節點11之間電氣連續性之功能。即，電晶體102具有開關之功能。另一方面，當佈線113之電位高於節點11之電位時，電晶體102具有建立佈線113與節點11之間電氣連續性之功能，及當佈線113之電位低於節點11之電位時，打破佈線113與節點11之間電氣連續性。即，電晶體102具有二極體之功能。另一方面，電晶體102具有控制供應佈線113之電位予節點11之時序的功能，控制節點11之電位上升之時序的功能，或將節點11置於浮動狀態之時序的功能。請注意，電晶體102具有上述功能之至少之一。
其次，將說明電位施加於每一佈線之範例。藉由適當控制電位施加於每一佈線，本實施例中半導體裝置可具有各種功能，或可改進半導體裝置之驅動能力。
例如，若電位V1及電位V2選擇地施加於佈線113，佈線111可被供應高於電位V1之電位或低於電位V1之電位。當佈線111被供應高於或低於電位V1之電位時，本實施例中半導體裝置可具有位準移位電路之功能。
請注意，當佈線111被供應高於電位V1之電位時，較佳的是施加於佈線111之高於電位V1之電位為電位V1之4倍高或較少。更佳地為電位V1之1.2至3倍高之電位。進一步較佳地為電位V1之1.5至2.3倍高之電位。
請注意，當佈線111被供應低於電位V1之電位時，較佳的是施加於佈線111之電位為電位V1之0.2倍或更高及低於電位V1。更佳地為電位V1之0.3至0.9倍之電位。進一步較佳地為電位V1之0.5至0.7倍之電位。
例如，若電位V1施加於佈線111，佈線113可被供應高於電位V1之電位。具體地，較佳的是施加於佈線113之電位高於施加於佈線111之電位，並為施加於佈線111之電位的3倍或較少。施加於佈線113之電位更佳地為施加於佈線111之電位的1.3至2.5倍，進一步較佳地為1.5至2倍。當施加於佈線113之電位高時，可縮短電位V1施加於佈線113之後直至電晶體102關閉之時間；因而，因引導作業而節點11之電位開始上升之時序可提前。當節點11之電位開始上升之時序提前時，可使節點 11之電位更高，使得電晶體101之閘極與第二端子之間電位差可增加。結果，佈線112之電位的上升時間可縮短。另一方面，甚至當大負載連接佈線112時，可驅動負載。另一方面，電晶體101之通道寬度可降低，使得配線區域可減少。
其次，將說明每一電晶體之臨界電壓範例。當每一電晶體具有適當臨界電壓時，可改進半導體裝置之驅動能力。
例如，較佳的是電晶體102之臨界電壓盡可能低。具體地，電晶體102之臨界電壓較佳地低於電晶體101的。 電晶體102之臨界電壓較佳地為電晶體101的0.1倍或更高及低於電晶體101的。電晶體102之臨界電壓更佳地為電晶體101的0.3至0.9倍，進一步較佳地為0.5至0.7倍。當電晶體102具有低臨界電壓時，可縮短電位V1施加於佈線113之後直至電晶體102關閉之時間；因而，因引導作業而節點11之電位開始上升之時序可提前。當節點11之電位開始上升之時序提前時，可使節點11之電位更高，使得電晶體101之閘極與第二端子之間電位差可增加。結果，佈線112之電位的上升時間可縮短。另一方面，甚至當大負載連接佈線112時，可驅動負載。另一方面，電晶體101之通道寬度可降低，使得配線區域可減少。
再者，例如電晶體101之臨界電壓較佳地低於半導體裝置之驅動電壓(例如電位V1-電位V2)。具體地，電晶體 101之臨界電壓較佳地為半導體裝置之驅動電壓的1/50至1/2倍，更佳地為1/40至1/7倍，進一步較佳地為1/30至1/10倍。使電晶體101之臨界電壓低於半導體裝置之驅動電壓，使得可避免半導體裝置之故障，並可正確地操作半導體裝置。
其次，將說明每一電晶體之尺寸範例。當每一電晶體具有適當尺寸時，可改進本實施例中半導體裝置之驅動能力。
例如，電晶體101之通道寬度較佳地為大於電晶體102的。電晶體101之通道寬度較佳地為電晶體102的2至100倍，更佳地為5至50倍，進一步較佳地為10至30倍。
請注意，可藉由電晶體之通道寬度(W)控制電晶體之電流供應能力。具體地，電晶體之通道寬度越大，電晶體之電流供應能力改進越多。請注意，控制電晶體之電流供應能力之因子不侷限於電晶體之通道寬度。例如，可藉由電晶體之通道長度(L)、電晶體之W/L比、電晶體之閘極與源極之間電位差(Vgs)等，控制電晶體之電流供應能力。具體地，電晶體之電流供應能力隨著電晶體之通道長度越小、電晶體之W/L比越大、或電晶體之Vgs越大，而予以改進。因此，在本說明書等中，「電晶體之通道寬度大」之表達與「電晶體之通道長度小」、「電晶體之W/L比大」及「電晶體之Vgs大」之表達具有相同意義。
其次，將說明具與圖1A中半導體裝置不同結構之半 導體裝置。
例如，在圖1A中所描繪之半導體裝置中，電晶體102之閘極及/或第一端子連接之佈線不侷限於佈線113，而是可為各種其他佈線。
圖3A描繪電晶體102之閘極連接圖1A中所描繪之半導體裝置中佈線111之範例。在圖3A之半導體裝置中，若電位V2施加於佈線113，可使節點11之電位等於電位V2。
圖3B描繪電晶體102之第一端子連接圖1A中所描繪之半導體裝置中佈線111之範例。在圖3B之半導體裝置中，電位V1可從電阻低於佈線113之佈線111供應予節點11，使得節點11之電位可快速上升。
圖3C描繪圖1A中所描繪之半導體裝置中電晶體102之閘極連接佈線111，及電晶體102之第一端子連接佈線111之範例。在圖3C之半導體裝置中，可省略佈線113，使得可降低佈線之數量及信號之數量。
此外，例如當圖1A及圖3A至3C中所描繪之半導體裝置中節點11與佈線112之間電容增加時，可使節點11之電位於引導作業時更高。
具體地，例如在圖1A及圖3A至3C中所描繪之半導體裝置中，電容器可連接於節點11與佈線112之間。較佳的是使用用於電晶體101之閘極的材料形成電容器121之一電極，並連接節點11。再者，較佳的是使用用於電晶體101之第二端子的材料形成電容器121之另一電極， 並連接佈線112。以此方式可省略接觸孔等，使得可減少配線區域。
另一方面，例如在圖1A及圖3A至3C中所描繪之半導體裝置中，用於形成電晶體101之閘極的材料與用於形成電晶體101之第二端子的材料重疊之面積，可大於用於形成電晶體101之閘極的材料與用於形成電晶體101之第一端子的材料重疊之面積。具體地，較佳的是電晶體101之閘極的材料與電晶體101之第二端子的材料重疊之面積可大於電晶體101之閘極的材料與電晶體101之第一端子的材料重疊之面積，並為電晶體101之閘極的材料與電晶體101之第一端子的材料重疊之面積的5倍或較少。電晶體101之閘極的材料與電晶體101之第二端子的材料重疊之面積更佳地為電晶體101之閘極的材料與電晶體101之第一端子的材料重疊之面積的1.5至4倍，進一步較佳地為2至3倍。
圖3D描繪圖1A中所描繪之半導體裝置中，電容器121連接於電晶體101之閘極與第二端子之間的範例。
例如，在圖3A至3D之半導體裝置中，電晶體101之第一端子及電晶體102之閘極或第一端子可連接不同佈線。
圖4A描繪圖3A中所描繪之半導體裝置中，電晶體101之第一端子連接佈線111A，及電晶體102之閘極連接佈線111B之範例。
圖4B描繪圖3B中所描繪之半導體裝置中，電晶體 101之第一端子連接佈線111A，及電晶體102之第一端子連接佈線111B之範例。
圖4C描繪圖3C中所描繪之半導體裝置中，電晶體101之第一端子連接佈線111A，及電晶體102之閘極及第一端子連接佈線111B之範例。
請注意，佈線111A及111B具有類似於佈線111之功能。電位V1供應予佈線111A及111B。請注意，施加於佈線111A及111B之電位可彼此不同。例如，當佈線111A被供應高於電位V1之電位或低於電位V1之電位時，圖4A至4C中所描繪之半導體裝置可具有位準移位電路之功能。有關其他範例，當佈線111B被供應高於電位V1之電位時，節點11之電位的上升時間可縮短。另一方面，當佈線111B被供應低於電位V1之電位時，電晶體102關閉之時序可提前。
請注意，在本說明書等中，具多閘極結構之電晶體具有例如二或更多閘極電極，可用做電晶體。在多閘極結構中，相應於複數閘極電極之複數通道區串聯，使得結構為複數電晶體串聯。為此原因，基於多閘極結構，可進一步降低關閉狀態電流，及可增加電晶體之耐受電壓(可改進可靠性)。另一方面，基於多閘極結構，當電晶體於飽和區操作時，即使汲極-源極電壓改變，汲極-源極電流亦不致改變太多，使得可獲得電壓-電流特性之平坦斜坡。藉由使用電壓-電流特性之平坦斜坡，可體現理想電流源極電路或具有極大電阻之主動負載。結果，可體現具卓越屬 性之差洞電路、電流鏡像電路等。
請注意，例如具閘極電極形成於通道以上及以下之結構的電晶體可用做電晶體。基於閘極電極形成於通道以上及以下之結構，提供複數電晶體並聯之電路結構。因而，通道區增加，可使得電流量增加。另一方面，基於閘極電極形成於通道以上及以下之結構，易於形成消耗層；因而，可改進S值。
請注意，有關電晶體，例如可使用具閘極電極形成於通道以上之結構、閘極電極形成於通道以下之結構、交錯結構、反向交錯結構、通道區劃分為複數區域之結構、通道區並聯或串聯之結構等的電晶體。
請注意，例如，具源極電極或汲極電極與通道區(或其一部分)重疊之結構的電晶體可用做電晶體。藉由使用源極電極或汲極電極與通道區(或其一部分)重疊之結構，可避免因電荷累積於通道區之一部分中的不穩定作業。
請注意，在本說明書等中，於一實施例中所說明之圖或正文中，可取出部分圖或正文並建構本發明之實施例。 因此，若說明有關某部分之圖或正文，亦揭露從部分圖或正文取出之內容做為本發明之一實施例並可建構本發明之一實施例。因而，例如在包括一或多項主動元件(例如電晶體或二極體)、佈線、被動元件(例如電容器或電阻器)、導電層、絕緣層、半導體層、有機材料、無機材料、零件、裝置、操作方法、製造方法等之圖或正文中，可取出部分圖或正文，並建構本發明之一實施例。例如，從其中 提供N個電路元件(例如電晶體或電容器；N為整數)之電路圖，可藉由取出M個電路元件(例如電晶體或電容器；M為整數，其中M<N)而建構本發明之一實施例。有關其他範例，可藉由從其中提供N層(N為整數)之截面圖取出M層(M為整數，其中M<N)而建構本發明之一實施例。有關其他範例，可藉由從其中提供N個元件(N為整數)之流程圖取出M個元件(M為整數，其中M<N)而建構本發明之一實施例。
請注意，若本說明書等中一實施例中所說明之圖或正文中說明至少一具體範例，熟悉本技藝之人士將輕易地理解可得到具體範例之寬廣概念。因此，若一實施例中所說明之圖或正文中說明至少一具體範例，便揭露該具體範例之寬廣概念做為本發明之一實施例，並可建構本發明之一實施例。
請注意，在本說明書等中，揭露至少圖(可為圖之一部分)中所說明之內容做為本發明之一實施例，並可建構本發明之一實施例。因此，當圖中說明某內容時，甚至當未以正文說明該內容，仍揭露該內容做為本發明之一實施例，並可建構本發明之一實施例。以類似的方式，揭露從圖取出之圖之一部分做為本發明之一實施例，並可建構本發明之一實施例。
(實施例2)
在本實施例中，將說明半導體裝置之結構範例，及半 導體裝置之驅動方法範例。尤其，將說明包括實施例1中所示之半導體裝置的反相器電路及緩衝器電路之範例，及反相器電路及緩衝器電路之驅動方法範例。
首先，將說明本實施例中半導體裝置之結構範例。
圖5A描繪半導體裝置之結構範例。圖5A中所描繪之半導體裝置包括電晶體101、電晶體102、電晶體103、電晶體104、佈線112、佈線113、佈線114及佈線115。電晶體101至104係使用氧化物半導體材料形成。電晶體103及104為n通道電晶體。
圖5A描繪藉由額外提供圖1A之半導體裝置中電晶體103及104而獲得之半導體裝置。電晶體103之閘極連接佈線114。電晶體103之第一端子連接佈線115。電晶體103之第二端子連接佈線112。電晶體104之閘極連接佈線114。電晶體104之第一端子連接佈線115。電晶體104之第二端子連接電晶體101之閘極。請注意，本實施例中半導體裝置不侷限於具有圖5A中所描繪之結構，並可具有各種其他結構。
其次，將說明施加於每一佈線之電位範例。
電位V1及電位V2選擇地施加於佈線114。即，信號輸入佈線114。因此，佈線114具有信號線之功能。假設輸入佈線113之信號的反向信號輸入佈線114，當電位V2施加於佈線113時，電位V1施加於佈線114，反之，當電位V1施加於佈線113時，電位V2施加於佈線114。請注意，佈線113及114可被供應相同電位而不侷限於上 述。
電位V2施加於佈線115。即，固定電壓(例如電壓V2)供應予佈線115。因此，佈線115具有電源線之功能。請注意，施加於佈線115之電位不侷限於電位V2，且各種其他電位可施加於佈線115。例如，電位V1及電位V2可選擇地施加於佈線115。當電位V1施加於佈線115時，反向偏壓可施加於電晶體103及104；因而，可抑制電晶體103及104之臨界電壓移位。
其次，將說明圖5A中所描繪之半導體裝置的作業範例。下列兩不同作業將說明如下：若電位V2施加於佈線113及電位V1施加於佈線114之作業，及若電位V1施加於佈線113及電位V2施加於佈線114之作業。
圖5B為時序圖範例，說明圖5A中半導體裝置之作業。圖5B描繪佈線113之電位(電位V113)、佈線114之電位(電位V114)、節點11之電位(電位V11)、及佈線112之電位(電位V112)。
首先，將說明若電位V2施加於佈線113及電位V1施加於佈線114之作業。
當電位V2施加於佈線113及電位V1施加於佈線114時，電晶體104開啟，使得佈線115與節點11之間建立電氣連續性。此時，電晶體102關閉，使得佈線113與節點11之間未建立電氣連續性。佈線115之電位以此方式供應予節點11，使得節點11之電位成為等於電位V2。因而，電晶體101關閉，使得佈線111與佈線112之間未建 立電氣連續性。此時，電晶體103開啟，使得佈線115與佈線112之間建立電氣連續性。佈線115電位以此方式供應予佈線112，藉此佈線112之電位成為等於電位V2(詳圖6A)。
接著，將說明若電位V1施加於佈線113及電位V2施加於佈線114之作業。
當電位V1施加於佈線113及電位V2施加於佈線114時，電晶體104關閉，使得佈線115與節點11之間未建立電氣連續性。此時，電晶體102開啟，使得佈線113與節點11之間建立電氣連續性。佈線113之電位以此方式供應予節點11，使得節點11之電位開始上升。接著，節點11之電位上升至V2+Vth101。因而，電晶體101開啟，使得佈線111與佈線112之間建立電氣連續性。此時，電晶體103關閉，使得佈線115與佈線112之間未建立電氣連續性。佈線111之電位以此方式供應予佈線112，藉此佈線112之電位開始上升(詳圖6B)。
之後，節點11之電位上升至V1-Vth102。因而，電晶體102關閉，使得佈線113與節點11之間的電氣連續性被打破。接著，節點11進入浮動狀態。此時，佈線112之電位持續上升。為此原因，因為電晶體101之閘極與第二端子之間的寄生電容，節點11之電位上升至V1+Vth101+Va。此即所謂引導作業。因此，佈線112之電位上升至等於電位V1之值(詳圖6C)。
如上述，在本實施例之半導體裝置中，藉由使用引導 作業，可使佈線112之電位等於佈線111之電位或佈線115之電位。
在習知半導體裝置中，電晶體具有大的S值。為此原因，在電位V1施加於佈線113之後直至電晶體102關閉，花費極長時間；節點11之電位因引導作業而開始上升之時序延遲；節點11之電位下降；電晶體101之閘極與第二端子之間電位差小；佈線112之電位的上升時間長；可連接佈線112之負載小；電晶體101之通道寬度大；配線區域大；佈線112之電位的下降時間長；電位V1施加於佈線114之後直至電晶體101關閉，花費極長時間；電流從佈線111經由電晶體101及電晶體103流至佈線115，花費極長時間；或電力消耗增加。
相對地，因為氧化物半導體用於半導體裝置中所包括之電晶體的半導體層，可降低本實施例之半導體裝置中的S值。為此原因，可改進半導體裝置之驅動能力。例如，當電晶體102具有小的S值時，可縮短電位V1施加於佈線113之後直至電晶體102關閉之時間；因而，可提前因為引導作業而節點11之電位開始上升之時序。當節點11之電位開始上升之時序提前時，可使節點11之電位更高，使得可增加電晶體101之閘極與第二端子之間電位差。結果，可縮短佈線112之電位的上升時間。另一方面，甚至當大負載連接佈線112時，可驅動負載。另一方面，可降低電晶體101之通道寬度，使得可減少配線區域。有關其他範例，電晶體101之小的S值可縮短佈線 112之電位的上升時間。有關其他範例，電晶體103之小的S值可縮短佈線112之電位的下降時間。有關其他範例，電晶體104之小的S值可縮短電位V1施加於佈線114之後直至電晶體101關閉之時間。因此，可抑制電流從佈線111經由電晶體101及電晶體103流至佈線115。 因而，可降低電力消耗。
此外，在習知半導體裝置中，電晶體之關閉狀態電流大。為此原因，從節點11洩漏之電荷量大；節點11之電位降低；節點11之電位保持高於V1+Vth101之時間短；難以降低驅動頻率；或半導體裝置可操作之驅動頻率的範圍窄。
相對地，本實施例之半導體裝置中所包括之電晶體的關閉狀態電流小。為此原因，可改進半導體裝置之驅動能力。例如，當電晶體102及104具有小關閉狀態電流時，可減少從節點11洩漏之電荷量。因而，可抑制節點11之電位下降。換言之，可延長節點11之電位可保持高於V1+Vth101之時間。結果，可降低驅動頻率，使得可增大本實施例中半導體裝置可操作之驅動頻率範圍。
請注意，從佈線112輸出之信號為輸入佈線114之信號的反向信號。即，本實施例中半導體裝置可具有反相器電路之功能。另一方面，從佈線112輸出之信號為輸入佈線113之信號的非反向信號。即，本實施例中半導體裝置可具有緩衝器電路之功能。
其次，將說明每一電晶體之功能的範例。
電晶體103具有控制佈線115與佈線112之間電氣連續性的功能。即，電晶體103具有開關之功能。另一方面，電晶體103具有控制供應佈線115之電位予佈線112之時序的功能，或控制佈線112之電位下降之時序的功能。請注意，電晶體103具有上述功能之至少之一。
電晶體104具有控制佈線115與節點11之間電氣連續性之功能。即，電晶體104具有開關之功能。另一方面，電晶體104具有控制供應佈線115之電位予節點11之時序的功能，或控制節點11之電位降低之時序的功能。請注意，電晶體104具有上述功能之至少之一。
其次，將說明施加於每一佈線之各種電位。藉由適當控制施加於每一佈線之電位，本實施例中半導體裝置具有各種功能，或可改進半導體裝置之驅動能力。
例如，若電位V1及電位V2選擇地施加於佈線113或佈線114，佈線111可被供應高於電位V1之電位，或低於電位V1之電位。因而，本實施例中半導體裝置可具有位準移位電路之功能。
請注意，當佈線111被供應高於電位V1之電位時，較佳的是高於電位V1之電位為電位V1之4倍或較少。 更佳地，為電位V1之1.2至3倍之電位。進一步較佳地，為電位V1之1.5至2.3倍之電位。
請注意，當佈線111被供應低於電位V1之電位時，較佳的是低於電位V1之電位為電位V1之0.2倍或較高。 更佳地，為電位V1之0.3至0.9倍之電位。進一步較佳 地，為電位V1之0.5至0.7倍之電位。
此外，例如若電位V1及電位V2選擇地施加於佈線114，低於電位V1之電位及高於電位V2之電位可選擇地施加於佈線113。在此狀況下，佈線114之電位的上升時間通常較佈線113之電位的短。另一方面，佈線114之電位的下降時間通常較佈線113之電位的短。在許多方面，佈線114經由反相器電路而連接佈線113。
例如，若電位V1及電位V2選擇地施加於佈線113，低於電位V1之電位及高於電位V2之電位可選擇地施加於佈線114。在此狀況下，佈線113之電位的上升時間通常較佈線114之電位的短。另一方面，佈線113之電位的下降時間通常較佈線114之電位的短。在許多方面，佈線113經由反相器電路而連接佈線114。
其次，將說明每一電晶體之臨界電壓的範例。當每一電晶體具有適當臨界電壓時，可改進半導體裝置之驅動能力。
例如，電晶體103之臨界電壓較佳地高於電晶體101的及/或電晶體102的。尤其，電晶體103之臨界電壓較佳地高於電晶體101的，並較佳地為電晶體101的臨界電壓之3倍或較少。電晶體103之臨界電壓更佳地為電晶體101的臨界電壓之1.2至2.5倍，進一步較佳地為1.5至2倍。
此外，例如電晶體104之臨界電壓較佳地高於電晶體101的及/或電晶體102的。尤其，電晶體104之臨界電壓 較佳地超過電晶體101的，並為電晶體101的臨界電壓之3倍或較少。電晶體104之臨界電壓更佳地為電晶體101的臨界電壓之1.2至2.5倍，進一步較佳地為1.5至2倍。
例如，電晶體101之臨界電壓及電晶體103之臨界電壓的總和較佳地低於半導體裝置之驅動電壓(例如電位V1-電位V2)。具體地，電晶體101及103之臨界電壓的總和較佳地為半導體裝置之驅動電壓的1/100至1/2倍，更佳地為1/50至1/5倍，進一步較佳地為1/30至1/10倍。電晶體101及103之臨界電壓的總和低於半導體裝置之驅動電壓，使得可避免半導體裝置之故障，及可正確地操作半導體裝置。
其次，將說明每一電晶體之尺寸範例。當每一電晶體具有適當尺寸時，可改進本實施例中半導體裝置之驅動能力。
例如，當電晶體101開啟時，電晶體101之閘極與源極之間的電位差通常較當電晶體103開啟時電晶體103之閘極與源極之間的小。因此，電晶體101之通道寬度較佳地較電晶體103的大。具體地，電晶體101之通道寬度較佳地大於電晶體103的，且較佳地為電晶體103的通道寬度之10倍或較小。電晶體101之通道寬度更佳地為電晶體103的通道寬度之1.3至5倍，進一步較佳地為1.5至3倍。
例如，佈線112之負載通常大於節點11之負載。因 此，電晶體103之通道寬度較佳地大於電晶體104的。具體地，電晶體103之通道寬度較佳地大於電晶體104的，並較佳地為電晶體104的通道寬度之10倍或較少。電晶體103之通道寬度更佳地為電晶體104的通道寬度之1.5至7倍，進一步較佳地為2至5倍。
例如，電晶體103之通道長度及/或電晶體104之通道長度較佳地為大。具體地，電晶體103之通道長度較佳地大於電晶體101的及/或電晶體102的。另一方面，電晶體104之通道長度較佳地大於電晶體101的及/或電晶體102的。當電晶體103及/或電晶體104之通道長度增加時，電晶體103及/或電晶體104之臨界電壓的移位量可降低。因而，可改進半導體裝置之可靠性。
其次，將說明具與圖5A中半導體裝置不同結構之半導體裝置。
例如，電晶體103及104不僅可提供於圖1A中所描繪之半導體裝置中，亦可提供於圖3A至3D及圖4A至4C中所描繪之半導體裝置中。當圖3A至3D及圖4A至4C中所描繪之半導體裝置具電晶體103及104時，半導體裝置具有類似於圖5A中半導體裝置之功能及有利效果。
圖7A描繪電晶體103及104提供於圖3A之半導體裝置中之狀況的範例。
圖7B描繪電晶體103及104提供於圖3B之半導體裝置中之狀況的範例。
圖7C描繪電晶體103及104提供於圖3C之半導體裝置中之狀況的範例。在圖7C之半導體裝置中，佈線113可省略，使得可降低佈線之數量及信號之數量。
圖8A描繪電晶體103及104提供於圖4A之半導體裝置中之狀況的範例。
圖8B描繪電晶體103及104提供於圖4B之半導體裝置中之狀況的範例。
圖8C描繪電晶體103及104提供於圖4C之半導體裝置中之狀況的範例。
例如，圖5A、圖7A至7C及圖8A至8C中所描繪之每一半導體裝置中可省略電晶體104。藉由省略電晶體104，可降低電晶體之數量，使得可減少配線區域。
圖9A描繪圖5A之半導體裝置中省略電晶體104之狀況的範例。
圖9B描繪圖7C之半導體裝置中省略電晶體104之狀況的範例。
其次，將說明具有控制半導體裝置之功能的電路範例(該等電路亦稱為控制電路)。
圖10描繪用於控制半導體裝置之電路130。在圖10中，圖5A中所描繪之半導體裝置用做由圖10描繪之電路130所控制的半導體裝置；然而，圖10描繪之電路130所控制的半導體裝置不侷限於圖5A中的半導體裝置。例如，電路130可以控制實施例1、本實施例或其他實施例中任一半導體裝置。
電路130具有施加電位予半導體裝置之每一佈線之功 能。即，電路130具有控制輸出信號或供應電壓予半導體裝置之每一佈線之功能。
電路130包括電路131、電路132、電路133及電路134。電路131具有供應電壓V1予佈線111之功能，或供應信號予佈線111之功能。電路132具有供應信號予佈線113之功能。電路133供應信號予佈線114之功能。電路134具有供應電壓V1予佈線115之功能。即，電路131、132及133之每一者具有信號產生電路、時序產生器電路等功能。電路131及134之每一者具有電壓產生電路、調節器電路等功能。
請注意，電路131至134之每一者可藉由放大器電路、雙極電晶體、MOS電晶體，電容器，電阻器、線圈、DC電壓源極、AC電壓源極、DC電流源極及開關之至少之一予以建構。
請注意，保護電路140可連接佈線113及114。保護電路140包括複數電晶體141及複數電晶體142。電晶體141之第一端子連接佈線115。電晶體141之第二端子連接佈線113或佈線114。電晶體141之閘極連接佈線115。電晶體142之第一端子連接佈線111。電晶體142之第二端子連接佈線113或佈線114。電晶體142之閘極連接佈線113或佈線114。請注意，可省略電晶體141或電晶體142。
本實施例可適當與其他實施例之任一者組合。
(實施例3)
在本實施例中，將說明半導體裝置之範例，及半導體裝置之驅動方法範例。尤其，將說明包括實施例2中所示半導體裝置之NOR電路及NAND電路範例，及NOR電路及NAND電路之驅動方法範例。
首先，將說明可具有NOR電路功能之實施例2中半導體裝置之結構。
在實施例2之半導體裝置中，N個電晶體103(稱為電晶體103_1至103_N，其中N為自然數)並聯於佈線115與佈線112之間。N個電晶體103之閘極分別連接N個佈線114(佈線114_1至114_N)。再者，N個電晶體104(稱為電晶體104_1至104_N)並聯於佈線115與節點11之間。N個電晶體104之閘極連接N個佈線114之個別者。例如，電晶體103_i(i為1至N之任一者)之第一端子連接佈線115。電晶體103_i之第二端子連接佈線112。電晶體103_i之閘極連接佈線114_i。電晶體104_i(i為1至N之任一者)之第一端子連接佈線115。電晶體104_i之第二端子連接節點11。電晶體104_i之閘極連接佈線114_i。基此結構，實施例2中半導體裝置可具有具N個輸入之NOR電路的功能。
圖11A描繪藉由附加上述結構至圖7C中所描繪之半導體裝置所獲得之NOR電路的範例。
圖11B描繪藉由附加上述結構至圖5A中所描繪之半導體裝置所獲得之NOR電路的範例。在圖11B之NOR電 路中，輸入N個佈線114之任一者之信號的反向信號可輸入佈線113。
其次，將說明包括實施例2中半導體裝置之NOR電路的作業範例，使用圖11A中所描繪之半導體裝置做為範例。此處，將說明下列兩作業：若電位V1施加於N個佈線114之至少之一的作業，及若電位V2施加於全部N個佈線114的作業。
首先，將說明若電位V1施加於N個佈線114之至少之一的作業。假設電位V1施加於佈線114_1，及電位V2施加於其他佈線(佈線114_2至114_N)，且電位V1施加於佈線111，及電位V2施加於佈線115。因此，電晶體104_1開啟，及電晶體104_2至104_N關閉，使得佈線115與節點11之間建立電氣連續性。此時，電晶體102開啟，使得佈線111與節點11之間建立電氣連續性。以此方式，節點11被供應佈線115之電位及佈線111之電位。因而，節點11之電位超過佈線115之電位(電位V2)，並成為低於佈線111之電位(電位V1)。此處假設節點11之電位成為低於V2+Vth101，電晶體101關閉，使得佈線111與佈線112之間未建立電氣連續性。此時，電晶體103_1開啟，及電晶體103_2至103_N關閉，使得佈線115與佈線112之間建立電氣連續性。佈線115之電位以此方式供應予佈線112，使得佈線112之電位成為等於電位V2(詳圖12A)。
接著，將說明若電位V2施加於所有N個佈線114之 作業。假設電位V1施加於佈線111，及電位V2施加於佈線115，電晶體104_1至104_N關閉，使得佈線115與節點11之間未建立電氣連續性。此時，電晶體102開啟，使得佈線111與節點11之間建立電氣連續性。接著，佈線111之電位供應予節點11，使得節點11之電位開始上升。接著，節點11之電位上升至V2+Vth101。因而，電晶體101開啟，使得佈線111與佈線112之間建立電氣連續性。此時，電晶體103_1至103_N關閉，使得佈線115與佈線112之間未建立電氣連續性。佈線111之電位以此方式供應予佈線112，使得佈線112之電位開始上升。之後，節點11之電位上升至V1-Vth102。因而，電晶體102關閉，使得佈線111與節點11之間電氣連續性被打破。 接著，節點11進入浮動狀態。此時，佈線112之電位持續上升。為此原因，因為電晶體101之閘極與第二端子之間的寄生電容，節點11之電位上升至V1+Vth101+Va。此即所謂引導作業。因此，佈線112之電位上升至等於電位V1之值(詳圖12B)。
請注意，N個電晶體103較佳地具有相同通道寬度。 若電路配線等限制使得N個電晶體103難以具有相同通道寬度，較佳的是N個電晶體103之至少兩個具有相同通道寬度。這是因為當電晶體103具有相同通道寬度時，電路可更容易設計，並可抑制作業故障。相同狀況可用於電晶體104。
請注意，N個電晶體103較佳地具有高驅動能力以便 驅動佈線112。因此，N個電晶體103之至少之一的通道寬度較佳地大於N個電晶體104之至少之一的。具體地，N個電晶體103之至少之一的通道寬度較佳地大於N個電晶體104之至少之一的，並較佳地為N個電晶體104之至少之一的通道寬度之10倍或較少。N個電晶體103之至少之一的通道寬度更佳地為N個電晶體104之至少之一的通道寬度之1.5至7倍，進一步較佳地為2至5倍。
請注意，若電位V2施加於N個佈線114，節點11之電位較佳地具有使電晶體101關閉之值。為此原因，N個電晶體104之至少之一的通道寬度較佳地大於電晶體102的。具體地，N個電晶體104之至少之一的通道寬度較佳地大於電晶體102的，並較佳地為電晶體102的通道寬度之10倍或較少。N個電晶體104之至少之一的通道寬度更佳地為電晶體102的通道寬度之2至5倍，進一步較佳地為2.5至3.5倍。
其次，將說明可具有NAND電路之功能的實施例2中半導體裝置之結構。
實施例2中半導體裝置具下列結構可具有NAND電路之功能。在實施例2之半導體裝置中，N個電晶體103(電晶體103_1至103_N，其中N為自然數)串聯於佈線115與佈線112之間。N個電晶體103之閘極分別連接N個佈線114(佈線114_1至114_N)。再者，N個電晶體104(電晶體104_1至104_N)串聯於佈線115與節點11之間。N個電晶體104之閘極連接N個佈線114之個別者。例如， 電晶體103_i(i為1至N之任一者)之第一端子連接電晶體103_i+1之第二端子。電晶體103_i之第二端子連接電晶體103_i-1之第一端子。電晶體103_i之閘極連接佈線114_i。電晶體104_i(i為1至N之任一者)之第一端子連接電晶體104_i+1之第二端子。電晶體104_i之第二端子連接電晶體104_i-1之第一端子。電晶體104_i之閘極連接佈線114_i。請注意，電晶體103_1之第二端子連接佈線112；電晶體103_N之第一端子連接佈線115；電晶體104_1之第二端子連接節點11；及電晶體104_N之第一端子連接佈線115。基此結構，實施例2中半導體裝置可具有具N個輸入之NAND電路的功能。
圖13A描繪藉由附加上述結構至圖7C中所描繪之半導體裝置而獲得之NAND電路範例。
圖13B描繪藉由附加上述結構至圖5A中所描繪之半導體裝置而獲得之NAND電路範例。請注意，輸入N個佈線114之任一者之信號的反向信號輸入佈線113。
其次，將說明包括實施例2中半導體裝置之NAND電路的作業範例，使用圖13A中所描繪之半導體裝置做為範例。此處，將說明下列兩作業：若電位V2施加於N個佈線114之至少之一的作業，及若電位V1施加於所有N個佈線114的作業。
首先，將說明若電位V2施加於N個佈線114之至少之一的作業。假設電位V1施加於佈線114_1，及電位V2施加於其他佈線(佈線114_2至114_N)，且電位V1施加 於佈線111，及電位V2施加於佈線115。因此，電晶體104_1開啟，及電晶體104_2至104_N關閉，使得佈線115與節點11之間未建立電氣連續性。此時，電晶體102開啟，使得佈線111與節點11之間建立電氣連續性。接著，佈線111之電位供應予節點11，使得節點11之電位開始上升。接著，節點11之電位上升至V2+Vth101。因而，電晶體101開啟，使得佈線111與佈線112之間建立電氣連續性。此時，電晶體103_1開啟，及電晶體103_2至103_N關閉，使得佈線115與佈線112之間建立電氣連續性。佈線111之電位以此方式供應予佈線112，使得佈線112之電位開始上升。之後，節點11之電位上升至V1-Vth102。因而，電晶體102關閉使得佈線111與節點11之間電氣連續性被打破。接著，節點11進入浮動狀態。 此時，佈線112之電位持續上升。為此原因，因電晶體101之閘極與第二端子之間的寄生電容，節點11之電位上升至V1+Vth101+Va。此即所謂引導作業。因此，佈線112之電位上升至等於電位V1之值(詳圖14A)。
接著，將說明若電位V1施加於所有N個佈線114的作業。假設電位V1施加於佈線111，及電位V2施加於佈線115，電晶體104_1至104_N開啟，使得佈線115與節點11之間建立電氣連續性。此時，電晶體102開啟，使得佈線111與節點11之間建立電氣連續性。以此方式，節點11被供應佈線115之電位及佈線111之電位。因而，節點11之電位超過佈線115之電位(電位V2)，並成 為低於佈線111之電位(電位V1)。此處假設節點11之電位低於V2+Vth102，電晶體102關閉，使得佈線111與佈線112之間未建立電氣連續性。此時，電晶體103_1至103_N開啟，使得佈線115與佈線112之間建立電氣連續性。佈線115之電位以此方式供應予佈線112，使得佈線112之電位成為等於電位V2(詳圖14B)。
請注意，N個電晶體103較佳地為具有相同通道寬度。若電路配線等之限制使N個電晶體103難以具有相同通道寬度，較佳的是N個電晶體103之至少兩個具有相同通道寬度。此係因為當電晶體103具有相同通道寬度時，電路可更易於設計，並可抑制作業故障。相同狀況可用於電晶體104。
請注意，N個電晶體103之通道寬度較佳地為大，以便縮短佈線112之電位的下降時間。然而，若通道寬度過大，配線區域便增加。為此原因，N個電晶體103之至少之一的通道寬度較佳地為電晶體101之通道寬度的N倍或較少。N個電晶體103之至少之一的通道寬度更佳地為電晶體101之通道寬度的1/3至3倍，進一步較佳地為1/2至2倍。
請注意，若電位V1施加於所有N個佈線114，N個電晶體104之通道寬度較佳地為大，以便節點11之電位低於V2+Vth101。然而，若通道寬度過大，配線區域便增加。為此原因，N個電晶體104之至少之一的通道寬度較佳地為電晶體102的通道寬度之N倍或較少。N個電晶體 104之至少之一的通道寬度更佳地為電晶體102的通道寬度之1/3至3倍，進一步較佳地為1/2至2倍。
如上述，本實施例中NOR電路及NAND電路可使用實施例2中所示半導體裝置予以建構。因而，本實施例中NOR電路及NAND電路可獲得類似於實施例1及2中半導體裝置之有利效果。
本實施例可適當地與其他實施例之任一者組合。
(實施例4)
在本實施例中，將說明半導體裝置之範例，及半導體裝置之驅動方法範例。尤其，將說明包括實施例3中所示半導體裝置之解碼器電路範例，及解碼器電路之驅動方法範例。
首先，將說明本實施例中半導體裝置之結構範例。
圖16描繪本實施例中解碼器電路之範例。圖16中解碼器電路包括m個NOR電路201(稱為NOR電路201_1至201_m，其中m為自然數)。
請注意，實施例3中所示NOR電路之任一者較佳地用做m個NOR電路201。
N位元(N為自然數，其中2N>m)之控制信號輸入m個NOR電路201之每一者。N位元之控制信號係選自控制信號D1至DN及控制信號Db1至DbN。控制信號Db1至DbN為控制信號D1至DN之反向信號。輸入m個NOR電路201之控制信號彼此不同。例如，控制信號D1 至DN輸入NOR電路201_1。控制信號Db1及控制信號D2至DN輸入NOR電路201_2。控制信號D1、控制信號Db2及控制信號D3至DN輸入NOR電路201_3。以此方式，輸入m個NOR電路201之控制信號彼此不同，使得僅從m個NOR電路201之任一者輸出之信號具有與從其他NOR電路201輸出之信號不同值。具體地，從m個NOR電路201之任一者輸出之信號可為H位準信號，而從其他NOR電路201輸出之信號可為L位準信號。再者，當控制信號D1至DN及控制信號Db1至DbN之值於每一預定期間(例如每一閘極選擇期間)改變時，NOR電路201_1至201_m可依序輸出H位準信號。另一方面，m個NOR電路201可以特定順序輸出H位準信號。
請注意，控制信號D1至DN經由N個佈線212(稱為佈線212_1至212_N)而輸入解碼器電路。控制信號Db1至DbN經由N個佈線213(稱為佈線213_1至213_N)而輸入解碼器電路。m個NOR電路201之輸出信號輸出至m個佈線211(佈線211_1至211_m)之個別者。
請注意，控制信號Db1至DbN可藉由反相器電路等反向控制信號D1至DN而予以產生。有關用於產生控制信號Db1至DbN之反相器電路，例如可使用實施例1中所示半導體裝置之任一者。
解碼器電路可不僅藉由NOR電路亦藉由NAND電路予以建構。有關NAND電路，較佳地使用實施例3中所示NAND電路之任一者。圖17為藉由NAND電路建構之解 碼器電路的電路圖。圖17中解碼器電路與圖16中解碼器電路不同，其中使用m個NAND電路202(稱為NAND電路202_1至202_m)取代m個NOR電路201。
在圖17之解碼器電路中，從m個NAND電路202之任一者輸出之信號為L位準信號，而從其他NAND電路202輸出之信號為H位準信號。為此原因，當需要時可提供m個反相器電路203(稱為反相器電路203_1至203_m)。m個NAND電路202之輸出信號經由m個反相器電路203而輸出至m個佈線211。
如上述，本實施例中解碼器電路可藉由實施例3中所示NOR電路或NAND電路予以建構。因而，本實施例中解碼器電路可獲得類似於實施例1及2中半導體裝置之有利效果。
本實施例可適當地與其他實施例之任一者組合。
(實施例5)
在本實施例中，將說明半導體裝置之結構範例，及半導體裝置之製造程序範例。尤其，將說明薄膜電晶體之範例，其中係使用氧化物半導體形成通道形成區，及薄膜電晶體之製造程序範例。
<電晶體之結構範例>
圖15D為電晶體450(例如薄膜電晶體)之截面圖，其為半導體裝置之範例。圖15D中電晶體450為反向交錯薄 膜電晶體。儘管圖15D描繪單閘極薄膜電晶體，可視需要使用包括複數通道形成區之多閘極薄膜電晶體。下列說明中，薄膜電晶體為n通道電晶體；另一方面，可使用p通道電晶體。
電晶體450包括提供於基板400上之閘極電極層411、覆蓋閘極電極層411之閘極絕緣層402、提供於閘極電極層411上之氧化物半導體層406a、及電性連接氧化物半導體層406a之源極/汲極電極層408a及408b。再者，絕緣層412及絕緣層418係提供於電晶體450之上。請注意，絕緣層412及絕緣層418並非必要，因而可酌情省略。
對於氧化物半導體層406a而言，使用四成分金屬氧化物諸如In-Sn-Ga-Zn-O基金屬氧化物；三成分金屬氧化物諸如In-Ga-Zn-O基金屬氧化物、In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、或Sn-Al-Zn-O基金屬氧化物；雙成分金屬氧化物諸如In-Zn-O基金屬氧化物、Sn-Zn-O基金屬氧化物、Al-Zn-O基金屬氧化物、Zn-Mg-O基金屬氧化物、Sn-Mg-O基金屬氧化物、或In-Mg-O基金屬氧化物；In-O基金屬氧化物；Sn-O基金屬氧化物；Zn-O基金屬氧化物等。
尤其，In-Ga-Zn-O基氧化物半導體材料較佳地用做用於半導體裝置之半導體材料，因為當無電場施加時，其具有充分高電阻，因而可體現充分小關閉狀態電流，及因為 其具有高場效移動性。
In-Ga-Zn-O基氧化物半導體材料之典型範例為以InGaO3(ZnO)m(m大於0且並非自然數)代表之氧化物半導體材料。再者，存在以InMO3(ZnO)m(m大於0且並非自然數)代表之氧化物半導體材料，使用M取代Ga。此處，M標示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等之一或多項金屬元素。例如，M可為Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn或Ga及Co。請注意，上述組成係得自結晶結構，因而僅為一範例。此外，本說明書中以In-Ga-Zn-O表示之氧化物半導體材料為InGaO3(ZnO)m(m大於0且並非自然數)，其係使用ICP-MS或RBS分析而確定m並非自然數。
氧化物半導體層之氫濃度較佳地為5×1019(原子/cm3)或更少。
<電晶體之製造方法>
其次，參照圖15A至15D說明上述薄膜電晶體之製造方法。
首先，閘極電極層411係形成於基板400之上，接著形成閘極絕緣層402以便覆蓋閘極電極層411。之後，於閘極絕緣層402之上形成氧化物半導體層406(詳圖15A)。
有關基板400，例如可使用玻璃基板。玻璃基板較佳地為非鹼玻璃基板。對非鹼玻璃基板而言，例如使用玻璃 材料，諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、或鋇硼矽酸鹽玻璃。除了玻璃基板，基板400可為使用絕緣體形成之絕緣基板，諸如陶瓷基板、石英基板、或藍寶石基板；使用諸如矽之半導體材料形成並具有以絕緣材料覆蓋之表面之半導體基板；或使用諸如金屬或不鏽鋼之導電材料形成並具有以絕緣材料覆蓋之表面之導電基板。此外，由諸如塑料之軟性合成樹脂形成之基板一般傾向於具有低溫度上限，但只要該基板可支撐後續製造步驟中處理溫度，便可用做基板400。
閘極電極層411可以下列方式形成，即於基板400之上形成導電層並選擇地蝕刻。閘極電極層411可藉由諸如濺鍍法之物理氣相沉積(PVD)法，或諸如電漿CVD法之化學氣相沉積(CVD)法，予以形成。再者，閘極電極層411可使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之金屬材料，包含該些元素之任一者之合金等，予以形成。可使用包含錳、鎂、鋯、及/或鈹之一或多項之材料。可使用包含鋁及選自鈦、鉭、鎢、鉬、鉻、釹及鈧之一或多項元素之材料。
另一方面，可使用導電金屬氧化物形成閘極電極層411。有關導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦及氧化錫之合金(In2O3-SnO2，有時稱為ITO)、氧化銦及氧化鋅之合金(In2O3-ZnO)、或包含矽或氧化矽之金屬氧化物材料之任一者。
閘極電極層411可具有單層結構或二層或更多層之層 級結構。請注意，在本實施例中，於閘極電極層411形成之後以極高溫度執行熱處理；因此，較佳地使用具夠高耐熱性之材料形成閘極電極層411，以支撐熱處理。具耐熱性之材料的範例為鈦、鉭、鎢及鉬。再者，可使用多晶矽，其藉由添加雜質元素而增加傳導性。
可藉由CVD法、濺鍍法等形成閘極絕緣層402。閘極絕緣層402較佳地使用氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭等予以形成。閘極絕緣層402可具有單層結構或二層或更多層之層級結構。閘極絕緣層402可具有例如10nm至500nm之厚度。
當使用高k材料形成閘極絕緣層402時，諸如矽酸鉿(HfSiOx)、添加氮之矽酸給(HfSixOyNz)、添加氮之鋁酸鉿(HfAlxOyNz)、氧化鉿、或氧化釔，可降低閘極洩漏。此外，閘極絕緣層402可具有層級結構，其中包括高k材料及氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層及氧化鋁層之一或多項之層堆疊。
請注意，較佳地形成閘極絕緣層402以便包含盡可能少的諸如氫及水之雜質。這是因為若閘極絕緣層402中包含氫及水，氫可進入氧化物半導體層406a，並汲取氧化物半導體層406a中之氧，其可導致電晶體特性惡化。
例如，藉由濺鍍法等形成閘極絕緣層402，較佳地於處理室中移除剩餘濕氣之狀態形成閘極絕緣層402。較佳地使用截留真空泵以便移除處理室中剩餘濕氣。例如可使用低溫泵、離子泵或鈦昇華泵。可使用具冷阱之渦輪泵。 在以低溫泵等排空之處理室中，充分移除氫、水等，使得可降低閘極絕緣層402中所包含之雜質的濃度。
此外，較佳的是使用微波(例如2.45GHz之頻率)之高密度電漿CVD法，因為閘極絕緣層402可為密集並具有高耐受電壓及高品質。當氧化物半導體層406a及高品質閘極絕緣層402彼此緊密接觸時，可降低介面狀態密度及介面屬性可為有利的。尤其，較佳的是使用高密度電漿設備，基此可達成1×1011/cm3或更高之電漿密度。如上述，閘極絕緣層402與氧化物半導體層406a之間介面屬性可為有利的，並降低氧化物半導體之雜質，尤其是氫及水；因而，可獲得穩定電晶體，其臨界電壓(Vth)經由閘極偏壓-溫度壓力測試(BT測試；例如85℃/下以2×106V/cm達12小時)而不改變。
在形成閘極電極層411中，較佳的是使用諸如氫及水之雜質降低至約每百萬分之幾(ppm)或每十億分之幾(ppb)之濃度的高純度氣體。
請注意，於之後步驟中成為i型氧化物半導體層或實質上i型氧化物半導體層(高度純化氧化物半導體層)之氧化物半導體層對於介面狀態密度或介面電荷極敏感；因此，與閘極絕緣層之介面很重要。為此原因，接觸高度純化氧化物半導體層之閘極絕緣層(GI)需具有高品質。因此，較佳地使用以微波(2.45GHz)之高密度電漿CVD，因為可形成具有高耐受電壓之密集及高品質絕緣膜。高度純化氧化物半導體及高品質閘極絕緣層彼此緊密接觸，使得 可降低介面狀態密度，及可獲得有利的介面特性。重要的是絕緣層具有有利的品質做為閘極絕緣層，及可降低與氧化物半導體層之介面狀態密度，使得可形成有利的介面。
可藉由濺鍍法於稀有氣體(典型為氬)、氧氣、或包括稀有氣體(典型為氬)及氧之氣體中形成氧化物半導體層406。有關形成氧化物半導體層406之氣體，較佳的是使用例如高純度氣體，其中諸如氫、水、羥基及氫化物之雜質被移除至每百萬分之幾(較佳地為每十億分之幾)之濃度。
在藉由濺鍍法沉積氧化物半導體層406之前，較佳地藉由反向濺鍍移除附著在閘極絕緣層402表面之粉狀物質(亦稱為粒子或灰塵)，其中導入氬氣並產生電漿。反向濺鍍係指一種方法，其中並未施加電壓於靶材側，RF電源用於施加電壓以便於基板附近產生電漿而修改表面。請注意，除了氬氣，可使用氮、氦、氧等。
氧化物半導體層406可使用四成分金屬氧化物諸如In-Sn-Ga-Zn-O基金屬氧化物；三成分金屬氧化物諸如In-Ga-Zn-O基金屬氧化物、In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、或Sn-Al-Zn-O基金屬氧化物；雙成分金屬氧化物諸如In-Zn-O基金屬氧化物、Sn-Zn-O基金屬氧化物、Al-Zn-O基金屬氧化物、Zn-Mg-O基金屬氧化物、Sn-Mg-O基金屬氧化物、或In-Mg-O基金屬氧化物；In-O基金屬氧化物；Sn-O基 金屬氧化物；Zn-O基金屬氧化物等，予以形成。
尤其，In-Ga-Zn-O基氧化物半導體材料較佳地用做用於半導體裝置之半導體材料，因為當無電場施加時，其具有充分高電阻並可體現充分小關閉狀態電流，及因為其具有高場效移動性。
在本實施例中，使用In-Ga-Zn-O基氧化物半導體靶材及藉由濺鍍法，形成非結晶氧化物半導體層406，做為氧化物半導體層406。
有關藉由濺鍍法用於形成In-Ga-Zn-O基氧化物半導體層406之靶材，可使用以In：Ga：Zn=1：x：y(x為0或更大及y為0.5至5)之組成比為代表之靶材。例如，可使用具In：Ga：Zn=1：1：1[原子比](x=1及y=1；即，In2O3：Ga2O3：ZnO=1：1：2[摩爾比])之組成比之靶材。 有關氧化物半導體靶材，可使用具In：Ga：Zn=1：1：0.5[原子比]之組成比之靶材、具In：Ga：Zn=1：1：2[原子比]之組成比之靶材、或具In：Ga：Zn=1：0：1[原子比](x=0及y=1)之組成比之靶材。再者，可使用包含2重量%至10重量%之SiO2之靶材沉積氧化物半導體層406，以便包含SiOx(X>0)。
氧化物半導體靶材中氧化物半導體之相對密度為80%或更高，較佳地為95%或更高，進一步較佳地為99.9%或更高。藉由使用具高相對密度之氧化物半導體，可形成密集氧化物半導體層406。
在氧化物半導體層406形成中，例如，基板被置於保 持減壓之處理室中，並將基板加熱至100℃至600℃，較佳地為200℃至400℃。接著，氫及水移除之濺鍍氣體被導入剩餘濕氣移除之處理室，並使用上述靶材形成氧化物半導體層406。形成氧化物半導體層406同時加熱基板，使得可降低氧化物半導體層406中所包含之雜質。此外，可降低藉由濺鍍之損害。為移除處理室中剩餘濕氣，較佳地使用上述截留真空泵。例如以低溫泵排空之處理室中移除氫、水等；因而，可降低氧化物半導體層406中所包含之雜質的濃度。
例如，形成氧化物半導體層406之狀況可設定如下：基板與靶材之間距離為170mm；壓力為0.4Pa；直流(DC)功率為0.5kW；及氣體為氧氣(氧之流率為100%)、氬氣(氬之流率為100%)、或包括氧及氬之氣體。請注意，脈衝直流(DC)電源較佳，因為可降低灰塵(於膜形成時形成之粉狀或片狀物質)，且膜厚度可為均勻。氧化物半導體層406之厚度為2nm至200nm，較佳地為5nm至30nm。請注意，由於氧化物半導體層406之適當厚度隨將使用之氧化物半導體材料、應用等而異，依據材料、應用等而設定厚度。
其次，選擇地蝕刻氧化物半導體層406以形成島型氧化物半導體層406a。之後，形成導電層以便覆蓋閘極絕緣層402及氧化物半導體層406a，並予以蝕刻，使得形成源極/汲極電極層408a及408b(詳圖15B)。
可藉由乾式蝕刻、濕式蝕刻或乾式蝕刻及濕式蝕刻之 組合而蝕刻氧化物半導體層。依據材料而適當設定蝕刻狀況(例如蝕刻氣體或蝕刻溶液、蝕刻時間及溫度)，使得可將氧化物半導體層蝕刻為所要形狀。
有關乾式蝕刻，可使用平行板反應離子蝕刻(RIE)法或電感耦合電漿(ICP)蝕刻法。亦在此狀況下，需適當設定蝕刻狀況(例如，施加於線圈狀電極之電量、施加於基板側電極之電量及基板側電極之溫度)。
有關可用於乾式蝕刻之蝕刻氣體的範例，為包含氯之氣體(氯基氣體，諸如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)或四氯化碳(CCl4))。再者，可使用包含氟之氣體(氟基氣體，諸如四氟化碳(CF4)、氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))；溴化氫(HBr)；氧(O2)；該些氣體之任一者附加諸如氦(He)或氬(Ar)之稀有氣體等。
可用於濕式蝕刻之蝕刻劑的範例，為藉由混合磷酸、乙酸及硝酸所獲得之溶液；及過氧化氨混合物(31重量%過氧化氫水：28重量%氨水：水=5：2：2)。亦可使用ITO07N(KANTO CHEMICAL CO.,INC.製造)。
其次，較佳地在氧化物半導體層406a上執行第一熱處理。可藉由第一熱處理移除氧化物半導體層406a中所包含之過量水(包括羥基)、氫等。第一熱處理之溫度為例如高於或等於400℃及低於或等於750℃，或高於或等於400℃及低於基板之應變點。於基板400導入包括電阻加熱元件之電熔爐之後，可於氮氣中以例如450℃執行第一熱處理達一小時。在第一熱處理期間，較佳的是氧化物半 導體層406a未暴露於空氣以避免水及氫進入。
熱處理設備不侷限於電熔爐；熱處理設備可為一種裝置，藉由諸如加熱氣體之媒介而提供熱傳導或熱輻射而加熱目標。例如，可使用以燈加熱法(燈快速熱降火(LRTA)設備)之RTA設備、使用加熱氣體之氣體加熱法(氣體快速熱降火(GRTA)設備)之RTA設備、使用燈加熱法及氣體加熱法二者之RTA設備等。若使用以氣體加熱法之設備，使用未藉由熱處理而與將處理之目標反應之惰性氣體，例如氮或諸如氬之稀有氣體。
例如，有關第一熱處理，可執行GRTA程序如下。基板被置入已加熱至650℃至700℃高溫之惰性氣體中，加熱達數分鐘，並取出惰性氣體。GRTA程序使能以短時間進行高溫熱處理。再者，因為熱處理時間短，甚至當溫度超過基板之溫度上限時，亦可使用GRTA程序。例如，若使用玻璃基板，基板之收縮於高於基板之溫度上限(應變點)的溫度下成為問題；然而，收縮在短時間之熱處理中並非問題。請注意，惰性氣體於處理期間可切換為包括氧之氣體。這是因為藉由於包括氧之氣體中執行第一熱處理，可降低因缺氧之缺陷。
請注意，惰性氣體較佳地為包含氮或稀有氣體(例如氦、氖或氬)做為其主要成分且不包含水、氫等之氣體。 例如，導入熱處理設備之氮或稀有氣體(例如氦、氖或氬)的純度為6N(99.9999%)或更高，較佳地為7N(99.99999%)或更高(即雜質之濃度為低於或等於1ppm，較佳地為低於 或等於0.1ppm)。第一熱處理可於具20ppm或更低之H2O濃度的極乾燥空氣中執行，較佳地為具1ppm或更低之H2O濃度的極乾燥空氣。藉由第一熱處理，可移除氧化物半導體層406中所包含之水(包括羥基)、氫等。
藉由執行上述第一熱處理，可降低(較佳地為移除)氧化物半導體層406中所包含之氫，使得氧化物半導體層406可高度純化，以便包含盡可能少之其主要成分以外之雜質。
請注意，於氧化物半導體層上執行之第一熱處理，亦可於尚未處理為島型氧化物半導體層之氧化物半導體層406上執行。在此狀況下，於第一熱處理之後，基板從加熱設備取出，接著例如使用遮罩執行蝕刻。
可於下列時機之任一者執行用於氧化物半導體層脫水或脫氫之熱處理：氧化物半導體層形成之後；源極電極層及汲極電極層堆疊於氧化物半導體層上之後；及保護絕緣膜形成於源極電極層及汲極電極層上之後。
以下列方式形成源極/汲極電極層408a及408b：形成導電層以便覆蓋氧化物半導體層406a，接著選擇地蝕刻導電層。可藉由濺鍍法或真空蒸發法形成導電層。導電層可使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢之金屬材料；包括該些元素之任一者之合金材料；包括上述元素組合之合金材料等，予以形成。可使用選自錳、鎂、鋯、鈹及釔之一或多項材料。可使用包含鋁及選自鈦、鉭、鎢、鉬、鉻、釹及鈧之一或多項元素之材料。
源極/汲極電極層408a及408b可具有單層結構或二層或更多層之層級結構，及可具有例如包含矽之鋁膜的單層結構；鈦膜堆疊於鋁膜之上的雙層結構；或鈦膜、鋁膜及鈦膜依序堆疊的三層結構。
若於導電層上執行用於氧化物半導體層406a之脫水或脫氫的熱處理，較佳的是使用具夠高耐熱性之導電層以支撐熱處理。
適當調整材料及蝕刻狀況，使得當蝕刻導電層時，不致移除氧化物半導體層406a。
在本實施例中，鈦膜用做導電層；In-Ga-Zn-O基氧化物用於氧化物半導體層406a；及過氧化氫氨溶液(氨、水及過氧化氫溶液之混合溶液)用做蝕刻劑。
請注意，在導電層之蝕刻中，僅蝕刻氧化物半導體層406a之一部分，有時形成具有槽(凹部)之氧化物半導體層406a。再者，用於蝕刻步驟之遮罩可藉由噴墨法形成。當藉由噴墨法形成遮罩時不使用光罩，此導致製造成本減少。
為減少用於光刻步驟之光罩數量及減少步驟數量，可使用多色調遮罩執行蝕刻步驟，其為一種曝光遮罩，光透射此而具有複數強度。由於使用多色調遮罩形成之抗蝕罩具有複數厚度，並可藉由拋光而進一步改變形狀，抗蝕罩可用於複數蝕刻步驟以提供不同型樣。因此，可藉由一多色調遮罩形成相應於至少兩種不同型樣之抗蝕罩。因而，可減少曝光遮罩之數量，亦可減少相應光刻步驟數量，藉 此可簡化程序。
其次，使用諸如氧化亞氮(N2O)、氮(N2)或氬(Ar)之氣體執行電漿處理。藉由電漿處理，移除附著於氧化物半導體層之暴露表面所吸附之水等。可使用氧及氬之混合氣體執行電漿處理。
接著，形成絕緣層412以便覆蓋氧化物半導體層406a及源極/汲極電極層408a及408b(詳圖15C)。
可藉由濺鍍法、CVD法等形成絕緣層412，即，藉由一種方法使得諸如濕氣及氫之雜質未混入絕緣層412。若絕緣層412中包含氫，氫進入氧化物半導體層406a使得氧化物半導體層406a之反向通道具有較低電阻(成為n型層)；因而形成寄生通道。因此，重要的是使用其中不使用氫之形成方法，使得絕緣層412包含盡可能少之氫。
較佳地使用氧化矽、氧氮化矽、氧化鋁、氧化鉿、氧化鉭等形成絕緣層412。尤其，較佳地使用藉由濺鍍法形成之氧化矽膜。請注意，絕緣層412可具有單層結構或層級結構。儘管未特別限制，絕緣層412可具有例如10nm至500nm之厚度，較佳地為50nm至200nm。
其次，較佳地於惰性氣體或氧氣中在氧化物半導體層406a上執行第二熱處理。藉由執行第二熱處理，氧可供應予氧化物半導體層406a之缺氧，且可形成本質(i型)或實質上本質氧化物半導體層。第二熱處理可減少電晶體之電氣特性變化。第二熱處理係以200℃至450℃執行，較佳地為250℃至350℃。例如，第二熱處理可於氮氣中以 250℃執行達一小時。
經由上述步驟，可形成電晶體450。
此外，絕緣層418可形成於絕緣層412之上。絕緣層418較佳地使用不包含諸如濕氣、氫離子及OH-之雜質的無機絕緣材料形成，並阻擋該些雜質從外部進入；例如使用氮化矽膜、氮化鋁膜、氮氧化矽膜、氧氮化鋁膜等。在本實施例中，例如藉由RF濺鍍法形成氮化矽膜。由於RF濺鍍法具有高生產力，其較佳地用做絕緣層418之沉積方法(詳圖15D)。
請注意，取決於第一熱處理及第二熱處理之狀況或氧化物半導體層406a之材料，可結晶氧化物半導體層406a之一部分，使得氧化物半導體層406a中形成微晶或多晶。當氧化物半導體層406a包括非單晶區時，電晶體可具有較高場效移動性及較大開啟狀態電流。另一方面，當氧化物半導體層406a為非結晶時，可減少複數元件之特性變化。
藉由執行上述第一熱處理，可減少(較佳地為移除)氧化物半導體層406中所包含之氫，使得氧化物半導體層406可高度純化，以便包含盡可能少之其主要成分以外之雜質。因而，可降低因過度氫原子產生之缺陷程度。此時氧化物半導體層406之氫濃度較佳地為5×1019(原子/cm3)或更少。再者，氧化物半導體層406之載子密度為低於1×1014cm-3，較佳地為低於1×1012cm-3，進一步較佳地為低於1.45×1010cm-3。即，氧化物半導體層406之載子濃 度盡可能接近零。此外，帶隙為2eV或更高，較佳地為2.5eV或更高，進一步較佳地為3eV或更高。
藉由將高度純化氧化物半導體層406用於通道形成區，可減少電晶體之關閉狀態電流。藉由產生及重新組合電洞及電子，關閉狀態電流因直接重新組合或間接重新組合而流動。由於氧化物半導體層具有寬帶隙，需高熱能以激發電子，幾乎不會發生直接重新組合及間接重新組合。 由於關閉狀態之少數載子之電洞實質上為零，幾乎不會發生直接重新組合及間接重新組合，並可盡可能減少關閉狀態電流。因而，電晶體可具有小關閉狀態電流、大開啟狀態電流及高場效移動性之卓越屬性。
如上述，高度純化氧化物半導體層做為路徑，並從源極及汲極電極供應載子。藉由適當選擇氧化物半導體之電子親和性(χ)及費米能級(理想上，費米能級等於本質費米能級)，及源極及汲極電極之功函數，載子可從源極電極及汲極電極注入，同時氧化物半導體層之載子密度保持低。因而，可製造適當n通道電晶體及p通道電晶體。
高度純化氧化物半導體之本質載子密度遠低於矽的。 矽及氧化物半導體的本質載子密度可從費米-迪拉克分佈及波茲曼分佈之近似方程式獲得。矽之本質載子密度ni為1.45×1010cm-3，及氧化物半導體(此處為In-Ga-Zn-O層)之本質載子密度ni為1.2×10-7cm-3，即矽具有本質載子密度大於氧化物半導體的1017倍。換言之，清楚的是氧化物半導體之本質載子密度遠低於矽的。
在本實施例中，說明製造底閘薄膜電晶體之狀況；然而，本發明之一實施例不侷限於此，並可製造頂閘薄膜電晶體。
<包括氧化物半導體之電晶體的導電機構>
其次，將參照圖23、圖24A及24B、圖25A及25B、及圖26說明包括氧化物半導體之電晶體的導電機構。請注意，下列說明係基於簡化之理想情況的假設，並未完全反映真實情況。此外，下列說明僅為檢查。
圖23為包括氧化物半導體之反向交錯電晶體(薄膜電晶體)的截面圖。氧化物半導體層(OS)係提供於閘極電極層(GE)之上，且閘極絕緣層(GI)差於其間，及源極電極層(S)及汲極電極層(D)係提供於其上。
圖24A及24B為沿圖23中截面A-A'之能帶圖(示意圖)。圖24A描繪源極與汲極之間電位差為零(源極及汲極具有相同電位，VD=0V)之狀況。圖24B描繪汲極之電位高於源極的(VD>0)之狀況。
圖25A及25B為沿圖23中截面B-B'之能帶圖(示意圖)。圖25A描繪正電位(+VG)施加於閘極(GE1)之狀態，即載子(電子)於源極與汲極之間流動之狀態。圖25B描繪負電位(-VG)施加於閘極(GE1)之狀態，即關閉狀態(少數載子未流動之狀態)。
圖26描繪真空位準與金屬之功函數(ΦM)之間關係，及真空位準與氧化物半導體之電子親和性(χ)之間關係。
由於金屬中電子退化，費米能級位於傳導帶中。另一方面，習知氧化物半導體為n型半導體，費米能級(Ef)遠離帶隙中間之本質費米能級(Ei)並位於傳導帶附近。已知氧化物半導體中氫為供體並可能為造成氧化物半導體成為n型氧化物半導體之因子。此外，已知缺氧為產生n型氧化物半導體的原因之一。
相對地，文中揭露依據本發明之一實施例的氧化物半導體，為以下列方式製成之本質(i型)或接近本質之氧化物半導體：為高純化，從氧化物半導體移除產生n型氧化物半導體之原因的氫，使得氧化物半導體包含盡可能少之氧化物半導體主要成分以外之元素(雜質元素)，並排除缺氧。即，氧化物半導體被製成或接近高度純化i型(本質)半導體，並非藉由添加雜質元素，而係藉由盡可能排除諸如氫及水之雜質及缺氧。因而，費米能級(Ef)可與本質費米能級(Ei)相比。
若氧化物半導體之帶隙(Eg)為3.15eV，電子親和性(χ)據說為4.3eV。源極電極及汲極電極中所包括之鈦(Ti)的功函數實質上等於氧化物半導體之電子親和性(χ)。在此狀況下，金屬與氧化物半導體之間介面未形成電子之蕭特基障壁。
即，若金屬之功函數(ΦM)等於氧化物半導體之電子親和性(χ)，且金屬及氧化物半導體彼此接觸，便獲得圖24A中所描繪之能帶圖(示意圖)。
在圖24B中，黑點(‧)顯示電子。當正電位施加於汲 極時，電子跨越障壁(h)並注入氧化物半導體，及朝向汲極流動。障壁(h)之高度取決於閘極電壓及汲極電壓。當施加正汲極電壓時，障壁(h)之高度低於其中未施加電壓之圖24A中障壁之高度，即帶隙(Eg)之一半。
此時，如圖25A中所描繪，電子於閘極絕緣層與高度純化氧化物半導體之間介面附近(氧化物半導體之最低部分，其為能量穩定)行進。
如圖25B中所描繪，當負電位(反向偏壓)施加於閘極電極(GE1)時，少數載子之電洞實質上不存在，使得電流值盡可能接近零。
例如，甚至當薄膜電晶體具有1×104μm之通道寬度W及3μm之通道長度時，關閉狀態電流可為10-13A或更少，及室溫下次臨界擺動(S值)可為0.1V/dec(具100-nm厚之閘極絕緣層)。
如上述，氧化物半導體高度純化以便包含盡可能少之並非氧化物半導體主要成分之雜質，使得薄膜電晶體可以有利的方式操作。例如，室溫下關閉狀態電流可降低至約1×10-20A(10zA(介安))至1×10-19A(100zA)。
上述氧化物半導體為藉由下列方式製成之高度純化及電氣本質(i型)氧化物半導體：為抑制電氣特性變化，刻意移除造成變化之雜質，諸如氫、濕氣、羥基及氫化物(亦稱為氫化合物)；並供應氧化物半導體主要成分及於移除雜質步驟中減少之氧。
因此，較佳的是氧化物半導體中氫的量盡可能小，且 氧化物半導體中所包含之氫移除至盡可能接近零，使得氧化物半導體之氫濃度為5×1019(原子/cm3)或更少。氧化物半導體之氫濃度可藉由二次離子質譜(SIMS)測量。
高度純化氧化物半導體中載子數量極小(接近零)，且載子密度為低於1×1012cm-3，較佳地為低於1.45×1010cm-3。 即，氧化物半導體層之載子密度極接近零。由於氧化物半導體層中載子數量極小，可減少薄膜電晶體之關閉狀態電流。較佳的是關閉狀態電流盡可能小。每1μm通道寬度(W)之薄膜電晶體的電流量為100aA(即100aA/μm)或更少，較佳地為10aA(即10aA/μm)或較少，進一步較佳地為1aA(即1aA/μm)或更少。再者，由於薄膜電晶體不具有pn接面且未發生熱載子惡化，未不利影響薄膜電晶體之電氣特性。
如上述，薄膜電晶體中關閉狀態電流可極小，其中藉由大幅移除其中所包含之氫而高度純化的氧化物半導體層用於通道形成區中。換言之，在電路設計中，當薄膜電晶體關閉時，氧化物半導體層可視為絕緣體。另一方面，當薄膜電晶體開啟時，氧化物半導體之電流供應能力預期將高於以非結晶矽形成之半導體層的。
假設使用低溫多晶矽形成之薄膜電晶體的關閉狀態電流為使用氧化物半導體形成之薄膜電晶體的之約10000倍，而執行設計。因而，當薄膜電晶體具有等效儲存電容(約0.1pF)時，使用氧化物半導體形成之薄膜電晶體的保持電壓期間可為使用低溫多晶矽形成之薄膜電晶體的之約 10000倍。例如，當移動影像係每秒顯示60訊框時，一信號寫入之保持期間可為約160秒，此係使用低溫多晶矽形成之薄膜電晶體的之10000倍。以此方式，甚至更不常之影像信號的寫入，靜態影像可顯示於顯示部。
藉由將本實施例中電晶體應用於實施例1至3中半導體裝置之任一者，可改進半導體裝置之驅動能力。
(實施例6)
在本實施例中，將說明顯示裝置之範例。
圖18A描繪顯示裝置之範例。圖18A中顯示裝置包括電路5361、電路5362、電路5363_1、電路5363_2及像素部5364。從電路5362延長之複數佈線5371及從電路5363_1及5363_2延長之複數佈線5372係提供於像素部5364中。此外，其中複數佈線5371及複數佈線5372彼此相交之個別區域中，像素5367係以矩陣配置。
電路5361具有控制電路5362、電路5363_1及電路5363_2操作時序之功能。因此，電路5361回應視訊信號5360而供應信號、電壓、電流等予電路5362、5363_1及5363_2。例如，電路5361供應源極驅動開始信號(SSP)、源極驅動時脈信號(SCK)、源極驅動反向時脈信號(SCKB)、視訊信號資料(DATA)及閂鎖信號(LAT)予電路5362。再者，電路5361供應閘極驅動開始信號(GSP)、閘極驅動時脈信號(GCK)及閘極驅動反向時脈信號(GCKB)予電路5363_1及電路5363_2。如上述，電路5361具有控 制器、控制電路、時序產生器、電源電路、調節器等功能。
電路5362具有回應從電路5361供應之信號(例如SSP、SCK、SCKB、DATA或LAT)，而輸出視訊信號予複數佈線5371之功能。即，電路5362具有源極驅動器之功能。
電路5363_1及電路5363_2各具有回應從電路5361供應之信號(例如GSP、GCK或GCKB)，而輸出閘極信號予複數佈線5372之功能。即，電路5363_1及電路5363_2之每一者可做為閘極驅動器。
請注意，在圖18A之顯示裝置中，相同信號供應予電路5363_1及電路5363_2，使得電路5363_1及電路5363_2通常約以相同時序輸出閘極信號予複數佈線5372。因此，可降低電路5363_1及電路5363_2之負載。 然而，本實施例之一範例不侷限於此結構。例如，如圖18B中所描繪，不同信號可輸入電路5363_1及電路5363_2。因此，藉由電路5363_1可控制複數佈線5372之一部分(例如奇數列)，及藉由電路5363_2可控制複數佈線5372之其他部分(例如偶數列)。因而，可降低電路5363_1及電路5363_2之驅動頻率。
如圖18B中所描繪，顯示裝置可包括電路5365及照明裝置5366。電路5365具有回應從電路5361供應之背光控制信號(BLC)，而控制供應予照明裝置5366之電量、供應電力予照明裝置5366之時間等功能。因而，可依據 視訊信號5360而控制照明裝置5366之亮度(或平均亮度)，使得可體現局部調光。當整個影像為暗時，可降低照明裝置5366之亮度，反之，當整個影像為亮時，可增加照明裝置5366之亮度。以此方式，可增加對比度或可降低電力消耗。
複數佈線5371及複數佈線5372做為信號線。具體地，複數佈線5371做為源極信號線(亦稱為視訊信號線)，及複數佈線5372做為閘極信號線(亦稱為掃描信號線或選擇信號線)。
請注意，電路5363_1及電路5363_2之一可省略。另一方面，可額外提供具有類似於電路5363_1及5363_2之功能的電路。
請注意，一或複數佈線(例如電容器線、電源線、閘極信號線及/或源極信號線)可依據像素5367之結構而提供於像素部5364中。在此狀況下，可額外提供用於控制額外提供之佈線之電位的電路。具體地，當液晶元件、電泳元件等用做顯示元件時，電容器線較佳地提供於像素部5364中。具體地，當EL元件用做顯示元件時，電源較佳地提供於像素部5364中。
如圖19A中所描繪，在圖18A之顯示裝置中，電路5362、電路5363_1及電路5363_2可形成於像素部5364形成處之基板5380之上。再者，圖18A之顯示裝置中電路5361可形成於與像素部5364形成處之基板不同的基板之上。
如圖19B中所描繪，在圖18A之顯示裝置中，電路5361及電路5362可形成於與像素部5364形成處之基板不同的基板之上。由於電路5363_1及電路5363_2的驅動頻率通常低於電路5361及電路5362的，電路5361及電路5362較佳地形成於與電路5363_1及電路5363_2形成處之基板不同的基板之上。因而，電路5361及電路5362之驅動頻率可增加，使得顯示裝置之尺寸可增加。此外，電路5363_1及電路5363_2可形成於像素部5364形成處之基板之上，使得可以較低成本製造顯示裝置。
如圖19C中所描繪，在圖18A之顯示裝置中，電路5362a(電路5362之一部分)可形成於像素部5364形成處之基板之上，電路5361及電路5362b(電路5362之其他部分)可形成於與像素部5364形成處之基板不同的基板之上。驅動頻率比較低之電路，諸如開關、移位暫存器、及/或選擇器，可用做電路5362a。因而，電路5361及電路5362b之驅動頻率可增加，使得顯示裝置之尺寸可增加。 另一方面，電路5362a、電路5363_1及電路5363_2可形成於像素部5364形成處之基板之上，使得可以較低成本製造顯示裝置。
如圖19D中所描繪，在圖18A之顯示裝置中，電路5361a(電路5361之一部分)可形成於像素部5364形成處之基板之上，而電路5361b(電路5361之其他部分)可形成於與像素部5364形成處之基板不同的基板之上。
形成於與像素部5364形成處之基板不同的基板上之 電路(該等電路亦稱為外部電路)通常經由輸入端子5381而供應信號、電壓、電流等予形成於像素部5364形成處之基板上之電路或佈線。
請注意，外部電路可藉由捲帶自動接合(TAB)而安裝於軟性印刷電路(FPC)。另一方面，外部電路可藉由將晶片安裝於玻璃(COG)而安裝於像素部5364形成處之基板5380上。
外部電路較佳地使用單晶基板、SOI基板等予以形成。因此，可體現驅動頻率改進、驅動電壓改進、輸出信號變化減少等。
請注意，實施例1至4中所示半導體裝置之任一者可應用於本實施例中顯示裝置。具體地，實施例1至4中半導體裝置之任一者可用做電路5362及電路5363。因而，可改進用於驅動像素部5364之電路的驅動能力(例如電路5362及電路5363)，使得可增加像素之解析度，或可增加顯示裝置之尺寸。
請注意，在本說明書等中，顯示元件、包括顯示元件之裝置的顯示裝置、發光元件、及包括發光元件之裝置的發光裝置，可使用各種模式或可包括各種元件。例如，其對比、亮度、反射係數、透射比等藉由電磁動作而改變之顯示媒介，諸如EL(電致發光)元件(例如包括有機及無機材料之EL元件、有機EL元件、或無機EL元件)、LED(例如白光LED、紅光LED、綠光LED或藍光LED)、電晶體(依據電流量而發光之電晶體)、電子發射體、液晶元 件、電子墨水、電泳元件、光柵閥(GLV)、電漿顯示面板(PDP)、數位微鏡像裝置(DMD)、或壓電陶瓷顯示器，可用於顯示元件、顯示裝置、發光元件、或發光裝置。包括EL元件之顯示裝置的範例為EL顯示器。包括電子發射體之顯示裝置的範例為場發射顯示器(FED)及SED型平板顯示器(SED：表面傳導電子發射體顯示器)。包括液晶元件之顯示裝置的範例為液晶顯示器(例如透射液晶顯示器、半透射液晶顯示器、反射液晶顯示器、直視液晶顯示器及投影液晶顯示器)。包括電子墨水或電泳元件之顯示裝置的範例為電子紙。
EL元件之範例為包括陽極、陰極、及置於陽極與陰極之間之EL層的元件。EL層之範例為使用來自單重態激子發光(螢光)之層、使用來自三重態激子發光(磷光)之層、使用來自單重態激子發光(螢光)及來自三重態激子發光(磷光)之層、使用有機材料形成之層、使用無機材料形成之層、使用有機材料及無機材料形成之層、包括高分子材料之層、包括低分子材料之層、及包括高分子材料及低分子材料之層。請注意，可使用各種類型之EL元件，不侷限於上述。
液晶元件之範例為藉由液晶之光調製動作而控制光之透射及非透射之元件。該元件可包括一對電極及液晶層。 液晶之光調製動作係藉由施加於液晶之電場(包括橫向電場、垂直電場及斜線電場)予以控制。具體地，下列可用於液晶元件，例如：向列液晶、膽固醇液晶、近晶液晶、 圓盤液晶、熱致液晶、溶致液晶、低分子液晶、高分子液晶、聚合物分散液晶(PDLC)、鐵電液晶、反鐵電液晶、主鏈液晶、側鏈高分子液晶、電漿尋址液晶(PALC)及香蕉形液晶。再者，下列方法可用於驅動液晶，例如：扭轉向列(TN)模式、超級扭轉向列(STN)模式、平面方向切換(IPS)模式、邊緣場切換(FFS)模式、多區域垂直排列(MVA)模式、圖像垂直調整(PVA)模式、超視覺(ASV)模式、軸對稱排列微型格(ASM)模式、光學補償雙折射(OCB)模式、電控雙折射(ECB)模式、鐵電液晶(FLC)模式、反電液晶(AFLC)模式、聚合物分散液晶(PDLC)模式、聚合物網絡液晶(PNLC)模式、主客模式、及藍相模式。請注意，可使用各種液晶元件及驅動方法，不侷限於上述。
例如，可使用分子(使用光學各向異性、染料分子取向等之方法)、粒子(使用電泳、粒子移動、粒子旋轉、相位改變等之方法)、膜之一端移動、分子之著色屬性或相位改變、分子之光學吸收、或藉由電子及電洞組合之自發光，而執行電子紙顯示。電子紙之顯示方法的具體範例為微膠囊電泳、水平電泳、垂直電泳、球形扭球、磁性扭球、柱狀扭球、帶電碳粉、電液粉(註冊商標)、磁泳、磁性熱敏型式、電潤濕、光散射(透明-不透明改變)、膽固醇液晶及光導層、膽固醇液晶、雙穩態向列液晶、鐵電液晶、具二色性染料之液晶分散型式、可動膜、無色染料之著色及脫色屬性、光致變色、電致變色、電沉積、及軟性有機EL。請注意，可使用各種電子紙及顯示方法，不侷 限於上述。藉由使用微膠囊電泳做為電子紙之顯示方法，可解決電泳之問題，即電泳粒子之聚集及沉澱。藉由使用電液粉做為電子紙之顯示方法，電子紙具有諸如高速回應、高反射係數、寬視角、低電力消耗及記憶體屬性之優點。
請注意，可使用電致發光、冷陰極螢光燈、熱陰極螢光燈、LED、雷射光源、水銀燈等，做為需要光源之顯示裝置之光源，諸如液晶顯示器(例如透射液晶顯示器、半透射液晶顯示器、反射液晶顯示器、直視液晶顯示器或投影液晶顯示器)、包括光柵閥(GLV)之顯示裝置、或包括數位微鏡像裝置(DMD)之顯示裝置。請注意，可使用各種光源，不侷限於上述。
請注意，在本說明書等中，可使用各種基板形成電晶體。對於基板之類型並無特別限制。形成電晶體之基板的範例為半導體基板(例如單晶基板及矽基板)、SOI基板、玻璃基板、石英基板、塑料基板、金屬基板、不鏽鋼基板、包括不鏽鋼薄片之基板、鎢基板、包括鎢薄片之基板、軟性基板、附著膜、包括纖維材料之紙、及基材膜。 玻璃基板之範例為鋇硼矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、及鈉鈣矽酸鹽玻璃基板。對軟性基板而言，可使用例如軟性合成樹脂，諸如以聚對苯二甲酸乙二酯(PET)、聚萘二甲酸乙二醇酯(PEN)、及聚硫醚(PES)為代表之塑料、或丙烯酸樹脂。附著膜之範例為使用聚丙烯、多元酯、乙烯樹脂、聚氟乙烯、聚氯乙烯等形成之附著膜。對 基膜而言，可使用例如多元酯、聚醯胺、聚醯亞胺、無機蒸氣沉積膜、紙等。具體地，當使用半導體基板、單晶基板、SOI基板等形成電晶體時，可形成電晶體具少變化之特性、尺寸、形狀等，並具高電流供應能力及小尺寸。藉由使用該等電晶體形成電路，可降低電路之電力消耗，或電路可高度整合。
請注意，可使用一基板形成電晶體，接著將該電晶體轉移至其他基板。電晶體轉移之基板的範例，除了上述可形成電晶體之基板外，包括紙基板、玻璃紙基板、石頭基板、木基板、布基板(包括天然纖維(例如絲、棉或麻)、合成纖維(例如尼龍、聚氨酯或多元酯)、再生纖維(例如醋酸纖維、銅氨絲、人造絲或再生多元酯)等)、皮革基板、及橡膠基板。藉由使用該等基板，可形成具卓越屬性之電晶體或具低電力消耗之電晶體，可形成具高耐久性或高耐熱性之裝置，或可達成重量或厚度減少。
請注意，需體現所要功能之所有電路可使用一基板形成(例如玻璃基板、塑料基板、單晶基板或SOI基板)。
此外，並非所有需體現預定功能之電路均需使用一基板形成。即，需體現預定功能之部分電路可使用一基板形成，需體現預定功能之其他部分電路可使用其他基板形成。例如，需體現預定功能之一些電路可使用玻璃基板形成，及需體現預定功能之一些電路可使用單晶基板(或SOI基板)形成。接著，形成需體現預定功能之一些電路的單晶基板(該等基板亦稱為IC晶片)可藉由將晶片安裝 於玻璃(COG)而連接玻璃基板，且IC晶片可提供於玻璃基板之上。另一方面，IC晶片可藉由捲帶自動接合(TAB)、將晶片安裝於膜(COF)、表面安裝技術(SMT)、印刷電路板等而連接玻璃基板。
請注意，實施例5中電晶體可用做驅動電路(例如電路5362及電路5363)中所包括之電晶體及/或像素部5354中所包括之電晶體。
(實施例7)
在本實施例中，將說明像素之範例及像素之驅動方法。具體地，將說明包括具記憶體屬性之顯示元件的像素之範例，及像素的驅動方法之範例。
圖20A描繪像素之電路圖範例。像素5450包括電晶體5451、電容器5452及顯示元件5453。電晶體5451之第一端子連接佈線5461。電晶體5451之第二端子連接電容器5452之一電極及顯示元件5453之一電極(亦稱為像素電極)。電晶體5451之閘極連接佈線5462。電容器5452之另一電極連接佈線5463。顯示元件5453之另一電極連接電極5454(亦稱為共同電極、相對電極或陰極電極)。
請注意，電極5455係指顯示元件5453之一電極。
顯示元件5453較佳地為具有記憶體屬性。顯示元件5453之範例及顯示元件之驅動方法為微膠囊電泳、微杯電泳、水平電泳、垂直電泳、扭球、液體粉狀顯示、電液 粉、膽固醇液晶、手性向列液晶、反鐵電液晶、聚合物分散液晶、帶電碳粉、電潤濕、電致變色及電沉積。
圖20B為使用微膠囊電泳之像素的截面圖。複數微膠囊5480置於電極5454與電極5455之間。複數微膠囊5480藉由樹脂5481而固定。樹脂5481做為黏合劑。樹脂5481較佳地具有透光屬性。藉由電極5454、電極5455及微膠囊5480形成之空間可填充諸如空氣或惰性氣體之氣體。請注意，微膠囊5480可藉由包括電極5454及5455之一或二者表面之黏合劑等的層之形成而予固定。
微膠囊5480包括膜5482、液體5483、粒子5484及粒子5485。液體5483、粒子5484及粒子5485密封於膜5482中。膜5482具有透光屬性。液體5483做為分散液。粒子5484及粒子5485可藉由液體5483而於膜5482中分散。較佳的是液體5483具有透光屬性且未著色。粒子5484及粒子5485具有不同顏色。例如，較佳的是粒子5484與粒子5485之一為黑色，粒子5484與粒子5485之另一為白色。請注意，粒子5484及粒子5485被充電，使得其電荷密度彼此不同。例如，粒子5484與粒子5485之一為正充電，粒子5484與粒子5485之另一為負充電。因而，當電極5454與電極5455之間發生電位差時，粒子5484及粒子5485依據電場方向而移動。因此，顯示元件5453之反射係數改變，使得可控制灰階。請注意，微膠囊5480之結構不侷限於上述結構。例如，液體5483可著色。有關另一範例，有關密封於膜5482中之粒子，可使 用一種粒子，或三種或更多種粒子。有關其他範例，粒子5484及粒子5485之顏色，除了白色及黑色以外，可選自紅色、綠色、藍色、青綠色，紅紫色，黃翠綠色，朱紅色等。
可使用例如透光材料(例如聚合物樹脂，諸如丙烯酸樹脂(例如聚甲基丙烯酸甲酯或聚甲基丙烯酸乙酯)、尿素樹脂、或阿拉伯樹膠)而形成膜5482。請注意，膜5482較佳地為凝膠狀。藉由使用該等膜5482，可改進可塑性、抗彎強度、機械強度等，導致易曲性改進。另一方面，微膠囊5480可均勻且其間無間隙地配置於諸如膜之基板上。
透光油性液體較佳地用做液體5483。液體5483之具體範例為含酒精溶劑(例如甲醇、乙醇、異丙醇、丁醇、辛醇、及甲氧基乙醇)、酯(例如乙酸乙酯及乙酸丁酯)、脂肪烴(例如酮，諸如丙酮、甲基乙基酮及甲基異丁基酮；戊烷、己烷及辛烷)、脂環烴(例如環己烷及甲基環己烷)、芳香烴諸如具有長鏈烷基之苯(例如苯、甲苯、二甲苯、己基苯、丁基苯、辛基苯、壬基苯、癸基苯、十一烷基苯、十二烷基苯、十三烷基苯、及十四烷基苯)、鹵化烴(例如二氯甲烷、三氯甲烷、四氯化碳及二氯乙烷)、羧酸鹽、水，及其他類油。液體5483之其他範例為上述材料之二或更多者之混合物，表面活化劑等及上述材料之一者之組合，及表面活化劑等及上述材料之二或更多者之混合物之組合。
粒子5484及粒子5485之每一者係使用顏料形成。粒子5484及粒子5485中所包括之顏料較佳地具有不同顏色。例如，較佳的是粒子5484係使用黑色顏料形成，及粒子5485係使用白色顏料形成。黑色顏料之範例為苯胺黑及炭黑。白色顏料之範例為二氧化鈦、鋅白(氧化鋅)及三氧化銻。請注意，較佳地添加電荷控制劑(例如電解質、表面活化劑、金屬皂、樹脂、橡膠、油、油漆或化合物)、分散劑(例如鈦基耦合劑、鋁基耦合劑或矽基耦合劑)、潤滑劑、穩定劑等至上述顏料。
圖21A為若扭球顯示方法用於顯示元件5453，像素之截面圖。在扭球顯示方法中，藉由顯示元件之旋轉而改變反射係數，以便控制灰階。與圖20B之差異在於取代微膠囊5480，扭球5486被置於電極5454與電極5455之間。扭球5486包括粒子5487及環繞粒子5487而形成之腔5488。粒子5487為球形粒子，其中一半球之表面著色特定顏色，及另一半球之表面著色不同顏色。此處，粒子5487具有白色半球及黑色半球。請注意，兩半球之間存在電荷密度差異。為此原因，藉由產生電極5454與電極5455之間電位差，粒子5487可依據電場方向旋轉。腔5488填注液體。有關該液體，可使用類似於液體5483之液體。請注意，扭球5486之結構不侷限於圖21A中所描繪之結構。例如，扭球5486可為圓筒形、橢圓形等。
圖21B為若微杯電泳方法用於顯示元件5453，像素之截面圖。微杯陣列可以下列方式形成：微杯5491係使 用UV固化樹脂等形成，具有複數凹部，填注於電介質溶劑5492中分散之帶電顏料粒子5493，並以密封層5494執行密封。黏合層5495較佳地形成於密封層5494與電極5455之間。有關電介質溶劑5492，可使用無色溶劑或可使用紅色、藍色等彩色溶劑。本實施例顯示使用一種帶電粒子顏料之狀況；另一方面，可使用二或更多種帶電粒子顏料。微杯具有壁，藉此格被分隔，並因而具有充分高的耐震及耐壓性。再者，由於微杯之零件緊密地密封，可降低環境改變之不利影響。
圖21C為若電液粉顯示方法用於顯示元件5453，像素之截面圖。電液粉具有流動性，為具有液體屬性及粒子屬性之物質。在此方法中，格藉由分割區5504而分隔，電液粉5502及電液粉5503被置於格中。有關電液粉5502及電液粉5503，較佳地使用白色粒子及黑色粒子。 請注意，電液粉5502及5503之種類不侷限於此。例如，並非白色及黑色之兩色的彩色粒子可用做電液粉5502及5503。有關其他範例，可省略電液粉5502及電液粉5503之一者。
信號被輸入佈線5461。具體地，用於控制顯示元件5453之灰階的信號(例如視訊信號)被輸入佈線5461。因此，佈線5461做為信號線或源極信號線(亦稱為視訊信號線或源極線)。信號被輸入佈線5462。具體地，用於控制電晶體5451之傳導狀態的信號(例如閘極信號、掃描信號或選擇信號)被輸入佈線5462。因此，佈線5462做為信號 線或閘極信號線(亦稱為掃描信號線或閘極線)。固定電壓被供應予佈線5463。佈線5463連接電容器5452。因此，佈線5463做為電源線或電容器線。固定電壓被供應予電極5454。電極5454通常由複數像素或所有像素共用。因此，電極5454做為共同電極(亦稱為相對電極或陰極電極)。
請注意，輸入佈線5461、佈線5462、佈線5463及電極5454之信號或電壓不侷限於上述，可輸入各種其他信號或電壓。例如，信號可輸入佈線5463。因而，可控制電極5455之電位，使得可降低輸入佈線5461之信號的振幅電壓。因而，佈線5463可具有信號線之功能。有關其他範例，藉由改變供應予電極5454之電壓，可調整施加於顯示元件5453之電壓。因而，可降低輸入佈線5461之信號的振幅電壓。
電晶體5451具有控制佈線5461與電極5455之間電氣連續性之功能，控制將佈線5461之電位供應予電極5455之時序之功能，或控制選擇像素5450之時序之功能。以此方式，電晶體5451具有開關或選擇電晶體之功能。電晶體5451為n通道電晶體。為此原因，電晶體5451於H信號輸入佈線5462時開啟，及於L信號輸入佈線5462時關閉。請注意，電晶體5451不侷限於n通道電晶體，可為p通道電晶體。在此狀況下，電晶體5451於L信號輸入佈線5462時開啟，及於H信號輸入佈線5462時關閉。電容器5452具有保持電極5455與佈線5463之 間電位差之功能，或將電極5455之電位保持於預定值之功能。因而，甚至當電晶體5451關閉時，電壓可持續施加於顯示元件5453。以此方式，電容器5452具有儲存電容器之功能。請注意，電晶體5451及電容器5452之功能不侷限於上述，電晶體5451及電容器5452可具有各種其他功能。
其次，將概略說明本實施例中像素之作業。藉由施加電壓於顯示元件5453，使得顯示元件5453中產生電場，而控制顯示元件5453之灰階。藉由控制電極5454之電位及電極5455之電位，而控制施加於顯示元件5453之電壓。具體地，藉由控制施加於電極5454之電壓，而控制電極5454之電位。藉由控制輸入佈線5461之信號，而控制電極5455之電位。當電晶體5451開啟時，輸入佈線5461之信號被供應予電極5455。
請注意，藉由控制施加於顯示元件5453之電場的強度或方向、電場施加於顯示元件5453之時間等，可控制顯示元件5453之灰階。請注意，藉由使電極5454與電極5455之間不產生電位差，可維持顯示元件5453之灰階。
其次，將說明本實施例中像素之作業範例。圖22A中時序圖顯示包括選擇期間及非選擇期間之期間T。期間T為從選擇期間開始直至下一選擇期間開始之期間。
在選擇期間，H信號輸入佈線5462，使得佈線5462之電位(稱為電位V5462)為H位準。為此原因，電晶體5451開啟，使得佈線5461與電極5455之間建立電氣連 續性。因而，輸入佈線5461之信號經由電晶體5451而供應予電極5455。接著，電極5455之電位(稱為電位V5455)成為等於輸入佈線5461之信號。此時，電容器5452保持電極5455與佈線5463之間電位差。在非選擇期間，L信號輸入佈線5462，使得佈線5462之電位為L位準。為此原因，電晶體5451關閉，使得佈線5461與電極5455之間電氣連續性被打破。接著，設定電極5455處於浮動狀態。此時，電容器5452保持選擇期間電極5455與佈線5463之間電位差。為此原因，電極5455之電位保持等於選擇期間輸入佈線5461之信號。以此方式，於非選擇期間，甚至當電晶體5451關閉時，電壓可持續施加於顯示元件5453。如上述，藉由控制選擇期間輸入佈線5461之信號，可控制施加於顯示元件5453之電壓。即，藉由控制選擇期間輸入佈線5461之信號，可控制顯示元件5453之灰階。
請注意，因為電晶體5451之關閉狀態電流、電晶體5451之饋通、電晶體5451之電荷注入等不利影響，非選擇期間電極5455之電位可與選擇期間輸入佈線5461之信號不同。
如圖22B中所描繪，電極5455之電位於部分選擇期間可等於電極5454的。為此原因，藉由改變部分選擇期間電極5455之電位，甚至當相同信號持續輸入佈線5461時，仍可改變施加於顯示元件5453之電場強度。因而，可減少殘影；可增加響應速度；或可減少像素之間響應速 度變化，使得可避免不平均或殘影。為體現該等驅動方法，選擇期間可劃分為期間T1及期間T2。在期間T1，輸入佈線5461之信號較佳地等於電極5454之電位。在期間T2，輸入佈線5461之信號較佳地具有各種值，以便控制顯示元件5453之灰階。請注意，當期間T1過長時，用於控制顯示元件5453之灰階的信號寫入像素5450之期間變短。因此，期間T1較佳地較期間T2短。具體地，期間T1較佳地佔選擇期間的1至20%，更佳地為3至15%，進一步較佳地為5至10%。
其次說明本實施例中像素之作業範例，其中顯示元件5453之灰階係藉由將電壓施加於顯示元件5453之時間控制。圖22C中時序圖顯示期間Ta及期間Tb。期間Ta包括N個期間T(N為自然數)。N個期間T類似於圖22A或圖22B中所描繪之期間T。期間Ta為用於改變顯示元件5453之灰階的期間(例如定址期間、寫入期間、或影像覆寫期間)。期間Tb為用於保持期間Ta中顯示元件5453之灰階的期間(即保持期間)。
電壓V0供應予電極5454，使得電位V0施加於電極5454。具有至少三值之信號輸入佈線5463，且信號之三電位為電位VH(VH>V0)、電位V0、及電位VL(VL<V0)；因此，電位VH、電位V0及電位VL選擇地施加於電極5455。
在期間Ta中N個期間T之每一者中，藉由控制施加於電極5455之電位，可控制施加於顯示元件5453之電 壓。例如，當電位VH施加於電極5455時，電極5454與電極5455之間電位差成為VH-VL。因而，正電壓可施加於顯示元件5453。當電位V0施加於電極5455時，電極5454與電極5455之間電位差成為零。因而，零電壓可施加於顯示元件5453。當電位VL施加於電極5455時，電極5454與電極5455之間電位差成為VL-VH。因而，負電壓可施加於顯示元件5453。如上述，在期間Ta，正電壓(VH-VL)、負電壓(VL-VH)及零電壓可以各種順序施加於顯示元件5453。因而，可緊密控制顯示元件5453之灰階；可減少殘影；或可增加響應速度。
請注意，在本實施例中，當正電壓施加於顯示元件5453時，顯示元件5453之灰階接近黑色(亦稱為第一灰階)。當負電壓施加於顯示元件5453時，顯示元件5453之灰階接近白色(亦稱為第二灰階)。當零電壓施加於顯示元件5453時，顯示元件5453之灰階維持。
在期間Tb，輸入佈線5461之信號未寫入像素5450。 因此，在期間Ta之第N個期間T中施加於電極5455之電位，於期間Tb持續施加。具體地，在期間Tb，較佳的是藉由顯示元件5453中未產生場效而維持顯示元件5453之灰階。為此原因，在期間Ta之第N個期間T中電位V0較佳地施加於電極5455。因而，電位V0亦於期間Tb施加於電極5455，使得零電壓施加於顯示元件5453。以此方式，可維持顯示元件5453之灰階。
請注意，由於後續藉由顯示元件5453表示之灰階較 接近第一灰階，期間Ta中電位VH施加於電極5455之時間較佳地較長。另一方面，於N個期間T中電位VH施加於電極5455之頻率較佳地較高。另一方面，較佳的是於期間Ta中藉由電位VH施加於電極5455之時間減去電位VL施加於電極5455之時間所獲得之時間增加。進一步另一方面，於N個期間T中較佳的是藉由電位VH施加於電極5455之頻率減去電位VL施加於電極5455之頻率所獲得之頻率增加。
此外，由於後續藉由顯示元件5453表示之灰階較接近第二灰階，期間Ta中電位VL施加於電極5455之時間較佳地較長。另一方面，於N個期間T中電位VL施加於電極5455之頻率較佳地較高。另一方面，較佳的是於期間Ta中藉由電位VL施加於電極5455之時間減去電位VH施加於電極5455之時間所獲得之時間增加。進一步另一方面，於N個期間T中較佳的是藉由電位VL施加於電極5455之頻率減去電位VH施加於電極5455之頻率所獲得之頻率增加。
在期間Ta，施加於電極5455之電位組合(電位VH、電位V0及電位VL)不僅可取決於後續藉由顯示元件5453表示之灰階，亦可取決於已藉由顯示元件5453表示之灰階。為此原因，若不同灰階已藉由顯示元件5453表示，甚至當後續藉由顯示元件5453表示之灰階相同時，施加於電極5455之電位組合可改變。
例如，在用於表示已藉由顯示元件5453表示之灰階 的期間Ta中，電位VL施加於電極5455之時間較佳地較下列狀況之任一者於期間Ta中為長：電位VH施加於電極5455之時間較長的狀況；藉由電位VH施加於電極5455之時間減去電位VL施加於電極5455之時間所獲得之時間較長的狀況；於N個期間T中電位VH施加於電極5455之頻率較高的狀況；或於N個期間T中藉由電位VH施加於電極5455之頻率減去電位VL施加於電極5455之頻率所獲得之頻率較高的狀況。另一方面，於N個期間T中電位VL施加於電極5455之頻率較佳地較高。另一方面，於期間Ta，較佳的是藉由電位VL施加於電極5455之時間減去電位VH施加於電極5455之時間所獲得之時間增加。進一步另一方面，於N個期間T中，較佳的是藉由電位VL施加於電極5455之頻率減去電位VH施加於電極5455之頻率所獲得之頻率增加。以此方式，可減少殘影。
有關其他範例，在用於表示已藉由顯示元件5453表示之灰階的期間Ta中，電位VH施加於電極5455之時間較佳地較下列狀況之任一者於期間Ta中為長：電位VL施加於電極5455之時間較長的狀況；藉由電位VL施加於電極5455之時間減去電位VH施加於電極5455之時間所獲得之時間較長的狀況；於N個期間T中電位VL施加於電極5455之頻率較高的狀況；或於N個期間T中藉由電位VL施加於電極5455之頻率減去電位VH施加於電極5455之頻率所獲得之頻率較高的狀況。另一方面，於N 個期間T中電位VH施加於電極5455之頻率較佳地較高。另一方面，於期間Ta，較佳的是藉由電位VH施加於電極5455之時間減去電位VL施加於電極5455之時間所獲得之時間增加。進一步另一方面，於N個期間T中，較佳的是藉由電位VH施加於電極5455之頻率減去電位VL施加於電極5455之頻率所獲得之頻率增加。以此方式，可減少殘影。
請注意，N個期間T具有相同長度；然而，N個期間T之長度不侷限於此，且N個期間T之至少二者之長度可彼此不同。特別較佳的是N個期間T之長度進行加權。 例如，若N=4且第一期間T之長度標示為時間h，第二期間T之長度較佳地為時間hx2，第三期間T之長度較佳地為時間hx4，及第四期間T之長度較佳地為時間hx8。當N個期間T之長度以此方式加權時，像素5450之選擇頻率可降低，及可緊密地控制施加電壓於顯示元件5453之時間。因而，可降低電力消耗。
請注意，電位VH及電位VL可選擇地施加於電極5454。在此狀況下，較佳的是電位VH及電位VL亦選擇地施加於電極5455。例如，若電位VH施加於電極5454，當電位VH施加於電極5455時，零電壓施加於顯示元件5453，反之，當電位VL施加於電極5455時，負電壓施加於顯示元件5453。另一方面，若電位VL施加於電極5454，當電位VH施加於電極5455時，正電壓施加於顯示元件5453，反之，當電位VL施加於電極5455 時，零電壓施加於顯示元件5453。以此方式，輸入佈線5461之信號可具有二值(即，信號可為數位信號)。為此原因，可簡化輸出信號至佈線5461之電路。
請注意，在期間Tb或部分期間Tb，可未輸入信號予佈線5461及佈線5462。即，可設定佈線5461及佈線5462處於浮動狀態。再者，在期間Tb或部分期間Tb，可未輸入信號予佈線5463。即，可設定佈線5463處於浮動狀態。此外，在期間Tb或部分期間Tb，可未供應電壓予電極5454。即，可設定電極5454處於浮動狀態。
在本實施例中，具記憶體屬性之顯示元件需被供應高於普通液晶元件(例如TN液晶)者之電壓。藉由使用實施例1至4之任一者中半導體裝置，其包括實施例5中電晶體做為用於驅動具記憶體屬性之顯示元件的電路，而可增加驅動電壓。這是因為實施例5中電晶體具有高於非結晶矽薄膜電晶體(a-Si TFT)、多晶矽薄膜電晶體(p-Si TFT)等者之耐受電壓。
此外，較佳的是實施例5中所示電晶體用做包括具記憶體屬性之顯示元件以及使用用於驅動具記憶體屬性之顯示元件之電路中實施例5之電晶體的像素中所包括之電晶體5451。因而可降低電晶體5451之關閉狀態電流，使得可降低電晶體5451之通道寬度，或可降低電容器5452之面積。結果，可降低像素之面積。因此，當本實施例中像素係提供於顯示裝置之像素部中時，可增加顯示裝置之解析度。再者，用於驅動具記憶體屬性之顯示元件的電路及 包括具記憶體屬性之顯示元件的像素部，可輕易地形成於一基板上。
(實施例8)
在本實施例中，將說明電子設備之範例。
圖27A至27H及圖28A至28D各描繪電子設備。該些電子設備可包括外殼5000、顯示部5001、揚聲器5003、LED燈5004、操作鍵5005(包括電力開關或操作開關)、連接端子5006、感測器5007(感測器具有量測力、位移、位置、速度、加速度、角速度、旋轉頻率、距離、光、液體、磁性、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射、流率、濕度、傾斜度、震盪、味道或紅外線之功能)、麥克風5008等。
圖27A描繪個人數位助理，除了上述零件外，其可包括開關5009、紅外線埠5010等。圖27B描繪具記憶體媒體之可攜式影像再生裝置(例如DVD再生裝置)，且除了上述零件外，影像再生裝置可包括第二顯示部5002、記憶體媒體讀取部5011等。圖27E描繪移動電視裝置，除了上述零件外，其可包括天線5014等。圖27D描繪可攜式遊戲機，除了上述零件外，其可包括記憶體媒體讀取部5011等。圖27C描繪投影機，除了上述零件外，其可包括光源5033、投影機鏡頭5034等。圖27F描繪可攜式遊戲機，除了上述零件外，其可包括第二顯示部5002、記憶體媒體讀取部5011。圖27G描繪電視接收器，除了上 述零件外，其可包括調諧器、影像處理部等。圖27H描繪可攜式電視接收器，除了上述零件外，其可包括可傳送及接收信號等之充電器5017。圖28A描繪顯示器，除了上述零件外，其可包括支撐座5018等。圖28B描繪相機，除了上述零件外，其可包括外部連接埠5019；快門按鈕5015、影像接收部5016等。圖28C描繪電腦，除了上述零件外，其可包括指向裝置5020、外部連接埠5019讀取器/撰寫器5021等。圖28D描繪行動電話，除了上述零件外，其可包括天線5014、用於行動電話之部分接收服務的單波段(單波段數位電視廣播)調諧器、移動端子等。
圖27A至27H及圖28A至28D中所描繪之電子設備可具有各種功能，例如於顯示部顯示各種資訊(靜態影像、移動影像、正文影像等)之功能；觸控面板功能；顯示日曆、日期、時間等之功能；以各種軟體(程式)控制程序之功能；無線通訊功能；以無線通訊功能連接各種電腦網路之功能；以無線通訊功能傳送及接收各種資料之功能；讀取儲存於記憶體媒體中之程式或資料並將程式或資料顯示於顯示部之功能。此外，包括複數顯示部之電子設備可具有主要於一顯示部顯示影像資訊及於其他顯示部顯示正文資訊之功能，藉由顯示於複數顯示部考量視差之影像而顯示立體影像之功能等。此外，包括影像接收部之電子設備可具有拍攝靜態影像之功能、拍攝移動影像之功能、自動或人工修正所拍攝影像之功能、將所拍攝影像儲存於記憶體媒體(外部記憶體媒體或併入相機之記憶體媒 體)之功能、於顯示部顯示所拍攝影像之功能等。請注意，可提供用於圖27A至27H及圖28A至28D中所描繪之電子設備的功能，不侷限於上述，電子設備可具有各種功能。
其次，將說明半導體裝置之應用。
圖28E描繪範例其中半導體裝置併入建築物結構。圖28E描繪外殼5022、顯示部5023、為作業部之遙控器5024、揚聲器5025等。半導體裝置可以壁掛式結合建築物，使得半導體裝置可不需大空間。
圖28F描繪其他範例其中半導體裝置併入建築物。顯示面板5026整合預製浴缸5027，使得使用浴缸者可觀看顯示面板5026。
請注意，儘管本實施例提供壁及預製浴缸做為建築物範例，但本實施例不侷限於該些範例，且半導體裝置可提供於各種建築物中。
其次，將說明範例其中半導體裝置結合移動目標。
圖28G描繪範例其中半導體裝置係提供於車輛中。顯示面板5028係提供於車輛之本體5029中，可顯示有關車輛操作之資訊，或依需要而從車輛內部或外部輸入之資訊。請注意，可提供導航功能。
圖28H描繪範例其中半導體裝置併入客機。圖28H描繪當顯示面板5031係提供於飛機座位上方之天花板5030時使用型樣。顯示面板5031經由鉸鏈部5032而整合天花板5030，乘客可藉由延長及縮短鉸鏈部5032而觀 看顯示面板5031。當乘客操作時，顯示面板5031具有顯示資訊之功能。
請注意，儘管本實施例提供車輛本體及飛機本體做為移動本體之範例，本實施例不侷限於該些範例。半導體裝置可提供用於各種移動體，諸如兩輪機車、四輪車輛(包括汽車、巴士等)、火車(包括單軌鐵路、鐵道等)、及船。
實施例1至4中半導體裝置之任一者較佳地提供於本實施例中所示電子設備中。尤其，實施例1至4中半導體裝置之任一者較佳地提供做為用於驅動電子設備之顯示部的電路。當實施例1至4中半導體裝置之任一者提供做為用於驅動電子設備之顯示部的電路時，可降低驅動電路之面積，及可增加顯示部之尺寸。另一方面，可增加顯示部之解析度。
(實施例9)
在本實施例中，將參照圖29A至29D說明依據實施例5之半導體裝置的結構及製造方法之其他範例。在本實施例中，詳細說明與實施例5之差異，而實施例5之說明則用於類似部分。
首先，於基板400，上形成閘極電極層411，接著形成閘極絕緣層402以便覆蓋閘極電極層411。之後，於閘極絕緣層402之上形成第一氧化物半導體層404。
第一氧化物半導體層404可使用氧化物半導體材料予以形成，其為三成分金屬氧化物並以In-Mx-Zny-Oz(Y=0.5 至5)代表。此處，M標示選自13族元素之一或複數種元素，諸如鎵(Ga)、鋁(Al)及硼(B)。請注意，所包含之In、M、Zn及O之量並未限制，且M之量可為零(即X可為0)。相對地，In及Zn之量不可為零。即，上述表達代表例如In-Ga-Zn-O及In-Zn-O。
如同實施例5中氧化物半導體層406，可使用四成分金屬氧化物諸如In-Sn-Ga-Zn-O基金屬氧化物；三成分金屬氧化物諸如In-Ga-Zn-O基金屬氧化物、In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、或Sn-Al-Zn-O基金屬氧化物；雙成分金屬氧化物諸如In-Zn-O基金屬氧化物、Sn-Zn-O基金屬氧化物、Al-Zn-O基金屬氧化物、Zn-Mg-O基金屬氧化物、Sn-Mg-O基金屬氧化物、或In-Mg-O基金屬氧化物；In-O基金屬氧化物；Sn-O基金屬氧化物；Zn-O基金屬氧化物等，形成第一氧化物半導體層404。
在本實施例中，第一氧化物半導體層404係使用In-Ga-Zn-O基氧化物半導體靶材及藉由濺鍍法予以形成。
有關用於藉由濺鍍法形成In-Ga-Zn-O基第一氧化物半導體層404之靶材，例如可使用包含氧化鋅做為其主要成分之金屬氧化物靶材。可使用具有In：Ga：Zn=1：x：y(x為0或更大及y為0.5至5)之組成比的包含In、Ga及Zn之靶材。例如，具In：Ga：Zn=1：1：1[原子比](x=1及y=1；即，In2O3：Ga2O3：ZnO=1：1：2[摩爾比])之組 成比之靶材。有關氧化物半導體靶材，可使用具In：Ga：Zn=1：1：0.5[原子比]之組成比之靶材、具In：Ga：Zn=1：1：2[原子比]之組成比之靶材、或具In：Ga：Zn=1：0：1[原子比](x=0及y=1)之組成比之靶材。在本實施例中，較佳的是使用易於產生結晶之氧化物半導體靶材，因為之後執行之熱處理為刻意結晶第一氧化物半導體層404。
接著，於第一氧化物半導體層404上執行第一熱處理，使得包括至少第一氧化物半導體層404表面之區域結晶(詳圖29A)。藉由於第一氧化物半導體層404上執行第一熱處理，可移除第一氧化物半導體層404中所包含之過量的水(包括烴基)、氫等。第一熱處理係以450℃至850℃，較佳地為550℃至750℃，執行達1分鐘至24小時。
在本實施例中，有關第一熱處理，係於氮氣中以700℃執行熱處理達一小時；之後執行脫水或脫氫，氣體被切換為氧氣，使得氧供應予第一氧化物半導體層404內部。
實施例5中第一熱處理可參照熱處理之其他狀況；因此，詳細說明未重複。
第一熱處理係於第一氧化物半導體層404上執行，使得可於包括至少第一氧化物半導體層404表面之區域中形成非單晶區。於包括第一氧化物半導體層404表面之區域中形成之非單晶區，係藉由從表面朝向內部長晶而予形 成。非單晶區為具2nm至10nm平均厚度之平板形非單晶層。再者，非單晶區包括非單晶層，具有沿實質上垂直於第一氧化物半導體層404表面之方向的c軸對齊。此處，「實質上平行」意即從平行方向±10°內之狀態。此外，「實質上垂直」意即從垂直方向±10°內之狀態。
其次，於第一氧化物半導體層404之上形成第二氧化物半導體層405(詳圖29B)。
如同第一氧化物半導體層404，可使用四成分金屬氧化物諸如In-Sn-Ga-Zn-O基金屬氧化物；三成分金屬氧化物諸如In-Ga-Zn-O基金屬氧化物、In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、或Sn-Al-Zn-O基金屬氧化物；雙成分金屬氧化物諸如In-Zn-O基金屬氧化物、Sn-Zn-O基金屬氧化物、Al-Zn-O基金屬氧化物、Zn-Mg-O基金屬氧化物、Sn-Mg-O基金屬氧化物、或In-Mg-O基金屬氧化物；In-O基金屬氧化物；Sn-O基金屬氧化物；Zn-O基金屬氧化物等，形成第二氧化物半導體層405。
較佳的是第二氧化物半導體層405係使用包含與第一氧化物半導體層404相同主要成分之材料予以形成，或第二氧化物半導體層405具有與第一氧化物半導體層404相同結晶結構並具有接近第一氧化物半導體層404之晶格常數(失配為1%或更低)。若包含相同主要成分之材料用於第二氧化物半導體層405及第一氧化物半導體層404，當視需要於之後執行之第二熱處理中使用第一氧化物半導體 層404之非單晶區長晶時，第二氧化物半導體層405易於結晶。再者，包含相同主要成分之材料用於該些氧化物半導體層之狀況，可獲得有利的電氣特性及介面特性，諸如第二氧化物半導體層405與第一氧化物半導體層404之間的黏合。
另一方面，第二氧化物半導體層405可使用包含與第一氧化物半導體層404之材料不同之主要成分的材料予以形成。若使用包含與第一氧化物半導體層404之材料不同之主要成分的材料，層之電氣特性可彼此不同。例如，當第二氧化物半導體層405係使用具高導電性之材料形成，而第一氧化物半導體層404係使用具低導電性之材料形成時，可體現基底介面之不利影響降低的半導體裝置。此外，當易於結晶之材料用於第一氧化物半導體層404以形成有利的晶種，接著第二氧化物半導體層405形成及結晶，第二氧化物半導體層405之結晶度可為有利的，無關乎第二氧化物半導體層405之結晶的容易。
在本實施例中，第二氧化物半導體層405係使用In-Ga-Zn-O基氧化物半導體靶材及藉由濺鍍法而予形成。 第二氧化物半導體層405可以類似於第一氧化物半導體層404之方式沉積。請注意，第二氧化物半導體層405之厚度較佳地大於第一氧化物半導體層404的。再者，較佳的是形成第二氧化物半導體層405，使得第一及第二氧化物半導體層404及405之厚度和為3nm至50nm。請注意，由於適當厚度隨將使用之氧化物半導體材料、應用等 而異，依據將使用之材料、應用等而設定厚度。
其次，於第二氧化物半導體層405上執行第二熱處理，使得視需要而使用第一氧化物半導體層404之非單晶區長晶，並形成結晶的第二氧化物半導體層405(詳圖29C)。
藉由於第二氧化物半導體層405上執行第二熱處理，可從形成於第一氧化物半導體層404與第二氧化物半導體層405之間介面的非單晶區於整個第二氧化物半導體層405中長晶，並可形成結晶的第二氧化物半導體層405。 此外，藉由執行第二熱處理，第一氧化物半導體層404可為具較高結晶取向程度之非單晶層。
請注意，在第一氧化物半導體層404中，與閘極絕緣層402之不平均重疊之區域具有晶界，因而具有非單晶結構。在第二氧化物半導體層405中，做為通道形成區之區域至少具有平坦表面。再者，第二氧化物半導體層405中做為通道形成區之區域包括如第一氧化物半導體層404之c軸取向非單晶。請注意，在與閘極電極層411重疊之區域中(即通道形成區)，第二氧化物半導體層405表面之高度差較佳地為1nm或較少，進一步較佳地為0.2nm或較少。第二氧化物半導體層405之通道形成區中非單晶之a軸及b軸偏離。
例如，當In-Ga-Zn-O基氧化物半導體材料用於第二氧化物半導體層405時，第二氧化物半導體層405可包括以InGaO3(ZnO)m(m大於0且非自然數)代表之晶體，以 In2Ga2ZnO7(In：Ga：Zn：O=2：2：1：7)代表之晶體等。 藉由第二熱處理，該等晶體對齊，使得c軸實質上垂直於第二氧化物半導體層405之表面。
此處，上述晶體包括In、Ga及Zn之任一者，並可經考量而具有平行於a軸及b軸之層的層級結構。具體地，上述晶體具有一種結構，其中包含In之層與不包含In之層(即包含Ga或Zn之層)沿c軸方向堆疊。
在In-Ga-Zn-O基氧化物半導體中，沿平行於包含In之層的a軸及b軸方向之傳導性為有利的。這是因為In-Ga-Zn-O基氧化物半導體中導電主要係藉由In控制，及因為載子路徑由於一In之5s軌道與鄰近In之5s軌道重疊而形成。
當第一氧化物半導體層404於與閘極絕緣層402之介面包括非結晶區時，第二熱處理有時使從形成於第一氧化物半導體層404表面之結晶區朝向第一氧化物半導體層404底面長晶，使得非結晶區結晶。請注意，非結晶區留下有時取決於閘極絕緣層402中所包括之材料、熱處理之狀況等。
若使用具相同主要成分之氧化物半導體材料而形成第一氧化物半導體層404及第二氧化物半導體層405，當如圖29C中所描繪朝向第二氧化物半導體層405之表面向上長晶時，使用第一氧化物半導體層404做為長晶晶種，第一氧化物半導體層404及第二氧化物半導體層405具有相同結晶結構。為此原因，儘管藉由圖29C點線顯示，無法 辨識第一氧化物半導體層404與第二氧化物半導體層405之間介面，且第一及第二氧化物半導體層404及405有時可視為一層。
以此方式，藉由執行第二熱處理，整個第二氧化物半導體層405可從於第二氧化物半導體層405與第一氧化物半導體層404之間介面形成之非單晶區結晶。此外，藉由執行第二熱處理，第一氧化物半導體層404可為具較高結晶取向程度之非單晶層。
第二熱處理係以450℃至850℃，較佳地為600℃至700℃，執行達1分鐘至100小時，較佳地為5小時至20小時，典型地為10小時。
亦在第二熱處理中，較佳的是氮、氧或諸如氦、氖或氬之稀有氣體中未包含水、氫等。另一方面，較佳的是導入熱處理設備之氮、氧或諸如氦、氖或氬之稀有氣體的純度為6N或較高，進一步較佳地為7N或更高。第二熱處理可於具20ppm或更低之H2O濃度的極乾燥空氣中執行，較佳地為具1ppm或更低之H2O濃度的極乾燥空氣中。藉由第二熱處理，可移除第二氧化物半導體層405中所包含之水(包括羥基)、氫等。因而，可形成第一氧化物半導體層404及第二氧化物半導體層405，其藉由減少雜質而高度純化為本質或實質上本質。
此外，當第二熱處理中溫度增加時，熔爐內部之氣體可切換，使得使用氮氣，而氧氣則用於冷卻時；在氮氣中執行脫水或脫氫之後，當氣體切換為氧氣時，氧可供應予 第二氧化物半導體層405內部。
實施例5中熱處理設備可參照用於第二熱處理之熱處理設備；因此，詳細說明未重複。
後續步驟可參照實施例5(圖15B至15D)。
經由上述程序，包括氧化物半導體層406a之電晶體450完成(詳圖29D)。
如上述，非單晶區形成於氧化物半導體層406a中，藉此可增加電晶體之移動性。當以此方式增加移動性之電晶體應用於需高速作業之電路時，可改進電路之驅動能力。
藉由將本實施例中電晶體應用於實施例1至3中半導體裝置之任一者，可改進半導體裝置之驅動能力。
此外，本實施例中電晶體及實施例5中電晶體之組合可應用於實施例1至4中半導體裝置之任一者。
本申請案係依據2009年12月11日向日本專利處提出申請之序號2009-282268日本專利申請案，其整個內容係以提及方式併入本文。
11‧‧‧節點
101、102‧‧‧電晶體
111、112、113‧‧‧佈線

Claims (11)

  1. 一種半導體裝置，包含：第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；及第六電晶體，其中該第一電晶體之第一端子電連接至第一佈線，其中該第一電晶體之第二端子電連接至第二佈線，其中該第二電晶體之閘極電連接至第三佈線，其中該第二電晶體之第一端子電連接至該第三佈線，其中該第二電晶體之第二端子電連接至該第一電晶體之閘極，其中該第三電晶體之閘極電連接至第四佈線，其中該第三電晶體之第一端子電連接至第五佈線，其中該第三電晶體之第二端子電連接至該第二佈線，其中該第四電晶體之閘極電連接至該第四佈線，其中該第四電晶體之第一端子電連接至該第五佈線，其中該第四電晶體之第二端子電連接至該第一電晶體之該閘極，其中該第五電晶體之第一端子電連接至該第二佈線，其中該第五電晶體之第二端子電連接至該第五佈線，其中該第五電晶體之閘極電連接至第六佈線， 其中該第六電晶體之第一端子電連接至該第一電晶體之該閘極，其中該第六電晶體之第二端子電連接至該第五佈線，其中該第三電晶體之通道寬度大於該第四電晶體之通道寬度，並且其中該第一電晶體之通道寬度大於該第二電晶體之通道寬度。
  2. 如申請專利範圍第1項之半導體裝置，其中該第六電晶體之閘極電連接至該第六佈線。
  3. 一種半導體裝置，包含：第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第七電晶體；及第八電晶體，其中該第一電晶體之第一端子電連接至第一佈線，其中該第一電晶體之第二端子電連接至第二佈線，其中該第二電晶體之閘極電連接至第三佈線，其中該第二電晶體之第一端子電連接至該第三佈線，其中該第二電晶體之第二端子電連接至該第一電晶體之閘極， 其中該第四電晶體之閘極電連接至第四佈線，其中該第三電晶體之第一端子電連接至第五佈線，其中該第三電晶體之第二端子電連接至該第二佈線，其中該第四電晶體之第一端子電連接至該第五佈線，其中該第四電晶體之第二端子電連接至該第一電晶體之該閘極，其中該第五電晶體之第一端子電連接至該第三佈線，其中該第五電晶體之第二端子電連接至該第五電晶體之閘極，其中該第六電晶體之第一端子電連接至該第三佈線，其中該第六電晶體之閘極電連接至該第三佈線，其中該第七電晶體之第一端子電連接至該第四佈線，其中該第七電晶體之第二端子電連接至該第七電晶體之閘極，其中該第八電晶體之第一端子電連接至該第四佈線，其中該第八電晶體之閘極電連接至該第四佈線，其中該第五電晶體之該第二端子電連接至該第七電晶體之該第二端子，其中該第六電晶體之第二端子電連接至該第八電晶體之第二端子，並且其中該第一電晶體之通道寬度大於該第二電晶體之通道寬度。
  4. 如申請專利範圍第3項之半導體裝置，其中該第五電晶體之該第二端子電連接至該第五佈 線，並且其中該第七電晶體之該第二端子電連接至該第五佈線。
  5. 如申請專利範圍第3項之半導體裝置，其中該第六電晶體之第二端子電連接至該第一佈線，並且其中該第八電晶體之第二端子電連接至該第一佈線。
  6. 如申請專利範圍第3項之半導體裝置，其中該第三電晶體之閘極電連接至該第四佈線。
  7. 如申請專利範圍第1或3項之半導體裝置，其中該第二電晶體包含：在基板上之閘極電極層；在該閘極電極層上之第一絕緣層；在該閘極電極層上之氧化物半導體層，該第一絕緣層在該閘極電極層與該氧化物半導體層之間，該氧化物半導體層包含通道形成區；源極電極層，在該氧化物半導體層上且與該氧化物半導體層接觸；以及在該源極電極層上之第二絕緣層，該第二絕緣層與該氧化物半導體層接觸。
  8. 如申請專利範圍第7項之半導體裝置，其中該氧化物半導體層包括非單晶區。
  9. 如申請專利範圍第8項之半導體裝置，其中該非單晶區具有沿垂直於該氧化物半導體層表面 之方向的c軸對齊。
  10. 如申請專利範圍第1或3項之半導體裝置，其中每1μm通道寬度之該第二電晶體的關閉狀態電流為1aA或更少。
  11. 一種電子裝置，包含申請專利範圍第1或3項之半導體裝置。
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TW105114442A TWI587524B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
TW106102185A TWI590469B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
TW109118789A TWI729837B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
TW110117100A TWI781614B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
TW112108555A TWI831636B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
TW111117015A TWI799256B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備

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TW099142634A TWI527244B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
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TW106102185A TWI590469B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
TW109118789A TWI729837B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
TW110117100A TWI781614B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
TW112108555A TWI831636B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備
TW111117015A TWI799256B (zh) 2009-12-11 2010-12-07 半導體裝置及電子設備

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US (10) US8415665B2 (zh)
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WO (1) WO2011070929A1 (zh)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8059109B2 (en) * 2005-05-20 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
WO2011049230A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Voltage regulator circuit
CN102656683B (zh) * 2009-12-11 2015-02-11 株式会社半导体能源研究所 半导体装置
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102069496B1 (ko) * 2010-01-24 2020-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102008754B1 (ko) 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
KR101939713B1 (ko) 2010-02-19 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5852874B2 (ja) * 2010-12-28 2016-02-03 株式会社半導体エネルギー研究所 半導体装置
KR101952570B1 (ko) 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI501226B (zh) 2011-05-20 2015-09-21 Semiconductor Energy Lab 記憶體裝置及驅動記憶體裝置的方法
US8804344B2 (en) * 2011-06-10 2014-08-12 Scott Moncrieff Injection molded control panel with in-molded decorated plastic film
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP5873324B2 (ja) * 2011-12-20 2016-03-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2013130802A (ja) 2011-12-22 2013-07-04 Semiconductor Energy Lab Co Ltd 半導体装置、画像表示装置、記憶装置、及び電子機器
US8994439B2 (en) 2012-04-19 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, image display device, storage device, and electronic device
CN104380473B (zh) * 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
US9742378B2 (en) 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
JP6300489B2 (ja) * 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9246011B2 (en) * 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
US9806198B2 (en) * 2013-06-05 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103715265B (zh) * 2013-12-23 2016-06-01 京东方科技集团股份有限公司 薄膜晶体管、阵列基板和显示装置
TWI727778B (zh) 2014-02-21 2021-05-11 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US9337030B2 (en) 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
US10559667B2 (en) * 2014-08-25 2020-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for measuring current of semiconductor device
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US10473958B2 (en) * 2014-09-22 2019-11-12 Sharp Kabushiki Kaisha Shift register, display device provided with same, and method for driving shift register
CN104600080B (zh) * 2014-12-30 2018-10-19 深圳市华星光电技术有限公司 阵列基板、显示面板及阵列基板的制备方法
US20160315036A1 (en) * 2015-04-24 2016-10-27 Texas Instruments Incorporated Dual transistors fabricated on lead frames and method of fabrication
US9666606B2 (en) * 2015-08-21 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2017083768A (ja) * 2015-10-30 2017-05-18 株式会社ジャパンディスプレイ 表示装置の駆動回路及び表示装置
TWI562120B (en) * 2015-11-11 2016-12-11 Au Optronics Corp Pixel circuit
US11107388B2 (en) * 2016-04-29 2021-08-31 Lg Display Co., Ltd. Gate driving circuit and display device using the same
US10714552B2 (en) 2016-09-05 2020-07-14 Sharp Kabushiki Kaisha Active matrix substrate having plurality of circuit thin film transistors and pixel thin film transistors
KR102642016B1 (ko) * 2016-11-29 2024-02-28 엘지디스플레이 주식회사 반사 영역을 포함하는 디스플레이 장치
US10756118B2 (en) 2016-11-30 2020-08-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
US10063225B1 (en) * 2017-06-11 2018-08-28 Nanya Technology Corporation Voltage switching device and method
KR101843325B1 (ko) * 2017-10-25 2018-03-29 진중섭 엘리베이터 도어 안전개폐장치
CN107958656B (zh) * 2018-01-08 2019-07-02 武汉华星光电技术有限公司 Goa电路
JP2019149473A (ja) * 2018-02-27 2019-09-05 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US11080358B2 (en) 2019-05-03 2021-08-03 Microsoft Technology Licensing, Llc Collaboration and sharing of curated web data from an integrated browser experience
CN110996446B (zh) * 2020-01-03 2022-03-11 中国计量大学 一种交流驱动的led器件及其在交流电电源下的发光方法
JP7505296B2 (ja) * 2020-06-30 2024-06-25 セイコーエプソン株式会社 電気光学装置及び電子機器
US20220406798A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Neuromorphic ferroelectric field effect transistor (fefet) device with anti-ferroelectric buffer layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483116B1 (en) * 2000-04-25 2002-11-19 Innovative Technology Licensing, Llc High performance ultraviolet imager for operation at room temperature
TW200539318A (en) * 2004-03-26 2005-12-01 Kansai Electric Power Co Bipolar type semiconductor device and manufacturing method thereof
TW200628941A (en) * 2004-11-04 2006-08-16 Semiconductor Energy Lab Co Ltd Display device and method for manufacturing the same
TW200739603A (en) * 2006-01-07 2007-10-16 Semiconductor Energy Lab Co Ltd Semiconductor device, and display device and electronic device having the same

Family Cites Families (187)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US672522A (en) * 1900-11-01 1901-04-23 Library Bureau Device for handling several card-trays togetgher.
US3506851A (en) 1966-12-14 1970-04-14 North American Rockwell Field effect transistor driver using capacitor feedback
JPS52119160A (en) 1976-03-31 1977-10-06 Nec Corp Semiconductor circuit with insulating gate type field dffect transisto r
JPS55156427U (zh) 1979-04-27 1980-11-11
JPS55156427A (en) 1979-05-23 1980-12-05 Sharp Corp Bootstrap buffer circuit
JPS58151719A (ja) 1982-03-05 1983-09-09 Sony Corp パルス発生回路
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5949398A (en) 1996-04-12 1999-09-07 Thomson Multimedia S.A. Select line driver for a display matrix with toggling backplane
JP3881407B2 (ja) * 1996-07-31 2007-02-14 Ｈｏｙａ株式会社 導電性酸化物薄膜、この薄膜を有する物品及びその製造方法
KR100242244B1 (ko) * 1997-08-09 2000-02-01 구본준 스캐닝 회로
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001092413A (ja) * 1999-09-24 2001-04-06 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置および電子装置
JP4506026B2 (ja) * 2000-05-31 2010-07-21 カシオ計算機株式会社 シフトレジスタ、表示装置及び撮像素子
US6611248B2 (en) 2000-05-31 2003-08-26 Casio Computer Co., Ltd. Shift register and electronic apparatus
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4785271B2 (ja) 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
TW554558B (en) 2001-07-16 2003-09-21 Semiconductor Energy Lab Light emitting device
US6788108B2 (en) 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4831895B2 (ja) 2001-08-03 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
KR100803163B1 (ko) 2001-09-03 2008-02-14 삼성전자주식회사 액정표시장치
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4397555B2 (ja) 2001-11-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP2003222256A (ja) 2002-01-30 2003-08-08 Amano Corp 自動ガス抜き弁
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
JP4302535B2 (ja) 2002-04-08 2009-07-29 サムスン エレクトロニクス カンパニー リミテッド ゲート駆動回路及びこれを有する液晶表示装置
WO2003091971A1 (fr) 2002-04-26 2003-11-06 Sanyo Electric Co., Ltd. Afficheur
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
AU2003241202A1 (en) 2002-06-10 2003-12-22 Samsung Electronics Co., Ltd. Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4083493B2 (ja) 2002-07-30 2008-04-30 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US7452257B2 (en) * 2002-12-27 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a display device
JP4425547B2 (ja) 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4321266B2 (ja) 2003-10-16 2009-08-26 ソニー株式会社 インバータ回路および表示装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006005116A (ja) 2004-06-17 2006-01-05 Casio Comput Co Ltd 膜形成方法、半導体膜、及び積層絶縁膜
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5053537B2 (ja) * 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
CN100495576C (zh) 2005-09-07 2009-06-03 友达光电股份有限公司 移位寄存器电路
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1777689B1 (en) * 2005-10-18 2016-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic equipment each having the same
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
JP5164383B2 (ja) 2006-01-07 2013-03-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7443202B2 (en) 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5386069B2 (ja) * 2006-06-02 2014-01-15 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5069950B2 (ja) 2006-06-02 2012-11-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5079425B2 (ja) * 2006-08-31 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TWI749346B (zh) 2006-09-29 2021-12-11 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP4990034B2 (ja) 2006-10-03 2012-08-01 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
KR100829570B1 (ko) * 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008257086A (ja) 2007-04-09 2008-10-23 Sony Corp 表示装置、表示装置の製造方法および電子機器
JP5064094B2 (ja) 2007-04-16 2012-10-31 パナソニック株式会社 半導体記憶装置およびその製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20090001881A1 (en) 2007-06-28 2009-01-01 Masaya Nakayama Organic el display and manufacturing method thereof
JP2009031750A (ja) * 2007-06-28 2009-02-12 Fujifilm Corp 有機ｅｌ表示装置およびその製造方法
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP5489423B2 (ja) * 2007-09-21 2014-05-14 富士フイルム株式会社 放射線撮像素子
US8008627B2 (en) 2007-09-21 2011-08-30 Fujifilm Corporation Radiation imaging element
JP5512078B2 (ja) 2007-11-22 2014-06-04 富士フイルム株式会社 画像形成装置
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8384077B2 (en) 2007-12-13 2013-02-26 Idemitsu Kosan Co., Ltd Field effect transistor using oxide semicondutor and method for manufacturing the same
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5470703B2 (ja) 2007-12-27 2014-04-16 旭硝子株式会社 Ｅｕｖｌ用光学部材およびその表面処理方法
CN103036548B (zh) 2007-12-28 2016-01-06 夏普株式会社 半导体装置和显示装置
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5191247B2 (ja) 2008-02-06 2013-05-08 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI622175B (zh) 2008-07-31 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR102150275B1 (ko) 2008-09-19 2020-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR101631454B1 (ko) 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
WO2010050419A1 (en) 2008-10-31 2010-05-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and display device
US8232947B2 (en) 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101618913B1 (ko) 2008-11-28 2016-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 포함하는 전자 장치
TWI792068B (zh) 2009-01-16 2023-02-11 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
US9741309B2 (en) 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
US8319528B2 (en) 2009-03-26 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having interconnected transistors and electronic device including semiconductor device
EP2234100B1 (en) 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8872751B2 (en) 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
KR101752640B1 (ko) 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
WO2011013522A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102215941B1 (ko) 2009-07-31 2021-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011048925A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102783030B (zh) * 2010-03-02 2016-01-13 株式会社半导体能源研究所 脉冲信号输出电路和移位寄存器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483116B1 (en) * 2000-04-25 2002-11-19 Innovative Technology Licensing, Llc High performance ultraviolet imager for operation at room temperature
TW200539318A (en) * 2004-03-26 2005-12-01 Kansai Electric Power Co Bipolar type semiconductor device and manufacturing method thereof
TW200628941A (en) * 2004-11-04 2006-08-16 Semiconductor Energy Lab Co Ltd Display device and method for manufacturing the same
TW200739603A (en) * 2006-01-07 2007-10-16 Semiconductor Energy Lab Co Ltd Semiconductor device, and display device and electronic device having the same

Also Published As

Publication number Publication date
JP5374663B1 (ja) 2013-12-25
TW202327106A (zh) 2023-07-01
JP6159903B1 (ja) 2017-07-05
US20180358384A1 (en) 2018-12-13
US20180040634A1 (en) 2018-02-08
JP2016057636A (ja) 2016-04-21
JP5956621B2 (ja) 2016-07-27
TWI631716B (zh) 2018-08-01
JP7179218B1 (ja) 2022-11-28
US10312267B2 (en) 2019-06-04
TW202234711A (zh) 2022-09-01
TWI781614B (zh) 2022-10-21
TW201737496A (zh) 2017-10-16
US11961843B2 (en) 2024-04-16
TWI799256B (zh) 2023-04-11
WO2011070929A1 (en) 2011-06-16
JP2022023943A (ja) 2022-02-08
US8890146B2 (en) 2014-11-18
US10002888B2 (en) 2018-06-19
JP6994591B2 (ja) 2022-01-14
JP5688958B2 (ja) 2015-03-25
US20160260739A1 (en) 2016-09-08
US20210210511A1 (en) 2021-07-08
JP7430234B2 (ja) 2024-02-09
US9349757B2 (en) 2016-05-24
JP2023002510A (ja) 2023-01-10
JP2022122949A (ja) 2022-08-23
JP6082090B2 (ja) 2017-02-15
TW201810683A (zh) 2018-03-16
TW201630194A (zh) 2016-08-16
TWI527244B (zh) 2016-03-21
JP7142181B2 (ja) 2022-09-26
US20150021601A1 (en) 2015-01-22
JP2021093744A (ja) 2021-06-17
TWI729837B (zh) 2021-06-01
JP2017199919A (ja) 2017-11-02
TWI831636B (zh) 2024-02-01
JP2014027663A (ja) 2014-02-06
JP2016171346A (ja) 2016-09-23
JP2015122522A (ja) 2015-07-02
JP2017123490A (ja) 2017-07-13
JP2011141543A (ja) 2011-07-21
TWI587524B (zh) 2017-06-11
TW201901977A (zh) 2019-01-01
US20200321357A1 (en) 2020-10-08
JP6841862B2 (ja) 2021-03-10
JP2023014123A (ja) 2023-01-26
US20160043106A1 (en) 2016-02-11
US9171868B2 (en) 2015-10-27
TWI590469B (zh) 2017-07-01
US10854641B2 (en) 2020-12-01
JP6143397B2 (ja) 2017-06-07
US20130146882A1 (en) 2013-06-13
US8415665B2 (en) 2013-04-09
US10600818B2 (en) 2020-03-24
JP2014003619A (ja) 2014-01-09
US20110140108A1 (en) 2011-06-16
TW201543693A (zh) 2015-11-16
US20190348441A1 (en) 2019-11-14
JP5389296B1 (ja) 2014-01-15
TW202103328A (zh) 2021-01-16
TW202201801A (zh) 2022-01-01
TW201203555A (en) 2012-01-16
JP2024050718A (ja) 2024-04-10
US9735180B2 (en) 2017-08-15
TWI697127B (zh) 2020-06-21
JP2019195061A (ja) 2019-11-07

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