JP6795496B2 - クロスポイントメモリと、その製造方法 - Google Patents

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Description

［参照］
本出願は、２０１４年１１月７日に出願された米国特許出願整理番号１４／５３５，７３１“CROSS-POINT MEMORY AND METHODS FOR FABRICATION OF SAME”に対する優先権を享受する権利を主張し、米国特許出願整理番号１４／５３５，７３１は、あらゆる目的でその全体において参照によって組み入れられる。
［技術分野］
開示された技術は、概して集積回路デバイスに関し、より詳細には、クロスポイントメモリアレイと、その製造方法とに関する。
幾つかのメモリデバイスは、電圧または電流パルスなどの電気信号に直接的または間接的に応じて、高い抵抗状態と低い抵抗状態との間でスイッチングされることができる可変抵抗メモリセルを含む。対象の可変抵抗メモリセルをスイッチングする間、隣接するセルは、ディスターブされることがある。このようなディスターブは、隣接するメモリセル間の近接性を増加させることに起因して、メモリセルの寸法が縮小されるとより目立つことがある。したがって、可変抵抗メモリデバイスなどのメモリデバイスにおいて対象メモリセルをスイッチングする間、隣接するメモリセルのディスターブを軽減する必要性が存在する。
特許請求を行う本発明の主題は、本明細書の結論部分で具体的に示される。しかしながら、その目的、特徴および／または利点は、添付の図面と併せ読めば、詳細な説明に対する参照によってより理解されることができる。
従来技術による下部導線に平行な第一の方向に描かれた、相変化材料を含むメモリアレイの概略垂直断面である。 第一の方向に対して垂直で、上部導線に平行な第二の方向に描かれた、従来技術による図１Ａのメモリアレイの概略垂直断面である。 一実施形態による、下部導線に平行な第一の方向に描かれた、相変化材料を含むメモリアレイの概略垂直断面である。 第一の方向に垂直で、上部導線に平行な第二の方向に描かれた、図２Ａのメモリアレイの概略垂直断面である。 第一および第二の方向に垂直で、下層基板表面に平行な第三の方向に描かれた、図２Ａおよび図２Ｂのメモリアレイの概略水平断面である。 種々の実施形態による、上部導線に平行な第一の方向に描かれた、図２Ｂに類似の相変化材料を含むメモリアレイの概略垂直断面である。 種々の実施形態による、上部導線に平行な第一の方向に描かれた、図２Ｂに類似の相変化材料を含むメモリアレイの概略垂直断面である。 種々の実施形態による、上部導線に平行な第一の方向に描かれた、図２Ｂに類似の相変化材料を含むメモリアレイの概略垂直断面である。 幾つかの実施形態による、下部導線に平行な第一の方向に描かれた、製造の様々な段階における相変化材料を含むメモリアレイの中間構造の概略垂直断面である。 幾つかの実施形態による、第一の方向に垂直で上部導線に平行な第二の方向に描かれた、図４Ａに対応する中間構造の概略垂直断面である。 幾つかの実施形態による、下部導線に平行な第一の方向に描かれた、製造の様々な段階における相変化材料を含むメモリアレイの中間構造の概略垂直断面である。 幾つかの実施形態による、第一の方向に垂直で上部導線に平行な第二の方向に描かれた、図４Ｃに対応する中間構造の概略垂直断面である。 幾つかの実施形態による、下部導線に平行な第一の方向に描かれた、製造の様々な段階における相変化材料を含むメモリアレイの中間構造の概略垂直断面である。 幾つかの実施形態による、第一の方向に垂直で上部導線に平行な第二の方向に描かれた、図４Ｅに対応する中間構造の概略垂直断面である。 幾つかの実施形態による、下部導線に平行な第一の方向に描かれた、製造の様々な段階における相変化材料を含むメモリアレイの中間構造の概略垂直断面である。 幾つかの実施形態による、第一の方向に垂直で上部導線に平行な第二の方向に描かれた、図４Ｇに対応する中間構造の概略垂直断面である。 幾つかの実施形態による、下部導線に平行な第一の方向に描かれた、製造の様々な段階における相変化材料を含むメモリアレイの中間構造の概略垂直断面である。 幾つかの実施形態による、第一の方向に垂直で上部導線に平行な第二の方向に描かれた、図４Ｉに対応する中間構造の概略垂直断面である。
図面内のフィーチャは、必ずしも同一の縮尺で描かれるとは限らず、図示されたのとは異なる方向に延びてもよい。本明細書での議論を容易にするために、また、特定の実施形態による異なる部分の相対的な方向を示すために、様々な軸および方向が図示されるが、それらフィーチャは異なる方向に延びてもよいことが理解されるだろう。
幾つかのメモリデバイスは、電圧または電流パルスなどの電気信号に直接的または間接的に応じて、高い抵抗状態と低い抵抗状態との間でスイッチングされることができるメモリセルを含む。このようなメモリセルは、ときには、可変抵抗メモリセルと呼ばれる。幾つかの可変抵抗変化メモリセルにおいては、書き込みアクセス動作中の電気抵抗の変化は、電気信号によって生成される熱によって少なくとも部分的に関連付けられることができる。本明細書で用いられるように、書き込みアクセス動作とは、プログラムまたは消去動作とすることができる。可変抵抗メモリセルに対しては、プログラム動作は、また、ＲＥＳＥＴ動作と呼ばれることもでき、この動作により、相対的に低い抵抗状態から相対的に高い抵抗状態にメモリセルの抵抗状態を変化させることができる。同様に、消去動作は、可変抵抗メモリに対しては、ＳＥＴ動作とも呼ばれることがあるが、相対的に高い抵抗状態から相対的に低い抵抗状態にメモリセルの抵抗状態を変化させることができる。上記の用語は任意のものであるが、可変抵抗メモリセルにおいて様々なメモリ状態を適用するための書き込み動作に対する言及に対しては標準的なものであることが理解されるだろう。
可変抵抗メモリセルの１カテゴリは、相変化メモリセルである。スイッチング中に生成される熱は、対象相変化メモリセルのスイッチングと関連付けられることができるが、この熱は、時には隣接するセルに対して悪影響を誘発することがあり、これは、熱ディスターブと呼ばれることがある。熱ディスターブは、抵抗の意図しない変化および／または隣接するメモリセルの意図しないスイッチングにつながることがあるが、隣接するメモリセル間の近接性の増加によって、メモリセルの寸法が縮小されると、一般的により目立つことになる。したがって、可変抵抗メモリデバイス内の隣接するメモリセルに対する、書き込み動作中の熱の悪影響を軽減するための必要性が存在する。
幾つかのメモリ技術においては、可変抵抗メモリセルは、クロスポイントメモリアレイ構造で配置される。一般的に、クロスポイントメモリアレイとは、第一組の導線（例えば、ワード線）と、第一組の導線と重なり、交差する第二組の導線（例えば、デジット線）との交点に配置され、電気的に接続されるメモリ素子を有するメモリアレイを指す。クロスポイントメモリアレイの可変抵抗材料の電気抵抗、例えば、相変化材料の電気抵抗は、可変抵抗材料に接続された第一および第二の導線を通じて提供される電気信号によって変化することができる。
図１Ａおよび図１Ｂは、基板１８と、その上に形成された複数のメモリセル３０とを有する従来技術のクロスポイントメモリアレイ１０の一例を示し、其々、ｙ方向およびｘ方向に見た図である。図１Ａおよび図１Ｂを参照すると、メモリセル３０の各々は、ｙ方向に延びる上部導線２０と、ｘ方向に延びる下部導線２２との間に積層構造で配置された可変抵抗メモリセル、例えば、相変化メモリセルである。上部導線２０および下部導線２２は、メモリセル３０と、ドライバ回路および検知回路（図示せず）などの周辺回路との間で、例えば、電圧または電流パルスなどの電気信号を伝送するように構成された導体である。各メモリセル３０は、第一のアクティブ素子３８、例えば、セレクタ素子と、第二のアクティブ素子３４、例えば、ストレージ素子とを含み、図示された実施形態においては、これらの素子は、中間電極３６によって分離される。図示されたメモリセル３０は、第一のアクティブ素子３８と下部導線２２との間の下部電極４０、ならびに、上部導線２０と第二のアクティブ素子３４との間の上部電極３２をさらに含む。
図１Ａを参照すると、各上部導線２０および各メモリセル３０の（ｘ方向において）対向する側壁は、第一のライナー材料４６で裏打ちされ、隣接する上部導線２０間のスペースおよび隣接するメモリセル３０間のスペースは、第一の絶縁材料５０で充填される。図１Ｂを参照すると、各下部導線２２および各メモリセル３０の（ｙ方向において）対向する側壁は、ライナー誘電体５２で裏打ちされ、隣接する下部導線２２の間のスペースと、隣接するメモリセル３０間のスペースは、第二の絶縁材料４８で充填される。
メモリセル３０が相変化メモリセルであるとき、アクセスされるメモリセルの第一のアクティブ素子３８および／または第二のアクティブ素子３４の温度は、実質的に室温を超えて上昇することがある。書き込み用にアクセスされる対象メモリセルの加熱は、そのピーク温度が数百度に達することがあり、熱の拡散によって隣接するセルに対して悪影響を有することがある。例えば、隣接するメモリセルの温度上昇は、データ保持の劣化および隣接するメモリセルのディスターブにつながることがある。
以下においては、メモリデバイスとメモリデバイスを形成する方法に関する様々な実施形態が開示され、有利なことに、これらは、隣接するメモリセル間に挟まれた埋め込みボイドを含むことができる。隣接するメモリセルがボイドではなく誘電領域を挟む他の構造と比較して、あるメモリセルからそのメモリセルの周囲の領域に対する熱伝達を実質的に低減するための様々な実施形態を、本発明者らは見出した。如何なる理論に拘束されることもなく、ボイドが挟まれたメモリセル間の熱伝達の低減は、例えば、シリコン酸化物またはシリコン窒化物などの、隣接するメモリセルが挟むことができる他の材料と比較して、ボイドの熱伝導性がより低いことによるものであり得る。
“ボイド”という語は、本明細書で用いられるように、液体、結晶質液体または非晶質液体などの凝縮物質でその容積が充填されていない、包囲された領域を特徴づけるものである。例えば、化学蒸着または物理蒸着などの堆積技術を用いて、例えば、間隙またはスペースの開口が密封、埋め込み、包囲または、さらなる充填に対して、中に物質が入らないようにされるとき、ボイドは形成されることができる。例えば、間隙またはスペースが形成された構造の上に材料が堆積されると、その材料は、間隙の対向する側壁の上部側壁に接触して形成することができる。密封領域の下の体積を充填する前に、密封領域を形成するために、対向する側壁上に形成された材料が相互に接触するとき、埋め込みボイドは、密封領域の下に形成されることができる。このようなボイドは、空気などのガス種、または、前工程で用いられたガス種をその中に閉じ込めてきた。このようなボイドは、処理中に用いられる不活性ガス環境（例えば、Ｎ２、Ｈ２またはＡｒ）で充填され得るが、時に半導体分野では“空隙”と呼ばれる。
図２Ａ、図２Ｂおよび図２Ｃは、幾つかの実施形態による、其々、ｙ方向、ｘ方向、ｚ方向で描かれた、複数のメモリセル３０を有するクロスポイントメモリアレイ１００の断面図である。図２Ａおよび図２Ｂを参照すると、メモリセル３０の各々は、相対的に狭い積層構造に複数のメモリセル素子を有するメモリセルピラーとして形成された可変抵抗メモリセル、例えば、相変化メモリセルである。図示された実施形態においては、各メモリセル３０は、下部導線２２と上部導線２０との交点に配置されたメモリセルピラーとして形成される。各メモリセル３０は、下部導線２２を覆って配置された第一のアクティブ素子３８と、第一のアクティブ素子３８を覆って配置された第二のアクティブ素子３４とを含む。第一のアクティブ素子３８および第二のアクティブ素子３４のうちの一方は、ストレージ材料を含み、第一および第二のアクティブ材料のうちの他方は、セレクタ材料を含む。メモリセル３０が相変化メモリセルである実施形態においては、第一のアクティブ素子３８および第二のアクティブ素子３４のうちの少なくとも一つは、書き込みアクセス動作などのアクセス動作中に、下部導線２２のうちの一つと、上部導線２０のうちの一つとの間に印加される電気パルスを介して、結晶質相と非晶質相との間でスイッチングされるように構成されたカルコゲナイド材料を含むことができる。
メモリセル３０は、下部導線２２と第一のアクティブ素子３８との間に挟まれた下部電極４０と、第一のアクティブ素子３８と第二のアクティブ素子３４との間に挟まれた中間電極３６と、上部導線２０と第二のアクティブ素子３４との間に挟まれた上部電極３２とのうちの一つ以上をさらに含むことができる。図２Ａに示された実施形態においては、下部電極４０は、下部導線２２と同一の広がりをもつラインを形成する。しかしながら、幾つかの他の実施形態においては、下部電極４０は、また、中間電極３６および上部電極３２と同様に、個別のピラーコンポーネントとして、ｘ方向に沿って分離されることもできる。さらに、図示された実施形態においては、上部電極３２は、図２Ｂに示されたように、ｙ方向に沿って分離されるが、幾つかの他の実施形態においては、上部電極３２は、上部導線２０と同一の広がりをもつことができる。含まれる場合、電極４０、３６、３２の一つ以上は、例えば、金属線とカルコゲナイド素子との間、または異なる組成のカルコゲナイド素子の間での混合に対する拡散バリアとしてと同様に、隣接する材料間に相対的に低い接触抵抗を提供することができる電極材料として同時に役立つことができる、炭素などの材料を含むことができる。したがって、図示された実施形態においては、メモリセル３０は、下部電極４０と、第一のアクティブ素子３８と、中間電極３６と、第二のアクティブ素子３４と、上部電極３２とを含む。図示された実施形態においては、メモリセル３０は、連続的な下部電極４０の他に、交差する導線２０と２２との間に個別のピラーを形成する。
図２Ａを参照すると、隣接するそれぞれのメモリセル３０は、間隙密封誘電体５４で部分的に充填され、埋め込みボイド６２を含む間隙４２によってｘ方向に分離される。部分的に充填された間隙４２は、間隙密封誘電体５４で充填された埋め込みボイド６２の上に密封領域を含む。密封領域は、相互に近接する、隣接するメモリセル３０の対向する側壁の上部に接して形成する間隙密封誘電体５４によって形成されることができ、埋め込みボイド６２が包囲されるようにする。例示としてのみ、図２Ａにおいては、埋め込みボイドの上角部に対応する密封領域の底部端６３は、上部電極３２と第二のアクティブ素子３４との間の界面近くの垂直高さレベルに形成され、第二のアクティブ素子３４は、メモリセルのストレージ材料素子であってもよい。しかしながら、他の実施形態においては、図４Ａ−図４Ｊを参照して以下に記述される製造プロセスの実施形態からより理解されるように、密封領域の底部は、上部導線２０の上部表面と、下部電極４０の上部表面との間の如何なる垂直位置にも形成されることができる。
図２Ａに示された実施形態においては、埋め込みボイド６２は、密封領域の底部端６３から、下部導線２２の上部表面へと、または下部電極４０など、下部電極２２を覆って形成された任意の層へと、または図示されるように、下部導線２２上に形成された任意の間隙密封誘電体５４の上部表面へと垂直方向に延びる。間隙密封誘電体５４は、密封領域の底部端６３よりも下の部分を、隣接するメモリセルピラーの対向する側壁に接して形成された複数の間隙密封誘電体層に分離する。間隙密封誘電体層は、密封領域よりも下の、隣接するメモリセルピラーの対向する側壁の残りの部分を少なくとも部分的に被覆するように、下方に延びる。図示された実施形態においては、間隙密封誘電体層の厚さは、密封領域の底部端６３から離れるにつれて連続的に減少する。
埋め込みボイド６２の位置、形状および寸法は、熱伝達の考慮およびプロセス統合の考慮を含む幾つかの要因に基づいて選択されることができ、これは、ときには互いに競合するニーズを有することがあることが理解されるだろう。一方、動作中、メモリセル３０は、ジュール熱の結果として、異なる多数の材料および／または界面のうちの任意のものにおいて、熱を生成することがある。対象メモリセル３０またはアクセスされるメモリセル３０から隣接するメモリセル３０に対する生成された熱の伝達は、メモリセル３０の熱発生領域と、隣接するメモリセル３０の熱受け取り領域との間の、埋め込みボイド６２の位置、形状および寸法を制御することによって最小化されることができる。本発明者は、ボイド６２を有することで１／１０から１／１０００ほどに、セル間の熱伝達を低減させることができることを見出した。如何なる理論に拘束されることもなく、このような低減は、埋め込み６２を充填することができる空気などの気体の典型的な熱伝導率に基づいて理解されることができ、その熱伝導率は、わずか０．０２Ｗ／（ｍＫ）になり得る。比較すると、隣接するメモリセル間の間隙を充填し得る、シリコン酸化物およびシリコン窒化物などの材料の典型的な熱伝導率は、其々、１．４Ｗ／（ｍＫ）および２９Ｗ／（ｍＫ）にも成り得る。したがって、熱伝達を考慮すると、埋め込みボイド６２によって占められる、隣接するメモリセル３０間の容積量が大きいほど、セル間の断熱が大きくなる。
一方、製造中、その後のプロセスに埋め込みボイド６２を露出することは望ましくないことがある。例えば、十分な深さに埋めこまれていない埋め込みボイド６２は、その後のプロセス中に埋め込みボイド６２の開放につながることがあり、これによって、望ましくない化学物質および材料に対するボイドの空洞の露出につながることがあり、それら化学物質および材料が、閉じ込められることがあり、かつ／またはメモリセルピラーの汚染または二次汚染を引き起こすことがある。したがって、隣接するメモリセル間の熱伝達を最小化するという観点から、埋め込みボイド６２の位置、形状および寸法の特定の組み合わせを有する埋め込みボイド６２を有することが望ましいことがあり、プロセス統合の観点から、埋め込みボイド６２の位置、形状および寸法の異なる組み合わせを有することが望ましいことがあることが理解されるだろう。有利なことに、本明細書に開示された様々な実施形態によれば、埋め込みボイド６２の位置、形状および寸法は、これらの競合するニーズのバランスをとるように制御されることができる。
一例を示すと、図２Ａに示された実施形態を参照すると、熱的な観点から、埋め込みボイド６２は、隣接するストレージ素子３４間および／または隣接するセレクタ素子３８間など、隣接するメモリセル３０の対応するコンポーネント間に介在するのが好都合である。如何なる理論にも拘束されることではないが、ストレージ素子３４が高い抵抗状態にあるとき、相対的に大量の熱が、ストレージ素子３４のバルク内および／または隣接する上部電極３２および中間電極３６との界面に発生することがある。したがって、隣接するストレージ素子３４およびその周辺領域に対する、生成された熱の伝達は、対象と、隣接するストレージ素子３４との間に挟まれた埋め込みボイド６２によって顕著に妨げられることができる。対象セレクタ素子３８またはその界面などメモリセル３０の他の領域によって生成された熱が隣接するストレージ素子３４のディスターブに寄与する他の実施形態においては、生成された熱の伝達は、対象セレクタ素子３８と隣接するストレージ素子３４との間に挟まれた埋め込みボイド６２によって同様に妨げられることができる。一般的に、多くの状況下で、対象ストレージ素子で生成された熱の隣接するストレージ素子および／またはその周辺領域に対する伝達を最小化することは、メモリアクセス、例えば、書き込みアクセスの全体のエネルギー効率を増加させることができる。
プロセス統合の観点から、密封領域の底部６３は、上部導線２０の下部表面の下に配置され、埋め込みボイド６２が、例えば、化学機械研磨プロセス（ＣＭＰ）などのその後のプロセスで、露出されず、密封領域によって埋め込まれたままであるようにするのが好都合である。ＣＭＰプロセスは、上部導線２０を形成する前に、部分的に充填された間隙４２の上部表面を露出することができる。しかしながら、このようなプロセスは、埋め込みボイド６２は露出させない。
図２Ｂは、ｘ方向に描かれた図２Ａのクロスポイントメモリアレイ１００の図である。図２Ｂにおいては、隣接するメモリセル３０は、間隙密封誘電体４８で部分的に充填され、埋め込みボイド６６を含む間隙４４によってｙ方向に分離される。部分的に充填された間隙４４は、埋め込みボイド６６の上方に密封領域を含むが、この密封領域は、隣接するメモリセル３０の対向する（密封領域を充填するために相互に近接する）側壁の上部に接して形成された間隙密封誘電体４８によって形成される。例示としてのみ、図２Ｂにおいては、埋め込みボイド６６の上角部に対応する密封領域の底部端６７は、上部電極３２とストレージ材料素子３４との間の界面近くの垂直高さレベルに形成される。しかしながら、他の実施形態においては、密封領域の底部は、上部電極３２の上部表面と基板１８の上部表面との間のあらゆる垂直位置に形成されることができる。
図２Ａを参照して上述された埋め込みボイド６２と同様に、図２Ｂの埋め込みボイド６６は、密封領域の底部端６７から、基板１８に、基板１８を覆って形成された任意の層に対して、または、図示されるように、基板１８上に形成され得る任意の間隙密封誘電体４８の上部表面に対して垂直方向に延びる。間隙密封誘電体層４８は、隣接するメモリセル３０の対向する側壁の残りの部分を少なくとも部分的に被覆する、対向する側壁に接して形成された複数の間隙密封誘電体層に対して、密封領域の底部端６７の下の部分を分離する。図示された実施形態においては、対向する側壁に接して形成された間隙密封誘電体層の厚さは、密封領域から離れるにつれて連続的に減少する。
図２Ａを参照して上述されたのと同様の理由で、図２Ｂの埋め込みボイド６６の位置、形状および寸法は、熱伝達の考慮およびプロセス統合の考慮を含む幾つかの要因に基づいて選択されることができる。具体的には、図２Ｂを参照すると、熱的観点から、埋め込みボイド６６は、隣接するメモリセル３０の対応するフィーチャ間、隣接するストレージ素子３４間および／または隣接するセレクタ素子３８間など、少なくとも部分的に介在するのが好都合である。さらに、プロセス統合の観点から、密封領域の底部端６７は、上部導線２０の下部表面の下に、または、図示された実施形態においては、上部電極３２の下に配置され、埋め込みボイド６６が上部導線２０の形成前に密封領域によって埋めこまれたままであるようにするのが好都合である。例えば、間隙密封誘電体４８は、導線２０の形成前に化学機械研磨されることができる。しかしながら、このようなプロセスでは、埋め込みボイド６６を埋めこまれたまま維持するだろう。
図２Ｃは、ｚ方向に描かれたクロスポイントメモリアレイ１００を示す。具体的には、図２Ｃは、基板１８の主表面に平行な平面で描かれた図２Ａおよび図２Ｂのクロスポイントメモリアレイ１００の断面を表す。図２Ｃにおいては、メモリセル３０のアレイは、ｘ方向に配列された複数行のメモリセルピラーと、ｙ方向に配列された複数列のメモリセルピラーとして配置される。隣接する列のｘ隣接ピラーの各対は、間隙４２を間に挟み、間隙４２は、間隙密封誘電体５４で部分的に充填される。間隙密封誘電体層５４は、図２Ａにおける密封領域の底部端６３におけるボイド先端を参照して上述されたように、埋め込みボイド６６を形成するために間隙４２を、垂直方向（即ち、ｚ方向）に密封する。幾つかの実施形態においては、埋め込みボイド６２は、間隙４２内でｙ方向に延びる連続的チャネルを形成する。図２Ａのクロスポイントメモリアレイ１００の断面の垂直方向の位置次第で、埋め込みボイド６２の幅と、間隙密封誘電体層５４の厚さは、図２Ａを参照して上述されたように変動しうることができることが理解されるだろう。同様に、隣接する行のｙ隣接ピラーの各対は、間隙４４を間に挟み、間隙４４は、間隙密封誘電体層４８で部分的に充填される。間隙密封誘電体層４８は、図２Ｂにおける密封領域の底部端６７におけるボイド先端を参照して上述されたように、埋め込みボイド６６を形成するために間隙４４を垂直方向に密封する。埋め込みボイド６２と同様に、埋め込みボイド６６は、間隙４４内でｘ方向に連続的に延びる連続的チャネルを形成する。図２Ｂのクロスポイントメモリアレイ１００の断面の垂直方向の位置次第で、埋め込みボイド６６の幅と間隙密封誘電体４８の厚さは、図２Ｂを参照して上述されたように変動しうることができることが理解されるだろう。
図２Ｃに示された実施形態においては、ｙ方向に延びる埋め込みボイド６２とｘ方向に延びる埋め込みボイド６６は、相互に交差し、埋め込みボイドが埋め込みボイドの連続的網を形成するようにする。このような構成においては、各メモリピラーは、連続的埋め込みボイドによって包囲され、メモリセル３０の各々の様々な層が相互から側方向に分離されるようにする。したがって、隣接するピラー間の直接的熱伝達は、ボイド６２、６６が形成される垂直高さレベルにて全ての方向で最小化される。
図２Ｃの観点から図２Ａおよび図２Ｂに戻ると、底部端６３（図２Ａ）および／または６７（図２Ｂ）の垂直方向の位置次第で、埋め込みボイド６２および／または６６は、ストレージ素子３４の垂直方向の高さの一部分に沿って、または全体に沿って広がるかのいずれかであり得ることが理解されるだろう。幾つかの実施形態においては、底部端６３および６７の双方は、ストレージ素子３４と中間電極３６との間の界面の垂直方向上方に配置され、埋め込みボイド６２および６６がストレージ素子３４の垂直方向の高さの一部を側方向から包囲するようにする。他の実施形態においては、底部端６３および６７の双方は、ストレージ素子３４と上部電極３２との間の界面の垂直方向上方に配置され、埋め込みボイド６２および６６がストレージ素子３４の垂直方向の高さ全体を側方向から包囲するようにする。さらに他の実施形態においては、底部端６３および６７のうちの一方は、ストレージ素子３４と中間電極３６との間の界面の垂直方向上方に配置されることができるが、他方は、ストレージ素子３４と上部電極３２との間の界面の垂直方向上方に配置され、埋め込みボイド６２および６６のうちの一方がストレージ素子３４の垂直方向の高さ全体に沿って広がり、埋め込みボイド６２および６６のうちの他方がストレージ素子３４の垂直方向の高さの一部分に沿って広がるようにする。
次に、メモリセル３０の様々な素子は、様々な実施形態により、より詳細に記述する。図２Ａ−図２Ｃを参照すると、様々な実施形態においては、間隙密封誘電体層４８および５４は、隣接するメモリセル３０間の熱伝達を最小化しながら、処理中にメモリセル３０の側壁の様々な部分を保護するように適応された適切な誘電体材料を含むことができる。間隙密封誘電体層４８および５４のうちの一方または双方は、とりわけ、シリコン酸化物（例えば、ＳｉＯ２）、アルミニウム酸化物（例えば、Ａｌ２Ｏ３）、シリコン窒化物（例えば、Ｓｉ３Ｎ４）などの酸化物又は窒化物材料を含むことができる。幾つかの実施形態においては、間隙密封誘電体材料４８および５４は、異なる材料を含む。幾つかの他の実施形態においては、間隙密封誘電体材料４８および５４は、同一の材料を含む。
上部および／または下部導線２０および２２は、金属を含むことができる。金属の例は、Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ｃｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ａｇ，Ｐｔ，Ａｕ，Ｉｒ，ＴａおよびＷなどの元素金属と、ＴｉＮ，ＴａＮ，ＷＮおよびＴａＣＮなどの導電性金属窒化物と、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタンシリサイドなどの導電性金属シリサイドと、ＲｕＯ２などの導電性金属酸化物とを含む。
ストレージ素子であり得る第二のアクティブ素子３４の例は、他の種類のストレージ素子の中でもとりわけ、カルコゲナイドベースの相変化ストレージ素子、抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標））ストレージ素子（例えば、ＮｉＯ、ＨｆＯ２、ＺｒＯ２、Ｃｕ２Ｏ、ＴａＯ２、Ｔａ２Ｏ５、ＴｉＯ２、ＳｉＯ２、Ａｌ２Ｏ３）、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）ストレージ素子（例えば、金属がドープされたカルコゲナイド）および／またはスピントランスファートルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）ストレージ素子を含む。
セレクタ素子であり得る第一のアクティブ素子３８の例は、他の二端子デバイスの中でもとりわけ、ダイオード、オボニック閾値スイッチ（ＯＴＳ）、トンネル接合または混合イオン電子伝導スイッチ（ＭＩＥＣ）などの二端子デバイス（例えば、スイッチ）を含む。
メモリセル３０が相変化メモリセルである実施形態においては、其々セレクタ素子およびストレージ素子であり得る第一アクティブ素子３８および第二のアクティブ素子３４のうちの一方または双方は、カルコゲナイド材料を含むことができる。ストレージ素子およびセレクタ素子の双方がカルコゲナイド材料を含むとき、ストレージ素子は、室温で不揮発性である相変化を経ることがあるカルコゲナイド材料を含むことができる。一方、セレクタ素子は、同様の不揮発性相変化を経ないカルコゲナイド材料を含むことができる。
幾つかの実施形態においては、ストレージ素子は、他のカルコゲナイド合金系のなかでもとりわけ、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＩＳＴ）合金系内の少なくとも二つの元素を含む合金、例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など、またはゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＧＳＴ）合金系内の少なくとも二つの元素を含む合金、例えば、Ｇｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５ 、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などのカルコゲナイド材料を含む。
幾つかの実施形態においては、セレクタ素子は、カルコゲナイド材料を含む。カルコゲナイド材料を有するセレクタデバイスは、ときにはオボニック閾値スイッチ（ＯＴＳ）と呼ばれることがある。ＯＴＳは、ストレージ素子について上述されたカルコゲナイド合金系のうちの任意の一つを含むカルコゲナイド組成物を含むことができ、さらには、幾つか挙げるとヒ素（Ａｓ）、窒素（Ｎｉ）および炭素（Ｃ）などの結晶化を抑制することができる元素をさらに含むことができる。ＯＴＳ材料の例は、Ｔｅ−Ａｓ−Ｇｅ−Ｓｉ、Ｇｅ−Ｔｅ−Ｐｂ、Ｇｅ−Ｓｅ−Ｔｅ、Ａｌ−Ａｓ−Ｔｅ、Ｓｅ−Ａｓ−Ｇｅ−Ｓｉ、Ｓｅ−Ａｓ−Ｇｅ−Ｃ、Ｓｅ−Ｔｅ−Ｇｅ−Ｓｉ、Ｇｅ−Ｓｂ−Ｔｅ−Ｓｅ、Ｇｅ−Ｂｉ−Ｔｅ−Ｓｅ、Ｇｅ−Ａｓ−Ｓｂ−Ｓｅ、Ｇｅ−Ａｓ−Ｂｉ−ＴｅおよびＧｅ−Ａｓ−Ｂｉ−Ｓｅをとりわけ含む。
図２Ａ−図２Ｃを再度参照すると、上部、中間および下部電極３２、３６および４０は、メモリセルの動作中の素子を電気的に接続するが、隣接する材料間の相互作用および／または相互拡散を防止する材料を含むことができる。例えば、隣接する材料によっては、適切な電極材料は、例えば、炭素（Ｃ）、ｎ型にドープされたポリシリコン、ｐ型にドープされたポリシリコン、Ａｌ，Ｃｕ，Ｎｉ、Ｃｒ，Ｃｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ａｇ，Ｐｔ，Ａｕ，Ｉｒ，ＴａおよびＷを含む金属、ＴｉＮ，ＴａＮ，ＷＮおよびＴａＣＮを含む導電性金属窒化物、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタンシリサイドを含む導電性金属シリサイド、ＲｕＯ２を含む導電性金属酸化物などの、一つ以上の導電性および半導電性材料を含むことができる。
再度図２Ａ−図２Ｃを参照すると、幾つかの実施形態においては、上部導線２０および下部導線２２と、第一のアクティブ素子３８および第二のアクティブ素子３４を含むメモリセルピラーを形成する様々な素子は、集積回路設計用のリソグラフィーノードに依存して、約５ｎｍから６０ｎｍの間の範囲、例えば、約３０ｎｍ、約５ｎｍから４０ｎｍの間の範囲、例えば、約２５ｎｍ、または約５ｎｍから３０ｎｍの間の範囲、例えば、約２０ｎｍでとなるように選択される、例えば幅などの、ｘおよびｙ方向の側方向寸法を有することができる。より小さな寸法も可能であり、当業者によって使用されるリソグラフィー機能によってのみ制限される。上部導線２０および下部導線２２は、其々、ｙおよびｘ方向において長さを有することができ、その長さは、幅よりも少なくとも１００倍大きいか、少なくとも１０００倍大きいなど、幅よりもかなり大きく選択される。
図３Ａ−図３Ｃを参照すると、別の実施形態が図示される。図３Ａ−図３Ｃは、其々様々な実施形態によるクロスポイントメモリアレイ１１０、１２０および１３０の断面図であり、各々は、ｘ方向に描かれ、ピラー構造を有する複数のメモリセル３０を有する。図２Ｂを参照して記述されたクロスポイントメモリアレイ１００と同様に、クロスポイントメモリアレイ１１０、１２０および１３０の各々は、下部導線２２と上部導線２０との交点に配置されたピラーとして形成され、下部導線２２を覆って配置された第一のアクティブ素子３８と、第一のアクティブ素子３８を覆って配置された第二のアクティブ素子３４とを含む、メモリセル３０を含み、第一および第二のアクティブ素子３８および３４のうちの一方は、ストレージ材料を含み、第一および第二のアクティブ素子３８および３４のうちの他方は、セレクタ材料を含む。図３Ａ−図３Ｃにおいては、例示としてのみ、二つのメモリセル３０のみが示される。しかしながら、クロスポイントメモリアレイ内のメモリセル３０の数は、任意の適切な数のメモリセル３０を含むことができることが理解されるだろう。さらには、例示として、図３Ａ−図３Ｃは、図２Ｂを参照して記述されたのと同様に、ｘ方向に描かれたクロスポイントメモリアレイの断面図を示すが、本明細書に記述された本発明の態様は、図２Ａを参照して記述されたのと同様に、ｙ方向における断面図で記述されたように、実現されることができることが理解されるだろう。
図３Ａのクロスポイントメモリアレイ１１０を参照すると、図２Ｂを参照して記述されたクロスポイントメモリアレイ１００と同様に、隣接するメモリピラー３０が、間隙密封誘電体１４８ａで部分的に充填され、埋め込みボイド１６６ａを含む間隙１４４ａによってｙ方向に分離される。図２Ｂと同様に、間隙密封誘電体１４８ａは、隣接するメモリセルピラーの対向する側壁のうちの密封領域よりも下の部分を少なくとも覆って形成され、埋め込みボイド１６６ａの両側の間隙密封誘電体１４８ａの厚さは、密封領域の底部端６７ａから離れるにつれて連続的に減少する。しかしながら、図２Ｂとは異なり、図３Ａにおいては、間隙密封誘電体１４８ａは、間隙の底部表面および／またはメモリセルピラーの対向する側面に直接接触して形成されない。そうではなく、間隙１４４ａの表面は、間隙密封誘電体１４８ａで埋め込みボイド１６６ａを形成する前に、ライナー誘電体５２でまず裏打ちされる。ライナー誘電体５２は、間隙１４４ａの底部表面および／またはメモリセル３０の対向する側面に接触して形成される。ある状況下では、ライナー誘電体５２は、動作および／または処理中に、メモリセル３０の様々な素子、ならびに、例えば、隣接するメモリセルおよび絶縁材料などの周辺材料の間での二次汚染および／または材料の相互拡散を有利に最小化することができる。幾つかの実施形態においては、ライナー誘電体５２は、コンフォーマルな堆積プロセスによって形成されることができる。
図３Ａを再度参照すると、間隙密封誘電体１４８ａを、ライナー誘電体５２で裏打ちされた間隙１４４ａの表面に接触させて形成して、間隙１４４ａを部分的に充填し、それによって、埋め込みボイド１６６ａを形成する。図２Ｂと同様に、部分的に充填された間隙１４４ａは、隣接するメモリセルピラーの対向する側壁の残りの部分を少なくとも部分的に被覆するために、密封領域の底部端６７ａから垂直方向に延びる埋め込みボイド１６６ａの上の密封領域を含む。これもまた図２Ｂと同様に、間隙密封誘電体１４８ａの厚さは、密封領域から離れるにつれて連続的に減少する。間隙密封誘電体１４８ａは、非コンフォーマルな堆積プロセスによって形成されることができる。
図３Ａを再度参照すると、幾つかの実施形態により、ライナー誘電体５２は、間隙密封誘電体１４８ａとは異なる材料を含み、とりわけ、シリコン酸化物（例えば、ＳｉＯ２）、アルミニウム酸化物（例えば、Ａｌ２Ｏ３）およびシリコン窒化物（例えば、Ｓｉ３Ｎ４）などの酸化物または窒化物材料を含むことができる。
図３Ｂのクロスポイントメモリアレイ１２０を参照すると、図２Ｂを参照して記述されたクロスポイントメモリアレイ１００と同様に、隣接するメモリセル３０は、間隙密封誘電体１４８ａで部分的に充填され、第一の埋め込みボイド１６６ｂを含む間隙１４４ｂによってｙ方向に分離される。図３Ｂにおいては、間隙密封誘電体１４８ｂの密封領域が上部導線２０の底部表面まで延びないということを除いて、図３Ｂは図２Ｂに類似している。即ち、埋め込みボイドの上の間隙１４４ｂの領域は、間隙密封誘電体１４８ｂで完全には充填されない。その代わりに、間隙１４４ｂは、間隙密封領域の底部端６７ｂの上に絶縁領域８４をさらに含む。幾つかの実施形態においては、絶縁領域８４は、間隙密封誘電体とは異なる間隙充填誘電体材料で充填される。他の実施形態においては、絶縁領域８４は充填されないままである。図３Ｂにはかなりの体積として示されているが、絶縁領域８４は、ときには、対向する側壁から間隙密封誘電体を近接させることによって形成される小さなシーム領域とすることができる。
幾つかの実施形態においては、絶縁領域８４を充填する間隙充填誘電体材料は、間隙密封誘電体１４８ｂと類似の材料を含み、これは、とりわけ、シリコン酸化物（例えば、ＳｉＯ２）、アルミニウム酸化物（例えば、Ａｌ２Ｏ３）およびシリコン窒化物（例えば、Ｓｉ３Ｎ４）などの酸化物または窒化物材料を含むことができる。しかしながら、幾つかの他の実施形態においては、間隙充填誘電体材料は、間隙密封誘電体１４８ｂとは異なる材料を含むことができる。例えば、間隙充填誘電体は、集積回路上のアレイ間の間隙も充填するスピンオン誘電体またはＨＤＰ−ＣＶＤ誘電体とすることができる。
図３Ｃのクロスポイントメモリアレイ１３０を参照すると、図２Ｂを参照して記述されたクロスポイントメモリアレイ１００と同様に、隣接するメモリセル３０は、間隙密封誘電体１４８ｃで部分的に充填され、埋め込みボイド１６６ｃを含む間隙１４４ｃによってｙ方向に分離される。図３Ｃにおいては、間隙密封誘電体１４８ｃが、隣接するピラーの対向する側壁の一部を部分的にのみ被覆するように延び、密封領域の下方の他の部分は覆わないままであるという点を除いて、図３Ｃは、図２Ｂに類似している。図示された実施形態においては、間隙密封誘電体１４８ｃは、ストレージ素子３４の対向する側壁を部分的に被覆するが、ストレージ素子３４の対向する側壁の残りの部分と、中間電極３６、セレクタ素子３８、下部電極４０および下部導線２２の対向する側壁の残りの部分は、間隙密封誘電体１４８ｃによって被覆されないままである。図示されていないが、間隙密封誘電体は、下部導線２２または下部電極４０および基板１８のうちの、堆積中にピラー間で露出される部分も被覆することができる。
図２Ａ−図２Ｃおよび図３Ａ−図３Ｃを参照して上述された様々な実施形態においては、埋め込みボイド６２および６６または１６６ａ−１６６ｃは、隣接するメモリセルピラーの対応する素子間の熱伝達を最小化するために個別に選択される、様々な垂直高さレベルで複数の幅を有することができることが理解されるだろう。例えば、一測定基準例として、隣接するメモリセルピラーの対応する素子、例えば、ストレージ素子間の距離の一部を選択して、埋め込みボイドがそれを占めるようにすることができる。幾つかの実施形態においては、埋め込みボイドによって占められる隣接するストレージ素子３４間の距離は、ｘまたはｙ方向の距離における対向する側壁間で測定されるように、ストレージ素子３４の中間厚さレベルにおいて、約２０％から約１００％の間、または約４０％から約８０％の間、例えば、約６０％とすることができる。ここで、埋め込みボイドによって占められる距離が１００％とは、誘電体による側壁の被覆がないことを表し、埋め込みボイドによって０％占められるとは、部分的に充填された間隙の密封領域などのように、完全に充填された間隙を表す。
以下においては、様々な実施形態による図２Ａ−図２Ｃのクロスポイントメモリアレイ１００に類似のクロスポイントメモリアレイを製造する方法が記述され、隣接するメモリセルピラーは、埋め込みボイドを含む部分的に充填された間隙によって分離される。図４Ａ−図４Ｊは、幾つかの実施形態による、一連の製造における様々な段階でのクロスポイントメモリアレイの断面図を示す。
本明細書で用いられるように、その全体を通して、“サブトラクティブパターン化”とは、画定される構造が材料の除去によってパターン化されるプロセスシーケンスを指す。例えば、“サブトラクティブパターン化プロセス”は、パターン化される材料のブランケット提供（ｂｌａｎｋｅｔ ｐｒｏｖｉｓｉｏｎ）と、次いで、パターン化を行う領域に重なるエッチングマスク構造をリソグラフィー式に提供することと、次いで、そのマスクを通してエッチングを行うことを含むことができ、マスク構造によって被覆される領域内の材料が保護され、露出された領域内の材料がエッチングプロセスによって除去されるようにする。サブトラクティブパターン化とは対照的に、ダマシンパターン化は、第一の構造内に開口（例えば、トレンチまたはビア）をパターン化することと、開口内へと、第一の構造の残りの部分を覆って材料をブランケット堆積することと、第一の構造を覆う表層を研磨除去して、充填された開口内にパターン化された状態で興味ある材料を残すこととを含む。
以下においては、上部導線および下部導線の断片など、特定の細長い構造のうちの短い断片のみが図示されることがあるが、実際には、こうした細長い構造は、非常に長い（例えば、長さ：幅の割合が１００：１よりも大きい）ことがあることが理解されるだろう。さらには、少数の平行な導線およびメモリセルのみが図示されることがあるが、実際には、多くの平行なラインおよびメモリセルが、メモリアレイに沿って広がるように形成されることができる。
以下においては、図４Ａ、図４Ｃ、図４Ｅ、図４Ｇおよび図４Ｉは、（例えば、デジット線方向に沿って）ｙ方向に描かれた製造の様々な段階におけるクロスポイントメモリアレイの任意の中間アレイ構造の断面図を表し、図４Ｂ、図４Ｄ、図４Ｆ、図４Ｈ、図４Ｊは、（例えば、ワード線方向に沿って）ｘ方向に描かれた、其々、図４Ａ、図４Ｃ、図４Ｅ、図４Ｇおよび図４Ｉの中間構造に対応する任意の中間アレイ構造の断面図を表す。
図４Ａおよび図４Ｂの中間アレイ構造１００ａを参照すると、メモリアレイを製造する方法は、基板１８上にメモリセル材料積層体を形成することと、第一のリソグラフィーマスクを用いて、メモリセル材料積層体と下部導電性材料２２ａをサブトラクティブパターン化して、ｘ方向に延びる下部導電線２２上のｘ方向に延びる複数のメモリセルライン積層体を形成することとを含む。メモリセルライン積層体と下部導線２２の各々は、第一のリソグラフィーマスクを用いて、其々のブランケット材料を有する初期積層体からパターン化される。図示された実施形態においては、メモリセルライン積層体は、下部導線２２上の下部電極線４０ａと、下部電極線４０ａ上の第一のアクティブ素子線３８ａ（例えば、セレクタ素子線）と、第一のアクティブ素子線３８ａ上の中間電極線３６ａと、中間電極線３６ａ上の第二のアクティブ素子線３４ａ（例えば、ストレージ素子線）と、第二のアクティブ素子線３４ａ上の上部電極線３２ａとを含む。パターン化される前に、其々のブランケット材料の積層体は、他の堆積技術の中でもとりわけ、例えば、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）および原子層堆積（ＡＬＤ）などの堆積技術によって形成されることができる。サブトラクティブパターン化の後、各メモリセルライン積層体は、ｘ方向に延び、隣接するセル材料積層体のそれぞれは、ｘ方向に延びる第一の間隙６０によって分離され、図４Ａおよび図４Ｂの中間アレイ構造１００ａが交互のメモリセルラインと第一の間隙６０とを含むようにする。
別々のライナー誘電体が含まれる実施形態においては、図３Ａを参照して上述されたように、ライナー誘電体は、サブトラクティブパターン化の後に堆積されることができる。
中間アレイ構造１００ａのメモリセルライン積層体の一つ以上のフィーチャは、省略されることができ、製造の完了によって機能的メモリセルを依然有することができることが理解されるだろう。例えば、第一または第二のアクティブ素子線３８ａまたは３４ａのうちの一方は、幾つかの実施形態においては、省略されることができ、ただし、省略されるアクティブ材料はセレクタ材料である。さらに、下部電極線４０ａ、中間電極線３６ａ、上部電極線３２ａのうちの一つ以上は、幾つかの実施形態においては、省略されることができる。
図４Ｃおよび図４Ｄの中間アレイ構造１００ｂを参照すると、メモリアレイを製造する方法は、図４Ａおよび図４Ｂを参照して上述されたように、複数の交互のメモリセルライン積層体と第一の間隙６０とを形成した後、第一の埋め込みボイド６６ａを形成するために、間隙密封誘電体４８ａで第一の間隙６０を部分的にのみ充填することをさらに含む。部分的に充填された第一の間隙６０の各々は、間隙密封誘電体４８ａで充填された第一の埋め込みボイド６６ａの上の密封領域を含む。密封領域の底部端６７は、第一の埋め込みボイド６６ａの上に先端を形成する。図示された実施形態においては、第一の間隙６０を部分的に充填することは、間隙密封誘電体４８ａで、隣接するメモリセルピラーの対向する側壁のうちの、密封領域よりも下の部分を少なくとも被覆することを含み、ここで、間隙密封誘電体の厚さは、密封領域から遠ざかるにつれて連続的に減少する。
第一の間隙６０（図４Ｂ）を部分的に充填することと、第一の埋め込みボイド６６ａを形成することは、適切な誘電体堆積プロセスを用いて実施されることができることが理解されるだろう。適切な堆積プロセスの１つは、間隙内のピラーの側壁上の堆積が制御されることができる、非コンフォーマルな堆積技術とすることができ、結果として生じるボイドは、上述されたように所望の形状と位置とを有するようにする。一般的に、間隙密封誘電体が、底部充填速度と比較すると相対的に速い速度で、隣接するピラーの側壁に堆積されるときに、埋め込みボイドは間隙内に形成され、こうすることで、間隙開口が締まるのが、その締まるポイントよりも下方の間隙が間隙密封誘電体で充填され得る前になる。したがって、埋め込みボイドを形成するために適した技術は、相対的に無方向性に堆積表面に反応物質が到達するものであってもよく、間隙の側壁への堆積が、具体的にはメモリセルライン積層体の上部端の角近くでの堆積が、間隙の底部充填速度と比較すると相対的に速い速度で生じて、間隙が完全に充填されるのが妨げられるようにする。適切な堆積技術は、他の技術の中でもとりわけ、物理蒸着（ＰＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、準大気圧（ｓｕｂ−ａｔｍｏｓｐｈｅｒｉｃ）化学蒸着（ＳＡＣＶＤ）、プラズマ増強化学蒸着（ＰＥＣＶＤ）および原子層堆積（ＡＬＤ）を含むことができる。前駆体流速、圧力、温度などのパラメータを、所望のレベルの非コンフォーマリティを得るために調整されることができることを当業者は理解するだろう。
第一の間隙６０を部分的に充填することは、適切な材料または適切な材料の組み合わせを用いて実施されることができることがさらに理解されるだろう。例えば、ある状況下（例えば、図３Ｃ）において、シリコン窒化物は、占めるスペースの量が最大となる埋め込みボイドを形成し、かつ／または、ピラー側壁のうち密封領域の下の部分での堆積量を最小化するための有効な間隙密封誘電体として堆積されることができ、それによって、上述されたように、隣接するメモリピラー間の熱伝達を最小化することを、本発明者は見出した。しかしながら、他の状況下では、ピラー側壁のうち密封領域よりも下の部分での堆積面積および／または堆積の厚さを増加させることが望ましいことがある。例えば、このような範囲を有することは、１つのメモリピラーの様々な層の間での、幾つかの素子の相互拡散を抑制するために有益であり得る。シリコン窒化物が、上述されたように、ストレージ素子とセレクタ素子との間のメモリセルの様々な構成要素の相互拡散を抑制するのにも有効であることを、本発明者は見出した。さらには、シリコン窒化物は、メモリセルの様々な素子の意図されない酸化を回避することができる。この点では、図２Ａ−図２Ｃに類似の構成内で間隙密封誘電体と、拡散バリア材料との双方として効率的に機能するように、単一の材料として、相対的に非コンフォーマルなシリコン窒化物を用いることが望ましいことがある。しかしながら、ある配置においては、図３Ａに類似の構造においては、拡散バリア材料としてピラー側壁を裏打ちするために薄い（２ｎｍ−５ｎｍ）ライナー誘電体を形成するために薄いコンフォーマルなシリコン窒化物を用い、間隙密封誘電体として非コンフォーマルなシリコン酸化物をその後堆積することが、有益であることがある。さらに他の状況においては、間隙密封誘電体として機能するようにシリコン窒化物またはシリコン酸化物を用い、別のシリコン酸化物を用いることが望ましいことがあり、これは、図３Ｂと類似の構造において間隙充填誘電体として、より高いスループットまたはより高い間隙充填性能を有することができる。
図４Ｅおよび図４Ｆの中間アレイ構造１００ｃを参照すると、メモリアレイを製造する方法は、図４Ｃおよび図４Ｄの中間アレイ構造１００ｂの表面を平坦化することをさらに含み、中間アレイ構造１００ｂの表面は、間隙密封誘電体４８ａの起伏のある表面を含むことができ、間隙密封誘電体４８ａは、隣接するメモリセルライン間の第一の間隙６０を部分的に充填し、また、アレイ間の間隙を充填する上部間隙充填誘電体も含むこともある。平坦化は、間隙密封誘電体４８ａを研磨するために、例えば、化学機械研磨（ＣＭＰ）プロセスを用いることと、上部電極線３２ａ上で止めることとで達成されることができ、それによって、平坦化されたそれぞれの間隙密封誘電体層４８ｂを間に挟んだ上部電極線３２ｂの交互の表面を含む実質的に平坦な表面を露出する。望ましい実施形態においては、埋め込みボイド６６ｂは、ｘ方向に延びる埋め込みチャネルを形成し、メモリセル材料ラインの全長を通して埋め込まれたままであることが理解されるだろう。埋め込みボイド６６ｂを埋め込まれたまま維持することは、例えば、ボイド空洞が汚染物質を捕捉することを防ぐうえで有利なことがある。したがって、図示された実施形態においては、ＣＭＰプロセスにより、ｙ方向に交互の上部電極線３２ｂと間隙密封誘電体層４８ｂとの露出表面を有する平坦化された表面を形成する。
別々のライナー誘電体が図３Ａを参照して記述されたように形成される実施形態においては、ＣＭＰ後に露出された表面は、ライナー誘電体の上部端を含むことが理解されるだろう。さらには、間隙充填誘電体で充填された別々の絶縁領域が、図３Ｂを参照して記述されたように形成される実施形態においては、ＣＭＰ後に露出された表面は、間隙充填誘電体を含む。
図４Ｇおよび図４Ｈの中間アレイ構造１００ｄを参照すると、メモリアレイを製造する方法は、ｙ方向に延びる複数の上部導線２０を形成するために、実質的に平坦な表面上に上部導電性材料を堆積することと、第二のリソグラフィーマスクを用いてサブトラクティブパターン化することと、をさらに含む。上部導線２０の形成後には、メモリセルピラーが形成され、これは、幾つかの実施形態においては、上部導線２０間に露出された領域からメモリセルライン積層体の材料を、例えばエッチングすることによって除去するために、ハードマスクとして上部導線２０を用いることによって実施されることができる。図示された実施形態においては、エッチングは、下部電極線４０で停止し、結果として生じる各メモリセルピラーが上部電極３２、ストレージ素子３４、中間電極３６およびセレクタ素子３８を含むようにし、下部電極線４０は下部導線２２と同一の広がりを有するままであるようにする。しかしながら、エッチングは、他の層、例えば、セレクタ材料３８で停止することができ、セレクタ材料も、下部導線２２および下部電極線４０と同一の広がりを有するままになることが理解されるだろう。結果として生じる中間アレイ構造は、上部導線２０と下部導線２２との各交点で形成されるメモリセルピラーを有し、ｙ方向に隣接するメモリセルピラーの各対は、埋め込みボイド６６ｃを含むピラーの部分的に充填された間隙によって分離され、ｘ方向に隣接するメモリセルピラーの各対は、第二の間隙５０によって分離される。
図４Ｉおよび図４Ｊの中間アレイ構造１００を参照すると、メモリアレイを製造する方法は、複数のメモリセルピラーを形成した後、第二の埋め込みボイド６２を形成するために、間隙密封誘電体５４で第二の間隙５０（図４Ｇ）を部分的に充填することをさらに含む。図４Ｃおよび図４Ｄを参照して上述された第一の間隙６０を部分的に充填するのと同様に、第二の間隙５０を部分的に充填することは、間隙密封誘電体５４で充填された密封領域を、埋め込みボイド６２の上方に形成することと、間隙密封誘電体５４で、隣接するメモリセルピラーの対向する側壁のうちの、密封領域よりもの下の部分を少なくとも覆うこととを含む。第二の間隙５０を部分的に充填するために用いられる材料および堆積プロセスは、図４Ｃおよび図４Ｄを参照して上述されたものと実質的に同様とすることができる。その後、メモリアレイを製造する方法は、例えば、化学機械研磨（ＣＭＰ）プロセスを用いて、図４Ｉおよび図４Ｊの中間アレイ構造１００の表面を平坦化すること（図示せず）と、上部導線２０で停止することとを含んでもよく、それによって、間隙密封誘電体５４で充填された密封領域を間に挟んだ上部導線２０の交互の表面を含む実質的に平坦な表面を露出する。
図４Ｃおよび図４Ｄを参照して上述された第一の間隙６０を部分的に充填するのとは対照的に、図４Ｉおよび図４Ｊにおいては、第二の間隙５０を部分的に充填することは、上部電極３２の上部表面の上方に延びることができる第二の埋め込みボイド６２を形成することができることが理解されるだろう。換言すると、図４Ｉにおける密封領域の底部端６３は、上部導線２０の上部表面の下方であればどの垂直位置に延びてもよい。これは、上述されたように、その後のＣＭＰプロセス（図示せず）において、間隙密封誘電体５４が上部導線２０の上部表面に対して平坦化されることができ、上部電極３２の上部表面の上に埋め込みボイド延ばすことが、その後のプロセスに対して、埋め込みボイド６２の空洞を露出させないからである。
埋め込みボイド６２（図４Ｉ）は、ｙ方向においてメモリアレイの長さ（上部導電線２０の長さに等しくてもよい）のかなりの部分、またはその全体を通して延びることがあり、埋め込みボイド６６（図４Ｊ）は、ｘ方向においてメモリアレイの長さ（下部導電２２の長さに等しくてもよい）のかなりの部分、またはその全体を通して延びることがあるが、埋め込みボイド６２および６６は、メモリアレイの側方向の端部で蓋をされたままであり得ることが理解されるだろう。その端部は、例えば、埋め込みボイド６２（６６）の端部がｙ方向（ｘ方向）において締まるように、十分な厚さで間隙密封誘電体４８（５４）を堆積することによって、蓋をされた状態にすることができる。十分な間隙密封誘電体４８（５４）を堆積し、こうすることで、間隙６２（６６）のうち、アレイの端部にｘ（ｙ）方向で隣接する領域が、底部から充填され端部６７（６３）に達するか、またはそれを超える垂直高さレベルに達するようにすることで、端部に蓋をされた状態にすることもできる。さらに他の例においては、十分な量の間隙密封誘電体は、２以上の堆積ステップで堆積されることができる。他の誘電体層堆積が、ボイド６２、６６の側方向端も密封することができる。結果として、埋め込みボイド６２および６６の空洞は、埋め込みボイド６２および６６の形成後のプロセスに晒されないままである。
図４Ｉおよび図４Ｊを再度参照すると、ライナー誘電体は、図３Ａおよび図４Ｃ／４Ｄを参照して上述されたのと同様に、第二の間隙５０を部分的に充填する前に形成されることもできることがさらに理解されるだろう。さらには、図３Ｂおよび図４Ｃ／４Ｄを参照して上述されたのと同様に、追加の絶縁領域が形成されることができる。さらに、ピラーの側壁の少なくともいくらかの部分は、図３Ｃおよび図４Ｃ／４Ｄを参照して上述されたように、間隙密封誘電体５４で被覆されないままであってもよい。
本発明は特定の実施形態について記述されてきたが、本明細書で説明された特徴および利点のうちの全てを提供はしない実施形態を含む、当業者に明らかな他の実施形態もまた、本発明の範囲内にある。さらに、上述された様々な実施形態は、さらなる実施形態を提供するために組み合わせられることができる。さらに、一実施形態の文脈で示された特定の特徴は、同様に他の実施形態に組み込まれることができる。したがって、本発明の範囲は、添付の請求項に対する参照によってのみ定義される。

Claims (24)

  1. 複数の可変抵抗メモリセルピラーを含むメモリデバイスであって、
    隣接するメモリセルピラーは、埋め込みボイドを含む部分的に充填された間隙によって分離され、
    前記隣接するメモリセルピラーは、前記埋め込みボイドを少なくとも部分的に間に挟んだストレージ材料素子を含み、
    前記間隙は、第一の方向に延びる第一の間隙密封誘電体と、前記第一の方向に垂直な第二の方向に延びる、前記第一の間隙密封誘電体とは異なる第二の間隙密封誘電体とを含み、前記第一の間隙密封誘電体は、前記第二の間隙密封誘電体の第二の材料とは異なる第一の材料を含む、メモリデバイス。
  2. 前記ストレージ材料素子のうちの少なくとも１つは相変化材料を含む、請求項１に記載のメモリデバイス。
  3. 前記第一及び第二の間隙密封誘電体のうちの少なくとも一方は、前記隣接するメモリセルピラーの対向する側壁のうちの、密封領域よりも下の少なくとも一部分を被覆する、請求項１に記載のメモリデバイス。
  4. 前記対向する側壁のうちの前記密封領域よりも下を被覆する前記第一及び第二の間隙密封誘電体のうちの前記少なくとも一方の厚さは、前記密封領域から遠ざかるにつれて連続的に減少する、請求項３に記載のメモリデバイス。
  5. 前記第一及び第二の間隙密封誘電体のうちの前記少なくとも一方は、前記隣接するメモリセルピラーの前記対向する側壁のうちの、前記密封領域よりも下の少なくとも一部分を被覆しない、請求項３に記載のメモリデバイス。
  6. 前記第一及び第二の間隙密封誘電体のうちの前記少なくとも一方は、シリコン窒化物を含む、請求項３に記載のメモリデバイス。
  7. 前記間隙は、密封領域の上方に絶縁間隙をさらに含み、前記絶縁間隙は、前記第一及び第二の間隙密封誘電体のうちの少なくとも一方の材料とは異なる材料を含む間隙密封誘電体で充填される、請求項１に記載のメモリデバイス。
  8. 前記隣接するメモリセルピラーの対向する側壁は、前記対向する側壁と接触するライナー誘電体材料で裏打ちされる、請求項１に記載のメモリデバイス。
  9. 複数のメモリセル積層体を含むメモリデバイスであって、
    各メモリセル積層体は、相変化材料を含むストレージ素子を含み、隣接するメモリセル積層体は、閉じ込められたボイドを含む間隙によって分離され、
    密封領域が、前記閉じ込められたボイドの上方の前記間隙中に形成され、且つ、間隙密封誘電体で充填され、
    前記メモリセル積層体の各々は、前記閉じ込められたボイドにより囲まれ、第一の横方向に延びる前記閉じ込められたボイドの高さは、前記第一の横方向とは異なる第二の横方向に延びる前記閉じ込められたボイドの高さとは異なる、メモリデバイス。
  10. 各メモリセル積層体は、上部アクティブ素子および下部アクティブ素子を含み、前記上部アクティブ素子および前記下部アクティブ素子のうちの一方は前記ストレージ素子を含み、前記上部アクティブ素子および前記下部アクティブ素子のうちの他方はセレクタ素子を含む、請求項９に記載のメモリデバイス。
  11. 前記上部アクティブ素子は、前記ストレージ素子を含み、隣接するメモリセル積層体の前記上部アクティブ素子は、前記閉じ込められたボイドを少なくとも部分的に間に挟む、請求項１０に記載のメモリデバイス。
  12. 前記隣接するメモリセル積層体の前記下部アクティブ素子は、前記閉じ込められたボイドを少なくとも部分的に間に挟む、請求項１０に記載のメモリデバイス。
  13. 各メモリセル積層体は、前記上部アクティブ素子上に形成された上部電極をさらに含み、前記閉じ込められたボイドは、前記上部電極の上部表面よりも上には延びない、請求項１０に記載のメモリデバイス。
  14. 各メモリセル積層体は、上部導線と、交差する下部導線との間に形成され、各メモリセル積層体は、前記上部アクティブ素子上に形成された上部電極をさらに含み、前記閉じ込められたボイドは、前記上部導線の上部表面よりも上には延びない、請求項１０に記載のメモリデバイス。
  15. メモリデバイスを形成する方法であって、
    複数の可変抵抗メモリセルピラーを形成することであって、各メモリセルピラーはストレージ素子を含む、ことと、
    少なくとも二つの隣接するメモリセルピラーの間の間隙を、前記間隙内の第一の方向に延びる第一の間隙密封誘電体と、前記第一の方向に垂直な前記間隙内の第二の方向に延びる、前記第一の間隙密封誘電体とは異なる第二の間隙密封誘電体とで部分的に充填することによって、前記複数のメモリセルピラーのうちの少なくとも二つの隣接するメモリセルピラーのストレージ材料素子の間に挟まれる埋め込みボイドを形成することであって、前記第一の間隙密封誘電体は、前記第二の間隙密封誘電体の第二の材料とは異なる第一の材料を含む、ことと、
    を含み、
    前記埋め込みボイドは、前記第一の方向において前記少なくとも二つの隣接するメモリセルピラーの高さにわたって広がり、前記第二の方向において前記少なくとも二つの隣接するメモリセルピラーの前記高さにわたって部分的に広がる、方法。
  16. 前記複数のメモリセルピラーを形成することは、
    前記第一の方向に延びる複数のメモリセルライン積層体を形成することであって、各メモリセルライン積層体はストレージ材料線を含む、ことと、
    前記複数のメモリセルピラーを形成するために、前記第一の方向において前記複数のメモリセルライン積層体を分離することと、
    を含む、請求項１５に記載の方法。
  17. 前記埋め込みボイドを形成することは、
    前記複数のメモリセルライン積層体を形成した後、前記第一の方向に延びる連続する埋め込みボイドを形成する、前記埋め込みボイドを形成するために、前記第一及び第二の間隙密封誘電体のうちの少なくとも一方で、隣接するメモリセルライン積層体間の前記間隙を部分的に充填することを含む、請求項１６に記載の方法。
  18. 前記複数のメモリセルピラーを形成することは、相変化材料を含むように前記ストレージ材料素子を形成することを含む、請求項１５に記載の方法。
  19. 前記埋め込みボイドを形成することは、前記埋め込みボイドの上の前記間隙内に密封領域を形成することと、前記第一及び第二の間隙密封誘電体のうちの少なくとも一方で前記密封領域を充填することとを含む、請求項１５に記載の方法。
  20. 部分的に充填することは、前記第一及び第二の間隙密封誘電体のうちの少なくとも一方で、前記複数のメモリセルピラーのうちの前記少なくとも二つの隣接するメモリセルピラーの対向する側壁の、密封領域よりも下の少なくとも一部分を被覆することを含む、請求項１５に記載の方法。
  21. 部分的に充填することは、前記第一及び第二の間隙密封誘電体のうちの少なくとも一方で、前記複数のメモリセルピラーのうちの前記少なくとも二つの隣接するメモリセルピラーの対向する側壁の、密封領域よりも下の少なくとも一部分を被覆しないことを含む、請求項１８に記載の方法。
  22. 前記間隙を部分的に充填することは、シリコン窒化物で部分的に充填することを含む、請求項１５に記載の方法。
  23. 密封領域の上方に絶縁領域を形成することと、前記第一及び第二の間隙密封誘電体のうちの少なくとも一方の材料とは異なる材料を含む間隙密封誘電体で前記絶縁領域を充填することとをさらに含む、請求項１５に記載の方法。
  24. 前記埋め込みボイドを形成する前に、隣接するメモリセルピラーの対向する側壁をライナー誘電体材料で裏打ちすることをさらに含む、請求項１５に記載の方法。
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