TW201633527A - 交叉點記憶體及其製造方法 - Google Patents

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Abstract

一種交叉點記憶體陣列包含複數個可變電阻記憶體單元柱。毗鄰記憶體單元柱由包含一埋入式空隙之一經部分填充間隙隔開。另外，毗鄰記憶體單元柱包含由該埋入式空隙至少部分插置之儲存材料元件。

Description

交叉點記憶體及其製造方法
所揭示技術一般而言係關於積體電路裝置，且特定而言係關於交叉點記憶體陣列及其製造方法。
某些記憶體裝置包含可變電阻記憶體單元，該等可變電阻記憶體單元可直接或間接回應於一電信號(諸如一電壓或一電流脈衝)而在高電阻狀態與低電阻狀態之間切換。在切換一目標可變電阻記憶體單元時，可干擾鄰近單元。此干擾可在記憶體單元在尺寸上進行縮放時由於毗鄰記憶體單元之間的增加之接近度而變得較顯著。因此，需要在切換記憶體裝置(諸如可變電阻記憶體裝置)中之一目標記憶體單元同時減少鄰近記憶體單元之干擾。
10‧‧‧先前技術交叉點記憶體陣列
18‧‧‧基板
20‧‧‧上部導電線/導電線
22‧‧‧下部導電線/導電線
30‧‧‧記憶體單元/記憶體柱
32‧‧‧上部電極/電極/頂部電極
32a‧‧‧上部電極線
32b‧‧‧上部電極線
34‧‧‧第二作用元件/儲存元件/儲存材料元件
34a‧‧‧第二作用元件線
36‧‧‧中部電極/電極
36a‧‧‧中部電極線
38‧‧‧第一作用元件/選擇器元件/目標選擇器元件/選擇器材料
38a‧‧‧第一作用元件線
40‧‧‧下部電極/電極/下部電極線
40a‧‧‧下部電極線
42‧‧‧間隙/經部分填充間隙
44‧‧‧間隙/經部分填充間隙
46‧‧‧第一內襯材料
48‧‧‧第二隔離材料/間隙密封介電質/間隙密封介電質層/間隙密封介電質材料
48a‧‧‧間隙密封介電質
48b‧‧‧經平坦化間隙密封介電質層/間隙密封介電質層
50‧‧‧第一隔離材料/第二間隙
52‧‧‧第二內襯材料/內襯介電質
54‧‧‧間隙密封介電質/間隙密封介電質層/間隙密封介電質材料
60‧‧‧第一間隙
62‧‧‧埋入式空隙/空隙/第二埋入式空隙
63‧‧‧底部端/底部/下部端/端
66‧‧‧埋入式空隙/空隙
66a‧‧‧第一埋入式空隙/空隙/埋入式空隙
66b‧‧‧埋入式空隙/空隙
66c‧‧‧埋入式空隙
67‧‧‧底部端/端
67a‧‧‧底部端
67b‧‧‧底部端
84‧‧‧隔離區域
100‧‧‧交叉點記憶體陣列/交叉點陣列/中間陣列結構
100a‧‧‧中間陣列結構/中間結構
100b‧‧‧中間陣列結構
100c‧‧‧中間陣列結構
100d‧‧‧中間陣列結構
110‧‧‧交叉點記憶體陣列/記憶體陣列
120‧‧‧交叉點記憶體陣列/記憶體陣列
130‧‧‧交叉點記憶體陣列/記憶體陣列
144a‧‧‧間隙
144b‧‧‧間隙
144c‧‧‧間隙
148a‧‧‧間隙密封介電質/間隙密封介電質層
148b‧‧‧間隙密封介電質
148c‧‧‧間隙密封介電質
166a‧‧‧埋入式空隙
166b‧‧‧第一埋入式空隙/埋入式空隙
166c‧‧‧埋入式空隙
在說明書之結束部分中特別指出所主張之標的物。然而，可藉由在藉助隨附圖式進行閱讀之情況下參考以下詳細說明而較佳理解所主張之標的物之特定目標、特徵及/或優點，在隨附圖式中：圖1A係根據先前技術之在平行於一下部導電線之一第一方向上獲得之包含相變材料之一記憶體陣列之一示意性垂直剖面。
圖1B係根據先前技術之在垂直於第一方向且平行於一上部導電線之一第二方向上獲得之圖1A之記憶體陣列之一示意性垂直剖面。
圖2A係根據一實施例之在平行於一下部導電線之一第一方向上獲得之包含相變材料之一記憶體陣列之一示意性垂直剖面。
圖2B係在垂直於第一方向且平行於一上部導電線之一第二方向上獲得之圖2A之記憶體陣列之一示意性垂直剖面。
圖2C係在垂直於第一及第二方向且平行於下伏基板表面之一第三方向上獲得之圖2A及圖2B之記憶體陣列之一示意性水平剖面。
圖3A至圖3C係根據各種實施例之類似於圖2B而在平行於上部導電線之一第一方向上獲得之包含相變材料之記憶體陣列之示意性垂直剖面。
圖4A、圖4C、圖4E、圖4G及圖4I係根據某些實施例之在平行於一下部導電線之一第一方向上獲得之包含在各種製造階段處之相變材料之一記憶體陣列之中間結構的示意性垂直剖面。
圖4B、圖4D、圖4F、圖4H及圖4J係根據某些實施例之在垂直於第一方向且平行於一上部導電線之一第二方向上獲得之分別對應於圖4A、圖4C、圖4E、圖4G及圖4I之中間結構的示意性垂直剖面。
圖式中之特徵未必按比例繪製且可自所圖解說明處在不同方向上延伸。儘管將各種軸及方向圖解說明為促進本文中之論述且展示根據特定實施例之不同部分之相對定向，但將瞭解，該等特徵可在不同方向上延伸。
某些記憶體裝置包含記憶體單元，該等記憶體單元可直接或間接回應於一電信號(諸如一電壓或一電流脈衝)而在高電阻狀態與低電阻狀態之間切換。此等記憶體單元有時稱作可變電阻記憶體單元。在某些可變電阻改變記憶體單元中，在寫入存取操作期間之電阻之改變可至少部分地與由電信號產生之熱相關聯。如本文中所使用，一寫入存取操作可為一程式或一抹除操作。針對一可變電阻記憶體單元，一 程式操作亦可稱為一重設操作，該重設操作可將記憶體單元之電阻狀態自一相對低電阻狀態改變至一相對高電阻狀態。類似地，一抹除操作(其針對一可變電阻記憶體亦可稱為一設定操作)可將記憶體單元之電阻狀態自一相對高電阻狀態改變至一相對低電阻狀態。將理解，對於係指用於對可變電阻記憶體單元施加不同記憶體狀態之寫入操作，以上術語為任意的但習用的。
一個類別之可變電阻記憶體單元係相變記憶體單元。儘管在切換期間產生之熱可與切換一目標相變記憶體單元相關聯，但該熱可有時誘發對鄰近單元之不利效應，該等不利效應可稱為熱干擾。可繼而導致電阻之非期望改變及/或鄰近記憶體單元之非期望切換之熱干擾通常在記憶體單元在尺寸上進行縮放時由於毗鄰記憶體單元之間的增加之接近度而變得較顯著。因此，需要減少在寫入操作期間之熱對可變電阻記憶體裝置中之鄰近記憶體單元之不利效應。
在某些記憶體技術中，將可變電阻記憶體單元配置於一交叉點陣列組態中。一般而言，一交叉點記憶體陣列係指具有安置且電連接於一第一組導電線(例如，字線)與和第一組導電線重疊並交叉之一第二組導電線(例如，數位線)之間的相交點處之記憶體元件之一記憶體陣列。交叉點記憶體陣列之可變電阻材料(例如，相變材料)之電阻可藉由透過連接至可變電阻材料之第一及第二導電線提供之電信號而改變。
圖1A及圖1B圖解說明分別在一y方向上及一x方向上觀看之具有一基板18及形成於其上之複數個記憶體單元30之一先前技術交叉點記憶體陣列10之一實例。參考圖1A及圖1B，記憶體單元30中之每一者係配置於在y方向上延伸之一上部導電線20與在x方向上延伸之一下部導電線22之間的一堆疊式組態中之一可變電阻記憶體單元(例如，一相變記憶體單元)。上部導電線20及下部導電線22係經組態以在記憶 體單元30與周邊電路(諸如驅動器電路及感測電路(未展示))之間攜載電信號(諸如，舉例而言，一電壓或一電流脈衝)之導體。每一記憶體單元30包含一第一作用元件38(例如，一選擇器元件)及一第二作用元件34(例如，一儲存元件)，且在所圖解說明實施例中，此等元件由一中部電極36隔開。所圖解說明記憶體單元30另外包含在第一作用元件38與下部導電線22之間的一下部電極40及在上部導電線20與第二作用元件34之間的一上部電極32。
參考圖1A，用一第一內襯材料46給每一上部導電線20及每一記憶體單元30之相對側壁(在x方向上)加襯，且用一第一隔離材料50填充毗鄰上部導電線20及毗鄰記憶體單元30之間的空間。參考圖1B，用一第二內襯材料52給每一下部導電線22及每一記憶體單元30之相對側壁(在y方向上)加襯，且用一第二隔離材料48填充毗鄰下部導電線22之間的空間及毗鄰記憶體單元30之間的空間。
在記憶體單元30係相變記憶體單元之情況下，可將一經存取記憶體單元之第一作用元件38及/或第二作用元件34之溫度實質上升高於室溫以上。經存取以用於寫入之目標記憶體單元之加熱(其峰值溫度可達到數百度)可由於熱擴散而對鄰近單元具有有害效應。舉例而言，鄰近記憶體單元之經增加溫度可導致資料保持之降級及對鄰近記憶體單元之干擾。
在下文中，揭示關於記憶體裝置及形成記憶體裝置之方法之各種實施例，其可有利地包含插置於毗鄰記憶體單元之間的埋入式空隙。發明人已發現與其中毗鄰記憶體單元由介電質區域而非空隙插置之其他組態相比，各種實施例實質上減少自一個記憶體單元至記憶體單元之周圍區域之熱轉移。在不受任何理論約束之情況下，由空隙插置之記憶體單元之間的熱轉移之減少可歸因於空隙之與可插置毗鄰記憶體單元之其他材料(諸如，舉例而言，氧化矽或氮化矽)相比之較低 導熱率。
如本文中所使用，術語「空隙」表徵其體積未填充有凝聚物質(諸如一液體、一結晶固體或一非晶固體)之一經封圍區域。舉例而言，可在已使用(舉例而言)一沈積技術(諸如化學沈積或物理汽相沈積)將一間隙或一空間之一開口密封、埋入、封圍或以其他方式使其變得不可接達以用於進一步填充時形成一空隙。舉例而言，在將一材料沈積至具有形成於其中之一間隙或一空間之一結構上時，該材料可形成於該間隙之相對側壁之上部側壁上。當形成於相對側壁上之材料在填充一密封區域下方之體積之前彼此接觸以形成該密封區域時，可在該密封區域下面形成一埋入式空隙。此一空隙可已在其中陷獲氣態種類(諸如空氣)或一先前程序期間之一氣體種類。此等空隙在半導體領域中有時稱為「空氣間隙」，但其可替代地填充有在處理期間所採用之一惰性氣體環境(例如，N2、H2或Ar)。
圖2A、圖2B及圖2C係根據某些實施例之分別在一y方向上、一x方向上及一z方向上觀看之具有複數個記憶體單元30之一交叉點記憶體陣列100之剖面繪示。參考圖2A及圖2B，記憶體單元30中之每一者係形成為在一相對窄堆疊式組態中具有複數個記憶體單元元件之一記憶體單元柱之一可變電阻記憶體單元(例如，一相變記憶體單元)。在所圖解說明實施例中，每一記憶體單元30形成為安置於一下部導電線22與一上部導電線20之間的一相交點處之一記憶體單元柱。每一記憶體單元30包括安置於下部導電線22上方之一第一作用元件38及安置於第一作用元件38上方之一第二作用元件34。第一作用元件38及第二作用元件34中之一者包括一儲存材料且第一作用材料及第二作用材料中之另一者包括一選擇器材料。在其中記憶體單元30係一相變記憶體單元之實施例中，第一作用元件38及第二作用元件34中之至少一者可包含經組態以經由在一存取操作(諸如一寫入存取操作)期間施加於下部 導電線22中之一者與上部導電線20中之一者之間的一電脈衝在結晶相與非晶相之間切換之一硫族化物材料。
記憶體單元30可另外包含以下各項中之一或多者：插置於下部導電線22與第一作用元件38之間的一下部電極40、插置於第一作用元件38與第二作用元件34之間的一中部電極36及插置於上部導電線20與第二作用元件34之間的一上部電極32。在圖2A中之所圖解說明實施例中，下部電極40形成與下部導電線22共同延伸之一線。然而，在某些其他實施例中，亦可將下部電極40以類似於中部電極36及上部電極32之一方式沿著x方向隔開為一離散柱組件。另外，儘管在所圖解說明實施例中，上部電極32如圖2B中所圖解說明沿著y方向隔開，但在某些其他實施例中，上部電極32可與上部導電線20共同延伸。當被包含時，電極40、36及32中之一或多者可包含一材料(諸如碳)，該材料可同時用作可提供毗鄰材料之間的相對低接觸電阻之一電極材料以及抵抗互混(例如，金屬線與硫族化物元素之間或不同組合物之硫族化物元素之間)之一擴散障壁。因此，在所圖解說明實施例中，一記憶體單元30包含下部電極40、第一作用元件38、中部電極36、第二作用元件34及上部電極32。在所圖解說明實施例中，記憶體單元30在交叉之導電線20與導電線22之間形成一離散柱，惟連續下部電極40除外。
參考圖2A，毗鄰記憶體單元30在x方向上由用一間隙密封介電質54部分填充且包含一埋入式空隙62之一間隙42隔開。經部分填充間隙42包含用間隙密封介電質54填充之在埋入式空隙62上方之一密封區域。該密封區域可由形成於毗鄰記憶體單元30之相對側壁之上部部分上、彼此鄰接使得埋入式空隙62被封圍之間隙密封介電質54形成。僅出於圖解說明目的，在圖2A中，密封區域之對應於埋入式空隙之頂部拐角之底部端63以一垂直位準靠近上部電極32與第二作用元件34(其可為記憶體單元之一儲存材料元件)之間的介面而形成。然而，在 其他實施例中，密封區域之底部可在上部導電線20之上部表面與下部電極40之上部表面之間的任何垂直位置處形成，如將依據下文參考圖4A至圖4J闡述之製造程序之實施例較佳地理解。
在圖2A中之所圖解說明實施例中，埋入式空隙62自密封區域之底部端63垂直延伸至下部導電線22之上部表面或形成於其上方之任何層(諸如下部電極40)或者如所圖解說明延伸至形成於下部導電線22上之任何間隙密封介電質54之上部表面。間隙密封介電質54在密封區域之底部端63下方隔開成形成於毗鄰記憶體單元柱之相對側壁上的間隙密封介電質層。間隙密封介電質層向下延伸以至少部分地覆蓋在密封區域下方的毗鄰記憶體單元柱之相對側壁之其餘部分。在所圖解說明實施例中，間隙密封介電質層之厚度遠離密封區域之底部端63而連續減小。
將瞭解，可基於數個因素(包含可有時具有競爭性需要之熱轉移考量及程序整合考量)而選擇埋入式空隙62之位置、形狀及大小。一方面，在操作期間，記憶體單元30可由於焦耳(Joule)加熱而在若干個不同材料及/或介面中之任一者處產生熱。可藉由控制目標單元30之熱起源區域與之鄰近記憶體單元30之熱接收區域之間的埋入式空隙62之位置、形狀及大小而使所產生熱之自一目標或經存取記憶體單元30至一鄰近記憶體單元30之轉移最小化。發明人已發現，具有空隙62可減少單元之間的導熱率多達10倍至1000倍。在不受任何理論約束之情況下，可基於可填充埋入空隙62之氣體(諸如空氣)之典型導熱率(其可低至0.02W/(mK))來理解此一減少。相比而言，可以其他方式填充毗鄰記憶體單元之間的間隙之諸如氧化矽及氮化矽之材料之典型導熱率可分別高達1.4W/(mK)及29W/(mK)。因此，出於熱轉移考量，毗鄰記憶體單元30之間的由埋入式空隙62佔據之體積量越大，單元之間的熱絕緣越大。
另一方面，在製造期間，將埋入式空隙62曝露於後續程序可為不合意的。舉例而言，未埋入於足夠深度處之一埋入式空隙62可導致在一後續程序期間之埋入式空隙62之開口，此可導致空隙之腔曝露於不合意化學品及材料，該等化學品及材料可被陷獲及/或以其他方式導致記憶體單元柱之污染或交叉污染。因此，將瞭解，儘管自最小化毗鄰記憶體單元之間的熱轉移之觀點看，具有包含埋入式空隙62之位置、形狀及大小之一特定組合之一埋入式空隙62可為合意的，但自一程序整合之觀點看，具有埋入式空隙62之位置、形狀及大小之一不同組合可為合意的。有利地，根據本文中所揭示之各種實施例，可控制埋入式空隙62之位置、形狀及大小以平衡此等競爭性需要。
為圖解說明一個實例，參考圖2A之所圖解說明實施例，自一熱觀點看，埋入式空隙62有利地介入於毗鄰記憶體單元30之對應組件之間，諸如毗鄰儲存元件34之間及/或毗鄰選擇器元件38之間。在不受任何理論約束之情況下，當儲存元件34處於一高電阻狀態中時，可在儲存元件34之塊體內及/或其與毗鄰上部電極32及中部電極36之介面內產生一相對大量之熱。因此，所產生熱至鄰近儲存元件34及其周圍區域之轉移被插置於目標與鄰近儲存元件34之間的埋入式空隙62顯著阻礙。在其中由記憶體單元30之其他區域(諸如目標選擇器元件38或其介面)產生之熱促成對鄰近儲存元件34之干擾之其他實施例中，所產生熱之轉移可類似地被插置於目標選擇器元件38與鄰近儲存元件34之間的埋入式空隙62阻礙。一般而言，在諸多情況下，使在一目標儲存元件處產生之熱至鄰近儲存元件及/或其周圍區之轉移最小化可增加記憶體存取(例如，寫入存取)之總體能量效率。
自一程序整合觀點看，密封區域之底部63有利地定位於上部導電線20之下部表面下方，使得埋入式空隙62不被曝露且在一後續程序(諸如，舉例而言一化學機械拋光程序(CMP))中保持由密封區域埋 入。CMP程序可在形成上部導電線20之前曝露經部分填充間隙42之頂部表面。然而，此程序將不曝露埋入式空隙62。
圖2B係在x方向上觀看之圖2A之交叉點記憶體陣列100之一繪示。在圖2B中，毗鄰記憶體單元30在y方向上由用一間隙密封介電質48部分填充且包含一埋入式空隙66之一間隙44隔開。經部分填充間隙44包含由間隙密封介電質48形成之在埋入式空隙66上方之一密封區域，間隙密封介電質48形成於毗鄰記憶體單元30之相對側壁之上部部分上、彼此鄰接以填充密封區域。僅出於圖解說明目的，在圖2B中，密封區域之對應於埋入式空隙66之頂部拐角之底部端67以一垂直位準靠近上部電極32與儲存材料元件34之間的介面而形成。然而，在其他實施例中，密封區域之底部可在上部電極32之上部表面與基板18之上部表面之間的任何垂直位置處形成。
類似於上文關於圖2A所闡述之埋入式空隙62，圖2B之埋入式空隙66自密封區域之底部端67垂直延伸至基板18、至形成於其上之任何層或如所圖解說明至可形成於基板18上之任何間隙密封介電質48之上部表面。間隙密封介電質層48在密封區域之底部端67下方隔開成形成於相對側壁上、至少部分覆蓋毗鄰記憶體單元30之相對側壁之其餘部分的間隙密封介電質層。在所圖解說明實施例中，形成於相對側壁上之間隙密封介電質層之厚度遠離密封區域而連續減小。
出於如上文關於圖2A所闡述之類似原因，可基於數個因素(包含熱轉移考量及程序整合考量)而選擇圖2B之埋入式空隙66之位置、形狀及大小。特定而言，參考圖2B，自一熱觀點看，埋入式空隙66有利地至少部分介入於毗鄰記憶體單元30之對應特徵之間，諸如毗鄰儲存元件34之間及/或毗鄰選擇器元件38之間。另外，自一程序整合觀點看，密封區域之底部端67有利地定位於上部導電線20之下部表面下方或在所圖解說明實施例中定位於上部電極32下方，使得埋入式空隙 62在形成上部導電線20之前保持由密封區域埋入。舉例而言，間隙密封介電質48可在形成導電線20之前被化學機械拋光。然而，此程序將已保持埋入式空隙66埋入。
圖2C圖解說明在z方向上觀看之一交叉點記憶體陣列110。特定而言，圖2C表示在平行於基板18之主要表面之一平面中獲得之圖2A及圖2B之交叉點陣列100之一剖面。在圖2C中，將記憶體單元30之一陣列配置為在x方向上對準之複數個記憶體單元柱列及在y方向上對準之複數個記憶體單元柱行。來自毗鄰行之每一對x毗鄰柱由用間隙密封介電質層54部分填充之一間隙42插置。間隙密封介電質層54繼而垂直(亦即，在z方向上)密封間隙42以形成埋入式空隙62，如上文關於圖2A中之密封區域之底部端63處之空隙尖端所闡述。在某些實施例中，埋入式空隙62形成在間隙42內、在y方向上延伸之一連續通道。將瞭解，取決於圖2A之交叉點記憶體陣列100之所獲得剖面之垂直位置，埋入式空隙62之寬度及間隙密封介電質層54之厚度可變化，如上文關於圖2A所闡述。以一類似方式，來自毗鄰列之每一對y毗鄰柱由用間隙密封介電質層48部分填充之一間隙44插置。間隙密封介電質層48繼而垂直密封間隙44以形成埋入式空隙66，如上文關於圖2B中之密封區域之底部端67處之空隙尖端所闡述。類似於埋入式空隙62，埋入式空隙66形成在間隙44內、在x方向上連續延伸之一連續通道。亦將瞭解，取決於圖2B之交叉點記憶體陣列100之所獲得剖面之垂直位置，埋入式空隙66之寬度及間隙密封介電質48之厚度可變化，如上文關於圖2B所闡述。
在圖2C之所圖解說明實施例中，在y方向上延伸之埋入式空隙62及在x方向上延伸之埋入式空隙66彼此相交，使得該等埋入式空隙形成一連續埋入式空隙網路。在此等組態中，每一記憶體柱由一連續埋入式空隙環繞，使得記憶體單元30中之每一者之各種層彼此橫向隔 離。因此，在其中形成空隙62、66之垂直位準下、在全部方向上使毗鄰柱之間的直接熱連通最小化。
鑒於圖2C返回參考圖2A及圖2B，將瞭解，取決於底部端63(圖2A)及/或67(圖2B)之垂直位置，埋入式空隙62及/或66可部分橫跨或完全橫跨儲存元件34之垂直高度。在某些實施例中，底部端63及67兩者皆垂直定位於儲存元件34與中部電極36之間的介面上方，使得埋入式空隙62及66橫向環繞儲存元件34之垂直高度之部分。在其他實施例中，底部端63及67中之兩者皆垂直定位於儲存元件34與頂部電極32之間的介面上方，使得埋入式空隙62及66橫向環繞儲存元件34之整個垂直高度。在又其他實施例中，底部端63及67中之一者可垂直定位於儲存元件34與中部電極36之間的介面上方，而另一者垂直定位於儲存元件34與頂部電極32之間的介面上方，使得埋入式空隙62及66中之一者完全橫跨儲存元件34之垂直高度，而埋入式空隙62及66之另一者部分橫跨儲存元件34之垂直高度。
現在將根據各種實施例更詳細地闡述記憶體單元30之各種元件。參考圖2A至圖2C，在各種實施例中，間隙密封介電質層48及54可包含適於在處理期間保護記憶體單元30之側壁之各種部分同時使毗鄰記憶體單元30之間的熱連通最小化之一適合介電質材料。間隙密封介電質層48及54中之一者或兩者可包含氧化物或氮化物材料，諸如氧化矽(例如，SiO2)、氧化鋁(例如，Al2O3)及氮化矽(例如，Si3N4)以及其他。在某些實施例中，間隙密封介電質材料48及54包括不同材料。在某些其他實施例中，間隙密封介電質材料48及54包括相同材料。
上部導電線20及/或下部導電線22可包括一金屬。金屬之實例包含：元素金屬，諸如Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；導電金屬氮化物，諸如TiN、TaN、WN及TaCN；導電金屬矽化物，諸如矽化鉭、矽化鎢、矽化鎳、矽化鈷及矽化鈦； 以及導電金屬氧化物，諸如RuO2。
可為一儲存元件之第二作用元件34之實例包含一基於硫族化物之相變儲存元件、一電阻式隨機存取記憶體(RRAM)儲存元件(例如，NiO、HfO2、ZrO2、Cu2O、TaO2、Ta2O5、TiO2、SiO2、Al2O3)、一導電橋接隨機存取記憶體(CBRAM)儲存元件(例如，金屬摻雜硫族化物)及/或一自旋轉移力矩隨機存取記憶體(STT-RAM)儲存元件，以及其他類型之儲存元件。
可為一選擇器元件之第一作用元件38之實例包含一兩端子裝置(例如，一開關)，諸如一個二極體、一雙向臨限開關(OTS)、一穿隧接面或一混合離子電子傳導開關(MIEC)，以及其他兩端子裝置。
在其中記憶體單元30為一相變記憶體單元之實施例中，可分別為選擇器元件及儲存元件之第一作用元件38及第二作用元件34可包括硫族化物材料。當儲存元件及選擇器元件兩者皆包括硫族化物材料時，儲存元件可包括可經歷在室溫下為非揮發性之一相變之一種硫族化物材料。另一方面，選擇器元件可包括不經歷一類似非揮發性相變之一種硫族化物材料。
在某些實施例中，儲存元件包含一種硫族化物材料，諸如包含銦(In)-銻(Sb)-碲(Te)(IST)合金系統(例如，In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)內之元素中之至少兩者之一合金，或包含鍺(Ge)-銻(Sb)-碲(Te)(GST)合金系統(例如，Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等)以及其他硫族化物合金系統內之元素中之至少兩者之一合金。
在某些實施例中，選擇器元件包含一種硫族化物材料。具有一種硫族化物材料之一選擇器裝置可有時稱為一雙向臨限開關(OTS)。一OTS可包含一種硫族化物組合物(其包含上文針對儲存元件所闡述之硫族化物合金系統中之任一者)且另外進一步包含可抑制結晶之一 元素(諸如砷(As)、氮(N)及碳(C)，僅舉幾例)。OTS材料之實例包含Te-As-Ge-Si、Ge-Te-Pb、Ge-Se-Te、Al-As-Te、Se-As-Ge-Si、Se-As-Ge-C、Se-Te-Ge-Si、Ge-Sb-Te-Se、Ge-Bi-Te-Se、Ge-As-Sb-Se、Ge-As-Bi-Te及Ge-As-Bi-Se以及其他。
仍參考圖2A至圖2C，上部電極32、中部電極36及下部電極40可包括電連接記憶體單元之操作元件但防止毗鄰材料當中之相互作用及/或相互擴散之材料。舉例而言，取決於毗鄰材料，適合電極材料可包含：一或多個導電及半導電材料，諸如(舉例而言)碳(C)；n摻雜多晶矽及p摻雜多晶矽；金屬，包含Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；導電金屬氮化物，包含TiN、TaN、WN及TaCN；導電金屬矽化物，包含矽化鉭、矽化鎢、矽化鎳、矽化鈷及矽化鈦；以及導電金屬氧化物，包含RuO2。
仍參考圖2A至圖2C，在某些實施例中，上部導電線20及下部導電線22以及形成記憶體單元柱之各種元件(包含第一作用元件38及第二作用元件34)可在x及y方向上具有橫向尺寸(例如，寬度)，該等橫向尺寸經選擇以介於約5nm與60nm之間的範圍內(舉例而言，約30nm)、介於約5nm與40nm之間的範圍內(舉例而言，25nm)或介於約5nm與30nm之間的範圍內(舉例而言，約20nm)，此取決於積體電路設計之微影節點。較小尺寸亦為可能的，其僅受熟習此項技術者所採用之微影能力限制。上部導電線20及下部導電線22可分別在y及x方向上具有長度，該等長度經選擇而比寬度大得多，諸如比寬度大至少100倍或至少1000倍。
參考圖3A至圖3C，圖解說明替代實施例。圖3A至圖3C係根據各種實施例之在一x方向上觀看之各自具有包含一柱結構之複數個記憶體單元30之分別交叉點記憶體陣列110、120及130的剖面繪示。類似於關於圖2B所闡述之交叉點記憶體陣列100，記憶體陣列110、120及 130中之每一者包含一記憶體單元30，記憶體單元30形成為安置於一下部導電線22與一上部導電線20之間的一相交點處且包括安置於下部導電線22上方之一第一作用元件38及安置於第一作用元件38上方之一第二作用元件34之一柱，其中第一作用元件38及第二作用元件34中之一者包括一儲存材料且第一作用元件38及第二作用元件34中之另一者包括一選擇器材料。在圖3A至圖3C中，僅出於圖解說明目的，僅展示兩個記憶體單元30。然而，將理解，一交叉點記憶體陣列中之記憶體單元30之數目可包含記憶體單元30之任何適合數目。另外，儘管出於圖解說明目的，圖3A至圖3C展示類似於關於圖2B所闡述之在x方向上觀看之交叉點陣列之剖面圖，但將理解，可如藉助在y方向上之剖面圖(類似於關於圖2A所闡述之剖面圖)所闡述而實施本文中所闡述之發明性態樣。
參考圖3A之交叉點記憶體陣列110，類似於關於圖2B所闡述之交叉點記憶體陣列100，毗鄰記憶體柱30在y方向上由用一間隙密封介電質148a部分填充且包含一埋入式空隙166a之一間隙144a隔開。類似於圖2B，間隙密封介電質148a形成於在密封區域下方的毗鄰記憶體單元柱之相對側壁之至少部分上方，且在埋入式空隙166a之相對側上之間隙密封介電質層148a之厚度遠離密封區域之底部端67a而連續減小。然而不同於圖2B，在圖3A中，間隙密封介電質148a並不直接形成於間隙之底部表面及/或記憶體單元柱之相對側表面上。而是，在用間隙密封介電質148a形成埋入式空隙166a之前，首先用一內襯介電質52給間隙144a之表面加襯。內襯介電質52形成於間隙144a之底部表面及/或記憶體單元30之相對側表面上。在某些情況下，內襯介電質52可在操作及/或處理期間有利地使記憶體單元30之各種元件與周圍材料(例如，鄰近記憶體單元及隔離材料)之間的交叉污染及/或材料相互擴散最小化。在某些實施例中，內襯介電質52可藉由一保形沈積程序而 形成。
仍參考圖3A，間隙密封介電質148a形成於間隙144a之用內襯介電質52加襯之表面上以部分填充間隙144a，藉此形成埋入式空隙166a。類似於圖2B，經部分填充間隙144a包含在埋入式空隙166a上方之一密封區域，該密封區域自密封區域之底部端67a垂直延伸以至少部分覆蓋毗鄰記憶體單元柱之相對側壁之其餘部分。亦類似於圖2B，間隙密封介電質148a之厚度遠離密封區域而連續減小。間隙密封介電質148a可藉由一非保形沈積程序而形成。
仍參考圖3A，根據某些實施例，內襯介電質52包含不同於間隙密封介電質148a之一材料且可包含氧化物或氮化物材料，諸如氧化矽(例如，SiO2)、氧化鋁(例如，Al2O3)及氮化矽(例如，Si3N4)以及其他。
參考圖3B之交叉點記憶體陣列120，類似於關於圖2B所闡述之交叉點記憶體陣列100，毗鄰記憶體單元30在y方向上由用一間隙密封介電質148b部分填充且包含一第一埋入式空隙166b之一間隙144b隔開。圖3B類似於圖2B，惟在圖3B中，間隙密封介電質148b之密封區域並不延伸至上部導電線20之底部表面除外。亦即，間隙144b之在埋入式空隙上方之區域並不用間隙密封介電質148b完全填充。替代地，間隙144b進一步包含在間隙密封區域之底部端67b上方之一隔離區域84。在某些實施例中，隔離區域84用不同於間隙密封介電質之一間隙填充介電質材料填充。在其他實施例中，隔離區域84保持未填充。儘管在圖3B中繪示為一顯著體積，但隔離區域84可有時為由來自相對側壁之鄰接間隙密封介電質形成之一小縫接區域。
在某些實施例中，填充隔離區域84之間隙填充介電質材料包含類似於間隙密封介電質148b之一材料，該材料可包含一種氧化物或氮化物材料，諸如氧化矽(例如，SiO2)、氧化鋁(例如，Al2O3)及氮化矽 (例如，Si3N4)以及其他。然而在某些其他實施例中，間隙填充介電質材料可包含不同於間隙密封介電質148b之一材料。舉例而言，間隙填充介電質可為亦填充積體電路上之陣列之間的間隙之一旋塗介電質或一HDP-CVD介電質。
參考圖3C之交叉點記憶體陣列130，類似於關於圖2B所闡述之交叉點記憶體陣列100，毗鄰記憶體單元30在y方向上由用一間隙密封介電質148c部分填充且包含一埋入式空隙166c之一間隙144c隔開。圖3C類似於圖2B，惟在圖3C中，間隙密封介電質148c延伸以僅部分覆蓋毗鄰柱之相對側壁之部分而將未覆蓋之其他部分留在密封區域下方除外。在所圖解說明實施例中，儘管間隙密封介電質148c部分覆蓋儲存元件34之相對側壁，但儲存元件34之相對側壁及中部電極36之相對側壁之其餘部分、選擇器元件38、下部電極40及下部導電線22保持未由間隙密封介電質148c覆蓋。儘管未展示，但間隙密封介電質亦可覆蓋下部導電線22或下部電極40及在沈積期間曝露於柱之間的基板18之部分。
將瞭解，在上文關於圖2A至圖2C及圖3A至圖3C所闡述之各種實施例中，埋入式空隙62及66或166a至166c可在各種垂直位準下具有寬度，該等寬度經特定選擇以使毗鄰記憶體單元柱之對應元件之間的熱連通最小化。舉例而言，作為一個實例性度量，毗鄰記憶體單元柱之對應元件(例如，儲存元件)之間的距離之一小部分可經選擇以由埋入式空隙佔據。在某些實施例中，以儲存元件34之一中厚度位準，在相對側壁之間以x或y距離量測時，毗鄰儲存元件34之間的由埋入式空隙佔據之一距離可介於約20%至約100%之間或介於約40%與約80%之間(舉例而言，約60%)。此處，由埋入式空隙100%佔據之一距離表示無由一介電質對側壁之覆蓋，而由埋入式空隙0%佔據之一距離表示完全被填充之間隙，如在經部分填充間隙之密封區域中。
在下文中，闡述根據各種實施例之製造類似於圖2A至圖2C之交叉點記憶體陣列100之交叉點記憶體陣列之方法，其中毗鄰記憶體單元柱由包含一埋入式空隙之一經部分填充間隙隔開。圖4A至圖4J圖解說明根據某些實施例之在一製造序列中之各種階段處之一交叉點記憶體陣列之剖面圖。
如本文中及貫穿說明書所使用，「消減(subtractive)圖案化」係指其中待界定之結構藉由移除材料而圖案化之一程序序列。舉例而言，一「消減圖案化程序」可包含待圖案化之一材料之毯覆提供、後續接著以微影方式提供重疊待圖案化之區之蝕刻遮罩結構、後續接著蝕刻穿過該遮罩，使得由遮罩結構覆蓋之區中之材料受保護而在經曝露區中之材料藉由蝕刻程序而移除。與消減圖案化相比，鑲嵌圖案化涉及在一第一結構中圖案化開口(例如，溝渠或導通體)、將材料毯覆沈積至開口中及第一結構之其餘部分上方以及自第一結構上方拋光掉上覆層以將經圖案化之所關注材料留在經填充開口中。
在下文中，將理解，儘管可僅圖解說明特定伸長結構之短分段(諸如上部導電線及下部導電線之分段)，但在實踐中，此等伸長結構可為長得多的(例如，長度：寬度比率大於100：1)。另外，儘管可僅圖解說明幾個平行導電線及記憶體單元，但在實踐中，可形成諸多平行線及記憶體單元以橫跨一記憶體陣列。
在下文中，圖4A、圖4C、圖4E、圖4G及圖4I表示在一y方向(例如，沿著一數位線方向)上觀看之在各種製造階段處之一交叉點記憶體陣列之中間陣列結構之剖面圖，且圖4B、圖4D、圖4F、圖4H及圖4J表示在一x方向(例如，沿著一字線方向)上觀看之分別對應於圖4A、圖4C、圖4E、圖4G及圖4I之中間結構之中間陣列結構之剖面圖。
參考圖4A及圖4B之中間陣列結構100a，製造一記憶體陣列之方 法包含在一基板18上形成一記憶體單元材料堆疊以及使用一第一微影遮罩將記憶體單元材料堆疊及下部導電材料22a消減圖案化以在一下部導電線22上形成複數個記憶體單元線堆疊，兩者皆在x方向上延伸。使用第一微影遮罩自具有各別毯覆材料之一初始堆疊圖案化記憶體單元線堆疊及下部導電線22中之每一者。在所圖解說明實施例中，記憶體單元線堆疊包含在下部導電線22上之一下部電極線40a、在下部電極線40a上之一第一作用元件線38a(例如，一選擇器元件線)、在第一作用元件線38a上之一中部電極線36a、在中部電極線36a上之一第二作用元件線34a(例如，一儲存元件線)及在第二作用元件線34a上之一上部電極線32a。在被圖案化之前，可(舉例而言)藉由沈積技術(諸如物理汽相沈積(PVD)、化學汽相沈積(CVD)及原子層沈積(ALD)以及其他沈積技術)形成各別毯覆材料之堆疊。在消減圖案化之後，每一記憶體單元線堆疊在x方向上延伸，且每一毗鄰單元材料堆疊由在x方向上延伸之一第一間隙60隔開，使得圖4A及圖4B之中間陣列結構100a包含交替之記憶體單元線及第一間隙60。
在其中包含一單獨內襯介電質之實施例中(如上文關於圖3A所闡述)，可在消減圖案化之後沈積內襯介電質。
將瞭解，中間結構100a之記憶體單元線堆疊之一或多個特徵可被省略且在完成製造後仍具有功能記憶體單元。舉例而言，可在某些實施例中省略第一作用元件線38a或第二作用元件線34a中之一者，其中被省略作用材料係一選擇器材料。另外，可在某些實施例中省略下部電極線40a、中部電極線36a及上部電極線32a中之一或多者。
參考圖4C及圖4D之中間陣列結構100b，製造一記憶體陣列方法另外包含：在形成複數個交替之記憶體單元線堆疊及第一間隙60(如上文關於圖4A及圖4B所闡述)之後，用一間隙密封介電質48a僅部分填充第一間隙60以形成第一埋入式空隙66a。經部分填充第一間隙60 中之每一者包含用間隙密封介電質48a填充之在第一埋入式空隙66a上方之一密封區域。密封區域之一底部端67形成在空隙66a上方之一尖端。在所圖解說明實施例中，部分填充第一間隙60包含用間隙密封介電質48a覆蓋在密封區域下方的毗鄰記憶體單元柱之相對側壁之至少部分，其中間隙密封介電質之厚度遠離密封區域而連續減小。
將瞭解，可使用一適合介電質沈積程序來執行部分填充第一間隙60(圖4B)及形成埋入式空隙66a。一適合沈積程序可為一非保形沈積技術，其中在一間隙內於柱之側壁上之沈積可經控制使得所得空隙具有一合意形狀及位置，如上文所闡述。一般而言，當間隙密封介電質以與底部填充速率相比之一相對高速率沈積於毗鄰柱之側壁上時，在一間隙中形成一埋入式空隙，使得間隙開口在可用間隙密封介電質填充夾點下方之間隙之前夾止。因此，用於形成一埋入式空隙之一適合技術可為其中反應物以一相對無方向性方式到達沈積表面使得在間隙之側壁上、尤其靠近記憶體單元線堆疊之上部端之拐角之沈積以與間隙之底部填充速率相比之相對高速率發生，使得防止間隙之完全填充之技術。適合沈積技術可包含(除其他技術以外)物理汽相沈積(PVD)、低壓化學汽相沈積(LPCVD)、次大氣壓化學汽相沈積(SACVD)、電漿增強化學汽相沈積(PECVD)及原子層沈積(ALD)。熟習此項技術者將瞭解，可針對非保形性之所要位準而調諧諸如前驅物流速、壓力、溫度等之參數。
將進一步瞭解，可使用一適合材料或適合材料之一組合來執行部分填充第一間隙60。舉例而言，發明人已發現，在某些情況下(例如，圖3C)，可將氮化矽作為一有效間隙密封介電質而沈積以用於形成一埋入式空隙(具有由埋入式空隙佔據之一最大量之空間)及/或使在密封區域下方之柱側壁上之沈積之量最小化，藉此使毗鄰記憶體柱之間的熱連通最小化，如上文所闡述。然而，在其他情況下，增加沈積 面積及/或在密封區域下方之柱側壁上之沈積之厚度可為合意的。舉例而言，使此覆蓋抑制一記憶體柱之各種層之間的某些元素之相互擴散可為有益的。發明人已發現，氮化矽在抑制上文所闡述之儲存元件與選擇器元件之間的記憶體單元之各種成分之相互擴散方面亦為有效的。另外，氮化矽可防止記憶體單元之各種元素之非期望氧化。就此而言，將相對非保形氮化矽作為一單個材料用於在類似於圖2A至圖2C之一組態中有效地用作一間隙密封介電質以及一擴散障壁材料兩者可為合意的。然而，在某些配置中，使用一薄保形氮化矽以用於在類似於圖3A之一組態中形成一薄(2nm至5nm)內襯介電質以作為一擴散障壁材料給柱側壁加襯，且隨後作為一間隙密封介電質而沈積非保形氧化矽可為有益的。在又其他情況下，使用氮化矽或氧化矽以在類似於圖3B之一組態中用作一間隙密封介電質且將另一種氧化矽(其可具有一較高通量或一較高間隙填充能力)用作一間隙填充介電質可為合意的。
參考圖4E及圖4F之中間陣列結構100c，製造記憶體陣列之方法另外包含平坦化圖4C及圖4D之中間陣列結構100b之表面，其可包含部分填充毗鄰記憶體單元線之間的第一間隙60的間隙密封介電質48a之一波狀表面且亦可包含填充陣列之間的間隙之一上覆間隙填充介電質。可使用(舉例而言)一化學機械拋光(CMP)程序以拋光間隙密封介電質48a且在上部電極線32b上停止，藉此曝露包括由經平坦化間隙密封介電質層48b插置之上部電極線32b之交替表面之一實質上平坦表面來達成平坦化。將瞭解，在較佳實施例中，埋入式空隙66b形成在x方向上延伸之一埋入通道且貫穿記憶體單元材料線之長度而保持埋入。舉例而言，在防止空隙腔陷獲污染物方面，將空隙66b保持為埋入可為有利的。因此，在所圖解說明實施例中，CMP程序形成具有在y方向上交替之上部電極線32b及間隙密封介電質層48b之經曝露表面之一 經平坦化表面。
將瞭解，在其中形成一單獨內襯介電質(如關於圖3A所闡述)之實施例中，CMP之後的經曝露表面包含內襯介電質之上部端。另外，在其中形成用一間隙填充介電質填充之一單獨隔離區域(如關於圖3B所闡述)之實施例中，CMP之後的經曝露表面包含間隙填充介電質。
參考圖4G及圖4H之中間陣列結構100d，製造記憶體陣列之方法另外包含在實質上平坦表面上沈積一上部導電材料且使用一第二微影遮罩來消減圖案化以形成在y方向上延伸之複數個上部導電線20。上部導電線20之形成後續接著記憶體單元柱之形成，記憶體單元柱之形成可在某些實施例中藉由將上部導電線20用作一硬遮罩以自上部導電線20之間的經曝露區域移除(例如，藉由蝕刻)記憶體單元線堆疊之材料而執行。在所圖解說明實施例中，在下部電極線40處停止蝕刻，使得每一所得記憶體單元柱包含上部電極32、儲存元件34、中部電極36及選擇器元件38，同時下部電極線40保持與下部導電線22共同延伸。然而將瞭解，可在其他層處停止蝕刻，舉例而言在選擇器材料38處停止蝕刻，使得選擇器材料亦保持與下部導電線22及下部電極線40共同延伸。所得中間陣列結構具有在上部導電線20與下部導電線22之每一相交點處形成之記憶體單元柱，其中每一對毗鄰記憶體單元柱在y方向上由包含一埋入式空隙66c之一經部分填充間隙隔開，且其中每一對毗鄰記憶體單元柱在x方向上由一第二間隙50隔開。
參考圖4I及圖4J之中間陣列結構100，形成記憶體陣列之方法另外包含在形成複數個記憶體單元柱之後，用一間隙密封介電質54部分填充第二間隙50(圖4G)以形成第二埋入式空隙62。類似於上文關於圖4C及圖4D所闡述之部分填充第一間隙60，部分填充第二間隙50包含形成用間隙密封介電質54填充之在埋入式空隙62上方之一密封區域，以及用間隙密封介電質54覆蓋在密封區域下方的毗鄰記憶體單元 柱之相對側壁之至少部分。用於部分填充第二間隙50之材料及沈積程序可實質上類似於上文關於圖4C及圖4D所闡述之材料及沈積程序。隨後，製造記憶體陣列之方法另外可包含平坦化(未展示)圖4I及圖4J之中間陣列結構100之表面，該平坦化使用(舉例而言)一化學機械拋光(CMP)程序且在上部導電線20上停止，因此曝露包括由用間隙密封介電質54填充之密封區域插置之上部導電線20之交替表面之一實質上平坦表面。
將瞭解，與上文關於圖4C及圖4D所闡述之部分填充第一間隙60相比，在圖4I及圖4J中，部分填充第二間隙50可形成可在上部電極32之上部表面上方延伸之第二埋入式空隙62。換言之，圖4I中之密封區域之下部端63可延伸至上部導電線20之頂部表面下方之任何地方之一垂直位置。此乃因，如上文所闡述，在後續CMP程序(未展示)中，可相對於上部導電線20之上部表面而平坦化間隙密封介電質54且使埋入式空隙在上部電極32之上部表面上方延伸將不會將埋入式空隙62之腔曝露於後續程序。
將瞭解，儘管埋入式空隙62(圖4I)及66(圖4J)可分別在y方向上(其可等於上部導電線20之長度)及在x方向上(其可等於下部導電線22之長度)延伸穿過記憶體陣列之相當大或整個長度，但埋入式空隙62及66可在記憶體陣列之橫向端處保持被封蓋。該等端可(舉例而言)藉由沈積足夠厚之間隙密封介電質48及54使得埋入式空隙62及66之端分別在y方向上及在x方向上變得夾止而被封蓋。該等端亦可藉由沈積足夠間隙密封介電質48及54使得空隙62、66之分別在x方向上及在y方向上毗鄰陣列之端之區域分別在端67及63處或超過端67及63底部填充高達垂直位準而被封蓋。在又其他實例中，可以一個以上沈積步驟來沈積足夠量之間隙密封介電質。其他介電質層沈積亦可密封空隙62、66之橫向端。因此，埋入式空隙62及66之腔保持未曝露於在埋入式空隙 62及66之形成之後的程序。
仍參考圖4I及圖4J，將進一步瞭解，可在部分填充第二間隙50之前以如上文關於圖3A及圖4C/4D所闡述之一類似方式形成一內襯介電質。另外，可以如上文關於圖3及圖4C/4D所闡述之一類似方式形成一額外隔離區域。此外，柱之側壁之至少某些部分可保持未由間隙密封介電質54覆蓋，如上文關於圖3C及圖4C/4D所闡述。
雖然已根據特定實施例闡述了本發明，但熟習此項技術者所明瞭之其他實施例(包含不提供本文中所陳述之所有特徵及優點之實施例)亦在本發明之範疇內。此外，可將上文所闡述之各種實施例組合以提供進一步實施例。另外，亦可將在一項實施例之內容脈絡中所展示之特定特徵併入至其他實施例中。因此，本發明之範疇僅參考隨附申請專利範圍來界定。
18‧‧‧基板
20‧‧‧上部導電線/導電線
22‧‧‧下部導電線/導電線
30‧‧‧記憶體單元/記憶體柱
32‧‧‧上部電極/電極/頂部電極
34‧‧‧第二作用元件/儲存元件/儲存材料元件
36‧‧‧中部電極/電極
38‧‧‧第一作用元件/選擇器元件/目標選擇器元件/選擇器材料
40‧‧‧下部電極/電極/下部電極線
44‧‧‧間隙/經部分填充間隙
48‧‧‧第二隔離材料/間隙密封介電質/間隙密封介電質層/間隙密封介電質材料
54‧‧‧間隙密封介電質/間隙密封介電質層/間隙密封介電質材料
66‧‧‧埋入式空隙/空隙
67‧‧‧底部端/端
100‧‧‧交叉點記憶體陣列/交叉點陣列/中間陣列結構

Claims (33)

  1. 一種記憶體裝置，其包括複數個可變電阻記憶體單元柱，其中毗鄰記憶體單元柱由包含一埋入式空隙之一經部分填充間隙隔開，且其中該等毗鄰記憶體單元柱包含由該埋入式空隙至少部分插置之儲存材料元件。
  2. 如請求項1之記憶體裝置，其中該儲存材料包括一相變材料。
  3. 如請求項1之記憶體裝置，其中一密封區域在該間隙中於該埋入式空隙上方形成且用一間隙密封介電質來填充。
  4. 如請求項3之記憶體裝置，其中該間隙密封介電質覆蓋在該密封區域下方的該等毗鄰記憶體單元柱之相對側壁之至少部分。
  5. 如請求項4之記憶體裝置，其中覆蓋在該密封區域下方之該等相對側壁之該間隙密封介電質之一厚度遠離該密封區域而連續減小。
  6. 如請求項4之記憶體裝置，其中該間隙密封介電質不覆蓋在該密封區域下方的該等毗鄰記憶體單元柱之該等相對側壁之至少部分。
  7. 如請求項3之記憶體裝置，其中該間隙密封介電質包括氮化矽。
  8. 如請求項3之記憶體裝置，其中該間隙進一步包含在該密封區域上方之一隔離區域，該隔離區域用不同於該間隙密封介電質之一間隙填充介電質來填充。
  9. 如請求項1之記憶體裝置，其中用與該等毗鄰記憶體單元柱之相對側壁接觸之內襯介電質材料給該等相對側壁加襯。
  10. 如請求項1之記憶體裝置，其中該等可變電阻記憶體單元柱中之 每一者由該埋入式空隙環繞。
  11. 一種記憶體裝置，其包括：複數個記憶體單元堆疊，其中每一記憶體單元堆疊包括一儲存元件，該儲存元件包括一相變材料，其中毗鄰記憶體單元堆疊由包含一經封圍空隙之一間隙隔開。
  12. 如請求項11之記憶體裝置，其中每一記憶體單元堆疊包括上部及下部作用元件，其中該等上部及下部作用元件中之一者包括該儲存元件且該等上部及下部作用元件中之另一者包括一選擇器元件。
  13. 如請求項12之記憶體裝置，其中該上部作用元件包括該儲存元件，且該等毗鄰記憶體單元堆疊之該等上部作用元件由該經封圍空隙至少部分插置。
  14. 如請求項13之記憶體裝置，其中該等毗鄰記憶體單元堆疊之該等下部作用元件由該經封圍空隙至少部分插置。
  15. 如請求項12之記憶體裝置，其中每一記憶體單元堆疊進一步包括形成於該上部作用元件上之一上部電極，其中該經封圍空隙不延伸於該上部電極之一頂部表面上方。
  16. 如請求項12之記憶體裝置，其中每一記憶體單元堆疊形成於一上部導電線與一交叉下部導電線之間，且其中每一記憶體單元堆疊進一步包括形成於該上部作用元件上之一上部電極，其中該經封圍空隙不延伸於該上部導電線之一頂部表面上方。
  17. 如請求項11之記憶體裝置，其中該等記憶體單元堆疊中之每一者由該經封圍空隙環繞。
  18. 一種記憶體裝置，其包括：一記憶體柱陣列，其配置成在一第一橫向方向上對準之複數個柱列及在與該第一橫向方向交叉之一第二橫向方向上對準之 複數個柱行，其中每一記憶體柱包括一儲存元件，該儲存元件包括一相變材料，且其中至少兩個毗鄰記憶體柱由具有一第一埋入式空隙之一第一間隙隔開。
  19. 如請求項18之記憶體裝置，其中毗鄰柱列及毗鄰柱行由在該等柱列及該等柱行之該等各別第一及第二橫向方向上延伸之連續埋入式空隙隔開。
  20. 如請求項19之記憶體裝置，其中在該第一橫向方向上延伸之該等連續埋入式空隙及在該第二橫向方向上延伸之該等連續埋入式空隙彼此相交，使得每一記憶體柱由一連續埋入式空隙環繞。
  21. 如請求項20之記憶體裝置，其中該連續埋入式空隙環繞該儲存元件。
  22. 一種形成一記憶體裝置之方法，其包括：形成複數個可變電阻記憶體單元柱，其中每一記憶體單元柱包含一儲存元件；及形成插置於該等記憶體單元柱之至少兩個毗鄰者之儲存材料元件之一埋入式空隙。
  23. 如請求項22之方法，其中形成該等記憶體單元柱包含：形成在一第一方向上延伸之複數個記憶體單元線堆疊，其中每一記憶體單元線堆疊包含一儲存材料線；及在該第一方向上隔開該等記憶體單元線堆疊以形成該等記憶體單元柱。
  24. 如請求項23之方法，其中形成該埋入式空隙包括：在形成該等記憶體單元線堆疊之後，用一間隙密封介電質部 分填充毗鄰記憶體單元線堆疊之間的一間隙以形成該埋入式空隙，該埋入式空隙形成在該第一方向上延伸之一連續埋入式空隙。
  25. 如請求項23之方法，其中形成該埋入式空隙包括：在隔開該等記憶體單元線堆疊以形成該等記憶體單元柱之後，用一間隙密封介電質部分填充毗鄰記憶體單元柱之間的一間隙以形成該埋入式空隙，該埋入式空隙形成在一第二方向上延伸之一連續埋入式空隙。
  26. 如請求項22之方法，其中形成該等記憶體單元柱包含形成該儲存元件以包含一相變材料。
  27. 如請求項22之方法，其中形成該埋入式空隙包含用一間隙密封介電質部分填充毗鄰記憶體單元柱之間的一間隙，其中一密封區域形成在該間隙中於該埋入式空隙上方且用該間隙密封介電質來填充。
  28. 如請求項27之方法，其中部分填充包含用該間隙密封介電質覆蓋在該密封區域下方之該等記憶體單元柱之該至少兩個毗鄰者之相對側壁之至少部分。
  29. 如請求項28之方法，其中部分填充包含不用該間隙密封介電質覆蓋在該密封區域下方之該等記憶體單元柱之該至少兩個毗鄰者之相對側壁之至少部分。
  30. 如請求項27之方法，其中部分填充該間隙包括用氮化矽部分填充。
  31. 如請求項27之方法，其進一步包括在該密封區域上方形成一隔離區域且用不同於該間隙密封介電質之一間隙填充介電質填充該隔離區域。
  32. 如請求項22之方法，其進一步包括在形成該埋入式空隙之前用 內襯介電質材料給該等毗鄰記憶體單元柱之相對側壁加襯。
  33. 如請求項22之方法，其中形成該埋入式空隙包含環繞該等可變電阻記憶體單元柱中之每一者。
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