CN110085739B - 交叉点存储器及其制造方法 - Google Patents

交叉点存储器及其制造方法 Download PDF

Info

Publication number
CN110085739B
CN110085739B CN201811524027.5A CN201811524027A CN110085739B CN 110085739 B CN110085739 B CN 110085739B CN 201811524027 A CN201811524027 A CN 201811524027A CN 110085739 B CN110085739 B CN 110085739B
Authority
CN
China
Prior art keywords
gap
memory cell
active element
memory
void
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811524027.5A
Other languages
English (en)
Other versions
CN110085739A (zh
Inventor
保罗·凡蒂尼
克里斯蒂娜·卡塞拉托
法比欧·佩里兹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to CN201811524027.5A priority Critical patent/CN110085739B/zh
Publication of CN110085739A publication Critical patent/CN110085739A/zh
Application granted granted Critical
Publication of CN110085739B publication Critical patent/CN110085739B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H10N70/8616—Thermal insulation means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请涉及交叉点存储器及其制造方法。一种交叉点存储器阵列包含多个可变电阻存储器单元柱。邻近存储器单元柱由包含掩埋式空隙的经部分填充间隙分离。另外，邻近存储器单元柱包含至少部分插置有所述掩埋式空隙的存储材料元件。

Description

交叉点存储器及其制造方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2015年10月13日、申请号为201580060540.1、发明名称为“交叉点存储器及其制造方法”的发明专利申请案。
交叉参考
本申请案主张2014年11月7日提出申请的标题为“交叉点存储器及其制造方法”的第14/535,731号美国专利申请案的优先权，所述专利申请案出于所有目的而以全文引用的方式并入。
技术领域
所揭示技术一般来说涉及集成电路装置，且特定来说涉及交叉点存储器阵列及用于制造交叉点存储器阵列的方法。
背景技术
一些存储器装置包含可变电阻存储器单元，所述可变电阻存储器单元可直接或间接响应于电信号(例如电压或电流脉冲)而在高电阻状态与低电阻状态之间切换。在切换目标可变电阻存储器单元时，可干扰相邻单元。此干扰可在存储器单元在尺寸上进行缩放时由于邻近存储器单元之间的增加的接近度而变得较显著。因此，需要在切换存储器装置(例如可变电阻存储器装置)中的目标存储器单元同时减少相邻存储器单元的干扰。
发明内容
第一方面，本申请提供了一种存储器装置，其包括：第一存储器单元柱，其安置于下部导电线与上部导电线之间，所述第一存储器单元柱包括第一有源元件；第二存储器单元柱，其与所述第一存储器单元柱在第一方向上通过间隙来分离；以及密封区域，其安置于所述第一存储器单元柱与所述第二存储器单元柱之间的所述间隙中，所述密封区域包括间隙密封电介质，其中所述密封区域形成于掩埋式空隙上方，其中所述密封区域的底部表面在延伸至接触所述上部导电线的底部表面之前夹止。
第二方面，本申请提供了一种方法，其包括：通过使用第一光刻掩模进行消减图案化而在衬底上形成第一存储器单元柱和第二存储器单元柱，所述第一存储器单元柱和所述第二存储器单元柱在第一方向上延伸，其中所述第一存储器单元柱和所述第二存储器单元柱通过第一间隙来分离；以及用间隙密封电介质至少部分地填充所述第一间隙以形成密封区域，其中所述密封区域形成于掩埋式空隙上方，其中所述密封区域的底部表面在延伸至接触上部导电线的底部表面之前夹止。
第三方面，本申请提供了一种存储器装置，其包括：第一存储器单元柱，其安置于下部导电线与上部导电线之间，所述第一存储器单元柱包括第一有源元件；第二存储器单元柱，其与所述第一存储器单元柱在第一方向上通过间隙来分离，所述间隙至少部分地用形成密封区域的间隙密封电介质填充；以及掩埋式空隙，其形成于所述密封区域的下方，其中所述密封区域至少部分地用间隙密封电介质填充，所述间隙密封电介质覆盖所述第一存储器单元柱和所述第二存储器单元柱的相对侧壁的部分，其中所述密封区域的底部表面在延伸至接触所述上部导电线的底部表面之前夹止。
第四方面，本申请提供了一种存储器装置，其包括：多个存储器单元堆叠，其中每个存储器单元堆叠包括存储元件，所述存储元件包括相变材料，其中相邻的存储器单元堆叠通过间隙来分离，所述间隙包括封闭式空隙，其中密封区域形成于所述间隙内且位于所述封闭式空隙的上方，所述密封区域用间隙密封电介质填充，其中所述间隙进一步包括位于所述密封区域上方的未被填充的隔离间隙，且其中所述存储器单元堆叠的每一者被所述封闭式空隙围封，在第一横向方向上延伸的所述封闭式空隙的高度不同于在第二横向方向上延伸的所述封闭式空隙的高度。
第五方面，本申请提供了一种存储器装置，其包括：存储器柱阵列，其布置成在第一横向方向上对齐的多个柱行和在与所述第一横向方向交叉的第二横向方向上对齐的多个柱列，其中每个存储器柱包括存储元件，所述存储元件包括相变材料，其中至少两个相邻的存储器柱由间隙来分离，所述间隙包括在所述第一横向方向上延伸的间隙密封电介质和在所述第二横向方向上延伸的不同的间隙密封电介质，其中相邻的柱行和相邻的柱列由在所述柱行和所述柱列的相应的所述第一横向方向和所述第二横向方向上延伸的连续掩埋式空隙来分离，其中所述间隙包括位于密封区域上方的未被填充的隔离间隙，所述未被填充的隔离间隙形成于所述间隙内且位于所述掩埋式空隙的上方。
附图说明
在说明书的结束部分中特别指出所主张的标的物。然而，可通过在与所附图式一起阅读的情况下参考以下详细描述而较佳理解所主张的标的物的特定目标、特征及/或优点，在所附图式中：
图1A是根据现有技术的在平行于下部导电线的第一方向上截取的包含相变材料的存储器阵列的示意性垂直横截面。
图1B是根据现有技术的在垂直于第一方向且平行于上部导电线的第二方向上截取的图1A的存储器阵列的示意性垂直横截面。
图2A是根据实施例的在平行于下部导电线的第一方向上截取的包含相变材料的存储器阵列的示意性垂直横截面。
图2B是在垂直于第一方向且平行于上部导电线的第二方向上截取的图2A的存储器阵列的示意性垂直横截面。
图2C是在垂直于第一及第二方向且平行于下伏衬底表面的第三方向上截取的图2A及2B的存储器阵列的示意性水平横截面。
图3A到3C是根据各种实施例的类似于图2B而在平行于上部导电线的第二方向上截取的包含相变材料的存储器阵列的示意性垂直横截面。
图4A、4C、4E、4G及4I是根据一些实施例的在平行于下部导电线的第一方向上截取的在各种制造阶段处的包含相变材料的存储器阵列的中间结构的示意性垂直横截面。
图4B、4D、4F、4H及4J是根据一些实施例的在垂直于第一方向且平行于上部导电线的第二方向上截取的分别对应于图4A、4C、4E、4G及4I的中间结构的示意性垂直横截面。
图式中的特征未必按比例绘制且可从所图解说明处在不同方向上延伸。尽管为便利本文中的论述且展示根据特定实施例的不同部分的相对定向而图解说明各种轴及方向，但将了解，所述特征可在不同方向上延伸。
具体实施方式
一些存储器装置包含存储器单元，所述存储器单元可直接或间接响应于电信号(例如电压或电流脉冲)而在高电阻状态与低电阻状态之间切换。此些存储器单元有时称作可变电阻存储器单元。在一些可变电阻改变存储器单元中，在写入存取操作期间的电阻的改变可至少部分与由电信号产生的热相关联。如本文中所使用，写入存取操作可为编程或擦除操作。对于可变电阻存储器单元，编程操作也可称为复位操作，其可将存储器单元的电阻状态从相对低电阻状态改变到相对高电阻状态。类似地，擦除操作(其针对可变电阻存储器也可称为设定操作)可将存储器单元的电阻状态从相对高电阻状态改变到相对低电阻状态。将理解，对于指的是用于对可变电阻存储器单元施加不同存储器状态的写入操作，以上术语为任意的但常规的。
一种类别的可变电阻存储器单元是相变存储器单元。尽管在切换期间产生的热可与切换目标相变存储器单元相关联，但所述热可有时诱发对相邻单元的不利效应，所述不利效应可称为热干扰。又可导致电阻的非期望改变及/或相邻存储器单元的非期望切换的热干扰通常在存储器单元在尺寸上进行缩放时由于邻近存储器单元之间的增加的接近度而变得较显著。因此，需要减少在写入操作期间的热对可变电阻存储器装置中的相邻存储器单元的不利效应。
在一些存储器技术中，将可变电阻存储器单元布置于交叉点阵列配置中。一般来说，交叉点存储器阵列是指具有安置且电连接于第一组导电线(例如，字线)与和第一组导电线重叠并交叉的第二组导电线(例如，数字线)之间的相交点处的存储器元件的存储器阵列。交叉点存储器阵列的可变电阻材料(例如，相变材料)的电阻可通过经由连接到可变电阻材料的第一及第二导电线提供的电信号而改变。
图1A及1B图解说明分别在y方向上及x方向上观看的具有衬底18及形成于上面的多个存储器单元30的现有技术交叉点存储器阵列10的实例。参考图1A及1B，存储器单元30中的每一者是布置于在y方向上延伸的上部导电线20与在x方向上延伸的下部导电线22之间的堆叠式配置中的可变电阻存储器单元(例如，相变存储器单元)。上部导电线20及下部导电线22是经配置以在存储器单元30与外围电路(例如驱动器电路及感测电路(未展示))之间载运电信号(例如，举例来说，电压或电流脉冲)的导体。每一存储器单元30包含第一有源元件38(例如，选择器元件)及第二有源元件34(例如，存储元件)，且在所图解说明实施例中，这些元件由中部电极36分离。所图解说明存储器单元30另外包含位于第一有源元件38与下部导电线22之间的下部电极40及位于上部导电线20与第二有源元件34之间的上部电极32。
参考图1A，每一上部导电线20及每一存储器单元30的相对侧壁(在x方向上)内衬有第一内衬材料46，且邻近上部导电线20及邻近存储器单元30之间的空间填充有第一隔离材料50。参考图1B，每一下部导电线22及每一存储器单元30的相对侧壁(在y方向上)内衬有第二内衬材料52，且邻近下部导电线22之间的空间及邻近存储器单元30之间的空间填充有第二隔离材料48。
在存储器单元30是相变存储器单元的情况下，可将经存取存储器单元的第一有源元件38及/或第二有源元件34的温度升高到基本上室温以上。经存取以进行写入的目标存储器单元的加热(其峰值温度可达到数百度)可由于热扩散而对相邻单元具有有害效应。举例来说，相邻存储器单元的经增加温度可导致数据保持的降级及对相邻存储器单元的干扰。
在下文中，揭示关于存储器装置及形成存储器装置的方法的各种实施例，所述存储器装置可有利地包含插置于邻近存储器单元之间的掩埋式空隙。发明人已发现与其中邻近存储器单元插置有电介质区域而非空隙的其它配置相比，各种实施例基本上减少从一个存储器单元到所述存储器单元的周围区域的热转移。在不受任何理论约束的情况下，插置有空隙的存储器单元之间的热转移的减少可归因于空隙与可插置于邻近存储器单元之间的其它材料(例如，举例来说，氧化硅或氮化硅)相比的较低导热率。
如本文中所使用，术语“空隙”表征其体积未填充有凝聚物质(例如液体、结晶固体或非晶固体)的经围封区域。举例来说，可在已将间隙或空间的开口密封、掩埋、围封或以其它方式使其对于使用(举例来说)沉积技术(例如化学沉积或物理气相沉积)进一步填充变得不可接达时形成空隙。举例来说，在将材料沉积到其中形成有间隙或空间的结构上时，所述材料可形成于所述间隙的相对侧壁的上部侧壁上。当形成于相对侧壁上的材料彼此接触以形成密封区域然后填充所述密封区域下方的体积时，可在所述密封区域下面形成掩埋式空隙。此空隙可已在其中陷获气态物质(例如空气)或在先前工艺期间使用的气体物质。此些空隙在半导体领域中有时称为“空气间隙”，但其可替代地填充有在处理期间所采用的惰性气体环境(例如，N2、H2或Ar)。
图2A、2B及2C是根据一些实施例的分别在y方向上、x方向上及z方向上观看的具有多个存储器单元30的交叉点存储器阵列100的横截面描绘。参考图2A及2B，存储器单元30中的每一者是形成为在相对窄堆叠式配置中具有多个存储器单元元件的存储器单元柱的可变电阻存储器单元(例如，相变存储器单元)。在所图解说明实施例中，每一存储器单元30形成为安置于下部导电线22与上部导电线20之间的相交点处的存储器单元柱。每一存储器单元30包括安置于下部导电线22上方的第一有源元件38及安置于第一有源元件38上方的第二有源元件34。第一有源元件38及第二有源元件34中的一者包括存储材料且所述第一有源材料及所述第二有源材料中的另一者包括选择器材料。在其中存储器单元30是相变存储器单元的实施例中，第一有源元件38及第二有源元件34中的至少一者可包含经配置以经由在存取操作(例如写入存取操作)期间施加于下部导电线22中的一者与上部导电线20中的一者之间的电脉冲在结晶相与非晶相之间切换的硫族化物材料。
存储器单元30可另外包含以下各项中的一或多者：插置于下部导电线22与第一有源元件38之间的下部电极40、插置于第一有源元件38与第二有源元件34之间的中部电极36及插置于上部导电线20与第二有源元件34之间的上部电极32。在图2A中的所图解说明实施例中，下部电极40形成与下部导电线22共延伸的线。然而，在一些其它实施例中，还可以类似于中部电极36及上部电极32的方式沿着x方向将下部电极40分离为离散柱组件。另外，尽管在所图解说明实施例中，上部电极32如图2B中所图解说明沿着y方向分离，但在一些其它实施例中，上部电极32可与上部导电线20共延伸。当被包含时，电极40、36及32中的一或多者可包含例如碳等材料，所述材料可同时用作可提供邻近材料之间的相对低接触电阻的电极材料以及抵抗互混(例如，金属线与硫族化物元素之间或不同组合物的硫族化物元素之间)的扩散势垒。因此，在所图解说明实施例中，存储器单元30包含下部电极40、第一有源元件38、中部电极36、第二有源元件34及上部电极32。在所图解说明实施例中，存储器单元30在交叉的导电线20与导电线22之间形成离散柱，连续下部电极40除外。
参考图2A，邻近存储器单元30在x方向上由用间隙密封电介质54部分填充且包含掩埋式空隙62的间隙42分离。经部分填充间隙42包含用间隙密封电介质54填充的在掩埋式空隙62上方的密封区域。所述密封区域可由间隙密封电介质54形成，间隙密封电介质54形成于邻近存储器单元30的相对侧壁的上部部分上、彼此邻接使得掩埋式空隙62被围封。仅出于图解说明目的，在图2A中，密封区域的对应于掩埋式空隙的顶部拐角的底部端63在垂直水平面处形成于上部电极32与第二有源元件34(其可为存储器单元的存储材料元件)之间的界面附近。然而，在其它实施例中，密封区域的底部可形成于上部导电线20的上部表面与下部电极40的上部表面之间的任何垂直位置处，如将依据下文参考图4A到4J描述的制造工艺的实施例较佳地理解。
在图2A中的所图解说明实施例中，掩埋式空隙62从密封区域的底部端63垂直延伸到下部导电线22的上部表面或形成于其上方的任何层(例如下部电极40)或者如所图解说明延伸到形成于下部导电线22上的任何间隙密封电介质54的上部表面。间隙密封电介质54在密封区域的底部端63下方分离成形成于邻近存储器单元柱的相对侧壁上的间隙密封电介质层。间隙密封电介质层向下延伸以在密封区域下方至少部分覆盖邻近存储器单元柱的相对侧壁的其余部分。在所图解说明实施例中，间隙密封电介质层的厚度远离密封区域的底部端63而连续减小。
将了解，可基于数个因素(包含可有时具有竞争性需要的热转移考虑及工艺集成考虑)而选择掩埋式空隙62的位置、形状及大小。一方面，在操作期间，存储器单元30可由于焦耳(Joule)加热而在若干个不同材料及/或界面中的任一者处产生热。可通过控制目标或经存取存储器单元30的热起源区域与相邻存储器单元30的热接收区域之间的掩埋式空隙62的位置、形状及大小而使所产生热从目标单元30到相邻存储器单元30的转移最小化。发明人已发现，具有空隙62可使单元之间的导热率减少多达10X到1000X。在不受任何理论约束的情况下，可基于可填充掩埋式空隙62的气体(例如空气)的典型导热率(其可低到0.02W/(m K))来理解此减少。相比来说，可以其它方式填充邻近存储器单元之间的间隙的例如氧化硅及氮化硅等材料的典型导热率可分别高达1.4W/(m K)及29W/(m K)。因此，出于热转移考虑，邻近存储器单元30之间的由掩埋式空隙62占据的体积量越大，单元之间的热绝缘越大。
另一方面，在制造期间，将掩埋式空隙62暴露于后续工艺可为不合意的。举例来说，未掩埋于足够深度处的掩埋式空隙62可导致在后续工艺期间掩埋式空隙62敞开，此可导致空隙的腔暴露于不合意化学品及材料，所述化学品及材料可被陷获及/或以其它方式导致对存储器单元柱的污染或交叉污染。因此，将了解，尽管从最小化邻近存储器单元之间的热转移的角度看，具有具掩埋式空隙62的位置、形状及大小的特定组合的掩埋式空隙62可为合意的，但从工艺集成的角度看，具有掩埋式空隙62的位置、形状及大小的不同组合可为合意的。有利地，根据本文中所揭示的各种实施例，可控制掩埋式空隙62的位置、形状及大小以平衡这些竞争性需要。
为图解说明一个实例，参考图2A的所图解说明实施例，从热角度看，掩埋式空隙62有利地介入于邻近存储器单元30的对应组件之间，例如位于邻近存储元件34之间及/或邻近选择器元件38之间。在不受任何理论约束的情况下，当存储元件34处于高电阻状态中时，可在存储元件34的块体内及/或其与邻近上部电极32及中部电极36的界面内产生相对大量的热。因此，所产生热到相邻存储元件34及其周围区域的转移可被插置于目标与相邻存储元件34之间的掩埋式空隙62显著阻碍。在其中由存储器单元30的其它区域(例如目标选择器元件38或其界面)产生的热促成对相邻存储元件34的干扰的其它实施例中，所产生热的转移可类似地被插置于目标选择器元件38与相邻存储元件34之间的掩埋式空隙62阻碍。一般来说，在许多情况下，使在目标存储元件处产生的热到相邻存储元件及/或其周围区的转移最小化可增加存储器存取(例如，写入存取)的总体能量效率。
从工艺集成角度看，密封区域的底部63有利地位于上部导电线20的下部表面下方，使得掩埋式空隙62不被暴露且在后续工艺(例如，举例来说化学机械抛光工艺(CMP))中保持由密封区域掩埋。CMP工艺可在形成上部导电线20之前暴露经部分填充间隙42的顶部表面。然而，此工艺将不暴露掩埋式空隙62。
图2B是在x方向上观看的图2A的交叉点存储器阵列100的描绘。在图2B中，邻近存储器单元30在y方向上由用间隙密封电介质48部分填充且包含掩埋式空隙66的间隙44分离。经部分填充间隙44包含由间隙密封电介质48形成的在掩埋式空隙66上方的密封区域，间隙密封电介质48形成于邻近存储器单元30的相对侧壁的上部部分上、彼此邻接以填充密封区域。仅出于图解说明目的，在图2B中，密封区域的对应于掩埋式空隙66的顶部拐角的底部端67在垂直水平面处形成于上部电极32与存储材料元件34之间的界面附近。然而，在其它实施例中，密封区域的底部可形成于上部电极32的上部表面与衬底18的上部表面之间的任何垂直位置处。
类似于上文关于图2A所描述的掩埋式空隙62，图2B的掩埋式空隙66从密封区域的底部端67垂直延伸到衬底18、延伸到形成于其上方的任何层或如所图解说明延伸到可形成于衬底18上的任何间隙密封电介质48的上部表面。间隙密封电介质层48在密封区域的底部端67下方分离成形成于相对侧壁上、至少部分覆盖邻近存储器单元30的相对侧壁的其余部分的间隙密封电介质层。在所图解说明实施例中，形成于相对侧壁上的间隙密封电介质层的厚度远离密封区域而连续减小。
出于如上文关于图2A所描述的类似原因，可基于数个因素(包含热转移考虑及工艺集成考虑)而选择图2B的掩埋式空隙66的位置、形状及大小。特定来说，参考图2B，从热角度看，掩埋式空隙66有利地至少部分介入于邻近存储器单元30的对应特征之间，例如介入于邻近存储元件34之间及/或邻近选择器元件38之间。另外，从工艺集成角度看，密封区域的底部端67有利地位于上部导电线20的下部表面下方或在所图解说明实施例中位于上部电极32下方，使得掩埋式空隙62在形成上部导电线20之前保持由密封区域掩埋。举例来说，间隙密封电介质48可在形成导电线20之前被化学机械抛光。然而，此工艺将已保持掩埋式空隙66被掩埋。
图2C图解说明在z方向上观看的交叉点存储器阵列110。特定来说，图2C表示在平行于衬底18的主要表面的平面中截取的图2A及2B的交叉点阵列100的横截面。在图2C中，将存储器单元30的阵列布置为在x方向上对准的多个存储器单元柱行及在y方向上对准的多个存储器单元柱列。来自邻近列的每一对x邻近柱插置有用间隙密封电介质层54部分填充的间隙42。间隙密封电介质层54又垂直(即，在z方向上)密封间隙42以形成掩埋式空隙62，如上文关于图2A中的密封区域的底部端63处的空隙尖端所描述。在一些实施例中，掩埋式空隙62形成在间隙42内在y方向上延伸的连续通道。将了解，取决于图2A的交叉点存储器阵列100的所截取横截面的垂直位置，掩埋式空隙62的宽度及间隙密封电介质54的厚度可变化，如上文关于图2A所描述。以类似方式，来自邻近行的每一对y邻近柱插置有用间隙密封电介质层48部分填充的间隙44。间隙密封电介质层48又垂直密封间隙44以形成掩埋式空隙66，如上文关于图2B中的密封区域的底部端67处的空隙尖端所描述。类似于掩埋式空隙62，掩埋式空隙66形成在间隙44内在x方向上连续延伸的连续通道。还将了解，取决于图2B的交叉点存储器阵列100的所截取横截面的垂直位置，掩埋式空隙66的宽度及间隙密封电介质48的厚度可变化，如上文关于图2B所描述。
在图2C的所图解说明实施例中，在y方向上延伸的掩埋式空隙62及在x方向上延伸的掩埋式空隙66彼此相交，使得所述掩埋式空隙形成连续掩埋式空隙网络。在此些配置中，每一存储器柱由连续掩埋式空隙环绕，使得存储器单元30中的每一者的各个层彼此横向隔离。因此，在其中形成空隙62、66的垂直水平面处在所有方向上使邻近柱之间的直接热连通最小化。
鉴于图2C返回参考图2A及2B，将了解，取决于底部端63(图2A)及/或67(图2B)的垂直位置，掩埋式空隙62及/或66可部分横跨或完全横跨存储元件34的垂直高度。在一些实施例中，底部端63及67两者均垂直定位于存储元件34与中部电极36之间的界面上方，使得掩埋式空隙62及66横向环绕存储元件34的垂直高度的部分。在其它实施例中，底部端63及67两者均垂直定位于存储元件34与顶部电极32之间的界面上方，使得掩埋式空隙62及66横向环绕存储元件34的整个垂直高度。在又一些实施例中，底部端63及67中的一者可垂直定位于存储元件34与中部电极36之间的界面上方，而另一者垂直定位于存储元件34与顶部电极32之间的界面上方，使得掩埋式空隙62及66中的一者完全横跨存储元件34的垂直高度，而掩埋式空隙62及66的另一者部分横跨存储元件34的垂直高度。
现在详细描述根据各种实施例的存储器单元30的各种元件。参考图2A到2C，在各种实施例中，间隙密封电介质层48及54可包含适于在处理期间保护存储器单元30的侧壁的各个部分同时使邻近存储器单元30之间的热连通最小化的适合电介质材料。间隙密封电介质层48及54中的一者或两者可包含氧化物或氮化物材料，例如氧化硅(例如，SiO2)、氧化铝(例如，Al2O3)及氮化硅(例如，Si3N4)以及其它。在一些实施例中，间隙密封电介质材料48及54包括不同材料。在一些其它实施例中，间隙密封电介质材料48及54包括相同材料。
上部导电线20及/或下部导电线22可包括金属。金属的实例包含：元素金属，例如Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；导电金属氮化物，例如TiN、TaN、WN及TaCN；导电金属硅化物，例如硅化钽、硅化钨、硅化镍、硅化钴及硅化钛；以及导电金属氧化物，例如RuO2。
可为存储元件的第二有源元件34的实例包含基于硫族化物的相变存储元件、电阻式随机存取存储器(RRAM)存储元件(例如，NiO、HfO2、ZrO2、Cu2O、TaO2、Ta2O5、TiO2、SiO2、Al2O3)、导电桥接随机存取存储器(CBRAM)存储元件(例如，金属掺杂硫族化物)及/或自旋转移力矩随机存取存储器(STT-RAM)存储元件，以及其它类型的存储元件。
可为选择器元件的第一有源元件38的实例包含两端子装置(例如，开关)，例如二极管、双向阈值开关(OTS)、隧穿结或混合离子电子传导开关(MIEC)，以及其它两端子装置。
在其中存储器单元30为相变存储器单元的实施例中，可分别为选择器元件及存储元件的第一有源元件38及第二有源元件34中的一者或两者可包括硫族化物材料。当存储元件及选择器元件两者均包括硫族化物材料时，存储元件可包括可经历在室温下为非易失性的相变的硫族化物材料。另一方面，选择器元件可包括不经历类似非易失性相变的硫族化物材料。
在一些实施例中，存储元件包含硫族化物材料，例如包含铟(In)-锑(Sb)-碲(Te)(IST)合金系统(例如，In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)内的元素中的至少两者的合金，或包含锗(Ge)-锑(Sb)-碲(Te)(GST)合金系统(例如，Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb4Te7、Ge4Sb4Te7等)以及其它硫族化物合金系统内的元素中的至少两者的合金。
在一些实施例中，选择器元件包含硫族化物材料。具有硫族化物材料的选择器装置可有时称为双向阈值开关(OTS)。OTS可包含硫族化物组合物(其包含上文针对存储元件所描述的硫族化物合金系统中的任一者)且另外进一步包含可抑制结晶的元素(例如砷(As)、氮(N)及碳(C)，仅举几例)。除其它外，OTS材料的实例包含Te-As-Ge-Si、Ge-Te-Pb、Ge-Se-Te、Al-As-Te、Se-As-Ge-Si、Se-As-Ge-C、Se-Te-Ge-Si、Ge-Sb-Te-Se、Ge-Bi-Te-Se、Ge-As-Sb-Se、Ge-As-Bi-Te及Ge-As-Bi-Se。
仍参考图2A到2C，上部电极32、中部电极36及下部电极40可包括电连接存储器单元的操作元件但防止邻近材料当中的相互作用及/或相互扩散的材料。举例来说，取决于邻近材料，适合电极材料可包含：一或多个导电及半导电材料，例如(举例来说)碳(C)；n掺杂多晶硅及p掺杂多晶硅；金属，包含Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；导电金属氮化物，包含TiN、TaN、WN及TaCN；导电金属硅化物，包含硅化钽、硅化钨、硅化镍、硅化钴及硅化钛；以及导电金属氧化物，包含RuO2。
仍参考图2A到2C，在一些实施例中，上部导电线20及下部导电线22以及形成存储器单元柱的各种元件(包含第一有源元件38及第二有源元件34)可在x及y方向上具有横向尺寸(例如，宽度)，所述横向尺寸经选择以介于约5nm与60nm之间的范围内(举例来说，约30nm)、介于约5nm与40nm之间的范围内(举例来说，约25nm)或介于约5nm与30nm之间(举例来说，约20nm)，此取决于集成电路设计的光刻节点。较小尺寸也是可能的，其仅受所属领域的技术人员所采用的光刻能力限制。上部导电线20及下部导电线22可分别在y及x方向上具有长度，所述长度经选择而比宽度大得多，例如比宽度大至少100倍或至少1000倍。
参考图3A到3C，图解说明替代实施例。图3A到3C分别是根据各种实施例的在x方向上观看的各自具有包含柱结构的多个存储器单元30的交叉点存储器阵列110、120及130的横截面描绘。类似于关于图2B所描述的交叉点存储器阵列100，存储器阵列110、120及130中的每一者包含存储器单元30，存储器单元30形成为安置于下部导电线22与上部导电线20之间的相交点处且包括安置于下部导电线22上方的第一有源元件38及安置于第一有源元件38上方的第二有源元件34的柱，其中第一有源元件38及第二有源元件34中的一者包括存储材料且第一有源元件38及第二有源元件34中的另一者包括选择器材料。在图3A到3C中，仅出于图解说明目的，仅展示两个存储器单元30。然而，将理解，交叉点存储器阵列中的存储器单元30的数目可包含存储器单元30的任何适合数目。另外，尽管出于图解说明目的，图3A到3C展示类似于关于图2B所描述的在x方向上观看的交叉点阵列的横截面图，但将理解，可如利用在y方向上的横截面图(类似于关于图2A所描述的横截面图)所描述而实施本文中所描述的发明性方面。
参考图3A的交叉点存储器阵列110，类似于关于图2B所描述的交叉点存储器阵列100，邻近存储器柱30在y方向上由用间隙密封电介质148a部分填充且包含掩埋式空隙166a的间隙144a分离。类似于图2B，间隙密封电介质148a在密封区域下方形成于邻近存储器单元柱的相对侧壁的至少部分上方，且在掩埋式空隙166a的相对侧上的间隙密封电介质层148a的厚度远离密封区域的底部端67a而连续减小。然而不同于图2B，在图3A中，间隙密封电介质148a并不直接形成于间隙的底部表面及/或存储器单元柱的相对侧表面上。而是，在用间隙密封电介质148a形成掩埋式空隙166a之前，首先用内衬电介质52给间隙144a的表面加内衬。内衬电介质52形成于间隙144a的底部表面及/或存储器单元30的相对侧表面上。在一些情况下，内衬电介质52可在操作及/或处理期间有利地使存储器单元30的各种元件与周围材料(例如，相邻存储器单元及隔离材料)之间的交叉污染及/或材料相互扩散最小化。在一些实施例中，内衬电介质52可通过保形沉积工艺而形成。
仍参考图3A，间隙密封电介质148a形成于间隙144a的表面上，用内衬电介质52给间隙144a加内衬以部分填充间隙144a，借此形成掩埋式空隙166a。类似于图2B，经部分填充间隙144a包含在掩埋式空隙166a上方的密封区域，所述密封区域从所述密封区域的底部端67a垂直延伸以至少部分覆盖邻近存储器单元柱的相对侧壁的其余部分。并且，类似于图2B，间隙密封电介质148a的厚度远离密封区域而连续减小。间隙密封电介质148a可通过非保形沉积工艺而形成。
仍参考图3A，根据一些实施例，内衬电介质52包含不同于间隙密封电介质148a的材料且可包含氧化物或氮化物材料，例如氧化硅(例如，SiO2)、氧化铝(例如，Al2O3)及氮化硅(例如，Si3N4)以及其它。
参考图3B的交叉点存储器阵列120，类似于关于图2B所描述的交叉点存储器阵列100，邻近存储器单元30在y方向上由用间隙密封电介质148b部分填充且包含第一掩埋式空隙166b的间隙144b分离。图3B类似于图2B，只是在图3B中，间隙密封电介质148b的密封区域并不延伸到上部导电线20的底部表面除外。即，间隙144b的在掩埋式空隙上方的区域并不用间隙密封电介质148b完全填充。替代地，间隙144b进一步包含在间隙密封区域的底部端67b上方的隔离区域84。在一些实施例中，隔离区域84是用不同于间隙密封电介质的间隙填充电介质材料填充，在其它实施例中，隔离区域84保持未填充。尽管在图3B中描绘为显著体积，但隔离区域84可有时为由来自相对侧壁的邻接间隙密封电介质形成的小接缝区域。
在一些实施例中，填充隔离区域84的间隙填充电介质材料包含类似于间隙密封电介质148b的材料，所述材料可包含氧化物或氮化物材料，例如氧化硅(例如，SiO2)、氧化铝(例如，Al2O3)及氮化硅(例如，Si3N4)以及其它。然而在一些其它实施例中，间隙填充电介质材料可包含不同于间隙密封电介质148b的材料。举例来说，间隙填充电介质可为也填充集成电路上的阵列之间的间隙的旋涂电介质或HDP-CVD电介质。
参考图3C的交叉点存储器阵列130，类似于关于图2B所描述的交叉点存储器阵列100，邻近存储器单元30在y方向上由用间隙密封电介质148c部分填充且包含掩埋式空隙166c的间隙144c分离。图3C类似于图2B，只是在图3C中，间隙密封电介质148c延伸以仅部分覆盖邻近柱的相对侧壁的部分而将未覆盖的其它部分留在密封区域下方除外。在所图解说明实施例中，尽管间隙密封电介质148c部分覆盖存储元件34的相对侧壁，但存储元件34的相对侧壁及中部电极36的相对侧壁的其余部分、选择器元件38、下部电极40及下部导电线22保持未由间隙密封电介质148c覆盖。尽管未展示，但间隙密封电介质也可覆盖下部导电线22或下部电极40及在沉积期间暴露于柱之间的衬底18的部分。
将了解，在上文关于图2A到2C及图3A到3C所描述的各种实施例中，掩埋式空隙62及66或166a到166c可在各种垂直水平面处具有宽度，所述宽度经特定选择以使邻近存储器单元柱的对应元件之间的热连通最小化。举例来说，作为一个实例性度量，邻近存储器单元柱的对应元件(例如，存储元件)之间的距离的一小部分可经选择以由掩埋式空隙占据。在一些实施例中，以存储元件34的中厚度水平，在相对侧壁之间以x或y距离测量时，邻近存储元件34之间的由掩埋式空隙占据的距离可介于约20％到约100％之间或介于约40％与约80％之间(举例来说，约60％)。此处，由掩埋式空隙100％占据的距离表示无由电介质对侧壁的覆盖，而由掩埋式空隙0％占据的距离表示完全被填充的间隙，如在经部分填充间隙的密封区域中。
在下文中，描述根据各种实施例的制造类似于图2A到2C的交叉点存储器阵列100的交叉点存储器阵列的方法，其中邻近存储器单元柱由包含掩埋式空隙的经部分填充间隙分离。图4A到4J图解说明根据一些实施例的在制造序列中的各种阶段处的交叉点存储器阵列的横截面图。
如本文中及贯穿说明书所使用，“消减(subtractive)图案化”是指其中待界定的结构通过移除材料而图案化的工艺序列。举例来说，“消减图案化工艺”可包含待图案化的材料的毯覆提供、后续接着以光刻方式提供与待图案化的区重叠的蚀刻掩模结构、后续接着蚀刻穿过所述掩模，使得由掩模结构覆盖的区中的材料受保护而在经暴露区中的材料通过蚀刻工艺而移除。与消减图案化相比，镶嵌图案化涉及在第一结构中图案化开口(例如，沟槽或通孔)、将材料毯覆沉积到开口中及第一结构的其余部分上方以及从第一结构上方抛光掉上覆层以将经图案化的所关注材料留在经填充开口中。
在下文中，将理解，尽管可仅图解说明特定伸长结构的短分段(例如上部导电线及下部导电线的分段)，但在实践中，此些伸长结构可为长得多的(例如，长度:宽度比率大于100:1)。另外，尽管可仅图解说明几个平行导电线及存储器单元，但在实践中，可形成许多平行线及存储器单元以横跨存储器阵列。
在下文中，图4A、4C、4E、4G及4I表示在y方向(例如，沿着数字线方向)上观看的在各种制造阶段处的交叉点存储器阵列的中间阵列结构的横截面图，且图4B、4D、4F、4H及4J表示在x方向(例如，沿着字线方向)上观看的分别对应于图4A、4C、4E、4G及4I的中间结构的中间阵列结构的横截面图。
参考图4A及4B的中间阵列结构100a，制造存储器阵列的方法包含在衬底18上形成存储器单元材料堆叠以及使用第一光刻掩模将存储器单元材料堆叠及下部导电材料22a消减图案化以在下部导电线22上形成多个存储器单元线堆叠，两者均在x方向上延伸。使用第一光刻掩模从具有相应毯覆材料的初始堆叠图案化存储器单元线堆叠及下部导电线22中的每一者。在所图解说明实施例中，存储器单元线堆叠包含在下部导电线22上的下部电极线40a、在下部电极线40a上的第一有源元件线38a(例如，选择器元件线)、在第一有源元件线38a上的中部电极线36a、在中部电极线36a上的第二有源元件线34a(例如，存储元件线)及在第二有源元件线34a上的上部电极线32a。在被图案化之前，可(举例来说)通过沉积技术(例如物理气相沉积(PVD)、化学气相沉积(CVD)及原子层沉积(ALD)以及其它沉积技术)形成相应毯覆材料的堆叠。在消减图案化之后，每一存储器单元线堆叠在x方向上延伸，且每一邻近单元材料堆叠由在x方向上延伸的第一间隙60分离，使得图4A及4B的中间阵列结构100a包含交替的存储器单元线及第一间隙60。
在其中包含单独内衬电介质的实施例中(如上文关于图3A所描述)，可在消减图案化之后沉积内衬电介质。
将了解，中间结构100a的存储器单元线堆叠的一或多个特征可被省略且在完成制造后仍具有功能存储器单元。例如，在一些实施例中，可省略第一有源元件线38a或第二有源元件线34a中的一者，其中所省略有源材料为选择器材料。另外，在一些实施例中，可省略下部电极线40a、中部电极线36a及上部电极线32a中的一或多者。
参考图4C及4D的中间阵列结构100b，制造存储器阵列的方法另外包含：在如上文关于图4A及4B所描述形成多个交替存储器单元线堆叠及第一间隙60后，仅用间隙密封电介质48a部分填充第一间隙60以形成第一掩埋式空隙66a。经部分填充第一间隙60中的每一者包含在第一掩埋式空隙66a上方填充有间隙密封电介质48a的密封区域。密封区域的底部端67形成在空隙66a上方的尖端。在所图解说明实施例中，部分填充第一间隙60包含用间隙密封电介质48a来在密封区域下方覆盖邻近存储器单元柱的相对侧壁的至少部分，其中间隙密封电介质的厚度远离密封区域而连续减小。
将了解，可使用适合电介质沉积工艺来执行部分填充第一间隙60(图4B)及形成掩埋式空隙66a。适合沉积工艺可为非保形沉积技术，其中在间隙内于柱的侧壁上的沉积可经控制使得所得空隙具有合意形状及位置，如上文所描述。一般来说，当间隙密封电介质以与底部填充速率相比的相对高速率沉积于邻近柱的侧壁上使得间隙开口在可用间隙密封电介质填充夹点下方的间隙之前夹止时，在间隙中形成掩埋式空隙。因此，用于形成掩埋式空隙的适合技术可为其中反应物以相对无方向性方式到达沉积表面使得在间隙的侧壁上、尤其靠近存储器单元线堆叠的上部端的拐角的沉积以与间隙的底部填充速率相比的相对高速率发生，使得防止间隙的完全填充的技术。适合沉积技术可包含(除其它技术以外)物理气相沉积(PVD)、低压化学气相沉积(LPCVD)、次大气压化学气相沉积(SACVD)、等离子增强化学气相沉积(PECVD)及原子层沉积(ALD)。所属领域的技术人员将了解，可针对非保形性的所要水平而调谐例如前驱物流速、压力、温度等的参数。
将进一步了解，可使用适合材料或适合材料的组合来执行部分填充第一间隙60。举例来说，发明人已发现，在一些情况下(例如，图3C)，可将氮化硅作为有效间隙密封电介质而沉积以用于形成掩埋式空隙(具有由掩埋式空隙占据的最大量的空间)及/或使在密封区域下方的柱侧壁上的沉积的量最小化，借此使邻近存储器柱之间的热连通最小化，如上文所描述。然而，在其它情况下，增加沉积面积及/或在密封区域下方的柱侧壁上的沉积的厚度可为合意的。举例来说，使此覆盖抑制存储器柱的各种层之间的一些元素的相互扩散可为有益的。发明人已发现，氮化硅在抑制上文所描述的存储元件与选择器元件之间的存储器单元的各种成分的相互扩散方面也是有效的。另外，氮化硅可防止存储器单元的各种元素的非期望氧化。就此来说，将相对非保形氮化硅作为单个材料用于在类似于图2A到2C的配置中有效地用作间隙密封电介质以及扩散势垒材料两者可为合意的。然而，在一些布置中，使用薄保形氮化硅以用于在类似于图3A的配置中形成薄(2nm到5nm)内衬电介质以作为扩散势垒材料给柱侧壁加内衬，且随后作为间隙密封电介质而沉积非保形氧化硅可为有益的。在又一些情况下，使用氮化硅或氧化硅以在类似于图3B的配置中用作间隙密封电介质且将另一种氧化硅(其可具有较高吞吐量或较高间隙填充能力)用作间隙填充电介质可为合意的。
参考图4E及4F的中间阵列结构100c，制造存储器阵列的方法另外包含平面化图4C及4D的中间阵列结构100b的表面，其可包含部分填充邻近存储器单元线之间的第一间隙60的间隙密封电介质48a的波状表面且还可包含填充阵列之间的间隙的上覆间隙填充电介质。例如，可使用化学机械抛光(CMP)工艺来抛光间隙密封电介质48a并在上部电极线32b上停止来实现平面化，借此暴露包括插置有经平面化间隙密封电介质层48b的上部电极线32b的交替表面的基本上平面表面。应了解，在优选实施例中，掩埋式空隙66b形成在x方向上延伸的掩埋式通道且穿过存储器单元材料线的长度保持掩埋。举例来说，在防止空隙腔陷获污染物方面，将空隙66b保持为掩埋可为有利的。因此，在所图解说明实施例中，CMP工艺形成具有在y方向上交替的上部电极线32b及间隙密封电介质层48b的经暴露表面的经平面化表面。
将了解，在其中形成单独内衬电介质(如关于图3A所描述)的实施例中，CMP之后的经暴露表面包含内衬电介质的上部端。另外，在其中形成用间隙填充电介质填充的单独隔离区域(如关于图3B所描述)的实施例中，CMP之后的经暴露表面包含间隙填充电介质。
参考图4G及4H的中间阵列结构100d，制造存储器阵列的方法另外包含在基本上平面表面上沉积上部导电材料且使用第二光刻掩模来消减图案化以形成在y方向上延伸的多个上部导电线20。上部导电线20的形成后面跟着存储器单元柱的形成，在一些实施例中，此可通过将上部导电线20用作硬掩模来从上部导电线20之间的经暴露区域移除(例如，通过蚀刻)存储器单元线堆叠的材料而执行。在所图解说明的实施例中，蚀刻停止在下部电极线40，使得每一所得存储器单元柱包含上部电极32、存储元件34、中部电极36及选择器元件38，同时下部电极线40保持与下部导电线22共延伸。然而，应了解，蚀刻可停止在其它层，例如，停止在选择器材料38处，使得选择器材料也保持与下部导电线22及下部电极线40共延伸。所得中间阵列结构具有形成在上部导电线20与下部导电线22的每一相交点处的存储器单元柱，其中在y方向上的每一对邻近存储器单元柱由包含掩埋式空隙66c的经部分填充间隙分离，且其中在x方向上的每一对邻近存储器单元柱由第二间隙50分离。
参考图4I及4J的中间阵列结构100，形成存储器阵列的方法另外包含：在形成多个存储器单元柱之后，用间隙密封电介质54部分填充第二间隙50(图4G)以形成第二掩埋式空隙62。类似于上文关于图4C及4D描述的部分填充第一间隙60，部分填充第二间隙50包含形成在掩埋式空隙62上方填充有间隙密封电介质54的密封区域，以及用间隙密封电介质54在密封区域下方覆盖邻近存储器单元柱的相对侧壁的至少部分。用于部分填充第二间隙50的材料及沉积工艺可基本上类似于上文关于图4C及4D描述的那些材料及沉积工艺。随后，制造存储器阵列的方法另外可包含使用(例如)化学机械抛光(CMP)工艺来平面化(未展示)图4I及4J的中间阵列结构100的表面且在上部导电线20上停止，由此暴露包括插置有用间隙密封电介质54填充的密封区域的上部导电线20的交替表面的基本上平面表面。
将了解，与上文关于图4C及4D所描述的部分填充第一间隙60相比，在图4I及4J中，部分填充第二间隙50可形成可在上部电极32的上部表面上方延伸的第二掩埋式空隙62。换句话说，图4I中的密封区域的下部端63可延伸到上部导电线20的顶部表面下方的任何地方的垂直位置。这是因为，如上文所描述，在后续CMP工艺(未展示)中，可相对于上部导电线20的上部表面而平面化间隙密封电介质54，且使掩埋式空隙在上部电极32的上部表面上方延伸将不会将掩埋式空隙62的腔暴露于后续工艺。
将了解，尽管掩埋式空隙62(图4I)及66(图4J)可分别在y方向上(其可等于上部导电线20的长度)及在x方向上(其可等于下部导电线22的长度)延伸穿过存储器阵列的相当大或整个长度，但掩埋式空隙62及66可在存储器阵列的横向端处保持被封盖。所述端可(举例来说)通过沉积足够厚的间隙密封电介质48及54使得掩埋式空隙62及66的端分别在y方向上及在x方向上变得夹止而被封盖。所述端也可通过沉积足够间隙密封电介质48及54使得空隙62、66的分别在x方向上及在y方向上邻近阵列的端的区域分别底部填充高达在端67及63处或超过端67及63的垂直水平面而被封盖。在又一些实例中，可以一个以上沉积步骤来沉积足够量的间隙密封电介质。其它电介质层沉积也可密封空隙62、66的横向端。因此，掩埋式空隙62及66的腔保持未暴露于在掩埋式空隙62及66的形成之后的工艺。
仍参考图4I及4J，将进一步了解，可在部分填充第二间隙50之前以如上文关于图3A及图4C/4D所描述的类似方式形成内衬电介质。另外，可以如上文关于图3及图4C/4D所描述的类似方式形成额外隔离区域。此外，柱的侧壁的至少一些部分可保持未由间隙密封电介质54覆盖，如上文关于图3C及图4C/4D所描述。
虽然已根据特定实施例描述了本发明，但所属领域的技术人员所明了的其它实施例(包含不提供本文中所陈述的所有特征及优点的实施例)也在本发明的范围内。此外，可将上文所描述的各种实施例组合以提供进一步实施例。另外，还可将在一个实施例的上下文中所展示的特定特征并入到其它实施例中。因此，本发明的范围仅参考所附权利要求书来界定。

Claims (20)

1.一种存储器装置，其包括：
第一存储器单元柱，其安置于下部导电线与上部导电线之间，所述第一存储器单元柱包括第一有源元件；
第二存储器单元柱，其与所述第一存储器单元柱在第一方向上通过间隙来分离；以及
密封区域，其安置于所述第一存储器单元柱与所述第二存储器单元柱之间的所述间隙中，所述密封区域包括间隙密封电介质，其中所述密封区域形成于掩埋式空隙上方，其中所述密封区域的底部表面形成所述掩埋式空隙的顶部表面，所述顶部表面在延伸至接触所述上部导电线的底部表面之前夹止，其中所述掩埋式空隙与所述第一有源元件的至少一部分、与所述第一有源元件接触的中间电极的至少一部分、与所述中间电极接触的第二有源元件的至少一部分、以及所述第一存储器单元柱和所述第二存储器单元柱中的每一者的相对侧壁的至少一部分接触，其中设置在所述密封区域的所述底部表面下方的所述第二有源元件的第一部分与设置在所述间隙中的所述间隙密封电介质接触，且设置在所述密封区域的所述底部表面下方的所述第二有源元件的第二部分通过所述掩埋式空隙与所述第一存储器单元柱或所述第二存储器单元柱分开。
2.根据权利要求1所述的存储器装置，其中所述密封区域从所述掩埋式空隙上方延伸至接触所述上部导电线的所述底部表面。
3.根据权利要求1所述的存储器装置，其中所述第一存储器单元柱包括所述第二有源元件，上部电极形成于所述上部导电线与所述第二有源元件之间，并且其中所述密封区域的所述底部表面形成于所述上部电极的上部表面与所述第二有源元件的上部表面之间的垂直位置处。
4.根据权利要求1所述的存储器装置，其中所述第一存储器单元柱包括形成于所述第一有源元件与所述下部导电线之间的下部电极，并且其中所述密封区域的所述底部表面形成于所述上部导电线的上部表面与所述下部电极的上部表面之间的垂直位置处。
5.根据权利要求1所述的存储器装置，其中所述掩埋式空隙从所述密封区域的所述底部表面垂直延伸至所述下部导电线的上部表面。
6.根据权利要求1所述的存储器装置，其中所述掩埋式空隙从所述密封区域的所述底部表面垂直延伸。
7.根据权利要求1所述的存储器装置，其中所述间隙密封电介质形成于所述第一存储器单元柱和所述第二存储器单元柱的所述相对侧壁的部分上方。
8.根据权利要求1所述的存储器装置，其中所述第一存储器单元柱包括所述第二有源元件，其中所述第一有源元件或所述第二有源元件中的至少一者是存储材料，所述第一有源元件或所述第二有源元件中的另外一者是选择器材料。
9.一种存储器装置，其包括：
第一存储器单元柱，其安置于下部导电线与上部导电线之间，所述第一存储器单元柱包括第一有源元件；
第二存储器单元柱，其与所述第一存储器单元柱在第一方向上通过间隙来分离，所述间隙至少部分地用形成密封区域的间隙密封电介质填充；以及
掩埋式空隙，其形成于所述密封区域的下方且所述第一有源元件的至少一部分、与所述第一有源元件接触的中间电极的至少一部分、与所述中间电极接触的第二有源元件的至少一部分、以及所述第一存储器单元柱和所述第二存储器单元柱中的每一者的相对侧壁的至少一部分接触，其中所述密封区域至少部分地用所述间隙密封电介质填充，所述间隙密封电介质覆盖所述第一存储器单元柱和所述第二存储器单元柱的相对侧壁的部分，其中所述相对侧壁的所述部分和设置在所述密封区域的底部表面下方的所述第二有源元件的第一部分与设置在所述间隙中的所述间隙密封电介质接触，且设置在所述密封区域的所述底部表面下方的所述第二有源元件的第二部分通过所述掩埋式空隙与所述第一存储器单元柱或所述第二存储器单元柱分开，其中所述密封区域的所述底部表面形成所述掩埋式空隙的顶部表面，所述顶部表面在延伸至接触所述上部导电线的底部表面之前夹止。
10.根据权利要求9所述的存储器装置，其进一步包括：
第二间隙，其安置于所述掩埋式空隙的上方且设置在所述间隙上方，其中所述第二间隙至少部分地用不同于所述间隙密封电介质的材料填充；以及
其中所述第二间隙包括至少部分地用所述材料填充的隔离区域。
11.根据权利要求9所述的存储器装置，其进一步包括：
第二间隙，其安置于所述掩埋式空隙的上方且安置于所述间隙上方，其中所述第二间隙至少部分地用不同于所述间隙密封电介质的材料填充；以及
其中所述第二间隙包括未被填充的隔离区域。
12.一种存储器装置，其包括：
多个存储器单元堆叠，
其中每个存储器单元堆叠包括存储元件，所述存储元件包括相变材料，
其中相邻的存储器单元堆叠通过间隙来分离，所述间隙包括封闭式空隙，
其中密封区域形成于所述间隙内且位于所述封闭式空隙的上方，所述密封区域用间隙密封电介质填充，
其中所述间隙进一步包括位于所述密封区域上方的未被填充的隔离间隙，且
其中所述存储器单元堆叠的每一者被所述封闭式空隙围封，在第一横向方向上延伸的所述封闭式空隙的高度不同于在第二横向方向上延伸的所述封闭式空隙的高度。
13.根据权利要求12所述的存储器装置，其中每个存储器单元堆叠包括上部有源元件和下部有源元件，其中所述上部有源元件和所述下部有源元件中的一者包括所述存储元件，所述上部有源元件和所述下部有源元件中的另外一者包括选择器元件。
14.根据权利要求13所述的存储器装置，其中所述上部有源元件包括所述存储元件，所述相邻的存储器单元堆叠的所述上部有源元件至少部分地插置有所述封闭式空隙。
15.根据权利要求14所述的存储器装置，其中所述相邻的存储器单元堆叠的所述下部有源元件至少部分地插置有所述封闭式空隙。
16.根据权利要求13所述的存储器装置，其中每个存储器单元堆叠进一步包括形成于所述上部有源元件上的上部电极，其中所述封闭式空隙不在所述上部电极的顶部表面的上方延伸。
17.根据权利要求13所述的存储器装置，其中每个存储器单元堆叠形成于上部导电线与交叉的下部导电线之间，且其中每个存储器单元堆叠进一步包括形成于所述上部有源元件上的上部电极，其中所述封闭式空隙不在所述上部导电线的顶部表面的上方延伸。
18.一种存储器装置，其包括：
存储器柱阵列，其布置成在第一横向方向上对齐的多个柱行和在与所述第一横向方向交叉的第二横向方向上对齐的多个柱列，
其中每个存储器柱包括存储元件，所述存储元件包括相变材料，
其中至少两个相邻的存储器柱由间隙来分离，所述间隙包括在所述第一横向方向上延伸的间隙密封电介质和在所述第二横向方向上延伸的不同的间隙密封电介质，
其中相邻的柱行和相邻的柱列由在所述柱行和所述柱列的相应的所述第一横向方向和所述第二横向方向上延伸的连续掩埋式空隙来分离，
其中所述间隙包括位于密封区域上方的未被填充的隔离间隙，所述未被填充的隔离间隙形成于所述间隙内且位于所述掩埋式空隙的上方。
19.根据权利要求18所述的存储器装置，其中在所述第一横向方向上延伸的所述连续掩埋式空隙与在所述第二横向方向上延伸的所述连续掩埋式空隙彼此交叉，致使每个存储器柱被连续掩埋式空隙围封。
20.根据权利要求19所述的存储器装置，其中所述连续掩埋式空隙围封所述存储元件。
CN201811524027.5A 2014-11-07 2015-10-13 交叉点存储器及其制造方法 Active CN110085739B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811524027.5A CN110085739B (zh) 2014-11-07 2015-10-13 交叉点存储器及其制造方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US14/535,731 2014-11-07
US14/535,731 US9748311B2 (en) 2014-11-07 2014-11-07 Cross-point memory and methods for fabrication of same
CN201811524027.5A CN110085739B (zh) 2014-11-07 2015-10-13 交叉点存储器及其制造方法
CN201580060540.1A CN107078150B (zh) 2014-11-07 2015-10-13 交叉点存储器及其制造方法
PCT/US2015/055392 WO2016073152A1 (en) 2014-11-07 2015-10-13 Cross-point memory and methods for fabrication of same

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201580060540.1A Division CN107078150B (zh) 2014-11-07 2015-10-13 交叉点存储器及其制造方法

Publications (2)

Publication Number Publication Date
CN110085739A CN110085739A (zh) 2019-08-02
CN110085739B true CN110085739B (zh) 2023-08-01

Family

ID=55909607

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201580060540.1A Active CN107078150B (zh) 2014-11-07 2015-10-13 交叉点存储器及其制造方法
CN201811524027.5A Active CN110085739B (zh) 2014-11-07 2015-10-13 交叉点存储器及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201580060540.1A Active CN107078150B (zh) 2014-11-07 2015-10-13 交叉点存储器及其制造方法

Country Status (8)

Country Link
US (3) US9748311B2 (zh)
EP (1) EP3216065B1 (zh)
JP (2) JP6795496B2 (zh)
KR (1) KR101976966B1 (zh)
CN (2) CN107078150B (zh)
SG (1) SG11201703709XA (zh)
TW (1) TWI605581B (zh)
WO (1) WO2016073152A1 (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9212546B2 (en) 2012-04-11 2015-12-15 Baker Hughes Incorporated Apparatuses and methods for obtaining at-bit measurements for an earth-boring drilling tool
US9605487B2 (en) 2012-04-11 2017-03-28 Baker Hughes Incorporated Methods for forming instrumented cutting elements of an earth-boring drilling tool
US9484196B2 (en) 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US9577010B2 (en) 2014-02-25 2017-02-21 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US11223014B2 (en) 2014-02-25 2022-01-11 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US10249819B2 (en) 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US9768378B2 (en) 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9812502B2 (en) * 2015-08-31 2017-11-07 Toshiba Memory Corporation Semiconductor memory device having variable resistance elements provided at intersections of wiring lines
TWI625874B (zh) * 2015-11-05 2018-06-01 華邦電子股份有限公司 導電橋接式隨機存取記憶體
US9892961B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
CN110546755A (zh) * 2017-05-01 2019-12-06 索尼半导体解决方案公司 选择器件和存储装置
KR20180134048A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 전자 장치 및 그 제조방법
KR102375588B1 (ko) * 2017-07-06 2022-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10453855B2 (en) * 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10153196B1 (en) * 2017-08-24 2018-12-11 Micron Technology, Inc. Arrays of cross-point memory structures
US10147875B1 (en) * 2017-08-31 2018-12-04 Micron Technology, Inc. Semiconductor devices and electronic systems having memory structures
US10475995B2 (en) 2017-12-22 2019-11-12 Intel Corporation Tip-contact controlled three dimensional (3D) vertical self select memory
US10622558B2 (en) * 2018-03-30 2020-04-14 Intel Corporation Non-volatile memory cell structures including a chalcogenide material having a narrowed end and a three-dimensional memory device
US10950786B2 (en) * 2018-05-17 2021-03-16 Macronix International Co., Ltd. Layer cost scalable 3D phase change cross-point memory
US10584581B2 (en) 2018-07-03 2020-03-10 Baker Hughes, A Ge Company, Llc Apparatuses and method for attaching an instrumented cutting element to an earth-boring drilling tool
US11180989B2 (en) 2018-07-03 2021-11-23 Baker Hughes Holdings Llc Apparatuses and methods for forming an instrumented cutting for an earth-boring drilling tool
US10991425B2 (en) * 2018-08-13 2021-04-27 Micron Technology, Inc. Access line grain modulation in a memory device
KR102630957B1 (ko) * 2018-12-19 2024-01-31 에스케이하이닉스 주식회사 메모리 소자 및 이를 포함하는 전자장치
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10832941B2 (en) * 2019-03-27 2020-11-10 International Business Machines Corporation Airgap isolation for backend embedded memory stack pillar arrays
US11282895B2 (en) * 2019-07-02 2022-03-22 Micron Technology, Inc. Split pillar architectures for memory devices
US10930707B2 (en) 2019-07-02 2021-02-23 Micron Technology, Inc. Memory device with a split pillar architecture
US11037944B2 (en) * 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
KR102617960B1 (ko) * 2019-08-12 2023-12-26 삼성전자주식회사 2-스텝 갭-필 공정을 이용하여 반도체 소자를 형성하는 방법
US11270909B2 (en) 2020-01-27 2022-03-08 Micron Technology, Inc. Apparatus with species on or in conductive material on elongate lines
KR20210152840A (ko) * 2020-06-09 2021-12-16 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210157673A (ko) 2020-06-22 2021-12-29 삼성전자주식회사 가변 저항 메모리 소자
TWI749678B (zh) * 2020-08-03 2021-12-11 力晶積成電子製造股份有限公司 記憶元件及其形成方法
US11231870B1 (en) 2020-08-11 2022-01-25 Micron Technology, Inc. Memory sub-system retirement determination
KR102675158B1 (ko) * 2020-08-24 2024-06-12 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN111969110B (zh) * 2020-09-04 2022-02-01 长江先进存储产业创新中心有限责任公司 一种存储器及其制备方法
KR20220049295A (ko) * 2020-10-14 2022-04-21 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN112420729B (zh) * 2020-11-06 2021-11-16 长江存储科技有限责任公司 3d存储器件及其制造方法
CN113594202A (zh) * 2021-07-07 2021-11-02 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101803025A (zh) * 2007-09-19 2010-08-11 美光科技公司 用于交叉点可变电阻材料存储器的掩埋式低电阻金属字线
WO2011086725A1 (ja) * 2010-01-15 2011-07-21 株式会社日立製作所 不揮発性記憶装置およびその製造方法
CN103681686A (zh) * 2012-08-30 2014-03-26 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103872244A (zh) * 2012-12-14 2014-06-18 爱思开海力士有限公司 阻变存储器件及其制造方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404003B1 (en) 1999-07-28 2002-06-11 Symetrix Corporation Thin film capacitors on silicon germanium substrate
US6875651B2 (en) 2003-01-23 2005-04-05 Sharp Laboratories Of America, Inc. Dual-trench isolated crosspoint memory array and method for fabricating same
US7045849B2 (en) * 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US20100040820A1 (en) * 2004-03-15 2010-02-18 Arz Juergen Composite film for a receptacle, particularly a tube
US8937292B2 (en) 2011-08-15 2015-01-20 Unity Semiconductor Corporation Vertical cross point arrays for ultra high density memory applications
JP2006302950A (ja) * 2005-04-15 2006-11-02 Renesas Technology Corp 不揮発性半導体装置および不揮発性半導体装置の製造方法
JP4731262B2 (ja) * 2005-09-22 2011-07-20 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および、不揮発性半導体記憶装置の製造方法
WO2007131363A1 (en) * 2006-05-17 2007-11-22 Her Majesty The Queen In Right Of Canada As Represented By The Minister Of Health Monoclonal antibodies to anthrax protective antigen
KR100833434B1 (ko) * 2006-06-30 2008-05-29 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100908812B1 (ko) 2006-12-27 2009-07-21 주식회사 하이닉스반도체 다층의 스택을 갖는 반도체소자의 제조 방법
WO2008111199A1 (ja) 2007-03-14 2008-09-18 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP2008283045A (ja) * 2007-05-11 2008-11-20 Toshiba Corp 半導体装置の製造方法および半導体装置
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
KR101390341B1 (ko) * 2007-11-15 2014-04-30 삼성전자주식회사 상변화 메모리 소자
JP4729060B2 (ja) * 2008-02-26 2011-07-20 株式会社東芝 半導体記憶装置の製造方法
JP2009212202A (ja) * 2008-03-03 2009-09-17 Elpida Memory Inc 相変化メモリ装置およびその製造方法
US7852658B2 (en) 2008-03-14 2010-12-14 Micron Technology, Inc. Phase change memory cell with constriction structure
JP5342189B2 (ja) * 2008-08-06 2013-11-13 株式会社日立製作所 不揮発性記憶装置及びその製造方法
US8153527B2 (en) 2008-10-13 2012-04-10 Globalfoundries Singapore Pte. Ltd. Method for reducing sidewall etch residue
US20100096611A1 (en) 2008-10-16 2010-04-22 Seagate Technology Llc Vertically integrated memory structures
US8623697B2 (en) 2008-12-31 2014-01-07 Micron Technology, Inc. Avoiding degradation of chalcogenide material during definition of multilayer stack structure
KR101510776B1 (ko) 2009-01-05 2015-04-10 삼성전자주식회사 반도체 상변화 메모리 소자
US8344513B2 (en) 2009-03-23 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier for through-silicon via
JP4792097B2 (ja) 2009-03-25 2011-10-12 株式会社東芝 不揮発性記憶装置及びその製造方法
JP2010258249A (ja) * 2009-04-27 2010-11-11 Toshiba Corp 相変化メモリ装置
US8855474B2 (en) * 2009-08-10 2014-10-07 Emerson Electric Co. Inhibiting compressor backspin via a condenser motor
JP5025696B2 (ja) * 2009-08-11 2012-09-12 株式会社東芝 抵抗変化メモリ
US8203134B2 (en) 2009-09-21 2012-06-19 Micron Technology, Inc. Memory devices with enhanced isolation of memory cells, systems including same and methods of forming same
US8765581B2 (en) 2009-11-30 2014-07-01 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
TW201207852A (en) 2010-04-05 2012-02-16 Mosaid Technologies Inc Semiconductor memory device having a three-dimensional structure
US8546239B2 (en) * 2010-06-11 2013-10-01 Sandisk Technologies Inc. Methods of fabricating non-volatile memory with air gaps
WO2011159702A2 (en) 2010-06-14 2011-12-22 Saint-Gobain Ceramics & Plastics, Inc. Scintillator including a scintillator particulate and a polymer matrix
US8946048B2 (en) * 2010-06-19 2015-02-03 Sandisk Technologies Inc. Method of fabricating non-volatile memory with flat cell structures and air gap isolation
KR20120031667A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
US8575019B2 (en) 2010-09-30 2013-11-05 Institute of Microelectronics, Chinese Academy of Sciences Metal interconnection structure and method for forming metal interlayer via and metal interconnection line
KR20120043979A (ko) * 2010-10-27 2012-05-07 삼성전자주식회사 비휘발성 기억 소자 및 비휘발성 기억 소자의 제조 방법
US8945996B2 (en) * 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
JP2013026347A (ja) * 2011-07-19 2013-02-04 Toshiba Corp 半導体装置およびその製造方法
KR20130015167A (ko) * 2011-08-02 2013-02-13 삼성전자주식회사 에어 갭을 갖는 반도체 소자 및 그 제조 방법
JP5611903B2 (ja) 2011-08-09 2014-10-22 株式会社東芝 抵抗変化メモリ
JP2013069794A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置
JP2013089859A (ja) * 2011-10-20 2013-05-13 Toshiba Corp 半導体装置の製造方法
US9252188B2 (en) * 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8613863B2 (en) 2011-11-29 2013-12-24 Intermolecular, Inc. Methods for selective etching of a multi-layer substrate
US9136307B2 (en) 2012-02-09 2015-09-15 Micron Technology, Inc. Memory cells and memory cell formation methods using sealing material
JP2013201184A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体記憶装置の製造方法
US8778758B2 (en) * 2012-08-30 2014-07-15 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and semiconductor device
US9553262B2 (en) * 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US10084016B2 (en) 2013-11-21 2018-09-25 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
CN103682094B (zh) * 2013-12-11 2016-08-17 上海新安纳电子科技有限公司 一种相变存储器结构及其制备方法
KR20150090472A (ko) * 2014-01-29 2015-08-06 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9577010B2 (en) 2014-02-25 2017-02-21 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9685607B2 (en) * 2014-03-11 2017-06-20 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US10249819B2 (en) 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US9768378B2 (en) 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101803025A (zh) * 2007-09-19 2010-08-11 美光科技公司 用于交叉点可变电阻材料存储器的掩埋式低电阻金属字线
WO2011086725A1 (ja) * 2010-01-15 2011-07-21 株式会社日立製作所 不揮発性記憶装置およびその製造方法
CN103681686A (zh) * 2012-08-30 2014-03-26 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103872244A (zh) * 2012-12-14 2014-06-18 爱思开海力士有限公司 阻变存储器件及其制造方法

Also Published As

Publication number Publication date
TWI605581B (zh) 2017-11-11
US20180358411A1 (en) 2018-12-13
JP2019165235A (ja) 2019-09-26
US10680037B2 (en) 2020-06-09
CN110085739A (zh) 2019-08-02
US10396125B2 (en) 2019-08-27
KR101976966B1 (ko) 2019-05-09
KR20170081671A (ko) 2017-07-12
WO2016073152A1 (en) 2016-05-12
US20170358628A1 (en) 2017-12-14
SG11201703709XA (en) 2017-06-29
JP6795496B2 (ja) 2020-12-02
US20160133671A1 (en) 2016-05-12
US9748311B2 (en) 2017-08-29
EP3216065A1 (en) 2017-09-13
CN107078150B (zh) 2019-01-08
EP3216065B1 (en) 2020-05-20
EP3216065A4 (en) 2018-06-27
JP2017537470A (ja) 2017-12-14
TW201633527A (zh) 2016-09-16
CN107078150A (zh) 2017-08-18

Similar Documents

Publication Publication Date Title
CN110085739B (zh) 交叉点存储器及其制造方法
US11114613B2 (en) Cross-point memory and methods for forming of the same
US10734450B2 (en) Memory device and electronic apparatus including the same
US9887354B2 (en) Memory device and method of manufacturing the same
US10608176B2 (en) Memory device and method of fabricating the same
TWI735482B (zh) 可變電阻記憶體裝置及其製造方法
TWI497706B (zh) 具有自動對準底電極和二極體存取裝置之蕈狀記憶胞
CN114628436A (zh) 半导体器件
US20090225588A1 (en) Memory Device
TW201742281A (zh) 可變電阻記憶體裝置及半導體裝置
CN111969110B (zh) 一种存储器及其制备方法
KR102532156B1 (ko) 제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들
CN109768159B (zh) 存储器件
US20240040938A1 (en) Memory device and fabrication method thereof
JP2024522971A (ja) Ｐｃｍ材料の膨張および制限を可能にする空隙を有する相変化メモリ・セル
KR20230152268A (ko) 가변 저항 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant