JP6499336B2 - 表示装置 - Google Patents

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Description

本明細書などで開示する発明は表示装置および電子機器に関する。
近年、液晶ディスプレイ、有機ＥＬディスプレイなどのフラットパネルディスプレイが
広く普及してきている。フラットパネルディスプレイなどの表示装置において、行方向お
よび列方向に配置された画素内には、スイッチング素子であるトランジスタと、当該トラ
ンジスタと電気的に接続された表示素子と、当該表示素子と接続された容量素子とが設け
られている。
トランジスタに用いられるシリコン半導体膜は、用途によって非晶質シリコン膜と多結
晶シリコン膜とが使い分けられている。例えば、大面積基板上に表示装置を作製する場合
、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いたトランジスタが好
適である。大面積基板に表示装置を作製することで、表示装置の作製コストを低くするこ
とができる。ただし、非晶質シリコン膜を用いたトランジスタは、電界効果移動度が低い
ため、十分なオン電流を得るためにトランジスタの面積を大きくする必要がある。トラン
ジスタの面積が大きくなるほど、画素の開口率が低くなり、表示装置の消費電力が大きく
なってしまう。
一方、多結晶シリコン膜を用いたトランジスタは、電界効果移動度が高いため、小さな
面積のトランジスタでも十分なオン電流を得ることができる。そのため、画素の開口率を
高くでき、表示装置の消費電力を小さくすることができる。ただし、多結晶シリコン膜は
、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことなどで形成す
るため、大面積基板上に形成することは困難である。大面積基板上に表示装置を作製する
ことが困難であるため、表示装置の作製コストが高くなってしまう。
また、半導体特性を示す酸化物（酸化物半導体ともいう。）は、トランジスタの半導体
膜に適用できる半導体材料である。例えば、酸化亜鉛またはＩｎ−Ｇａ−Ｚｎ酸化物を用
いて、トランジスタを作製する技術が開示されている（特許文献１および特許文献２を参
照。）。
酸化物半導体膜は、スパッタリング法を用いて成膜できるため、大面積基板上に表示装
置を作製する場合に好適である。大面積基板に表示装置を作製することで、表示装置の作
製コストを低くすることができる。また、酸化物半導体膜を用いたトランジスタは、高い
電界効果移動度を有するため、小さな面積のトランジスタでも十分なオン電流を得ること
ができる。そのため、画素の開口率を高くでき、表示装置の消費電力を小さくすることが
できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用
することが可能であるため、設備投資を抑えられるメリットもある。
また、表示装置が高精細化するに伴い、配線、電極などの占有面積が増大するため、画
素の開口率が低くなり、表示装置の消費電力が大きくなってしまう。例えば、画素の開口
率を高くするために配線の幅を細くした場合、表示装置の動作に遅延が生じ、表示装置の
表示品位が低くなってしまう場合がある。また、画素の開口率を高くするために容量素子
を小さくした場合も、表示装置の表示品位が低くなってしまう場合がある。
酸化物半導体膜は、３ｅＶ〜４ｅＶ程度の広いエネルギーギャップを有するため、可視
光に対して透光性を有することが知られている。特許文献３では、表示装置において、ト
ランジスタのチャネル層と容量素子に用いる容量電極の一方とを透光性を有する酸化物半
導体膜で同一平面上に形成することが開示されている。なお、容量素子に用いる容量電極
の他方は透光性を有する画素電極で形成されるため、容量素子全体を透明とすることがで
きる。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 米国特許番号８，１０２，４７６号
作製コストが低い表示装置を提供することを課題の一とする。消費電力の小さい表示装
置を提供することを課題の一とする。大面積基板に作製可能である表示装置を提供するこ
とを課題の一とする。画素の開口率の高い表示装置を提供することを課題の一とする。信
頼性の高い表示装置を提供することを課題の一とする。
本発明の一態様は、透光性を有する画素電極と電気的に接続されたトランジスタと、容
量素子とを有し、トランジスタは、ゲート電極と、ゲート電極上に設けられたゲート絶縁
膜と、ゲート絶縁膜上に設けられ酸化物半導体層を含む第１の多層膜とを含み、容量素子
は、画素電極と、画素電極と重なりかつ所定の間隔を開けて配置された第１の多層膜と同
じ層構造である第２の多層膜と、を有し、トランジスタのチャネル形成領域は、第１の多
層膜のうち、ゲート絶縁膜と接しない少なくとも一層である表示装置である。
酸化物半導体層を含む多層膜にチャネルが形成されるトランジスタに安定した電気特性
を付与するためには、チャネルの形成される層中の不純物濃度を低減することが有効であ
る。例えば、酸化物半導体中でシリコンは、不純物準位を形成する場合がある。また、該
不純物準位がトラップとなり、トランジスタの電気特性を劣化させることがある。なお、
トランジスタのゲート絶縁膜としては、酸化シリコン膜、酸化窒化シリコン膜、窒化シリ
コン膜、窒化酸化シリコン膜など、シリコンを含む絶縁膜が多く用いられるため、酸化物
半導体層を含む多層膜のチャネルが形成される層をゲート絶縁膜と接しない層に形成する
ことが好ましい。
また、ゲート絶縁膜と酸化物半導体層を含む多層膜との界面にチャネルが形成される場
合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。このような
観点からも、トランジスタのチャネルは、酸化物半導体層を含む多層膜の、ゲート絶縁膜
と接しない層に形成されることが好ましい。
従って、トランジスタのチャネルを、酸化物半導体層を含む多層膜のゲート絶縁膜と接
しない層に形成することで、安定した電気特性を有し、高い電界効果移動度を有するトラ
ンジスタとすることができる。該トランジスタを表示装置のスイッチング素子として用い
ることで、該トランジスタは安定な電気特性を有するため、信頼性の高い表示装置とする
ことができる。また、該トランジスタは、小さな面積でも十分なオン電流を得ることがで
きるため、画素の開口率を高くでき、表示装置の消費電力を小さくすることができる。
トランジスタのチャネル形成領域をゲート絶縁膜から離すためには、例えば、酸化物半
導体層を含む多層膜を以下のような構成とすればよい。
酸化物半導体層を含む多層膜は、少なくとも酸化物半導体層（便宜上、第２の酸化物層
と呼ぶ。）と、第２の酸化物層およびゲート絶縁膜の間に設けられた第１の酸化物層と、
を有する。第１の酸化物層は、第２の酸化物層を構成する酸素以外の元素一種以上から構
成され、第２の酸化物層よりも電子親和力が０．２ｅＶ以上小さい酸化物膜である。この
とき、ゲート電極に電界を印加すると、酸化物半導体層を含む多層膜のうち、電子親和力
の大きい第２の酸化物層にチャネルが形成される。即ち、第２の酸化物層とゲート絶縁膜
との間に第１の酸化物層を有することによって、トランジスタのチャネルをゲート絶縁膜
と接しない層（ここでは第２の酸化物層）に形成することができる。また、第２の酸化物
層を構成する酸素以外の元素一種以上から第１の酸化物層が構成されるため、第２の酸化
物層と第１の酸化物層との界面において、界面散乱が起こりにくい。従って、該界面にお
いてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度を高くするこ
とができる。
第１の酸化物層は、例えば、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウ
ム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを第２の
酸化物層よりも高い濃度で含む酸化物膜とすればよい。具体的には、第１の酸化物層とし
て、第２の酸化物層よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ま
しくは３倍以上高い濃度で含む酸化物膜を用いる。前述の元素は酸素と強く結合するため
、酸素欠損が酸化物膜に生じることを抑制する機能を有する。即ち、第１の酸化物層は第
２の酸化物層よりも酸素欠損が生じにくい酸化物膜である。
または、第２の酸化物層がＩｎ−Ｇａ−Ｚｎ酸化物であり、第１の酸化物層もＩｎ−Ｇ
ａ−Ｚｎ酸化物であるとき、第１の酸化物層をＩｎ：Ｇａ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原
子数比］、第２の酸化物層をＩｎ：Ｇａ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると
、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる第１の酸化物層および第２の酸化物層を選択
する。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる第１の酸化物
層および第２の酸化物層を選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも
２倍以上大きくなる第１の酸化物層および第２の酸化物層を選択する。より好ましくは、
ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる第１の酸化物層および第２の酸化物層
を選択する。
また、酸化物半導体層を含む多層膜は、ゲート絶縁膜と接しない側に、第２の酸化物層
と接し、第２の酸化物層を構成する酸素以外の元素一種以上から構成され、第２の酸化物
層よりも電子親和力が０．２ｅＶ以上小さい第３の酸化物層を含んでもよい。このとき、
ゲート電極に電界を印加しても、第３の酸化物層にはチャネルが形成されない。また、第
２の酸化物層を構成する酸素以外の元素一種以上から第３の酸化物層が構成されるため、
第２の酸化物層と第３の酸化物層との界面に界面準位を形成しにくい。該界面が界面準位
を有すると、該界面をチャネル形成領域としたしきい値電圧の異なる第２のトランジスタ
が形成され、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、第
３の酸化物層を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつ
きを低減することができる。
例えば、第３の酸化物層は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウ
ム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを第２の
酸化物層よりも高い濃度で含む酸化物膜とすればよい。具体的には、第３の酸化物層とし
て、第２の酸化物層よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ま
しくは３倍以上高い濃度で含む酸化物膜を用いる。前述の元素は酸素と強く結合するため
、酸素欠損が酸化物膜に生じることを抑制する機能を有する。即ち、第３の酸化物層は第
２の酸化物層よりも酸素欠損が生じにくい酸化物膜である。
または、第２の酸化物層がＩｎ−Ｇａ−Ｚｎ酸化物膜であり、第３の酸化物層もＩｎ−
Ｇａ−Ｚｎ酸化物膜であるとき、第２の酸化物層をＩｎ：Ｇａ：Ｚｎ＝ｘ２：ｙ２：ｚ２
［原子数比］、第３の酸化物層をＩｎ：Ｇａ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とす
ると、ｙ３／ｘ３がｙ２／ｘ２よりも大きくなる第２の酸化物層および第３の酸化物層を
選択する。好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも１．５倍以上大きくなる第２の酸
化物層および第３の酸化物層を選択する。さらに好ましくは、ｙ３／ｘ３がｙ２／ｘ２よ
りも２倍以上大きくなる第２の酸化物層および第３の酸化物層を選択する。より好ましく
は、ｙ３／ｘ３がｙ２／ｘ２よりも３倍以上大きくなる第２の酸化物層および第３の酸化
物層を選択する。
また、本発明の一態様に係る表示装置は、酸化物半導体層を含む多層膜（便宜上第１の
多層膜と呼ぶ。）と同じ層構造である透光性を有する第２の多層膜と、透光性を有する画
素電極と、によって容量素子を形成する。第２の多層膜が透光性を有することにより、容
量素子に透光性を持たせることができる。透光性を有する容量素子を用いることで、画素
の開口率が高くなり、表示装置の消費電力を小さくすることができる。
なお、第２の多層膜は、第１の多層膜と同一工程で形成すると、表示装置の作製工程数
を減らすことができる。表示装置の作製工程数を減らすことで、表示装置の作製コストを
低くすることができる。
第２の多層膜は、画素電極から印加される電界によって少なくとも第２の酸化物層と同
一工程で形成された層にキャリアが誘起されるため、電極の一部として機能する。また、
第１の酸化物層と同一工程で形成された層、第３の酸化物層と同一工程で形成された層も
、ゲート絶縁膜などの絶縁膜と比べて十分に高いキャリア密度を有するため、電極の一部
として機能する。
本発明の一態様により、トランジスタおよび容量素子に、酸化物半導体層を含む多層膜
を用いることで、大面積基板に作製可能であるため、作製コストが低い表示装置を提供す
ることができる。また、容量素子に用いる多層膜は透光性を有するため、画素の開口率が
高くなり、消費電力の小さい表示装置を提供することができる。また、トランジスタに用
いる多層膜のうち、ゲート絶縁膜と接しない層にチャネルが形成されるため、安定した電
気特性のトランジスタと形成することができ、信頼性の高い表示装置を作製することがで
きる。
本発明の一態様である表示装置を説明する図、および画素を説明する回路図。 本発明の一態様である表示装置の画素を説明する上面図。 本発明の一態様である表示装置を説明する断面図。 本発明の一態様である表示装置の作製方法を説明する断面図。 本発明の一態様である表示装置の作製方法を説明する断面図。 本発明の一態様である表示装置の画素を説明する上面図。 本発明の一態様である表示装置を説明する断面図。 本発明の一態様である表示装置の画素を説明する上面図。 本発明の一態様である表示装置を説明する断面図。 本発明の一態様である表示装置の画素を説明する上面図。 本発明の一態様である表示装置を説明する断面図。 本発明の一態様である表示装置を説明する上面図。 本発明の一態様である表示装置を説明する断面図。 本発明の一態様である表示装置を説明する断面図および上面図。 本発明の一態様である表示装置を用いた電子機器を説明する図。 本発明の一態様である表示装置を用いた電子機器を説明する図。 表示装置に含まれるトランジスタの電流と電圧の関係、および容量素子の電圧と容量の関係を示す図。 表示装置に含まれる容量素子の動作方法を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であ
れば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈
されるものではない。
以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には同
一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の
機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合
がある。
本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化
のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり
、工程順または積層順を示すものではない。また、本明細書等において発明を特定するた
めの事項として固有の名称を示すものではない。
また、本発明における「ソース」および「ドレイン」の機能は、回路動作において電流
の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、
「ソース」および「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場
の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。た
だし、一般的に、ある一点における電位と基準となる電位（例えば接地電位、ソース電位
）との電位差のことを、単に電位または電圧と呼び、電位と電圧が同義語として用いられ
ることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替え
てもよいし、電圧を電位と読み替えてもよいこととする。
本明細書において、フォトリソグラフィ処理を行った後にエッチング処理を行う場合は
、フォトリソグラフィ処理で形成したマスクは除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である表示装置について、図面を用いて説明する。
なお、本実施の形態では、液晶素子を用いた表示装置を例にして説明する。
〈表示装置の構成〉
図１（Ａ）に、表示装置の一例を示す。図１（Ａ）に示す表示装置は、画素部１００と
、走査線駆動回路１０４と、信号線駆動回路１０６と、各々が平行または略平行に配置さ
れ、かつ走査線駆動回路１０４によって電位が制御されるｍ本の走査線１０７と、各々が
平行または略平行に配置され、かつ信号線駆動回路１０６によって電位が制御されるｎ本
の信号線１０９と、を有する。さらに、画素部１００はマトリクス状に配置された複数の
画素１０１を有する。また、走査線１０７に沿って、各々が平行または略平行に配置され
た容量線１１５を有する。なお、容量線１１５は、信号線１０９に沿って、各々が平行ま
たは略平行に配置されていてもよい。
各走査線１０７は、画素部１００においてｍ行ｎ列に配置された画素１０１のうち、い
ずれかの行に配置されたｎ個の画素１０１と電気的に接続される。また、各信号線１０９
は、ｍ行ｎ列に配置された画素１０１のうち、いずれかの列に配置されたｍ個の画素１０
１と電気的に接続される。ｍ、ｎは、ともに１以上の整数である。また、各容量線１１５
は、ｍ行ｎ列に配置された画素１０１のうち、いずれかの行に配置されたｎ個の画素１０
１と電気的に接続される。なお、容量線１１５が、信号線１０９に沿って、各々が平行ま
たは略平行に配置されている場合は、ｍ行ｎ列に配置された画素１０１のうち、いずれか
の列に配置されたｍ個の画素１０１と電気的に接続される。
図１（Ｂ）は、図１（Ａ）に示す表示装置が有する画素１０１の回路図の一例である。
図１（Ｂ）に示す画素１０１は、走査線１０７および信号線１０９と電気的に接続された
トランジスタ１０３と、一方の電極がトランジスタ１０３のドレイン電極および画素電極
１２１と電気的に接続され、他方の電極が一定の電位を供給する容量線１１５と電気的に
接続された容量素子１０５と、画素電極１２１がトランジスタ１０３のドレイン電極およ
び容量素子１０５の一方の電極に電気的に接続され、画素電極１２１と対向して設けられ
る電極（対向電極）に電位を供給する配線１５５に電気的に接続された液晶素子１０８と
、を有する。
また、容量素子１０５は、画素電極１２１の一部を一方の電極とし、容量線１１５に接
続された電極が他方の電極とすることもできる。このとき、他方の電極の導電率が高い場
合においては、図１（Ｂ）に示す回路図として示すことができる。一方、該他方の電極の
導電率が低い場合は、図１（Ｃ）に示す回路図として示すことができる。
図１（Ｃ）に示す画素１０１は、走査線１０７および信号線１０９と電気的に接続され
たトランジスタ１０３と、一方の電極がトランジスタ１０３のドレイン電極および画素電
極１２１と電気的に接続され、他方の電極が一定の電位を供給する容量線１１５と電気的
に接続された容量素子１０５と、画素電極１２１がトランジスタ１０３のドレイン電極お
よび容量素子１０５の一方の電極に電気的に接続され、画素電極１２１と対向して設けら
れる電極（対向電極）に電位を供給する配線１５５に電気的に接続された液晶素子１０８
と、を有する。
図１（Ｃ）に示す容量素子１０５において、多層膜１１９は、トランジスタ１０３に用
いる多層膜１１１と同じ層構造である。多層膜１１９は、加える電位を制御し、導通状態
とさせることで電極として機能する。多層膜１１９は、容量素子１０５の他方の電極とし
て機能する。従って、容量素子１０５は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）キャパシタ構造であるといえる。
また、容量素子１０５の多層膜１１９は、エンハンスメント型のトランジスタであるト
ランジスタ１０３に含まれる多層膜１１１の形成工程を利用して形成されることから、容
量素子１０５は、画素電極１２１の電位ＶＰと容量線１１５の電位ＶＣとの電位差（ＶＰ
−ＶＣ）が０Ｖ以上になると充電し始める（図１７（Ｂ）および図１７（Ｃ）参照。）。
従って、容量素子１０５のしきい値電圧（Ｖｔｈ）は０Ｖ以上である。図１７（Ａ）に、
エンハンスメント型のトランジスタであるトランジスタ１０３のＩ−Ｖ曲線およびしきい
値電圧Ｖｔｈを示す。なお、図１７（Ａ）の縦軸は対数軸で示す。
図１７（Ｂ）に容量素子１０５のＣ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）
曲線を示す。図１７（Ｂ）において、横軸は容量素子１０５の画素電極１２１と容量線１
１５との電位差（ＶＰ−ＶＣ）を表し、縦軸は容量素子１０５の容量Ｃを表している。な
お、Ｃ−Ｖ測定の際の電圧の周波数が、表示装置のフレーム周波数より低い場合において
、図１７（Ｂ）に示すようなＣ−Ｖ曲線となる。
また、容量素子１０５の多層膜１１９は、トランジスタ１０３の多層膜１１１の形成工
程を利用して形成できることから、キャリア密度を意図的に増大させ、導電率を増大させ
る不純物を添加する処理などが行われていない酸化物半導体膜である。従って、多層膜１
１９のキャリア密度は、多層膜１１１のキャリア密度と同等である。
なお、液晶素子１０８は、トランジスタ１０３および画素電極１２１が形成される基板
と、対向電極が形成される基板とで挟持される液晶の光学的変調作用によって、光の透過
または非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界
（横方向の電界、縦方向の電界または斜め方向の電界を含む。）によって制御される。
次に、液晶表示装置の画素１０１の具体的な例について説明する。画素１０１の上面図
を図２に示す。なお、図２においては、対向電極および液晶素子を省略する。
図２において、走査線１０７は、信号線１０９に略直交する方向（図中左右方向）に延
伸して設けられている。信号線１０９は、走査線１０７に略直交する方向（図中上下方向
）に延伸して設けられている。容量線１１５は、走査線１０７と平行方向に延伸して設け
られている。なお、走査線１０７および容量線１１５は、走査線駆動回路１０４（図１（
Ａ）を参照。）と電気的に接続されており、信号線１０９は、信号線駆動回路１０６（図
１（Ａ）を参照。）に電気的に接続されている。
トランジスタ１０３は、走査線１０７および信号線１０９が交差する領域に設けられて
いる。トランジスタ１０３は、ゲート電極と、該ゲート電極上に設けられたゲート絶縁膜
（図２に図示せず。）と、該ゲート絶縁膜上に設けられ酸化物半導体層を含む多層膜１１
１と、を有する。なお、走査線１０７において、多層膜１１１と重畳する領域はトランジ
スタ１０３のゲート電極として機能する。信号線１０９において、多層膜１１１と重畳す
る領域はトランジスタ１０３のソース電極として機能する。導電膜１１３において、多層
膜１１１と重畳する領域はトランジスタ１０３のドレイン電極として機能する。このため
、ゲート電極、ソース電極、およびドレイン電極をそれぞれ、走査線１０７、信号線１０
９、および導電膜１１３と示す場合がある。また、図２において、走査線１０７は、上面
形状において端部が多層膜１１１の端部より外側に位置する。このため、走査線１０７は
バックライトからの光を遮る遮光膜として機能する。この結果、トランジスタ１０３に含
まれる酸化物半導体層を含む多層膜１１１に光が照射されず、電気特性の変動を抑制する
ことができる。
また、酸化物半導体層を含む多層膜１１１は、適切な条件にて処理することでトランジ
スタ１０３のオフ電流を極めて低減することができる。これにより、表示装置の消費電力
を低減することができる。
本実施の形態においては、酸化物半導体層を含む多層膜１１１は、第１の酸化物層と、
該第１の酸化物層上に接する酸化物半導体である第２の酸化物層と、該第２の酸化物層上
に接する第３の酸化物層と、を含む構成について説明を行う。
また、導電膜１１３は、開口１１７を介して透光性を有する画素電極１２１と電気的に
接続される。従って、透光性を有する画素電極１２１とトランジスタ１０３が電気的に接
続される。
また、容量素子１０５は、画素１０１内の容量線１１５および信号線１０９で囲まれる
領域に設けられている。なお、容量素子１０５は、透光性を有する構成である。従って、
容量素子１０５を画素１０１内に大きく（大面積に）形成することができるため、開口率
を高めつつ、電荷容量を増大させた表示装置を得ることができる。
例えば、高精細の表示装置、例えば液晶表示装置においては、画素の面積が小さくなり
、容量素子の面積も小さくなる。このため、高精細の表示装置において、容量素子１０５
に蓄積される電荷容量が小さくなる。しかしながら、本実施の形態に示す容量素子１０５
は透光性を有する構成であるため、該容量素子１０５を各画素に設けることで、各画素に
おいて十分な電荷容量を得つつ、開口率を高めることができる。代表的には、画素密度が
２００ｐｐｉ（ｐｉｘｅｌ ｐｅｒ ｉｎｃｈ）以上、さらには３００ｐｐｉ以上である
高精細の表示装置に好適に用いることができる。また、本発明の一態様は、開口率を向上
させることができるため、バックライトなどの光源装置の光を効率よく利用することがで
き、表示装置の消費電力を低減することができる。
ここで、本発明の一態様である表示装置の駆動方法について説明する。本発明の一態様
である表示装置は、ＭＯＳキャパシタ構造の容量素子１０５を有していることから、容量
素子１０５を動作させる際、安定に動作させるためには、容量素子１０５の他方の電極と
して機能する多層膜１１９（換言すれば容量線１１５）に加える電位ＶＣは以下のように
する。
上記より、容量素子１０５のＣ−Ｖ曲線は、図１７（Ｂ）で表されるようにしきい値電
圧が０Ｖ以上のＣ−Ｖ曲線である。容量素子１０５を動作させる期間において、容量素子
１０５を安定に動作させるということは、容量素子１０５が十分に充電された状態にする
ということである。例えば、当該期間において容量素子１０５の画素電極１２１の電位Ｖ
Ｐと多層膜１１９の電位ＶＣとの電位差（ＶＰ−ＶＣ）を、図１７（Ｂ）のＶ１以上Ｖ２
以下となるように電位ＶＣを与えることである。
また、容量素子１０５を動作させる期間において画素電極１２１の電位ＶＰは、信号線
１０９に入力される信号に応じてプラス方向およびマイナス方向に変動する。具体的には
、ビデオ信号の中心電位を基準としてプラス方向およびマイナス方向に変動する。それゆ
え、当該期間において、画素電極１２１の電位と多層膜１１９の電位との電位差をＶ１お
よびＶ２とするためには、多層膜１１９の電位を、Ｖ１およびＶ２の値の各々から容量素
子１０５のしきい値電圧分以上低くした電位にすればよい（図１８参照。）。なお、図１
８において、走査線１０７に供給される電位のうち、最も低い電位をＧＶｓｓとし、最も
高い電位をＧＶｄｄとする。
上記を換言すると、容量素子１０５を動作させるためには、容量素子１０５を動作させ
る期間において、画素電極１２１と多層膜１１９との電位差が、容量素子１０５のしきい
値電圧より高くなればよい。
また、容量素子１０５の多層膜１１９とトランジスタ１０３の多層膜１１１は同一の構
成であるため、容量素子１０５のしきい値電圧はトランジスタ１０３のしきい値電圧と同
等であることから、多層膜１１９の電位ＶＣを、画素電極１２１の電位ＶＰからトランジ
スタ１０３のしきい値電圧分引いた電位以下にしておけばよい。このようにすることで、
容量素子１０５を動作させる期間において、多層膜１１９を常に導通状態にさせておくこ
とができ、容量素子１０５を安定させて動作させておくことができる。
上記より、本発明の一態様である駆動方法を用いることで、透光性を有する半導体膜、
透光性を有する導電膜、および透光性を有する絶縁膜を有する容量素子を備える表示装置
において、当該容量素子を経時的に安定させて動作させることができる。
また、トランジスタ１０３はエンハンスメント型のトランジスタであり、容量素子１０
５をエンハンスメント型のトランジスタであるトランジスタ１０３の形成工程を利用して
形成することから、本発明の一態様である表示装置を駆動させるために必要な電圧範囲は
、トランジスタ１０３にデプレッション型のトランジスタを適用し、容量素子１０５をデ
プレッション型のトランジスタの形成工程を利用して形成したキャリア密度が増大した酸
化物半導体膜を用いて形成した表示装置を駆動させるために必要な電圧範囲より狭い。そ
れゆえ、本発明の一態様とすることで、表示装置の消費電力を低減することができる。
ここで、図２の一点鎖線Ａ１−Ａ２間および一点鎖線Ｂ１−Ｂ２間における断面図を図
３（Ａ）に示す。
図３（Ａ）において、液晶表示装置の画素１０１の断面構造は以下の通りである。液晶
表示装置は、第１の基板１０２上に形成される素子部と、第２の基板１５０上に形成され
る素子部と、該２つの素子部で挟まれる液晶層１６０とを有する。
はじめに、第１の基板１０２上に設けられる素子部の構造について説明する。第１の基
板１０２上に、トランジスタ１０３のゲート電極を有する走査線１０７と、走査線１０７
と同一表面上に設けられている容量線１１５とが設けられている。走査線１０７および容
量線１１５上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７の走査線１０
７と重畳する領域上に多層膜１１１が設けられており、容量素子１０５が形成される領域
のゲート絶縁膜１２７上に多層膜１１９が設けられている。また、ゲート絶縁膜１２７上
にトランジスタ１０３のソース電極を含む信号線１０９と、トランジスタ１０３のドレイ
ン電極を含む導電膜１１３とが設けられている。
また、容量素子１０５が形成される領域のゲート絶縁膜１２７には容量線１１５に達す
る開口１２３が設けられており、開口１２３、ゲート絶縁膜１２７、および多層膜１１９
上に導電膜１２５が設けられている。
また、ゲート絶縁膜１２７、信号線１０９、多層膜１１１、導電膜１１３、導電膜１２
５、および多層膜１１９上にトランジスタ１０３の保護絶縁膜および容量素子１０５の誘
電体として機能する絶縁膜１２９、絶縁膜１３１、および絶縁膜１３２が設けられている
。なお、絶縁膜１２９、絶縁膜１３１、および絶縁膜１３２には導電膜１１３に達する開
口１１７が設けられており、開口１１７および絶縁膜１３２上に画素電極１２１が設けら
れている。
容量素子１０５は、透光性を有する構成であり、画素電極１２１と、絶縁膜１２９と、
絶縁膜１３１と、絶縁膜１３２と、多層膜１１９と、により構成される。
また、画素電極１２１および絶縁膜１３２上に配向膜として機能する絶縁膜１５８が設
けられている。なお、第１の基板１０２と、走査線１０７および容量線１１５ならびにゲ
ート絶縁膜１２７との間には下地絶縁膜が設けられていてもよい。
また、図３（Ａ）に示す表示装置のα領域（ゲート絶縁膜１２７と、多層膜１１１と、
信号線１０９と、絶縁膜１２９）の拡大図を図３（Ｂ）に、β領域（ゲート絶縁膜１２７
と、多層膜１１９と、導電膜１２５と、絶縁膜１２９）の拡大図を図３（Ｃ）に、それぞ
れ示す。
図３（Ｂ）において、多層膜１１１は、ゲート絶縁膜１２７と接する第１の酸化物層１
１１＿１と、第１の酸化物層１１１＿１上に接する酸化物半導体である第２の酸化物層１
１１＿２と、第２の酸化物層１１１＿２上に接する第３の酸化物層１１１＿３と、を含む
。なお、第３の酸化物層１１１＿３上に信号線１０９および絶縁膜１２９が形成されてい
る。第１の酸化物層１１１＿１の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以
上５０ｎｍ以下、さらに好ましくは１０ｎｍ以上４０ｎｍ以下とする。また、第２の酸化
物層１１１＿２の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上４０ｎｍ以下
、さらに好ましくは５ｎｍ以上３０ｎｍ以下とする。第３の酸化物層１１１＿３の厚さは
、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上４０ｎｍ以下、さらに好ましくは５ｎ
ｍ以上３０ｎｍ以下とする。
第１の酸化物層１１１＿１は、第２の酸化物層１１１＿２を構成する酸素以外の元素一
種以上から構成され、第２の酸化物層１１１＿２よりも電子親和力が０．２ｅＶ以上小さ
い酸化物膜である。このとき、ゲート電極に電界を印加すると、酸化物半導体層を含む多
層膜１１１のうち、電子親和力の大きい第２の酸化物層１１１＿２にチャネルが形成され
る。即ち、第２の酸化物層１１１＿２とゲート絶縁膜１２７との間に第１の酸化物層１１
１＿１を含むことによって、トランジスタ１０３のチャネルをゲート絶縁膜１２７と接し
ない層（ここでは第２の酸化物層１１１＿２）に形成することができる。
第１の酸化物層１１１＿１は、例えば、アルミニウム、シリコン、チタン、ガリウム、
ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウ
ムを第２の酸化物層１１１＿２よりも高い濃度で含む酸化物膜とすればよい。具体的には
、第１の酸化物層１１１＿１として、第２の酸化物層１１１＿２よりも前述の元素を１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上含む酸化物膜を用いる。前述
の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有
する。即ち、第１の酸化物層１１１＿１は第２の酸化物層１１１＿２よりも酸素欠損が生
じにくい酸化物膜である。
または、第２の酸化物層１１１＿２がＩｎ−Ｇａ−Ｚｎ酸化物膜であり、第１の酸化物
層１１１＿１もＩｎ−Ｇａ−Ｚｎ酸化物膜であるとき、第１の酸化物層１１１＿１をＩｎ
：Ｇａ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物層１１１＿２をＩｎ：Ｇａ
：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく
なる第１の酸化物層１１１＿１および第２の酸化物層１１１＿２を選択する。好ましくは
、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる第１の酸化物層１１１＿１およ
び第２の酸化物層１１１＿２を選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よ
りも２倍以上大きくなる第１の酸化物層１１１＿１および第２の酸化物層１１１＿２を選
択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる第１の酸化
物層１１１＿１および第２の酸化物層１１１＿２を選択する。
第３の酸化物層１１１＿３は、第２の酸化物層１１１＿２を構成する酸素以外の元素一
種以上から構成され、第２の酸化物層１１１＿２よりも電子親和力が０．２ｅＶ以上小さ
い酸化物膜である。このとき、ゲート電極に電界を印加しても、第３の酸化物層１１１＿
３にはチャネルが形成されない。また、第２の酸化物層１１１＿２を構成する酸素以外の
元素一種以上から第３の酸化物層１１１＿３が構成されるため、第２の酸化物層１１１＿
２と第３の酸化物層１１１＿３との界面に界面準位を形成しにくい。該界面が界面準位を
有すると、該界面をチャネル形成領域としたしきい値電圧の異なる第２のトランジスタが
形成され、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、第３
の酸化物層１１１＿３を設けることにより、トランジスタのしきい値電圧などの電気特性
のばらつきを低減することができる。
例えば、第３の酸化物層１１１＿３は、アルミニウム、シリコン、チタン、ガリウム、
ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウ
ムを第２の酸化物層１１１＿２よりも高い濃度で含む酸化物膜とすればよい。具体的には
、第３の酸化物層１１１＿３として、第２の酸化物層１１１＿２よりも前述の元素を１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上含む酸化物膜を用いる。前述
の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有
する。即ち、第３の酸化物層１１１＿３は第２の酸化物層１１１＿２よりも酸素欠損が生
じにくい酸化物膜である。
または、第２の酸化物層１１１＿２がＩｎ−Ｇａ−Ｚｎ酸化物膜であり、第３の酸化物
層１１１＿３もＩｎ−Ｇａ−Ｚｎ酸化物膜であるとき、第２の酸化物層１１１＿２をＩｎ
：Ｇａ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物層１１１＿３をＩｎ：Ｇａ
：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ３／ｘ３がｙ２／ｘ２よりも大きく
なる第２の酸化物層１１１＿２および第３の酸化物層１１１＿３を選択する。好ましくは
、ｙ３／ｘ３がｙ２／ｘ２よりも１．５倍以上大きくなる第２の酸化物層１１１＿２およ
び第３の酸化物層１１１＿３を選択する。さらに好ましくは、ｙ３／ｘ３がｙ２／ｘ２よ
りも２倍以上大きくなる第２の酸化物層１１１＿２および第３の酸化物層１１１＿３を選
択する。より好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも３倍以上大きくなる第２の酸化
物層１１１＿２および第３の酸化物層１１１＿３を選択する。
また、第１の酸化物層１１１＿１乃至第３の酸化物層１１１＿３に、結晶性の異なる酸
化物半導体を適用してもよい。すなわち、非晶質酸化物半導体などの結晶部が明確に確認
されない酸化物半導体、ならびに単結晶酸化物半導体、多結晶酸化物半導体およびＣＡＡ
Ｃ−ＯＳ（ＣＡＡＣ−ＯＳの詳細については、実施の形態４を参照。）などの結晶質構造
を有する酸化物半導体（結晶質酸化物半導体）を適宜組み合わせた構成としてもよい。ま
た、第１の酸化物層１１１＿１乃至第３の酸化物層１１１＿３のいずれか一に非晶質酸化
物半導体などの結晶部が明確に確認されない酸化物半導体を適用すると、酸化物半導体膜
の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、またト
ランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる
。
例えば、第１の酸化物層１１１＿１は、非晶質酸化物半導体などの結晶部が明確に確認
されない酸化物半導体であることが好ましい。また、チャネル形成領域となりうる第２の
酸化物層１１１＿２は結晶質酸化物半導体であることが好ましい。また、第３の酸化物層
１１１＿３は、非晶質酸化物半導体などの結晶部が明確に確認されない酸化物半導体、ま
たは結晶質酸化物半導体であることが好ましい。このような構造とすることで、トランジ
スタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、図３（Ｃ）において、多層膜１１９は、ゲート絶縁膜１２７と接する第１の酸化
物層１１９＿１と、第１の酸化物層１１９＿１上に接する酸化物半導体膜である第２の酸
化物層１１９＿２と、第２の酸化物層１１９＿２上に接する第３の酸化物層１１９＿３と
、を含む。なお、第３の酸化物層１１９＿３上に導電膜１２５および絶縁膜１２９が形成
されている。
容量素子１０５の他方の電極として機能する多層膜１１９は、多層膜１１１と同じ層構
造を有する。すなわち、多層膜１１９は、多層膜１１１に適用可能な酸化物膜を用いるこ
とができる。また多層膜１１１を形成するとともに多層膜１１９を形成することができる
ことから、多層膜１１９は多層膜１１１を構成する酸化物半導体の金属元素を含む。
以下に、上記構造の構成要素について詳細を記載する。
第１の基板１０２の材質などに大きな制限はないが、少なくとも、表示装置の作製工程
において行う熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基
板、セラミック基板、プラスチック基板などがあり、ガラス基板としては、バリウムホウ
ケイ酸ガラス、アルミノホウケイ酸ガラスまたはアルミノケイ酸ガラス等の無アルカリガ
ラス基板を用いるとよい。また、ステンレス合金などに透光性を有していない基板を用い
ることもできる。その場合は、基板表面に絶縁膜を設けることが好ましい。なお、第１の
基板１０２として石英基板、サファイア基板、単結晶半導体基板、多結晶半導体基板、化
合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用い
ることもできる。
走査線１０７および容量線１１５は大電流を流すため、金属膜で形成することが好まし
く、代表的には、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（
Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカ
ンジウム（Ｓｃ）などの金属材料またはこれらを主成分とする合金材料を用いた、単層構
造または積層構造で設ける。
走査線１０７および容量線１１５の一例としては、シリコンを含むアルミニウムを用い
た単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層
する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタン
グステンを積層する二層構造、銅−マグネシウム−アルミニウム合金上に銅を積層する二
層構造、窒化チタン上に銅を積層し、さらにその上にタングステンを形成する三層構造な
どがある。
また、走査線１０７および容量線１１５の材料として、後述する画素電極１２１に適用
可能な透光性を有する導電性材料を用いることができる。
さらに、走査線１０７および容量線１１５の材料として、窒素を含む金属酸化物、具体
的には、窒素を含むＩｎ−Ｇａ−Ｚｎ酸化物や、窒素を含むＩｎ−Ｓｎ酸化物や、窒素を
含むＩｎ−Ｇａ酸化物や、窒素を含むＩｎ−Ｚｎ酸化物や、窒素を含むＳｎ酸化物や、窒
素を含むＩｎ酸化物や、金属窒化物（ＩｎＮ、ＳｎＮなど）を用いることができる。これ
らの材料は５ｅＶ以上の仕事関数を有する。走査線１０７（トランジスタ１０３のゲート
電極）として窒素を含む金属酸化物を用いることで、トランジスタ１０３のしきい値電圧
をプラス方向に変動させることができ、エンハンスメント型のトランジスタを実現しやす
くなる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、少なくとも酸化物半
導体層を含む多層膜１１１より高い窒素濃度、具体的には窒素濃度が７原子％以上のＩｎ
−Ｇａ−Ｚｎ酸化物を用いることができる。
なお、走査線１０７および容量線１１５において、低抵抗材料であるアルミニウムや銅
を用いることが好ましい。アルミニウムや銅を用いることで、信号遅延を低減し、表示装
置の表示品位を高めることができる。なお、アルミニウムは耐熱性が低く、ヒロック、ウ
ィスカー、またはマイグレーションによる不良が発生しやすい。アルミニウムのマイグレ
ーションなどによる不良を防ぐため、アルミニウムに、モリブデン、チタン、タングステ
ンなどの、アルミニウムよりも融点の高い金属材料を積層することが好ましい。また、銅
を用いる場合も、マイグレーションなどによる不良や銅元素の拡散を防ぐため、モリブデ
ン、チタン、タングステンなどの、銅よりも融点の高い金属材料を積層することが好まし
い。
ゲート絶縁膜１２７は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、酸化アルミニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などの絶縁材料
を用いた、単層構造または積層構造で設ける。
また、ゲート絶縁膜１２７に、酸素、水素、水などに対するバリア性を有する絶縁膜を
設けることで、酸化物半導体層を含む多層膜１１１からの酸素の外部への拡散と、外部か
ら該酸化物半導体層を含む多層膜１１１への水素、水等が入ることを防ぐことができる。
酸素、水素、水等などに対するバリア性を有する絶縁膜としては、酸化アルミニウム、酸
化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イ
ットリウム、窒化シリコンなどがある。
また、ゲート絶縁膜１２７は、以下の積層構造とすることが好ましい。第１の窒化シリ
コン膜として、欠陥量が少ない窒化シリコン膜を設け、第１の窒化シリコン膜上に第２の
窒化シリコン膜として、水素脱離量およびアンモニア脱離量の少ない窒化シリコン膜を設
け、第２の窒化シリコン膜上に、上記ゲート絶縁膜１２７で羅列した酸化物絶縁膜のいず
れかを設けることが好ましい。
第２の窒化シリコン膜としては、昇温脱離ガス分析法において、水素分子の脱離量が５
×１０２１分子／ｃｍ３未満、好ましくは３×１０２１分子／ｃｍ３以下、さらに好まし
くは１×１０２１分子／ｃｍ３以下であり、アンモニア分子の脱離量が１×１０２２分子
／ｃｍ３未満、好ましくは５×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２
１分子／ｃｍ３以下である窒化物絶縁膜を用いることが好ましい。上記第１の窒化シリコ
ン膜および第２の窒化シリコン膜をゲート絶縁膜１２７の一部として用いることで、ゲー
ト絶縁膜１２７として、欠陥量が少なく、かつ水素およびアンモニアの脱離量の少ないゲ
ート絶縁膜を形成することができる。この結果、ゲート絶縁膜１２７に含まれる水素およ
び窒素の、酸化物半導体層を含む多層膜１１１への移動量を低減することが可能である。
ゲート絶縁膜１２７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以
上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
酸化物半導体層を含む多層膜１１１および多層膜１１９は、非晶質構造、単結晶構造、
または多結晶構造とすることができる。また、酸化物半導体層を含む多層膜１１１および
多層膜１１９の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下
、更に好ましくは３ｎｍ以上４０ｎｍ以下、更に好ましくは５ｎｍ以上３０ｎｍ以下とす
ることである。
酸化物半導体層を含む多層膜１１１および多層膜１１９に適用可能な酸化物半導体とし
て、エネルギーギャップが２．５ｅＶ以上、好ましくは２．７ｅＶ以上、より好ましくは
３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで
、トランジスタ１０３のオフ電流を低減することができる。
酸化物半導体層を含む多層膜１１１および多層膜１１９としては、例えば、酸化インジ
ウム、酸化スズ、酸化亜鉛、二種類の金属を含む酸化物であるＩｎ−Ｚｎ酸化物、Ｓｎ−
Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化
物、Ｉｎ−Ｇａ酸化物、三種類の金属を含む酸化物であるＩｎ−Ｇａ−Ｚｎ酸化物（ＩＧ
ＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−
Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｒ−Ｚｎ酸化
物、Ｉｎ−Ｔｉ−Ｚｎ酸化物、Ｉｎ−Ｓｃ−Ｚｎ酸化物、Ｉｎ−Ｙ−Ｚｎ酸化物、Ｉｎ−
Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚ
ｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物
、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−
Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、四種類の金属を含む酸化物であるＩｎ−Ｓｎ−Ｇａ
−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として含む酸化
物という意味であり、Ｉｎ、Ｇａ、Ｚｎの原子数比は問わない。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または
複数の金属元素を示す。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、またはＩｎ
：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓ
ｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ酸化物を用いるとよい。なお、金属
酸化物の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
ここで、酸化物半導体を用いたトランジスタの特徴について記載する。本発明の一態様
に用いる酸化物半導体を用いたトランジスタは、ｎチャネル型トランジスタである。また
、酸化物半導体に含まれる酸素欠損はキャリアを生成することがあり、トランジスタの電
気特性および信頼性を低下させる恐れがある。例えば、トランジスタのしきい値電圧がマ
イナス方向に変動し、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことがある
。
そこで、酸化物半導体層を含む多層膜１１１に含まれる欠陥、代表的には酸素欠損はで
きる限り低減されていることが好ましい。例えば、磁場の向きを膜面に対して平行に印加
した電子スピン共鳴法によるｇ値が１．８９以上１．９６以下（代表的には１．９３）の
スピン密度（酸化物半導体膜に含まれる欠陥密度に相当する。）は、測定器の検出下限以
下まで低減されていることが好ましい。酸化物半導体膜に含まれる欠陥、代表的には酸素
欠損をできる限り低減することで、トランジスタ１０３がデプレッション型となることを
抑制することができ、表示装置の電気特性および信頼性を向上させることができる。
トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物
半導体に含まれる水素（水などの水素化合物を含む。）によっても引き起こされることが
ある。酸化物半導体に含まれる水素は金属原子と結合する酸素と反応して水になるととも
に、酸素が脱離した格子（または酸素が脱離した部分）に欠損（酸素欠損ともいえる。）
を形成する。また、水素の一部が酸素と反応することで、キャリアである電子を生成して
しまう。従って、水素が含まれている酸化物半導体を用いたトランジスタはデプレッショ
ン型となりやすい。
そこで、酸化物半導体層を含む多層膜１１１は、水素ができる限り低減されていること
が好ましい。具体的には、酸化物半導体層を含む多層膜１１１において、二次イオン質量
分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ
）により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１
０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、
さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層を含む多層膜１１１は、二次イオン質量分析法により得られるア
ルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好
ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類
金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタ１０３
のオフ電流を増大させることがある。
また、酸化物半導体層を含む多層膜１１１に窒素が含まれていると、キャリアである電
子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化
物半導体を用いたトランジスタはデプレッション型となりやすい。従って、当該酸化物半
導体層を含む多層膜１１１において、窒素はできる限り低減されていることが好ましい、
例えば、窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
このように、不純物（水素、窒素、アルカリ金属またはアルカリ土類金属など）をでき
る限り低減させ、高純度化させた酸化物半導体層を含む多層膜１１１とすることで、トラ
ンジスタ１０３がデプレッション型となることを抑制でき、トランジスタ１０３のオフ電
流を極めて低減することができる。従って、良好な電気特性を有する表示装置を作製でき
る。また、信頼性を向上させた表示装置を作製することができる。
なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、
いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長Ｌ
が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１
Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下
、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジス
タのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが
分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子か
ら流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。
当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に
用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定
した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数
十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化
された酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さい。
トランジスタ１０３のソース電極を含む信号線１０９、トランジスタ１０３のドレイン
電極を含む導電膜１１３、および容量素子１０５の多層膜１１９と容量線１１５とを電気
的に接続する導電膜１２５は、走査線１０７および容量線１１５に適用できる材料を用い
た、単層構造または積層構造で設ける。
トランジスタ１０３の保護絶縁膜、および容量素子１０５の誘電体膜として機能する絶
縁膜１２９、絶縁膜１３１、および絶縁膜１３２は、ゲート絶縁膜１２７に適用できる材
料を用いた絶縁膜である。特に、絶縁膜１２９および絶縁膜１３１は酸化物絶縁膜とし、
絶縁膜１３２は窒化物絶縁膜とすることが好ましい。また、絶縁膜１３２を窒化物絶縁膜
とすることで外部から水素や水などの不純物がトランジスタ１０３（特に酸化物半導体層
を含む多層膜１１１）に入ることを抑制できる。なお、絶縁膜１２９は設けない構造であ
ってもよい。
また、絶縁膜１２９および絶縁膜１３１の一方または双方は、化学量論的組成を満たす
酸素よりも多くの酸素を含む酸化物絶縁膜で有ることが好ましい。このようにすることで
、酸化物半導体層からの酸素の脱離を防止するとともに、酸素過剰領域に含まれる該酸素
を酸化物半導体層に移動させ、酸素欠損を補填することが可能となる。例えば、昇温脱離
ガス分析（以下、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃ
ｏｐｙ）による分析とする。）によって測定される酸素分子の放出量が、１．０×１０１
８分子／ｃｍ３以上ある酸化物絶縁膜を用いることで、該酸化物半導体膜に含まれる酸素
欠損を補填することができる。なお、絶縁膜１２９および絶縁膜１３１の一方または双方
において、化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）が部分的に存在
している酸化物絶縁膜であってもよく、少なくとも酸化物半導体層を含む多層膜１１１と
重畳する領域に酸素過剰領域が存在することで、該酸化物半導体層からの酸素の脱離を防
止するとともに、酸素過剰領域に含まれる酸素を酸化物半導体層に移動させ、酸素欠損を
補填することが可能となる。
絶縁膜１３１が化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜であ
る場合、絶縁膜１２９は、酸素を透過する酸化物絶縁膜とすることが好ましい。なお、絶
縁膜１２９において、外部から絶縁膜１２９に入った酸素は、全て絶縁膜１２９を通過し
て移動せず、絶縁膜１２９にとどまる酸素もある。また、あらかじめ絶縁膜１２９に含ま
れており、絶縁膜１２９から外部に移動する酸素もある。そこで、絶縁膜１２９は酸素の
拡散係数が大きい酸化物絶縁膜であることが好ましい。
絶縁膜１２９の厚さは、５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以
下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。絶縁膜１３１の厚さは、
３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下とすることがで
きる。
絶縁膜１３２を窒化物絶縁膜とする場合、絶縁膜１２９および絶縁膜１３１の一方また
は双方が窒素に対するバリア性を有する絶縁膜であることが好ましい。例えば、緻密な酸
化物絶縁膜とすることで窒素に対するバリア性を有することができ、具体的には、２５℃
において０．５重量％のフッ化水素酸を用いた場合のエッチング速度が１０ｎｍ／分以下
である酸化物絶縁膜とすることが好ましい。
なお、絶縁膜１２９および絶縁膜１３１の一方または双方を、酸化窒化シリコンまたは
窒化酸化シリコンなど、窒素を含む酸化物絶縁膜とする場合、ＳＩＭＳ（Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）より得られる窒素濃度は、ＳＩＭ
Ｓ検出下限以上３×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍ
ｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。このように
することで、トランジスタ１０３に含まれる酸化物半導体層を含む多層膜１１１への窒素
の移動量を少なくすることができる。また、このようにすることで、窒素を含む酸化物絶
縁膜自体の欠陥量を少なくすることができる。
絶縁膜１３２として、水素含有量が少ない窒化物絶縁膜を設けてもよい。該窒化物絶縁
膜としては、例えば、ＴＤＳ分析によって測定される水素分子の放出量が、５．０×１０
２１分子／ｃｍ３未満であり、好ましくは３．０×１０２１分子／ｃｍ３未満であり、さ
らに好ましくは１．０×１０２１分子／ｃｍ３未満である窒化物絶縁膜である。
絶縁膜１３２は、外部から水素や水などの不純物が入ることを抑制する機能を発揮でき
る厚さとする。例えば、５０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎ
ｍ以下、さらに好ましくは５０ｎｍ以上１００ｎｍ以下とすることができる。
画素電極１２１は、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｚｎ−Ｗ酸化物、Ｉｎ
−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｉ−Ｓｎ酸化物な
どの透光性を有する導電性材料で設ける。
次に、第２の基板１５０上に設けられる素子部の構造について説明する。第２の基板１
５０上に、遮光膜１５２と、遮光膜１５２上に画素電極１２１と対向して設けられる電極
（対向電極１５４）が設けられている。また、対向電極１５４上に配向膜として機能する
絶縁膜１５６が設けられている。
第２の基板１５０は、第１の基板１０２と同様の材料を用いることができる。
遮光膜１５２は、バックライトまたは外部からの光がトランジスタ１０３に照射される
ことを抑制する。遮光膜１５２は、金属や、顔料を含む有機樹脂などの材料を用いて形成
することができる。なお、遮光膜１５２は、画素１０１のトランジスタ１０３上の他、走
査線駆動回路１０４、信号線駆動回路１０６（図１を参照。）等の画素部１００以外の領
域に設けてもよい。
なお、隣り合う遮光膜１５２の間に、所定の波長の光を透過させる機能を有する着色膜
（カラーフィルターともいう。）を設けてもよい。さらには、遮光膜１５２および着色膜
と、対向電極１５４の間に、遮光膜１５２および着色膜等からの不純物が液晶層１６０側
への拡散を抑制するために、オーバーコート膜を設けてもよい。
対向電極１５４は、画素電極１２１に示す透光性を有する導電性材料を適宜用いて設け
る。
液晶素子１０８は、画素電極１２１、対向電極１５４、および液晶層１６０を含む。な
お、第１の基板１０２の素子部に設けられた配向膜として機能する絶縁膜１５８、および
第２の基板１５０の素子部に設けられた配向膜として機能する絶縁膜１５６によって、液
晶層１６０が挟持されている。また、画素電極１２１および対向電極１５４は液晶層１６
０を介して重なる。
以上のように、本発明の一態様により、トランジスタ１０３および容量素子１０５に、
酸化物半導体層を含む多層膜を用いることで、大面積基板に作製可能であるため、作製コ
ストが低い表示装置を提供することができる。また、容量素子１０５に用いる多層膜１１
９は透光性を有するため、画素の開口率が高くなり、消費電力の小さい表示装置を提供す
ることができる。また、トランジスタ１０３に用いる多層膜１１１のうち、ゲート絶縁膜
１２７と接しない層にチャネルが形成されるため、安定した電気特性のトランジスタと形
成することができ、信頼性の高い表示装置を作製することができる。
また、本発明の一態様である表示装置において、偏光部材（偏光基板）の偏光軸を平行
になるように設け、該表示装置の表示モードを、電圧を加えていない状態で液晶素子１０
８がバックライトなどの光源装置の光を透過させないノーマリーブラックとすることで、
画素１０１の設ける遮光膜１５２を設ける領域を縮小できる、または無くすことができる
。この結果、画素密度が２００ｐｐｉ以上さらには３００ｐｐｉ以上である高精細の表示
装置のように１画素が小さい場合でも、開口率を向上させることができる。また、透光性
を有する容量素子１０５を用いることでさらに開口率を向上させることができる。
（実施の形態２）
本実施の形態では、先の実施の形態１の図３に示す表示装置の第１の基板１０２上に設
けられた素子部の作製方法について、図４および図５を用いて説明する。
〈表示装置の作製方法〉
まず、第１の基板１０２に走査線１０７および容量線１１５を形成し、走査線１０７お
よび容量線１１５を覆うように後にゲート絶縁膜１２７に加工される絶縁膜１２６を形成
し、絶縁膜１２６の走査線１０７と重畳する領域に多層膜１１１を形成し、後に画素電極
１２１が形成される領域と重畳するように多層膜１１９を形成する（図４（Ａ）を参照）
。
走査線１０７および容量線１１５は、実施の形態１に列挙した材料を用いて導電膜を形
成し、該導電膜上にマスクを形成し、該マスクを用いて加工することにより形成できる。
該導電膜は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成
膜方法を用いることができる。なお、該導電膜の厚さは特に限定されず、形成する時間や
所望の抵抗率などを考慮して決めることができる。該マスクは、例えばフォトリソグラフ
ィ工程によって形成したレジストマスクとすることができる。また、該導電膜の加工はド
ライエッチングおよびウェットエッチングの一方または双方によって行うことができる。
絶縁膜１２６は、ゲート絶縁膜１２７に適用可能な材料を用いて、ＰＥ−ＣＶＤ法また
はスパッタリング法などの各種成膜方法を用いて形成することができる。
多層膜１１１および多層膜１１９は、実施の形態１に列挙した材料を用いて、形成する
ことができる。なお、多層膜１１１および多層膜１１９を構成する各酸化物膜は、真空中
で連続して形成すると好ましい。各酸化物膜を真空中で連続して形成することで、各酸化
物膜の界面に混入する不純物を抑制することができる。
また、多層膜１１１および多層膜１１９は、スパッタリング法、塗布法、パルスレーザ
ー蒸着法、レーザーアブレーション法などを用いて形成することができる。または、印刷
法を用いることで、素子分離された多層膜１１１および多層膜１１９を絶縁膜１２６上に
直接形成することができる。
スパッタリング法で多層膜１１１および多層膜１１９を形成する場合、プラズマを発生
させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置またはＤＣ電源装置などを適宜用
いることができる。スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素ガス、
希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、
希ガスに対して酸素のガス比を高めることが好ましい。また、ターゲットは、形成する酸
化物半導体膜の組成にあわせて、適宜選択すればよい。
また、多層膜１１１および多層膜１１９の加工は、ドライエッチングおよびウェットエ
ッチングの一方または双方によって行うことができる。所望の形状にエッチングできるよ
う、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、
温度など）を適宜設定する。
また、多層膜１１１および多層膜１１９を形成した後に、加熱処理をし、多層膜１１１
および多層膜１１９の脱水素化または脱水化をすることが好ましい。該加熱処理の温度は
、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更
に好ましくは３００℃以上４５０℃以下とする。なお、該加熱処理は多層膜１１１および
多層膜１１９に加工する前の多層膜に行ってもよい。
また、上記加熱処理において、加熱処理装置は電気炉に限られず、加熱されたガスなど
の媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。
例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴ
Ａ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロ
ゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高
圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により
、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う
装置である。
上記加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは
１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム
等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素
、水などが含まれないことが好ましい。不活性ガス雰囲気で加熱した後、酸素雰囲気で加
熱してもよい。なお、処理時間は３分〜２４時間とする。
なお、第１の基板１０２と、走査線１０７および容量線１１５ならびにゲート絶縁膜１
２７との間には下地絶縁膜を設ける場合、該下地絶縁膜は、酸化シリコン、酸化窒化シリ
コン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化イットリウム、酸化アルミ
ニウム、酸化窒化アルミニウムなどで形成することができる。なお、下地絶縁膜として、
窒化シリコン、酸化ガリウム、酸化イットリウム、酸化アルミニウムなどで形成すること
で、第１の基板１０２から不純物、代表的にはアルカリ金属、水、水素などが多層膜１１
１に拡散することを抑制できる。下地絶縁膜は、スパッタリング法またはＰＥ−ＣＶＤ法
を用いて形成することができる。
次に、絶縁膜１２６に容量線１１５に達する開口１２３を形成してゲート絶縁膜１２７
を形成する。その後、トランジスタ１０３のソース電極を含む信号線１０９、トランジス
タ１０３のドレイン電極を含む導電膜１１３、多層膜１１９と容量線１１５と、を電気的
に接続する導電膜１２５を形成する（図４（Ｂ）参照）。
開口１２３は、絶縁膜１２６の容量線１１５と重畳する領域の一部が露出されるように
マスクを形成し、該マスクを用いて加工することで形成できる。なお、該マスクの形成お
よび該加工は、走査線１０７および容量線１１５と同じようにして行うことができる。
信号線１０９、導電膜１１３および導電膜１２５は、信号線１０９、導電膜１１３およ
び導電膜１２５に適用できる材料を用いて導電膜を形成し、該導電膜上にマスクを形成し
、該マスクを用いて加工することにより形成できる。該マスクの形成および該加工は、走
査線１０７および容量線１１５と同じようにして行うことができる。
次に、多層膜１１１、多層膜１１９、信号線１０９、導電膜１１３、導電膜１２５、お
よびゲート絶縁膜１２７上に絶縁膜１２８を形成し、絶縁膜１２８上に絶縁膜１３０を形
成し、絶縁膜１３０上に絶縁膜１３３を形成する（図５（Ａ）参照）。
なお、絶縁膜１２８、絶縁膜１３０、および絶縁膜１３３は真空中で連続して形成する
ことが好ましい。このようにすることで、絶縁膜１２８、絶縁膜１３０、および絶縁膜１
３３のそれぞれの界面に不純物が混入することを抑制することができる。また、図５（Ａ
）において、絶縁膜１２８と絶縁膜１３０の界面は破線で表している。絶縁膜１２８と絶
縁膜１３０に用いる材料が同種の組成である場合、絶縁膜１２８と絶縁膜１３０の界面が
明確に分からない場合がある。
絶縁膜１２８は、絶縁膜１２９に適用可能な材料を用いて、ＰＥ−ＣＶＤ法またはスパ
ッタリング法などの各種成膜方法を用いて形成することができる。絶縁膜１３０は、絶縁
膜１３１に適用可能な材料を用いて形成できる。絶縁膜１３３は、絶縁膜１３２に適用可
能な材料を用いて形成できる。
絶縁膜１２８（絶縁膜１２９）は以下の形成条件を用いて形成できる。なお、ここでは
酸化物絶縁膜として、酸化シリコン膜または酸化窒化シリコン膜を形成する場合について
記載する。形成条件は、ＰＥ−ＣＶＤ装置の真空排気された処理室内に載置された基板を
１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理
室に原料ガスのシリコンを含む堆積性気体および酸化性気体を導入して処理室内における
圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２００Ｐａ以下とし
、処理室内に設けられた電極に高周波電力を供給する条件である。
シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化
シランなどがある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素など
がある。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、
絶縁膜１２８（絶縁膜１２９）に含まれる水素含有量を低減することが可能であるととも
に、絶縁膜１２８（絶縁膜１２９）に含まれるダングリングボンドを低減することができ
る。絶縁膜１３０（絶縁膜１３１）から移動する酸素は、絶縁膜１２８（絶縁膜１２９）
に含まれるダングリングボンドによって捕獲される場合があるため、絶縁膜１２８（絶縁
膜１２９）に含まれるダングリングボンドが低減されていると、絶縁膜１３０（絶縁膜１
３１）に含まれる酸素を効率よく多層膜１１１および多層膜１１９へ移動させ、多層膜１
１１および多層膜１１９に含まれる酸素欠損を補填することが可能である。この結果、酸
化物半導体膜に混入する水素量を低減できるとともに酸化物半導体膜に含まれる酸素欠損
を低減させることが可能である。
絶縁膜１３０（絶縁膜１３１）を上記の酸素過剰領域を含む酸化物絶縁膜または化学量
論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜とする場合、絶縁膜１３０（
絶縁膜１３１）は以下の形成条件を用いて形成できる。なお、ここでは該酸化物絶縁膜と
して、酸化シリコン膜または酸化窒化シリコン膜を形成する場合について記載する。形成
条件は、ＰＥ−ＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２
６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを
導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１０
０Ｐａ以上２００Ｐａ以下とし、処理室内に設けられた電極に０．１７Ｗ／ｃｍ２以上０
．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下
の高周波電力を供給する、ことである。
絶縁膜１３０（絶縁膜１３１）の原料ガスは、絶縁膜１２８（絶縁膜１２９）に適用で
きる原料ガスとすることができる。
絶縁膜１３０の形成条件として、上記圧力の処理室において上記電力密度の高周波電力
を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、
原料ガスの酸化が進むため、絶縁膜１３０中における酸素含有量が化学量論的組成よりも
多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱
いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素より
も多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することがで
きる。また、多層膜１１１上に絶縁膜１２８が設けられている。このため、絶縁膜１３０
の形成工程において、絶縁膜１２８が多層膜１１１の保護膜となる。この結果、電力密度
の高い高周波電力を用いて絶縁膜１３０を形成しても、多層膜１１１へのダメージを抑制
できる。
また、絶縁膜１３０は膜厚を厚くすることで加熱によって脱離する酸素の量を多くする
ことができることから、絶縁膜１３０は絶縁膜１２８より厚く設けることが好ましい。絶
縁膜１２８を設けることで絶縁膜１３０を厚く設ける場合でも被覆性を良好にすることが
できる。
絶縁膜１３３を水素含有量が少ない窒化物絶縁膜で設ける場合、絶縁膜１３３は以下の
形成条件を用いて形成できる。なお、ここでは該窒化物絶縁膜として、窒化シリコン膜を
形成する場合について記載する。該形成条件は、ＰＥ−ＣＶＤ装置の真空排気された処理
室内に載置された基板を８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０
℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２
５０Ｐａ以下とし、好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられ
た電極に高周波電力を供給する、ことである。
絶縁膜１３３の原料ガスとしては、シリコンを含む堆積性気体、窒素、およびアンモニ
アを用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシ
ラン、トリシラン、フッ化シランなどがある。また、窒素の流量は、アンモニアの流量に
対して５倍以上５０倍以下、好ましくは１０倍以上５０倍以下とすることが好ましい。な
お、原料ガスとしてアンモニアを用いることで、シリコンを含む堆積性気体および窒素の
分解を促すことができる。これは、アンモニアがプラズマエネルギーや熱エネルギーによ
って解離し、解離することで生じるエネルギーが、シリコンを含む堆積性気体分子の結合
および窒素分子の結合の分解に寄与するためである。このようにすることで、水素含有量
が少なく、外部から水素や水などの不純物が入ることを抑制することが可能な窒化シリコ
ン膜を形成することができる。
少なくとも絶縁膜１３０を形成した後に加熱処理を行い、絶縁膜１２８または絶縁膜１
３０に含まれる過剰酸素を多層膜１１１に移動させ、多層膜１１１の酸素欠損を補填する
ことが好ましい。なお、該加熱処理は、多層膜１１１および多層膜１１９の脱水素化また
は脱水化を行う加熱処理の詳細を参照して適宜行うことができる。
次に、絶縁膜１２８、絶縁膜１３０、および絶縁膜１３３の導電膜１１３と重畳する領
域に、導電膜１１３に達する開口１１７を形成する。開口１１７の形成により、絶縁膜１
２８、絶縁膜１３０、および絶縁膜１３３は、分断され、絶縁膜１２９、絶縁膜１３１、
および絶縁膜１３２と各々形成される。その後、導電膜１１３、絶縁膜１２９、絶縁膜１
３１、および絶縁膜１３２上に透光性を有する導電膜を形成し、不要の領域を除去するこ
とで、画素電極１２１を形成する（図５（Ｂ）参照）。
開口１１７は、開口１２３と同様にして形成することができる。また、画素電極１２１
は、上記列挙した材料を用い、開口１１７を介して導電膜１１３に接する透光性を有する
導電膜を形成し、該導電膜上にマスクを形成し、該マスクを用いて加工することにより形
成できる。なお、該マスクの形成および該加工は、走査線１０７、および容量線１１５と
同じようにして行うことができる。
以上の工程によって、本発明の一態様である表示装置を形成することができる。
以上のように、本発明の一態様により、トランジスタ１０３および容量素子１０５に、
酸化物半導体層を含む多層膜を用いることで、大面積基板に作製可能であるため、作製コ
ストが低い表示装置を提供することができる。また、容量素子１０５に用いる多層膜１１
９は透光性を有するため、画素の開口率が高くなり、消費電力の小さい表示装置を提供す
ることができる。また、トランジスタ１０３に用いる多層膜１１１のうち、ゲート絶縁膜
１２７と接しない層にチャネルが形成されるため、安定した電気特性のトランジスタと形
成することができ、信頼性の高い表示装置を作製することができる。
本実施の形態は、他の実施の形態に示す構成等と適宜組み合わせて用いても良い。
（実施の形態３）
本実施の形態においては、本発明の一態様である表示装置について、実施の形態１に示
す構成と異なる構成について、図６乃至図１１を用いて説明する。なお、図６乃至図１１
に示す表示装置においては、液晶層および対向側の第２の基板に形成される素子等につい
ては、図３に示す構成と同様であるため、省略して図示している。
〈表示装置の構成の変形例１〉
まず、図６および図７を用いて表示装置の構成の変形例１について説明を行う。ここで
は、図２および図３で説明した容量素子１０５と異なる容量素子１６５についてのみ説明
する。図６は画素１６１の上面図であり、図７は図６の一点鎖線Ｃ１−Ｃ２間、および一
点鎖線Ｄ１−Ｄ２間の断面図である。
画素１６１において、導電膜１６７は、多層膜１１９の外周に沿って接しており、開口
１２３を通じて容量線１１５と接して設けられている。導電膜１６７は、トランジスタ１
０３のソース電極を含む信号線１０９およびトランジスタ１０３のドレイン電極を含む導
電膜１１３と同じ形成工程で形成されることから遮光性を有する場合があるため、上面視
において、面積を小さく形成することが好ましい。ただし、導電膜１６７は補助配線とし
ての機能を有すればよく、実施者が適宜最適な形状を選択することができる。なお、図６
の画素１６１おいて、他の構成は図２と同様である。
図７（Ａ）に示すように、画素１６１において、導電膜１６７は、容量素子１６５の多
層膜１１９の端部を覆うように設けられる。
また、図７（Ａ）に示す表示装置のα領域（ゲート絶縁膜１２７と、多層膜１１１と、
信号線１０９と、絶縁膜１２９）の拡大図を図７（Ｂ）に、β領域（ゲート絶縁膜１２７
と、多層膜１１９と、導電膜１６７と、絶縁膜１２９）の拡大図を図７（Ｃ）に、それぞ
れ示す。
本実施の形態においては、多層膜１１１および多層膜１１９の構成は、図３（Ｂ）およ
び図３（Ｃ）に示す構成と同様の構成とすることができる。
また、図６および図７に示した構成は、導電膜１６７がループ状に形成されているが、
導電膜１６７の多層膜１１９と接している全ての部分が容量線１１５と電気的に接続され
ていなくてもよい。つまり、導電膜１６７と同じ形成工程で形成される導電膜が、導電膜
１６７とは分離された状態で多層膜１１９に接して設けられていてもよい。
図６および図７に示すような構成とすることで、容量素子を構成する他方の電極である
多層膜と、容量線と電気的に接続する導電膜と、の接触抵抗を低減させることができる。
また、容量素子を構成する他方の電極の導電率が低い場合においては、補助電極としての
機能を有する。
〈表示装置の構成の変形例２〉
次に、図８および図９を用いて表示装置の構成の変形例２について説明を行う。ここで
は、図２および図３で説明した容量素子１０５と異なる容量素子１７５について説明する
。図８は画素１７１の上面図であり、図９は図８の一点鎖線Ｅ１−Ｅ２間、および一点鎖
線Ｆ１−Ｆ２間の断面図である。
画素１７１において、絶縁膜１２９、絶縁膜１３１、および絶縁膜１３２に多層膜１１
９に達する開口１３９が設けられ、ゲート絶縁膜１２７、絶縁膜１２９、絶縁膜１３１、
絶縁膜１３２に導電膜１３５に達する開口１３８が設けられている。また、開口１３９、
開口１３８、および絶縁膜１３２を覆うように導電膜１３７が形成されている。
容量素子１７５は、画素電極１２４が一方の電極として機能し、多層膜１１９が他方の
電極として機能する。なお、多層膜１１９は、画素電極１２４と同一工程で形成された導
電膜１３７を介して、走査線１０７と同一工程で形成された導電膜１３５と接続されてい
る。このような接続方法とすることで、開口１１７、開口１３９、および開口１３８を同
一工程で形成できるため、マスク枚数を削減することができる。
また、図９（Ａ）に示す表示装置のα領域（ゲート絶縁膜１２７と、多層膜１１１と、
信号線１０９と、絶縁膜１２９）の拡大図を図９（Ｂ）に、β領域（ゲート絶縁膜１２７
と、多層膜１１９と、絶縁膜１２９）の拡大図を図９（Ｃ）に、それぞれ示す。
本実施の形態においては、多層膜１１１および多層膜１１９の構成は、図３（Ｂ）およ
び図３（Ｃ）に示す構成と同様の構成とすることができる。
〈表示装置の構成の変形例３〉
次に、図１０および図１１を用いて表示装置の構成の変形例３について説明を行う。こ
こでは、図８および図９で説明した容量素子１７５と異なる容量素子１８５について説明
する。図１０は画素１８１の上面図であり、図１１は図１０の一点鎖線Ｇ１−Ｇ２間、お
よび一点鎖線Ｈ１−Ｈ２間の断面図である。
画素１８１において、絶縁膜１２９、絶縁膜１３１、および絶縁膜１３２に導電膜１１
３と同一工程で形成される導電膜１４８に達する開口１４９が設けられ、ゲート絶縁膜１
２７、絶縁膜１２９、絶縁膜１３１、絶縁膜１３２に導電膜１３５に達する開口１３８が
設けられている。また、開口１３８、開口１４９、および絶縁膜１３２を覆うように導電
膜１３７が形成されている。
容量素子１８５は、画素電極１２４が一方の電極として機能し、多層膜１１９が他方の
電極として機能する。なお、多層膜１１９は、導電膜１４８および画素電極１２４と同一
工程で形成された導電膜１３７を介して、走査線１０７と同一工程で形成された導電膜１
３５と接続されている。このような接続方法とすることで、開口１１７、開口１４９、お
よび開口１３８を同一工程で形成できるため、マスク枚数を削減することができる。また
、多層膜１１９と導電膜１３７との間に導電膜１４８を介することによって、接続抵抗を
低減させることができる。
また、図１１（Ａ）に示す表示装置のα領域（ゲート絶縁膜１２７と、多層膜１１１と
、信号線１０９と、絶縁膜１２９）の拡大図を図１１（Ｂ）に、β領域（ゲート絶縁膜１
２７と、多層膜１１９と、絶縁膜１２９）の拡大図を図１１（Ｃ）に、それぞれ示す。
本実施の形態においては、多層膜１１１および多層膜１１９の構成は、図３（Ｂ）およ
び図３（Ｃ）に示す構成と同様の構成とすることができる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した表示装置に含まれているトランジスタお
よび容量素子において、酸化物半導体層を含む多層膜に適用可能な一態様について説明す
る。
上記酸化物半導体層を含む多層膜の少なくとも一層は、非晶質酸化物半導体などの結晶
部が明確に確認されない酸化物半導体、単結晶酸化物半導体、および多結晶酸化物半導体
の他に、結晶部分を含む酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ
ｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳ）で構成されてい
ることが好ましい。
ＣＡＡＣ−ＯＳは、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に
収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳは、微結晶酸化物半導体膜よりも欠陥準
位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳについて詳細な説明を行う。
ＣＡＡＣ−ＯＳを透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳを、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳを形成する面（被形成面ともいう。）または上面の凹凸を反映
した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳを、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳの結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳの
ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現
れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されるこ
とから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂
直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳの場合は、２θを５６
°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳを成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または
上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳの形状を
エッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面または
上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの
結晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形成される場合、上面近傍
の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−
ＯＳに不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結
晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を
有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピー
クを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳの形成方法としては、三つ挙げられる。
第１の方法は、成膜温度を１００℃以上４５０℃以下として酸化物半導体膜を成膜する
ことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面
の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第２の方法は、酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の
熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第３の方法は、一層目の酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００
℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、二層目の酸
化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベク
トルに平行な方向に揃った結晶部を形成する方法である。
酸化物半導体膜にＣＡＡＣ−ＯＳを適用したトランジスタは、可視光や紫外光の照射に
よる電気特性の変動が小さい。よって、酸化物半導体膜にＣＡＡＣ−ＯＳを適用したトラ
ンジスタは、良好な信頼性を有する。
また、ＣＡＡＣ−ＯＳは、多結晶である酸化物半導体ターゲットを用い、スパッタリン
グ法によって成膜することが好ましい。当該ターゲットにイオンが衝突すると、ターゲッ
トに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状または
ペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状またはペレ
ット状のスパッタ粒子が、結晶状態を維持したまま被成膜面に到達することで、ＣＡＡＣ
−ＯＳを成膜することができる。
また、ＣＡＡＣ−ＯＳを成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の被成膜面の加熱温度（例えば基板加熱温度）を高めることで、被成膜面
に到達後にスパッタ粒子のマイグレーションが起こる。具体的には、被成膜面の温度を１
００℃以上７４０℃以下、好ましくは１５０℃以上５００℃以下として成膜する。成膜時
の被成膜面の温度を高めることで、平板状またはペレット状のスパッタ粒子が被成膜面に
到達した場合、当該被成膜面上でマイグレーションが起こり、スパッタ粒子の平らな面が
被成膜面に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ酸化物ターゲットとする。なお、当該加圧処理は、冷却（または放冷）しながら
行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、ＹおよびＺは任意の正数である
。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉
末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２
である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲットによ
って適宜変更すればよい。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態５）
本実施の形態では、上記実施の形態で一例を示した表示装置と、駆動回路の一部または
全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成する例について、図
１２乃至図１４を用いて説明する。なお、図１３（Ａ）、図１３（Ｂ）は、図１２（Ｂ）
中でＭ−Ｎの一点鎖線で示した部位の断面構成を示す断面図である。なお、図１３におい
て、画素部の構造は一部のみ記載している。
図１２（Ａ）において、第１の基板９０１上に設けられた画素部９０２を囲むようにし
て、シール材９０５が設けられ、第２の基板９０６によって封止されている。図１２（Ａ
）においては、第１の基板９０１上のシール材９０５によって囲まれている領域とは異な
る領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線
駆動回路９０３、および走査線駆動回路９０４が実装されている。また、信号線駆動回路
９０３、走査線駆動回路９０４、または画素部９０２に与えられる各種信号および電位は
、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）９１８ａ、ＦＰＣ９１
８ｂから供給されている。
図１２（Ｂ）および図１２（Ｃ）において、第１の基板９０１上に設けられた画素部９
０２と、走査線駆動回路９０４とを囲むようにして、シール材９０５が設けられている。
また画素部９０２と、走査線駆動回路９０４の上に第２の基板９０６が設けられている。
よって画素部９０２と、走査線駆動回路９０４とは、第１の基板９０１とシール材９０５
と第２の基板９０６とによって、表示素子とともに封止されている。図１２（Ｂ）および
図１２（Ｃ）においては、第１の基板９０１上のシール材９０５によって囲まれている領
域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成さ
れた信号線駆動回路９０３が実装されている。図１２（Ｂ）および図１２（Ｃ）において
は、信号線駆動回路９０３、走査線駆動回路９０４、または画素部９０２に与えられる各
種信号および電位は、ＦＰＣ９１８から供給されている。
また、図１２（Ｂ）および図１２（Ｃ）においては、信号線駆動回路９０３を別途形成
し、第１の基板９０１に実装している例を示しているが、この構成に限定されない。走査
線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回
路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、またはＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１２（Ａ）は
、ＣＯＧ方法により信号線駆動回路９０３、走査線駆動回路９０４を実装する例であり、
図１２（Ｂ）は、ＣＯＧ方法により信号線駆動回路９０３を実装する例であり、図１２（
Ｃ）は、ＴＡＢ方法により信号線駆動回路９０３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書における表示装置とは、画像表示デバイス、表示デバイス、または光源
（照明装置含む。）を指す。また、コネクター、例えばＦＰＣまたはＴＣＰが取り付けら
れたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子
にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含む
ものとする。
また、第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数
有しており、上記実施の形態で示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素
子（発光表示素子ともいう。）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。図１３
に、表示素子として液晶素子を用いた液晶表示装置の例を示す。
図１３（Ａ）に示す液晶表示装置は、縦電界方式の液晶表示装置である。液晶表示装置
は、接続端子電極９１５および端子電極９１６を有しており、接続端子電極９１５および
端子電極９１６はＦＰＣ９１８が有する端子と異方性導電剤９１９を介して、電気的に接
続されている。
接続端子電極９１５は、第１の電極９３０と同じ導電膜から形成され、端子電極９１６
は、トランジスタ９１０、９１１のソース電極およびドレイン電極と同じ導電膜で形成さ
れている。
また、第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４は、ト
ランジスタを複数有しており画素部９０２に含まれるトランジスタ９１０と、走査線駆動
回路９０４に含まれるトランジスタ９１１とを例示している。トランジスタ９１０および
トランジスタ９１１上には実施の形態１に示す絶縁膜１２９、絶縁膜１３１、および絶縁
膜１３２に相当する絶縁膜９２４が設けられている。なお、絶縁膜９２３は下地膜として
機能する絶縁膜である。
本実施の形態では、トランジスタ９１０、トランジスタ９１１として、上記実施の形態
で示したトランジスタを適用することができる。また、酸化物半導体膜９２７、絶縁膜９
２４、および第１の電極９３０を用いて、容量素子９２６を構成する。なお、酸化物半導
体膜９２７は、電極９２８を介して、容量配線９２９と接続する。電極９２８は、トラン
ジスタ９１０、トランジスタ９１１のソース電極およびドレイン電極と同じ導電膜から形
成される。容量配線９２９は、トランジスタ９１０、トランジスタ９１１のゲート電極と
同じ導電膜から形成される。なお、ここでは、容量素子９２６として実施の形態１に示し
た容量素子を図示したが、適宜他の実施の形態に示した容量素子を用いることができる。
また、絶縁膜９２４上において、走査線駆動回路に含まれるトランジスタ９１１の酸化
物半導体膜のチャネル形成領域と重なる位置に導電膜９１７が設けられている例を示して
いる。本実施の形態では、導電膜９１７を第１の電極９３０、第１の電極９４０と同じ導
電膜で形成する。導電膜９１７を酸化物半導体膜のチャネル形成領域と重なる位置に設け
ることによって、信頼性試験（例えば、ＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）スト
レス試験）前後におけるトランジスタ９１１のしきい値電圧の変動量をさらに低減するこ
とができる。また、導電膜９１７の電位は、トランジスタ９１１のゲート電極と同じでも
よいし、異なっていてもよく、導電膜を第２のゲート電極として機能させることもできる
。また、導電膜９１７の電位は、例えば接地電位、ソース電位、定電位、またはゲート電
極の電位とする。
また、導電膜９１７は外部の電場を遮蔽する機能も有する。すなわち外部の電場が内部
（トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮
蔽機能）も有する。導電膜９１７の遮蔽機能により、静電気などの外部の電場の影響によ
りトランジスタの電気的な特性が変動することを防止することができる。また、トランジ
スタのしきい値電圧を制御することができる。なお、図１３においては、走査線駆動回路
に含まれるトランジスタを図示したが、信号線駆動回路に含まれるトランジスタもトラン
ジスタ９１１と同様に、絶縁膜９２４上において、酸化物半導体膜のチャネル形成領域と
重なる位置に導電膜が設けられている構造であってもよい。
画素部９０２に設けられたトランジスタ９１０は表示素子と電気的に接続し、表示パネ
ルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を
用いることができる。
表示素子である液晶素子９１３は、第１の電極９３０、第２の電極９３１、および液晶
層９０８を含む。なお、液晶層９０８を挟持するように配向膜として機能する絶縁膜９３
２、絶縁膜９３３が設けられている。また、第２の電極９３１は第２の基板９０６側に設
けられ、第１の電極９３０と第２の電極９３１とは液晶層９０８を介して重なる構成とな
っている。
表示素子に電圧を印加する第１の電極および第２の電極（画素電極、共通電極、対向電
極などともいう。）においては、取り出す光の方向、電極が設けられる場所、および電極
のパターン構造によって透光性、反射性を選択すればよい。
第１の電極９３０および第２の電極９３１は、実施の形態１に示す画素電極１２１およ
び対向電極１５４と同様の材料を適宜用いることができる。
また、スペーサ９３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペー
サであり、第１の電極９３０と第２の電極９３１との間隔（セルギャップ）を制御するた
めに設けられている。なお、球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これ
らの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カ
イラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つ
であり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する
直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改
善するためにカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。なお、配向膜
は有機樹脂で構成されており、有機樹脂は水素または水などを含むことから、本発明の一
態様である表示装置のトランジスタの電気特性を低下させるおそれがある。そこで、液晶
層１６０として、ブルー相を用いることで、有機樹脂を用いずに本発明の一態様である表
示装置を作製することができ、信頼性の高い表示装置を得ることができる。
第１の基板９０１および第２の基板９０６はシール材９２５によって固定されている。
シール材９２５は、熱硬化樹脂、光硬化樹脂などの有機樹脂を用いることができる。また
、シール材９２５は、絶縁膜９２４と接している。なお、シール材９２５は図１２に示す
シール材９０５に相当する。
また、液晶表示装置において、ブラックマトリクス（遮光膜）、偏光部材、位相差部材
、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および
位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライト
などを用いてもよい。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回
路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
次に、横電界方式の液晶表示装置について、図１３（Ｂ）を用いて説明する。図１３（
Ｂ）は、横電界方式の一例である、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉ
ｎｇ）モードの液晶表示装置である。図１３（Ａ）に示す縦電界方式の液晶表示装置と異
なる構造について、説明する。
図１３（Ｂ）に示す液晶表示装置において、接続端子電極９１５は、第１の電極９４０
と同じ導電膜から形成され、端子電極９１６は、トランジスタ９１０、９１１のソース電
極およびドレイン電極と同じ導電膜で形成されている。
また、液晶素子９４３は、絶縁膜９２４上に形成される第１の電極９４０、第２の電極
９４１、および液晶層９０８を含む。なお、液晶素子９４３は、実施の形態１に示す容量
素子１０５と同様の構造とすることができる。第１の電極９４０は、図１３（Ａ）に示す
第１の電極９３０に示す材料を適宜用いることができる。また、第１の電極９４０は、平
面形状が、櫛歯状、階段状、梯子状等である。第２の電極９４１は共通電極として機能し
、実施の形態１に示す多層膜１１９と同様に形成することができる。第１の電極９４０お
よび第２の電極９４１の間には絶縁膜９２４が設けられている。
第２の電極９４１は、電極９４５を介して、共通配線９４６と接続する。なお、電極９
４５は、トランジスタ９１０、トランジスタ９１１のソース電極およびドレイン電極と同
じ導電膜から形成される。共通配線９４６は、トランジスタ９１０、トランジスタ９１１
のゲート電極と同じ導電膜から形成される。なお、ここでは、液晶素子９４３として実施
の形態１に示した容量素子を用いて説明したが、適宜他の実施の形態に示した容量素子を
用いることができる。
図１４に、図１３（Ａ）に示す液晶表示装置において、第２の基板９０６に設けられた
第２の電極９３１と電気的に接続するための共通接続部（パッド部）を、第１の基板９０
１上に形成する例を示す。
共通接続部は、第１の基板９０１と第２の基板９０６とを接着するためのシール材と重
なる位置に配置され、シール材に含まれる導電性粒子を介して第２の電極９３１と電気的
に接続される。または、シール材と重ならない箇所（但し、画素部を除く）に共通接続部
を設け、共通接続部に重なるように導電性粒子を含むペーストをシール材とは別途設けて
第２の電極９３１と電気的に接続してもよい。
図１４（Ａ）は、共通接続部の断面図であり、図１４（Ｂ）に示す上面図のＩ−Ｊに相
当する。
共通電位線９７５は、ゲート絶縁膜９２２上に設けられ、図１４に示すトランジスタ９
１０のソース電極９７１またはドレイン電極９７３と同じ材料および同じ工程で作製され
る。
また、共通電位線９７５は、絶縁膜９２４で覆われ、絶縁膜９２４は、共通電位線９７
５と重なる位置に複数の開口を有している。この開口は、トランジスタ９１０のソース電
極９７１またはドレイン電極９７３の一方と、第１の電極９３０とを接続するコンタクト
ホールと同じ工程で作製される。
また、共通電位線９７５および共通電極９７７が開口において接続する。共通電極９７
７は、絶縁膜９２４上に設けられ、接続端子電極９１５や、画素部の第１の電極９３０と
同じ材料および同じ工程で作製される。
このように、画素部９０２のスイッチング素子の作製工程と共通させて共通接続部を作
製することができる。
共通電極９７７は、シール材に含まれる導電性粒子と接触する電極であり、第２の基板
９０６の第２の電極９３１と電気的に接続が行われる。
また、図１４（Ｃ）に示すように、共通電位線９８５を、トランジスタ９１０のゲート
電極と同じ材料、同じ工程で作製してもよい。
図１４（Ｃ）に示す共通接続部において、共通電位線９８５は、ゲート絶縁膜９２２お
よび絶縁膜９２４の下層に設けられ、ゲート絶縁膜９２２および絶縁膜９２４は、共通電
位線９８５と重なる位置に複数の開口を有する。該開口は、トランジスタ９１０のソース
電極９７１またはドレイン電極９７３の一方と第１の電極９３０とを接続するコンタクト
ホールと同じ工程で絶縁膜９２４をエッチングした後、さらにゲート絶縁膜９２２を選択
的にエッチングすることで形成される。
また、共通電位線９８５および共通電極９８７が開口において接続する。共通電極９８
７は、絶縁膜９２４上に設けられ、接続端子電極９１５や、画素部の第１の電極９３０と
同じ材料および同じ工程で作製される。
以上のように、本発明の一態様により、トランジスタおよび容量素子に、酸化物半導体
層を含む多層膜を用いることで、大面積基板に作製可能であるため、作製コストが低い表
示装置を提供することができる。また、容量素子に用いる多層膜は透光性を有するため、
画素の開口率が高くなり、消費電力の小さい表示装置を提供することができる。また、ト
ランジスタに用いる多層膜のうち、ゲート絶縁膜と接しない層にチャネルが形成されるた
め、安定した電気特性のトランジスタと形成することができ、信頼性の高い表示装置を作
製することができる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態６）
本発明の一態様である表示装置は、さまざまな電子機器（遊技機も含む。）に適用する
ことができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信
機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ
、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置
、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機
器の一例を図１５に示す。
図１５（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は
、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示
することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を
示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかに示す表示装置は、表示部９００３に用いることが可能であ
る。それゆえ、表示部９００３の表示品位を高くすることができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３
に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力する
ことができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、
画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメー
ジセンサ機能を有する表示装置を用いれば、表示部９００３にタッチ入力機能を持たせる
ことができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して
垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、
大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブル
に表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１５（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００
は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表
示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持し
た構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリ
モコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キ
ー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示さ
れる映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作
機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図１５（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。
テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、
さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一
方向（送信者から受信者）または双方向（送信者と受信者間または受信者間同士など）の
情報通信を行うことも可能である。
上記実施の形態のいずれかに示す表示装置は、表示部９１０３、９１０７に用いること
が可能である。それゆえ、テレビジョン装置の表示品位を向上させることができる。
図１５（Ｃ）はコンピュータ９２００であり、本体９２０１、筐体９２０２、表示部９
２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０
６などを含む。
上記実施の形態のいずれかに示す表示装置は、表示部９２０３に用いることが可能であ
る。それゆえ、コンピュータの表示品位を向上させることができる。
表示部９２０３は、タッチ入力機能を有しており、コンピュータ９２００の表示部９２
０３に表示されたキーボード９２０４を指などで触れることで、画面操作や、情報を入力
することができ、また他の家電製品との通信を可能とする、または制御を可能とすること
で、画面操作により他の家電製品をコントロールする制御装置としてもよい。
図１６（Ａ）および図１６（Ｂ）は２つ折り可能なタブレット型端末である。図１６（
Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表
示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力
モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す表示装置は、表示部９６３１ａ、表示部９６３１ｂに
用いることが可能である。それゆえ、タブレット端末の表示品位を向上させることができ
る。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示さ
れた操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６
３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領
域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６
３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９
６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表
示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一
部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボー
ド表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれること
で表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時に
タッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向き
を切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替え
スイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外
光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セ
ンサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置
を内蔵させてもよい。
また、図１６（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示
しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表
示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネ
ルとしてもよい。
図１６（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９
６３３、充放電制御回路９６３４を有する。なお、図１６（Ｂ）では充放電制御回路９６
３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成につい
て示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態
にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、
耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１６（Ａ）および図１６（Ｂ）に示したタブレット型端末は、様々
な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時
刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集する
タッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を
有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル
、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は
、筐体９６３０の片面または両面に設けることができ、バッテリー９６３５の充電を効率
的に行う構成とすることができるため好適である。なおバッテリー９６３５としては、リ
チウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１６（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１６
（Ｃ）にブロック図を示し説明する。図１６（Ｃ）には、太陽電池９６３３、バッテリー
９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ
３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６
３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１６（Ｂ）に示す充放電制
御回路９６３４に対応する箇所となる。
まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明す
る。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤ
ＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作
に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバー
タ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表
示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテ
リー９６３５の充電を行う構成とすればよい。
なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず
、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段による
バッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を
送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う
構成としてもよい。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
１００ 画素部
１０１ 画素
１０２ 第１の基板
１０３ トランジスタ
１０４ 走査線駆動回路
１０５ 容量素子
１０６ 信号線駆動回路
１０７ 走査線
１０８ 液晶素子
１０９ 信号線
１１１ 多層膜
１１１＿１ 第１の酸化物層
１１１＿２ 第２の酸化物層
１１１＿３ 第３の酸化物層
１１３ 導電膜
１１５ 容量線
１１７ 開口
１１９ 多層膜
１１９＿１ 第１の酸化物層
１１９＿２ 第２の酸化物層
１１９＿３ 第３の酸化物層
１２１ 画素電極
１２３ 開口
１２４ 画素電極
１２５ 導電膜
１２６ 絶縁膜
１２７ ゲート絶縁膜
１２８ 絶縁膜
１２９ 絶縁膜
１３０ 絶縁膜
１３１ 絶縁膜
１３２ 絶縁膜
１３３ 絶縁膜
１３５ 導電膜
１３７ 導電膜
１３８ 開口
１３９ 開口
１４８ 導電膜
１４９ 開口
１５０ 第２の基板
１５２ 遮光膜
１５４ 対向電極
１５５ 配線
１５６ 絶縁膜
１５８ 絶縁膜
１６０ 液晶層
１６１ 画素
１６５ 容量素子
１６７ 導電膜
１７１ 画素
１７５ 容量素子
１８１ 画素
１８５ 容量素子
９０１ 第１の基板
９０２ 画素部
９０３ 信号線駆動回路
９０４ 走査線駆動回路
９０５ シール材
９０６ 第２の基板
９０８ 液晶層
９１０ トランジスタ
９１１ トランジスタ
９１３ 液晶素子
９１５ 接続端子電極
９１６ 端子電極
９１７ 導電膜
９１８ ＦＰＣ
９１８ｂ ＦＰＣ
９１９ 異方性導電剤
９２２ ゲート絶縁膜
９２３ 絶縁膜
９２４ 絶縁膜
９２５ シール材
９２６ 容量素子
９２７ 酸化物半導体膜
９２８ 電極
９２９ 容量配線
９３０ 電極
９３１ 電極
９３２ 絶縁膜
９３３ 絶縁膜
９３５ スペーサ
９４０ 電極
９４１ 電極
９４３ 液晶素子
９４５ 電極
９４６ 共通配線
９７１ ソース電極
９７３ ドレイン電極
９７５ 共通電位線
９７７ 共通電極
９８５ 共通電位線
９８７ 共通電極
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (5)

  1. トランジスタと、画素電極と、容量素子と、を有し、
    前記トランジスタは、
    ゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の酸化物半導体層を含む第１の多層膜と、
    前記第１の多層膜上のソース電極及びドレイン電極と、を有し、
    前記酸化物半導体層は、チャネル形成領域として機能し、
    前記ソース電極及び前記ドレイン電極の一方は、前記画素電極に電気的に接続し、
    前記容量素子は、
    一方の電極として機能する前記画素電極と、
    前記画素電極と重なり、他方の電極として機能する第２の多層膜及び導電膜と、を有し、
    前記酸化物半導体層は、前記ゲート絶縁膜と接せず、
    前記第２の多層膜は、前記第１の多層膜と同じ層構造であり、
    前記導電膜は、前記ソース電極及び前記ドレイン電極と同じ材料であり、
    前記導電膜は、前記第２の多層膜上に接し、かつ前記第２の多層膜の端部を囲むように設けられ、
    前記容量素子は、前記画素電極と前記第２の多層膜と重なり、かつ前記導電膜と重ならない領域で透光性を有することを特徴とする表示装置。
  2. トランジスタと、画素電極と、容量素子と、容量線と、を有し、
    前記トランジスタは、
    ゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の酸化物半導体層を含む第１の多層膜と、
    前記第１の多層膜上のソース電極及びドレイン電極と、を有し、
    前記酸化物半導体層は、チャネル形成領域として機能し、
    前記ソース電極及び前記ドレイン電極の一方は、前記画素電極に電気的に接続し、
    前記容量素子は、
    一方の電極として機能する前記画素電極と、
    前記画素電極と重なり、他方の電極として機能する第２の多層膜及び導電膜と、を有し、
    前記酸化物半導体層は、前記ゲート絶縁膜と接せず、
    前記第２の多層膜は、前記第１の多層膜と同じ層構造であり、
    前記導電膜は、前記ソース電極及び前記ドレイン電極と同じ材料であり、
    前記導電膜は、前記第２の多層膜上に接し、かつ前記第２の多層膜の端部を囲むように設けられ、
    前記容量素子は、前記画素電極と前記第２の多層膜と重なり、かつ前記導電膜と重ならない領域で透光性を有し、
    前記容量線は、前記ゲート電極と同じ材料を有し、
    前記容量線は、前記導電膜と接することを特徴とする表示装置。
  3. 請求項１または請求項２において、
    前記第１の多層膜は、
    前記ゲート絶縁膜上に接する第１の酸化物層と、
    前記第１の酸化物層上に接する前記酸化物半導体層と、
    前記酸化物半導体層上に接する第２の酸化物層を有することを特徴とする表示装置。
  4. 請求項３において、
    前記第１の酸化物層は前記酸化物半導体層より結晶性の低い構造であることを特徴とする表示装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記酸化物半導体層は、ｃ軸に配向した結晶部を有することを特徴とする表示装置。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101791370B1 (ko) * 2009-07-10 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8981372B2 (en) 2012-09-13 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US8927985B2 (en) 2012-09-20 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9269315B2 (en) 2013-03-08 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
KR102099881B1 (ko) * 2013-09-03 2020-05-15 삼성전자 주식회사 반도체 소자 및 그 제조 방법
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
JP6722980B2 (ja) * 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
US20160023569A1 (en) * 2014-07-28 2016-01-28 Ford Global Technologies, Llc Battery power capability estimation based on reduced order electrochemical models
US9766517B2 (en) 2014-09-05 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Display device and display module
WO2016063169A1 (en) 2014-10-23 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element
US10680017B2 (en) 2014-11-07 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element including EL layer, electrode which has high reflectance and a high work function, display device, electronic device, and lighting device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR102384624B1 (ko) * 2016-10-21 2022-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20180145096A1 (en) 2016-11-23 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10756118B2 (en) * 2016-11-30 2020-08-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
JP7367414B2 (ja) * 2019-09-10 2023-10-24 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法および電子機器
CN111210732B (zh) * 2020-03-06 2022-06-21 合肥维信诺科技有限公司 显示面板和显示装置
US11335391B1 (en) 2020-10-30 2022-05-17 Ferroelectric Memory Gmbh Memory cell arrangement and method thereof
US11527551B2 (en) * 2020-10-30 2022-12-13 Ferroelectric Memory Gmbh Memory cell arrangements and methods thereof

Family Cites Families (169)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH07104312B2 (ja) 1986-03-25 1995-11-13 株式会社東芝 攪拌電極装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05216072A (ja) * 1992-02-04 1993-08-27 Sony Corp 液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05297412A (ja) * 1992-04-22 1993-11-12 Nippon Steel Corp 液晶表示装置
FR2702286B1 (fr) * 1993-03-04 1998-01-30 Samsung Electronics Co Ltd Affichage à cristaux liquides et procédé pour le fabriquer.
US5416356A (en) * 1993-09-03 1995-05-16 Motorola, Inc. Integrated circuit having passive circuit elements
JPH07104312A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd 液晶表示装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US8158980B2 (en) * 2001-04-19 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor
US7122835B1 (en) 1999-04-07 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and a method of manufacturing the same
JP3746924B2 (ja) * 1999-08-26 2006-02-22 鹿児島日本電気株式会社 液晶表示装置のアクティブパネルの製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
EP1843194A1 (en) 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5235363B2 (ja) * 2007-09-04 2013-07-10 株式会社ジャパンディスプレイイースト 液晶表示装置
KR101375831B1 (ko) 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5430248B2 (ja) 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US8945981B2 (en) 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102386236B (zh) * 2008-10-24 2016-02-10 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
TWI536577B (zh) 2008-11-13 2016-06-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8436350B2 (en) 2009-01-30 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using an oxide semiconductor with a plurality of metal clusters
JP5439878B2 (ja) * 2009-03-13 2014-03-12 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、電気光学装置および電子機器
US8822988B2 (en) * 2009-03-31 2014-09-02 Hewlett-Packard Development Company, L.P. Thin-film transistor (TFT) with a bi-layer channel
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011066375A (ja) 2009-08-18 2011-03-31 Fujifilm Corp 非晶質酸化物半導体材料、電界効果型トランジスタ及び表示装置
WO2011027650A1 (ja) 2009-09-01 2011-03-10 シャープ株式会社 半導体装置、アクティブマトリクス基板、及び表示装置
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101801540B1 (ko) 2009-10-16 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
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WO2011055668A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20190109597A (ko) 2009-11-20 2019-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR101945306B1 (ko) 2009-11-28 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US8653514B2 (en) 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8791463B2 (en) * 2010-04-21 2014-07-29 Sharp Kabushiki Kaisha Thin-film transistor substrate
KR101974927B1 (ko) 2010-04-23 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102906804B (zh) 2010-05-24 2014-03-12 夏普株式会社 薄膜晶体管基板及其制造方法
KR101885691B1 (ko) 2010-07-27 2018-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9230994B2 (en) 2010-09-15 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR20120039947A (ko) * 2010-10-18 2012-04-26 삼성모바일디스플레이주식회사 표시 장치 및 그 제조 방법
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
TWI432865B (zh) * 2010-12-01 2014-04-01 Au Optronics Corp 畫素結構及其製作方法
EP2657974B1 (en) 2010-12-20 2017-02-08 Sharp Kabushiki Kaisha Semiconductor device and display device
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US8748240B2 (en) 2011-12-22 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8796683B2 (en) 2011-12-23 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5917385B2 (ja) 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI604609B (zh) 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
WO2014021356A1 (en) 2012-08-03 2014-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI657539B (zh) 2012-08-31 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置
US8981372B2 (en) 2012-09-13 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
KR102400509B1 (ko) 2012-09-13 2022-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치

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