JP6181232B2 - 半導体装置 - Google Patents
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
Description
挙げられる(例えば特許文献1)。
オン状態にすることにより、メモリセルの選択動作を行い、選択したメモリセルにおいて
、例えばデータの書き込みなどの動作を行う。
るため、メモリセル毎に選択動作を行うことができなかった。
メモリセルも選択されることにより、該同じ行の全てのメモリセルのデータが変化してし
まい、データの再書き込みを行う必要があった。このため、データの書き込み時間も長か
った。
のメモリセルと、を少なくとも設ける。
ース、ドレイン、及び2つのゲートを有するトランジスタを用い、ソース及びドレインの
一方にはデータ信号を入力し、2つのゲートの一方の電圧を行方向にメモリセルを選択す
る信号である行選択信号により制御し、2つのゲートの他方の電圧を列方向にメモリセル
を選択する信号である列選択信号により制御する。つまり、各メモリセルにおける選択ト
ランジスタとして機能するトランジスタを、行方向にメモリセルを選択する行選択信号と
列方向にメモリセルを選択する列選択信号とを用いて選択する。
じ行選択信号を入力し、且つ異なる列選択信号を入力する。
力トランジスタとして機能するトランジスタとしては、ソース、ドレイン、2つのゲート
を有するトランジスタを用い、2つのゲートの一方を出力トランジスタとして機能するト
ランジスタのソース及びドレインの一方に電気的に接続させることによりダイオード接続
の状態にし、2つのゲートの他方を上記選択トランジスタとして機能するトランジスタの
ソース及びドレインの他方に電気的に接続させる。上記出力トランジスタとして機能する
トランジスタを用いることにより、出力トランジスタのリーク電流による、データ線とな
る配線における電圧の変動の抑制を図る。
ランジスタとして機能するトランジスタを備えることにより、さらに回路面積の縮小を図
る。
、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、
当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定
されない。
の内容を互いに置き換えることができる。
の数は、序数の数に限定されない。
本実施の形態では、メモリセル毎の選択動作が可能な記憶装置の例について説明する。
ルを具備する。上記メモリセルは、例えばメモリセルアレイに設けられる。
リセル100(a,c)(cはaより大きい自然数)と、メモリセル100(d,b)(
dはbより大きい自然数)と、メモリセル100(d,c)と、を具備する。なお、必ず
しもメモリセル100(d,c)を設けなくてもよい。また、メモリセル100(a,b
)、メモリセル100(a,c)、メモリセル100(d,b)、及びメモリセル100
(d,c)以外にメモリセルを設けてもよい。また、メモリセル100(a,b)、メモ
リセル100(a,c)、メモリセル100(d,b)、及びメモリセル100(d,c
)のそれぞれの間の一つ又は複数にメモリセルを設けてもよい。このとき、そのメモリセ
ルは、メモリセル100(a,b)、メモリセル100(a,c)、メモリセル100(
d,b)、及びメモリセル100(d,c)と同じ構成又は異なる構成であってもよい。
設けられ、メモリセル100(d,b)と同じ行に設けられ、メモリセル100(a,c
)と同じ列に設けられる。
100(a,c)、メモリセル100(d,b)、及びメモリセル100(d,c)のそ
れぞれ)は、トランジスタ111と、データ保持回路112と、を備える。なお、図1(
A)において、同じメモリセル100に設けられたトランジスタ111及びデータ保持回
路112を、メモリセル100と同じ行列番号を記して表している。例えば、メモリセル
100(a,b)に設けられたトランジスタ111をトランジスタ111(a,b)と記
し、メモリセル100(a,b)に設けられたデータ保持回路112をデータ保持回路1
12(a,b)と記す。
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト(V)で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位(基準電位ともいう)との電位差を、該一点の電圧として
用いる場合がある。
ランジスタである。
号が入力され、トランジスタ111の第2のゲートに第1の列選択信号が入力される。
号が入力され、トランジスタ111の第2のゲートに第2の列選択信号が入力される。
号が入力され、トランジスタ111の第2のゲートに第1の列選択信号が入力される。
号が入力され、トランジスタ111の第2のゲートに第2の列選択信号が入力される。
列方向にメモリセルを選択するパルス信号である。
ける少なくともデータの書き込み及びデータの保持を制御する機能を有し、選択トランジ
スタとして機能する。
ンジスタ111としては、例えばチャネルが形成される酸化物半導体層を含むトランジス
タ、又はチャネルが形成され、元素周期表における第14族の半導体(シリコンなど)を
含有する半導体層を含むトランジスタなどを用いることができる。このとき、第1のゲー
ト及び第2のゲートの間には、上記半導体層が設けられる。また、このとき、上記半導体
層を介して第2のゲートを第1のゲートと重畳させることにより記憶装置の回路面積を小
さくすることもできる。
しくは2.5eV以上、より好ましくは3eV以上である。また、上記酸化物半導体層は
、真性(I型ともいう)、又は実質的に真性である半導体層である。
ら見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向(
層の厚さ方向ともいう)に垂直な方向に金属原子が層状に配列した相、又はc軸方向に垂
直な方向に金属原子と酸素原子が層状に配列した相(CAAC:c axis alig
ned crystalともいう)を含む酸化物の層を用いることもできる。CAACで
ある酸化物半導体層をトランジスタのチャネルが形成される層(チャネル形成層ともいう
)として用いることにより、例えば光によるトランジスタの劣化を抑制することができる
。
付与するドーパントが添加された一対の領域を有するトランジスタを用いることもできる
。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタは、ド
ーパントが添加された一対の領域の間にチャネルが形成される。ドーパントが添加された
一対の領域の抵抗値は、チャネルが形成される領域(チャネル形成領域ともいう)より低
いことが好ましい。ドーパントが添加された一対の領域を有する酸化物半導体層を含むト
ランジスタを用いることにより、チャネルが形成される領域(チャネル形成領域ともいう
)と、トランジスタのソース又はドレインとの抵抗を小さくすることができるため、トラ
ンジスタの面積を小さくすること(微細化ともいう)ができる。
いたトランジスタよりオフ電流の低いトランジスタである。上記酸化物半導体層を含むト
ランジスタのオフ電流は、チャネル幅1μmあたり10aA(1×10−17A)以下、
好ましくはチャネル幅1μmあたり1aA(1×10−18A)以下、さらに好ましくは
チャネル幅1μmあたり10zA(1×10−20A)以下、さらに好ましくはチャネル
幅1μmあたり1zA(1×10−21A)以下、さらに好ましくはチャネル幅1μmあ
たり100yA(1×10−22A)以下である。
03と、を具備する。なお、図1(A)において、データ線101のそれぞれを、電気的
に接続されるメモリセル100と同じ列番号を記して表している。例えば、メモリセル1
00(a,b)に電気的に接続されたデータ線101をデータ線101_bと記して表す
。なお、図1(A)において、行選択線102のそれぞれを、電気的に接続されるメモリ
セル100と同じ行番号を記して表し、列選択線103のそれぞれを、電気的に接続され
るメモリセル100と同じ列番号を記して表している。例えば、メモリセル100(a,
b)に電気的に接続された列選択線103を列選択線103_bと記して表す。
おけるトランジスタ111のソース及びドレインの一方のそれぞれに電気的に接続され、
データ線101_cは、メモリセル100(a,c)及びメモリセル100(d,c)に
おけるトランジスタ111のソース及びドレインの一方のそれぞれに電気的に接続される
。データ線は、メモリセルとのデータのやりとりを行うための配線である。
おけるトランジスタ111の第1のゲートのそれぞれに電気的に接続され、行選択線10
2_dは、メモリセル100(d,b)及びメモリセル100(d,c)におけるトラン
ジスタ111の第1のゲートのそれぞれに電気的に接続される。行選択線は、行選択信号
が入力される配線である。
おけるトランジスタ111の第2のゲートのそれぞれに電気的に接続され、列選択線10
3_cは、メモリセル100(a,c)及びメモリセル100(d,c)におけるトラン
ジスタ111の第2のゲートのそれぞれに電気的に接続される。列選択線は、列選択信号
が入力される配線である。
ジスタの端子及び配線として機能させてもよい。
ータ保持回路112を設けなくてもよく、トランジスタ111のソース及びドレインの他
方を記憶ノードとして機能させる、又はトランジスタ111のソース及びドレインの他方
が記憶ノードに電気的に接続していればよい。
路、並びに容量素子及びトランジスタを用いた回路などを用いることができる。
駆動方法例について、図1(B)を用いて説明する。図1(B)は、図1(A)に示す記
憶装置の駆動方法例を説明するためのタイミングチャートである。ここでは、一例として
、メモリセル100(a,b)、メモリセル100(a,c)、メモリセル100(d,
b)、及びメモリセル100(d,c)のうち、M行N列目(Mはa又はd、Nはb又は
c)のメモリセル100(メモリセル100(M,N)ともいう)にデータを書き込む場
合について説明する。また、トランジスタ111は、Nチャネル型トランジスタとする。
また、トランジスタ111の閾値電圧は、列選択線103の電圧(列選択信号の電圧)に
応じてシフトする。
目のデータ線101(データ線101_Nともいう)の電圧を、データ信号に応じた電圧
にし、N本目のデータ線101以外のデータ線101(データ線101_otherとも
いう)の電圧を、基準電位Vrefと同等の値にする(図示せず)。また、M本目の行選
択線102(行選択線102_Mともいう)の電圧を、第Mの行選択信号により基準電位
Vrefより高い電圧VHにし、M本目以外の行選択線102(行選択線102_oth
erともいう)の電圧を、第M以外の行選択信号により基準電位Vrefと同等の値にし
、N本目の列選択線103(列選択線103_Nともいう)の電圧を、第Nの列選択信号
により基準電位Vrefと同等の値にし、N本目以外の列選択線103(列選択線103
_otherともいう)の電圧を、第N以外の列選択信号により基準電位Vrefより低
い電圧VLにする。なお、全ての行選択線102の電圧の設定より先に全ての列選択線1
03の電圧の設定を行う。また、記憶装置の仕様に応じて基準電位Vrefの値を設定す
る。また、選択されないメモリセル100においてトランジスタ111が確実にオフ状態
になるように電圧VLの値を適宜設定する。例えば、負電圧生成回路を用いて電圧VLを
生成することもできる。
)に応じた値に設定される。例えば、トランジスタ111がNチャネル型トランジスタの
場合、列選択線103の電圧を低くしていくと、トランジスタ111の閾値電圧は、正の
方向にシフトする。よって、M行N列目のメモリセル100が選択され、M行N列目のメ
モリセル100におけるトランジスタ111(トランジスタ111(M,N)ともいう)
がオン状態になり、N本目のデータ線101(データ線101_Nともいう)の電圧に応
じてM行N列目のメモリセル100にデータが書き込まれ、また、M行N列目以外のメモ
リセル100は選択されず、トランジスタ111がオフ状態になる。
それぞれの電圧を適宜変化させてメモリセル100毎に上記動作を行うことにより、全て
のメモリセル100にデータを書き込むことができる。なお、これに限定されず、例えば
各行のメモリセル100毎など、複数のメモリセル100毎にデータの書き込みを行って
もよい。
セルと、第1のメモリセルと同じ行に設けられた第2のメモリセルと、第1のメモリセル
と同じ列に設けられた第3のメモリセルと、を具備する。
セルのそれぞれが2つのゲートを有し、選択トランジスタとして機能する電界効果トラン
ジスタを備える。同じ行に設けられた第1のメモリセル及び第2のメモリセルにおいて、
電界効果トランジスタの2つのゲートの一方の電圧を同じ行選択信号により制御し、2つ
のゲートの他方の電圧を異なる列選択信号により制御する。また、同じ列に設けられた第
1のメモリセル及び第3のメモリセルにおいて、電界効果トランジスタの2つのゲートの
一方の電圧を異なる行選択信号により制御し、2つのゲートの他方の電圧を同じ列選択信
号により制御する。また、このとき、第1のゲート及び第2のゲートの間にチャネルが形
成される半導体層を設け、該半導体層を介して第2のゲートを第1のゲートと重畳させる
ことにより記憶装置の回路面積を小さくすることができる。
及び第2のメモリセルにおいて、電界効果トランジスタの2つのゲートの一方を同じ配線
に接続させることにより制御し、2つのゲートの他方を異なる配線に接続させることによ
り制御する。また、同じ列に設けられた第1のメモリセル及び第3のメモリセルにおいて
、電界効果トランジスタの2つのゲートの一方を異なる配線に接続させることにより制御
し、2つのゲートの他方を同じ配線に接続させることにより制御する。
リセルにおける電界効果トランジスタがオン状態のときに同じ行のメモリセルにおける電
界効果トランジスタをオフ状態にすることができる。よって、データの再書き込みを行う
必要がなくなるため、書き込み時間を短くすることもできる。また、2つのゲートを有す
るトランジスタを用いることにより、メモリセルにおける素子の数を増やすことなく、メ
モリセル毎に選択動作を行うことができる。
本実施の形態では、実施の形態1に示す記憶装置の例について説明する。
c)と、メモリセル200(d,b)と、メモリセル200(d,c)と、を具備する。
なお、必ずしもメモリセル200(d,c)を設けなくてもよい。また、メモリセル20
0(a,b)、メモリセル200(a,c)、メモリセル200(d,b)、及びメモリ
セル200(d,c)以外にメモリセルを設けてもよい。また、メモリセル200(a,
b)、メモリセル200(a,c)、メモリセル200(d,b)、及びメモリセル20
0(d,c)のそれぞれの間の一つ又は複数にメモリセルを設けてもよい。このとき、そ
のメモリセルは、メモリセル200(a,b)、メモリセル200(a,c)、メモリセ
ル200(d,b)、及びメモリセル200(d,c)と同じ構成又は異なる構成であっ
てもよい。
設けられ、メモリセル200(d,b)と同じ行に設けられ、メモリセル200(a,c
)と同じ列に設けられる。
(d,b)、及びメモリセル200(d,c)のそれぞれは、トランジスタ211と、ト
ランジスタ212と、を備える。なお、図2(A)において、同じメモリセル200に設
けられたトランジスタ211及びトランジスタ212を、メモリセル200と同じ行列番
号を記して表している。
トを有する。
号が入力され、トランジスタ211の第2のゲートに第1の列選択信号が入力される。
号が入力され、トランジスタ211の第2のゲートに第2の列選択信号が入力される。
号が入力され、トランジスタ211の第2のゲートに第1の列選択信号が入力される。
号が入力され、トランジスタ211の第2のゲートに第2の列選択信号が入力される。
ンジスタを用いることができる。
トを有する。
レインの一方に電気的に接続され、トランジスタ212はダイオード接続となる。
のドレインの他方に第1の読み出し選択信号が入力される。
ドレインの他方に第1の読み出し選択信号が入力される。
ドレインの他方に第2の読み出し選択信号が入力される。
ドレインの他方に第2の読み出し選択信号が入力される。
ンジスタ212は、実施の形態1の記憶装置におけるデータ保持回路に相当する。
ンジスタを用いることができる。また、トランジスタ212の構造を、トランジスタ21
1の構造と異なる構造にしてもよい。
03と、読み出し選択線204と、を具備する。なお、図2(A)において、行選択線2
02のそれぞれ及び読み出し選択線204のそれぞれを、電気的に接続されるメモリセル
200と同じ行番号を記して表し、データ線201のそれぞれ及び列選択線203のそれ
ぞれを、電気的に接続されるメモリセル200と同じ列番号を記して表している。
おけるトランジスタ211の第1のソース及び第1のドレインの一方のそれぞれ、並びに
メモリセル200(a,b)及びメモリセル200(d,b)におけるトランジスタ21
2の第2のソース及び第2のドレインの一方のそれぞれに電気的に接続され、データ線2
01_cは、メモリセル200(a,c)及びメモリセル200(d,c)におけるトラ
ンジスタ211の第1のソース及び第1のドレインの一方のそれぞれ、並びにメモリセル
200(a,c)及び200(d,c)におけるトランジスタ212の第2のソース及び
第2のドレインの一方のそれぞれに電気的に接続される。また、トランジスタ212の第
4のゲートは、トランジスタ211の第1のソース及び第1のドレインの他方に電気的に
接続される。トランジスタ212の第4のゲートの電圧は、メモリセルに記憶されるデー
タの状態を設定する電圧となる。
おけるトランジスタ211の第1のゲートのそれぞれに電気的に接続され、行選択線20
2_dは、メモリセル200(d,b)及びメモリセル200(d,c)におけるトラン
ジスタ211の第1のゲートのそれぞれに電気的に接続される。
おけるトランジスタ211の第2のゲートのそれぞれに電気的に接続され、列選択線20
3_cは、メモリセル200(a,c)及びメモリセル200(d,c)におけるトラン
ジスタ211の第2のゲートのそれぞれに電気的に接続される。
c)におけるトランジスタ212の第2のソース及び第2のドレインの他方のそれぞれに
電気的に接続され、読み出し選択線204_dは、メモリセル200(d,b)及びメモ
リセル200(d,c)におけるトランジスタ212の第2のソース及び第2のドレイン
の他方のそれぞれに電気的に接続される。読み出し選択線204は、データを読み出すメ
モリセルを選択する読み出し選択信号が入力される配線である。
ジスタの端子及び配線として機能させてもよい。
ば、トランジスタ212の上にトランジスタ211を設けてもよい。トランジスタ211
及びトランジスタ212を積層構造にすることにより、メモリセルの回路面積を小さくす
ることができる。
メモリセルを設けてもよい。これにより記憶装置の回路面積を小さくすることができる。
駆動方法例について、図2(B)を用いて説明する。図2(B)は、図2(A)に示す記
憶装置の駆動方法例を説明するためのタイミングチャートである。ここでは、一例として
、メモリセル200(a,b)、メモリセル200(a,c)、メモリセル200(d,
b)、及びメモリセル200(d,c)のうち、M行N列目のメモリセル200(メモリ
セル200(M,N)ともいう)にデータを書き込む場合の動作と、メモリセル200(
M,N)に記憶されたデータを読み出す場合の動作について説明する。また、トランジス
タ211及びトランジスタ212は、Nチャネル型トランジスタとする。また、基準電位
より大きい電圧VDDをデータ(1)とし、基準電位Vrefと同等の値の電圧をデータ
(0)とする。また、列選択線203の電圧(列選択信号の電圧)の値に応じてトランジ
スタ211の閾値電圧がシフトする。
タ線201(データ線201_Nともいう)の電圧を、データ信号に応じた電圧にし、N
本目のデータ線201以外のデータ線201(データ線201_otherともいう)の
電圧を、基準電位Vrefと同等の値にする(図示せず)。また、M本目の行選択線20
2(行選択線202_Mともいう)の電圧を、第Mの行選択信号により基準電位Vref
より高い電圧VHにし、M本目以外の行選択線202(行選択線202_otherとも
いう)の電圧を、第M以外の行選択信号により基準電位Vrefと同等の値にする。また
、N本目の列選択線203(列選択線203_Nともいう)の電圧を、第Nの列選択信号
により基準電位Vrefと同等の値にし、N本目以外の列選択線203(列選択線203
_otherともいう)の電圧を、第N以外の列選択信号により基準電位Vrefより低
い電圧VLにする。なお、全ての行選択線202の電圧の設定より先に全ての列選択線2
03の電圧の設定を行う。また、M本目の読み出し選択線204(読み出し選択線204
_Mともいう)の電圧を電圧VHにし、M本目以外の読み出し選択線204(読み出し選
択線204_otherともいう)の電圧を電圧VHにしてもよい。これにより、トラン
ジスタ212を確実にオフ状態にすることができるため、トランジスタ212のソース及
びドレインの間に流れるリーク電流を抑制することができる。
)に応じた値に設定される。よって、メモリセル200(M,N)が選択され、メモリセ
ル200(M,N)におけるトランジスタ211(トランジスタ211(M,N))がオ
ン状態になり、メモリセル200(M,N)におけるトランジスタ212(M,N)の第
4のゲートの電圧がN本目のデータ線201(データ線201_Nともいう)の電圧に応
じた値に設定され、メモリセル200(M,N)にデータが書き込まれる。また、メモリ
セル200(M,N)以外のメモリセルは選択されず、トランジスタ211がオフ状態に
なる。なお、トランジスタ211が確実にオフ状態になるように電圧VLの値を適宜設定
する。
ぞれ、及び読み出し選択線204のそれぞれの電圧を適宜変化させてメモリセル200毎
に上記動作を行うことにより、全てのメモリセル200にデータを書き込むことができる
。なお、これに限定されず、例えば各行のメモリセル200毎など、複数のメモリセル2
00毎にデータの書き込みを行ってもよい。
、N本目のデータ線201(データ線201_N)の電圧を、電圧VHにし、N本目のデ
ータ線201以外のデータ線201(データ線201_other)の電圧を、基準電位
Vrefと同等の値にする(図示せず)。また、M本目の行選択線202(行選択線20
2_M)の電圧を、第Mの行選択信号により基準電位Vrefと同等の値にし、M本目以
外の行選択線202(行選択線202_other)の電圧を、第M以外の行選択信号に
より基準電位Vrefと同等の値にする。また、N本目の列選択線203(列選択線20
3_N)の電圧を、第Nの列選択信号により基準電位Vrefと同等の値にし、N本目以
外の列選択線203(列選択線203_other)の電圧を、第N以外の列選択信号に
より基準電位Vrefと同等の値にする。また、M本目の読み出し選択線204(読み出
し選択線204_Mともいう)の電圧を基準電位Vrefより大きく、電圧VHより小さ
い電圧VMにし、M本目以外の読み出し選択線204(読み出し選択線204_othe
r)の電圧を電圧VHにする。なお、電圧VMの値は、トランジスタ212の第4のゲー
トの電圧が基準電位Vrefと同等の値のときにトランジスタ211がオフ状態になるよ
うに適宜設定される。
。
じて設定される。例えば、トランジスタ212がNチャネル型トランジスタの場合、トラ
ンジスタ212の第4のゲートの電圧が電圧VDDであるときには、トランジスタ212
の第4のゲートの電圧が基準電位Vrefと同等の値であるときに比べ、トランジスタ2
12の閾値電圧が負の方向にシフトする。
N)の第4のゲートの電圧が電圧VDD(データ(1))であれば、トランジスタ212
(M,N)がオン状態になり、データ線201_Nの電圧が変化する。また、このときト
ランジスタ212(M,N)がダイオード接続されているため、読み出し選択線204_
Mからデータ線201_Nへの方向に電流は流れない。
)の第4のゲートの電圧が基準電位Vrefと同等の値(データ(0))であれば、トラ
ンジスタ212(M,N)がオフ状態になり、データ線201_Nの電圧は変化しない。
メモリセル200(M,N)のデータを読み出すことができる。
ぞれ、及び読み出し選択線204のそれぞれの電圧を適宜変化させて各行のメモリセル2
00毎に上記動作を行うことにより、全てのメモリセル200のデータを読み出すことが
できる。このとき、同じ列の複数のメモリセル200のデータを順に読み出す場合には、
あるメモリセル200のデータを読み出した後、あるメモリセル200と同じ列の別のメ
モリセルのデータを読み出す前に、メモリセル200と同じ列にあり、メモリセル200
以外のメモリセルに電気的に接続されるデータ線201の電圧を電圧VHにする。
すように各メモリセル200に容量素子213を設けてもよい。
容量電極は、トランジスタ211の第1のソース及び第1のドレインの他方に電気的に接
続される。また、容量素子213の第2の容量電極は、接地される。また、容量素子21
3の第2の容量電極に所定の信号が入力されてもよい。
のメモリセルと、第1のメモリセルと同じ行に設けられた第2のメモリセルと、第1のメ
モリセルと同じ列に設けられた第3のメモリセルと、を具備する。
セルのそれぞれが、第1のソース、第1のドレイン、第1のゲート、及び第2のゲートを
有する第1の電界効果トランジスタを備える。同じ行且つ異なる列に設けられた第1のメ
モリセル及び第2のメモリセルにおいて、第1の電界効果トランジスタの第1のゲートの
電圧を同じ行選択信号により制御し、第2のゲートの電圧を異なる列選択信号により制御
する。また、同じ列に設けられた第1のメモリセル及び第3のメモリセルにおいて、第1
の電界効果トランジスタの第1のゲートの電圧を異なる行選択信号により制御し、第2の
ゲートの電圧を同じ列選択信号により制御する。
及び第2のメモリセルにおいて、第1の電界効果トランジスタの第1のゲートを同じ配線
に接続させることにより制御し、第2のゲートを異なる配線に接続させることにより制御
する。また、同じ列に設けられた第1のメモリセル及び第3のメモリセルにおいて、第1
の電界効果トランジスタの第1のゲートを異なる配線に接続させることにより制御し、第
2のゲートを同じ配線に接続させることにより制御する。
リセルにおける電界効果トランジスタがオン状態のときに同じ行のメモリセルにおける電
界効果トランジスタをオフ状態にすることができる。よって、データの再書き込みを行う
必要がなくなるため、書き込み時間を短くすることもできる。
ルのそれぞれが、第2のソース、第2のドレイン、第3のゲート、及び第4のゲートを有
する第2の電界効果トランジスタを備え、第2の電界効果トランジスタの第3のゲートを
第2のソース及び第2のドレインの一方に電気的に接続させ、第4のゲートを第1の電界
効果トランジスタの第1のソース又は第1のドレインに電気的に接続させることにより、
第2の電界効果トランジスタがオフ状態のときに第2のソース及び第2のドレインの間に
流れるリーク電流を抑制することができるため、データ線となる配線における電圧の変動
を抑制することができ、記憶装置の信頼性を向上させることができる。
本実施の形態では、上記実施の形態2の記憶装置におけるメモリセルの構造例について、
図4を用いて説明する。図4は、本実施の形態におけるメモリセルの構造例を示す図であ
る。なお、ここでは、一例として、図2に示すメモリセルの構造例について説明する。な
お、図4では、実際の寸法と異なる構成要素を含む。
754aと、導電層754bと、絶縁層755と、導電層756と、導電層757と、導
電層758と、絶縁層760と、半導体層761と、導電層762aと、導電層762b
と、絶縁層763と、導電層764と、導電層765と、絶縁層766と、導電層767
と、を含む。
択トランジスタとして機能するトランジスタにおける、2つのゲートの一つ(列選択信号
が入力されるゲート)としての機能を有する。また、導電層751が列選択線としての機
能を有していてもよい。なお、トランジスタのゲートとしての機能を有する層をゲート電
極又はゲート配線ともいう。
タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又
はこれらを主成分とする合金材料の層を用いることができる。また、導電層751に適用
可能な材料の積層により、導電層751を構成することもできる。
。
選択トランジスタとして機能するトランジスタのゲート絶縁層としての機能を有する。
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、酸化ハフニウム、有機絶縁材料(例えばポリイミド又はアクリルなど)など
の材料の層を用いることができる。また、絶縁層752に適用可能な材料の積層により絶
縁層752を構成してもよい。
導体(シリコンなど)を含有する半導体層などを用いることができる。
系金属酸化物、又は二元系金属酸化物などを用いることができる。
ることができる。
n−O系金属酸化物、In−Al−Zn−O系金属酸化物、Sn−Ga−Zn−O系金属
酸化物、Al−Ga−Zn−O系金属酸化物、又はSn−Al−Zn−O系金属酸化物な
どを用いることができる。
酸化物、Al−Zn−O系金属酸化物、Zn−Mg−O系金属酸化物、Sn−Mg−O系
金属酸化物、In−Mg−O系金属酸化物、In−Sn−O系金属酸化物、又はIn−G
a−O系金属酸化物などを用いることができる。
はZn−O系金属酸化物などを用いることもできる。また、上記酸化物半導体として適用
可能な金属酸化物は、酸化シリコンを含んでいてもよい。
=1:2(モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO
=1:4)、好ましくはIn:Zn=20:1乃至In:Zn=1:1(モル数比に換算
するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2)、さらに好まし
くはIn:Zn=15:1乃至In:Zn=1.5:1(モル数比に換算するとIn2O
3:ZnO=15:2乃至In2O3:ZnO=3:4)の組成比である酸化物ターゲッ
トを用いてIn−Zn−O系金属酸化物の半導体層を形成することができる。例えば、I
n−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=
S:U:Rのとき、R>1.5S+Uとする。Inの量を多くすることにより、トランジ
スタの移動度を向上させることができる。
れる材料を用いることもできる。InLO3(ZnO)mのLは、Ga、Al、Mn、及
びCoから選ばれた一つ又は複数の金属元素を示す。
晶であって、ab面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の
原子配列を有し、且つ、c軸方向に垂直な方向に金属原子が層状に配列した相、又はc軸
方向に垂直な方向に金属原子と酸素原子が層状に配列した相を有してもよい。
ルにおける選択トランジスタとして機能するトランジスタのソース又はドレインとしての
機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又
はソース配線ともいう。また、トランジスタのドレインとしての機能を有する導電層をド
レイン電極又はドレイン配線ともいう。
ルにおける選択トランジスタとして機能するトランジスタのソース又はドレインとしての
機能を有する。
ム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこ
れらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層として
は、例えばCu−Mg−Al合金材料の層を用いることができる。
ることもできる。なお、導電層754a及び導電層754bに適用可能な導電性の金属酸
化物は、酸化シリコンを含んでいてもよい。
a及び導電層754bを構成することもできる。例えば、Cu−Mg−Al合金材料の層
の上に銅の層が設けられた積層により、導電層754a及び導電層754bを構成するこ
とにより、導電層754a及び導電層754bに接する他の層との密着性を高めることが
できる。
る。絶縁層755は、メモリセルにおける選択トランジスタとして機能するトランジスタ
のゲート絶縁層としての機能を有する。
に適用する材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、絶
縁層755に適用可能な材料の積層により絶縁層755を構成してもよい。
モリセルにおける選択トランジスタとして機能するトランジスタの2つのゲートの一つ(
行選択信号が入力されるゲート)としての機能を有する。また、導電層756が行選択線
としての機能を有していてもよい。
に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導
電層756に適用可能な材料の積層により導電層756を構成してもよい。
的に接続される。導電層757は、出力トランジスタとして機能するトランジスタの2つ
のゲートの一つ(選択トランジスタとして機能するトランジスタの2つのゲートの一つに
電気的に接続されるゲート)としての機能を有する。なお、導電層757は導電層756
より厚いことが好ましい。導電層757を導電層756より厚くすることにより、導電層
756と他の導電層により生じる寄生容量を小さくすることができる。
に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導
電層757に適用可能な材料の積層により導電層757を構成してもよい。
的に接続される。導電層758は、電極又は配線としての機能を有する。なお、導電層7
58は、導電層757より厚い。なお、必ずしも導電層758を設けなくてもよい。
に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導
電層758に適用可能な材料の積層により導電層758を構成してもよい。
縁層760は、平坦化層、及びメモリセルにおける出力トランジスタとして機能するトラ
ンジスタのゲート絶縁層としての機能を有する。
、絶縁層760に適用可能な材料の積層により絶縁層760を構成してもよい。
753に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。
ルにおける出力トランジスタとして機能するトランジスタのソース又はドレインとしての
機能を有する。
62bは、メモリセルにおける出力トランジスタとして機能するトランジスタのソース又
はドレインとしての機能を有する。
に適用可能な材料の層のうち、導電層754a及び導電層754bに適用した材料の層と
同じ材料の層又は異なる材料の層を用いることができる。また、導電層762a及び導電
層762bに適用可能な材料の積層により導電層762a及び導電層762bを構成して
もよい。
る。絶縁層763は、メモリセルにおける出力トランジスタとして機能するトランジスタ
のゲート絶縁層としての機能を有する。
に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、絶
縁層763に適用可能な材料の積層により絶縁層763を構成してもよい。
れた開口部を介して導電層762bに電気的に接続される。導電層764は、メモリセル
における出力トランジスタとして機能するトランジスタの2つのゲートの一つ(出力トラ
ンジスタとして機能するトランジスタのソース及びドレインの一方に電気的に接続される
ゲート)としての機能を有する。
に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導
電層764に適用可能な材料の積層により導電層764を構成してもよい。
続される。導電層765は、電極又は配線としての機能を有する。
に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導
電層765に適用可能な材料の積層により導電層765を構成してもよい。
した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層7
66に適用可能な材料の積層により絶縁層766を構成してもよい。
りを行う配線としての機能を有する。
のうち、導電層754a及び導電層754bに適用した材料の層と同じ材料の層又は異な
る材料の層を用いることができる。また、導電層767に適用可能な材料の積層により導
電層767を構成してもよい。
上記駆動回路の上に設けられたメモリセルの構造例について図5に示す。なお、図5にお
いて図4と同一の構成要素である部分では、図4に示すメモリセルの構造例の説明を適宜
援用することができる。
トランジスタが設けられた半導体層780の上に設けられる。
3bを有する。
に設けられた半導体層を半導体層780として用いることもできる。
よい。
与するドーパントが添加された領域である。領域782a及び領域782bは、メモリセ
ルにおける出力トランジスタとして機能するトランジスタのソース領域又はドレイン領域
としての機能を有する。
て設けられ、領域783a及び領域783bの間の領域がチャネル形成領域となる。領域
783aは、領域782aに接し、領域783bは、領域782bに接する。
型の導電型を付与するドーパントが添加された領域である。
2bのドーパントの濃度より低くてもよい。このとき、領域783a及び領域783bを
低濃度領域ともいう。また、このとき領域782a及び領域782bを高濃度領域と呼ん
でもよい。また、領域783a及び領域783bの深さは、領域782a及び領域782
bの深さより小さくてもよいが、これに限定されない。
るトランジスタのゲート絶縁層としての機能を有する。
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、酸化ハフニウム、有機絶縁材料(例えばポリイミド又はアクリルなど)など
の材料の層を用いることができる。また、絶縁層784に適用可能な材料の積層により絶
縁層784を構成してもよい。
する半導体層780の領域が駆動回路を構成するトランジスタのチャネル形成領域になる
。導電層785は、駆動回路を構成するトランジスタのゲートとしての機能を有する。
に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導
電層785に適用可能な材料の積層により導電層785を構成することもできる。
る一対の側面の一方に接する。
る上記一対の側面の他方に接する。
層787a、及び絶縁層787bの上に設けられる。
としては、絶縁層784に適用可能な材料のうち、絶縁層784に適用した材料と同じ材
料の層又は異なる材料の層を用いることができる。また、絶縁層786a、絶縁層786
b、絶縁層787a、絶縁層787b、及び絶縁層788に適用可能な材料の積層により
、絶縁層786a、絶縁層786b、絶縁層787a、絶縁層787b、及び絶縁層78
8を構成することもできる。
制することができる。
作製方法例について、図6乃至図14を用いて説明する。
の一部をエッチングすることにより導電層751を形成する。
形成することにより第1の導電膜を形成することができる。
し、レジストマスクを用いることにより層又は膜の一部をエッチングすることができる。
なお、この場合、特に指定する場合を除き、エッチング処理後にレジストマスクを除去す
る。
を形成することにより絶縁層752を形成することができる。
部をエッチングすることにより半導体層753を形成する。
形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸
素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。例え
ば、酸素のみの雰囲気下で酸化物半導体膜を形成することにより、結晶性の高い酸化物半
導体膜を形成することができる。
[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成すること
ができる。また、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]
の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
が占める空間を除いた部分の体積の割合(相対密度ともいう)は、90%以上100%以
下、さらには95%以上99.9%以下であることが好ましい。相対密度の高い金属酸化
物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
にし、基板750を100℃以上600℃以下、好ましくは200℃以上400℃以下に
加熱してもよい。基板750を加熱することにより、酸化物半導体膜の不純物濃度を低減
することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することが
できる。
形成し、第2の導電膜の一部をエッチングすることにより、導電層754a及び導電層7
54bを形成する。
材料の膜を形成することにより第2の導電膜を形成することができる。また、導電層75
4a及び導電層754bに適用可能な材料の膜を積層させることにより第2の導電膜を形
成することもできる。
導電層754bの上に絶縁層755を形成する。
電膜の一部をエッチングすることにより、導電層756を形成することができる。
771及び開口部772を形成する。
膜を形成し、第4の導電膜の一部をエッチングすることにより導電層757を形成する。
膜を形成し、第5の導電膜の一部をエッチングすることにより導電層758を形成する。
することにより同一工程で導電層757及び導電層758を形成することもできる。
層756、導電層757、及び導電層758の上に絶縁層760を形成する。
成することにより絶縁層760を形成することができる。
露出させる。
の一部を除去して導電層758の上面を露出させることができる。
1を形成する。
を形成し、第6の導電膜の一部をエッチングすることにより導電層762a及び導電層7
62bを形成する。
電層762bを形成することができる。
bの上に絶縁層763を形成する。
電層762bの上面を露出させる。
7の導電膜を形成し、第7の導電膜の一部をエッチングすることにより導電層764を形
成する。
、第8の導電膜の一部をエッチングすることにより導電層765を形成する。
導電層765の上に絶縁層766を形成する。
露出させる。
の一部を除去して導電層765の上面を露出させることができる。
形成し、第9の導電膜の一部をエッチングすることにより導電層767を形成する。
00℃以上基板の歪み点未満の温度で加熱処理を行う。上記加熱処理を行うタイミングは
、酸化物半導体膜を形成した後であれば特に限定されない。また、上記加熱処理を複数回
行ってもよい。
からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGR
TA(Gas Rapid Thermal Annealing)装置又はLRTA(
Lamp Rapid Thermal Annealing)装置などのRTA(Ra
pid Thermal Annealing)装置を用いることができる。LRTA装
置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボン
アークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光(
電磁波)の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温の
ガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱
処理によって被処理物と反応しない不活性気体(例えば窒素)を用いることができる。
する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又
は超乾燥エア(露点が−40℃以下、好ましくは−60℃以下の雰囲気)を導入してもよ
い。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。ま
た、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7
N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは
0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、半導体
膜中の酸素欠乏に起因する欠陥を低減することができる。
(好ましくは200℃以上600℃以下、例えば250℃以上350℃以下)を行っても
よい。
ンジスタとして機能する第1の電界効果トランジスタと、出力トランジスタとして機能す
る第2の電界効果トランジスタの積層構造である。
界効果トランジスタを有する構造である。
本実施の形態では、記憶装置の構成例について説明する。
の形態における記憶装置の構成例を示すブロック図である。
a(IDRV812aともいう)と、駆動回路812b(JDRV812bともいう)と
、複数のメモリセル(MCともいう)813と、を具備する。
力される。駆動制御回路811は、入力される書き込み制御信号、読み出し制御信号、及
びアドレス信号に応じて、複数の制御信号を生成して出力する機能を有する。例えば、駆
動制御回路811は、入力されるアドレス信号に応じて行アドレス信号及び列アドレス信
号を出力する機能を有する。
行アドレス信号に従って行方向に設けられた配線(例えば行選択線及び読み出し選択線を
含む)を選択し、選択した配線の電圧を設定する機能を有する。駆動回路812aは、例
えば第1のデコーダを備える。第1のデコーダは、入力された行アドレス信号に従って行
方向に設けられた配線を選択する機能を有する。
は、列方向に設けられた配線(例えば列選択線及びデータ線を含む)の電圧を設定する機
能を有する。駆動回路812bは、例えば第2のデコーダ及び複数のアナログスイッチを
備える。第2のデコーダは、列方向に設けられた配線を選択する機能を有し、複数のアナ
ログスイッチは、第2のデコーダから入力される信号に応じてデータ信号を出力するか否
かを制御する機能を有する。なお、駆動回路812bに読み出し回路を設けてもよい。読
み出し回路は、選択した配線に電気的に接続されたメモリセル813に記憶されたデータ
を読み出す機能を有する。
しては、上記実施の形態における記憶装置の構成を用いることができる。メモリセル81
3は、駆動回路812a及び駆動回路812bにより選択され、選択されたメモリセル8
13では、データの書き込み又はデータの読み出しが行われる。
セルを選択し、書き込み動作又は読み出し動作を行う。
、本実施の形態における記憶装置の例を示す模式図である。
メモリともいう。図16(A)に示す記憶装置は、筐体901aと、コネクタ部902a
と、を備える。
が設けられる。
の電子機器におけるUSBポートに接続可能な端子部である。
入して記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から記憶
装置へのデータの書き込み、又は記憶装置から該電子機器へのデータの読み出しを行うこ
とができる。
置は、筐体901bと、コネクタ部902bと、を備える。
が設けられる。
の電子機器におけるカードスロット部に接続可能な端子部である。
に挿入して記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から
記憶装置へのデータの書き込み、又は記憶装置から該電子機器へのデータの読み出しを行
うことができる。
ることにより、ノイズによるデータ信号への影響の少ない記憶装置を構成することができ
る。
本実施の形態では、上記実施の形態における記憶装置を備えた電子機器の例について説明
する。
する。
情報端末は、筐体1001aと、筐体1001aに設けられた表示部1002aと、を具
備する。
(A)に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよ
い。
外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、外部機
器との信号の送受信を行うアンテナと、を備える。
タ、及び遊技機の一つ又は複数としての機能を有する。
に示す携帯型情報端末は、筐体1001bと、筐体1001bに設けられた表示部100
2bと、筐体1004と、筐体1004に設けられた表示部1005と、筐体1001b
及び筐体1004を接続する軸部1006と、を具備する。
筐体1004を動かすことにより、筐体1001bを筐体1004に重畳させることがで
きる。
続させるための接続端子、図17(B)に示す携帯型情報端末を操作するためのボタンの
うち、一つ又は複数を設けてもよい。
示させてもよい。なお、表示部1005を必ずしも設けなくてもよく、表示部1005の
代わりに、入力装置であるキーボードを設けてもよい。
と、記憶回路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフ
ェースと、を備える。なお、図17(B)に示す携帯型情報端末に、外部との信号の送受
信を行うアンテナを設けてもよい。
タ、及び遊技機の一つ又は複数としての機能を有する。
情報端末は、筐体1001cと、筐体1001cに設けられた表示部1002cと、を具
備する。
る。
路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、
を備える。なお、図17(C)に示す設置型情報端末に、外部との信号の送受信を行うア
ンテナを設けてもよい。
券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい
。
ための情報通信端末(マルチメディアステーションともいう)、又は遊技機としての機能
を有する。
体1001dと、筐体1001dに設けられた表示部1002dと、を具備する。なお、
筐体1001dを支持する支持台を設けてもよい。
(D)に示す設置型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよ
い。
路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、
を備えてもよい。なお、図17(D)に示す設置型情報端末に、外部との信号の送受信を
行うアンテナを設けてもよい。
レビジョン装置としての機能を有する。
図17(A)乃至図17(D)に示す電子機器の記憶装置の一つとして用いられる。なお
、これに限定されず、例えば図17(A)乃至図17(D)に示す電子機器に記憶装置接
続部を設け、該記憶装置接続部に例えば図16(A)又は図16(B)に示す記憶装置を
接続させることにより、該記憶装置とのデータの読み書きを行ってもよい。
ける記憶装置が用いられた記憶装置を具備する構成である。
間保持することができるため、信頼性が向上し、消費電力を低減することができる。
101 データ線
102 行選択線
103 列選択線
111 トランジスタ
112 データ保持回路
200 メモリセル
201 データ線
202 行選択線
203 列選択線
204 選択線
211 トランジスタ
212 トランジスタ
213 容量素子
750 基板
751 導電層
752 絶縁層
753 半導体層
754a 導電層
754b 導電層
755 絶縁層
756 導電層
757 導電層
758 導電層
760 絶縁層
761 半導体層
762a 導電層
762b 導電層
763 絶縁層
764 導電層
765 導電層
766 絶縁層
767 導電層
771 開口部
772 開口部
780 半導体層
782a 領域
782b 領域
783a 領域
783b 領域
784 絶縁層
785 導電層
786a 絶縁層
786b 絶縁層
787a 絶縁層
787b 絶縁層
788 絶縁層
811 駆動制御回路
812a 駆動回路
812b 駆動回路
813 メモリセル
814 メモリセルアレイ
901a 筐体
901b 筐体
902a コネクタ部
902b コネクタ部
1001a 筐体
1001b 筐体
1001c 筐体
1001d 筐体
1002a 表示部
1002b 表示部
1002c 表示部
1002d 表示部
1003a 側面
1003b 側面
1003c 側面
1003d 側面
1004 筐体
1005 表示部
1006 軸部
1007 側面
1008 甲板部
Claims (4)
- 第1の配線と、
第2の配線と、
第3の配線と、
第4の配線と、
ソースと、ドレインと、第1のゲートと、第2のゲートと、半導体層と、を有する第1のトランジスタと、
ソースと、ドレインと、第1のゲートと、第2のゲートと、半導体層と、を有する第2のトランジスタと、を有し、
前記第1のトランジスタの半導体層は、前記第1のトランジスタの第1のゲートと前記第1のトランジスタの第2のゲートの間に設けられ、
前記第1のトランジスタの第1のゲートは、前記第1の配線と電気的に接続され、
前記第1のトランジスタの第2のゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記第3の配線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第1の配線と電気的に接続され、
前記第2のトランジスタの第1のゲートは、前記第2の配線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記第1の配線と電気的に接続され、
前記第2のトランジスタの第2のゲートは、前記第4の配線と電気的に接続され、
前記第1のトランジスタの半導体層は、インジウムと、亜鉛と、酸素とを有し、
前記第2のトランジスタの半導体層は、インジウムと、亜鉛と、酸素とを有することを特徴とする半導体装置。 - 第1の配線と、
第2の配線と、
第3の配線と、
第4の配線と、
ソースと、ドレインと、第1のゲートと、第2のゲートと、半導体層と、を有する第1のトランジスタと、
ソースと、ドレインと、第1のゲートと、第2のゲートと、半導体層と、を有する第2のトランジスタと、を有し、
前記第1のトランジスタの第1のゲートは、前記第1の配線と電気的に接続され、
前記第1のトランジスタの第2のゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記第3の配線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第1の配線と電気的に接続され、
前記第2のトランジスタの第1のゲートは、前記第2の配線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記第1の配線と電気的に接続され、
前記第2のトランジスタの第2のゲートは、前記第4の配線と電気的に接続されることを特徴とする半導体装置。 - 請求項1又は2において、
容量素子を有し、
前記容量素子の一方の電極は、前記第1のトランジスタの第2のゲート及び前記第2のトランジスタのソース又はドレインの一方と電気的に接続され
前記容量素子の他方の電極は、接地される、又は所定の信号が入力される機能を有することを特徴とする半導体装置。 - 請求項1乃至3のいずれか一において、
前記第1のトランジスタは、前記第2のトランジスタ上に重なる領域を有し、
前記第2のトランジスタの第1のゲートは、前記第1のトランジスタの第2のゲートと同じ材料を有することを特徴とする半導体装置。
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