TWI512949B - 半導體裝置及半導體儲存裝置 - Google Patents

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Description

半導體裝置及半導體儲存裝置
本發明的一個方式係關於一種半導體裝置。另外，本發明的一個方式關於一種半導體儲存裝置。
近年來，對具備能夠寫入和擦除數據且在一定期間內保持資料的儲存電路的半導體裝置進行開發。
作為上述半導體裝置，例如可以舉出動態隨機存取記憶體(也稱為DRAM)(例如專利文獻1)或靜態隨機存取記憶體(也稱為SRAM)(例如專利文獻2)等。
專利文獻1所示的DRAM具備由一個電晶體及一個電容元件構成的儲存單元。專利文獻1所示的DRAM藉由使電晶體成為導通狀態，將電荷積蓄在電容元件內來保持資料。
另外，專利文獻2所示的SRAM具備由六個電晶體構成的儲存單元。
[專利文獻1]日本PCT國際申請翻譯第2004-529502號公報
[專利文獻2]國際專利申請公開第2008/114716號
但是，如專利文獻1所示那樣的現有的DRAM具有如下問題，即：因為資料的保持期間較短，例如需要在一秒內進行相同的資料的再次寫入工作(也稱為刷新工作)幾十次，所以耗電量高。另外，如專利文獻1所示那樣的現有的DRAM也具有如下問題，即：一旦讀出資料，該資料就被消失，所以對於一次資料的寫入，不能反復讀出相同的資料。
另外，如專利文獻2所示那樣的現有的SRAM具有如下問題，即：因為在保持資料的期間中需要不斷供給電源，所以與現有的DRAM同樣，耗電量高。此外，在現有的SRAM中，構成儲存單元的電晶體的個數多，所以電路面積大，難以提高電路的集成度。
本發明的一個方式的目的是解決如下課題中的一個或多個，即：延長儲存電路中的資料的保持期間、降低耗電量、減少電路面積、以及增加一次資料的寫入的該資料的能夠讀出次數。
在本發明的一個方式中，具備具有三個電晶體的儲存單元。藉由採用上述結構，在抑制電路面積的增大的同時，實現耗電量的降低或一次資料的寫入的該資料的能夠讀出次數的增加。
另外，在本發明的一個方式中，上述電晶體中的至少一個是截止電流低的電晶體。並且，該電晶體也可以包括具有添加有摻雜劑的區域的氧化物半導體層。藉由在電晶體中的氧化物半導體層中設置添加有摻雜劑的區域，實現電晶體的微細化。
另外，在本發明的一個方式中，作為上述電晶體中的氧化物半導體層可以採用使用如下材料的氧化物半導體層，即：非單晶並包括如下相的材料，在該相中在從垂直於ab面(也稱為層的平面)的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向(也稱為層的厚度方向)的方向看時金屬原子排列為層狀、或者在從垂直於c軸方向的方向看時金屬原子和氧原子排列為層狀(也稱為c軸配向結晶、或者CAAC：c axis aligned crystal)。藉由採用上述結構，實現由光導致的電晶體的劣化的抑制。
藉由本發明的一個方式，可以延長儲存電路中的資料的保持期間。因此，可以降低耗電量。另外，藉由本發明的一個方式，可以增加一次資料的寫入的該資料的能夠讀出次數。另外，藉由本發明的一個方式，可以減少電路面積。
下面，參照圖式對用來說明本發明的實施方式的一個例子進行說明。注意，所屬技術領域的普通技術人員可以很容易地理解一個事實就是實施方式的內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不侷限在以下所示的實施方式所記載的內容中。
另外，各實施方式的內容可以彼此適當地組合。此外，各實施方式的內容可以彼此替換。
另外，雖然為了避免結構要素的混同，附加“第一”、“第二”等序數詞，但是各構成要素的個數不侷限於序數詞的數目。
實施方式1
在本實施方式中，對具備能夠在一定期間內保持資料的儲存電路的半導體裝置的例子進行說明。
另外，儲存電路是指能夠在一定期間內保持用作資料的電荷的電路。
本實施方式中的半導體裝置的一個例子具備儲存電路。
再者，參照圖1說明儲存電路的例子。
首先，參照圖1對本實施方式的半導體裝置中的儲存電路的電路結構例子進行說明。
圖1所示的儲存電路具備電晶體121、電晶體122和電晶體123。
另外，電晶體具有兩個端子和根據所施加的電壓來控制在該兩個端子之間流過的電流的電流控制端子。此外，不侷限於電晶體，在元件中，在彼此之間流過的電流被控制的端子也稱為電流端子，兩個電流端子也稱為一對電流端子，兩個電流端子中的每一個也稱為第一電流端子及第二電流端子。
另外，作為電晶體，例如可以使用場效應電晶體。在場效應電晶體中，第一電流端子是源極和汲極中的一方，第二電流端子是源極和汲極中的另一方，電流控制端子是閘極。
另外，根據電晶體的結構或工作條件等，電晶體的源極和汲極有時相互交換。
此外，一般來說，電壓是指某兩個點之間的電位的差異(也稱為電位差)。但是，電壓及電位的值在電路圖等中都表示為伏特(V)，因此難以區別。於是，在本說明書中，除了在特別指定的情況下之外，有時作為該一個點的電壓採用某一個點的電位與成為標準的電位(也稱為參考電位)之間的電位差。
對電晶體121的源極和汲極中的一方輸入資料信號。電晶體121具有選擇是否對儲存電路寫入資料的選擇電晶體的功能。另外，也可以對電晶體121的閘極輸入寫入選擇信號。寫入選擇信號是用來選擇是否對儲存電路寫入資料的脈衝信號。
作為電晶體121，例如可以使用包括其中形成通道的氧化物半導體層的電晶體。
另外，上述氧化物半導體層的能隙高於矽的能隙，例如為2eV以上，較佳為2.5eV以上，更佳地為3eV以上。
再者，在上述包括氧化物半導體層的電晶體中，與使用矽等的現有的場效應電晶體相比，可以降低其截止電流。
另外，作為電晶體121，也可以使用包括具有彼此分開且添加有摻雜劑的一對區域的氧化物半導體層的電晶體。在包括具有添加有摻雜劑的一對區域的氧化物半導體層的電晶體中，在氧化物半導體層中的添加有摻雜劑的一對區域之間形成通道。添加有摻雜劑的一對區域的電阻值較佳為低於形成通道的區域(也稱為通道形成區)的電阻值。藉由使用包括具有添加有摻雜劑的一對區域的氧化物半導體層的電晶體，可以降低形成通道的區域(也稱為通道形成區)與電晶體的源極或汲極之間的電阻，所以可以減少電晶體的面積(也稱為微細化)。
另外，作為上述氧化物半導體層，例如可以採用使用如下材料的氧化物半導體層，即：非單晶並包括如下相的材料，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀或者在從垂直於c軸方向的方向看時金屬原子和氧原子排列為層狀。藉由將作為CAAC的氧化物半導體層用作電晶體的形成通道的層(也稱為通道形成層)，例如可以抑制由光導致的電晶體的劣化。
電晶體122的閘極與電晶體121的源極和汲極中的另一方電連接。
另外，如果存在兩個以上的構成要素電連接的期間，則可以說該兩個以上的構成要素電連接。
作為電晶體122，例如可以使用形成有通道且含有元素週期表中第14族的半導體(矽等)的半導體層或上述包括氧化物半導體層的電晶體。
另外，作為上述含有第14族的半導體的半導體層，也可以使用單晶半導體層、多晶半導體層、微晶半導體層或非晶半導體層。
電晶體123的源極和汲極中的一方與電晶體122的源極和汲極中的一方電連接。另外，也可以對電晶體123的閘極輸入讀出選擇信號。讀出選擇信號是用來選擇是否從儲存電路讀出資料的脈衝信號。電晶體123是用來選擇是否從儲存電路讀出資料的切換元件。
作為電晶體123，例如可以使用形成有通道且含有元素週期表中第14族的半導體(矽等)的半導體層或上述包括氧化物半導體層的電晶體。
下面，對圖1所示的儲存電路的驅動方法例進行說明。
當將資料寫入到儲存電路時，使電晶體121成為導通狀態。例如，使電晶體121中的閘極的電壓變化而使電晶體121成為導通狀態。另外，此時使電晶體123成為截止狀態。例如，使電晶體123中的閘極的電壓變化而使電晶體123成為截止狀態。
當電晶體121成為導通狀態時，藉由電晶體121的源極和汲極輸入資料信號，電晶體122的閘極的電壓成為與所輸入的資料信號的電壓對應的值。因此，對儲存電路寫入資料。
然後，當電晶體121成為截止狀態時，電晶體122的閘極成為浮動狀態，電晶體122的閘極的電壓在一定期間內被保持。
另外，當從儲存電路讀出資料時，使電晶體123成為導通狀態。此時，使電晶體121成為截止狀態。
根據電晶體122的閘極的電壓，決定電晶體122的源極和汲極之間的電阻值。另外，根據在電晶體122的源極和汲極之間流過的電流，設定電晶體123的源極和汲極中的另一方的電壓。因此，可以作為資料從儲存電路讀出電晶體123的源極和汲極中的另一方的電壓。另外，因為在電晶體121處於截止狀態的期間中，電晶體122的閘極的電壓在一定期間內被保持，所以也可以作為資料從儲存電路多次讀出電晶體123的源極和汲極中的另一方的電壓。以上所述是圖1所示的半導體裝置的驅動方法例的說明。
以上所述是本實施方式中的半導體裝置的例子的說明。
在本實施方式中的半導體裝置的一個例子中，藉由將其閘極與第一場效應電晶體的源極或汲極電連接的第二場效應電晶體的閘極的電壓設定為根據資料信號的電壓的值，可以增加一次資料的寫入的所寫入的資料的能夠讀出次數。
另外，在本實施方式中的半導體裝置的一個例子中，藉由作為第一場效應電晶體使用截止電流低的場效應電晶體，可以延長資料的保持期間。因此，例如即使需要刷新工作也可以減少刷新工作的次數，所以可以降低耗電量，另外，可以減少對第二場效應電晶體的閘極附加的電容或消除電容元件。
實施方式2
在本實施方式中，作為上述實施方式中的半導體裝置的一個例子，說明半導體儲存裝置的例子。
本實施方式中的半導體儲存裝置的例子具備具有排列為i行(i是2以上的自然數)j列(j是自然數)的矩陣狀的多個儲存單元的儲存單元陣列。儲存單元相當於上述實施方式的半導體裝置中的儲存電路。
再者，參照圖2A至圖2C對本實施方式的半導體儲存裝置中的儲存單元陣列的例子進行說明。
首先，參照圖2A對本實施方式的半導體儲存裝置中的儲存單元陣列的電路結構例進行說明。
圖2A所示的儲存單元陣列包括：排列為i行j列的矩陣狀的多個儲存單元300；j個佈線301(佈線301_1至佈線301_j)；i個佈線302(佈線302_1至佈線302_i)；i個佈線303(佈線303_1至佈線303_i)；j個佈線304(佈線304_1至佈線304_j)；以及i個佈線305(佈線305_1至佈線305_i)。注意，在圖2A所示的儲存單元陣列的說明中，為了方便起見，將i設定為3以上的自然數，將j設定為3以上的自然數。
儲存單元300具有儲存資料的功能。
佈線301_1至佈線301_j的每個電壓例如由使用解碼器的驅動電路控制。例如也可以將佈線301_1至佈線301_j的每一個稱為位元線或資料線。
佈線302_1至佈線302_i的每個電壓例如由使用解碼器的驅動電路控制。例如也可以將佈線302_1至佈線302_i的每一個稱為字線。
佈線303_1至佈線303_i的每個電壓例如由使用解碼器的驅動電路控制。例如也可以將佈線303_1至佈線303_i的每一個稱為源極線。
佈線304_1至佈線304_j的每個電壓例如由使用解碼器的驅動電路控制。例如也可以將佈線304_1至佈線304_j的每一個稱為信號線或選擇線。
佈線305_1至佈線305_i的每個電壓例如由使用解碼器的驅動電路控制。例如也可以將佈線305_1至佈線305_i的每一個稱為選擇線。
再者，第M(M是i以下的自然數)行第N(N是j以下的自然數)列的儲存單元300(M，N)包括電晶體311(M，N)、電晶體312(M，N)以及電晶體313(M，N)。
電晶體311(M，N)的源極和汲極中的一方與佈線301_N電連接，電晶體311(M，N)的閘極與佈線302_M電連接。
電晶體311(M，N)具有選擇是否寫入資料的功能。另外，例如也可以將電晶體311(M，N)稱為選擇電晶體。
作為電晶體311(M，N)，可以使用能夠應用於上述實施方式1的半導體裝置中的電晶體121的電晶體。
電晶體312(M，N)的源極和汲極中的一方與佈線303_M電連接，電晶體312(M，N)的閘極與電晶體311(M，N)的源極和汲極中的另一方電連接。
電晶體312(M，N)具有設定所輸出的資料的值的功能。另外，也可以將電晶體312(M，N)稱為輸出電晶體。
作為電晶體312(M，N)，可以使用能夠應用於上述實施方式1的半導體裝置中的電晶體122的電晶體。
電晶體313(M，N)的源極和汲極中的一方與電晶體312(M，N)的源極和汲極中的另一方電連接，電晶體313(M，N)的源極和汲極中的另一方與佈線304_N電連接，電晶體313(M，N)的閘極與佈線305_M電連接。
作為電晶體313(M，N)，可以使用能夠應用於上述實施方式1的半導體裝置中的電晶體123的電晶體。
再者，參照圖2B和圖2C對圖2A所示的儲存單元陣列的驅動方法例進行說明。圖2B和圖2C是用來說明圖2A所示的儲存單元陣列的驅動方法例的時序圖。在此，作為一個例子說明如下情況，即：依次對第M行的儲存單元300(儲存單元300(M，1)至儲存單元300(M，N))寫入資料，然後讀出所寫入的資料。但是本發明不侷限於該例子，也可以按每個儲存單元300進行資料的寫入或資料的讀出。
首先，當對第M行的儲存單元300寫入資料時，使第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)成為導通狀態。注意，此時，較佳為使所有儲存單元300中的電晶體.313(1，1)至電晶體313(i，j)成為截止狀態。藉由使電晶體313(1，1)至電晶體313(i，j)成為截止狀態，當寫入資料時藉由第M行第N列的儲存單元300中的電晶體312(M，N)的源極和汲極、以及電晶體313(M，N)的源極和汲極電流不流過，從而可以降低耗電量。
例如，在第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)是N通道型電晶體的情況下，如圖2B所示那樣，藉由將第M行的佈線302_M的電壓設定為電壓VH，可以使第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)成為導通狀態。電壓VH例如是大於參考電位的值的電壓。另外，此時，將佈線302_1至佈線302_i中的第M行的佈線302_M以外的佈線(也稱為佈線302_other)的電壓設定為電壓VL。此外，此時，藉由將佈線303_1至佈線303_i的電壓設定為電壓VL，將佈線304_1至佈線304_j的電壓設定為電壓VL，將佈線305_1至佈線305_j的電壓設定為電壓VL，可以使電晶體313(M，N)成為截止狀態。電壓VL例如是參考電位以下的電壓。此時，電壓VH與電壓VL之間的差異的絕對值較佳為大於電晶體311(M，N)的閾值電壓的絕對值。
當第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)處於導通狀態時，將資料信號從佈線301_1至佈線301_j輸入到第M行的儲存單元300，電晶體312(M，1)至電晶體312(M，j)的閘極的電壓成為與所輸入的資料信號的電壓對應的值，第M行的儲存單元300成為寫入狀態。
然後，當使第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)成為截止狀態時，第M行的儲存單元300中的電晶體312(M，1)至電晶體312(M，j)的閘極的電壓分別在一定期間內被保持。
再者，藉由按每個行的儲存單元300反復進行上述工作，可以對所有儲存單元300寫入資料。
另外，當從第M行的儲存單元300讀出資料時，使第M行的儲存單元300中的電晶體313(M，1)至電晶體313(M，j)成為導通狀態。此外，藉由使在所有儲存單元300中的電晶體313(1，1)至電晶體313(i，j)中，第M行的儲存單元300中的電晶體313(M，1)至電晶體313(M，j)以外的電晶體成為截止狀態，可以只從第M行的儲存單元300讀出資料。另外，此時，使所有儲存單元300中的電晶體311(1，1)至電晶體311(i，j)處於截止狀態。
例如，在第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)、電晶體312(M，1)至電晶體312(M，j)、以及電晶體313(1，1)至電晶體313(i，j)是N通道型電晶體的情況下，如圖2C所示那樣，將佈線303_M的電壓設定為電壓VL，將佈線303_1至佈線303_i中的佈線303_M以外的佈線(也稱為佈線303_other)的電壓設定為電壓VH，將佈線305_M的電壓設定為電壓VH，將佈線305_1至佈線305_i中的佈線305_M以外的佈線(也稱為佈線305_other)的電壓設定為電壓VL，另外，此時將佈線304_1至佈線304_j的電壓設定為電壓VH，將佈線302_1至佈線302_i的電壓設定為電壓VL。
根據電晶體312(M，1)至電晶體312(M，j)的閘極的電壓，決定第M行的儲存單元300中的電晶體312(M，1)至電晶體312(M，j)的每一個的源極和汲極之間的電阻值。另外，根據在電晶體312(M，1)至電晶體312(M，j)的每一個的源極和汲極之間流過的電流，設定佈線304_1至佈線304_j的電壓。因此，藉由作為資料讀出此時的佈線304_1至佈線304_j的電壓，可以從第M行的儲存單元300讀出資料。另外，因為在電晶體311(M，1)至電晶體311(M，j)處於截止狀態的期間中，電晶體312(M，1)至電晶體312(M，j)的閘極的電壓在一定期間內被保持，所以也可以作為資料從第M行的儲存單元300多次讀出佈線304_1至佈線304_j的電壓。
再者，藉由按每個行的儲存單元300反復進行上述工作，可以從所有儲存單元(儲存單元300(1，1)至儲存單元300(i，j))讀出資料。以上所述是圖2A所示的半導體儲存裝置的驅動方法例的說明。
並且，對本實施方式中的半導體儲存裝置的其他例子進行說明。
本實施方式中的半導體儲存裝置的其他例子具備具有排列為i行j列的矩陣狀的多個儲存單元的儲存單元陣列。
再者，參照圖3A至圖3C對本實施方式的半導體儲存裝置中的儲存單元陣列的例子進行說明。另外，適當地援用參照圖2A至圖2C說明的半導體儲存裝置的說明而對與參照圖2A至圖2C說明的半導體儲存裝置相同的部分進行說明。
首先，參照圖3A對本實施方式的半導體儲存裝置中的儲存單元陣列的電路結構例進行說明。
圖3A所示的儲存單元陣列包括：排列為i行j列的矩陣狀的多個儲存單元300；j個佈線306(佈線306_1至佈線306_j)；i個佈線302(佈線302_1至佈線302_i)；i個佈線303(佈線303_1至佈線303_i)；以及i個佈線305(佈線305_1至佈線305_i)。注意，在圖3A所示的儲存單元陣列的說明中，為了方便起見，將i設定為3以上的自然數，將j設定為3以上的自然數。
佈線306_1至佈線306_j的每個電壓例如由使用解碼器的驅動電路控制。另外，也可以將佈線306_1至佈線306_j稱為位元線或資料線。
再者，第M行第N列的儲存單元300(M，N)包括電晶體311(M，N)、電晶體312(M，N)以及電晶體313(M，N)。
電晶體311(M，N)的源極和汲極中的一方與佈線306_N電連接，電晶體311(M，N)的閘極與佈線302_M電連接。
電晶體311(M，N)具有選擇是否輸入資料的功能。
電晶體312(M，N)的源極和汲極中的一方與佈線303_M電連接，電晶體312(M，N)的閘極與電晶體311(M，N)的源極和汲極中的另一方電連接。
電晶體312(M，N)具有設定所輸出的資料的值的功能。
電晶體313(M，N)的源極和汲極中的一方與電晶體312(M，N)的源極和汲極中的另一方電連接，電晶體313(M，N)的源極和汲極中的另一方與佈線306_M電連接。
再者，參照圖3B和圖3C對圖3A所示的儲存單元陣列的驅動方法例進行說明。圖3B和圖3C是用來說明圖3A所示的儲存單元陣列的驅動方法例的時序圖。在此，作為一個例子說明如下情況，即：依次對第M行的儲存單元300(儲存單元300(M，1)至儲存單元300(M，N))寫入資料，然後讀出所寫入的資料。但是本發明不侷限於該例子，也可以按每個儲存單元300進行資料的寫入或資料的讀出。
首先，當對第M行的儲存單元300寫入資料時，使第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)成為導通狀態。注意，此時，較佳為使所有儲存單元300中的電晶體313(1，1)至電晶體313(i，j)成為截止狀態。藉由使電晶體313(1，1)至電晶體313(i，j)成為截止狀態，當寫入資料時藉由第M行第N列的儲存單元300中的電晶體312(M，N)的源極和汲極、以及電晶體313(M，N)的源極和汲極電流不流過，從而可以降低耗電量。
例如，在第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，N)是N通道型電晶體的情況下，如圖3B所示那樣，藉由將第M行的佈線302_M的電壓設定為電壓VH，可以使第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，N)成為導通狀態。另外，此時，將佈線302_1至佈線302_i中的佈線302_M以外的佈線的電壓設定為電壓VL。此外，此時，藉由將佈線305_1至佈線305_i的電壓設定為電壓VL，可以使所有儲存單元300中的電晶體313(1，1)至電晶體313(i，j)成為截止狀態。
當第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)處於導通狀態時，將資料信號從佈線306_1至佈線306_j輸入到第M行的儲存單元300，電晶體312(M，1)至電晶體312(M，j)的閘極的電壓成為與所輸入的資料信號的電壓對應的值，第M行的儲存單元300成為寫入狀態。
然後，當使第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)成為截止狀態時，第M行的儲存單元300中的電晶體312(M，1)至電晶體312(M，j)的閘極的電壓分別在一定期間內被保持。
再者，藉由按每個行的儲存單元300反復進行上述工作，可以對所有儲存單元300寫入資料。
另外，當從第M行的儲存單元300讀出資料時，使第M行的儲存單元300中的電晶體313(M，1)至電晶體313(M，j)成為導通狀態。此外，藉由使在所有儲存單元300中的電晶體313(1，1)至電晶體313(i，j)中，第M行的儲存單元300中的電晶體313(M，1)至電晶體313(M，j)以外的電晶體成為截止狀態，可以只從第M行的儲存單元300讀出資料。另外，此時，使所有儲存單元300中的電晶體311(1，1)至電晶體311(i，j)處於截止狀態。
例如，在第M行的儲存單元300中的電晶體311(M，1)至電晶體311(M，j)、電晶體312(M，1)至電晶體312(M，j)、以及電晶體313(1，1)至電晶體313(i，j)是N通道型電晶體的情況下，如圖3C所示那樣，將佈線303_M的電壓設定為電壓VL，將佈線303_1至佈線303_i中的佈線303_M以外的佈線(也稱為佈線303_other)的電壓設定為電壓VH，將佈線305_M的電壓設定為電壓VH，將佈線305_1至佈線305_i中的佈線305_M以外的佈線(也稱為佈線305_other)的電壓設定為電壓VL，另外，此時將佈線306_1至佈線306_j的電壓設定為電壓VH，將佈線302_1至佈線302_i的電壓設定為電壓VL。
根據電晶體312(M，1)至電晶體312(M，j)的閘極的電壓，決定第M行的儲存單元300中的電晶體312(M，1)至電晶體312(M，j)的每一個的源極和汲極之間的電阻值。另外，根據在電晶體312(M，1)至電晶體312(M，j)的每一個的源極和汲極之間流過的電流，控制是否第M行的儲存單元300中的電晶體313(M，1)至電晶體313(M，j)成為導通狀態，並設定佈線306_1至佈線306_j的電壓。因此，藉由作為資料讀出此時的佈線306_1至佈線306_j的電壓，可以從第M行的儲存單元300讀出資料。另外，因為在電晶體311(M，1)至電晶體311(M，j)處於截止狀態的期間中，電晶體312(M，1)至電晶體312(M，j)的閘極的電壓在一定期間內被保持，所以也可以作為資料從第M行的儲存單元300多次讀出佈線306_1至佈線306_j的電壓。
再者，藉由按每個行的儲存單元300反復進行上述工作，可以從所有儲存單元(儲存單元300(1，1)至儲存單元300(i，j))讀出資料。以上所述是圖3A所示的半導體儲存裝置的驅動方法例的說明。
以上所述是實施方式2中的半導體儲存裝置的例子的說明。
在本實施方式中，藉由將其閘極與第一場效應電晶體的源極或汲極電連接的第二場效應電晶體的閘極的電壓設定為根據資料信號的電壓的值，可以增加一次資料的寫入的所寫入的資料的能夠讀出次數。
另外，在本實施方式中，藉由作為第一場效應電晶體使用截止電流低的場效應電晶體，可以延長資料的保持期間，並可以減少對第二場效應電晶體的閘極附加的電容或消除電容元件。因此，例如即使需要刷新工作也可以將刷新工作的間隔設定為10年以上。
此外，在本實施方式中的半導體裝置的一個例子中，藉由共同使用電連接到第一場效應電晶體的源極或汲極的佈線與電連接到第三場效應電晶體的源極和汲極中的另一方的佈線，可以減少佈線的個數，從而可以減少半導體儲存裝置的面積。
實施方式3
在本實施方式中，對能夠應用於上述實施方式的半導體裝置或半導體儲存裝置的包括氧化物半導體層的電晶體的例子進行說明。
參照圖4A至圖4D對本實施方式中的電晶體的結構例子進行說明。圖4A至圖4D是用來說明本實施方式中的電晶體的結構例子的剖面示意圖。另外，在圖4A至圖4D中，包括與實際上的尺寸不同的構成要素。
圖4A所示的電晶體是頂閘結構的電晶體之一。
圖4A所示的電晶體包括：半導體層603_A；導電層605a_A；導電層605b_A；絕緣層606_A；以及導電層607_A。
半導體層603_A包括彼此分開且分別添加有摻雜劑的區域的區域604a_A及區域604b_A。區域604a_A及區域604b_A之間的區域成為通道形成區。半導體層603_A例如設置在被元件形成層600_A上。
導電層605a_A設置在半導體層603_A上，並與半導體層603_A電連接。另外，導電層605a_A的側面為錐形，導電層605a_A與區域604a_A的一部分重疊，但是不侷限於此。藉由將導電層605a_A與區域604a_A的一部分重疊，可以降低導電層605a_A和區域604a_A之間的電阻值。另外，與導電層605a_A重疊的半導體層603_A的所有區域也可以都是區域604a_A。
導電層605b_A設置在半導體層603_A上，並與半導體層603_A電連接。另外，導電層605b_A的側面為錐形，導電層605b_A與區域604b_A的一部分重疊，但是不侷限於此。藉由將導電層605b_A與區域604b_A的一部分重疊，可以降低導電層605b_A和區域604b_A之間的電阻值。另外，與導電層605b_A重疊的半導體層603_A的所有區域也可以都是區域604b_A。
絕緣層606_A設置在半導體層603_A、導電層605a_A、以及導電層605b_A上。
導電層607_A隔著絕緣層606_A與半導體層603_A重疊。隔著絕緣層606_A與導電層607_A重疊的半導體層603_A的區域成為通道形成區。
另外，圖4B所示的電晶體除了圖4A所示的結構以外，還包括絕緣層609a_A及絕緣層609b_A，並且，半導體層603_A在區域604a_A和區域604b_A之間包括彼此分開且分別添加有摻雜劑的區域的區域608a_A及區域608b_A。
絕緣層609a_A設置在絕緣層606_A上，並與導電層607_A的彼此相對的一對側面中的一方接觸。
絕緣層609b_A設置在絕緣層606_A上，並與導電層607_A的彼此相對的一對側面中的另一方接觸。
區域608a_A隔著絕緣層606_A與絕緣層609a_A重疊。另外，區域608a_A的摻雜劑的濃度也可以低於區域604a_A及區域604b_A的摻雜劑的濃度。此時，也將區域608a_A稱為低濃度區。
區域608b_A隔著絕緣層606_A與絕緣層609b_A重疊。另外，區域608b_A的摻雜劑的濃度也可以低於區域604a_A及區域604b_A的摻雜劑的濃度。此時，也將區域608b_A稱為低濃度區。另外，此時，也可以將區域604a_A及區域604b_A稱為高濃度區。
藉由設置區域608a_A及區域608b_A，可以抑制電晶體上的局部電場集中，因此即使電晶體的面積小也可以提高電晶體的可靠性。
圖4C所示的電晶體是頂閘結構的電晶體之一。
圖4C所示的電晶體包括：半導體層603_B；導電層605a_B；導電層605b_B；絕緣層606_B；以及導電層607_B。
導電層605a_B設置在被元件形成層600_B上。另外，導電層605a_B的側面為錐形。
導電層605b_B設置在被元件形成層600_B上。另外，導電層605b_B的側面為錐形。
半導體層603_B包括彼此分開且分別添加有摻雜劑的區域的區域604a_B及區域604b_B。另外，區域604a_B和區域604b_B之間的區域成為通道形成區。半導體層603_B例如設置在導電層605a_B、導電層605b_B、以及被元件形成層600_B上。
區域604a_B與導電層605a_B電連接。
區域604b_B與導電層605b_B電連接。
絕緣層606_B設置在半導體層603_B上。
導電層607_B隔著絕緣層606_B與半導體層603_B重疊。隔著絕緣層606_B與導電層607_B重疊的半導體層603_B的區域成為通道形成區。
另外，圖4D所示的電晶體除了圖4C所示的結構以外，還包括絕緣層609a_B及絕緣層609b_B，並且，半導體層603_B在分別添加有摻雜劑的區域的區域604a_B和區域604b_B之間包括彼此分開且分別添加有摻雜劑的區域的區域608a_B及區域608b_B。
絕緣層609a_B設置在絕緣層606_B上，並與導電層607_B的彼此相對的一對側面中的一方接觸。
絕緣層609b_B設置在絕緣層606_B上，並與導電層607_B的彼此相對的一對側面中的另一方接觸。
區域608a_B隔著絕緣層606_B與絕緣層609a_B重疊。另外，區域608a_B的摻雜劑的濃度也可以低於區域604a_B及區域604b_B的摻雜劑的濃度。此時，也將區域608a_B稱為低濃度區。
區域608b_B隔著絕緣層606_B與絕緣層609b_B重疊。另外，區域608b_B的摻雜劑的濃度也可以低於區域604a_B及區域604b_B的摻雜劑的濃度。此時，也將區域608b_B稱為低濃度區。另外，此時，也可以將區域604a_B及區域604b_B稱為高濃度區。
藉由設置區域608a_B及區域608b_B，可以抑制電晶體上的局部電場集中，因此可以提高電晶體的可靠性。
再者，對圖4A至圖4D所示的各構成要素進行說明。
作為被元件形成層600_A及被元件形成層600_B，例如可以使用絕緣層、或者具有絕緣表面的基板等。另外，也可以作為被元件形成層600_A及被元件形成層600_B使用預先形成有元件的層。
半導體層603_A及半導體層603_B具有電晶體的通道形成層的功能。作為半導體層603_A及半導體層603_B，可以使用氧化物半導體層。
作為所使用的氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。另外，較佳的是，作為用來減少使用所述氧化物半導體的電晶體的電特性不均勻的穩定劑，除了上述元素以外，還包含鎵(Ga)。另外，作為穩定劑，較佳為包含錫(Sn)。另外，作為穩定劑，較佳為包含鉿(Hf)。另外，作為穩定劑，較佳為包含鋁(Al)。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)以及鑥(Lu)中的任何一種或多種。
作為氧化物半導體層，例如可以使用包含四元類金屬氧化物、三元類金屬氧化物、或二元類金屬氧化物等的氧化物半導體。
作為四元類金屬氧化物，例如可以使用In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、或者In-Hf-Al-Zn類氧化物等。
作為三元類金屬氧化物，例如可以使用In-Ga-Zn類氧化物(也稱為IGZO)、In-Sn-Zn類氧化物、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、或者In-Lu-Zn類氧化物等。
作為二元類金屬氧化物，例如可以使用In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Sn類氧化物、或者In-Ga類氧化物等。
另外，作為半導體層603_A及半導體層603_B，例如可以使用氧化銦、氧化錫或氧化鋅的層等。此外，上述能夠應用於氧化物半導體的金屬氧化物也可以包含氧化矽。另外，上述能夠應用於氧化物半導體的金屬氧化物也可以包含氮。
當使用In-Zn-O類金屬氧化物時，例如可以使用具有如下組成比的氧化物靶材來形成In-Zn-O類金屬氧化物的半導體層，即In:Zn=50:1至In:Zn=1:2(換算為莫耳數比則為In2 O3 :ZnO=25:1至In2 O3 :ZnO=1:4)，較佳為In:Zn=20:1至In:Zn=1:1(換算為莫耳數比則為In2 O3 :ZnO=10:1至In2 O3 :ZnO=1:2)，更佳地為In:Zn=15:1至In:Zn=1.5:1(換算為莫耳數比則為In2 O3 :ZnO=15:2至In2 O3 :ZnO=3:4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In:Zn:O=P:Q:R時，滿足R>1.5P+Q的關係。藉由增加In的量，可以提高電晶體的遷移率。
在此，例如，“In-Ga-Zn類氧化物”是指以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比率沒有限制。此外，也可以包含In、Ga及Zn以外的金屬元素。
另外，作為半導體層603_A及半導體層603_B，也可以使用由InLO3 (ZnO)m (m>0，且m不是整數)表示的材料的層。InLO3 (ZnO)m的L表示選自Ga、Al、Fe、Mn及Co中的一種或多種金屬元素。另外，作為氧化物半導體，也可以使用由In3 SnO5 (ZnO)n (n>0，且n是整數)表示的材料。
另外，可以使用其原子數比為In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn類氧化物或其組成附近的氧化物。或者，較佳為使用其原子數比為In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)或In:Sn:Zn=2:1:5(=1/4:1/8:5/8)的In-Sn-Zn類氧化物或其組成附近的氧化物。
但是，本發明不侷限於此，可以根據所需要的半導體特性(遷移率、閾值、不均勻性等)而使用適當的組成的氧化物。另外，較佳為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間結合距離以及密度等，以得到所需要的半導體特性。
例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度而提高遷移率。
在此，例如In、Ga、Zn的原子數比為In:Ga:Zn=a:b:c(a+b+c=1)的氧化物的組成在原子數比為In:Ga:Zn=A:B:C(A+B+C=1)的氧化物的組成的附近是指a、b、c滿足(a-A)2 +(b-B)2 +(c-C)2 r2 的狀態。作為r，例如可以將其設定為0.05。其他氧化物也是同樣的。
氧化物半導體既可為單晶，又可為非單晶。在氧化物半導體為非單晶的情況下，既可為非晶，又可為多晶。另外，既可為在非晶中包含具有結晶性的部分的結構，又可為不是非晶的結構。
因為處於非晶狀態的氧化物半導體比較容易得到平坦的表面，所以可以使用該氧化物半導體降低在製造電晶體時的介面散亂，而可以比較容易得到比較高的遷移率。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體。明確地說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳地為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將JIS B0601中定義的中心線平均粗糙度擴大為三維以使其能夠應用於面，可以將它表示為“將從基準面到測量面的偏差的絕對值平均而得的值”，以如下算式定義。
[算式1]
注意，在算式中，S0 表示測量面(用座標(x1 ，y1 )(x1 ，y2 )(x2 ，y1 )(x2 ，y2 )表示的4點所圍繞的長方形的區域)的面積，Z0 表示測量面的平均高度。可以利用原子力顯微鏡(AFM:Atomic Force Microscope)評價Ra。注意，測量面是由所有測量資料表示的面，由三個參數(X，Y，Z)構成，並由Z=F(X，Y)表示。另外，X(及Y)的範圍是0至XMAX(及YMAX)，而Z的範圍是ZMIN至ZMAX。
注意，半導體層603_A及半導體層603_B中的至少形成通道的區域是非單晶並可以包括如下相，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀或者在從垂直於c軸方向的方向看時金屬原子和氧原子排列為層狀。
區域604a_A及區域604a_B添加有賦予一種導電型的摻雜劑，具有電晶體的源極和汲極中的一方的功能。另外，也將具有電晶體的源極的功能的區域稱為源極區，也將具有電晶體的汲極的功能的區域稱為汲極區。
區域604b_A及區域604b_B添加有賦予一種導電型的摻雜劑，具有電晶體的源極和汲極中的另一方的功能。
區域608a_A和區域608b_A、以及區域608a_B和區域608b_B的電阻值也可以低於通道形成區的電阻值，並高於區域604a_A和區域604b_A、以及區域604a_B和區域604b_B的電阻值。另外，將區域608a_A和區域608b_A、以及區域608a_B和區域608b_B稱為低電阻區。
作為包含在區域604a_A、區域604b_A、區域608a_A、區域608b_A、區域604a_B、區域604b_B、區域608a_B、以及區域608b_B中的摻雜劑，例如可以舉出元素週期表中第15族的元素(例如氮、磷及砷中的一種或多種)、以及稀有氣體元素(例如，氦、氬及氙中的一種或多種)中的一種或多種。
另外，包含在區域604a_A和區域604b_A、以及區域604a_B和區域604b_B中的摻雜劑的濃度例如較佳為5×1019 cm-3 以上。例如，也可以在區域604a_A和區域604b_A、以及區域604a_B和區域604b_B中包含1×1020 cm-3 以上且低於7at.%的氮。
另外，包含在區域608a_A和區域608b_A、以及區域608a_B和區域608b_B中的摻雜劑的濃度例如較佳為5×1018 cm-3 以上且低於5×1019 cm-3 。
另外，區域604a_A、區域604b_A、區域608a_A、區域608b_A、區域604a_B、區域604b_B、區域608a_B、以及區域608b_B的結晶性也可以低於通道形成區的結晶性。
此外，也可以在區域604a_A和區域604b_A、以及區域604a_B和區域604b_B中包含具有纖鋅礦結構的結晶。
此外，也可以在區域608a_A和區域608b_A、以及區域608a_B和區域608b_B中包含具有纖鋅礦結構的結晶。
例如，藉由在添加摻雜劑之後進行熱處理，也可以使區域604a_A、區域604b_A、區域608a_A、區域608b_A、區域604a_B、區域604b_B、區域608a_B、以及區域608b_B成為包含具有纖鋅礦結構的結晶的結構。
藉由使上述添加有摻雜劑的區域成為包含具有纖鋅礦結構的結晶的結構，可以降低電晶體的源極或汲極與通道形成區之間的電阻值。
導電層605a_A、導電層605a_B、導電層605b_A、以及導電層605b_B的每一個具有電晶體的源極或汲極的功能。另外，也將具有電晶體的源極的功能的層稱為源極電極或源極佈線，也將具有電晶體的汲極的功能的層稱為汲極電極或汲極佈線。
作為導電層605a_A、導電層605a_B、導電層605b_A、以及導電層605b_B，例如可以使用鋁、鉻、銅、鉭、鈦、鉬或鎢等的金屬材料、或者以這些金屬材料為主要成分的合金材料的層。作為金屬材料的層，例如可以使用Cu-Mg-Al合金材料的層。
另外，作為導電層605a_A、導電層605a_B、導電層605b_A、以及導電層605b_B，也可以使用包含導電金屬氧化物的層。此外，能夠應用於導電層605a_A、導電層605a_B、導電層605b_A、以及導電層605b_B的導電金屬氧化物也可以包含氧化矽。
另外，藉由層疊能夠應用於導電層605a_A、導電層605a_B、導電層605b_A、以及導電層605b_B的材料的層，可以構成導電層605a_A、導電層605a_B、導電層605b_A、以及導電層605b_B。例如，藉由使用在Cu-Mg-Al合金材料的層上設置有銅的層的疊層來構成導電層605a_A、導電層605a_B、導電層605b_A、以及導電層605b_B，可以提高與接觸於導電層605a_A、導電層605a_B、導電層605b_A、以及導電層605b_B的其他層之間的緊密性。
作為絕緣層606_A及絕緣層606_B，例如可以使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層或氧化鉿層。另外，可以藉由層疊能夠應用於絕緣層606_A及絕緣層606_B的材料的層來構成絕緣層606_A及絕緣層606_B。
另外，作為絕緣層606_A及絕緣層606_B，例如可以使用包含元素週期表中第13族元素及氧元素的材料的絕緣層。
作為包含第13族元素及氧元素的材料，例如可以舉出氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。另外，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
導電層607_A及導電層607_B具有電晶體的閘極的功能。另外，也將具有電晶體的閘極的功能的導電層稱為閘極電極或閘極佈線。
作為導電層607_A及導電層607_B，例如可以使用鋁、鉻、銅、鉭、鈦、鉬或鎢等的金屬材料、或者以這些金屬材料為主要成分的合金材料的層。另外，可以藉由層疊能夠應用於導電層607_A及導電層607_B的材料的層來構成導電層607_A及導電層607_B。
另外，作為導電層607_A及導電層607_B，也可以使用包含導電金屬氧化物的層。此外，能夠應用於導電層607_A及導電層607_B的導電金屬氧化物也可以包含氧化矽。
另外，作為導電層607_A及導電層607_B，也可以使用In-Ga-Zn-O-N類材料的層。In-Ga-Zn-O-N類材料的層具有高導電性，所以作為導電層607_A及導電層607_B是較佳的。
作為絕緣層609a_A和絕緣層609b_A、以及絕緣層609a_B和絕緣層609b_B，例如可以使用能夠應用於絕緣層606_A及絕緣層606_B的材料的層。另外，也可以藉由層疊能夠應用於絕緣層609a_A和絕緣層609b_A、以及絕緣層609a_B和絕緣層609b_B的材料的層來構成絕緣層609a_A和絕緣層609b_A、以及絕緣層609a_B和絕緣層609b_B。
另外，也可以隔著導電層607_A在絕緣層606_A上或者隔著導電層607_B在絕緣層606_B上還設置絕緣層。
此外，藉由作為本實施方式的電晶體採用所有半導體層與具有閘極電極的功能的導電層重疊的結構，也可以抑制入射到半導體層中的光。此時，也可以不設置在半導體層中添加有摻雜劑的區域。
以上所述是圖4A至圖4D所示的電晶體的結構例子的說明。
再者，作為本實施方式的電晶體的製造方法例，參照圖5A至圖5E對圖4A所示的電晶體的製造方法例進行說明。圖5A至圖5E是用來說明本實施方式中的電晶體的製造方法例的剖面示意圖。
首先，如圖5A所示那樣，在被元件形成層600_A上形成半導體層603_A。
再者，作為半導體層603_A的一個例子，以下說明CAAC的氧化物半導體層的形成方法例。
CAAC的氧化物半導體層的形成方法例包括在被元件形成層600_A上形成半導體膜的製程。另外，也可以在半導體層603_A的形成方法例中包括進行一次以上的加熱處理的製程和去除半導體膜的一部分的製程中的一個或多個。此時，對去除該半導體膜的一部分的製程的順序，只要從在形成半導體膜之後到在形成導電層605a_A及導電層605b_A之前，就沒有特別的限制。另外，對進行加熱處理的製程的順序只要在形成半導體膜之後就沒有特別的限制。
作為在被元件形成層600_A上形成半導體膜的製程，例如藉由利用濺射法形成能夠應用於半導體層603_A的材料的膜，來形成半導體膜。此時，將在其上形成半導體膜的被元件形成層的溫度設定為100℃以上且500℃以下，較佳為設定為200℃以上且350℃以下。藉由將在其上形成半導體膜的被元件形成層的溫度設定為高，可以在上述半導體膜中形成如下相，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀或者在從垂直於c軸方向的方向看時金屬原子和氧原子排列為層狀。
另外，當使用In-Sn-Zn類氧化物(ITZO)來形成半導體層603_A時，使用In:Sn:Zn的原子數比為1:2:2、2:1:3、1:1:1或20:45:35等的氧化物靶材。
作為進行加熱處理的製程，例如在400℃以上且750℃以下，或者400℃以上且低於基板的應變點的溫度下進行加熱處理(也稱為加熱處理A)。另外，只要在形成半導體膜之後，就對進行加熱處理A的時序沒有特別的限制。
藉由進行加熱處理A，可以提高半導體層603_A中的結晶性。
另外，作為進行加熱處理A的加熱處理裝置，可以使用電爐、或者利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置，例如可以使用GRTA(Gas Rapid Thermal Annealing：氣體快速熱退火)裝置或LRTA(Lamp Rapid Thermal Annealing：燈快速熱退火)裝置等的RTA(Rapid Thermal Annealing：快速熱退火)裝置。LRTA裝置是利用從例如燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發射的光(電磁波)的輻射加熱被處理物的裝置。另外，GRTA裝置是指使用高溫氣體進行加熱處理的裝置。作為高溫的氣體，例如可以使用稀有氣體、或者即使進行加熱處理也不與被處理物產生反應的惰性氣體(例如氮)。
另外，也可以在進行加熱處理A之後，在維持其加熱溫度的同時或在從其加熱溫度降低的過程中，對與進行加熱處理A的爐相同的爐中引入高純度的氧氣、高純度的N2 O氣體或超乾燥空氣(露點為-40℃以下，較佳為-60℃以下的氣圍)。此時，較佳為氧氣或N2 O氣體不包含水、氫等。此外，較佳為將引入到加熱處理裝置中的氧氣或N2 O氣體的純度設定為6N以上，較佳為設定為7N以上，即，將氧氣或N2 O氣體中的雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下。藉由利用氧氣或N2 O氣體的作用，氧供給到半導體膜或半導體層603_A中，而可以降低起因於半導體膜或半導體層603_A中的氧缺乏的缺陷。
接著，如圖5B所示那樣，在半導體層603_A的一部分上形成第一導電膜，藉由對該第一導電膜的一部分進行蝕刻來形成導電層605a_A及導電層605b_A。
例如，也可以藉由利用濺射法等形成能夠應用於導電層605a_A及導電層605b_A的材料的膜，來形成第一導電膜。另外，也可以藉由層疊能夠應用於導電層605a_A及導電層605b_A的材料的膜，來形成第一導電膜。
另外，如上述導電層605a_A及導電層605b_A的形成方法，在本實施方式的電晶體的製造方法例中，當對膜的一部分進行蝕刻時，例如，也可以藉由光刻製程來在膜的一部分上形成抗蝕劑掩模，而使用抗蝕劑掩模來對膜進行蝕刻。注意，此時，較佳為在進行蝕刻之後去除抗蝕劑掩模。另外，也可以使用具有透射率不同的多個區域的曝光掩模(也稱為多色調掩模)來形成抗蝕劑掩模。藉由使用多色調掩模，可以形成具有不同厚度的區域的抗蝕劑掩模，可以減少用於電晶體的製造的抗蝕劑掩模的個數。
接著，如圖5C所示那樣，藉由在半導體層603_A、導電層605a_A、以及導電層605b_A上形成第一絕緣膜，來形成絕緣層606_A。另外，也可以藉由層疊能夠應用於絕緣層606_A的材料的膜來形成第一絕緣膜。
例如，可以藉由利用濺射法或電漿CVD法等形成能夠應用於絕緣層606_A的材料的膜，來形成第一絕緣膜。另外，藉由利用高密度電漿CVD法(例如，使用微波(例如，頻率為2.45GHz的微波)的高密度電漿CVD法)形成能夠應用於絕緣層606_A的材料的膜，可以將絕緣層606_A形成得緻密，可以提高絕緣層606_A的絕緣耐壓。
接著，如圖5D所示那樣，藉由在絕緣層606_A上形成第二導電膜，對第二導電膜的一部分進行蝕刻，來形成導電層607_A。
例如，可以藉由利用濺射法形成能夠應用於導電層607_A的材料的膜，來形成第二導電膜。另外，也可以藉由層疊能夠應用於第二導電膜的材料的膜，來形成第二導電膜。
另外，藉由例如使用氫、水、羥基或氫化物等雜質被去除了的高純度氣體作為濺射氣體，可以降低所形成的膜中的上述雜質濃度。
此外，也可以在利用濺射法來形成膜之前，在濺射裝置的預熱室中進行加熱處理(也稱為加熱處理B)。藉由進行加熱處理B，可以使氫、水分等雜質脫離。
另外，也可以在利用濺射法來形成膜之前，例如在氬、氮、氦或氧氣圍下進行如下處理，即不對靶材一側施加電壓而使用RF電源對基板一側施加電壓來形成電漿，由此對被形成面進行改性的處理(也稱為反濺射)。藉由進行反濺射，可以去除附著於被形成面的粉狀物質(也稱為微粒、塵屑)。
另外，當利用濺射法形成膜時，可以使用吸附型真空泵來去除形成膜的沉積室中的殘留水分。作為吸附型真空泵，例如可以使用低溫泵、離子泵或鈦昇華泵等。此外，也可以使用設置有冷阱的渦輪分子泵來去除沉積室中的殘留水分。
再者，也可以在形成絕緣層606_A之後，在惰性氣體氣圍或氧氣氣圍下進行加熱處理(也稱為加熱處理C)。此時，例如可以在200℃以上且400℃以下，較佳為在250℃以上且350℃以下進行加熱處理C。
下面，如圖5E所示那樣，藉由從形成導電層607_A一側隔著絕緣層606_A對半導體層603_A添加摻雜劑，以自對準的方式形成區域604a_A及區域604b_A。
例如，可以藉由使用離子摻雜裝置或離子植入裝置來添加摻雜劑。
作為所添加的摻雜劑，例如可以使用元素週期表中第15族的元素(例如氮、磷及砷中的一種或多種)、以及稀有氣體元素(例如，氦、氬及氙中的一種或多種)中的一種或多種。
作為在包含具有通道形成層的功能的氧化物半導體層的電晶體中，使用自對準過程製造具有源極區或汲極區的功能的區域的方法的一種，公開了如下方法，即：使氧化物半導體層的表面露出，進行氬電漿處理，降低氧化物半導體層中的暴露於電漿的區域的電阻率的方法(S. Jeon et al.“180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications”，IEDM Tech. Dig.，p.504，2010.)。
但是，在上述製造方法中，在形成具有閘極絕緣層的功能的絕緣層之後，使成為氧化物半導體層中的具有源極區或汲極區的功能的區域的部分露出，需要部分地去除具有閘極絕緣層的功能的絕緣層。因此，當具有閘極絕緣層的功能的絕緣層被去除時，對下層的氧化物半導體層也部分地進行過蝕刻，該成為具有源極區或汲極區的功能的區域的部分的厚度變薄。結果，該成為具有源極區或汲極區的功能的區域的部分的電阻增加，另外，容易發生由過蝕刻導致的電晶體的特性不良。
為了實現電晶體的微細化，需要使用加工精度高的乾蝕刻法。但是，當採用不能充分確保氧化物半導體層與具有閘極絕緣層的功能的絕緣層的選擇比的乾蝕刻法時，顯著容易發生上述過蝕刻。
例如，當氧化物半導體層具有充分厚度時，過蝕刻也不成為問題，但是，當將通道長度設定為200nm以下時，從防止短通道效應的觀點來看，需要將成為通道形成區的部分的氧化物半導體層的厚度設定為20nm以下，較佳為設定為10nm以下。當使用這種薄的氧化物半導體層時，氧化物半導體層的過蝕刻是不較佳的，因為這導致如上所述的成為具有源極區或汲極區的功能的區域的電阻的增加，電晶體的特性不良。
但是，如本發明的一個方式那樣，藉由在不使氧化物半導體層露出，留下具有閘極絕緣層的功能的絕緣層的情況下對氧化物半導體層添加摻雜劑，可以防止氧化物半導體層的過蝕刻，可以減輕對氧化物半導體層的過剩的損傷。另外，氧化物半導體層與具有閘極絕緣層的功能的絕緣層的介面也保持清潔。因此，可以提高電晶體的特性及可靠性。
另外，也可以在對半導體層603_A添加摻雜劑之後進行加熱處理。
以上所述是圖4A所示的電晶體的製造方法例的說明。
注意，以上示出圖4A所示的電晶體的製造方法例，但是不侷限於此，例如圖4B至圖4D所示的各構成要素中，只要其名稱與圖4A所示的各構成要素相同，且其功能的至少一部分與圖4A所示的各構成要素相同，可以適當地援用圖4A所示的電晶體的製造方法例的說明。
例如，當製造圖4B所示的電晶體時，藉由在圖5D所示的製程之後，在絕緣層606_A及導電層607_A上形成第二絕緣膜，對第二絕緣膜的一部分進行蝕刻，來形成絕緣層609a_A及絕緣層609b_A，然後藉由對半導體層603_A添加摻雜劑，隔著絕緣層609a_A及絕緣層609b_A對半導體層603_A的一部分添加摻雜劑，形成區域608a_A及區域608b_A。另外，也可以藉由按順序形成多個絕緣膜來形成第二絕緣膜。
如參照圖4A至圖4D及圖5A至圖5E進行說明那樣，本實施方式中的電晶體的一個例子包括：其中形成通道的半導體層；與該半導體層電連接，具有源極和汲極中的一方的功能的導電層；與該半導體層電連接，具有源極和汲極中的另一方的功能的導電層；具有閘極絕緣層的功能的絕緣層；以及隔著絕緣層與半導體層重疊，且具有閘極的功能的導電層。
因為本實施方式中的電晶體的截止電流低，所以藉由將其應用於上述半導體裝置的儲存電路或半導體儲存裝置的儲存單元中的具有選擇電晶體的功能的電晶體，可以延長資料的保持期間。因此，可以減少刷新工作的次數，可以降低耗電量。
另外，在本實施方式中，藉由在具有通道形成層的功能的氧化物半導體層中，設置其電阻值低於通道形成區，添加有摻雜劑，具有源極區或汲極區的功能的區域，即使電晶體的面積小也可以降低電晶體的源極或汲極與電晶體的通道形成區之間的電阻值。
另外，在本實施方式中，因為藉由採用不使具有閘極的功能的導電層與具有源極或汲極的功能的導電層重疊的電晶體結構，可以降低電晶體的閘極與源極或汲極之間的寄生電容，因此即使減少電晶體的面積也可以抑制工作速度的降低。
另外，在本實施方式中，藉由使用包括如下氧化物半導體層的電晶體，可以抑制由光導致的電晶體的劣化，在該氧化物半導體層中，至少通道形成區是非單晶並包括如下相，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
實施方式4
在本實施方式中，說明含有CAAC的氧化物。
從廣義來理解，含有CAAC的氧化物是指非單晶並包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC不是單晶，但是也不只由非晶形成。此外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
當在CAAC中包含氧時，也可以用氮取代一部分的氧。此外，構成CAAC的各結晶部分的c軸也可以在一定方向上一致(例如，垂直於形成CAAC的基板面或CAAC的表面等的方向)。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向一定方向(例如，垂直於形成CAAC的基板面或CAAC的表面等的方向)。
CAAC根據其組成等而成為導體、半導體或絕緣體。此外，CAAC根據其組成等而對可見光呈現透明性或不透明性。
作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖13A至圖15C詳細說明含在CAAC中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖13A至圖15C中，以上方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。
圖13A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖13A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖13A的上一半及下一半中分別具有三個四配位O。圖13A所示的小組的電荷為0。
圖13B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖13B的上一半及下一半分別具有一個四配位O。另外，因為In也具有五配位，所以可以採用圖13B所示的結構。圖13B所示的小組的電荷為0。
圖13C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖13C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖13C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖13C所示的小組的電荷為0。
圖13D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖13D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖13D所示的小組的電荷為+1。
圖13E示出包括兩個Zn的小組。在圖13E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖13E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖13A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖13B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖13C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)及四配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。此外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合而構成中組。
圖14A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖14B示出由三個中組構成的大組。另外，圖14C示出從c軸方向上觀察圖14B的層結構時的原子排列。
在圖14A中，為了容易理解，省略三配位O，只示出四配位O的個數，例如，以表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖14A中，以表示In的上一半及下一半分別具有一個四配位O。此外，與此同樣，在圖14A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖14A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包括Sn的小組的電荷為+1。因此，為了形成包括Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖13E所示的包括兩個Zn的小組。例如，因為如果對於一個包括Sn的小組有包括兩個Zn的一個小組則電荷被消除，而可以使層結構的總電荷成為0。
明確而言，藉由反復圖14B所示的大組來可以得到In-Sn-Zn-O類結晶(In2 SnZn3 O8 )。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2 SnZn2 O7 (ZnO)m(m是0或自然數)表示。另外，當m的數量多時，In-Sn-Zn-O類結晶的結晶性得到提高，所以是較佳的。
此外，除此之外，當使用如下氧化物時也同樣：四元類金屬氧化物的In-Sn-Ga-Zn類氧化物；三元類金屬氧化物的In-Ga-Zn類氧化物(也寫為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Pm-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元類金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；以及一元類金屬氧化物的In類氧化物、Sn類氧化物、Zn類氧化物等。
例如，圖15A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖15A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別有三個四配位O的In與上一半具有一個四配位O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖15B示出由三個中組構成的大組。另外，圖15C示出從c軸方向觀察到圖15B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包括In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖15A所示的中組，還可以採用組合In、Ga、Zn的排列不同的中組而成的大組。
實施方式5
在本實施方式中，參照圖6A和圖6B對上述實施方式2的半導體儲存裝置中的儲存單元的結構例子進行說明。圖6A和圖6B是示出本實施方式中的儲存單元的結構例子的剖面示意圖，圖6A和圖6B是彼此不同的部分的剖面示意圖。另外，在此，作為一個例子，對圖3A至圖3C所示的結構的儲存單元的結構例子進行說明。注意，為了方便起見，未圖示圖3A至圖3C所示的結構的儲存單元中的具有切換元件的功能的電晶體而進行說明。另外，在圖6A和圖6B中，包括與實際上的尺寸不同的構成要素。
圖6A和圖6B所示的儲存單元包括：半導體層750；絕緣層755；導電層756a至導電層756d；絕緣層757a至絕緣層757h；絕緣層758a至絕緣層758h；絕緣層759；半導體層760；導電層762a至導電層762d；絕緣層763；以及導電層764。
半導體層750包括：區域752a至區域752c；區域754a；以及區域754b。
作為半導體層750，例如可以使用半導體基板。另外，也可以將設置在不同基板上的半導體層用作半導體層750。
另外，在半導體層750中，也可以在多個儲存單元之間的區域設置絕緣分離區域。
區域752a是添加有賦予N型和P型中的一方的導電型的摻雜劑的區域。區域752a具有儲存單元中的具有切換元件的功能的電晶體的源極和汲極中的一方的功能。
區域752b及區域752c是彼此分開而設置，且添加有上述賦予N型和P型中的一方的導電型的摻雜劑的區域。區域752b及區域752c具有儲存單元中的輸出電晶體的源極區或汲極區的功能。另外，區域752b具有儲存單元中的具有切換元件的功能的電晶體的源極和汲極中的另一方的功能。
區域754a及區域754b在區域752b和區域752c之間彼此分開而設置，在區域754a和區域754b之間形成通道形成區。區域754a與區域752b接觸，區域754b與區域752c接觸。
另外，區域754c及區域754d在區域752a和區域752b之間彼此分開而設置，在區域754c和區域754d之間形成通道形成區。區域754c與區域752a接觸，區域754d與區域752b接觸。
與區域752b及區域752c同樣地，區域754a至區域754d是添加有賦予N型或P型的導電型的摻雜劑的區域。
另外，區域754a至區域754d的摻雜劑的濃度也可以低於區域752a至區域752c的摻雜劑的濃度。此時，也可以將區域754a至區域754d稱為低濃度區域。此外，此時也可以將區域752a至區域752c稱為高濃度區域。注意，區域754a至區域754d的深度也可以小於區域752a至區域752c的深度，但是不侷限於此。
絕緣層755設置在半導體層750上。絕緣層755具有儲存單元中的輸出電晶體的閘極絕緣層的功能。
作為絕緣層755，例如可以使用氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鉑、氧化鉿、有機絕緣材料(例如聚醯亞胺或丙烯酸樹脂等)等的材料的層。另外，也可以藉由層疊能夠應用於絕緣層755的材料的層來構成絕緣層755。
導電層756a設置在絕緣層755上，藉由貫穿絕緣層755而設置的第一開口部與區域752a電連接。
導電層756b隔著絕緣層755與半導體層750重疊。與導電層756b重疊的半導體層750的區域成為儲存單元中的輸出電晶體的通道形成區。導電層756b具有儲存單元中的輸出電晶體的閘極的功能。
導電層756c設置在絕緣層755上，藉由貫穿絕緣層755而設置的第二開口部與區域752c電連接。
導電層756d藉由絕緣層755與半導體層750重疊。與導電層756d重疊的半導體層750的區域成為儲存單元中的具有切換元件的功能的電晶體的通道形成區。導電層756d具有儲存單元中的具有切換元件的功能的電晶體的閘極的功能。
絕緣層757a設置在絕緣層755上，並與導電層756a的彼此相對的一對側面中的一方接觸。
絕緣層757b設置在絕緣層755上，並與導電層756a的彼此相對的上述一對側面中的另一方接觸。
絕緣層757c設置在絕緣層755上，並與導電層756b的彼此相對的一對側面中的一方接觸。另外，絕緣層757c隔著絕緣層755與區域754a重疊。
絕緣層757d設置在絕緣層755上，並與導電層756b的彼此相對的上述一對側面中的另一方接觸。另外，絕緣層757d隔著絕緣層755與區域754b重疊。
絕緣層757e設置在絕緣層755上，並與導電層756c的彼此相對的一對側面中的一方接觸。
絕緣層757f設置在絕緣層755上，並與導電層756c的彼此相對的上述一對側面中的另一方接觸。
絕緣層757g設置在絕緣層755上，並與導電層756d的彼此相對的一對側面中的一方接觸。另外，絕緣層757g隔著絕緣層755與區域754c重疊。
絕緣層757h設置在絕緣層755上，並與導電層756d的彼此相對的上述一對側面中的另一方接觸。另外，絕緣層757h隔著絕緣層755與區域754d重疊。
絕緣層758a設置在絕緣層757a上。
絕緣層758b設置在絕緣層757b上。
絕緣層758c設置在絕緣層757c上。
絕緣層758d設置在絕緣層757d上。
絕緣層758e設置在絕緣層757e上。
絕緣層758f設置在絕緣層757f上。
絕緣層758g設置在絕緣層757g上。
絕緣層758h設置在絕緣層757h上。
絕緣層759設置在絕緣層755上。
半導體層760設置在絕緣層759上。半導體層760具有區域761a及區域761b。
作為半導體層760，例如可以使用能夠應用於實施方式3中的圖4A所示的電晶體的半導體層603_A的材料的層。半導體層760具有儲存單元中的具有選擇電晶體的功能的電晶體的通道形成層的功能。
區域761a及區域761b是添加有賦予N型的導電型的摻雜劑的區域。作為對區域761a及區域761b添加的摻雜劑，可以使用能夠應用於對上述實施方式3中的圖4A所示的電晶體的區域604a_A及區域604b_A添加的摻雜劑的摻雜劑，另外，可以將區域761a及區域761b的摻雜劑的濃度設定為能夠應用於區域604a_A及區域604b_A的摻雜劑的濃度的範圍內。
區域761a和區域761b彼此分開而設置，在區域761a與區域761b之間形成通道形成區。
導電層762a與導電層756a及半導體層760電連接。在本實施方式中，藉由如圖6A所示那樣導電層762a與導電層756a接觸，可以降低導電層762a與導電層756a之間的電阻。另外，導電層762a的一部分與區域761a重疊。導電層762a具有儲存單元中的具有選擇電晶體的功能的電晶體的源極和汲極中的一方的功能。
導電層762b與導電層756b及半導體層760電連接。在本實施方式中，藉由如圖6A所示那樣導電層762b與導電層756b接觸，可以降低導電層762b與導電層756b之間的電阻。另外，導電層762b的一部分與區域761b重疊。導電層762b具有儲存單元中的具有選擇電晶體的功能的電晶體的源極和汲極中的另一方的功能。
導電層762c與導電層756c電連接。在本實施方式中，藉由如圖6A所示那樣導電層762c與導電層756c接觸，可以降低導電層762c與導電層756c之間的電阻。
導電層762d與導電層756d電連接。在本實施方式中，藉由如圖6A所示那樣導電層762d與導電層756d接觸，可以降低導電層762d與導電層756d之間的電阻。導電層762d具有選擇線的功能。
作為導電層762a至導電層762d，例如可以使用能夠應用於實施方式3中的圖4A所示的電晶體的導電層605a_A及導電層605b_A的材料的層。
絕緣層763設置在半導體層760上。絕緣層763具有儲存單元中的選擇電晶體的閘極絕緣層的功能。
作為絕緣層763，例如可以使用能夠應用於實施方式3中的圖4A所示的電晶體的絕緣層606_A的材料的層。
導電層764隔著絕緣層763與半導體層760重疊。導電層764具有儲存單元中的具有選擇電晶體的功能的電晶體的閘極的功能。
作為導電層764，例如可以使用能夠應用於實施方式3中的圖4A所示的電晶體的導電層607_A的材料的層。
以上所述是圖6A和圖6B所示的儲存單元的結構例子的說明。
在本實施方式中，藉由具有彼此層疊的多個電晶體，可以減少儲存單元的面積。
另外，在本實施方式中，藉由作為儲存單元中的具有輸出電晶體的功能的電晶體而使用包括含有具有高電流供給能力的第14族的半導體(矽等)的半導體層的電晶體，並作為儲存單元中的具有選擇電晶體的功能的電晶體而使用包括氧化物半導體層且具有低截止電流的電晶體，可以在高速進行儲存單元的工作的同時，延長資料的保持期間。因此，可以降低耗電量。
另外，在本實施方式中，藉由作為具有選擇電晶體的功能的電晶體而使用具有包括添加有摻雜劑的區域的氧化物半導體層的電晶體，即使儲存單元的面積小也可以降低通道形成區與源極或汲極之間的電阻。
實施方式6
在本實施方式中，說明電晶體的場效應遷移率。
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0 ，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式表示其關係。
[算式2]
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式表示其關係。
[算式3]
在此，e是基本電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX 是每單位面積的電容，Vg 是閘電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲電流Id 可以由下述算式表示。
[算式4]
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd 是汲電壓。當將上述算式的雙邊用Vg 除，且對雙邊取對數時，成為下述算式。
[算式5]
算式5的右邊是Vg 的函數。由上述算式可知，根據以縱軸為ln(Id /Vg )並以橫軸為1/Vg 的直線的傾斜度可以求得缺陷密度N。也就是說，根據電晶體的Id -Vg 特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In:Sn:Zn=1:1:1的氧化物半導體中，缺陷密度N是1×1012 /cm2 左右。
基於如上所述那樣求得的缺陷密度等且根據算式2及算式3可以導出μ0 =120cm2 /Vs。在有缺陷的In-Sn-Zn類氧化物中測量出來的遷移率為35cm2 /Vs左右。但是，可以估計在半導體內部及半導體和絕緣膜之間的介面沒有缺陷的氧化物半導體的遷移率μ0 成為120cm2 /Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離通道和閘極絕緣層之間的介面有x的距離的位置上的遷移率μ1 可以由下述算式表示。
[算式6]
在此，D是閘極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107 cm/s，G=10nm(介面散射到達的深度)。可知當D增加(即，閘電壓得到提高)時，算式6的第二項也增加，所以遷移率μ1 降低。
圖16示出對一種電晶體的遷移率μ2 進行計算而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且將氧化物半導體的能隙、電子親和力、相對介電常數以及厚度分別設定為2.8電子伏特、4.7電子伏特、15以及15nm。上述值藉由測量利用濺射法形成的薄膜而得到。
再者，將閘極的功函數、源極的功函數以及汲極的功函數分別設定為5.5電子伏特、4.6電子伏特以及4.6電子伏特。此外，將閘極絕緣層的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度及通道幅度都為10μm，而汲電壓Vd 為0.1V。
如圖16所示，當閘電壓為1V多時遷移率示出100cm2 /Vs以上的峰值，但是當閘電壓更高時，介面散射變大，所以遷移率下降。另外，為了降低介面散射，較佳為使半導體層的表面在原子級上具有平坦性(Atomic Layer Flatness)。
圖17A至圖19C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。另外，圖20A及圖20B示出用於計算的電晶體的剖面結構。圖20A及圖20B所示的電晶體在氧化物半導體層中具有呈現n+ 導電型的半導體區903a及半導體區903c。半導體區903a及半導體區903c的電阻率為2×10-3 Ωcm。
圖20A所示的電晶體形成在基底絕緣膜901及以埋入在基底絕緣膜901中的方式形成的由氧化鋁形成的埋入絕緣物902上。電晶體包括半導體區903a、半導體區903c、夾在它們之間且成為通道形成區的本質半導體區903b以及閘極電極905。閘極電極905的寬度為33nm。
電晶體在閘極電極905和半導體區903b之間具有閘極絕緣層904，在閘極電極905的雙側面具有側壁絕緣物906a及側壁絕緣物906b，並且在閘極電極905的上部具有用來防止閘極電極905與其他佈線的短路的絕緣物907。側壁絕緣物的寬度為5nm。此外，以接觸於半導體區903a及半導體區903c的方式具有源極電極908a及汲極電極908b。另外，該電晶體的通道寬度為40nm。
圖20B所示的電晶體與圖20A所示的電晶體的相同之處為：形成在基底絕緣膜901及由氧化鋁形成的埋入絕緣物902上；包括半導體區903a、半導體區903c、夾在它們之間的本質半導體區903b、寬度為33nm的閘極電極905、閘極絕緣層904、側壁絕緣物906a及側壁絕緣物906b、絕緣物907以及源極電極908a及汲極電極908b。
圖20A所示的電晶體與圖20B所示的電晶體的不同之處為側壁絕緣物906a及側壁絕緣物906b下的半導體區的導電型。雖然在圖20A所示的電晶體中側壁絕緣物906a及側壁絕緣物906b下的半導體區為呈現n+ 導電型的半導體區903a及半導體區903c，但是在圖20B所示的電晶體中側壁絕緣物906a及側壁絕緣物906b下的半導體區為本質半導體區903b。換言之，設置有既不與半導體區903a(半導體區903c)也不與閘極電極905重疊的具有Loff的寬度的區域。將該區域稱為偏置(offset)區，並且將其寬度Loff稱為偏置長度。如圖式所示，偏置長度與側壁絕緣物906a(側壁絕緣物906b)的寬度相同。
用於計算的其他參數為上述參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖17A至圖17C示出圖20A所示的結構的電晶體的汲電流(Id ，實線)及遷移率(μ，虛線)的閘電壓(Vg ，閘極與源極的電位差)依賴性。將汲電壓(汲極與源極的電位差)設定為+1V來計算汲電流Id ，並且將汲電壓設定為+0.1V來計算遷移率μ。
圖17A為閘極絕緣層的厚度為15nm時的圖，圖17B為閘極絕緣層的厚度為10nm時的圖，並且圖17C為閘極絕緣層的厚度為5nm時的圖。閘極絕緣層越薄，尤其是截止狀態下的汲電流Id (截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態下的汲電流Id (導通電流)沒有顯著的變化。可知當閘電壓為1V左右時汲電流超過10μA。
圖18A至18C示出在圖20B所示的結構的電晶體中當偏置長度Loff為5nm時的汲電流Id (實線)及遷移率μ(虛線)的閘電壓Vg 依賴性。將汲電壓設定為+1V來計算汲電流Id ，並且將汲電壓設定為+0.1V來計算遷移率μ。圖18A為閘極絕緣層的厚度為15nm時的圖，圖18B為閘極絕緣層的厚度為10nm時的圖，並且圖18C為閘極絕緣層的厚度為5nm時的圖。
另外，圖19A至圖19C示出在圖20B所示的結構的電晶體中當偏置長度Loff為15nm時的汲電流Id (實線)及遷移率μ(虛線)的閘電壓依賴性。將汲電壓設定為+1V來計算汲電流Id ，並且將汲電壓設定為+0.1V來計算遷移率μ。圖19A為閘極絕緣層的厚度為15nm時的圖，圖19B為閘極絕緣層的厚度為10nm時的圖，並且圖19C為閘極絕緣層的厚度為5nm時的圖。
無論是哪一種結構，閘極絕緣層越薄，截止電流越顯著降低，但是遷移率μ的峰值以及導通電流沒有顯著的變化。
另外，偏置長度Loff越增加，遷移率μ的峰值越降低，即在圖17A至圖17C中遷移率μ的峰值為80cm2 /Vs左右，在圖18A至圖18C中遷移率μ的峰值為60cm2 /Vs左右，並且在圖19A至圖19C中遷移率μ的峰值為40cm2 /Vs左右。此外，截止電流也有同樣的趨勢。另一方面，雖然導通電流隨著偏置長度Loff的增加而降低，但是其降低要比截止電流的降低平緩得多。此外，可知當閘電壓為1V左右時汲電流超過10μA。
實施方式7
在本實施方式中，對半導體儲存裝置的結構例子進行說明。
下面，參照圖7對本實施方式的半導體儲存裝置的結構例子進行說明。圖7是示出本實施方式中的半導體儲存裝置的結構例子的方塊圖。
圖7所示的半導體儲存裝置包括：具有多個儲存單元(也稱為MC)811的儲存單元陣列(也稱為MCA)812；第一驅動電路(也稱為IDRV)813_1；第二驅動電路(也稱為JDRV)813_2；以及驅動控制電路(也稱為DCTL)813_3。
作為儲存單元陣列的結構，可以應用上述實施方式2所示的半導體儲存裝置中的儲存單元陣列的結構。
對第一驅動電路813_1輸入行位址信號。第一驅動電路813_1具有根據被輸入的行位址信號選擇配置在行方向上的佈線，設定所選擇的佈線的電壓的功能。第一驅動電路813_1例如使用解碼器來構成。解碼器具有根據被輸入的行位址信號選擇佈線的功能。另外，本實施方式的半導體儲存裝置也可以具有多個第一驅動電路813_1。
對第二驅動電路813_2輸入資料信號及列位址信號。第二驅動電路813_2具有設定配置在列方向上的佈線的電壓的功能。第二驅動電路813_2例如使用解碼器、多個模擬開關、讀出信號輸出電路以及讀出電路來構成。解碼器具有選擇佈線的功能，多個模擬開關具有根據從解碼器輸入的信號控制是否輸出資料信號的功能，讀出信號輸出電路具有將讀出信號輸出到具有資料線或選擇線的功能的佈線的功能，讀出電路具有讀出儲存在與由讀出信號選擇的佈線電連接的儲存單元811中的資料的功能。
對驅動控制電路813_3輸入寫入控制信號、讀出控制信號以及位址信號。驅動控制電路813_3具有根據被輸入的寫入控制信號、讀出控制信號以及位址信號，生成控制第一驅動電路813_1及第二驅動電路813_2的工作的信號並將其輸出的功能。例如，驅動控制電路813_3具有根據地址信號將多個行位址信號輸出到第一驅動電路813_1，並將多個列位址信號輸出到第二驅動電路813_2的功能。
如參照圖7進行說明那樣，本實施方式中的儲存裝置的一個例子包括：具備多個儲存單元的儲存單元陣列；第一驅動電路(也稱為IDRV)；第二驅動電路(也稱為JDRV)；以及驅動控制電路。
藉由採用上述結構，可以進行對各儲存單元進行資料的寫入及讀出。
實施方式8
在本實施方式中，對具備上述實施方式中的半導體儲存裝置的電子裝置的例子進行說明。
下面，參照圖8A至圖8D對本實施方式的電子裝置的結構例子進行說明。
圖8A所示的電子裝置是可攜式資訊終端的例子。圖8A所示的可攜式資訊終端包括外殼1001a以及設置在外殼1001a中的顯示部1002a。
另外，也可以在外殼1001a的側面1003a中設置用來與外部設備連接的連接端子和用來操作圖8A所示的可攜式資訊終端的按鈕中的一個或多個。
圖8A所示的可攜式資訊終端在外殼1001a中包括：CPU；儲存電路；在外部設備與CPU及儲存電路之間發送和接收信號的介面；以及在與外部設備之間發送和接收信號的天線。
圖8A所示的可攜式資訊終端例如具有電話機、電子書閱讀器、個人電腦和遊戲機中的一個或多個的功能。
圖8B所示的電子裝置是折疊可攜式資訊終端的例子。圖8B所示的可攜式資訊終端包括：外殼1001b；設置在外殼1001b中的顯示部1002b；外殼1004b；設置在外殼1004b中的顯示部1005b；以及連接外殼1001b和外殼1004b的軸部1006b。
另外，在圖8B所示的可攜式資訊終端中，藉由由軸部1006b將外殼1001b或外殼1004b移動，可以將外殼1001b與外殼1004b重疊。
另外，也可以在外殼1001b的側面1003b或外殼1004b的側面1007b中設置用來與外部設備連接的連接端子和用來操作圖8B所示的可攜式資訊終端的按鈕中的一個或多個。
此外，也可以在顯示部1002b及顯示部1005b上顯示互不相同的影像或連屏影像。另外，不一定必須設置顯示部1005b，可以設置輸入裝置的鍵盤代替顯示部1005b。
圖8B所示的可攜式資訊終端在外殼1001b或外殼1004b中包括：CPU；儲存電路；以及在外部設備與CPU及儲存電路之間發送和接收信號的介面。另外，也可以在圖8B所示的可攜式資訊終端中設置在與外部之間發送和接收信號的天線。
圖8B所示的可攜式資訊終端例如具有電話機、電子書閱讀器、個人電腦和遊戲機中的一個或多個的功能。
圖8C所示的電子裝置是固定式資訊終端(stationary information terminal)的例子。圖8C所示的固定式資訊終端包括外殼1001c以及設置在外殼1001c中的顯示部1002c。
另外，也可以將顯示部1002c設置在外殼1001c中的甲板部1008c上。
此外，圖8C所示的固定式資訊終端在外殼1001c中包括：CPU；儲存電路；以及在外部設備與CPU及儲存電路之間發送和接收信號的介面。另外，也可以在圖8C所示的固定式資訊終端中設置在與外部之間發送和接收信號的天線。
再者，也可以在圖8C所示的固定式資訊終端中的外殼1001c的側面1003c中設置發售票等的出票口、硬幣投入口、以及紙幣投入口中的一個或多個。
圖8C所示的固定式資訊終端例如具有自動取款機、用來訂票等的資訊通信終端(也稱為多媒體站)、或者遊戲機的功能。
圖8D是固定式資訊終端的例子。圖8D所示的固定式資訊終端包括外殼1001d以及設置在外殼1001d中的顯示部1002d。另外，也可以設置支撐外殼1001d的支撐台。
另外，也可以在外殼1001d的側面1003d中設置用來與外部設備連接的連接端子和用來操作圖8D所示的固定式資訊終端的按鈕中的一個或多個。
此外，圖8D所示的固定式資訊終端也可以在外殼1001d中包括：CPU；儲存電路；以及在外部設備與CPU及儲存電路之間發送和接收信號的介面。另外，也可以在圖8D所示的固定式資訊終端中設置在與外部之間發送和接收信號的天線。
圖8D所示的固定式資訊終端例如具有數碼相框、顯示器或電視裝置的功能。
上述實施方式的半導體儲存裝置例如用於電子裝置的儲存電路的一個，例如用於圖8A至圖8D所示的電子裝置的儲存電路的一個。
如參照圖8A至圖8D進行說明那樣，本實施方式的電子裝置的一個例子具有包括使用上述實施方式中的半導體儲存裝置的儲存電路的結構。
藉由採用上述結構，即使不供給電源也可以在一定期間內保持電子裝置內的資訊，所以可以提高可靠性，並可以降低耗電量。
另外，不侷限於圖8A至圖8D所示的結構，可以藉由使用上述實施方式的半導體儲存裝置來構成設置有連接器的可攜式半導體儲存裝置等。
再者，下面示出將上述實施方式中的半導體儲存裝置應用於行動電話、智慧手機、電子書閱讀器等可攜式設備(可攜式資訊終端等)的情況的具體例子。
在可攜式設備中，為了暫時儲存影像資料等使用SRAM或DRAM。
使用SRAM或DRAM的理由是因為快閃記憶體的回應速度慢，且不適合於影像處理的緣故。
另一方面，當為了暫時儲存影像資料使用SRAM或DRAM時，有如下缺點。
SRAM有回應速度快的優點。如圖9A所示那樣，在一般的SRAM中，一個儲存單元由電晶體1001至電晶體1006的6個電晶體構成，使用X解碼器1007和Y解碼器1008來驅動它們。另外，一般的SRAM藉由由電晶體1003和電晶體1005構成的第一反相器、以及由電晶體1004和電晶體1006構成的第二反相器可以進行高速驅動。
但是，在一般的SRAM中，一個儲存單元由6個電晶體構成，所以有單元面積大的缺點。在設計規則的最小尺寸為F時，SRAM的儲存單元面積通常為100F2 至150F2 。因此，SRAM有在各種記憶體中每位的單價最高的課題。
另一方面，如圖9B所示那樣，在一般的DRAM中，一個儲存單元由電晶體1111及儲存電容器1112構成，使用X解碼器1113和Y解碼器1114來驅動它們。因為一個儲存單元可以由一個電晶體及一個電容元件構成，所以單元面積小。DRAM的儲存單元面積通常為10F2 以下。但是，DRAM有如下課題：經常需要刷新工作，並即使不進行不同資料的改寫工作也耗電。
對於上述SRAM及DRAM，上述實施方式中的半導體儲存裝置的儲存單元面積為10F2 左右，且不需要頻繁的刷新工作。
藉由使用上述實施方式中的半導體儲存裝置，可以在抑制儲存單元的面積的增大的同時降低耗電量，所以可以解決上述兩個課題。
另外，圖10是可攜式設備的例子的方塊圖。如圖10所示的可攜式設備例如包括：RF(Radio Frequency：射頻)電路1201；模擬基帶電路1202；數字基帶電路1203；電池1204；電源電路1205；應用處理器1206；快閃記憶體的記憶體1210；顯示控制器1211；記憶體1212；顯示器1213；觸摸感測器1219；音頻電路(揚聲器及麥克風等)1217；以及輸入單元的一個的鍵盤1218等。
RF電路1201例如具有接收包含資料的電波的功能。作為RF電路1201，例如使用天線等。
藉由設置觸摸感測器1219，可以操作顯示器1213中的顯示部1214。
顯示器1213由顯示部1214、源極驅動器1215、以及閘極驅動器1216構成。由源極驅動器1215及閘極驅動器1216控制顯示部1214的工作。
應用處理器1206具備CPU1207、數位信號處理器(Digital Signal Processor，也稱為DSP)1208、以及介面(也稱為IF)1209。
另外，記憶體1212通常包括SRAM或DRAM，但是藉由使用上述實施方式中的半導體儲存裝置，可以降低每一位的記憶體單價，並可以降低記憶體1212的耗電量。
圖11是應用上述實施方式中的半導體儲存裝置的記憶體1212的結構例子。圖11所示的記憶體包括：應用上述實施方式中的半導體儲存裝置的儲存裝置1302和儲存裝置1303；開關1304；開關1305；以及記憶體控制器1301。
再者，對將圖11所示的記憶體應用於記憶體1212的圖10所示的可攜式設備的工作例子進行說明。
首先，藉由包含資料的電波的接收或應用處理器1206來形成影像。所形成的影像藉由開關1304作為資料儲存在儲存裝置1302中。然後，藉由開關1305將儲存在儲存裝置1302中的資料藉由顯示控制器1211輸出到顯示器1213，利用顯示器1213顯示根據所輸入的影像信號的影像。當不改變影像時，通常以60Hz以上且130Hz以下的週期從儲存裝置1302讀出資料，所讀出的資料藉由開關1305繼續發送到顯示控制器1211。當用戶進行重寫畫面的操作時，藉由應用處理器1206來形成新的影像，將該影像藉由開關1304儲存在儲存裝置1303中。在這期間中也定期藉由開關1305從儲存裝置1302讀出影像信號。在將新的影像資料儲存在儲存裝置1303中之後，在顯示器1213中的下一個圖框期間中，讀出儲存在儲存裝置1303中的資料，將所讀出的資料藉由開關1305及顯示控制器1211輸出到顯示器1213。輸入資料的顯示器1213根據所輸入的影像資料顯示影像。上述讀出工作繼續到下面資料儲存在儲存裝置1302中。如上所述，藉由交替地對儲存裝置1302及儲存裝置1303進行資料的寫入及讀出，由顯示器1213進行顯示工作。
注意，儲存裝置1302及儲存裝置1303不侷限於彼此不同的記憶體晶片，也可以將一個記憶體晶片分割而用作儲存裝置1302及儲存裝置1303。
如上所述，藉由將上述實施方式中的半導體儲存裝置用於儲存裝置1302及儲存裝置1303，可以降低每一位的記憶體單價，並可以降低耗電量。
另外，圖12是電子書閱讀器的例子的方塊圖。圖12所示的電子書閱讀器例如包括：電池1401；電源電路1402；微處理器1403；快閃記憶體的記憶體1404；音頻電路1405；鍵盤1406；記憶體1407；觸摸屏1408；顯示器1409；以及顯示控制器1410等。
微處理器1403例如由CPU1403a、DSP1403b、以及IF1403c構成。
例如，作為記憶體1407可以使用上述實施方式中的半導體儲存裝置。記憶體1407具有作為資料暫時保持書籍的內容的功能。
作為記憶體1407所具有的功能的應用例子，有用戶使用高亮功能的情況等。例如，當用戶看電子書籍時，有時要在特定的部分上打標。將該打標功能稱為高亮功能，是指：藉由改變顯示的顏色，添加下劃線，加粗文本，或改變文本字體類型，來示出與周圍的文本的差異。也是指：儲存且保持用戶所指定的部分的資訊的功能。當在較長期間內保持該資訊時，也可以將其複製在記憶體1404中。
如上所述，藉由作為記憶體1407使用上述實施方式中的半導體儲存裝置，可以降低每一位的記憶體單價，並可以降低耗電量。
實施例1
將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來能夠得到良好的特性。另外，主要成分是指占原子組成百分率5atomic%以上的氧以外的元素。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後意圖性地加熱基板，能夠提高電晶體的場效應遷移率。此外，藉由使電晶體的閾值電壓向正方向漂移來能夠實現常截止化。
例如，圖21A至圖21C示出使用以In、Sn、Zn為主要成分的通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣層的電晶體的特性。另外，Vd 為10V。
圖21A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時場效應遷移率為18.8cm2 /Vsec。另一方面，當藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜時，能夠提高場效應遷移率。圖21B示出將基板加熱到200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時的場效應遷移率為32.2cm2 /Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，能夠進一步提高場效應遷移率。圖21C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的熱處理時的電晶體特性。此時的場效應遷移率為34.5cm2 /Vsec。
藉由加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體膜中的效果。此外，藉由在成膜後進行熱處理，還能夠從氧化物半導體膜中釋放而去除氫、羥基或水分，由此，可以如上述那樣提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化‧脫氫化去除雜質，而且是因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體能夠實現理想的超過100cm2 /Vsec的場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，藉由在該熱處理的同時或在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理能夠得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還可以有助於實現電晶體的常截止化。將意圖性地不加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用作通道形成區的電晶體有閾值電壓漂移到負一側的傾向。然而，在採用意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該閾值電壓的負漂移化的問題。換言之，閾值電壓向電晶體成為常截止的方向漂移，並且從圖21A和圖21B的對比也可以確認到該傾向。
另外，也能夠藉由改變In、Sn及Zn的比率來控制閾值電壓，作為組成比採用In:Sn:Zn=2:1:3來可以實現電晶體的常截止化。此外，藉由作為靶材的組成比採用In:Sn:Zn=2:1:3，能夠獲得結晶性高的氧化物半導體膜。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳為設定為200℃以上，更佳地設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，能夠實現電晶體的常截止化。
此外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，能夠提高穩定性，而不受閘極偏壓‧應力的影響。例如，在2MV/cm，150℃且1小時施加的條件下，可以使漂移分別為小於±1.5V，較佳為小於1.0V。
實際對在形成氧化物半導體膜後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vd 設定為10V，而對電晶體的Vg -Id 特性進行測量。接著，將基板溫度設定為150℃，將Vd 設定為0.1V。然後，以使施加到閘極絕緣層的電場強度成為2MV/cm的方式將Vg 設定為20V，並保持該狀態1小時。接著，將Vg 設定為0V。接著，將基板溫度設定為25℃，將Vd 設定為10V，對電晶體的Vg -Id 進行測量。將該測試稱為正BT測試。
與此同樣，首先將基板溫度設定為25℃，將Vd 設定為10V，對電晶體的Vg -Id 特性進行測量。接著，將基板溫度設定為150℃，將Vd 設定為0.1V。然後，以使施加到閘極絕緣層的電場強度為-2MV/cm的方式將Vg 設定為-20V，並保持該狀態1小時。接著，將Vg 設定為0V。接著，將基板溫度設定為25℃，將Vd 設定為10V，對電晶體的Vg -Id 進行測量。將該測試稱為負BT測試。
圖22A示出樣品1的正BT測試的結果，而圖22B示出負BT測試的結果。另外，圖23A示出樣品2的正BT測試的結果，而圖23B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的閾值電壓變動分別為1.80V及-0.42V。此外，樣品2的因正BT測試及負BT測試而發生的閾值電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的閾值電壓變動都小，由此可知其可靠性高。
熱處理可以在氧氣圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理，然後在含氧的氣圍中進行熱處理。藉由在首先進行脫水化‧脫氫化之後將氧添加到氧化物半導體，能夠進一步提高熱處理的效果。此外，作為在完成脫水化‧脫氫化之後添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
雖然在氧化物半導體中及該氧化物半導體與層疊膜之間的介面容易產生起因於氧缺陷的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016 /cm3 以上且2×1020 /cm3 以下，可以在不使晶格變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由熱處理至少使氧化物半導體的一部分含有結晶，能夠獲得更穩定的氧化物半導體膜。例如，在使用組成比為In:Sn:Zn=1:1:1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線衍射(XRD:X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，能夠使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，能夠利用X線衍射觀察到明確的衍射峰值。
實際進行了In-Sn-Zn-O膜的XRD分析。作為XRD分析，使用Bruker AXS公司製造的X線衍射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在已受過脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氣圍下使用濺射裝置並利用100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用In:Sn:Zn=1:1:1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氣圍下進行1小時的加熱處理，然後不降低溫度地在氧氣圍下繼續進行1小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖24示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀察到起因於結晶的峰值，但是在樣品B中當2θ為35度附近及37度至38度時觀察到起因於結晶的峰值。
像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。
該基板加熱或熱處理起到不使膜含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來能夠實現高純度化，由此能夠實現電晶體的常截止化，並且藉由使氧化物半導體實現高純度化來能夠使截止電流為1aA/μm以下。在此，作為上述截止電流值的單位，示出每通道寬度1μm(1×10-18 A/μm)的電流值。
圖25示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
明確而言，如圖25所示那樣，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10-18 A/μm)以下，當85℃時設定為100zA/μm(1×10-19 A/μm)以下，當室溫(27℃)時設定為1zA/μm(1×10-21 A/μm)以下。較佳地，當基板溫度為125℃時可以將其設定為0.1aA/μm(1×10-19 A/μm)以下，當85℃時設定為10zA/μm(1×10-20 A/μm)以下，當室溫時設定為0.1zA/μm(1×10-22 A/μm)以下。上述截止電流值明顯比將Si用於半導體膜的電晶體的截止電流值極低。
當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，較佳為充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，作為濺射氣體較佳為使用其露點為-70℃以下的氣體。另外，較佳為使用靶材本身不含有氫或水分等雜質的高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳為形成從一開始就不含有水分的膜。
此外，在形成氧化物半導體膜之後進行650℃的加熱處理的樣品的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vd 設定為10V。另外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的寬度稱為Lov，並且將一對電極的從氧化物半導體膜超出的部分稱為dW。
圖26示出Id (實線)及場效應遷移率(虛線)的Vg 依賴性。另外，圖27A示出基板溫度與閾值電壓之間的關係，而圖27B示出基板溫度與場效應遷移率之間的關係。
根據圖27A可知基板溫度越高閾值電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，閾值電壓為1.09V至-0.23V。
此外，根據圖27B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm2 /Vs至32cm2 /Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，能夠在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2 /Vsec以上，較佳為設定為40cm2 /Vsec以上，更佳地設定為60cm2 /Vsec以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘電壓為2.7V，汲電壓為1.0V時，可以流過12μA以上的導通電流。此外，在電晶體的工作所需要的溫度範圍內也能夠確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混合裝有使用氧化物半導體形成的電晶體，也能夠實現具有新的功能的積體電路而不犧牲工作速度。
實施例2
在本實施例中，參照圖28A和圖28B等對將In-Sn-Zn-O膜用作氧化物半導體膜的電晶體的一個例子進行說明。
圖28A和圖28B是共面型的頂閘頂接觸結構的電晶體的俯視圖以及剖面圖。圖28A示出電晶體的俯視圖。另外，圖28B示出沿圖28A的鏈式線A1-A2的剖面A1-A2。
圖28B所示的電晶體包括：基板2000；設置在基板2000上的基底絕緣膜2002；設置在基底絕緣膜2002周圍的保護絕緣膜2004；設置在基底絕緣膜2002及保護絕緣膜2004上的具有高電阻區2006a及低電阻區2006b的氧化物半導體膜2006；設置在氧化物半導體膜2006上的閘極絕緣層2008；以隔著閘極絕緣層2008與氧化物半導體膜2006重疊的方式設置的閘極電極2010；以與閘極電極2010的側面接觸的方式設置的側壁絕緣膜2012；以至少與低電阻區2006b接觸的方式設置的一對電極2014；以至少覆蓋氧化物半導體膜2006、閘極電極2010及一對電極2014的方式設置的層間絕緣膜2016；以及以藉由設置在層間絕緣膜2016中的開口部至少與一對電極2014中的一方連接的方式設置的佈線2018。
另外，雖然未圖示，但是還可以包括以覆蓋層間絕緣膜2016及佈線2018的方式設置的保護膜。藉由設置該保護膜，能夠降低由於層間絕緣膜2016的表面傳導而產生的微小洩漏電流，而能夠降低電晶體的截止電流。
實施例3
在本實施例中，示出與上述不同的將In-Sn-Zn-O膜用作氧化物半導體膜的電晶體的另一個例子。
圖29A和圖29B是示出在本實施例中製造的電晶體的結構的俯視圖以及剖面圖。圖29A是電晶體的俯視圖。此外，圖29B是沿圖29A的鏈式線B1-B2的剖面圖。
圖29B所示的電晶體包括：基板2100；設置在基板2100上的基底絕緣膜2102；設置在基底絕緣膜2102上的氧化物半導體膜2106；與氧化物半導體膜2106接觸的一對電極2114；設置在氧化物半導體膜2106及一對電極2114上的閘極絕緣層2108；以隔著閘極絕緣層2108與氧化物半導體膜2106重疊的方式設置的閘極電極2110；以覆蓋閘極絕緣層2108及閘極電極2110的方式設置的層間絕緣膜2116；藉由設置在層間絕緣膜2116中的開口部與一對電極2114連接的佈線2118；以及以覆蓋層間絕緣膜2116及佈線2118的方式設置的保護膜2120。
作為基板2100使用玻璃基板，作為基底絕緣膜2102使用氧化矽膜，作為氧化物半導體膜2106使用In-Sn-Zn-O膜，作為一對電極2114使用鎢膜，作為閘極絕緣層2108使用氧化矽膜，作為閘極電極2110使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜2116使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線2118使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜2120使用聚醯亞胺膜。
另外，在具有圖29A所示的結構的電晶體中，將閘極電極2110與一對電極2114重疊的寬度稱為Lov。與此相同，將一對電極2114從氧化物半導體膜2106超出的部分稱為dW。
121．．．電晶體
122．．．電晶體
123．．．電晶體
300．．．儲存單元
301．．．佈線
302．．．佈線
303．．．佈線
304．．．佈線
305．．．佈線
306．．．佈線
311．．．電晶體
312．．．電晶體
313．．．電晶體
600．．．被元件形成層
603．．．半導體層
604a．．．區域
604b．．．區域
605a．．．導電層
605b．．．導電層
606．．．絕緣層
607．．．導電層
608a．．．區域
608b．．．區域
609a．．．絕緣層
609b．．．絕緣層
750．．．半導體層
752a．．．區域
752b．．．區域
752c．．．區域
754a．．．區域
754b．．．區域
754c．．．區域
754d．．．區域
755．．．絕緣層
756a．．．導電層
756b．．．導電層
756c．．．導電層
756d．．．導電層
757a．．．絕緣層
757b．．．絕緣層
757c．．．絕緣層
757d．．．絕緣層
757e．．．絕緣層
757f．．．絕緣層
757g．．．絕緣層
757h．．．絕緣層
758a．．．絕緣層
758b．．．絕緣層
758c．．．絕緣層
758d．．．絕緣層
758e．．．絕緣層
758f．．．絕緣層
758g．．．絕緣層
758h．．．絕緣層
759．．．絕緣層
760．．．半導體層
761a．．．區域
761b．．．區域
762a．．．導電層
762b．．．導電層
762c．．．導電層
762d．．．導電層
763．．．導電層
764．．．導電層
811．．．儲存單元
812．．．儲存單元陣列
813_1．．．第一驅動電路
813_2．．．第二驅動電路
813_3．．．驅動控制電路
901．．．基底絕緣膜
902．．．埋入絕緣物
903a．．．半導體區
903b．．．半導體區
903c．．．半導體區
904．．．閘極絕緣層
905．．．閘極電極
906a．．．側壁絕緣物
906b．．．側壁絕緣物
907．．．絕緣物
908a．．．源極電極
908b．．．汲極電極
1001a．．．外殼
1001b．．．外殼
1001c．．．外殼
1001d．．．外殼
1002a．．．顯示部
1002b．．．顯示部
1002c．．．顯示部
1002d．．．顯示部
1003a．．．側面
1003b．．．側面
1003c．．．側面
1003d．．．側面
1004b．．．外殼
1005b．．．顯示部
1006b．．．軸部
1007b．．．側面
1008c．．．甲板部
1001．．．電晶體
1003．．．電晶體
1004．．．電晶體
1005．．．電晶體
1006．．．電晶體
1007．．．X解碼器
1008．．．Y解碼器
1111．．．電晶體
1112．．．儲存電容器
1113．．．X解碼器
1114．．．Y解碼器
1201．．．RF電路
1202．．．模擬基帶電路
1203．．．數字基帶電路
1204．．．電池
1205．．．電源電路
1206．．．應用處理器
1207．．．CPU
1208．．．數位信號處理器
1209．．．介面
1210．．．記憶體
1211．．．顯示控制器
1212．．．記憶體
1213．．．顯示器
1214．．．顯示部
1215．．．源極驅動器
1216．．．閘極驅動器
1217．．．音頻電路
1218．．．鍵盤
1219．．．觸摸感測器
1301．．．記憶體控制器
1302．．．儲存裝置
1303．．．儲存裝置
1304．．．開關
1305．．．開關
1401．．．電池
1402．．．電源電路
1403．．．微處理器
1403a．．．CPU
1403b．．．DSP
1403c．．．IF
1404．．．記憶體
1405．．．音頻電路
1406．．．鍵盤
1407．．．記憶體
1408．．．觸摸屏
1409．．．顯示器
1410．．．顯示控制器
2000．．．基板
2002．．．基底絕緣膜
2004．．．保護絕緣膜
2006．．．氧化物半導體膜
2006a．．．高電阻區
2006b．．．低電阻區
2008．．．閘極絕緣層
2010．．．閘極電極
2012．．．側壁絕緣膜
2014．．．電極
2016．．．層間絕緣膜
2018．．．佈線
2100．．．基板
2102．．．基底絕緣膜
2106．．．氧化物半導體膜
2108．．．閘極絕緣層
2110．．．閘極電極
2114．．．電極
2116．．．層間絕緣膜
2118．．．佈線
2120．．．保護膜
在圖式中：
圖1是用來說明半導體裝置中的儲存電路的例子的圖；
圖2A至圖2C是用來說明半導體儲存裝置中的儲存單元陣列的例子的圖；
圖3A至圖3C是用來說明半導體儲存裝置中的儲存單元陣列的例子的圖；
圖4A至圖4D是用來說明電晶體的結構例子的剖面示意圖；
圖5A至圖5E是用來說明電晶體的製造方法例的剖面示意圖；
圖6A和圖6B是示出儲存單元的結構例子的剖面示意圖；
圖7是示出半導體儲存裝置的結構例子的方塊圖；
圖8A至圖8D是示出電子裝置的例子的示意圖；
圖9A和圖9B是示出現有的記憶體的結構例子的電路圖；
圖10是示出行動電話的結構例子的方塊圖；
圖11是示出記憶體的結構例子的方塊圖；
圖12是示出電子書閱讀器的結構例子的方塊圖；
圖13A至圖13E是說明根據本發明的一個方式的氧化物材料的結構的圖；
圖14A至圖14C是說明根據本發明的一個方式的氧化物材料的結構的圖；
圖15A至圖15C是說明根據本發明的一個方式的氧化物材料的結構的圖；
圖16是說明藉由計算得到的遷移率的閘電壓依賴性的圖；
圖17A至圖17C是說明藉由計算得到的電晶體的汲電流和遷移率的閘電壓依賴性的圖；
圖18A至圖18C是說明藉由計算得到的電晶體的汲電流和遷移率的閘電壓依賴性的圖；
圖19A至圖19C是說明藉由計算得到的電晶體的汲電流和遷移率的閘電壓依賴性的圖；
圖20A和圖20B是說明用於計算的電晶體的剖面結構的圖；
圖21A至圖21C是使用氧化物半導體膜的電晶體特性的圖表；
圖22A和圖22B是示出樣品1的電晶體的BT測試後的Vg -Id 特性的圖；
圖23A和圖23B是示出樣品2的電晶體的BT測試後的Vg -Id 特性的圖；
圖24是示出樣品A及樣品B的XRD光譜的圖；
圖25是示出電晶體的截止電流與基板溫度之間的關係的圖；
圖26是示出Id 及場效應遷移率的Vg 依賴性的圖；
圖27A和圖27B是示出基板溫度與閾值電壓之間的關係以及基板溫度與場效應遷移率之間的關係的圖；
圖28A和圖28B是電晶體的俯視圖及剖面圖；
圖29A和圖29B是電晶體的俯視圖及剖面圖。
121．．．電晶體
122．．．電晶體
123．．．電晶體

Claims (11)

  1. 一種半導體裝置，包括：儲存電路，其中，該儲存電路包括：第一電晶體，其源極和汲極中的一方接收資料信號；第二電晶體，其閘極與該第一電晶體的該源極和該汲極中的另一方電連接；以及第三電晶體，其源極和汲極中的一方與該第二電晶體的源極或汲極電連接，其中該第一電晶體包括具有夾著通道形成的一對區域的氧化物半導體層，以及其中，在該一對區域中添加有摻雜劑。
  2. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體層中的至少形成該通道的區域是非單晶並包括如下相，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀或者在從垂直於c軸方向的方向看時金屬原子和氧原子排列為層狀。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體包括：設置在該氧化物半導體層上的源極電極；設置在該氧化物半導體層上的汲極電極；設置在該氧化物半導體層、該源極電極和該汲極電極 上的閘極絕緣層；以及設置在該閘極絕緣層上的閘極電極。
  4. 根據申請專利範圍第1項之半導體裝置，其中該一對區域中的每一個包括與該通道接觸的該摻雜劑的濃度高的區域和該摻雜劑的濃度低的區域。
  5. 根據申請專利範圍第1項之半導體裝置，其中該摻雜劑選自第15族或第18族的元素中。
  6. 一種半導體儲存裝置，包括：排列為i行(i是2以上的自然數)j列(j是自然數)的多個儲存單元；第一佈線；第二佈線；第三佈線；第四佈線；以及第五佈線，其中，該多個儲存單元的每一個儲存單元包括：第一電晶體，其源極和汲極中的一方與該第一佈線電連接，其閘極與該第二佈線電連接；第二電晶體，其源極和汲極中的一方與該第三佈線電連接，其閘極與該第一電晶體的該源極和該汲極中的另一方電連接；以及第三電晶體，其源極和汲極中的一方與該第二電晶體的該源極和該汲極中的另一方電連接，其該源極和該汲極中的另一方與該第四佈線電連接，其閘極與該第五佈線電 連接，其中，該第一電晶體包括具有夾著通道形成的一對區域的氧化物半導體層，其中，在該一對區域中添加有摻雜劑，以及其中，該第二電晶體和該第三電晶體中的每一個包括其中形成有通道且包含矽的半導體層。
  7. 一種半導體儲存裝置，包括：排列為i行(i是2以上的自然數)j列(j是自然數)的多個儲存單元；第一佈線；第二佈線；第三佈線；以及第四佈線，其中，該多個儲存單元的每一個儲存單元包括：第一電晶體，其源極和汲極中的一方與該第一佈線電連接，其閘極與該第二佈線電連接；第二電晶體，其源極和汲極中的一方與該第三佈線電連接，其閘極與該第一電晶體的該源極和該汲極中的另一方電連接；以及第三電晶體，其源極和汲極中的一方與該第二電晶體的該源極和該汲極中的另一方電連接，其該源極和該汲極中的另一方與該第一佈線電連接，其閘極與該第四佈線電連接，其中，該第一電晶體包括具有夾著通道形成的一對區 域的氧化物半導體層，其中，在該一對區域中添加有摻雜劑，以及其中，該第二電晶體和該第三電晶體中的每一個包括其中形成有通道且包含矽的半導體層。
  8. 根據申請專利範圍第6或7項之半導體儲存裝置，其中該氧化物半導體層中的至少形成該通道的區域是非單晶並包括如下相，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀或者在從垂直於c軸方向的方向看時金屬原子和氧原子排列為層狀。
  9. 根據申請專利範圍第6或7項之半導體儲存裝置，其中該第一電晶體包括：設置在該氧化物半導體層上的源極電極；設置在該氧化物半導體層上的汲極電極；設置在該氧化物半導體層、該源極電極和該汲極電極上的閘極絕緣層；以及設置在該閘極絕緣層上的閘極電極。
  10. 根據申請專利範圍第6或7項之半導體儲存裝置，其中該一對區域中的每一個包括與該通道接觸的該摻雜劑的濃度高的區域和該摻雜劑的濃度低的區域。
  11. 根據申請專利範圍第6或7項之半導體儲存裝置，其中該摻雜劑選自第15族或第18族的元素中。
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