JP6150855B2 - 集積化センサの配列 - Google Patents

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Description

この発明は、全体的に、集積回路に関し、より詳細には、磁気感知素子を備える集積回路に関する。
当技術分野で知られているように、従来の電流センサの１つの型はホール効果素子を使用し、このホール効果素子は、導体を通過する電流に関連した電圧を磁界に応じて生成する。この型の代表的な電流センサには、誘電体材料、例えば回路基板に取り付けられたホール効果素子がある。一般に、ホール効果素子に近接して鉄コア（磁束集束器）が使用される。
従来の電流センサの他の型は、磁気抵抗素子を使用し、この磁気抵抗素子は、導体を通過する電流に関連した抵抗を磁界に応じて変化させる。一定の電流が磁気抵抗素子を通り抜けて向けられ、それによって、磁界に比例する電圧出力信号を生成する。この型の従来の電流センサは、誘電体材料、例えば回路基板に取り付けられた異方性磁気抵抗（ＡＭＲ）素子を使用する。
様々なパラメータが、感度および直線性を含んだ電流センサの性能を特徴付ける。感度は、磁界の変化に応じた磁気抵抗素子の抵抗の変化またはホール効果素子からの出力電圧の変化に関係付けられる。直線性は、磁気抵抗素子の抵抗またはホール効果素子からの出力電圧が磁界に対して一直線の直線比例で変化する程度に関係付けられる。
磁界感知素子の様々な型（例えば、ホール効果素子および磁気抵抗素子）は、磁界に応じて異なる感度、異なる直線性、および、また、異なるヒステリシス特性を含むが、これらに限定されない異なる特性を有することが知られている。また、知られていることであるが、特定の型の磁界感知素子、例えばホール効果素子は、異なる材料、例えばシリコン（Ｓｉ）およびガリウム砒素（ＧａＡｓ）から成る基板に製作されたとき、実質的に異なる感度を有することがある。
一般的な電流センサは、高さと回路基板面積の両方の点で望ましくないほど大きくなりがちである。一般的な電流センサは、また、ダイナミックレンジが制限される傾向がある。すなわち、大きな磁界を生成する大電流で飽和する傾向があり、および／または、小さな磁界を生成する小さな感知電流で不正確である傾向がある。したがって、減少された大きさ、改善された精度、および／または改善されたダイナミックレンジを有する電流センサを提供することが望ましいだろう。
従来の電流センサは、特定の不利点を有するものとして、上で説明されたが、従来の外部磁界センサおよび従来の電気信号アイソレータも同じ不利点を欠点として持つことは理解される。したがって、減少された大きさ、改善された精度、および／または改善されたダイナミックレンジを有する外部磁界センサおよび電気信号アイソレータも提供することが望ましいだろう。
本発明に従って、集積回路は、リードフレームと、第１の表面および対向する第２の表面を有する第１の基板とを含む。第１の基板はリードフレームに結合されている。本集積回路は、また、第１の表面および対向する第２の表面を有する第２の基板を含む。第２の基板の第１の表面が第１の基板の第１の表面に近接し、かつ第２の基板の第２の表面が第
２の基板の第２の表面から遠位にあるように、第１の基板と第２の基板は結合されている。本集積回路は、また、第１の基板の第１の表面に配置された電子部品と、第２の基板の第１の表面に配置された磁界感知素子と、を含んでいる。
本発明の他の態様に従って、集積回路は、リードフレームと、第１の表面および対向する第２の表面を有する第１の基板と、を含む。第１の基板の第２の表面がリードフレームより上にあり、かつ第１の基板の第１の表面が第１の基板の第２の表面より上にあるように、第１の基板は、リードフレームに結合されている。本集積回路は、また、第１の表面および対向する第２の表面を有する第２の基板を含む。第２の表面の第２の表面が第１の基板の第１の表面より上にあり、かつ第２の基板の第１の表面が第２の基板の第２の表面より上にあるように、第１の基板と第２の基板は結合されている。本集積回路は、また、第１の基板の第１の表面に配置された電子部品と、第２の基板の第１の表面に配置された磁界感知素子と、を含んでいる。
本発明の他の態様に従って、集積回路は、リードフレームと、第１の表面および対向する第２の表面を有する第１の基板と、を含む。第１の基板の第２の表面がリードフレームより上にあり、かつ第１の基板の第１の表面が第１の基板の第２の表面より上にあるように、第１の基板はリードフレームに結合されている。本集積回路は、また、第１の表面および対向する第２の表面を有する第２の基板を含む。第２の基板の第２の表面がリードフレームより上にあり、かつ第２の基板の第１の表面が第２の基板の第２の表面より上にあるように、第２の基板は、リードフレームに結合されている。本集積回路は、また、第１の基板の第１の表面に配置された電子部品を含む。本集積回路は、また、第２の基板の第１の表面に配置された第１の磁界感知素子と、第１の基板の第１の表面に配置された第２の磁界感知素子と、を含んでいる。
本発明の他の態様に従って、集積回路は、リードフレームと、第１の表面および対向する第２の表面を有するベース基板と、を含む。ベース基板は、ベース基板の第２の表面がリードフレームより上にあり、かつベース基板の第１の表面がベース基板の第２の表面より上にあるように、リードフレームに結合されている。本集積回路は、また、第１の表面および対向する第２の表面を有する第１の基板を含む。第１の基板は、第１の基板の第１の表面がベース基板の第１の表面より上にあり、かつ第１の基板の第２の表面が第１の基板の第１の表面より上にあるように、ベース基板に結合されている。本集積回路は、また、第１の表面および対向する第２の表面を有する第２の基板を含んでいる。第２の基板は、第２の基板の第１の表面がベース基板の第１の表面より上にあり、かつ第２の基板の第２の表面が第２の基板の第１の表面より上にあるように、ベース基板に結合されている。本集積回路は、また、第１の基板の第１の表面に配置された電子部品と、第２の基板の第１の表面に配置された磁界感知素子と、を含んでいる。
本発明の他の態様に従って、集積回路は、リードフレームと、第１の表面および対向する第２の表面を有するベース基板と、を含む。ベース基板は、ベース基板の第２の表面がリードフレームより上にあり、かつベース基板の第１の表面がベース基板の第２の表面より上にあるように、リードフレームに結合されている。本集積回路は、また、第１の表面および対向する第２の表面を有する第１の基板を含む。第１の基板は、第１の基板の第２の表面がベース基板の第１の表面より上にあり、かつ第１の基板の第１の表面が第１の基板の第２の表面より上にあるように、ベース基板に結合されている。本集積回路は、また、第１の表面および対向する第２の表面を有する第２の基板を含む。第２の基板は、第２の基板の第２の表面がベース基板の第１の表面より上にあり、かつ第２の基板の第１の表面が第２の基板の第２の表面より上にあるように、ベース基板に結合されている。本集積回路は、また、第１の基板の第１の表面に配置された電子部品と、第２の基板の第１の表面に配置された磁界感知素子と、を含んでいる。
本発明の他の態様に従って、集積回路は、磁界に対して第１の感度を有する第１の磁界感知素子と、磁界に対して第２の異なる感度を有する第２の磁界感知素子と、を含んでいる。本集積回路は、また、第１および第２の磁界感知素子に結合された回路を含んでいる。この回路は、磁界に応じて第１の感度範囲および第２の異なる感度範囲を集積回路に与えるように動作することができる。
本発明の他の態様に従って、集積回路は、第１の基板と、第１の基板の表面に配置された回路素子と、を含む。本集積回路は、さらに、第１の基板に結合された第２の基板と、第２の基板の表面に配置されたホール効果素子と、を含んでいる。
本発明の他の態様に従って、集積回路は、第１の基板と、第１の基板の表面に配置された回路素子と、含む。ホール効果素子が第１の基板の表面に配置されている。本集積回路はまた、第１の基板に結合された第２の基板と、第２の基板の表面に配置された磁気抵抗素子と、を含んでいる。
本発明の他の態様に従って、集積回路は、基板と、この基板の表面に配置された第１の磁界感知素子と、基板の表面に配置された第２の異なる型の磁界感知素子と、を含んでいる。本発明自体だけでなく本発明の前述の特徴も、図面についての以下の詳細な説明からいっそう完全に理解される可能性がある。
第１および第２の基板を備える集積回路を示す図であり、第２の基板はフリップチップである。 図１の集積回路を示す断面図である。 第１および第２の基板を備える他の集積回路を示す図である。 図１の集積回路を示す断面図である。 第１および第２の基板を備える他の集積回路を示す図である。 図３の集積回路を示す断面図である。 第１および第２の基板およびベース基板を備える集積回路を示す図である。 図４の集積回路を示す断面図である。 第１および第２の基板およびベース基板を備える他の集積回路を示す図である。 図５の集積回路を示す断面図である。 第１および第２の基板を備え、さらに集積化電流通過導体を備える例示の集積化電流センサを示す分解組立図である。 第１および第２の基板を備え、さらにリードフレームのリードを結合することによって形成された集積化電流通過導体を備える他の例示の集積化電流センサを示す図である。 図７の集積回路を示す断面図である。 第１および第２の基板および３個の磁界センサを備え、さらにリードフレームのリードを結合することによって形成された集積化電流通過導体を備える他の例示の集積化電流センサを示す図である。 図８の集積回路を示す断面図である。
本発明を説明する前に、いくつかの予備的な概念および用語が説明される。本明細書で使用されている「磁界感知素子」という用語は、磁界に対して反応し、かつ磁界を測定するために使用されてもよい電子部品を記述するために使用される。磁界感知素子は、ホール効果素子および磁気抵抗素子を含むがこれらに限定されない型のものとすることができ
る。ホール効果素子は、横型または縦型であってもよい。磁気抵抗素子は、巨大磁気抵抗（ＧＭＲ）素子、異方性磁気抵抗（ＡＭＲ）素子、およびトンネル磁気抵抗（ＴＭＲ）素子を含むがこれらに限定されない型のものとすることができる。
本明細書で使用されている「磁界センサ」という用語は、磁界感知素子を含み、磁界に対して反応し、かつ磁界を測定するために使用されてもよい電子回路を記述するために使用される。本明細書で使用されている「電流センサ」という用語は、磁界感知素子を含み、導体中の電流に対して反応し、かつ導体中の電流を測定するために使用されてもよい電子回路を記述するために使用される。
導体中の電流が電流方向の周りに環状に配置された磁界を生成することは、本明細書で理解されるだろう。したがって、電流センサで使用されるような磁界感知素子は、導体中を流れる電流を測定するために使用することができる。しかし、磁界センサで使用されるような磁界感知素子は、他の磁界、例えば地球に関連した磁界を測定するために使用されてもよい。
図１および図１Ａを参照すると、これらの図では同様な要素は同様な参照名称が付して示されており、例示の集積回路１０はリードフレーム１２を含み、リードフレーム１２は、ここではリードフレームのほんの一部として示されている。理解されることであろうが、リードフレームは、ベースプレートおよび関連したリードを備えることがある。リードは図１および図１Ａに示されていない。
集積回路１０は、また、第１の表面および対向する第２の表面１４ａおよび１４ｂをそれぞれ有する第１の基板１４を含んでいる。第１の基板１４の第２の表面１４ｂがリードフレーム１２より上にあり、かつ第１の基板１４の第１の表面１４ａが第１の基板１４の第２の表面１４ｂより上にあるように、第１の基板１４がリードフレーム１２に結合されている。
集積回路１０は、また、第１の表面および対向する第２の表面２６ａおよび２６ｂをそれぞれ有する第２の基板２６を含んでいる。第２の基板２６の第１の表面２６ａが第１の基板１４の第１の表面１４ａより上にあり、かつ第２の基板２６の第２の表面２６ｂが第２の基板２６の第１の表面２６ａより上にあるように、第１の基板１４と第２の基板２６が結合されている。
第１および第２の基板１４、２６は、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＳｉＧｅ、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第１および第２の基板１４、２６は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。１つの特定の実施形態では、第１の基板１４はシリコン（Ｓｉ）から成り、第２の基板２６はガリウム砒素（ＧａＡｓ）から成る。
半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、または導電膜のうちから選択された１つを用いて、第２の基板２６の第１の表面２６ａは、第１の基板１４の第１の表面１４ａに結合されてもよい。そのような４つの結合部（カップリング）３４ａ〜３４ｄが示されている。しかし、集積回路１０が、４よりも多いまたは４よりも少ないそのような結合部を備えることができることは、理解されるであろう。
集積回路１０は、また、第１の基板１４の第１の表面１４ａに配置された少なくとも１つの電子部品１８を含む。電子部品１８は、受動電子部品、例えば抵抗器、コンデンサ、
またはインダクタ、および能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。
集積回路１０は、また、第２の基板２６の第１の表面２６ａに配置された第１の磁界感知素子３０を含む。認められることであろうが、この配列は、第１の基板１４に対して第２の基板２６のいわゆる「フリップチップ」配列を形成している。
いくつかの実施形態では、集積回路１０は、第１の基板１４の第１の表面１４ａに配置された第２の磁界感知素子２０をさらに含んでいる。第１および第２の磁界感知素子３０、２０は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された１つであってもよい。幾つかの実施形態では、第１および第２の磁界感知素子３０、２０は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第１および第２の磁界感知素子３０、２０は、それぞれ、異なる型の磁界感知素子である。
一つの特定の実施形態では、第１の磁界感知素子３０はホール効果素子であり、第２の磁界感知素子２０は磁気抵抗素子、例えば巨大磁気抵抗（ＧＭＲ）素子である。他の特定の実施形態では、第１および第２の磁界感知素子３０、２０は、それぞれ、両方ともホール効果素子であり、第１の基板はシリコンから成り、第２の基板２６はＧａＡｓから成る。いくつかの実施形態では、第２の磁界感知素子２０が存在しない。
いくつかの実施形態では、集積回路１０はまた、第１および第２の磁界感知素子３０、２０のうちの関連した１つにそれぞれ近接して各々配置された１つまたは複数の第１または第２の磁束集束器３２、２２をそれぞれ含むことができる。理解されることであろうが、いくつかの材料、例えば、フェライト、パーマロイ、または他の軟磁性材料は、磁束を集める傾向があり、これらが近接することは、磁界の増大をもたらすことができる。したがって、磁束集束器３２、２２は、第１および第２の磁界感知素子３０、２０にそれぞれ近接して増加された磁界を生成することができ、磁界、例えば導体中の電流に起因する磁界に対する第１および第２の磁界感知素子３０、２０の感度向上をもたらす。
いくつかの実施形態では、集積回路１０は、また、第２の基板２６に形成された１つまたは複数の第１の抵抗器２８または第１の基板１４に形成された第２の抵抗器２４を含んでいる。第１および第２の抵抗器２８、２４は、例えば、ある期間にわたって、またはある温度にわたって、第１および第２の基板１４、２６の抵抗率変化をそれぞれ測定するために、集積回路１０によってそれぞれ使用されることがある。当業者は、この目的を達成するために１つまたは複数の抵抗器２４、２８に結合して回路をどのように組み立てるかを理解しているであろう。いくつかの配列では、第１および第２の抵抗器２８、２４のうちの１つは存在せず、第１および第２の抵抗器２８、２４のうちの残りの１つが、第１および第２の基板１４、２６の１つの抵抗率変化を検出するためにそれぞれ使用される。
集積回路は、また、複数の接合パッドを含むことができ、これらを接合パッド１６ａ〜１６ｃが代表している。接合ワイヤ４０ａ〜４０ｃは、第１および／または第２の基板１４、２６をリードフレーム１２のリード（図示されない）にそれぞれ結合することができる。
図示されているような配列では、認められることであろうが、第１および第２の基板１４、２６をそれぞれ包むために使用されることがあるパッケージ材料（図示されない）、例えばプラスチックは、第２の基板２６に対して応力および歪みをもたらす傾向があるかもしれない。結果として生じた応力および歪みは、第２の基板２６に結合された磁界感知素子３０の感度および直線性に影響を及ぼす傾向があるかもしれない。フリップチップ配列は、磁界感知素子３０がパッケージ材料に直接接触しないようにする傾向があり、した
がって、その応力および歪みを減少させる。応力および歪みをさらに減少させるために、いくつかの実施形態では、集積回路１０は、第１の基板１４の第１の表面１４ａと第２の基板２６の第１の表面２６ａの間に配置された下充填材料４２を含むことがある。下充填材料は、パッケージ材料、例えばプラスチックが磁界感知素子３０に接触しないようにする傾向があり、磁界感知素子３０および第２の基板２６に対する応力および歪みのさらなる減少をもたらす。
下充填材料４２は、例えば、Ｓｔａｙｃｈｉｐ（商標）ＮＵＦ−３１０７１Ｅ下充填材料（Ｃｏｏｋｓｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｑｕｉｐｍｅｎｔ，Ｎｅｗ Ｊｅｒｓｅ
ｙ）から成ってもよい。
理解されるべきことであるが、集積回路１０の部分を集積回路の他の部分から電気的に分離するために、様々な絶縁層（図示されない）が使用されることがある。例えば、第１の基板１４の第１の表面１４ａと磁束集束器２２の間に、絶縁層（図示されない）が配置されることがある。また、第２の基板２６の第２の表面２６ｂと磁束集束器３２の間に、絶縁層（図示されない）が配置されることがある。
いくつかの実施形態では、磁束集束器３２は、代わりに、第２の基板２６の第１の表面２６ａに近接して配置される。他の実施形態では、磁束集束器は、第２の基板２６の第１と第２の表面２６ａ、２６ｂの両方にそれぞれ配置されることがある。
第２の磁界感知素子２０を備える実施形態では、いくつかの配列において、第２の磁界感知素子２０は、第１の磁界感知素子３０に比べて、磁界（すなわち、電流）に対して異なる感度を有することがある。したがって、これらの配列では、集積回路１０は、１よりも多い「範囲」すなわち拡張された範囲を有することができる。これらの配列では、集積回路１０は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。
特に、第２の基板２６がＧａＡｓから成り、第１の基板がシリコンから成り、さらに両方の磁界感知素子３０、２０がホール効果素子である実施形態では、磁界感知素子３０の感度は、第２の磁界感知素子２０の感度よりも高い。したがって、ホール効果素子だけを使用しながら、拡張された動作範囲が得られることがある。
さらに、第２の基板２６がＧａＡｓから成り磁界感知素子３０がホール効果素子であり、かつ第１の基板１４がシリコンから成り第２の磁界感知素子２０が存在しない実施形態では、シリコンをベースにしたホール効果素子だけを備える配列の場合よりも高い感度が達成されることがある。この配列では、シリコン基板１４に配置され回路１８を備えることの知られたコスト有利が達成されることがある。
第１の基板１４はリードフレーム１２に従来の方法で取り付けられるように示されているが、すなわち、第１の基板１４の第１の表面１４ａはリードフレーム１２から見て外の方を向いているが、他の配列では、第１の基板１４は基板１２を基準にしてひっくり返されることがある。この配列では、第１の基板１４の第１の表面１４ａは、リードフレームに近接し、半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、または導電膜のうちから選択された１つを用いて、リードフレームに結合される。この配列では、第２の基板２６の第１の表面２６ａは、図示されるように第１の基板１４の第１の表面１４ａに結合されたままであり、基板１４、２６の第１の表面１４ａ、２６ａは、それぞれ互いに近接している。
ここで図２および図２Ａを参照すると、これらの図で同様な要素は同様な参照名称が付
いて示されており、集積回路５０は、図１および図１Ａの集積回路１０と同様な態様を含むが、図１および図１Ａのフリップチップ配列がない。
集積回路５０はリードフレーム５２を含んでいる。集積回路５０はまた、第１の表面および対向する第２の表面５４ａ、５４ｂをそれぞれ有する第１の基板５４を含んでいる。第１の基板５４の第２の表面５４ｂがリードフレーム５２より上にあり、かつ第１の基板５４の第１の表面５４ａが第１の基板５４の第２の表面５４ｂより上にあるように、第１の基板５４がリードフレーム５２に結合されている。
集積回路５０はまた、第１の表面および対向する第２の表面６６ａおよび６６ｂをそれぞれ有する第２の基板６６を含んでいる。第２の基板６６の第２の表面６６ｂが第１の基板５４の第１の表面５４ａより上にあり、かつ第２の基板６６の第１の表面６６ａが第２の基板６６の第２の表面６６ｂより上にあるように、第１の基板５４と第２の基板６６が結合されている。
第１および第２の基板５４、６６は、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＳｉＧｅ、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第１および第２の基板５４、６６は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。１つの特定の実施形態では、第１の基板５４はシリコン（Ｓｉ）から成り、第２の基板６６はガリウム砒素（ＧａＡｓ）から成る。
第２の基板６６の第１の表面６６ａは、ワイヤ接合部７４ａ〜７４ｄを用いて第１の基板５４の第１の表面５４ａに結合されてもよい。４つのそのような結合部７４ａ〜７４ｄが示されている。しかし、理解されることであろうが、集積回路５０は、４よりも多いまたは４よりも少ないそのような結合部を備えることができる。
集積回路５０は、また、第１の基板５４の第１の表面５４ａに配置された少なくとも１つの電子部品５６を含む。電子部品５６は、受動電子部品、例えば抵抗器、コンデンサ、またはインダクタ、および能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。
集積回路５０は、また、第２の基板６６の第１の表面６６ａに配置された第１の磁界感知素子７０を含んでいる。いくつかの実施形態では、集積回路５０は、第１の基板５４の第１の表面５４ａに配置された第２の磁界感知素子５８をさらに含む。第１および第２の磁界感知素子７０、５８は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された１つであってもよい。いくつかの実施形態では、第１および第２の磁界感知素子７０、５８は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第１および第２の磁界感知素子７０、５８は、それぞれ、異なる型の磁界感知素子である。
一つの特定の実施形態では、第１の磁界感知素子７０はホール効果素子であり、第２の磁界感知素子５８は磁気抵抗素子、例えば巨大磁気抵抗（ＧＭＲ）素子である。他の特定の実施形態では、第１および第２の磁界感知素子７０、５８は、それぞれ、両方ともホール効果素子であり、第１の基板５４はシリコンから成り、第２の基板６６はＧａＡｓから成る。いくつかの実施形態では、第２の磁界感知素子５８は存在しない。
いくつかの実施形態では、集積回路５０は、また、第１および第２の磁界感知素子７０、５８のうちの関連した１つにそれぞれ近接して各々配置された１つまたは複数の第１または第２の磁束集束器７１、５９をそれぞれ含むことができる。磁束集束器７１、５９は
、第１および第２の磁界感知素子７０、５８に近接して磁界の増大をもたらし、さらに磁界、例えば導体中の電流に起因する磁界に対する第１および第２の磁界感知素子７０、５８の対応する感度向上をもたらすことができる。
いくつかの実施形態では、集積回路５０はまた、第２の基板６６に形成された１つまたは複数の第１の抵抗器６８または第１の基板５４に形成された第２の抵抗器６０を含んでいる。第１および第２の抵抗器６８、６０は、例えば、ある期間にわたって、またはある温度にわたって、第１および第２の基板５４、６６の抵抗率変化をそれぞれ測定するために、集積回路５０によってそれぞれ使用されることがある。図１および図１Ａに関連して上で説明されたように、当業者は、この目的を達成するために１つまたは複数の抵抗器６８、６０に結合して回路をどのように組み立てるかを理解しているであろう。いくつかの配列では、第１および第２の抵抗器６８、６０のうちの１つは存在せず、第１および第２の抵抗器６８、６０のうちの残りの１つが、第１および第２の基板５４、６６の１つの抵抗率変化を検出するためにそれぞれ使用される。
集積回路５０は、また、複数の接合パッドを含むことができ、これらを接合パッド７６ａ〜７６ｃが代表している。接合ワイヤ７８ａ〜７８ｃは、第１および／または第２の基板５４、６６をリードフレーム５２のリード（図示されない）にそれぞれ結合することができる。
理解されるべきことであるが、集積回路５０の部分を集積回路５０の他の部分から電気的に分離するために、様々な絶縁層が使用されてもよい。例えば、第１の基板１４の第１の表面１４ａと第２の基板６６の第２の表面６６ｂの間に、絶縁層６４が配置されることがある。
第２の磁界感知素子５８を備える実施形態では、いくつかの配列において、第２の磁界感知素子５８は、第１の磁界感知素子７０に比べて、磁界（すなわち、電流）に対して異なる感度を有することがある。したがって、これらの配列では、集積回路１０は、１つよりも多い「範囲」すなわち拡張された範囲を有することができる。これらの配列では、集積回路５０は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。
磁界感知素子および基板材料の型の例示の組合せが、図１および図１Ａに関連して上でさらに説明される。少なくとも同じ組合せが、集積回路５０に当てはまる。ここで図３および図３Ａを参照すると、これらの図で同様な要素は同様な参照名称が付いて示されており、集積回路１００は、図１および図１Ａの集積回路１０と同様な態様を含んでいる。
集積回路１００はリードフレーム１０２を含んでいる。集積回路１００はまた、第１の表面および対向する第２の表面１１４ａおよび１１４ｂをそれぞれ有する第１の基板１１４を含んでいる。集積回路１００はまた、第１の表面および対向する第２の表面１０４ａおよび１０４ｂをそれぞれ有する第２の基板１０４を含んでいる。
第１の基板１１４の第２の表面１１４ｂがリードフレーム１０２より上にあり、かつ第１の基板１１４の第１の表面１１４ａが第１の基板１１４の第２の表面１１４ｂより上にあるように、第１の基板１１４がリードフレーム１０２に結合されている。第２の基板１０４の第２の表面１０４ｂがリードフレーム１０２より上にあり、かつ第２の基板１０４の第１の表面１０４ａが第２の基板１０４の第２の表面１０４ｂより上にあるように、第２の基板１０４がリードフレーム１０２に結合されている。
第１および第２の基板１１４、１０４は、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧ
ａＡｓ、ＩｎＧａＡｓＰ、ＳｉＧｅ、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第１および第２の基板１１４、１０４は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。１つの特定の実施形態では、第１の基板１１４はシリコン（Ｓｉ）から成り、第２の基板１０４はガリウム砒素（ＧａＡｓ）から成る。
第２の基板１０４の第１の表面１０４ａは、ワイヤ接合部１１２ａ〜１１２ｄを用いて、第１の基板１１４の第１の表面１１４ａに結合されてもよい。４つのそのような結合部１１２ａ〜１１２ｄが示されている。しかし、集積回路１００が、４よりも多いまたは４よりも少ないそのような結合部を備えることができることは、理解されるであろう。
集積回路１００は、また、第１の基板１１４の第１の表面１１４ａに配置された少なくとも１つの電子部品１１８を含む。電子部品１１８は、受動電子部品、例えば抵抗器、コンデンサ、またはインダクタ、および能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。
集積回路１００はまた、第２の基板１０４の第１の表面１０４ａに配置された第１の磁界感知素子１０６を含んでいる。いくつかの実施形態では、集積回路１００は、第１の基板１１４の第１の表面１１４ａに配置された第２の磁界感知素子１１６を更に含んでいる。第１および第２の磁界感知素子１０６、１１６は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された１つであってもよい。いくつかの実施形態では、第１および第２の磁界感知素子１０６、１１６は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第１および第２の磁界感知素子１０６、１１６は、それぞれ、異なる型の磁界感知素子である。
一つの特定の実施形態では、第１の磁界感知素子１０６はホール効果素子であり、第２の磁界感知素子１１６は磁気抵抗素子、例えば巨大磁気抵抗（ＧＭＲ）素子である。他の特定の実施形態では、第１および第２の磁界感知素子１０６、１１６は、それぞれ、両方ともホール効果素子であり、第１の基板１１４はシリコンから成り、第２の基板１０４はＧａＡｓから成る。いくつかの実施形態では、第２の磁界感知素子１１６が存在しない。
いくつかの実施形態では、集積回路１００は、また、第１および第２の磁界感知素子１０６、１１６のうちの関連した１つに近接して各々配置された１つまたは複数の第１または第２の磁束集束器（図示されない）をそれぞれ含むことができる。磁束集束器（図示されない）は、第１および第２の磁界感知素子１０６、１１６に近接して磁界の増大をもたらし、更に、磁界、例えば導体中の電流に起因する磁界に対する第１および第２の磁界感知素子１０６、１１６の対応する感度向上をもたらすことができる。
いくつかの実施形態では、集積回路１００は、また、第２の基板１０４に形成された１つまたは複数の第１の抵抗器１０８または第１の基板１１４に形成された第２の抵抗器１２０を含んでいる。第１および第２の抵抗器１０８、１２０は、例えば、ある期間にわたって、またはある温度にわたって、第１および第２の基板１１４、１０４の抵抗率変化をそれぞれ測定するために、集積回路１００によってそれぞれ使用されてもよい。図１に関連して上で説明されたように、当業者は、この目的を達成するために、１つまたは複数の抵抗器１０８、１２０に結合して回路をどのように組み立てるかを理解しているであろう。いくつかの配列では、第１および第２の抵抗器１０８、１２０のうちの１つは存在せず、第１および第２の抵抗器１０８、１２０のうちの残りの１つが、第１および第２の基板１１４、１０４の１つの抵抗率変化を検出するためにそれぞれ使用される。
集積回路１００は、また、複数の接合パッドを含むことができ、これらを接合パッド１
２４ａ〜１２４ｃが代表している。接合ワイヤ１２６ａ〜１２６ｃは、第１の基板１１４をリードフレーム１０２のリード（図示されない）に結合することができる。
理解されるべきことであるが、集積回路１００の部分を集積回路１００の他の部分から電気的に分離するために、様々な絶縁層が使用されてもよい。例えば、第１の基板１１４の第２の表面１１４ｂとリードフレーム１０２の間に、また第１の基板１０４の第２の表面１０４ｂとリードフレーム１０２の間に、絶縁層（図示されない）が配置されることがある。
第２の磁界感知素子１１６を備える実施形態では、いくつかの配列において、第２の磁界感知素子１１６は、第１の磁界感知素子１０６に比べて、磁界（すなわち、電流）に対して異なる感度を有することがある。したがって、これらの配列では、集積回路１００は、１つよりも多い「範囲」すなわち拡張された範囲を有することができる。これらの配列では、集積回路１００は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。
磁界感知素子および基板材料の型の例示の組合せが、図１および図１Ａに関連して上でさらに説明される。少なくとも同じ組合せが、集積回路１００に当てはまる。ここで図４および図４Ａを参照すると、これらの図で同様な要素は同様な参照名称が付いて示されており、集積回路１５０は、図１および図１Ａの集積回路１０と同様な態様を含み、図１および図１Ａに示されているようなフリップチップ配列を含んでいる。
集積回路１５０はリードフレーム１５２と、第１の表面および対向する第２の表面１５４ａおよび１５４ｂをそれぞれ有するベース基板１５４とを含む。ベース基板は、様々な材料、例えば、セラミック、ガラス、重合体すなわちＦＲ−４、または半導体を含んでもよい。集積回路１５０は、また、第１の表面および対向する第２の表面１５６ａおよび１５６ｂをそれぞれ有する第１の基板１５６、および第１の表面および対向する第２の表面１６６ａおよび１６６ｂをそれぞれ有する第２の基板１６６を含んでいる。
ベース基板１５４の第２の表面１５４ｂがリードフレーム１５２より上にあり、かつベース基板１５４の第１の表面１５４ａがベース基板１５４の第２の表面１５４ｂより上にあるように、ベース基板１５４がリードフレーム１５２に結合されている。第１の基板１５６の第１の表面１５６ａがベース基板１５４の第１の表面１５４ａより上にあり、かつ第１の基板１５６の第２の表面１５６ｂが第１の基板１５６の第１の表面１５６ａより上にあるように、第１の基板１５６がベース基板１５４に結合されている。第２の基板１６６の第１の表面１６６ａがベース基板１５４の第１の表面１５４ａより上にあり、かつ第２の基板１６６の第２の表面１６６ｂが第２の基板１６６の第１の表面１６６ａより上にあるように、第２の基板１６６がベース基板１５４に結合されている。
第１および第２の基板１５６、１６６は、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＳｉＧｅ、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第１および第２の基板１５６、１６６は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。１つの特定の実施形態では、第１の基板１５６はシリコン（Ｓｉ）から成り、第２の基板１６６はガリウム砒素（ＧａＡｓ）から成る。
例えば、半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、または導電膜の導電性要素を用いて、第２の基板１６６の第１の表面１６６ａが、ベース基板１５４の第１の表面１５４ａに結合されてもよい。そのような４つの結合部１７２ａ〜１７２ｃが示されている。しか
し、集積回路１５０が、４よりも多いまたは４よりも少ないそのような結合部を備えることができることは、理解されるであろう。
半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、または導電膜のうちから選択された１つを用いて、第２の基板１５６の第１の表面１５６ａが、ベース基板１５４の第１の表面１５４ａに結合されてもよい。そのような４つの結合部１６４ａ〜１６４ｃが示されている。しかし、集積回路１５０が、４よりも多いまたは４よりも少ないそのような結合部を備えることができることは、理解されるであろう。
この配列では、ベース基板１５４は、第１の基板１５６を第２の基板１６６に結合し、さらにパッド１７４ａ〜ｃに結合するために、導電性トレースまたは同様なもの（図示されない）を備えることができる。
集積回路１５０は、また、第１の基板１５６の第１の表面１５６ａに配置された少なくとも１つの電子部品１５８を含む。電子部品１５８は、受動電子部品、例えば抵抗器、コンデンサ、またはインダクタを、さらに能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。
集積回路１５０は、また、第２の基板１６６の第１の表面１６６ａに配置された第１の磁界感知素子１６８を含んでいる。いくつかの実施形態では、集積回路１５０は、第１の基板１５６の第１の表面１５６ａに配置された第２の磁界感知素子１６０をさらに含んでいる。第１および第２の磁界感知素子１６８、１６０は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された１つであってもよい。いくつかの実施形態では、第１および第２の磁界感知素子１６８、１６０は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第１および第２の磁界感知素子１６８、１６０は、それぞれ、異なる型の磁界感知素子である。
一つの特定の実施形態では、第１の磁界感知素子１６８はホール効果素子であり、第２の磁界感知素子１６０は磁気抵抗素子、例えば巨大磁気抵抗（ＧＭＲ）素子である。他の特定の実施形態では、第１および第２の磁界感知素子１６８、１６０は、それぞれ、両方ともホール効果素子であり、第１の基板１５６はシリコンから成り、第２の基板１６６はＧａＡｓから成る。いくつかの実施形態では、第２の磁界感知素子１６０が存在しない。
いくつかの実施形態では、集積回路１５０は、また、第１および第２の磁界感知素子１６８、１６０のうちの関連した１つに近接して各々配置された１つまたは複数の第１または第２の磁束集束器（図示されない）をそれぞれ含むことができる。磁束集束器（図示されない）は、第１および第２の磁界感知素子１６８、１６０に近接して磁界の増大をもたらし、さらに磁界、例えば導体中の電流に起因する磁界に対する第１および第２の磁界感知素子１６８、１６０の対応する感度向上をもたらすことができる。
いくつかの実施形態では、集積回路１５０は、また、第２の基板１６６に形成された１つまたは複数の第１の抵抗器１７０または第１の基板１５６に形成された第２の抵抗器１６２を含む。第１および第２の抵抗器１７０、１６２は、例えば、ある期間にわたって、またはある温度にわたって、第１および第２の基板１５６、１６６の抵抗率変化をそれぞれ測定するために、集積回路１５０によってそれぞれ使用されてもよい。図１および図１Ａに関連して上で説明されたように、当業者は、この目的を達成するために、１つまたは複数の抵抗器１７０、１６２に結合して回路をどのように組み立てるかを理解しているであろう。いくつかの配列では、第１および第２の抵抗器１７０、１６２のうちの１つは存在せず、第１および第２の抵抗器１７０、１６２のうちの残りの１つが、第１および第２
の基板１５６、１６６の１つの抵抗率変化を検出するためにそれぞれ使用される。
集積回路１５０は、また、複数の接合パッドを含むことができ、これらを接合パッド１７４ａ〜１７４ｃが代表している。接合ワイヤ１７６ａ〜１７６ｃは、第１および／または第２の基板１５６、１６６をリードフレーム１５２のリード（図示されない）にそれぞれ結合することができる。
理解されるべきことであるが、集積回路１５０の部分を集積回路１５０の他の部分から電気的に分離するために、様々な絶縁層（図示されない）が使用されることがある。第２の磁界感知素子１６０を備える実施形態では、いくつかの配列において、第２の磁界感知素子１６０は、第１の磁界感知素子１６８に比べて、磁界（すなわち、電流）に対して異なる感度を有することがある。したがって、これらの配列では、集積回路１５０は、１つよりも多い「範囲」すなわち拡張された範囲を有することができる。これらの配列では、集積回路１５０は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。
磁界感知素子および基板材料の型の例示の組合せが、図１および図１Ａに関連して上でさらに説明される。少なくとも同じ組合せが、集積回路１５０に当てはまる。第１および第２の基板１５６、１６６だけが、それぞれ、ベース基板１５４に結合されているように示されたが、他の配列では、ベース基板１５４に結合された２よりも多いまたは２よりも少ない基板があることがある。
ここで図５および図５Ａを参照すると、これらの図で同様な要素は同様な参照名称が付いて示されており、集積回路２００は、図１および図１Ａの集積回路１０と同様な態様を含んでいる。
集積回路２００はリードフレーム２０２と、第１の表面および対向する第２の表面２０４ａ、２０４ｂをそれぞれ有するベース基板２０４とを含む。ベース基板は、様々な材料、例えば、セラミック、ガラス、重合体すなわちＦＲ−４、または半導体を含んでもよい。集積回路２００は、また、第１の表面および対向する第２の表面２１６ａ、２１６ｂをそれぞれ有する第１の基板２１６、および第１の表面および対向する第２の表面２０６ａおよび２０６ｂをそれぞれ有する第２の基板２０６を含んでいる。
ベース基板２０４の第２の表面２０４ｂがリードフレーム２０２より上にあり、かつベース基板２０４の第１の表面２０４ａがベース基板２０４の第２の表面２０４ｂより上にあるように、ベース基板２０４がリードフレーム２０２に結合されている。第１の基板２１６の第２の表面２１６ｂがベース基板２０４の第１の表面２０４ａより上にあり、かつ第１の基板２１６の第１の表面２１６ａが第１の基板２１６の第２の表面２１６ｂより上にあるように、第１の基板２１６がベース基板２０４に結合されている。第２の基板２０６の第２の表面２０６ｂがベース基板２０４の第１の表面２０４ａより上にあり、かつ第２の基板２０６の第１の表面２０６ａが第２の基板２０６の第２の表面２０６ｂより上にあるように、第２の基板２０６がベース基板２０４に結合されている。
第１および第２の基板２１６、２０６は、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＳｉＧｅ、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第１および第２の基板２１６、２０６は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。１つの特定の実施形態では、第１の基板２１６はシリコン（Ｓｉ）から成り、第２の基板２０６はガリウム砒素（ＧａＡｓ）から成る。
第２の基板２０６の第１の表面２０６ａは、ワイヤ接合部２１４ａ〜２１４ｄを用いて第１の基板２１６の第１の表面２１６ａに結合されることがある。４つのそのような結合部２１４ａ〜２１４ｄが示されている。しかし、集積回路２００が、４よりも多いまたは４よりも少ないそのような結合部を備えることができることは、理解されるであろう。
集積回路２００は、また、第１の基板２１６の第１の表面２１６ａに配置された少なくとも１つの電子部品２２０を含む。電子部品２２０は、受動電子部品、例えば抵抗器、コンデンサ、またはインダクタ、および能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。
集積回路２００は、また、第２の基板２０６の第１の表面２０６ａに配置された第１の磁界感知素子２０８を含んでいる。いくつかの実施形態では、集積回路２００は、第１の基板２１６の第１の表面２１６ａに配置された第２の磁界感知素子２１８をさらに含んでいる。第１および第２の磁界感知素子２０８、２１８は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された１つであってもよい。いくつかの実施形態では、第１および第２の磁界感知素子２０８、２１８は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第１および第２の磁界感知素子２０８、２１８は、それぞれ、異なる型の磁界感知素子である。
一つの特定の実施形態では、第１の磁界感知素子２０８はホール効果素子であり、第２の磁界感知素子２１８は磁気抵抗素子、例えば巨大磁気抵抗（ＧＭＲ）素子である。他の特定の実施形態では、第１および第２の磁界感知素子２０８、２１８は、それぞれ、両方ともホール効果素子であり、第１の基板２１６はシリコンから成り、第２の基板２０６はＧａＡｓから成る。いくつかの実施形態では、第２の磁界感知素子２１８が存在しない。
いくつかの実施形態では、集積回路２００は、また、第１および第２の磁界感知素子２０８、２１８のうちの関連した１つに近接して各々配置された１つまたは複数の第１または第２の磁束集束器（図示されない）をそれぞれ含むことができる。磁束集束器（図示されない）は、第１および第２の磁界感知素子２０８、２１８にそれぞれ近接して磁界の増大をもたらし、さらに磁界、例えば導体中の電流に起因する磁界に対する第１および第２の磁界感知素子２０８、２１８の対応する感度向上をもたらすことができる。
いくつかの実施形態では、集積回路２００は、また、第２の基板２０６に形成された１つまたは複数の第１の抵抗器２１０または第１の基板２１６に形成された第２の抵抗器２２２を含む。第１および第２の抵抗器２１０、２２２は、例えば、ある期間にわたって、またはある温度にわたって、第１および第２の基板２１６、２０６の抵抗率変化をそれぞれ測定するために、集積回路２００によってそれぞれ使用されてもよい。図１および図１Ａに関連して上で説明されたように、当業者は、この目的を達成するために、１つまたは複数の抵抗器２１０、２２２に結合して回路をどのように組み立てるかを理解できるであろう。いくつかの配列では、第１および第２の抵抗器２１０、２２２のうちの１つは存在せず、第１および第２の抵抗器２１０、２２２のうちの残りの１つが、第１および第２の基板２１６、２０６の１つの抵抗率変化を検出するためにそれぞれ使用される。
集積回路２００は、また、複数の接合パッドを含むことができ、これらを接合パッド２３２ａ〜２３２ｃが代表している。接合ワイヤ２３４ａ〜２３４ｃは、第１および／または第２の基板２１６、２０６をリードフレーム２０２のリード（図示されない）にそれぞれ結合することができる。
理解されるべきことであるが、集積回路２００の部分を集積回路２００の他の部分から電気的に分離するために、様々な絶縁層（図示されない）が使用されることがある。第２
の磁界感知素子２１８を備える実施形態では、いくつかの配列において、第２の磁界感知素子２１８は、第１の磁界感知素子２０８に比べて、磁界（すなわち、電流）に対して異なる感度を有することができる。したがって、これらの配列では、集積回路２００は、１つよりも多い「範囲」すなわち拡張された範囲を有することができる。これらの配列では、集積回路２００は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。
磁界感知素子および基板材料の型の例示の組合せが、図１および図１Ａに関連して上でさらに説明される。少なくとも同じ組合せが、集積回路２００に当てはまる。ここで図６を参照すると、集積回路２５０は、分解組立図で示され、第１の基板２５２、第２の基板２５４、およびリードフレーム２５７を含んでいる。第１の基板２５２、第２の基板２５４、およびリードフレーム２５７は、それぞれ、図１〜図１Ａ、図２〜図２Ａ、図３〜図３Ａ、図４〜図４Ａ、および図５〜図５Ａのどの集積回路１０、５０、１００、１５０、および２００の同様な素子とも同じであるか、または似ていることがある。
第２の基板２５４は、磁界感知素子２５６を含み、この磁界感知素子２５６は、ホール効果素子または磁気抵抗素子のうちから選択された１つであってもよい。理解されることであろうが、磁界感知素子２５６の位置は、感知されることになる磁界に対する磁界感知素子２５６の感度の軸に従って選ばれてもよい。集積回路２５０は、また、電流通過導体２５８および磁気コア２６０（本明細書で磁束集束器とも呼ばれる）を含む。磁気コア２６０は、実質的にＣ字状であり、中心領域２６０ａおよびこの中心領域２６０ａから延びる一対の実質的に平行な脚部２６０ｂ、２６０ｃを備える。組み立てられたとき、脚部２６０ｂがリードフレーム２５７の下に配置され、他方の脚部２６０ｃが第２の基板２５４より上に配置されるように、磁束集束器２６０は形作られる。
リードフレーム２７５は、プリント回路基板（図示されない）に取り付けるように構成されたリード２５９を備える。リード２５９は、例えば、電源またはＶｃｃ、接続、接地接続、および導体２５８を通過する電流に比例した出力信号を伝えるように構成された出力接続を含むことができる。出力信号は、電流または電圧であってもよい。
第１の基板２５２は、ホール効果素子２５６の出力信号を処理する回路（図示されない）を含んでいる。導体２５８は、銅などの様々な導電性材料から成ってもよく、導体２５８に供給される測定電流が通過するプリント回路基板に取り付けるように構成されている。この目的のために、回路基板のビアの中に半田付けするのに適した曲がったリードまたはタブ２５８ａ、２５８ｂ（２５８ｂは図示されていない）が、導体２５８の端部に設けられている。ネジ端子などの、曲がったタブ２５８ａ、２５８ｂ以外の機構が、集積回路２５０を回路基板に取り付けるために使用され、関連付けられることがある。代わりの実施形態では、集積回路２５０が回路基板以外のものに取り付けられるようにするために、同じまたは他の取付け機構が使用されることがある。例えば、集積回路２５０は、集積回路２５０がワイヤと直列に結合されるようにするワイヤ結合部（図示されない）を備えてもよい。
導体２５８（曲がったタブ２５８ａ、２５８ｂを除く）は、図示のように実質的に平らであってもよく、プリント回路基板から離れるように集積回路２５０の高さを高くする傾向があるかもしれないｚ軸２２６の方へ延びる特徴はない。使用中に、導体２５８の面は、プリント回路基板面に近く位置付けされ、それによって薄型集積回路を実現する。
磁束集束器２６０は、ホール効果素子２５６を横切る磁界を調整する傾向がある。磁束集束器２６０は、フェライト、鋼、鉄化合物、パーマロイ、または他の軟磁性材料を含むがこれらに限定されない様々な材料を含んでもよい。磁束集束器２６０の材料は、最大測
定電流および磁束集束器２６０によって与えられる所望の磁気遮蔽量のような要素に基づいて選ばれる。他の要素には、ある温度にわたっての比透磁率の安定性およびヒステリシス（磁性体残留磁気）がある。例えば、低ヒステリシスは、導体２５８を通過する小電流に対してより高い精度を保証する。磁束集束器２６０の材料および大きさは、また、導体２５８を通過する所望のフルスケール電流に従って選ばれ、飽和磁束密度（Ｂｓａｔ）のより大きな磁気コア材料が、導体２５８を流れる所定電流に対してより小さなコアを使用することを可能にする。理解されることであろうが、磁束集束器２６０を使用することは、集積回路の磁化率を漂遊磁界まで大きく減少させる。
ここで図７および図７Ａを参照すると、これらの図で同様な要素は同様な参照名称が付いて示されており、集積回路３００は、複数のリード３０２ａ〜３０２ｈ、第１の基板３０６、および第２の基板３０７を備えるリードフレーム３０２を含んでいる。
リード３０２ａおよび３０２ｂは、電流路、すなわち幅ｗ１の狭い部分３０４のある電流導体を形成するようにリード３０２ｃおよび３０２ｄに結合されている。第１の基板３０６は、第１の表面３０６ａおよび対向する第２の表面３０６ｂを有し、第２の基板３０７は、第１の表面３０７ａおよび対向する第２の表面３０７ｂを有している。第１の基板３０６は、磁界感知素子３０８を備えることができ、この磁界感知素子３０８は、いくつかの実施形態では、第１の表面３０６ａに拡散された、または、別の方法で第１の基板３０６の第１の表面３０６ａに配置されたホール効果素子３０８であってもよい。同様に、第２の基板３０７は、磁界感知素子３０９を備えることができ、この磁界感知素子３０９は、いくつかの実施形態では、第１の表面３０７ａに拡散された、または、別の方法で第２の基板３０７の第１の表面３０７ａに配置されたホール効果素子３０９であってもよい。
第１および第２の基板３０６、３０７は、図１の集積回路１０と同様なフリップチップ配列で互いに結合されるようにそれぞれ示されている。図１および図１Ａに関連して上で説明されたように、図１および図１Ａの第１の基板１４は、フリップチップ配列で基板１２に取り付けられてもよく、この配列が図７に示されている。しかし、他の実施形態では、集積回路３００と同様な集積回路が、図２〜図２Ａ、図３〜図３Ａ、図４〜図４Ａ、および図５〜図５Ａのどの配列のからでも形成されることがあることは、認められるべきである。
第１の表面３０６ａが電流導体部分３０４に近接し、第２の表面３０６ｂが電流導体部分３０４から遠位にあるように、より具体的には、ホール効果素子３０８が電流導体部分３０４に密接しているように、基板３０６が、リードフレーム３０２より上に配置されている。同様に、第２の基板３０７の磁界感知素子３０９は、電流導体部分３０４に密接している。例示の実施形態では、基板が集積回路パッケージの中に取り付けられている従来の向きに対して、基板３０６は、上下反対の向きになっている（すなわち、第１の表面３０６ａが下の方に向けられている）。
第１の基板３０６は、第１の表面３０６ａに接合パッド３１０ａ〜３１０ｃを備え、これらの接合パッドに接合ワイヤ３１２ａ〜３１２ｃが結合されている。接合ワイヤは、さらに、リードフレーム３０２のリード３０２ｅ、３０２ｆ、３０２ｈに結合されている。
絶縁体３１４が、リードフレーム３０２から基板３０６を隔離し且つ電気的に分離している。絶縁体３１４は、様々なやり方で設けられることがある。例えば、１つの実施形態では、絶縁体３１４の第１の部分は、基板３０６の第１の表面３０６ａに直接堆積されたＢＣＢ樹脂材料の厚さ４μｍの層を含んでいる。絶縁体３１４の第２の部分は、リードフレーム３０２に堆積されたＳｔａｙｃｈｉｐ（商標）ＮＵＦ−３１０７１Ｅ下充填材料（
Ｃｏｏｋｓｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｑｕｉｐｍｅｎｔ， Ｎｅｗ Ｊｅｒｓｅｙ）の層を含んでいる。そのような配列は、基板３０６とリードフレーム３０２の間に１０００ボルト超の絶縁を実現する。
理解されることであろうが、電流導体部分３０４は、電流が流れる全経路のほんの一部である。例えば、矢印３１６で示された方向を持つ電流は、ここでは電気的に並列に結合されているように示されたリード３０２ｃ、３０２ｄへ流れ込み、電流導体部分３０４を通って、ここでは同じく並列に結合されているように示されたリード３０２ａ、３０２ｂから外に流れ出る。
この配列では、電流導体部分３０４を矢印３１６で示された方向に通過する電流によって生成される磁界が、ホール効果素子３０８、３０９の最大応答軸と実質的に一直線に合わされた方向であるように、ホール効果素子３０８、３０９は、電流導体部分３０４に密接しかつ電流導体部分３０４に対して予め決められた位置に配置される。ホール効果素子３０８、３０９は、磁界に比例した、したがって電流導体部分３０４を流れる電流に比例したそれぞれの電圧出力を生成する。例示のホール効果素子３０８、３０９は、ｚ軸３２４と実質的に一直線に合わされた最大応答軸を有する。電流に対応して生成される磁界は、電流導体部分３０４の周りに環状であるので、ホール効果素子３０８、３０９は、図示のように、電流導体部分３０４のまさに側面に（すなわち、ｙ軸３２２に沿って僅かに片寄って）配置され、この場所で、磁界は、ｚ軸３２４に実質的に沿って向けられている。この位置は、ホール効果素子３０８、３０９からより大きな電圧出力をもたらし、したがって、感度の改善をもたらす。しかし、他の方向に合わされた最大応答軸を持つ一つの縦型ホール効果素子、または他の型の磁界センサ、例えば磁気抵抗素子が、電流導体部分３０４に対して他の位置に、例えば、電流導体部分３０４の上（ｚ軸３２４に沿った方向）に配置されてもよい。
図７の実施形態では、ホール効果素子３０８、３０９と電流導体３０４の密接は、ホール効果素子３０８を第１の基板３０６の第１の表面３０６ａに設けることによって、さらにホール効果素子３０９を第２の基板３０７の第１の表面３０７ａに設けることによって、達成される。
ここで図８および図８Ａを参照すると、これらの図で同様な要素は同様な参照名称が付いて示され、他の例示の集積回路３５０は、複数のリード３５２ａ〜３５２ｈを備えるリードフレーム３５２および、第１の電流導体部分３５４ａと第２の電流導体部分３５４ｂの組合せとして形成された電流導体部分３５４を含んでいる。集積回路３５０はまた、第１の表面３５６ａおよび対向する第２の表面３５６ｂを有する基板３５６を含んでいる。基板３５６は、第１の表面３５６ａに拡散された、または別の方法で第１の表面３５６ａに配置された、または第１の表面３５６ａで支持されたホール効果素子３５８を備えている。基板３５６はまた、基板３５６の第１の表面３５６ａに配置された、またはそうでなければ第１の表面３５６で支持された２つの磁気抵抗素子３６０ａ、３６０ｂを備える。ホール効果素子３５８および磁気抵抗素子３６０ａ、３６０ｂが電流導体部分３５４に密接するように、基板３５６はリードフレーム３５２に配置される。
例示の実施形態では、基板３５６は、集積回路パッケージの中に取り付けられた基板の従来の向きに対して上下反対の向きになっている（すなわち、第１の表面３５６ａが下の方に向けられている）。基板３５６は、基板３５６の第１の表面３５６ａに半田ボール３６２ａ〜３６２ｅが付いたフリップチップである。半田ボール３６２ａ〜３６２ｅは、リード３５２ｅ〜３５２ｈに直接結合する。絶縁体（図示されない）が、リードフレーム３５２から基板３５６を隔離し、かつ電気的に分離する。
一つの特定の実施形態では、第２の電流導体部分３５４ｂは、２つの磁気抵抗素子３６０ａ、３６０ｂを避けながら、または、そうでなければ２つの磁気抵抗素子３６０ａ、３６０ｂから絶縁されながら、基板３５６の第１の表面３５６ａに配置されている。第２の電流導体部分３５４ｂは、スパッタリングおよび電気メッキを含むがこれらに限定されない従来のどんな集積回路用堆積技術によって、堆積されてもよい。他の実施形態では、第２の電流導体部分３５４ｂは、基板３５６の第１の表面３５６ａから分離しているが近接した導電構造である。
この配列では、電流導体部分３５４を通過する電流によって生成される磁界が、ホール効果素子３５８の最大応答軸および磁気抵抗素子３６０ａ、３６０ｂの最大応答軸と実質的に一直線に合わされた方向にあるように、ホール効果素子３５８および磁気抵抗素子３６０ａ、３６０ｂは、電流導体部分３５４に密接しかつ電流導体部分３５４に対して予め決められた位置に配置される。ここで、ホール効果素子３５８は、ｚ軸３６８と実質的に一直線に合わされた最大応答軸を有し、２つの磁気抵抗素子は、ｘ軸３６４と実質的に一直線に合わされた最大応答軸を有する。したがって、ホール効果素子３５８は、図示のように、電流導体部分３５４のまさに側面に（すなわち、ｙ軸３２４に沿って僅かに片寄って）配置され、この場所で、磁界は、ｚ軸３２８に実質的に沿って向けられている。しかし、磁気抵抗素子３６０ａ、３６０ｂは、電流導体部分３５４に対してｚ軸合わせで配列される。
動作中に、電流３１６は、並列に結合されたリード３５２ｃ、３５２ｄへ流れ込み、電流導体部分３５４を通って、同じく並列に結合されたリード３５２ａ、３５２ｂから外へ流れ出る。電流導体部分３５４を流れる電流３１６は磁界を生成し、この磁界は、ホール効果素子３５８と、２つの基板を備える実施形態に関して上で説明されたのと全く同じやり方で２レベル電流センサまたは拡張された範囲の電流センサを実現する２つの磁気抵抗素子３６０ａ、３６０ｂと、によって感知される。
他の実施形態では、磁気抵抗素子３６０ａ、３６０ｂは、縦型ホール効果素子に取り替えられることがある。上で説明されたように、ホール効果素子３５８および磁気抵抗素子３６０ａ、３６０ｂは、電流導体部分３５４に非常に密接し、かつ電流によって生成される磁界がこれらの素子の最大応答軸と実質的に一直線に合わされる、電流導体部分３５４に対して予め決められた位置にある。この配置は、ホール効果素子３５８および磁気抵抗素子３６０ａ、３６０ｂからより大きな電圧出力をもたらし、したがって、より高い感度をもたらす。
この配列では、理解されることであろうが、電流導体部分３５４を流れる電流は、第１と第２の電流導体部分３５４ａ、３５４ｂにそれぞれ分かれる。リードフレーム３５２は、回路基板に表面取付けするのに適した曲がったリード３５２ａ〜３５２ｈを有するように示されているが、真っ直ぐな形をした貫通孔リードを含むがこれに限定されない他の形のリードを備えるリードフレームも使用されてもよいことは、理解されるであろう。
１つのホール効果素子３５８だけが基板３５６の第１の表面３５６ａに示されているが、１よりも多いホール効果素子が使用されてもよいことは理解されるであろう。さらに、２つの磁気抵抗素子３６０ａ、３６０ｂが示されたが、２よりも多いまたは２よりも少ない磁気抵抗素子が使用されてもよいことは理解されるであろう。他の回路、例えば増幅器が、また、基板３５６の第１および／または第２の表面３５６ａ、３５６ｂに拡散されてもよく、または、そうではなく、基板３５６の第１および／または第２の表面３５６ａ、３５６ｂに結合されるか支持されてもよい。
５つの半田ボール３２０ａ〜３２０ｅが示されたが、基板３５６を安定化するためのダ
ミー半田ボールを含んで任意の数の半田ボールが設けられてもよい。また、半田ボール３２０ａ〜３２０ｅが示されたが、また、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、導電膜、およびワイヤ接合部を含むが、これらに限定されない他の接続方法も使用されてもよい。
基板３５６はフリップチップ配列で示されたが、他の実施形態では、集積回路３５０が回路基板の最上面に普通に取り付けられたとき第１の表面３５６ａが第２の表面３５６ｂより上にあるように、基板３５６は、従来の方法で取り付けられてもよい。この配列では、第１および第２の電流導体部分３５４ａ、３５４ｂの各々は、それぞれ基板３５６の第１の表面３５６ａより上にある。
図１、図１Ａ、図２、図２Ａ、図３、図３Ａ、図４、図５Ａ、図５および図５Ａに関連して、上で説明された集積回路は、電流センサで使用されるように述べられたが、これらの集積回路に配置された様々な磁界感知素子は、導体を通過する電流によって生成される磁界に反応する。しかし、他の配列では、本集積回路は、集積回路の外の磁界に反応する磁界センサで使用される。さらに他の配列では、本集積回路は、可動鉄物体または他の軟磁性材料、例えば回転する歯車に関連した磁界に反応する近接センサで使用される。さらに他の配列では、本集積回路は、可動永久磁石または硬磁性物体によって生成される磁界に反応する近接センサで使用される。さらに他の配列では、本集積回路は、導体またはコイルのパルス信号に応答するアイソレータで使用される。
図１、図１Ａ、図２、図２Ａ、図３、図３Ａ、図４、図４Ａ、図５および図５Ａに関連して上で説明された集積回路は、２つの基板に配置された２つの磁界感知素子を備えるものとして説明された。しかし、他の実施形態では、２つの基板を備える代わりに、集積回路はただ１つの基板を備えることがあり、２つの磁界感知素子のドーピングおよび／または材料が異なる。例えば、いくつかの実施形態では、単一Ｓｉ基板の領域が、ＳｉＧｅホール効果素子を作るためにＧｅを打ち込まれることがあり、一方で、別個のＳｉホール効果素子が同じ基板のどこかに形成されることがある。これらの配列では、２つの磁界感知素子は、異なる感度を持つことがあり、または同じ感度を持つことがある。
図１、図１Ａ、図２、図２Ａ、図３、図３Ａ、図４、図４Ａ、図５および図５Ａに関連して、上で説明された電子部品１８、５６、１１８、１５８、および２２０は、それぞれの基板の表面にそれぞれ配置されてもよい。これらの電子部品は、発明者Ｍｉｃｈａｅｌ
Ｃ． Ｄｏｏｇｕｅ、Ｖｉｊａｙ ＭａｎｇｔａｎｉおよびＷｉｌｌｉａｍ Ｐ． Ｔａｙｌｏｒで代理人整理番号ＡＬＬＥＧ−０３９ＣＵＳである、「Ｃｕｒｒｅｎｔ Ｓｅｎｓ
ｏｒ」という名称の２００６年１月２０日に出願された米国特許出願第１１／３３６，６０２号に記載された回路から成ってもよく、この出願は、これに言及することによりその全体が参考として組み込まれている。
本明細書で引用された全ての文献は、これによって、その全体が参照して本明細書に組み込まれる。本発明の好ましい実施形態を説明したので、これらの概念を取り込んだ他の実施形態が使用される可能性があることは、今や、当業者には明らかになるであろう。したがって、これらの実施形態は開示された実施形態に限定されるべきでなく、それどころか、添付の特許請求の範囲の精神および範囲によってのみ限定されるべきであると感じられる。

Claims (3)

  1. 第１の基板（３０６）と、
    前記第１の基板（３０６）の表面に配置された回路素子と、
    前記第１の基板（３０６）の表面に配置された縦型ホール効果素子（３０８）であって、磁界に対して第１の感度を有する前記縦型ホール効果素子（３０８）と、
    前記第１の基板（３０６）に結合された第２の基板（３０７）であって、該第２の基板（３０７）の主表面に直交する方向がｚ軸（３２４）方向である前記第２の基板（３０７）と、
    前記第２の基板（３０７）の表面に配置された横型ホール効果素子（３０９）であって、磁界に対して第２の異なる感度を有する前記横型ホール効果素子（３０９）と、を備えている集積回路であり、
    該集積回路は、前記横型ホール効果素子（３０９）に応じた第１の動作範囲と、前記縦型ホール効果素子（３０８）に応じた第２の異なる動作範囲、を有し、且つ前記横型ホール効果素子（３０９）はｚ軸方向に最大の応答軸を有し、且つ前記縦型ホール効果素子（３０８）は前記ｚ軸方向とは異なる他の方向に最大応答軸を有する、集積回路。
  2. 請求項１に記載の集積回路において、前記第１の基板が、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＳｉＧｅ、セラミック、またはガラスのうちから選択された１つを含んでおり、前記第２の基板が、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＳｉＧｅ、セラミック、またはガラスのうちから選択された１つを含んでいる、集積回路。
  3. 請求項１に記載の集積回路において、電流導体部分（３０４）を備えており、前記横型ホール効果素子（３０９）と前記縦型ホール効果素子（３０８）とが、該電流導体部分（３０４）によって流される電流（３１６）によって発生される磁界に反応するようになされている、集積回路。
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