JPH08130338A - 薄膜磁気センサ - Google Patents
薄膜磁気センサInfo
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- JPH08130338A JPH08130338A JP6266907A JP26690794A JPH08130338A JP H08130338 A JPH08130338 A JP H08130338A JP 6266907 A JP6266907 A JP 6266907A JP 26690794 A JP26690794 A JP 26690794A JP H08130338 A JPH08130338 A JP H08130338A
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Abstract
(57)【要約】
【目的】 ワンチップ当たりの磁界検出層の面積を小さ
く抑えながら、所要の抵抗値を実現することができ、か
つ出力のオフセット電圧を抑制すること。 【構成】 磁気抵抗効果を有する強磁性薄膜を折り返し
形状に形成した２個の強磁性薄膜パターンを備えた磁界
検出層３，５を絶縁層４を挟んで基板上１に積層すると
ともに、該両磁界検出層の間に電気的接続を行なうこと
によって該４個の強磁性薄膜パターンを合せた抵抗ブリ
ッジ回路を形成した。
く抑えながら、所要の抵抗値を実現することができ、か
つ出力のオフセット電圧を抑制すること。 【構成】 磁気抵抗効果を有する強磁性薄膜を折り返し
形状に形成した２個の強磁性薄膜パターンを備えた磁界
検出層３，５を絶縁層４を挟んで基板上１に積層すると
ともに、該両磁界検出層の間に電気的接続を行なうこと
によって該４個の強磁性薄膜パターンを合せた抵抗ブリ
ッジ回路を形成した。
Description
【０００１】
【産業上の利用分野】本発明は強磁性磁気抵抗効果（以
下、ＭＲ効果と略す）を有する強磁性薄膜を利用して磁
界を検出する薄膜磁気センサに関するものである。
下、ＭＲ効果と略す）を有する強磁性薄膜を利用して磁
界を検出する薄膜磁気センサに関するものである。
【０００２】ＭＲ効果を利用して磁界を検出する薄膜磁
気センサは、ホール素子と比較して高感度であり、しか
も特性の温度変化が少ない利点を有しているため、スピ
ードメータ，流量計，回転位置検出器，位置検出器等の
ように、幅広い分野に応用されている。薄膜磁気センサ
は、磁界検出層からの出力のオフセット電圧をできるだ
け小さく抑えることができるとともに、ウエハ当たりの
センサ収量を増大できるものであることが望ましい。
気センサは、ホール素子と比較して高感度であり、しか
も特性の温度変化が少ない利点を有しているため、スピ
ードメータ，流量計，回転位置検出器，位置検出器等の
ように、幅広い分野に応用されている。薄膜磁気センサ
は、磁界検出層からの出力のオフセット電圧をできるだ
け小さく抑えることができるとともに、ウエハ当たりの
センサ収量を増大できるものであることが望ましい。
【０００３】
【従来の技術】薄膜磁気センサの主要部分である磁界検
出層は、パーマロイ等の大きな磁気抵抗効果を有する強
磁性薄膜のパターンからなっていて、外部からの信号磁
界に応じて磁界検出層の電気抵抗値が変化することによ
り、出力電圧を発生する。
出層は、パーマロイ等の大きな磁気抵抗効果を有する強
磁性薄膜のパターンからなっていて、外部からの信号磁
界に応じて磁界検出層の電気抵抗値が変化することによ
り、出力電圧を発生する。
【０００４】磁界検出層内の強磁性薄膜パターンは、定
電圧駆動時における消費電力の低減を目的として、電気
抵抗値を大きくするため、通常、必要回数だけつづら折
りに折り返した細線パターンを一つの抵抗体として、４
個の抵抗体からなるブリッジ回路を１つの基板上に形成
している。
電圧駆動時における消費電力の低減を目的として、電気
抵抗値を大きくするため、通常、必要回数だけつづら折
りに折り返した細線パターンを一つの抵抗体として、４
個の抵抗体からなるブリッジ回路を１つの基板上に形成
している。
【０００５】
【発明が解決しようとする課題】このような構成を有す
る薄膜磁気センサにおいては、電気抵抗をある設定値ま
で増大させるために、必要回数だけ折り返したつづら折
り状の細線パターンを用いているため、ワンチップ当た
りの磁界検出層の面積は、ある一定値以下に小さくする
ことはできない。
る薄膜磁気センサにおいては、電気抵抗をある設定値ま
で増大させるために、必要回数だけ折り返したつづら折
り状の細線パターンを用いているため、ワンチップ当た
りの磁界検出層の面積は、ある一定値以下に小さくする
ことはできない。
【０００６】しかしながら、パターニング工程を考慮す
ると、磁界検出層の面積はできるだけ小さい方が望まし
い。つづら折り状の細線パターンを形成するには、レジ
ストを用いたフォトリソグラフィ技術を用いるが、その
際、局所的なパターン変換誤差が生じることは避けられ
ない。
ると、磁界検出層の面積はできるだけ小さい方が望まし
い。つづら折り状の細線パターンを形成するには、レジ
ストを用いたフォトリソグラフィ技術を用いるが、その
際、局所的なパターン変換誤差が生じることは避けられ
ない。
【０００７】パターン変換誤差は、レジスト塗布厚分布
や、チップ面とマスク面との密着の程度に大きく依存す
るため、磁界検出層の面積をある一定値以下に小さくで
きないことは、パターン変換誤差の抑制に限界を生じる
原因になる。特に、つづら折り状の細線パターンの場合
は、この変換誤差が累積して、４個の細線パターン抵抗
体における、それぞれの抵抗値が容易にばらつく。
や、チップ面とマスク面との密着の程度に大きく依存す
るため、磁界検出層の面積をある一定値以下に小さくで
きないことは、パターン変換誤差の抑制に限界を生じる
原因になる。特に、つづら折り状の細線パターンの場合
は、この変換誤差が累積して、４個の細線パターン抵抗
体における、それぞれの抵抗値が容易にばらつく。
【０００８】この抵抗値のばらつきは、ブリッジのバラ
ンスを大きく崩し、磁界検出層の出力のオフセット電圧
を増大させる。そのため、ＩＣアンプの性能から要請さ
れる、許容オフセット電圧範囲から外れた、不良チップ
数を低減することが困難であった。
ンスを大きく崩し、磁界検出層の出力のオフセット電圧
を増大させる。そのため、ＩＣアンプの性能から要請さ
れる、許容オフセット電圧範囲から外れた、不良チップ
数を低減することが困難であった。
【０００９】さらに、１枚のウエハからのチップ収量を
考慮すると、チップあたりの面積はできるだけ小さいこ
とが望ましい。しかしながら、上述したように磁界検出
層の面積を一定値以下に小さくすることができないた
め、ウエハあたりの収量を上げてコストダウンを図るこ
とができなかった。
考慮すると、チップあたりの面積はできるだけ小さいこ
とが望ましい。しかしながら、上述したように磁界検出
層の面積を一定値以下に小さくすることができないた
め、ウエハあたりの収量を上げてコストダウンを図るこ
とができなかった。
【００１０】磁界検出部分の面積を小さくしようという
試みは、特開昭６１−２２２０１３号公報に記載され
た、磁気抵抗効果ヘッドに見られる。同公報に記載され
た磁気抵抗効果ヘッドにおいては、強磁性磁気抵抗効果
薄膜パターンと絶縁層を交互に積層して、磁界検出部分
を微小領域に集中させることによって、微小磁界に対す
る検出能力の向上を図っている。
試みは、特開昭６１−２２２０１３号公報に記載され
た、磁気抵抗効果ヘッドに見られる。同公報に記載され
た磁気抵抗効果ヘッドにおいては、強磁性磁気抵抗効果
薄膜パターンと絶縁層を交互に積層して、磁界検出部分
を微小領域に集中させることによって、微小磁界に対す
る検出能力の向上を図っている。
【００１１】しかしながら、積層された強磁性磁気抵抗
効果薄膜パターンが形成する電気回路は、単純な抵抗の
直列回路であり、さらに各薄膜パターンも通常の矩形で
あることから、同公報に記載された構成では、薄膜磁気
センサに要求されるような、所要の抵抗値を有する抵抗
ブリッジ回路を実現することは困難である。
効果薄膜パターンが形成する電気回路は、単純な抵抗の
直列回路であり、さらに各薄膜パターンも通常の矩形で
あることから、同公報に記載された構成では、薄膜磁気
センサに要求されるような、所要の抵抗値を有する抵抗
ブリッジ回路を実現することは困難である。
【００１２】また、特開昭６２−２６６４７９号公報に
記載された薄膜磁気センサにおいても、同様に、４個の
薄膜磁気抵抗効果素子を、基板上の２つの位置に積層し
て形成して、ブリッジ回路を構成することが記載されて
いる。
記載された薄膜磁気センサにおいても、同様に、４個の
薄膜磁気抵抗効果素子を、基板上の２つの位置に積層し
て形成して、ブリッジ回路を構成することが記載されて
いる。
【００１３】しかしながら、この場合も、各薄膜磁気抵
抗効果素子は、直線状の薄膜パターンからなるものであ
って、所要の抵抗値を有する抵抗ブリッジ回路を形成す
ることは困難である。
抗効果素子は、直線状の薄膜パターンからなるものであ
って、所要の抵抗値を有する抵抗ブリッジ回路を形成す
ることは困難である。
【００１４】
【発明の目的】本発明は、このような従来技術の課題を
解決しようとするものであって、薄膜磁気センサにおけ
る素子構成を改善することによって、ワンチップ当たり
の磁界検出層の面積を小さく抑えながら、所要の抵抗値
を実現することができ、かつ出力のオフセット電圧を抑
制することが可能な、薄膜磁気センサを提供することを
目的としている。
解決しようとするものであって、薄膜磁気センサにおけ
る素子構成を改善することによって、ワンチップ当たり
の磁界検出層の面積を小さく抑えながら、所要の抵抗値
を実現することができ、かつ出力のオフセット電圧を抑
制することが可能な、薄膜磁気センサを提供することを
目的としている。
【００１５】
(1) 磁気抵抗効果を有する強磁性薄膜を折り返し形状に
形成した強磁性薄膜パターンを有する磁界検出層を絶縁
層を挟んで基板上に積層するとともに、該両磁界検出層
の間に電気的接続を行なうことによって強磁性薄膜パタ
ーンを合せた抵抗ブリッジ回路を形成した。
形成した強磁性薄膜パターンを有する磁界検出層を絶縁
層を挟んで基板上に積層するとともに、該両磁界検出層
の間に電気的接続を行なうことによって強磁性薄膜パタ
ーンを合せた抵抗ブリッジ回路を形成した。
【００１６】(2) 磁気抵抗効果を有する強磁性薄膜を折
り返し形状に形成した２個の強磁性薄膜パターンを備え
た磁界検出層を絶縁層を挟んで基板上に積層するととも
に、該両磁界検出層の間に電気的接続を行なうことによ
って該４個の強磁性薄膜パターンを合せた抵抗ブリッジ
回路を形成した。
り返し形状に形成した２個の強磁性薄膜パターンを備え
た磁界検出層を絶縁層を挟んで基板上に積層するととも
に、該両磁界検出層の間に電気的接続を行なうことによ
って該４個の強磁性薄膜パターンを合せた抵抗ブリッジ
回路を形成した。
【００１７】(3) (1)又は(2)において、折り返し形状
が、複数の直線状パターンを平行につづら折り状に折り
返して構成する。
が、複数の直線状パターンを平行につづら折り状に折り
返して構成する。
【００１８】(4) (1),(2)又は(3)において、基板上に該
ブリッジ回路の出力信号を増幅するＩＣアンプ回路部を
形成した。
ブリッジ回路の出力信号を増幅するＩＣアンプ回路部を
形成した。
【００１９】本発明は、このような構成をとることによ
って、前述した目的を達成しようとするものである。
って、前述した目的を達成しようとするものである。
【００２０】
【作用】本発明の薄膜磁気センサにおいては、図１に示
すように、基板１上に薄膜磁気センサの出力を増幅する
ＩＣアンプ回路部２と、絶縁層４をはさんで積層された
磁界検出層３および５が形成されている。磁界検出層
３，５が基板１上に占める面積は、積層されているため
に、両層分のパターンを同一面上に形成した従来の場合
に比べて約１／２となる。
すように、基板１上に薄膜磁気センサの出力を増幅する
ＩＣアンプ回路部２と、絶縁層４をはさんで積層された
磁界検出層３および５が形成されている。磁界検出層
３，５が基板１上に占める面積は、積層されているため
に、両層分のパターンを同一面上に形成した従来の場合
に比べて約１／２となる。
【００２１】磁界検出層３，５内の強磁性薄膜パターン
は、図２に示すような形状になっている。図示のパター
ン中、斜線部分は、金（Ａｕ）等の導電性膜が形成され
ている領域である。一方、白ぬきの部分は強磁性膜のみ
の領域となっている。
は、図２に示すような形状になっている。図示のパター
ン中、斜線部分は、金（Ａｕ）等の導電性膜が形成され
ている領域である。一方、白ぬきの部分は強磁性膜のみ
の領域となっている。
【００２２】ここで、各端子Ｐ１とＴ１，端子Ｐ２とＴ
２，端子Ｐ３とＴ３，端子Ｐ４とＴ４は、重なる形で接
触して電気的に導通がとられているため、両パターンを
合わせて図３に示すような抵抗ブリッジ回路を形成して
いる。この際、端子Ｔ１，Ｔ５，Ｔ６，Ｔ３がそれぞれ
図３中のＡ、Ｂ、Ｃ、Ｄ点に対応することになる。
２，端子Ｐ３とＴ３，端子Ｐ４とＴ４は、重なる形で接
触して電気的に導通がとられているため、両パターンを
合わせて図３に示すような抵抗ブリッジ回路を形成して
いる。この際、端子Ｔ１，Ｔ５，Ｔ６，Ｔ３がそれぞれ
図３中のＡ、Ｂ、Ｃ、Ｄ点に対応することになる。
【００２３】従って、従来技術の場合とまったく同等の
磁界検出回路を有しながら、従来技術の場合と比較し
て、約１／２の面積で済むため、レジスト処理によるパ
ターニング工程時に生ずる、パターン変換誤差に基づ
く、ブリッジバランスのばらつきを低減することが可能
となり、さらに１枚のウエハから作成可能なチップ数を
増加させ、コストダウンを図ることができるようにな
る。
磁界検出回路を有しながら、従来技術の場合と比較し
て、約１／２の面積で済むため、レジスト処理によるパ
ターニング工程時に生ずる、パターン変換誤差に基づ
く、ブリッジバランスのばらつきを低減することが可能
となり、さらに１枚のウエハから作成可能なチップ数を
増加させ、コストダウンを図ることができるようにな
る。
【００２４】
【実施例】以下、本発明の実施例を図１乃至図５に基づ
いて説明する。
いて説明する。
【００２５】図１は、本発明の薄膜磁気センサの一実施
例を示す断面図である。図中、ＩＣアンプ回路部２は、
薄膜磁気センサの出力を増幅するものであって、シリコ
ン基板１上に、通常の半導体集積回路作製技術を用いて
形成されている。ＩＣアンプ回路部２と、次に述べる磁
界検出層３，５とを、同一基板上に形成することによっ
て、チップの小型化を図ることができるが、必ずしも同
一基板上である必要はない。
例を示す断面図である。図中、ＩＣアンプ回路部２は、
薄膜磁気センサの出力を増幅するものであって、シリコ
ン基板１上に、通常の半導体集積回路作製技術を用いて
形成されている。ＩＣアンプ回路部２と、次に述べる磁
界検出層３，５とを、同一基板上に形成することによっ
て、チップの小型化を図ることができるが、必ずしも同
一基板上である必要はない。
【００２６】磁界検出層３，５は、ニッケル鉄（ＮｉＦ
ｅ），ニッケルコバルト（ＮｉＣｏ），またはニッケル
鉄コバルト（ＮｉＦｅＣｏ）合金膜等のような、大きな
磁気抵抗効果を有する強磁性膜と、金（Ａｕ）等の導電
性膜とを連続して成膜した後、レジストを用いたフォト
リソグラフィ技術によってつづら折り細線パターンに加
工したものである。
ｅ），ニッケルコバルト（ＮｉＣｏ），またはニッケル
鉄コバルト（ＮｉＦｅＣｏ）合金膜等のような、大きな
磁気抵抗効果を有する強磁性膜と、金（Ａｕ）等の導電
性膜とを連続して成膜した後、レジストを用いたフォト
リソグラフィ技術によってつづら折り細線パターンに加
工したものである。
【００２７】図２は、本発明の薄膜磁気センサにおける
磁界検出層のパターン形状の一列を示したものである。
磁界検出層３，５は、それぞれ、複数の等長の直線状パ
ターンを平行につづら折りに折り返して形成された、つ
づら折り状の折り返しパターンからなっている。なお、
各直線状パターンは等長でなくてもよい。
磁界検出層のパターン形状の一列を示したものである。
磁界検出層３，５は、それぞれ、複数の等長の直線状パ
ターンを平行につづら折りに折り返して形成された、つ
づら折り状の折り返しパターンからなっている。なお、
各直線状パターンは等長でなくてもよい。
【００２８】また本発明の薄膜磁気センサは、図２に示
された形状に限るものではなく、これに準じた形状であ
って、複数の強磁性薄膜パターンを折り返し等の方法に
よって順次接続して、小面積内において、全体の長さが
長くなるように形成して、抵抗値を増大させるようにし
たものであればよい。
された形状に限るものではなく、これに準じた形状であ
って、複数の強磁性薄膜パターンを折り返し等の方法に
よって順次接続して、小面積内において、全体の長さが
長くなるように形成して、抵抗値を増大させるようにし
たものであればよい。
【００２９】各薄膜の成膜には、真空蒸着法またはスパ
ッタ法を用いている。強磁性磁気抵抗効果薄膜の厚さ
は、１５ｎｍから６５ｎｍの間である。細線のパターン
幅には、４μｍから２０μｍまでの値が採られている。
ッタ法を用いている。強磁性磁気抵抗効果薄膜の厚さ
は、１５ｎｍから６５ｎｍの間である。細線のパターン
幅には、４μｍから２０μｍまでの値が採られている。
【００３０】絶縁層４は、酸化シリコン膜等の絶縁体膜
からなっており、磁界検出層３，５を電気的に分離して
いる。しかしながら、磁界検出層３と磁界検出層５の間
には、電気的導通がとられている。
からなっており、磁界検出層３，５を電気的に分離して
いる。しかしながら、磁界検出層３と磁界検出層５の間
には、電気的導通がとられている。
【００３１】図２に示す、端子Ｐ１とＴ１、端子Ｐ２と
Ｔ２、端子Ｐ３とＴ３、端子Ｐ４とＴ４は、それぞれ重
なる形で接触している。実際の製作の際には、絶縁層４
の成膜後、所定の位置に化学エッチングによって、穴パ
ターンが開けられることによって、その後成膜される磁
界検出層５の導電性膜パターンが、磁界検出層３の導電
性膜パターンと接触し電気的に接続される。
Ｔ２、端子Ｐ３とＴ３、端子Ｐ４とＴ４は、それぞれ重
なる形で接触している。実際の製作の際には、絶縁層４
の成膜後、所定の位置に化学エッチングによって、穴パ
ターンが開けられることによって、その後成膜される磁
界検出層５の導電性膜パターンが、磁界検出層３の導電
性膜パターンと接触し電気的に接続される。
【００３２】以上の工程を経た後、素子全体に酸化シリ
コン膜等からなる保護層（不図示）を形成している。保
護層形成後、必要箇所にフォトリソグラフィ技術を用い
て穴パターンを開けて、ＩＣアンプ回路部２と磁界検出
層５との間に、導電ワイヤ６をボンディングし、素子全
体の電気回路を完成させている。
コン膜等からなる保護層（不図示）を形成している。保
護層形成後、必要箇所にフォトリソグラフィ技術を用い
て穴パターンを開けて、ＩＣアンプ回路部２と磁界検出
層５との間に、導電ワイヤ６をボンディングし、素子全
体の電気回路を完成させている。
【００３３】図３に薄膜磁気センサの斜視図を示した。
【００３４】図４は、薄膜磁気センサ内の磁界検出層
３，５によって形成される抵抗ブリッジ回路を示したも
のであって、Ａ，Ｂ，Ｃ，Ｄは、抵抗ブリッジ回路にお
ける隣接する辺を接続する端子である。ＩＣアンプ回路
部２は、磁界検出時における、このブリッジ回路の出力
を増幅する作用を行なう。
３，５によって形成される抵抗ブリッジ回路を示したも
のであって、Ａ，Ｂ，Ｃ，Ｄは、抵抗ブリッジ回路にお
ける隣接する辺を接続する端子である。ＩＣアンプ回路
部２は、磁界検出時における、このブリッジ回路の出力
を増幅する作用を行なう。
【００３５】以上のようにして作製された薄膜磁気セン
サは、素子面積が従来技術の場合の約２／３の大きさで
あり、小型化が実現されている。従って、従来の場合と
同じ大きさのシリコン（Ｓｉ）ウエハを用いて試作を行
った結果、１枚のウエハから作成できる薄膜磁気センサ
の数が約１．５倍となり、量産時のコストダウンに大き
く貢献することが明らかとなった。
サは、素子面積が従来技術の場合の約２／３の大きさで
あり、小型化が実現されている。従って、従来の場合と
同じ大きさのシリコン（Ｓｉ）ウエハを用いて試作を行
った結果、１枚のウエハから作成できる薄膜磁気センサ
の数が約１．５倍となり、量産時のコストダウンに大き
く貢献することが明らかとなった。
【００３６】この薄膜磁気センサに、信号磁界として標
準的な大きさである、３０エルステッドの回転磁界を印
加し、磁界検出層からの出力電圧を調査した。用いられ
たサンプルは、強磁性磁気抵抗効果膜としてＮｉ85Ｆｅ
15（重量％）蒸着膜を用い、同膜の厚さを３２ｎｍ、パ
ターン幅を１０μｍとしたものである。測定されたチッ
プ数は５０個である。また測定の際、抵抗ブリッジに印
加された入力電圧は１２Ｖである。出力電圧は横軸を時
間軸として、いずれも正弦波形であった。
準的な大きさである、３０エルステッドの回転磁界を印
加し、磁界検出層からの出力電圧を調査した。用いられ
たサンプルは、強磁性磁気抵抗効果膜としてＮｉ85Ｆｅ
15（重量％）蒸着膜を用い、同膜の厚さを３２ｎｍ、パ
ターン幅を１０μｍとしたものである。測定されたチッ
プ数は５０個である。また測定の際、抵抗ブリッジに印
加された入力電圧は１２Ｖである。出力電圧は横軸を時
間軸として、いずれも正弦波形であった。
【００３７】図５は、その際に測定された、磁界検出層
出力のオフセット電圧の平均値を示したものである。本
実施例の薄膜磁気センサでは、オフセット電圧の平均値
が従来技術の薄膜磁気センサよりも小さい値となること
が示されている。
出力のオフセット電圧の平均値を示したものである。本
実施例の薄膜磁気センサでは、オフセット電圧の平均値
が従来技術の薄膜磁気センサよりも小さい値となること
が示されている。
【００３８】本発明の薄膜磁気センサにおいて、オフセ
ット電圧の平均値が従来技術の薄膜磁気センサより小さ
くなる原因としては、本発明の薄膜磁気センサにおいて
は、磁界検出層の面積が小さいことから、磁界検出層内
の抵抗ブリッジを形成する各抵抗体の抵抗値のばらつき
が抑えられており、従って、抵抗ブリッジのバランスが
従来技術のセンサよりも良好となって、小さいオフセッ
ト電圧が実現されていると考えられる。
ット電圧の平均値が従来技術の薄膜磁気センサより小さ
くなる原因としては、本発明の薄膜磁気センサにおいて
は、磁界検出層の面積が小さいことから、磁界検出層内
の抵抗ブリッジを形成する各抵抗体の抵抗値のばらつき
が抑えられており、従って、抵抗ブリッジのバランスが
従来技術のセンサよりも良好となって、小さいオフセッ
ト電圧が実現されていると考えられる。
【００３９】薄膜磁気センサの量産時においては、オフ
セット電圧が小さく抑えられていることによって、ウエ
ハごとの、ＩＣアンプ回路の性能から要請される、許容
オフセット電圧値内のチップ数が増加し、歩留りが向上
することになる。
セット電圧が小さく抑えられていることによって、ウエ
ハごとの、ＩＣアンプ回路の性能から要請される、許容
オフセット電圧値内のチップ数が増加し、歩留りが向上
することになる。
【００４０】
【発明の効果】以上説明したように本発明によれば、薄
膜磁気センサにおいて、新しい構成を採用することによ
って、磁界検出層からの出力のオフセット電圧を小さく
抑えることができる。さらに素子面積を小さくできるた
め、１枚のウエハから作成可能なチップ数を増加させる
ことができ、大幅なコストダウンを図ることが可能にな
るという、従来にない、優れた薄膜磁気センサを提供す
ることができる。
膜磁気センサにおいて、新しい構成を採用することによ
って、磁界検出層からの出力のオフセット電圧を小さく
抑えることができる。さらに素子面積を小さくできるた
め、１枚のウエハから作成可能なチップ数を増加させる
ことができ、大幅なコストダウンを図ることが可能にな
るという、従来にない、優れた薄膜磁気センサを提供す
ることができる。
【図１】本発明の薄膜磁気センサの一実施例を示す断面
図である。
図である。
【図２】本発明の薄膜磁気センサにおける磁界検出層の
パターン形状の一列を示す図である。
パターン形状の一列を示す図である。
【図３】図１に示した薄膜磁気センサの構成を示す斜視
図である。
図である。
【図４】薄膜磁気センサ内の磁界検出層によって形成さ
れる抵抗ブリッジ回路を示す図である。
れる抵抗ブリッジ回路を示す図である。
【図５】磁界検出層出力のオフセット電圧の平均値を示
す図である。
す図である。
１ 基板 ２ ＩＣアンプ回路部 ３ 磁界検出層 ４ 絶縁層 ５ 磁界検出層
Claims (4)
- 【請求項１】 磁気抵抗効果を有する強磁性薄膜を折り
返し形状に形成した強磁性薄膜パターンを有する磁界検
出層を絶縁層を挟んで基板上に積層するとともに、該両
磁界検出層の間に電気的接続を行なうことによって強磁
性薄膜パターンを合せた抵抗ブリッジ回路を形成したこ
とを特徴とする薄膜磁気センサ。 - 【請求項２】 磁気抵抗効果を有する強磁性薄膜を折り
返し形状に形成した２個の強磁性薄膜パターンを備えた
磁界検出層を絶縁層を挟んで基板上に積層するととも
に、該両磁界検出層の間に電気的接続を行なうことによ
って該４個の強磁性薄膜パターンを合せた抵抗ブリッジ
回路を形成したことを特徴とする薄膜磁気センサ。 - 【請求項３】 前記折り返し形状が、複数の直線状パタ
ーンを平行につづら折り状に折り返して形成されたこと
を特徴とする請求項１又は２記載の薄膜磁気センサ。 - 【請求項４】 請求項１，２または３記載の薄膜磁気セ
ンサにおいて、前記基板上に該ブリッジ回路の出力信号
を増幅するＩＣアンプ回路部を形成したことを特徴とす
る薄膜磁気センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6266907A JPH08130338A (ja) | 1994-10-31 | 1994-10-31 | 薄膜磁気センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6266907A JPH08130338A (ja) | 1994-10-31 | 1994-10-31 | 薄膜磁気センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130338A true JPH08130338A (ja) | 1996-05-21 |
Family
ID=17437325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6266907A Pending JPH08130338A (ja) | 1994-10-31 | 1994-10-31 | 薄膜磁気センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130338A (ja) |
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1994
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