JPS58155761A - ホ−ル効果半導体集積回路 - Google Patents
ホ−ル効果半導体集積回路Info
- Publication number
- JPS58155761A JPS58155761A JP57038588A JP3858882A JPS58155761A JP S58155761 A JPS58155761 A JP S58155761A JP 57038588 A JP57038588 A JP 57038588A JP 3858882 A JP3858882 A JP 3858882A JP S58155761 A JPS58155761 A JP S58155761A
- Authority
- JP
- Japan
- Prior art keywords
- hall
- terminal
- hall element
- magnetic field
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ホール素子及びホール出力を増幅する回路等
を単一のシリコン基板内に集積化した、ホール効果半導
体集積回路（以下単にホールＩＣという）に関する。
を単一のシリコン基板内に集積化した、ホール効果半導
体集積回路（以下単にホールＩＣという）に関する。
従来のホールＩＣの出力端子数は、／端子又は一端子が
一般的である。現有のコ端子の出力端子をもつホニルＩ
Ｃであっても、２つの出力信号は同一の信号であるか、
又はせいぜい信号レベルを反転した信号で、いずれも外
部磁場に対する感度は同一であり、近接スイッチ等の用
途として充分でなかった。
一般的である。現有のコ端子の出力端子をもつホニルＩ
Ｃであっても、２つの出力信号は同一の信号であるか、
又はせいぜい信号レベルを反転した信号で、いずれも外
部磁場に対する感度は同一であり、近接スイッチ等の用
途として充分でなかった。
すなわち、従来の構造は第１丙のようであり、センサー
であるホール素子／を７個内蔵し、このホール素子／に
増幅回路コ、シュミット・トリが一回路３及び出力回路
グを直結して接続し、磁場に対する感度の異なった出力
信号が得られなかった。なお、第１図において、ｊは定
電圧回路、２は鴫源電圧（Ｖｃｃ）端子、７は出力回路
グから導出される出力端子、ｇはグランド（ＧＮＤ）端
子である。出力端子７として、出力回路グから反転信号
を取出すため、もう−の端子か備えられることがあるが
、これは前述したように、信号レベルを反転しただけで
あり、磁場に対して感度の異なったものではない。
であるホール素子／を７個内蔵し、このホール素子／に
増幅回路コ、シュミット・トリが一回路３及び出力回路
グを直結して接続し、磁場に対する感度の異なった出力
信号が得られなかった。なお、第１図において、ｊは定
電圧回路、２は鴫源電圧（Ｖｃｃ）端子、７は出力回路
グから導出される出力端子、ｇはグランド（ＧＮＤ）端
子である。出力端子７として、出力回路グから反転信号
を取出すため、もう−の端子か備えられることがあるが
、これは前述したように、信号レベルを反転しただけで
あり、磁場に対して感度の異なったものではない。
本発明は、かかるホールＩＣの欠点を補うため磁場に対
する感度の異なった一種類のホールＩＣを用い、磁場に
対する感度の異なった信号を得ることを特徴とする、多
端子ホールＩＣを提供するものである。
する感度の異なった一種類のホールＩＣを用い、磁場に
対する感度の異なった信号を得ることを特徴とする、多
端子ホールＩＣを提供するものである。
第一図は、ホール素子の領域内に、ホール素子と同一極
性の不純物をイオン注入又は選択拡散することによって
、島状の多数の活性層りを形成したものである。１０は
Ｐ型シリコン基板、／／はＮ型エピタ牛シャル層、／２
はアイソレーション層（Ｐ 型層）、／３と／ダは直流
電圧印加端子（Ｎ＋型層）、／ｊと７２は集電電極（Ｎ
＋型層）である。活性層りの点線は、゛活性層２がホー
ル素子領域の表面に出ていないことを示している。この
ような活性層りを作ることにより、ホール素子内部の平
均移動度μが変化し、ホール素子の磁場に対する感度５
＝ｉ−を変えることができる。
性の不純物をイオン注入又は選択拡散することによって
、島状の多数の活性層りを形成したものである。１０は
Ｐ型シリコン基板、／／はＮ型エピタ牛シャル層、／２
はアイソレーション層（Ｐ 型層）、／３と／ダは直流
電圧印加端子（Ｎ＋型層）、／ｊと７２は集電電極（Ｎ
＋型層）である。活性層りの点線は、゛活性層２がホー
ル素子領域の表面に出ていないことを示している。この
ような活性層りを作ることにより、ホール素子内部の平
均移動度μが変化し、ホール素子の磁場に対する感度５
＝ｉ−を変えることができる。
ここで、ホール素子の磁場に対する感度■Ｈ：ホール電
圧（Ｖ） Ｂ：外部磁場Ｃ１０’ ｇａｕａａ ｗｂ／＠＝Ｔｅｓ
ｌａ ）μ：平均移動度（ｍ ／ｖ＠Ｓ） Ｗ：横幅（−） Ｌ：長さくｌ１１） Ｖ：駆動電圧 一個の、横幅Ｗ、長さＬの同一サイズのポール素子につ
いて、一方のホール素子については活性層（第一図の２
）を入れ、他方のホール素子には活性層を入れない。こ
れにより、上式において、活性層を入れない場合の平均
移変はμｌ（ｇ２／ｖ、ｓ）、活性層を入れた場合の平
均移動度はμ２ （ａｓ２／Ｖ 、 Ｓ ）となり、感
度の異なる一種類のホール素子ができる。
圧（Ｖ） Ｂ：外部磁場Ｃ１０’ ｇａｕａａ ｗｂ／＠＝Ｔｅｓ
ｌａ ）μ：平均移動度（ｍ ／ｖ＠Ｓ） Ｗ：横幅（−） Ｌ：長さくｌ１１） Ｖ：駆動電圧 一個の、横幅Ｗ、長さＬの同一サイズのポール素子につ
いて、一方のホール素子については活性層（第一図の２
）を入れ、他方のホール素子には活性層を入れない。こ
れにより、上式において、活性層を入れない場合の平均
移変はμｌ（ｇ２／ｖ、ｓ）、活性層を入れた場合の平
均移動度はμ２ （ａｓ２／Ｖ 、 Ｓ ）となり、感
度の異なる一種類のホール素子ができる。
第３図におい−Ｃ，／は活性層２を入れないホール素子
、／′は同サイズで活性層２を入れたポール素子で、ホ
ール素子／′側にも、同様の増幅回路、２ ／ 、シ
ュミット−トリガー回路３及び出力回路Ｚ′が設けられ
、これらは同二のシリコン基板に集積化して形成される
。端子２′は、出方回路ｙ′から感度の異なる出方信号
を取出すための端子である。
、／′は同サイズで活性層２を入れたポール素子で、ホ
ール素子／′側にも、同様の増幅回路、２ ／ 、シ
ュミット−トリガー回路３及び出力回路Ｚ′が設けられ
、これらは同二のシリコン基板に集積化して形成される
。端子２′は、出方回路ｙ′から感度の異なる出方信号
を取出すための端子である。
出力特性を′！４ｙ図（ａ） 、 （ｂ）に示す。第り
図（ａ）は第３回の回路構成による出方特性図、第７図
（ｂ）は、第３図のシュミット拳トリが一回路３．３′
及び出力回路ダ、ダ′を省力して構成し、増幅回路ノ、
２′から直接出力端子７．Ｚ′を引出した場合の出力特
性図である。第７図（ａ） 、 （ｂ）において、例え
ば、実線は出力端子７、破線は出力端子７′（逆でもよ
い）から得られる出力信号である。
図（ａ）は第３回の回路構成による出方特性図、第７図
（ｂ）は、第３図のシュミット拳トリが一回路３．３′
及び出力回路ダ、ダ′を省力して構成し、増幅回路ノ、
２′から直接出力端子７．Ｚ′を引出した場合の出力特
性図である。第７図（ａ） 、 （ｂ）において、例え
ば、実線は出力端子７、破線は出力端子７′（逆でもよ
い）から得られる出力信号である。
なお、周知のようにバイポーラ型集積回路（ＩＣ）では
、エピタキシャル成長前に、例えばコレクタ用にＮ 埋
込み拡散層を形成゛するプロセスが一般的である。そこ
で、ホール素子に活性層を形成する方法として、第５図
に示すように、一般のバイポーラ型ＩＣと全く同二のプ
ロセスを用い Ｎ＋埋込み拡散層／Ｚにより、島状の多
数の活性層を作ってもよい。この方法は、従来のバイポ
ーラ型ＩＣのプロセスを利用して全く同一の工程で、容
易に第７図に示すような特性をむったホールＩＣを作成
できる利点があり、有用である。
、エピタキシャル成長前に、例えばコレクタ用にＮ 埋
込み拡散層を形成゛するプロセスが一般的である。そこ
で、ホール素子に活性層を形成する方法として、第５図
に示すように、一般のバイポーラ型ＩＣと全く同二のプ
ロセスを用い Ｎ＋埋込み拡散層／Ｚにより、島状の多
数の活性層を作ってもよい。この方法は、従来のバイポ
ーラ型ＩＣのプロセスを利用して全く同一の工程で、容
易に第７図に示すような特性をむったホールＩＣを作成
できる利点があり、有用である。
上述のように本発明によれば、本発明のホールＩＣを近
接スイッチ等に用いれば、３段階の位置検出が容易にで
きる特徴があり、位置センサー用途として効果の大きい
ホールＩｃが提供できる。
接スイッチ等に用いれば、３段階の位置検出が容易にで
きる特徴があり、位置センサー用途として効果の大きい
ホールＩｃが提供できる。
以上、出力端子が一端子のものについて述べたが、本構
想を拡張することにより、磁場感度の異なった一端子以
上のホールＩＣも作成することも可能である。
想を拡張することにより、磁場感度の異なった一端子以
上のホールＩＣも作成することも可能である。
第１図は従来の構成を示す回路ブロック図、第一図は本
発明の一実施例を示す要部構成図、第３図は同回路ブロ
ック図、第７図（ａ） 、 （ｂｌは同出力特性図、第
５図は本発明の他の実施例を示す要部構成図である。 ／、／′・・・ホール素子、Ｊ、、、２’・・・増幅回
路、３．３′・・・シュミット・トリガー回路、ダ、グ
′・・・出力回路、ｊ・・・定電圧回路、２・・・電源
電圧端子、７，７′・・・出力端子、ｇ・・・グランド
端子、り・・・活性層、１０・・・Ｐ型シリコン基板、
／／・・・Ｎ型エビタ牛シャル層、／２・・・埋込み拡
散層（活性層）。
発明の一実施例を示す要部構成図、第３図は同回路ブロ
ック図、第７図（ａ） 、 （ｂｌは同出力特性図、第
５図は本発明の他の実施例を示す要部構成図である。 ／、／′・・・ホール素子、Ｊ、、、２’・・・増幅回
路、３．３′・・・シュミット・トリガー回路、ダ、グ
′・・・出力回路、ｊ・・・定電圧回路、２・・・電源
電圧端子、７，７′・・・出力端子、ｇ・・・グランド
端子、り・・・活性層、１０・・・Ｐ型シリコン基板、
／／・・・Ｎ型エビタ牛シャル層、／２・・・埋込み拡
散層（活性層）。
Claims (1)
- １、外部磁場の強さにより出力電圧の変化するホール素
子の領域内に、同一極性の不純物をドープしたホール素
子と、ドープしないホール素子とを同一のシリコン基板
に集積化してなることを特徴とするホール効果半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038588A JPS58155761A (ja) | 1982-03-10 | 1982-03-10 | ホ−ル効果半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038588A JPS58155761A (ja) | 1982-03-10 | 1982-03-10 | ホ−ル効果半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58155761A true JPS58155761A (ja) | 1983-09-16 |
Family
ID=12529453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038588A Pending JPS58155761A (ja) | 1982-03-10 | 1982-03-10 | ホ−ル効果半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155761A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829352A (en) * | 1986-04-29 | 1989-05-09 | Lgz Landis & Gyr Zug Ag | Integrable Hall element |
| JPH02291005A (ja) * | 1989-03-17 | 1990-11-30 | Siemens Ag | 集積回路の目標値設定装置 |
| JP2013178259A (ja) * | 2006-01-20 | 2013-09-09 | Allegro Microsystems Llc | 集積化センサの配列 |
| US10935612B2 (en) | 2018-08-20 | 2021-03-02 | Allegro Microsystems, Llc | Current sensor having multiple sensitivity ranges |
| US11567108B2 (en) | 2021-03-31 | 2023-01-31 | Allegro Microsystems, Llc | Multi-gain channels for multi-range sensor |
-
1982
- 1982-03-10 JP JP57038588A patent/JPS58155761A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829352A (en) * | 1986-04-29 | 1989-05-09 | Lgz Landis & Gyr Zug Ag | Integrable Hall element |
| JPH02291005A (ja) * | 1989-03-17 | 1990-11-30 | Siemens Ag | 集積回路の目標値設定装置 |
| JP2013178259A (ja) * | 2006-01-20 | 2013-09-09 | Allegro Microsystems Llc | 集積化センサの配列 |
| JP2015108640A (ja) * | 2006-01-20 | 2015-06-11 | アレグロ・マイクロシステムズ・エルエルシー | 集積化センサの配列 |
| US9082957B2 (en) | 2006-01-20 | 2015-07-14 | Allegro Microsystems, Llc | Arrangements for an integrated sensor |
| JP2016001186A (ja) * | 2006-01-20 | 2016-01-07 | アレグロ・マイクロシステムズ・エルエルシー | 集積化センサの配列 |
| US9859489B2 (en) | 2006-01-20 | 2018-01-02 | Allegro Microsystems, Llc | Integrated circuit having first and second magnetic field sensing elements |
| US10069063B2 (en) | 2006-01-20 | 2018-09-04 | Allegro Microsystems, Llc | Integrated circuit having first and second magnetic field sensing elements |
| US10935612B2 (en) | 2018-08-20 | 2021-03-02 | Allegro Microsystems, Llc | Current sensor having multiple sensitivity ranges |
| US11567108B2 (en) | 2021-03-31 | 2023-01-31 | Allegro Microsystems, Llc | Multi-gain channels for multi-range sensor |
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