JP5809735B2 - 半導体装置 - Google Patents
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
- G09G2310/0256—Control of polarity reversal in general, other than for liquid crystal displays with the purpose of reversing the voltage across a light emitting or modulating element within a pixel
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
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- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
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- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
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- G09G2320/00—Control of display operating conditions
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- G09G2320/0233—Improving the luminance or brightness uniformity across the screen
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- G09G2320/00—Control of display operating conditions
- G09G2320/04—Maintaining the quality of display appearance
- G09G2320/043—Preventing or counteracting the effects of ageing
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- G09G2320/00—Control of display operating conditions
- G09G2320/04—Maintaining the quality of display appearance
- G09G2320/043—Preventing or counteracting the effects of ageing
- G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD
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- G—PHYSICS
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/04—Display protection
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/04—Display protection
- G09G2330/045—Protection against panel overheating
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- G—PHYSICS
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
- G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
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- G—PHYSICS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
- G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
- G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
- G09G3/325—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror the data current flowing through the driving transistor during a setting phase, e.g. by using a switch for connecting the driving transistor to the data driver
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
- H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K2102/00—Constructional details relating to the organic devices covered by this subclass
- H10K2102/10—Transparent electrodes, e.g. using graphene
- H10K2102/101—Transparent electrodes, e.g. using graphene comprising transparent conductive oxides [TCO]
- H10K2102/103—Transparent electrodes, e.g. using graphene comprising transparent conductive oxides [TCO] comprising indium oxides, e.g. ITO
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/1201—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/80—Constructional details
- H10K59/87—Passivation; Containers; Encapsulations
- H10K59/874—Passivation; Containers; Encapsulations including getter material or desiccant
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
- H10K85/10—Organic polymers or oligomers
- H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
- H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
- H10K85/10—Organic polymers or oligomers
- H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
- H10K85/114—Poly-phenylenevinylene; Derivatives thereof
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
- H10K85/10—Organic polymers or oligomers
- H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
- H10K85/115—Polyfluorene; Derivatives thereof
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
- H10K85/30—Coordination compounds
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Description
本発明は、基板上に形成された発光素子を、該基板とカバー材の間に封入した発光パネ
ルに関する。また、該発光パネルにコントローラを含むＩＣ等を実装した、発光モジュー
ルに関する。なお本明細書において、発光パネル及び発光モジュールを共に発光装置と総
称する。本発明はさらに、該発光装置の駆動方法及び該発光装置を用いた電子機器に関す
る。
ルに関する。また、該発光パネルにコントローラを含むＩＣ等を実装した、発光モジュー
ルに関する。なお本明細書において、発光パネル及び発光モジュールを共に発光装置と総
称する。本発明はさらに、該発光装置の駆動方法及び該発光装置を用いた電子機器に関す
る。
発光素子は自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックラ
イトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年発光素
子を用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
イトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年発光素
子を用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
なお、本明細書において発光素子は、電流または電圧によって輝度が制御される素子を
意味しており、ＯＬＥＤ（Organic Light Emitting Diode）や、ＦＥＤ（Field Emission
Display）に用いられているＭＩＭ型の電子源素子（電子放出素子）等を含んでいる。
意味しており、ＯＬＥＤ（Organic Light Emitting Diode）や、ＦＥＤ（Field Emission
Display）に用いられているＭＩＭ型の電子源素子（電子放出素子）等を含んでいる。
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が
得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と
、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から
基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光
）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用い
ていても良いし、または両方の発光を用いていても良い。
得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と
、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から
基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光
）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用い
ていても良いし、または両方の発光を用いていても良い。
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と
定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電
子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造
を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入
層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電
子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造
を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入
層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
図４１に、一般的な発光装置の画素の構成を示す。図４１に示した画素は、ＴＦＴ５０
、５１と、保持容量５２と、発光素子５３とを有している。
、５１と、保持容量５２と、発光素子５３とを有している。
ＴＦＴ５０は、ゲートが走査線５５に接続されており、ソースとドレインが一方は信号
線５４に、もう一方はＴＦＴ５１のゲートに接続されている。ＴＦＴ５１は、ソースが電
源５６に接続されており、ドレインが発光素子５３の陽極に接続されている。発光素子５
３の陰極は電源５７に接続されている。保持容量５２はＴＦＴ５１のゲートとソース間の
電圧を保持するように設けられている。
線５４に、もう一方はＴＦＴ５１のゲートに接続されている。ＴＦＴ５１は、ソースが電
源５６に接続されており、ドレインが発光素子５３の陽極に接続されている。発光素子５
３の陰極は電源５７に接続されている。保持容量５２はＴＦＴ５１のゲートとソース間の
電圧を保持するように設けられている。
走査線５５の電圧によりＴＦＴ５０がオンになると、信号線５４に入力されたビデオ信
号がＴＦＴ５１のゲートに入力される。ビデオ信号が入力されると、入力されたビデオ信
号の電圧に従って、ＴＦＴ５１のゲート電圧（ゲートとソース間の電圧差）が定まる。そ
して、該ゲート電圧によって流れるＴＦＴ５１のドレイン電流は、発光素子５３に供給さ
れ、発光素子５３は供給された電流によって発光する。
号がＴＦＴ５１のゲートに入力される。ビデオ信号が入力されると、入力されたビデオ信
号の電圧に従って、ＴＦＴ５１のゲート電圧（ゲートとソース間の電圧差）が定まる。そ
して、該ゲート電圧によって流れるＴＦＴ５１のドレイン電流は、発光素子５３に供給さ
れ、発光素子５３は供給された電流によって発光する。
ところで、ポリシリコンで形成されたＴＦＴは、アモルファスシリコンで形成されたＴ
ＦＴよりも電界効果移動度が高く、オン電流が大きいので、発光パネルのトランジスタと
してより適している。
ＦＴよりも電界効果移動度が高く、オン電流が大きいので、発光パネルのトランジスタと
してより適している。
しかし、ポリシリコンを用いたＴＦＴも、その電気的特性は所詮単結晶シリコン基板に
形成されるＭＯＳトランジスタの特性に匹敵するものではない。例えば、電界効果移動度
は単結晶シリコンの１／１０以下である。また、ポリシリコンを用いたＴＦＴは、結晶粒
界に形成される欠陥に起因して、その特性にばらつきが生じやすいといった問題点を有し
ている。
形成されるＭＯＳトランジスタの特性に匹敵するものではない。例えば、電界効果移動度
は単結晶シリコンの１／１０以下である。また、ポリシリコンを用いたＴＦＴは、結晶粒
界に形成される欠陥に起因して、その特性にばらつきが生じやすいといった問題点を有し
ている。
図４１に示した画素において、ＴＦＴ５１の閾値やオン電流等の特性が画素毎にばらつ
くと、ビデオ信号の電圧が同じであってもＴＦＴ５１のドレイン電流の大きさが画素間で
異なり、発光素子５３の輝度にばらつきが生じる。
くと、ビデオ信号の電圧が同じであってもＴＦＴ５１のドレイン電流の大きさが画素間で
異なり、発光素子５３の輝度にばらつきが生じる。
また、ＯＬＥＤを用いた発光装置を実用化する上で問題となっているのが、有機発光層
の劣化によるＯＬＥＤの寿命の短さであった。有機発光材料は水分、酸素、光、熱に弱く
、これらのものによって劣化が促進される。具体的には、発光装置を駆動するデバイスの
構造、有機発光材料の特性、電極の材料、作製工程における条件、発光装置の駆動方法等
により、その劣化の速度が左右される。
の劣化によるＯＬＥＤの寿命の短さであった。有機発光材料は水分、酸素、光、熱に弱く
、これらのものによって劣化が促進される。具体的には、発光装置を駆動するデバイスの
構造、有機発光材料の特性、電極の材料、作製工程における条件、発光装置の駆動方法等
により、その劣化の速度が左右される。
有機発光層にかかる電圧が一定であっても、有機発光層が劣化するとＯＬＥＤの輝度は
低下し、表示する画像は不鮮明になる。
低下し、表示する画像は不鮮明になる。
また、有機発光層の温度は、外気温やＯＬＥＤパネル自身が発する熱等に左右されるが
、一般的にＯＬＥＤは温度によって流れる電流の値が変化する。具体的には、電圧が一定
のとき、有機発光層の温度が高くなると、ＯＬＥＤに流れる電流は大きくなる。そしてＯ
ＬＥＤに流れる電流とＯＬＥＤの輝度は比例関係にあるため、ＯＬＥＤに流れる電流が大
きければ大きいほど、ＯＬＥＤの輝度は高くなる。このように、有機発光層の温度によっ
てＯＬＥＤの輝度が変化するため、所望の階調を表示することが難しく、温度の上昇に伴
って発光装置の消費電流が大きくなる。
、一般的にＯＬＥＤは温度によって流れる電流の値が変化する。具体的には、電圧が一定
のとき、有機発光層の温度が高くなると、ＯＬＥＤに流れる電流は大きくなる。そしてＯ
ＬＥＤに流れる電流とＯＬＥＤの輝度は比例関係にあるため、ＯＬＥＤに流れる電流が大
きければ大きいほど、ＯＬＥＤの輝度は高くなる。このように、有機発光層の温度によっ
てＯＬＥＤの輝度が変化するため、所望の階調を表示することが難しく、温度の上昇に伴
って発光装置の消費電流が大きくなる。
本発明は上述した問題に鑑み、発光素子に供給される電流を制御するＴＦＴの特性によ
って、発光素子の輝度がばらつくのを防ぐことができ、有機発光層の劣化による発光素子
の輝度の低下を防ぎ、なおかつ有機発光層の劣化や温度変化に左右されずに一定の輝度を
得ることができる発光装置の提供を課題とする。
って、発光素子の輝度がばらつくのを防ぐことができ、有機発光層の劣化による発光素子
の輝度の低下を防ぎ、なおかつ有機発光層の劣化や温度変化に左右されずに一定の輝度を
得ることができる発光装置の提供を課題とする。
本発明者は、ＯＬＥＤに印加される電圧を一定に保って発光させるのと、ＯＬＥＤに流
れる電流を一定に保って発光させるのとでは、後者の方が、劣化によるＯＬＥＤの輝度の
低下が小さいことに着目した。なお本明細書において、発光素子に流れる電流を駆動電流
と呼び、発光素子に印加される電圧を駆動電圧と呼ぶ。
れる電流を一定に保って発光させるのとでは、後者の方が、劣化によるＯＬＥＤの輝度の
低下が小さいことに着目した。なお本明細書において、発光素子に流れる電流を駆動電流
と呼び、発光素子に印加される電圧を駆動電圧と呼ぶ。
そして、発光素子の駆動電流をＴＦＴのゲートに印加する電圧によって制御するのでは
なく、ＴＦＴに流れる電流を信号線駆動回路において制御することで、ＴＦＴの特性に左
右されずに発光素子に流れる電流を所望の値に保つことができ、またＯＬＥＤの劣化によ
るＯＬＥＤの輝度の変化を防ぐことができるのではないかと考えた。
なく、ＴＦＴに流れる電流を信号線駆動回路において制御することで、ＴＦＴの特性に左
右されずに発光素子に流れる電流を所望の値に保つことができ、またＯＬＥＤの劣化によ
るＯＬＥＤの輝度の変化を防ぐことができるのではないかと考えた。
さらに、「TSUTSUI T, JPN J Appl Phys Part 2 VOL. 37, NO. 11B PAGE. L1406-L1408
1998」において紹介されているように、発光素子に一定期間ごとに逆の極性の駆動電圧
をかけることによって、発光素子の電流―電圧特性の劣化が改善されることが見いだされ
ている。この性質を利用し、本発明は上述した構成に加えて、一定期間毎に発光素子に逆
方向バイアスの電圧を印加する。なお、発光素子はダイオードであるため、順方向バイア
ス電圧を印加すると発光し、逆方向バイアスの電圧を印加すると発光素子は発光しない。
1998」において紹介されているように、発光素子に一定期間ごとに逆の極性の駆動電圧
をかけることによって、発光素子の電流―電圧特性の劣化が改善されることが見いだされ
ている。この性質を利用し、本発明は上述した構成に加えて、一定期間毎に発光素子に逆
方向バイアスの電圧を印加する。なお、発光素子はダイオードであるため、順方向バイア
ス電圧を印加すると発光し、逆方向バイアスの電圧を印加すると発光素子は発光しない。
上記構成のように、発光素子に一定期間ごとに逆方向バイアスの駆動電圧を印加する駆
動方法（交流駆動）を用いることで、発光素子の電流―電圧特性の劣化が改善され、発光
素子の寿命を従来の駆動方式に比べて長くすることが可能になる。
動方法（交流駆動）を用いることで、発光素子の電流―電圧特性の劣化が改善され、発光
素子の寿命を従来の駆動方式に比べて長くすることが可能になる。
上記２つの構成が相乗効果をもたらし、より有機発光層の劣化による輝度の低下を防ぐ
ことができ、なおかつＴＦＴの特性に左右されずに発光素子に流れる電流を所望の値に保
つことができる。
ことができ、なおかつＴＦＴの特性に左右されずに発光素子に流れる電流を所望の値に保
つことができる。
また上述したように、交流駆動において、１フレーム期間ごとに画像の表示を行う場合
、観察者の目にフリッカとしてちらつきが生じてしまうことがある。そのため、交流駆動
の場合は、順方向バイアスの電圧のみ印加する直流駆動において観察者の目にフリッカが
生じない程度の周波数よりも高い周波数で発光装置を駆動し、フリッカの発生を防ぐよう
にするのが好ましい。
、観察者の目にフリッカとしてちらつきが生じてしまうことがある。そのため、交流駆動
の場合は、順方向バイアスの電圧のみ印加する直流駆動において観察者の目にフリッカが
生じない程度の周波数よりも高い周波数で発光装置を駆動し、フリッカの発生を防ぐよう
にするのが好ましい。
本発明は上述した構成によって、発光素子に供給される電流を制御するためのＴＦＴの
特性が、画素毎にばらついていても、図４１に示した一般的な発光装置に比べて画素間で
発光素子の輝度にばらつきが生じるのを防ぐことができる。また、図４１に示した電圧入
力型の画素のＴＦＴ５１を線形領域で動作させたときに比べて、発光素子の劣化による輝
度の低下を抑えることができる。また、有機発光層の温度が外気温や発光パネル自身が発
する熱等に左右されても、発光素子の輝度が変化するのを抑えることができ、また温度の
上昇に伴って消費電流が大きくなるのを防ぐことができる。
特性が、画素毎にばらついていても、図４１に示した一般的な発光装置に比べて画素間で
発光素子の輝度にばらつきが生じるのを防ぐことができる。また、図４１に示した電圧入
力型の画素のＴＦＴ５１を線形領域で動作させたときに比べて、発光素子の劣化による輝
度の低下を抑えることができる。また、有機発光層の温度が外気温や発光パネル自身が発
する熱等に左右されても、発光素子の輝度が変化するのを抑えることができ、また温度の
上昇に伴って消費電流が大きくなるのを防ぐことができる。
なお、本発明の発光装置において、画素に用いるトランジスタは単結晶シリコンを用い
て形成されたトランジスタであっても良いし、多結晶シリコンやアモルファスシリコンを
用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっ
ても良い。
て形成されたトランジスタであっても良いし、多結晶シリコンやアモルファスシリコンを
用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっ
ても良い。
なお本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有し
ていても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造で
あっても良い。
ていても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造で
あっても良い。
本発明は上述した構成によって、発光素子に供給される電流を制御するためのＴＦＴの
特性が、画素毎にばらついていても、図４１に示した一般的な発光装置に比べて画素間で
発光素子の輝度にばらつきが生じるのを防ぐことができる。また、図４１に示した電圧入
力型の画素のＴＦＴ５１を線形領域で動作させたときに比べて、発光素子の劣化による輝
度の低下を抑えることができる。また、有機発光層の温度が外気温や発光パネル自身が発
する熱等に左右されても、発光素子の輝度が変化するのを抑えることができ、また温度の
上昇に伴って消費電流が大きくなるのを防ぐことができる。
特性が、画素毎にばらついていても、図４１に示した一般的な発光装置に比べて画素間で
発光素子の輝度にばらつきが生じるのを防ぐことができる。また、図４１に示した電圧入
力型の画素のＴＦＴ５１を線形領域で動作させたときに比べて、発光素子の劣化による輝
度の低下を抑えることができる。また、有機発光層の温度が外気温や発光パネル自身が発
する熱等に左右されても、発光素子の輝度が変化するのを抑えることができ、また温度の
上昇に伴って消費電流が大きくなるのを防ぐことができる。
また、発光素子に一定期間ごとに逆方向バイアスの駆動電圧を印加する駆動方法（交流
駆動）を用いることで、発光素子の電流―電圧特性の劣化が改善され、発光素子の寿命を
従来の駆動方式に比べてより長くすることが可能になる。
駆動）を用いることで、発光素子の電流―電圧特性の劣化が改善され、発光素子の寿命を
従来の駆動方式に比べてより長くすることが可能になる。
図１に本発明の発光装置の構成を、ブロック図で示す。１００は画素部であり、複数の
画素１０１がマトリクス状に配置されている。また１０２は信号線駆動回路、１０３は走
査線駆動回路である。
画素１０１がマトリクス状に配置されている。また１０２は信号線駆動回路、１０３は走
査線駆動回路である。
なお図１では信号線駆動回路１０２と走査線駆動回路１０３が、画素部１００と同じ基
板上に形成されているが、本発明はこの構成に限定されない。信号線駆動回路１０２と走
査線駆動回路１０３とが画素部１００と異なる基板上に形成され、ＦＰＣ等のコネクター
を介して、画素部１００と接続されていても良い。また、図１では信号線駆動回路１０２
と走査線駆動回路１０３は１つづつ設けられているが、本発明はこの構成に限定されない
。信号線駆動回路１０２と走査線駆動回路１０３の数は設計者が任意に設定することがで
きる。
板上に形成されているが、本発明はこの構成に限定されない。信号線駆動回路１０２と走
査線駆動回路１０３とが画素部１００と異なる基板上に形成され、ＦＰＣ等のコネクター
を介して、画素部１００と接続されていても良い。また、図１では信号線駆動回路１０２
と走査線駆動回路１０３は１つづつ設けられているが、本発明はこの構成に限定されない
。信号線駆動回路１０２と走査線駆動回路１０３の数は設計者が任意に設定することがで
きる。
なお本明細書において接続とは、特に記載のない限り電気的な接続を意味する。逆に切
り離すとは、接続していないで電気的に分離している状態を意味する。
り離すとは、接続していないで電気的に分離している状態を意味する。
また図１では図示していないが、画素部１００には信号線Ｓ１〜Ｓｘ、電源線Ｖ１〜Ｖ
ｘ、走査線Ｇ１〜Ｇｙが設けられている。なお信号線と電源線の数は必ずしも同じである
とは限らない。またこれらの配線を必ず全て有していなくとも良く、これらの配線の他に
、別の異なる配線が設けられていても良い。
ｘ、走査線Ｇ１〜Ｇｙが設けられている。なお信号線と電源線の数は必ずしも同じである
とは限らない。またこれらの配線を必ず全て有していなくとも良く、これらの配線の他に
、別の異なる配線が設けられていても良い。
信号線駆動回路１０２は、入力されたビデオ信号の電圧に見合った大きさの電流を各信
号線Ｓ１〜Ｓｘに供給することができ、なおかつ逆方向バイアスの電圧を発光素子に印加
するときには、発光素子に供給される電流または電圧の大きさを制御するＴＦＴがオンに
なるような電圧を、該ＴＦＴのゲートに印加することができる回路であれば良い。具体的
に本実施の形態では、信号線駆動回路１０２は、シフトレジスタ１０２ａと、デジタルビ
デオ信号を記憶することができる記憶回路Ａ１０２ｂ、記憶回路Ｂ１０２ｃと、該デジタ
ルビデオ信号の電圧に見合った大きさの電流を、定電流源を用いて生成する電流変換回路
１０２ｄと、該生成された電流を信号線に供給し、逆方向バイアスの電圧を印加する期間
においてのみ、発光素子に供給される電流または電圧の大きさを制御するＴＦＴのゲート
に、該ＴＦＴがオンになるような電圧を印加することができる切り替え回路１０２ｅとを
有している。なお、本発明の発光装置の信号線駆動回路１０２は上述した構成に限定され
ない。また、図１ではデジタルのビデオ信号（デジタルビデオ信号）に対応した信号線駆
動回路であるが、本発明の信号線駆動回路はこれに限定されず、アナログのビデオ信号（
アナログビデオ信号）に対応していても良い。
号線Ｓ１〜Ｓｘに供給することができ、なおかつ逆方向バイアスの電圧を発光素子に印加
するときには、発光素子に供給される電流または電圧の大きさを制御するＴＦＴがオンに
なるような電圧を、該ＴＦＴのゲートに印加することができる回路であれば良い。具体的
に本実施の形態では、信号線駆動回路１０２は、シフトレジスタ１０２ａと、デジタルビ
デオ信号を記憶することができる記憶回路Ａ１０２ｂ、記憶回路Ｂ１０２ｃと、該デジタ
ルビデオ信号の電圧に見合った大きさの電流を、定電流源を用いて生成する電流変換回路
１０２ｄと、該生成された電流を信号線に供給し、逆方向バイアスの電圧を印加する期間
においてのみ、発光素子に供給される電流または電圧の大きさを制御するＴＦＴのゲート
に、該ＴＦＴがオンになるような電圧を印加することができる切り替え回路１０２ｅとを
有している。なお、本発明の発光装置の信号線駆動回路１０２は上述した構成に限定され
ない。また、図１ではデジタルのビデオ信号（デジタルビデオ信号）に対応した信号線駆
動回路であるが、本発明の信号線駆動回路はこれに限定されず、アナログのビデオ信号（
アナログビデオ信号）に対応していても良い。
図２に、図１で示した画素１０１の詳しい構成を示す。図２に示す画素１０１は、信号
線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）及び電源線
Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。また画素１０１は、トランジスタＴｒ１
、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、発光素子１０４及び保持容量１０５を有している。
保持容量１０５はトランジスタＴｒ１及びＴｒ２のゲートとソースの間の電圧（ゲート電
圧）をより確実に保持するために設けられているが、必ずしも設ける必要はない。なお、
本明細書において電圧とは、特に記載のない限りグラウンドとの電位差を意味する。
線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）及び電源線
Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。また画素１０１は、トランジスタＴｒ１
、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、発光素子１０４及び保持容量１０５を有している。
保持容量１０５はトランジスタＴｒ１及びＴｒ２のゲートとソースの間の電圧（ゲート電
圧）をより確実に保持するために設けられているが、必ずしも設ける必要はない。なお、
本明細書において電圧とは、特に記載のない限りグラウンドとの電位差を意味する。
トランジスタＴｒ４とトランジスタＴｒ５のゲートは、共に走査線Ｇｊに接続されてい
る。トランジスタＴｒ４の第１の端子と第２の端子（いずれか一方をソースとし、もう一
方をドレインとする）は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１の第２の
端子に接続されている。またトランジスタＴｒ５の第１の端子と第２の端子は、一方は信
号線Ｓｉに、もう一方はトランジスタＴｒ３のゲートに接続されている。
る。トランジスタＴｒ４の第１の端子と第２の端子（いずれか一方をソースとし、もう一
方をドレインとする）は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１の第２の
端子に接続されている。またトランジスタＴｒ５の第１の端子と第２の端子は、一方は信
号線Ｓｉに、もう一方はトランジスタＴｒ３のゲートに接続されている。
トランジスタＴｒ１とＴｒ２のゲートは互いに接続されている。また、トランジスタＴ
ｒ１とＴｒ２の第１の端子は、共に電源線Ｖｉに接続されている。トランジスタＴｒ２は
、ゲートと第２の端子が接続されており、なおかつ第２の端子はトランジスタＴｒ３の第
１の端子に接続されている。
ｒ１とＴｒ２の第１の端子は、共に電源線Ｖｉに接続されている。トランジスタＴｒ２は
、ゲートと第２の端子が接続されており、なおかつ第２の端子はトランジスタＴｒ３の第
１の端子に接続されている。
トランジスタＴｒ３の第２の端子は、発光素子１０４が有する画素電極に接続されてい
る。発光素子１０４は陽極と陰極を有しており、本明細書では、陽極を画素電極として用
いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と
呼ぶ。対向電極の電圧は一定の高さに保たれている。
る。発光素子１０４は陽極と陰極を有しており、本明細書では、陽極を画素電極として用
いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と
呼ぶ。対向電極の電圧は一定の高さに保たれている。
なお、トランジスタＴｒ４とＴｒ５は、ｎチャネル型トランジスタとｐチャネル型トラ
ンジスタのどちらでも良い。ただし、トランジスタＴｒ４とＴｒ５の極性は同じである。
ンジスタのどちらでも良い。ただし、トランジスタＴｒ４とＴｒ５の極性は同じである。
また、トランジスタＴｒ１、Ｔｒ２及びＴｒ３はｎチャネル型トランジスタとｐチャネ
ル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１、Ｔｒ２及びＴｒ３の
極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場
合、トランジスタＴｒ１、Ｔｒ２及びＴｒ３はｐチャネル型トランジスタであるのが望ま
しい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジス
タＴｒ１、Ｔｒ２及びＴｒ３はｎチャネル型トランジスタであるのが望ましい。
ル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１、Ｔｒ２及びＴｒ３の
極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場
合、トランジスタＴｒ１、Ｔｒ２及びＴｒ３はｐチャネル型トランジスタであるのが望ま
しい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジス
タＴｒ１、Ｔｒ２及びＴｒ３はｎチャネル型トランジスタであるのが望ましい。
保持容量１０５が有する２つの電極は、一方はトランジスタＴｒ３のゲートに、もう一
方は電源線Ｖｉに接続されている。保持容量１０５はトランジスタＴｒ３のゲートとソー
スの間の電圧（ゲート電圧）をより確実に維持するために設けられているが、必ずしも設
ける必要はない。また、トランジスタＴｒ１及びＴｒ２のゲート電圧をより確実に維持す
るための保持容量を形成しても良い。
方は電源線Ｖｉに接続されている。保持容量１０５はトランジスタＴｒ３のゲートとソー
スの間の電圧（ゲート電圧）をより確実に維持するために設けられているが、必ずしも設
ける必要はない。また、トランジスタＴｒ１及びＴｒ２のゲート電圧をより確実に維持す
るための保持容量を形成しても良い。
次に、本実施の形態の発光装置の動作について図３を用いて説明する。本発明の発光装
置の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間
Ｔｉとに分けて説明することができる。図３は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、Ｔｒ３、発光素子１０４の接続を簡単に示した図であり、ここではＴｒ１、Ｔｒ２
及びＴｒ３がｐチャネル型ＴＦＴで、発光素子１０４の陽極を画素電極として用いた場合
を例に挙げる。
置の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間
Ｔｉとに分けて説明することができる。図３は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、Ｔｒ３、発光素子１０４の接続を簡単に示した図であり、ここではＴｒ１、Ｔｒ２
及びＴｒ３がｐチャネル型ＴＦＴで、発光素子１０４の陽極を画素電極として用いた場合
を例に挙げる。
まず、各ラインの画素において書き込み期間Ｔａが開始されると、電源線Ｖ１〜Ｖｘの
電圧は、トランジスタＴｒ２及びＴｒ３がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴで、発光素子１０４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極
の電圧よりも高くなるように設定する。逆にＴｒ１、Ｔｒ２及びＴｒ３がｎチャネル型Ｔ
ＦＴで、発光素子１０４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の
電圧よりも低くなるように設定する。
電圧は、トランジスタＴｒ２及びＴｒ３がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴで、発光素子１０４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極
の電圧よりも高くなるように設定する。逆にＴｒ１、Ｔｒ２及びＴｒ３がｎチャネル型Ｔ
ＦＴで、発光素子１０４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の
電圧よりも低くなるように設定する。
なお図１ではモノクロの画像を表示する発光装置の構成を示しているが、本発明はカラ
ーの画像を表示する発光装置であっても良い。その場合、電源線Ｖ１〜Ｖｘの電圧の高さ
を全て同じに保たなくても良く、対応する色毎に変えるようにしても良い。
ーの画像を表示する発光装置であっても良い。その場合、電源線Ｖ１〜Ｖｘの電圧の高さ
を全て同じに保たなくても良く、対応する色毎に変えるようにしても良い。
そして、走査線駆動回路１０３によって各ラインの走査線が順に選択され、トランジス
タＴｒ４とＴｒ５がオンになる。なお、各走査線が選択される期間は互いに重ならない。
そして、信号線駆動回路１０２に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘにビ
デオ信号の電圧に応じた大きさの電流Ｉｃ（以下、信号電流Ｉｃ）が供給されることでＴ
ｒ３のゲートの電圧が低くなり、最終的には電源線Ｖｉの電圧からＴｒ２の閾値とＴｒ３
の閾値を差し引いた電圧に到達する。なお、Ｔｒ１、Ｔｒ２及びＴｒ３がｎチャネル型Ｔ
ＦＴの場合は、Ｔｒ３のゲートの電圧が高くなるような大きさの信号電流Ｉｃを信号線Ｓ
１〜Ｓｘに供給し、最終的には電源線Ｖｉの電圧にＴｒ２の閾値とＴｒ３の閾値を加算し
た電圧に到達するようにする。
タＴｒ４とＴｒ５がオンになる。なお、各走査線が選択される期間は互いに重ならない。
そして、信号線駆動回路１０２に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘにビ
デオ信号の電圧に応じた大きさの電流Ｉｃ（以下、信号電流Ｉｃ）が供給されることでＴ
ｒ３のゲートの電圧が低くなり、最終的には電源線Ｖｉの電圧からＴｒ２の閾値とＴｒ３
の閾値を差し引いた電圧に到達する。なお、Ｔｒ１、Ｔｒ２及びＴｒ３がｎチャネル型Ｔ
ＦＴの場合は、Ｔｒ３のゲートの電圧が高くなるような大きさの信号電流Ｉｃを信号線Ｓ
１〜Ｓｘに供給し、最終的には電源線Ｖｉの電圧にＴｒ２の閾値とＴｒ３の閾値を加算し
た電圧に到達するようにする。
ここでＴｒ２はゲートとドレインが接続されているため、飽和領域で動作する。よって
、Ｔｒ２とＴｒ３がオンになり、ドレイン電流が流れ始める。すると、Ｔｒ２とＴｒ１は
互いにゲートとソースが接続されているため、Ｔｒ２がオンになるとＴｒ１もオンになり
、Ｔｒ１にもドレイン電流が流れ始める。
、Ｔｒ２とＴｒ３がオンになり、ドレイン電流が流れ始める。すると、Ｔｒ２とＴｒ１は
互いにゲートとソースが接続されているため、Ｔｒ２がオンになるとＴｒ１もオンになり
、Ｔｒ１にもドレイン電流が流れ始める。
やがてＴｒ１のドレイン電流Ｉ1は、信号線Ｓ１〜Ｓｘに供給されている信号電流Ｉｃ
と同じ大きさに保たれる。このとき、保持容量１０５には、Ｔｒ２のゲート電圧ＶGSとＴ
ｒ３のゲート電圧ＶGSを合わせた電圧が保持されている。よって、Ｔｒ１、Ｔｒ２及びＴ
ｒ３の特性が同じであれば、Ｔｒ１は｜ＶGS−ＶTH｜＜｜ＶDS｜となるので、飽和領域で
動作することになる。
と同じ大きさに保たれる。このとき、保持容量１０５には、Ｔｒ２のゲート電圧ＶGSとＴ
ｒ３のゲート電圧ＶGSを合わせた電圧が保持されている。よって、Ｔｒ１、Ｔｒ２及びＴ
ｒ３の特性が同じであれば、Ｔｒ１は｜ＶGS−ＶTH｜＜｜ＶDS｜となるので、飽和領域で
動作することになる。
図３（Ａ）に、書き込み期間Ｔａにおける画素１０１の概略図を示す。１０６は対向電
極に電圧を与える電源との接続用の端子を意味している。また、１０７は信号線駆動回路
１０２が有する定電流源を意味する。
極に電圧を与える電源との接続用の端子を意味している。また、１０７は信号線駆動回路
１０２が有する定電流源を意味する。
上述したようにＴｒ１は飽和領域で動作するので、以下の式１に従って動作する。なお
、ＶGSはゲート電圧、μを移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌをチャネ
ル形成領域のチャネル幅Ｗとチャネル長Ｌの比、ＶTHを閾値、ドレイン電流をＩとする。
、ＶGSはゲート電圧、μを移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌをチャネ
ル形成領域のチャネル幅Ｗとチャネル長Ｌの比、ＶTHを閾値、ドレイン電流をＩとする。
Ｉ＝μＣ0Ｗ／Ｌ（ＶGS−ＶTH）2／２ ・・・（式１）
式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは、全て個々のトランジスタによって決まる固定
の値である。信号電流ＩｃとＴｒ１のドレイン電流Ｉ1は等しいので、式１から、トラン
ジスタＴｒ１のゲート電圧ＶGSは信号電流の電流値Ｉｃによって定まることがわかる。
の値である。信号電流ＩｃとＴｒ１のドレイン電流Ｉ1は等しいので、式１から、トラン
ジスタＴｒ１のゲート電圧ＶGSは信号電流の電流値Ｉｃによって定まることがわかる。
そしてトランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲートに接続されている
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉｃとなる。
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉｃとなる。
そして、トランジスタＴｒ２のドレイン電流Ｉ2は、トランジスタＴｒ３のチャネル形
成領域を介して発光素子１０４に流れる。したがって、発光素子に流れる駆動電流は、定
電流源１０７において定められた信号電流Ｉｃに応じた大きさになる。発光素子１０４は
駆動電流の大きさに見合った輝度で発光する。発光素子１０４に流れる電流が０に限りな
く近かったり、発光素子に流れる電流が逆方向バイアスである場合は、発光素子１０４は
発光しない。
成領域を介して発光素子１０４に流れる。したがって、発光素子に流れる駆動電流は、定
電流源１０７において定められた信号電流Ｉｃに応じた大きさになる。発光素子１０４は
駆動電流の大きさに見合った輝度で発光する。発光素子１０４に流れる電流が０に限りな
く近かったり、発光素子に流れる電流が逆方向バイアスである場合は、発光素子１０４は
発光しない。
なお、ドレイン電流Ｉ2がトランジスタＴｒ３のチャネル形成領域を流れることで、式
１に従ってドレイン電流Ｉ2の値に見合った大きさのゲート電圧がトランジスタＴｒ３に
おいて発生する。
１に従ってドレイン電流Ｉ2の値に見合った大きさのゲート電圧がトランジスタＴｒ３に
おいて発生する。
書き込み期間Ｔａが終了すると、各ラインの走査線の選択が終了する。各ラインの画素
において書き込み期間Ｔａが終了すると、それぞれのラインの画素において表示期間Ｔｄ
が開始される。表示期間Ｔｄにおける電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電
圧と同じ高さに保たれている。
において書き込み期間Ｔａが終了すると、それぞれのラインの画素において表示期間Ｔｄ
が開始される。表示期間Ｔｄにおける電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電
圧と同じ高さに保たれている。
図３（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ４及びト
ランジスタＴｒ５はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴｒ
２のソースは電源線Ｖｉに接続されている。
ランジスタＴｒ５はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴｒ
２のソースは電源線Ｖｉに接続されている。
表示期間Ｔｄでは、トランジスタＴｒ１のドレインは、他の配線及び電源等から電圧が
与えられていない、所謂フローティングの状態にある。一方トランジスタＴｒ２、Ｔｒ３
においては、書き込み期間Ｔａにおいて定められたＶGSが維持される。そのため、トラン
ジスタＴｒ２のドレイン電流Ｉ2の値はＩｃと同じ大きさに維持されたままであり、該ド
レイン電流Ｉ2がトランジスタＴｒ３のチャネル形成領域を介して発光素子１０４に供給
される。よって、表示期間Ｔｄでは、書き込み期間Ｔａにおいて定められた駆動電流の大
きさに見合った輝度で、発光素子１０４が発光する。
与えられていない、所謂フローティングの状態にある。一方トランジスタＴｒ２、Ｔｒ３
においては、書き込み期間Ｔａにおいて定められたＶGSが維持される。そのため、トラン
ジスタＴｒ２のドレイン電流Ｉ2の値はＩｃと同じ大きさに維持されたままであり、該ド
レイン電流Ｉ2がトランジスタＴｒ３のチャネル形成領域を介して発光素子１０４に供給
される。よって、表示期間Ｔｄでは、書き込み期間Ｔａにおいて定められた駆動電流の大
きさに見合った輝度で、発光素子１０４が発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間が開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ２及び
Ｔｒ３がオンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに
保たれる。つまり、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル型ＴＦＴで、発光素子１０４
の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように
設定する。逆にＴｒ１、Ｔｒ２及びＴｒ３がｎチャネル型ＴＦＴで、発光素子１０４の陰
極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設
定する。
Ｔｒ３がオンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに
保たれる。つまり、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル型ＴＦＴで、発光素子１０４
の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように
設定する。逆にＴｒ１、Ｔｒ２及びＴｒ３がｎチャネル型ＴＦＴで、発光素子１０４の陰
極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設
定する。
そして、走査線駆動回路１０３によって各ラインの走査線が順に選択され、トランジス
タＴｒ４とＴｒ５がオンになる。そして、信号線駆動回路１０２によって、信号線Ｓ１〜
ＳｘのそれぞれにトランジスタＴｒ２及びＴｒ３がオンになるような電圧を印加する。す
なわち、Ｔｒ２の閾値電圧ＶTHとＴｒ３の閾値電圧ＶTHとを加算した電圧より低い電圧を
印加する。なお、Ｔｒ１、Ｔｒ２及びＴｒ３がｎチャネル型ＴＦＴである場合は、Ｔｒ２
の閾値電圧ＶTHとＴｒ３の閾値電圧ＶTHとを加算した電圧より高い電圧を印加する。
タＴｒ４とＴｒ５がオンになる。そして、信号線駆動回路１０２によって、信号線Ｓ１〜
ＳｘのそれぞれにトランジスタＴｒ２及びＴｒ３がオンになるような電圧を印加する。す
なわち、Ｔｒ２の閾値電圧ＶTHとＴｒ３の閾値電圧ＶTHとを加算した電圧より低い電圧を
印加する。なお、Ｔｒ１、Ｔｒ２及びＴｒ３がｎチャネル型ＴＦＴである場合は、Ｔｒ２
の閾値電圧ＶTHとＴｒ３の閾値電圧ＶTHとを加算した電圧より高い電圧を印加する。
図３（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。逆バイアス期
間Ｔｉにおいては、Ｔｒ２及びＴｒ３がオンになるので、逆方向バイアスの電圧が発光素
子１０４に印加されることになる。発光素子１０４は逆方向バイアスの電圧が印加される
と発光しない状態になる。
間Ｔｉにおいては、Ｔｒ２及びＴｒ３がオンになるので、逆方向バイアスの電圧が発光素
子１０４に印加されることになる。発光素子１０４は逆方向バイアスの電圧が印加される
と発光しない状態になる。
なお、図２に示した画素では、逆バイアス期間ＴｉにおいてＴｒ３は信号線に入力され
る電圧によってオンになり、かつ線形領域で動作するので、ソースとドレインの電圧差は
ほぼ０に等しくなる。ところが、Ｔｒ２はゲートとソースが接続されており、なおかつ電
源線の電圧Ｖｉが対向電極の電圧よりも低いので、Ｔｒ２はオフの状態にあり、Ｔｒ２の
ソースとドレインの電圧は同じにはならない。よって、発光素子１０４に印加される逆方
向バイアスの電圧は、電源線Ｖｉと対向電極の間の電圧差と同じにはならず、対向電極と
電源線Ｖｉとの間の電圧差からＴｒ２のＶDSを差し引いた値となる。しかし、発光素子１
０４に確実に逆方向バイアスの電圧を印加することができるので、発光素子の劣化による
輝度の低下を抑えられる。
る電圧によってオンになり、かつ線形領域で動作するので、ソースとドレインの電圧差は
ほぼ０に等しくなる。ところが、Ｔｒ２はゲートとソースが接続されており、なおかつ電
源線の電圧Ｖｉが対向電極の電圧よりも低いので、Ｔｒ２はオフの状態にあり、Ｔｒ２の
ソースとドレインの電圧は同じにはならない。よって、発光素子１０４に印加される逆方
向バイアスの電圧は、電源線Ｖｉと対向電極の間の電圧差と同じにはならず、対向電極と
電源線Ｖｉとの間の電圧差からＴｒ２のＶDSを差し引いた値となる。しかし、発光素子１
０４に確実に逆方向バイアスの電圧を印加することができるので、発光素子の劣化による
輝度の低下を抑えられる。
また、逆バイアス期間Ｔｉの長さは、デューティー比（１フレーム期間における表示期
間の長さの総和の割合）との兼ね合いを考慮し、設計者が適宜設定することが可能である
。
間の長さの総和の割合）との兼ね合いを考慮し、設計者が適宜設定することが可能である
。
デジタルビデオ信号を用いた時間階調の駆動方法（デジタル駆動法）の場合、１フレー
ム期間中に各ビットのデジタルビデオ信号に対応した書き込み期間Ｔａと表示期間Ｔｄが
繰り返し出現することで、１つの画像を表示することが可能である。例えばｎビットのビ
デオ信号によって画像を表示する場合、少なくともｎ個の書き込み期間と、ｎ個の表示期
間とが１フレーム期間内に設けられる。ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）と、ｎ個
の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ信号の各ビットに対応している。
ム期間中に各ビットのデジタルビデオ信号に対応した書き込み期間Ｔａと表示期間Ｔｄが
繰り返し出現することで、１つの画像を表示することが可能である。例えばｎビットのビ
デオ信号によって画像を表示する場合、少なくともｎ個の書き込み期間と、ｎ個の表示期
間とが１フレーム期間内に設けられる。ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）と、ｎ個
の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ信号の各ビットに対応している。
例えば書き込み期間Ｔａｍ（ｍは１〜ｎの任意の数）の次には、同じビット数に対応す
る表示期間、この場合Ｔｄｍが出現する。書き込み期間Ｔａと表示期間Ｔｄとを合わせて
サブフレーム期間ＳＦと呼ぶ。ｍビット目に対応している書き込み期間Ｔａｍと表示期間
Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。
る表示期間、この場合Ｔｄｍが出現する。書き込み期間Ｔａと表示期間Ｔｄとを合わせて
サブフレーム期間ＳＦと呼ぶ。ｍビット目に対応している書き込み期間Ｔａｍと表示期間
Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。
デジタルビデオ信号を用いた場合逆バイアス期間Ｔｉは、表示期間Ｔｄ１〜Ｔｄｎの直
後に設けても良いし、Ｔｄ１〜Ｔｄｎのうち１フレーム期間の最後に出現した表示期間の
直後に設けるようにしても良い。また、各フレーム期間ごとに逆バイアス期間Ｔｉを必ず
しも設ける必要はなく、数フレーム期間毎に出現させるようにしても良い。幾つの逆バイ
アス期間Ｔｉをいつ、どのぐらいの期間出現させるかについては、設計者が適宜設定する
ことが可能である。
後に設けても良いし、Ｔｄ１〜Ｔｄｎのうち１フレーム期間の最後に出現した表示期間の
直後に設けるようにしても良い。また、各フレーム期間ごとに逆バイアス期間Ｔｉを必ず
しも設ける必要はなく、数フレーム期間毎に出現させるようにしても良い。幾つの逆バイ
アス期間Ｔｉをいつ、どのぐらいの期間出現させるかについては、設計者が適宜設定する
ことが可能である。
図４に、逆バイアス期間Ｔｉを１フレーム期間の最後に出現させた場合の、画素（ｉ、
ｊ）における走査線に印加される電圧と、電源線に印加される電圧と、発光素子に印加さ
れる電圧のタイミングチャートを示す。なお、図４では、Ｔｒ４、Ｔｒ５が共にｎチャネ
ル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル型ＴＦＴの場合について示す。各
書き込み期間Ｔａ１〜Ｔａｎと逆バイアス期間Ｔｉにおいて、走査線Ｇｊが選択されてＴ
ｒ４、Ｔｒ５がオンになっており、各表示期間Ｔｄ１〜Ｔｄｎにおいて走査線Ｇｊが選択
されておらず、Ｔｒ４、Ｔｒ５がオフになっている。また、電源線Ｖｉの電圧は、各書き
込み期間Ｔａ１〜Ｔａｎ及び各表示期間Ｔｄ１〜Ｔｄｎにおいて、Ｔｒ２及びＴｒ３がオ
ンのときに発光素子１０４に順方向バイアスの電流が流れる程度の高さに保たれている。
そして、逆バイアス期間Ｔｉにおいて、電源線Ｖｉの電圧は、発光素子１０４に逆方向バ
イアスの電圧が印加される程度の高さに保たれている。発光素子の印加電圧は、各書き込
み期間Ｔａ１〜Ｔａｎ及び各表示期間Ｔｄ１〜Ｔｄｎにおいて順方向バイアスに保たれて
おり、逆バイアス期間Ｔｉにおいて逆方向バイアスに保たれている。
ｊ）における走査線に印加される電圧と、電源線に印加される電圧と、発光素子に印加さ
れる電圧のタイミングチャートを示す。なお、図４では、Ｔｒ４、Ｔｒ５が共にｎチャネ
ル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル型ＴＦＴの場合について示す。各
書き込み期間Ｔａ１〜Ｔａｎと逆バイアス期間Ｔｉにおいて、走査線Ｇｊが選択されてＴ
ｒ４、Ｔｒ５がオンになっており、各表示期間Ｔｄ１〜Ｔｄｎにおいて走査線Ｇｊが選択
されておらず、Ｔｒ４、Ｔｒ５がオフになっている。また、電源線Ｖｉの電圧は、各書き
込み期間Ｔａ１〜Ｔａｎ及び各表示期間Ｔｄ１〜Ｔｄｎにおいて、Ｔｒ２及びＴｒ３がオ
ンのときに発光素子１０４に順方向バイアスの電流が流れる程度の高さに保たれている。
そして、逆バイアス期間Ｔｉにおいて、電源線Ｖｉの電圧は、発光素子１０４に逆方向バ
イアスの電圧が印加される程度の高さに保たれている。発光素子の印加電圧は、各書き込
み期間Ｔａ１〜Ｔａｎ及び各表示期間Ｔｄ１〜Ｔｄｎにおいて順方向バイアスに保たれて
おり、逆バイアス期間Ｔｉにおいて逆方向バイアスに保たれている。
サブフレーム期間ＳＦ１〜ＳＦｎの長さは、ＳＦ１：ＳＦ２：…：ＳＦｎ＝２0：２1：
…：２n-1を満たす。
…：２n-1を満たす。
各サブフレーム期間において、発光素子を発光させるかさせないかが、デジタルビデオ
信号の各ビットによって選択される。そして、１フレーム期間中における発光する表示期
間の長さの和を制御することで、階調数を制御することができる。
信号の各ビットによって選択される。そして、１フレーム期間中における発光する表示期
間の長さの和を制御することで、階調数を制御することができる。
なお、表示上での画質向上のため、表示期間の長いサブフレーム期間を、幾つかに分割
しても良い。具体的な分割の仕方については、特願２０００−２６７１６４号において開
示されているので、参照することが可能である。
しても良い。具体的な分割の仕方については、特願２０００−２６７１６４号において開
示されているので、参照することが可能である。
また、面積階調と組み合わせて階調を表示するようにしても良い。
アナログビデオ信号を用いて階調を表示する場合、書き込み期間Ｔａと、表示期間Ｔｄ
が終了すると１フレーム期間が終了する。１つのフレーム期間において１つの画像が表示
される。そして、次のフレーム期間が開始され、再び書き込み期間Ｔａが開始されて、上
述した動作が繰り返される。
が終了すると１フレーム期間が終了する。１つのフレーム期間において１つの画像が表示
される。そして、次のフレーム期間が開始され、再び書き込み期間Ｔａが開始されて、上
述した動作が繰り返される。
アナログビデオ信号を用いた場合、逆バイアス期間Ｔｉは表示期間Ｔｄの直後に設ける
。なお、各フレーム期間ごとに逆バイアス期間Ｔｉを必ずしも設ける必要はなく、数フレ
ーム期間毎に出現させるようにしても良い。幾つの逆バイアス期間Ｔｉをいつ、どのぐら
いの期間出現させるかについては、設計者が適宜設定することが可能である。
。なお、各フレーム期間ごとに逆バイアス期間Ｔｉを必ずしも設ける必要はなく、数フレ
ーム期間毎に出現させるようにしても良い。幾つの逆バイアス期間Ｔｉをいつ、どのぐら
いの期間出現させるかについては、設計者が適宜設定することが可能である。
本発明は、トランジスタＴｒ２、Ｔｒ３の特性が画素毎にばらついていても、図４１に
示した一般的な発光装置に比べて、画素間で発光素子の輝度にばらつきが生じるのを防ぐ
ことができる。また、図４１に示した電圧入力型の画素のＴＦＴ５１を線形領域で動作さ
せたときに比べて、発光素子の劣化による輝度の低下を抑えることができる。また、有機
発光層の温度が外気温や発光パネル自身が発する熱等に左右されても、発光素子の輝度が
変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐ
ことができる。
示した一般的な発光装置に比べて、画素間で発光素子の輝度にばらつきが生じるのを防ぐ
ことができる。また、図４１に示した電圧入力型の画素のＴＦＴ５１を線形領域で動作さ
せたときに比べて、発光素子の劣化による輝度の低下を抑えることができる。また、有機
発光層の温度が外気温や発光パネル自身が発する熱等に左右されても、発光素子の輝度が
変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐ
ことができる。
なお、本発明の画素は、Ｔｒ４、Ｔｒ５は、書き込み期間Ｔａでは図３（Ａ）
のように接続され、表示期間Ｔｄでは図３（Ｂ）のように接続され、逆バイアス期間Ｔｉ
では図３（Ｃ）のように接続されていれば良い。
のように接続され、表示期間Ｔｄでは図３（Ｂ）のように接続され、逆バイアス期間Ｔｉ
では図３（Ｃ）のように接続されていれば良い。
なお本発明で用いられる発光素子は、正孔注入層、電子注入層、正孔輸送層または電子
輸送層等が、無機化合物単独で、または有機化合物に無機化合物が混合されている材料で
形成されている形態をも取り得る。また、これらの層どうしが互いに一部混合していても
良い。
輸送層等が、無機化合物単独で、または有機化合物に無機化合物が混合されている材料で
形成されている形態をも取り得る。また、これらの層どうしが互いに一部混合していても
良い。
以下に、本発明の実施例について説明する。
本実施例では、図２に示した画素において、図４とは異なるタイミングで逆バイアス期
間Ｔｉを出現させた場合について説明する。本実施例の駆動方法について、図５を用いて
説明する。
間Ｔｉを出現させた場合について説明する。本実施例の駆動方法について、図５を用いて
説明する。
図５に本実施例の、画素（ｉ、ｊ）における走査線に印加される電圧と、電源線に印加
される電圧と、発光素子に印加される電圧のタイミングチャートを示す。なお、図５では
、Ｔｒ４、Ｔｒ５が共にｎチャネル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴの場合について示す。
される電圧と、発光素子に印加される電圧のタイミングチャートを示す。なお、図５では
、Ｔｒ４、Ｔｒ５が共にｎチャネル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴの場合について示す。
書き込み期間Ｔａ１〜Ｔａｎ及び表示期間Ｔｄ１〜Ｔｄｎを全て加算した長さをＴ＿１
とし、該期間における電源線Ｖｉと発光素子の対向電極との電圧差をＶ＿１とする。そし
て、逆バイアス期間Ｔｉの長さをＴ＿２とし、該期間における電源線Ｖｉと発光素子の対
向電極との電圧差をＶ＿２とする。本実施例では、電源線Ｖｉの電圧を、｜Ｔ＿１×Ｖ＿
１｜＝｜Ｔ＿２×Ｖ＿２｜となる程度の高さに保つ。さらに、電源線Ｖｉの電圧は、発光
素子１０４に逆方向バイアスの電圧が印加される程度の高さに保たれている。
とし、該期間における電源線Ｖｉと発光素子の対向電極との電圧差をＶ＿１とする。そし
て、逆バイアス期間Ｔｉの長さをＴ＿２とし、該期間における電源線Ｖｉと発光素子の対
向電極との電圧差をＶ＿２とする。本実施例では、電源線Ｖｉの電圧を、｜Ｔ＿１×Ｖ＿
１｜＝｜Ｔ＿２×Ｖ＿２｜となる程度の高さに保つ。さらに、電源線Ｖｉの電圧は、発光
素子１０４に逆方向バイアスの電圧が印加される程度の高さに保たれている。
有機発光層中に存在するイオン性の不純物が、一方の電極に寄ってしまうことで有機発
光層の一部に、抵抗が他に比べて低い部分が形成され、その抵抗の低い部分に積極的に電
流が流れることで有機発光層の劣化が促進されると考えられる。本発明では、反転駆動を
用いることで、イオン性の不純物が一方の電極に寄ってしまうのを防ぎ、有機発光層の劣
化を抑えることができる。特に本実施例では上記構成により、単純に反転駆動をさせるよ
りも、より不純物イオンの一方の電極への偏り防ぐことができ、有機発光層の劣化をより
抑えることができる。
光層の一部に、抵抗が他に比べて低い部分が形成され、その抵抗の低い部分に積極的に電
流が流れることで有機発光層の劣化が促進されると考えられる。本発明では、反転駆動を
用いることで、イオン性の不純物が一方の電極に寄ってしまうのを防ぎ、有機発光層の劣
化を抑えることができる。特に本実施例では上記構成により、単純に反転駆動をさせるよ
りも、より不純物イオンの一方の電極への偏り防ぐことができ、有機発光層の劣化をより
抑えることができる。
本実施例では、図２に示した画素において、図４、図５とは異なるタイミングで逆バイ
アス期間Ｔｉを出現させた場合について説明する。本実施例の駆動方法について、図６を
用いて説明する。
アス期間Ｔｉを出現させた場合について説明する。本実施例の駆動方法について、図６を
用いて説明する。
図６に、本実施例の画素（ｉ、ｊ）における走査線に印加される電圧と、電源線に印加
される電圧と、発光素子に印加される電圧のタイミングチャートを示す。なお、図６では
、Ｔｒ４、Ｔｒ５が共にｎチャネル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴの場合について示す。
される電圧と、発光素子に印加される電圧のタイミングチャートを示す。なお、図６では
、Ｔｒ４、Ｔｒ５が共にｎチャネル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴの場合について示す。
本実施例では、各表示期間Ｔｄ１〜Ｔｄｎの直後、言いかえると各サブフレーム期間の
直後に、逆バイアス期間Ｔｉ１〜Ｔｉｎがそれぞれ出現する。例えばｍ（ｍ＝１〜ｎの任
意の数）番目のサブフレーム期間ＳＦｍにおいて書き込み期間Ｔａｍの直後に表示期間Ｔ
ｄｍが出現しており、逆バイアス期間Ｔｉｍは、表示期間Ｔｄｍの直後に出現することに
なる。
直後に、逆バイアス期間Ｔｉ１〜Ｔｉｎがそれぞれ出現する。例えばｍ（ｍ＝１〜ｎの任
意の数）番目のサブフレーム期間ＳＦｍにおいて書き込み期間Ｔａｍの直後に表示期間Ｔ
ｄｍが出現しており、逆バイアス期間Ｔｉｍは、表示期間Ｔｄｍの直後に出現することに
なる。
なお本実施例では、逆バイアス期間Ｔｉ１〜Ｔｉｎの長さは全て同じであり、各期間に
おける電源線Ｖｉの高さも全て同じにしている。しかし本発明はこの構成に限定されない
。各逆バイアス期間Ｔｉ１〜Ｔｉｎの長さ及びその電圧は、設計者が適宜設定することが
可能である。
おける電源線Ｖｉの高さも全て同じにしている。しかし本発明はこの構成に限定されない
。各逆バイアス期間Ｔｉ１〜Ｔｉｎの長さ及びその電圧は、設計者が適宜設定することが
可能である。
本実施例では、図２に示した画素において、図４、図５、図６とは異なるタイミングで
逆バイアス期間Ｔｉを出現させた場合について説明する。本実施例の駆動方法について、
図７を用いて説明する。
逆バイアス期間Ｔｉを出現させた場合について説明する。本実施例の駆動方法について、
図７を用いて説明する。
図７に、本実施例の画素（ｉ、ｊ）における走査線に印加される電圧と、電源線に印加
される電圧と、発光素子に印加される電圧のタイミングチャートを示す。なお、図７では
、Ｔｒ４、Ｔｒ５が共にｎチャネル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴの場合について示す。
される電圧と、発光素子に印加される電圧のタイミングチャートを示す。なお、図７では
、Ｔｒ４、Ｔｒ５が共にｎチャネル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴの場合について示す。
本実施例では、各表示期間Ｔｄ１〜Ｔｄｎの直後、言いかえると各サブフレーム期間の
直後に、逆バイアス期間Ｔｉ１〜Ｔｉｎがそれぞれ出現する。例えばｍ（ｍ＝１〜ｎの任
意の数）番目のサブフレーム期間ＳＦｍにおいて書き込み期間Ｔａｍの直後に表示期間Ｔ
ｄｍが出現しており、逆バイアス期間Ｔｉｍは、表示期間Ｔｄｍの直後に出現することに
なる。
直後に、逆バイアス期間Ｔｉ１〜Ｔｉｎがそれぞれ出現する。例えばｍ（ｍ＝１〜ｎの任
意の数）番目のサブフレーム期間ＳＦｍにおいて書き込み期間Ｔａｍの直後に表示期間Ｔ
ｄｍが出現しており、逆バイアス期間Ｔｉｍは、表示期間Ｔｄｍの直後に出現することに
なる。
さらに本実施例では、逆バイアス期間Ｔｉ１〜Ｔｉｎの長さは、直前に出現する表示期
間の長さが長ければ長いほど長くなっている。各期間における電源線Ｖｉの高さも全て同
じ高さになっている。上記構成によって、図４、図５、図６に示す駆動方法に比べてより
有機発光層の劣化を防ぐことができる。
間の長さが長ければ長いほど長くなっている。各期間における電源線Ｖｉの高さも全て同
じ高さになっている。上記構成によって、図４、図５、図６に示す駆動方法に比べてより
有機発光層の劣化を防ぐことができる。
本実施例では、図２に示した画素において、図４、図５、図６、図７とは異なるタイミ
ングで逆バイアス期間Ｔｉを出現させた場合について説明する。本実施例の駆動方法につ
いて、図８を用いて説明する。
ングで逆バイアス期間Ｔｉを出現させた場合について説明する。本実施例の駆動方法につ
いて、図８を用いて説明する。
図８に、本実施例の画素（ｉ、ｊ）における走査線に印加される電圧と、電源線に印加
される電圧と、発光素子に印加される電圧のタイミングチャートを示す。なお、図８では
、Ｔｒ４、Ｔｒ５が共にｎチャネル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴの場合について示す。
される電圧と、発光素子に印加される電圧のタイミングチャートを示す。なお、図８では
、Ｔｒ４、Ｔｒ５が共にｎチャネル型ＴＦＴで、Ｔｒ１、Ｔｒ２及びＴｒ３がｐチャネル
型ＴＦＴの場合について示す。
本実施例では、各表示期間Ｔｄ１〜Ｔｄｎの直後、言いかえると各サブフレーム期間の
直後に、逆バイアス期間Ｔｉ１〜Ｔｉｎがそれぞれ出現する。例えばｍ（ｍ＝１〜ｎの任
意の数）番目のサブフレーム期間ＳＦｍにおいて書き込み期間Ｔａｍの直後に表示期間Ｔ
ｄｍが出現しており、逆バイアス期間Ｔｉｍは、表示期間Ｔｄｍの直後に出現することに
なる。
直後に、逆バイアス期間Ｔｉ１〜Ｔｉｎがそれぞれ出現する。例えばｍ（ｍ＝１〜ｎの任
意の数）番目のサブフレーム期間ＳＦｍにおいて書き込み期間Ｔａｍの直後に表示期間Ｔ
ｄｍが出現しており、逆バイアス期間Ｔｉｍは、表示期間Ｔｄｍの直後に出現することに
なる。
さらに本実施例では、各逆バイアス期間における電源線Ｖｉの電圧と発光素子の対向電
極との電圧差の絶対値は、直前に出現する表示期間の長さが長ければ長いほど大きくなっ
ている。各逆バイアス期間Ｔｉ１〜Ｔｉｎの長さは全て同じである。上記構成によって、
図４、図５、図６に示す駆動方法に比べてより有機発光層の劣化を防ぐことができる。
極との電圧差の絶対値は、直前に出現する表示期間の長さが長ければ長いほど大きくなっ
ている。各逆バイアス期間Ｔｉ１〜Ｔｉｎの長さは全て同じである。上記構成によって、
図４、図５、図６に示す駆動方法に比べてより有機発光層の劣化を防ぐことができる。
本実施例では、デジタルビデオ信号で駆動する、本発明の発光装置が有する信号線駆動
回路及び走査線駆動回路の構成について説明する。
回路及び走査線駆動回路の構成について説明する。
図９に信号線駆動回路１０２の構成をブロック図で示す。１０２ａはシフトレジスタ、
１０２ｂは記憶回路Ａ、１０２ｃは記憶回路Ｂ、１０２ｄは電流変換回路、１０２ｅは切
り替え回路である。
１０２ｂは記憶回路Ａ、１０２ｃは記憶回路Ｂ、１０２ｄは電流変換回路、１０２ｅは切
り替え回路である。
シフトレジスタ１０２ａにはクロック信号ＣＬＫと、スタートパルス信号ＳＰが入力さ
れる。また記憶回路Ａ１０２ｂにはデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ
Ｓｉｇｎａｌｓ）が入力され、記憶回路Ｂ１０２ｃにはラッチ信号（Ｌａｔｃｈ Ｓｉｇ
ｎａｌｓ）が入力される。切り替え回路１０２ｅには切り替え信号（Ｓｅｌｅｃｔ Ｓｉ
ｇｎａｌｓ）が入力される。以下、各回路の動作について、信号の流れに従い詳しく説明
する。
れる。また記憶回路Ａ１０２ｂにはデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ
Ｓｉｇｎａｌｓ）が入力され、記憶回路Ｂ１０２ｃにはラッチ信号（Ｌａｔｃｈ Ｓｉｇ
ｎａｌｓ）が入力される。切り替え回路１０２ｅには切り替え信号（Ｓｅｌｅｃｔ Ｓｉ
ｇｎａｌｓ）が入力される。以下、各回路の動作について、信号の流れに従い詳しく説明
する。
シフトレジスタ１０２ａに所定の配線からクロック信号ＣＬＫとスタートパルス信号Ｓ
Ｐとが入力されることによって、タイミング信号が生成される。タイミング信号は、記憶
回路Ａ１０２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力
される。なおこのとき、シフトレジスタ１０２ａにおいて生成されたタイミング信号を、
バッファ等で緩衝増幅してから、記憶回路Ａ１０２ｂが有する複数のラッチＡ（ＬＡＴＡ
＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するようにしても良い。
Ｐとが入力されることによって、タイミング信号が生成される。タイミング信号は、記憶
回路Ａ１０２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力
される。なおこのとき、シフトレジスタ１０２ａにおいて生成されたタイミング信号を、
バッファ等で緩衝増幅してから、記憶回路Ａ１０２ｂが有する複数のラッチＡ（ＬＡＴＡ
＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するようにしても良い。
記憶回路Ａ１０２ｂにタイミング信号が入力されると、該タイミング信号に同期して、
ビデオ信号線１３０に入力される１ビット分のデジタルビデオ信号が、順に複数のラッチ
Ａ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそれぞれに書き込まれ、保持される。
ビデオ信号線１３０に入力される１ビット分のデジタルビデオ信号が、順に複数のラッチ
Ａ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそれぞれに書き込まれ、保持される。
なお、本実施例では記憶回路Ａ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）１０２ｂに順にデジタ
ルビデオ信号を書き込んでいるが、本発明はこの構成に限定されない。
記憶回路Ａ１０２ｂが有する複数のステージのラッチをいくつかのグループに分け、各グ
ループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行って
も良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッ
チをグループに分けた場合、４分割で分割駆動すると言う。
ルビデオ信号を書き込んでいるが、本発明はこの構成に限定されない。
記憶回路Ａ１０２ｂが有する複数のステージのラッチをいくつかのグループに分け、各グ
ループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行って
も良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッ
チをグループに分けた場合、４分割で分割駆動すると言う。
記憶回路Ａ１０２ｂの全てのステージのラッチへの、デジタルビデオ信号の書き込みが
一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線
期間が加えられた期間をライン期間に含むことがある。
一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線
期間が加えられた期間をライン期間に含むことがある。
１ライン期間が終了すると、記憶回路Ｂ１０２ｃが有する複数のラッチＢ（ＬＡＴＢ＿
１〜ＬＡＴＢ＿ｘ）に、ラッチ信号線１３１を介してラッチシグナル（Latch Signal）が
供給される。この瞬間、記憶回路Ａ１０２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜Ｌ
ＡＴＡ＿ｘ）に保持されているデジタルビデオ信号は、記憶回路Ｂ１０２ｃが有する複数
のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）
に一斉に書き込まれ、保持される。
１〜ＬＡＴＢ＿ｘ）に、ラッチ信号線１３１を介してラッチシグナル（Latch Signal）が
供給される。この瞬間、記憶回路Ａ１０２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜Ｌ
ＡＴＡ＿ｘ）に保持されているデジタルビデオ信号は、記憶回路Ｂ１０２ｃが有する複数
のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）
に一斉に書き込まれ、保持される。
デジタルビデオ信号を記憶回路Ｂ１０２ｃに送出し終えた記憶回路Ａ１０２ｂには、再
びシフトレジスタ１０２ａからのタイミング信号に同期して、次の１ビット分のデジタル
ビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、記憶回路Ｂ１
０２ｃに書き込まれ、保持されているデジタルビデオ信号が、電流変換回路１０２ｄに入
力される。
びシフトレジスタ１０２ａからのタイミング信号に同期して、次の１ビット分のデジタル
ビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、記憶回路Ｂ１
０２ｃに書き込まれ、保持されているデジタルビデオ信号が、電流変換回路１０２ｄに入
力される。
電流変換回路１０２ｄは複数の電流設定回路（Ｃ１〜Ｃｘ）を有している。電流設定回
路（Ｃ１〜Ｃｘ）のそれぞれにおいて、入力されたデジタルビデオ信号が有する１または
０の情報にもとづき、後段の切り替え回路１０２ｅに供給される信号電流Ｉｃの大きさが
決まる。具体的には、信号電流Ｉｃは、発光素子が発光する程度の大きさか、もしくは発
光しない程度の大きさを有する。
路（Ｃ１〜Ｃｘ）のそれぞれにおいて、入力されたデジタルビデオ信号が有する１または
０の情報にもとづき、後段の切り替え回路１０２ｅに供給される信号電流Ｉｃの大きさが
決まる。具体的には、信号電流Ｉｃは、発光素子が発光する程度の大きさか、もしくは発
光しない程度の大きさを有する。
そして切り替え回路１０２ｅにおいて、切り替え信号線１３２から入力される切り替え
信号（Ｓｅｌｅｃｔ Ｓｉｇｎａｌｓ）に従い、信号電流Ｉｃを信号線に供給するか、ト
ランジスタＴｒ２をオンにするような電圧を信号線に供給するかが選択される。
信号（Ｓｅｌｅｃｔ Ｓｉｇｎａｌｓ）に従い、信号電流Ｉｃを信号線に供給するか、ト
ランジスタＴｒ２をオンにするような電圧を信号線に供給するかが選択される。
図１０に電流設定回路Ｃ１及び切り替え回路Ｄ１の具体的な構成の一例を示す。なお電
流設定回路Ｃ２〜Ｃｘも電流設定回路Ｃ１と同じ構成を有する。また、電流設定回路Ｄ２
〜Ｄｘも電流設定回路Ｄ１と同じ構成を有する。
流設定回路Ｃ２〜Ｃｘも電流設定回路Ｃ１と同じ構成を有する。また、電流設定回路Ｄ２
〜Ｄｘも電流設定回路Ｄ１と同じ構成を有する。
電流設定回路Ｃ１は定電流源６３１と、４つのトランスミッションゲートＳＷ１〜ＳＷ
４と、２つのインバーターＩｎｂ１、Ｉｎｂ２とを有している。なお、定電流源６３１が
有するトランジスタ６５０の極性は、画素が有するトランジスタＴｒ１及びＴｒ２の極性
と同じである。
４と、２つのインバーターＩｎｂ１、Ｉｎｂ２とを有している。なお、定電流源６３１が
有するトランジスタ６５０の極性は、画素が有するトランジスタＴｒ１及びＴｒ２の極性
と同じである。
記憶回路Ｂ１０２ｃが有するＬＡＴＢ＿１から出力されたデジタルビデオ信号によって
、ＳＷ１〜ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳＷ３に入力されるデジ
タルビデオ信号と、ＳＷ２及びＳＷ４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉ
ｎｂ２によって反転している。そのためＳＷ１及びＳＷ３がオンのときはＳＷ２及びＳＷ
４はオフ、ＳＷ１及びＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなっている。
、ＳＷ１〜ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳＷ３に入力されるデジ
タルビデオ信号と、ＳＷ２及びＳＷ４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉ
ｎｂ２によって反転している。そのためＳＷ１及びＳＷ３がオンのときはＳＷ２及びＳＷ
４はオフ、ＳＷ１及びＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなっている。
ＳＷ１及びＳＷ３がオンのとき、定電流源６３１から０ではない所定の値の電流Ｉｄが
ＳＷ１及びＳＷ３を介して、信号電流Ｉｃとして切り替え回路Ｄ１に入力される。
ＳＷ１及びＳＷ３を介して、信号電流Ｉｃとして切り替え回路Ｄ１に入力される。
逆にＳＷ２及びＳＷ４がオンのときは、定電流源６３１からの電流ＩｄはＳＷ２を介し
てグラウンドにおとされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘの電源電圧が切り替え
回路Ｄ１に与えられ、Ｉｃ≒０となる。
てグラウンドにおとされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘの電源電圧が切り替え
回路Ｄ１に与えられ、Ｉｃ≒０となる。
切り替え回路Ｄ１は、２つのトランスミッションゲートＳＷ５、ＳＷ６と、１つのイン
バーターＩｎｂ３とを有している。ＳＷ５、ＳＷ６は切り替え信号によってそのスイッチ
ングが制御されている。そして、ＳＷ５、ＳＷ６のそれぞれに入力される切り替え信号は
、インバーターＩｎｂ３によって互いにその極性が反転しているので、ＳＷ５がオンのと
きＳＷ６はオフ、ＳＷ５がオフのときＳＷ６はオンになる。ＳＷ５がオンのとき信号線Ｓ
１に信号電流Ｉｃが入力され、ＳＷ６がオンのとき信号線Ｓ１にトランジスタＴｒ２をオ
ンにするような電圧が与えられる。
バーターＩｎｂ３とを有している。ＳＷ５、ＳＷ６は切り替え信号によってそのスイッチ
ングが制御されている。そして、ＳＷ５、ＳＷ６のそれぞれに入力される切り替え信号は
、インバーターＩｎｂ３によって互いにその極性が反転しているので、ＳＷ５がオンのと
きＳＷ６はオフ、ＳＷ５がオフのときＳＷ６はオンになる。ＳＷ５がオンのとき信号線Ｓ
１に信号電流Ｉｃが入力され、ＳＷ６がオンのとき信号線Ｓ１にトランジスタＴｒ２をオ
ンにするような電圧が与えられる。
再び図９を参照して、前記の動作が、１ライン期間内に、電流変換回路１０２ｄが有す
る全ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よって、デジタルビデオ
信号により、全ての信号線に入力される信号電流Ｉｃの値が選択される。
る全ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よって、デジタルビデオ
信号により、全ての信号線に入力される信号電流Ｉｃの値が選択される。
本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。さらに
、本実施例で示した電流変換回路は、図１０に示した構成に限定されない。本発明で用い
られる電流変換回路は、信号電流Ｉｃが取りうる２値のいずれか一方をデジタルビデオ信
号によって選択し、選択された値を有する信号電流を信号線に供給することができれば、
どのような構成を有していても良い。また切り替え回路も図１０に示した構成に限定され
ず、信号電流Ｉｃを信号線に入力するか、トランジスタＴｒ２をオンにするような電圧を
信号線に入力するかを選択することができる回路であれば良い。
、本実施例で示した電流変換回路は、図１０に示した構成に限定されない。本発明で用い
られる電流変換回路は、信号電流Ｉｃが取りうる２値のいずれか一方をデジタルビデオ信
号によって選択し、選択された値を有する信号電流を信号線に供給することができれば、
どのような構成を有していても良い。また切り替え回路も図１０に示した構成に限定され
ず、信号電流Ｉｃを信号線に入力するか、トランジスタＴｒ２をオンにするような電圧を
信号線に入力するかを選択することができる回路であれば良い。
なお、シフトレジスタの代わりに、例えばデコーダ回路のような信号線の選択ができる
別の回路を用いても良い。
別の回路を用いても良い。
次に、走査線駆動回路の構成について説明する。
図１１は走査線駆動回路６４１の構成を示すブロック図である。走査線駆動回路６４１
は、それぞれシフトレジスタ６４２、バッファ６４３を有している。また場合によっては
レベルシフタを有していても良い。
は、それぞれシフトレジスタ６４２、バッファ６４３を有している。また場合によっては
レベルシフタを有していても良い。
走査線駆動回路６４１において、シフトレジスタ６４２にクロックＣＬＫ及びスタート
パルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタ
イミング信号はバッファ６４３において緩衝増幅され、対応する走査線に供給される。
パルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタ
イミング信号はバッファ６４３において緩衝増幅され、対応する走査線に供給される。
走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１
ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ６４３
は大きな電流を流すことが可能なものが用いられる。
ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ６４３
は大きな電流を流すことが可能なものが用いられる。
なお、本発明の発光装置が有する走査線駆動回路は、図１１に示した構成に限定されな
い。例えばシフトレジスタの代わりに、デコーダ回路のような走査線の選択ができる別の
回路を用いても良い。
い。例えばシフトレジスタの代わりに、デコーダ回路のような走査線の選択ができる別の
回路を用いても良い。
本実施例の構成は、実施例１〜４と自由に組み合わせて実施することが可能である。
本実施例では、アナログ駆動法で駆動する本発明の発光装置が有する信号線駆動回路の
構成について説明する。なお走査線駆動回路の構成は、実施例５において示した構成を用
いることができるので、ここでは説明を省略する。
構成について説明する。なお走査線駆動回路の構成は、実施例５において示した構成を用
いることができるので、ここでは説明を省略する。
図１２に本実施例の信号線駆動回路４０１のブロック図を示す。４０２はシフトレジス
タ、４０３はバッファ、４０４はサンプリング回路、４０５は電流変換回路、４０６は切
り替え回路４０６を示している。
タ、４０３はバッファ、４０４はサンプリング回路、４０５は電流変換回路、４０６は切
り替え回路４０６を示している。
シフトレジスタ４０２には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が
入力されている。シフトレジスタ４０２にクロック信号（ＣＬＫ）とスタートパルス信号
（ＳＰ）が入力されると、タイミング信号が生成される。
入力されている。シフトレジスタ４０２にクロック信号（ＣＬＫ）とスタートパルス信号
（ＳＰ）が入力されると、タイミング信号が生成される。
生成されたタイミング信号は、バッファ４０３において増幅または緩衝増幅されて、サ
ンプリング回路４０４に入力される。なお、バッファの代わりにレベルシフタを設けて、
タイミング信号を増幅しても良い。また、バッファとレベルシフタを両方設けていても良
い。
ンプリング回路４０４に入力される。なお、バッファの代わりにレベルシフタを設けて、
タイミング信号を増幅しても良い。また、バッファとレベルシフタを両方設けていても良
い。
サンプリング回路４０４では、ビデオ信号線４３０から入力されたアナログビデオ信号
を、タイミング信号に同期して後段の電流変換回路４０５に入力する。
を、タイミング信号に同期して後段の電流変換回路４０５に入力する。
電流変換回路では、入力されたアナログビデオ信号の電圧に見合った大きさの信号電流
Ｉｃを生成し、後段の切り替え回路４０６に入力する。切り替え回路４０６では、信号電
流Ｉｃを信号線に入力するか、トランジスタＴｒ２をオフにするような電圧を信号線に入
力するかが選択される。
Ｉｃを生成し、後段の切り替え回路４０６に入力する。切り替え回路４０６では、信号電
流Ｉｃを信号線に入力するか、トランジスタＴｒ２をオフにするような電圧を信号線に入
力するかが選択される。
図１３にサンプリング回路４０４と、電流変換回路４０５が有する電流設定回路（Ｃ１
〜Ｃｘ）の具体的な構成を示す。なおサンプリング回路４０４は、端子４１０においてバ
ッファ４０３と接続されている。
〜Ｃｘ）の具体的な構成を示す。なおサンプリング回路４０４は、端子４１０においてバ
ッファ４０３と接続されている。
サンプリング回路４０４には、複数のスイッチ４１１が設けられている。そしてサンプ
リング回路４０４には、ビデオ信号線４３０からアナログビデオ信号が入力されており、
スイッチ４１１はタイミング信号に同期して、該アナログビデオ信号をサンプリングし、
後段の電流設定回路Ｃ１に入力する。なお図１３では、電流設定回路Ｃ１〜Ｃｘの１つで
あるＣ１はサンプリング回路４０４が有するスイッチ４１１の１つに接続されている電流
設定回路Ｃ１だけを示しているが、各スイッチ４１１の後段に、図１３に示したような電
流設定回路Ｃ１が接続されているものとする。
リング回路４０４には、ビデオ信号線４３０からアナログビデオ信号が入力されており、
スイッチ４１１はタイミング信号に同期して、該アナログビデオ信号をサンプリングし、
後段の電流設定回路Ｃ１に入力する。なお図１３では、電流設定回路Ｃ１〜Ｃｘの１つで
あるＣ１はサンプリング回路４０４が有するスイッチ４１１の１つに接続されている電流
設定回路Ｃ１だけを示しているが、各スイッチ４１１の後段に、図１３に示したような電
流設定回路Ｃ１が接続されているものとする。
なお本実施例では、スイッチ４１１にトランジスタを１つだけ用いているが、スイッチ
４１１はタイミング信号に同期してアナログビデオ信号をサンプリングできるスイッチで
あれば良く、本実施例の構成に限定されない。
４１１はタイミング信号に同期してアナログビデオ信号をサンプリングできるスイッチで
あれば良く、本実施例の構成に限定されない。
サンプリングされたアナログビデオ信号は、電流設定回路Ｃ１が有する電流出力回路４
１２に入力される。電流出力回路４１２は、入力されたビデオ信号の電圧に見合った値の
電流（信号電流）を出力する。なお図１２ではアンプ及びトランジスタを用いて電流出力
回路を形成しているが、本発明はこの構成に限定されず、入力された信号の電圧に見合っ
た値の電流を出力することができる回路であれば良い。
１２に入力される。電流出力回路４１２は、入力されたビデオ信号の電圧に見合った値の
電流（信号電流）を出力する。なお図１２ではアンプ及びトランジスタを用いて電流出力
回路を形成しているが、本発明はこの構成に限定されず、入力された信号の電圧に見合っ
た値の電流を出力することができる回路であれば良い。
該信号電流は、同じく電流設定回路Ｃ１が有するリセット回路４１７に入力される。リ
セット回路４１７は、２つのトランスミッションゲート４１３、４１４と、インバーター
４１６と、を有している。
セット回路４１７は、２つのトランスミッションゲート４１３、４１４と、インバーター
４１６と、を有している。
トランスミッションゲート４１４にはリセット信号（Ｒｅｓ）が入力されており、トラ
ンスミッションゲート４１３には、インバーター４１６によって反転されたリセット信号
（Ｒｅｓ）が入力されている。そしてトランスミッションゲート４１３とトランスミッシ
ョンゲート４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作して
おり、一方がオンのとき片一方がオフになっている。
ンスミッションゲート４１３には、インバーター４１６によって反転されたリセット信号
（Ｒｅｓ）が入力されている。そしてトランスミッションゲート４１３とトランスミッシ
ョンゲート４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作して
おり、一方がオンのとき片一方がオフになっている。
そして、トランスミッションゲート４１３がオンのときに信号電流は後段の切り替え回
路Ｄ１に入力される。逆に、トランスミッションゲート４１４がオンのときに電源４１５
の電圧が後段の切り替え回路Ｄ１に与えられる。なお信号線は、帰線期間中にリセットす
るのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線
期間以外の期間にリセットすることも可能である。
路Ｄ１に入力される。逆に、トランスミッションゲート４１４がオンのときに電源４１５
の電圧が後段の切り替え回路Ｄ１に与えられる。なお信号線は、帰線期間中にリセットす
るのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線
期間以外の期間にリセットすることも可能である。
切り替え回路Ｄ１は、２つのトランスミッションゲートＳＷ１、ＳＷ２と、１つのイン
バーターＩｎｂとを有している。ＳＷ１、ＳＷ２は切り替え信号によってそのスイッチン
グが制御されている。そして、ＳＷ１、ＳＷ２のそれぞれに入力される切り替え信号は、
インバーターＩｎｂによって互いにその極性が反転しているので、ＳＷ１がオンのときＳ
Ｗ２はオフ、ＳＷ１がオフのときＳＷ２はオンになる。ＳＷ１がオンのとき信号線Ｓ１に
信号電流Ｉｃが入力され、ＳＷ２がオンのとき信号線Ｓ１にトランジスタＴｒ２をオンに
するような電圧が与えられる。
バーターＩｎｂとを有している。ＳＷ１、ＳＷ２は切り替え信号によってそのスイッチン
グが制御されている。そして、ＳＷ１、ＳＷ２のそれぞれに入力される切り替え信号は、
インバーターＩｎｂによって互いにその極性が反転しているので、ＳＷ１がオンのときＳ
Ｗ２はオフ、ＳＷ１がオフのときＳＷ２はオンになる。ＳＷ１がオンのとき信号線Ｓ１に
信号電流Ｉｃが入力され、ＳＷ２がオンのとき信号線Ｓ１にトランジスタＴｒ２をオンに
するような電圧が与えられる。
なお、シフトレジスタの代わりに、例えばデコーダ回路のような信号線の選択ができる
別の回路を用いても良い。
別の回路を用いても良い。
本発明の発光装置を駆動する信号線駆動回路は、本実施例で示す構成に限定されない。
本実施例の構成は、実施例１〜実施例４に示した構成と自由に組み合わせて実施すること
が可能である。
本実施例の構成は、実施例１〜実施例４に示した構成と自由に組み合わせて実施すること
が可能である。
本実施例では、図２とは異なる本発明の発光装置の画素の構成について説明する。
図１４に本実施例の画素の構成を示す。図１に示す画素１０１は、信号線Ｓｉ（Ｓ１〜
Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、第２走査線Ｐｊ（Ｐ
１〜Ｐｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、第２走査線Ｐｊ（Ｐ
１〜Ｐｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
また画素１０１は、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、発光素子２０４及び保持容量２
０５を有している。
０５を有している。
Ｔｒ３とＴｒ４のゲートは、共に第１走査線Ｇｊに接続されている。Ｔｒ３の第１の端
子と第２の端子は、一方は信号線Ｓｉに、もう一方はＴｒ２の第１の端子に接続されてい
る。またＴｒ４の第１の端子と第２の端子は、一方はＴｒ２の第１の端子に、もう一方は
Ｔｒ１のゲートに接続されている。つまり、Ｔｒ３の第１の端子と第２の端子のいずれか
一方と、Ｔｒ４の第１の端子と第２の端子のいずれか一方とは、接続されている。
子と第２の端子は、一方は信号線Ｓｉに、もう一方はＴｒ２の第１の端子に接続されてい
る。またＴｒ４の第１の端子と第２の端子は、一方はＴｒ２の第１の端子に、もう一方は
Ｔｒ１のゲートに接続されている。つまり、Ｔｒ３の第１の端子と第２の端子のいずれか
一方と、Ｔｒ４の第１の端子と第２の端子のいずれか一方とは、接続されている。
Ｔｒ１の第１の端子は電源線Ｖｉに、第２の端子はＴｒ２の第１の端子に接続されてい
る。Ｔｒ２のゲートは第２走査線Ｐｊに接続されている。そしてＴｒ２の第２の端子は発
光素子２０４が有する画素電極に接続されている。発光素子２０４は、画素電極と、対向
電極と、画素電極と対向電極の間に設けられた有機発光層とを有している。発光素子２０
４の対向電極は発光パネルの外部に設けられた電源によって一定の電圧が与えられている
。
る。Ｔｒ２のゲートは第２走査線Ｐｊに接続されている。そしてＴｒ２の第２の端子は発
光素子２０４が有する画素電極に接続されている。発光素子２０４は、画素電極と、対向
電極と、画素電極と対向電極の間に設けられた有機発光層とを有している。発光素子２０
４の対向電極は発光パネルの外部に設けられた電源によって一定の電圧が与えられている
。
なお、Ｔｒ３とＴｒ４は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い
。ただし、Ｔｒ３とＴｒ４の極性は同じである。また、Ｔｒ１はｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴのどちらでも良い。Ｔｒ２は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔのどちらでも良い。発光素子の画素電極と対向電極は、一方が陽極であり、他方が陰極
である。Ｔｒ２がｐチャネル型ＴＦＴの場合、陽極を画素電極として用い、陰極を対向電
極として用いるのが望ましい。逆に、Ｔｒ２がｎチャネル型ＴＦＴの場合、陰極を画素電
極として用い、陽極を対向電極として用いるのが望ましい。
。ただし、Ｔｒ３とＴｒ４の極性は同じである。また、Ｔｒ１はｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴのどちらでも良い。Ｔｒ２は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔのどちらでも良い。発光素子の画素電極と対向電極は、一方が陽極であり、他方が陰極
である。Ｔｒ２がｐチャネル型ＴＦＴの場合、陽極を画素電極として用い、陰極を対向電
極として用いるのが望ましい。逆に、Ｔｒ２がｎチャネル型ＴＦＴの場合、陰極を画素電
極として用い、陽極を対向電極として用いるのが望ましい。
保持容量２０５はＴｒ１のゲートとソースとの間に形成されている。保持容量２０５は
Ｔｒ１のゲートとソースの間の電圧（ＶGS）をより確実に維持するために設けられている
が、必ずしも設ける必要はない。
Ｔｒ１のゲートとソースの間の電圧（ＶGS）をより確実に維持するために設けられている
が、必ずしも設ける必要はない。
次に、本実施例の発光装置の動作について図１５を用いて説明する。本発明の発光装置
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図１５は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２０４の接続を簡単に示した図であり、ここではＴｒ１がｐチャネル型Ｔ
ＦＴで、発光素子２０４の陽極を画素電極として用いた場合を例に挙げる。
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図１５は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２０４の接続を簡単に示した図であり、ここではＴｒ１がｐチャネル型Ｔ
ＦＴで、発光素子２０４の陽極を画素電極として用いた場合を例に挙げる。
まず、各ラインの画素において書き込み期間Ｔａが開始されると、電源線Ｖ１〜Ｖｘの
電圧は、トランジスタＴｒ２及びＴｒ３がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１がｐチャネル型ＴＦＴで、発光素
子２０４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも高くな
るように設定する。逆にＴｒ１がｎチャネル型ＴＦＴで、発光素子２０４の陰極を画素電
極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。
電圧は、トランジスタＴｒ２及びＴｒ３がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１がｐチャネル型ＴＦＴで、発光素
子２０４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも高くな
るように設定する。逆にＴｒ１がｎチャネル型ＴＦＴで、発光素子２０４の陰極を画素電
極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。
そして、走査線駆動回路１０３によって各ラインの第１走査線が順に選択され、トラン
ジスタＴｒ３とＴｒ４がオンになる。なお、各第１走査線の選択される期間は互いに重な
らない。また第２走査線Ｐ１〜Ｐｙは選択されない。そして、信号線駆動回路１０２に入
力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘの間に、それぞれビ
デオ信号の電圧に応じた大きさの信号電流Ｉｃが流れる。
ジスタＴｒ３とＴｒ４がオンになる。なお、各第１走査線の選択される期間は互いに重な
らない。また第２走査線Ｐ１〜Ｐｙは選択されない。そして、信号線駆動回路１０２に入
力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘの間に、それぞれビ
デオ信号の電圧に応じた大きさの信号電流Ｉｃが流れる。
図１５（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉに信号電流Ｉｃが流れた場合
の、画素の概略図を示す。２０６は対向電極に電圧を与える電源との接続用の端子を意味
している。また、２０７は信号線駆動回路１０２が有する定電流源を意味する。
の、画素の概略図を示す。２０６は対向電極に電圧を与える電源との接続用の端子を意味
している。また、２０７は信号線駆動回路１０２が有する定電流源を意味する。
Ｔｒ３及びＴｒ４はオンの状態にあるので、信号線Ｓｉに信号電流Ｉｃが流れると、信
号電流ＩｃはＴｒ１のドレインと第１の端子の間に流れる。Ｔｒ１の第１の端子は電源線
Ｖｉに接続されている。
号電流ＩｃはＴｒ１のドレインと第１の端子の間に流れる。Ｔｒ１の第１の端子は電源線
Ｖｉに接続されている。
Ｔｒ１はゲートとドレインが接続されているので飽和領域で動作している。よって、式
１から、トランジスタＴｒ１のゲート電圧ＶGSは信号電流の電流値Ｉｃによって定まるこ
とがわかる。
１から、トランジスタＴｒ１のゲート電圧ＶGSは信号電流の電流値Ｉｃによって定まるこ
とがわかる。
書き込み期間Ｔａが終了すると、表示期間Ｔｄが開始される。表示期間Ｔｄにおける電
源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。また表示
期間Ｔｄでは、第１走査線Ｇ１〜Ｇｙが全て選択されず、第２走査線Ｐ１〜Ｐｙが全て選
択される。
源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。また表示
期間Ｔｄでは、第１走査線Ｇ１〜Ｇｙが全て選択されず、第２走査線Ｐ１〜Ｐｙが全て選
択される。
図１５（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。Ｔｒ３及びＴｒ４はオフ
の状態にある。また、Ｔｒ１のソースは電源線Ｖｉに接続されている。
表示期間Ｔｄでは、書き込み期間Ｔａにおいて定められたＶGSが維持されており、よって
書き込み期間Ｔａと同じ大きさのＴｒ１のドレイン電流が、Ｔｒ２を介して発光素子に供
給される。発光素子２０４は、供給された電流の大きさに応じた輝度で発光する。
の状態にある。また、Ｔｒ１のソースは電源線Ｖｉに接続されている。
表示期間Ｔｄでは、書き込み期間Ｔａにおいて定められたＶGSが維持されており、よって
書き込み期間Ｔａと同じ大きさのＴｒ１のドレイン電流が、Ｔｒ２を介して発光素子に供
給される。発光素子２０４は、供給された電流の大きさに応じた輝度で発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間が開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ１及び
Ｔｒ２がオンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに
保たれる。つまり、Ｔｒ１がｐチャネル型ＴＦＴで、発光素子２０４の陽極を画素電極と
して用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ
１がｎチャネル型ＴＦＴで、発光素子２０４の陰極を画素電極として用いた場合は、電源
線Ｖｉが対向電極の電圧よりも高くなるように設定する。
Ｔｒ２がオンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに
保たれる。つまり、Ｔｒ１がｐチャネル型ＴＦＴで、発光素子２０４の陽極を画素電極と
して用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ
１がｎチャネル型ＴＦＴで、発光素子２０４の陰極を画素電極として用いた場合は、電源
線Ｖｉが対向電極の電圧よりも高くなるように設定する。
本実施例では、逆バイアス期間では表示期間Ｔｄと同様に、トランジスタＴｒ３、Ｔｒ
４がオフ、Ｔｒ２がオンの状態である。
４がオフ、Ｔｒ２がオンの状態である。
図１５（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。発光素子２
０４は逆方向バイアスの電圧が印加されると発光しない状態になる。書き込み期間Ｔａに
おいてＴｒ１が完全にオンになり、Ｔｒ１のソースとドレインの電圧差がほぼ０に等しけ
れば、電源線Ｖｉと対向電極の間の電圧差がそのまま発光素子２０４に印加される。
０４は逆方向バイアスの電圧が印加されると発光しない状態になる。書き込み期間Ｔａに
おいてＴｒ１が完全にオンになり、Ｔｒ１のソースとドレインの電圧差がほぼ０に等しけ
れば、電源線Ｖｉと対向電極の間の電圧差がそのまま発光素子２０４に印加される。
また、逆バイアス期間Ｔｉの長さは、デューティー比（１フレーム期間における表示期
間の長さの総和の割合）との兼ね合いを考慮し、設計者が適宜設定することが可能である
。
間の長さの総和の割合）との兼ね合いを考慮し、設計者が適宜設定することが可能である
。
なお、本実施例の発光装置は、デジタルビデオ信号を用いて表示を行うことも可能であ
るし、アナログビデオ信号を用いて表示を行うことも可能である。
るし、アナログビデオ信号を用いて表示を行うことも可能である。
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
本実施例では、図２、図１４とは異なる本発明の発光装置の画素の構成について説明す
る。
る。
図１６に、図１で示した画素１０１の詳しい構成を示す。図１６に示す画素１０１は、
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）
を有している。
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）
を有している。
本実施例の画素１０１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、発光素子２
２４及び保持容量２２５を有している。
２４及び保持容量２２５を有している。
トランジスタＴｒ３とトランジスタＴｒ４のゲートは、共に第１走査線Ｇｊに接続され
ている。トランジスタＴｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに、もう一
方はトランジスタＴｒ１のゲートに接続されている。またトランジスタＴｒ４の第１の端
子と第２の端子は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１の第２の端子に
接続されている。
ている。トランジスタＴｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに、もう一
方はトランジスタＴｒ１のゲートに接続されている。またトランジスタＴｒ４の第１の端
子と第２の端子は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１の第２の端子に
接続されている。
トランジスタＴｒ１の第１の端子は電源線Ｖｉに接続されており、第２の端子はトラン
ジスタＴｒ２の第１の端子に接続されている。トランジスタＴｒ２のゲートは第２走査線
Ｐｊに接続されている。トランジスタＴｒ２の第２の端子は、発光素子２２４が有する画
素電極に接続されており、対向電極の電圧は一定の高さに保たれている。
ジスタＴｒ２の第１の端子に接続されている。トランジスタＴｒ２のゲートは第２走査線
Ｐｊに接続されている。トランジスタＴｒ２の第２の端子は、発光素子２２４が有する画
素電極に接続されており、対向電極の電圧は一定の高さに保たれている。
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型トランジスタとｐチ
ャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴ
ｒ４の極性は同じである。
ャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴ
ｒ４の極性は同じである。
また、トランジスタＴｒ１とＴｒ２は、ｎチャネル型トランジスタとｐチャネル型トラ
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１とＴｒ２の極性は同じである。
そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴ
ｒ１とＴｒ２はｐチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電極と
して用い、陰極を画素電極として用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル
型トランジスタであるのが望ましい。
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１とＴｒ２の極性は同じである。
そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴ
ｒ１とＴｒ２はｐチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電極と
して用い、陰極を画素電極として用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル
型トランジスタであるのが望ましい。
保持容量２２５はトランジスタＴｒ１のゲートとソースの間に形成されている。保持容
量２２５はトランジスタＴｒ１のゲートとソースの間の電圧（ゲート電圧）を維持するた
めに設けられているが、必ずしも設ける必要はない。
量２２５はトランジスタＴｒ１のゲートとソースの間の電圧（ゲート電圧）を維持するた
めに設けられているが、必ずしも設ける必要はない。
次に、本実施例の発光装置の動作について図１７を用いて説明する。本発明の発光装置
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図１７は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２２４の接続を簡単に示した図であり、ここではＴｒ１がｐチャネル型Ｔ
ＦＴで、発光素子２２４の陽極を画素電極として用いた場合を例に挙げる。
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図１７は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２２４の接続を簡単に示した図であり、ここではＴｒ１がｐチャネル型Ｔ
ＦＴで、発光素子２２４の陽極を画素電極として用いた場合を例に挙げる。
まず書き込み期間Ｔａでは、各ラインの画素において書き込み期間Ｔａが開始されると
、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ１及びＴｒ２がオンになったときに順方
向バイアスの電流が発光素子に流れる程度の高さに保たれる。
つまり、Ｔｒ１ｐチャネル型ＴＦＴで発光素子２２４の陽極を画素電極として用いた場合
、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。逆にＴｒ１がｎチャネル
型ＴＦＴで発光素子２２４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極
の電圧よりも低くなるように設定する。
、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ１及びＴｒ２がオンになったときに順方
向バイアスの電流が発光素子に流れる程度の高さに保たれる。
つまり、Ｔｒ１ｐチャネル型ＴＦＴで発光素子２２４の陽極を画素電極として用いた場合
、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。逆にＴｒ１がｎチャネル
型ＴＦＴで発光素子２２４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極
の電圧よりも低くなるように設定する。
そして走査線駆動回路１０３によって各ラインの第１走査線が順に選択され、第１走査
線Ｇｊにゲートが接続されたトランジスタＴｒ３及びＴｒ４がオンになる。なお、各第１
走査線の選択される期間は互いに重ならない。書き込み期間Ｔａでは、第２走査線Ｐｊは
選択されておらず、Ｔｒ２はオフになっている。
線Ｇｊにゲートが接続されたトランジスタＴｒ３及びＴｒ４がオンになる。なお、各第１
走査線の選択される期間は互いに重ならない。書き込み期間Ｔａでは、第２走査線Ｐｊは
選択されておらず、Ｔｒ２はオフになっている。
そして、信号線駆動回路１０２に入力されるビデオ信号の電圧に基づき、信号線Ｓ１〜
Ｓｘと電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
Ｓｘと電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
図１７（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉに信号電流Ｉｃが流れた場合
の、画素１０１の概略図を示す。２２７は信号線駆動回路１０２が有する定電流源を意味
する。また、２２６は対向電極に電圧を与える電源への接続用の端子である。
の、画素１０１の概略図を示す。２２７は信号線駆動回路１０２が有する定電流源を意味
する。また、２２６は対向電極に電圧を与える電源への接続用の端子である。
書き込み期間Ｔａにおいて、トランジスタＴｒ３及びＴｒ４はオンの状態にあるので、
信号線Ｓｉに信号電流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のソースとド
レインの間に流れる。このとき、トランジスタＴｒ１はゲートとドレインが接続されてる
ので、飽和領域で動作する。よって式１からわかるように、トランジスタＴｒ１のゲート
電圧ＶGSは信号電流Ｉｃの値によって定まる。
信号線Ｓｉに信号電流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のソースとド
レインの間に流れる。このとき、トランジスタＴｒ１はゲートとドレインが接続されてる
ので、飽和領域で動作する。よって式１からわかるように、トランジスタＴｒ１のゲート
電圧ＶGSは信号電流Ｉｃの値によって定まる。
書き込み期間Ｔａが終了すると、表示期間Ｔｄが開始される。表示期間Ｔｄにおける電
源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。また表示
期間Ｔｄでは第１走査線Ｇｊは選択されておらず、第２走査線Ｐｊが選択される。
源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。また表示
期間Ｔｄでは第１走査線Ｇｊは選択されておらず、第２走査線Ｐｊが選択される。
図１７（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及び
トランジスタＴｒ４はオフになっている。また、トランジスタＴｒ２はオンになっている
。
トランジスタＴｒ４はオフになっている。また、トランジスタＴｒ２はオンになっている
。
表示期間Ｔｄでは、トランジスタＴｒ１は、書き込み期間Ｔａにおいて定められたＶGS
がそのまま維持されている。そのため、トランジスタＴｒ１のドレイン電流は信号電流Ｉ
ｃと同じ値に維持されたままである。また、トランジスタＴｒ２はオンになっているので
、ドレイン電流はトランジスタＴｒ２を介して発光素子２２４に流れる。よって、表示期
間Ｔｄでは、該信号電流Ｉｃと同じ大きさの駆動電流が発光素子２２４に流れ、かつ該駆
動電流の大きさに見合った輝度で、発光素子２２４が発光する。
がそのまま維持されている。そのため、トランジスタＴｒ１のドレイン電流は信号電流Ｉ
ｃと同じ値に維持されたままである。また、トランジスタＴｒ２はオンになっているので
、ドレイン電流はトランジスタＴｒ２を介して発光素子２２４に流れる。よって、表示期
間Ｔｄでは、該信号電流Ｉｃと同じ大きさの駆動電流が発光素子２２４に流れ、かつ該駆
動電流の大きさに見合った輝度で、発光素子２２４が発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間が開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ１及び
Ｔｒ２がオンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに
保たれる。つまり、Ｔｒ１がｐチャネル型ＴＦＴで発光素子２２４の陽極を画素電極とし
て用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ１
がｎチャネル型ＴＦＴで発光素子２２４の陰極を画素電極として用いた場合は、電源線Ｖ
ｉが対向電極の電圧よりも高くなるように設定する。
Ｔｒ２がオンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに
保たれる。つまり、Ｔｒ１がｐチャネル型ＴＦＴで発光素子２２４の陽極を画素電極とし
て用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ１
がｎチャネル型ＴＦＴで発光素子２２４の陰極を画素電極として用いた場合は、電源線Ｖ
ｉが対向電極の電圧よりも高くなるように設定する。
本実施例では、逆バイアス期間では表示期間Ｔｄと同様に、トランジスタＴｒ３、Ｔｒ
４がオフ、Ｔｒ２がオンの状態である。
４がオフ、Ｔｒ２がオンの状態である。
図１７（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。発光素子２
２４は逆方向バイアスの電圧が印加されると発光しない状態になる。書き込み期間Ｔａに
おいてＴｒ１が完全にオンになり、Ｔｒ１のソースとドレインの電圧差がほぼ０に等しけ
れば、電源線Ｖｉと対向電極の間の電圧差がそのまま発光素子２２４に印加される。
２４は逆方向バイアスの電圧が印加されると発光しない状態になる。書き込み期間Ｔａに
おいてＴｒ１が完全にオンになり、Ｔｒ１のソースとドレインの電圧差がほぼ０に等しけ
れば、電源線Ｖｉと対向電極の間の電圧差がそのまま発光素子２２４に印加される。
また、逆バイアス期間Ｔｉの長さは、デューティー比（１フレーム期間における表示期
間の長さの総和の割合）との兼ね合いを考慮し、設計者が適宜設定することが可能である
。
間の長さの総和の割合）との兼ね合いを考慮し、設計者が適宜設定することが可能である
。
なお、本実施例の発光装置は、デジタルビデオ信号を用いて表示を行うことも可能であ
るし、アナログビデオ信号を用いて表示を行うことも可能である。
るし、アナログビデオ信号を用いて表示を行うことも可能である。
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
本実施例では、図２、図１４、図１６とは異なる本発明の発光装置の画素の構成につい
て説明する。
て説明する。
図１８に、図１で示した画素１０１の詳しい構成を示す。図１８に示す画素１０１は、
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
また本実施例の画素１０１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５
、発光素子２３４及び保持容量２３５を有している。保持容量２３５はトランジスタＴｒ
１及びＴｒ２のゲートとソースの間の電圧をより確実に保持するために設けられているが
、必ずしも設ける必要はない。
、発光素子２３４及び保持容量２３５を有している。保持容量２３５はトランジスタＴｒ
１及びＴｒ２のゲートとソースの間の電圧をより確実に保持するために設けられているが
、必ずしも設ける必要はない。
トランジスタＴｒ３のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタ
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
トランジスタＴｒ４のゲートは、第２走査線Ｐｊに接続されている。そしてトランジス
タＴｒ４の第１の端子と第２の端子は、一方は信号線Ｓｉに、もう一方はトランジスタＴ
ｒ１のゲート及びトランジスタＴｒ２のゲートに接続されている。
タＴｒ４の第１の端子と第２の端子は、一方は信号線Ｓｉに、もう一方はトランジスタＴ
ｒ１のゲート及びトランジスタＴｒ２のゲートに接続されている。
トランジスタＴｒ５のゲートは、第３走査線Ｒｊに接続されている。そしてトランジス
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ２の第２の端子に接続されている。
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ２の第２の端子に接続されている。
トランジスタＴｒ１とトランジスタＴｒ２のゲートは、互いに接続されている。トラン
ジスタＴｒ１とトランジスタＴｒ２の第１の端子は、共に電源線Ｖｉに接続されている。
そして、トランジスタＴｒ２の第２の端子は、発光素子２３４の画素電極に接続されてい
る。対向電極は一定の高さに保たれている。
ジスタＴｒ１とトランジスタＴｒ２の第１の端子は、共に電源線Ｖｉに接続されている。
そして、トランジスタＴｒ２の第２の端子は、発光素子２３４の画素電極に接続されてい
る。対向電極は一定の高さに保たれている。
保持容量２３５が有する２つの電極は、一方はトランジスタＴｒ１とトランジスタＴｒ
２のゲートに、もう一方は電源線Ｖｉに接続されている。
２のゲートに、もう一方は電源線Ｖｉに接続されている。
なお、トランジスタＴｒ１及びＴｒ２はｎチャネル型トランジスタとｐチャネル型トラ
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｐチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｎチ
ャネル型トランジスタであるのが望ましい。
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｐチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｎチ
ャネル型トランジスタであるのが望ましい。
トランジスタＴｒ３、Ｔｒ４、Ｔｒ５は、ｎチャネル型トランジスタとｐチャネル型ト
ランジスタのどちらでも良い。
ランジスタのどちらでも良い。
次に、本実施例の発光装置の動作について図１９を用いて説明する。本発明の発光装置
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図１９は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２３４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ２がｐチ
ャネル型ＴＦＴで、発光素子２３４の陽極を画素電極として用いた場合を例に挙げる。
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図１９は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２３４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ２がｐチ
ャネル型ＴＦＴで、発光素子２３４の陽極を画素電極として用いた場合を例に挙げる。
まず、各ラインの画素において書き込み期間Ｔａが開始されると、電源線Ｖ１〜Ｖｘの
電圧は、トランジスタＴｒ２がオンになったときに順方向バイアスの電流が発光素子に流
れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素
子２３４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも高くな
るように設定する。逆にＴｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２３４の陰
極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くなるように設
定する。
電圧は、トランジスタＴｒ２がオンになったときに順方向バイアスの電流が発光素子に流
れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素
子２３４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも高くな
るように設定する。逆にＴｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２３４の陰
極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くなるように設
定する。
そして、走査線駆動回路１０３によって各ラインの第１走査線及び第２走査線が順に選
択され、トランジスタＴｒ３とＴｒ４がオンになる。なお、第３走査線は選択されていな
いので、トランジスタＴｒ５はオフになっている。各第１走査線及び第２走査線の選択さ
れる期間は互いに重ならない。そして、信号線駆動回路１０２に入力されるビデオ信号に
基づき、信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号の電圧に応じ
た大きさの信号電流Ｉｃが流れる。
択され、トランジスタＴｒ３とＴｒ４がオンになる。なお、第３走査線は選択されていな
いので、トランジスタＴｒ５はオフになっている。各第１走査線及び第２走査線の選択さ
れる期間は互いに重ならない。そして、信号線駆動回路１０２に入力されるビデオ信号に
基づき、信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号の電圧に応じ
た大きさの信号電流Ｉｃが流れる。
そして、信号線駆動回路１０２に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた電流（以下、信号電流Ｉｃ）が流
れる。
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた電流（以下、信号電流Ｉｃ）が流
れる。
図１９（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２３６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２３７は信号線駆動回路１０２が有する定電
流源を意味する。
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２３６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２３７は信号線駆動回路１０２が有する定電
流源を意味する。
トランジスタＴｒ３はオンの状態にあるので、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。
そしてトランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲートに接続されている
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなる。
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなる。
そして、トランジスタＴｒ２のドレイン電流は発光素子２３４に流れる。発光素子に流
れる電流は、定電流源２３７において定められた信号電流Ｉｃに応じた大きさであり、流
れる電流の大きさに見合った輝度で発光素子２３４は発光する。発光素子に流れる電流が
０に限りなく近かったり、発光素子に流れる電流が逆方向バイアスである場合は、発光素
子２３４は発光しない。
れる電流は、定電流源２３７において定められた信号電流Ｉｃに応じた大きさであり、流
れる電流の大きさに見合った輝度で発光素子２３４は発光する。発光素子に流れる電流が
０に限りなく近かったり、発光素子に流れる電流が逆方向バイアスである場合は、発光素
子２３４は発光しない。
各ライン目の画素において書き込み期間Ｔａが終了すると、第１走査線、第２走査線の
選択が終了する。このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望
ましい。なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２３５の電
荷がＴｒ４を通って漏れてしまうからである。
選択が終了する。このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望
ましい。なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２３５の電
荷がＴｒ４を通って漏れてしまうからである。
書き込み期間Ｔａが終了すると、次に表示期間Ｔｄが開始される。表示期間Ｔｄにおけ
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、第３走査線が順に選択され、トランジスタＴｒ５がオンになる
。なお、第１走査線及び第２走査線は選択されていないので、トランジスタＴｒ３及びＴ
ｒ４はオフになっている。
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、第３走査線が順に選択され、トランジスタＴｒ５がオンになる
。なお、第１走査線及び第２走査線は選択されていないので、トランジスタＴｒ３及びＴ
ｒ４はオフになっている。
図１９（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及び
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは電源線Ｖｉに接続されている。
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは電源線Ｖｉに接続されている。
トランジスタＴｒ１、Ｔｒ２においては、書き込み期間Ｔａにおいて定められたＶGSが
そのまま保持されている。そのため、トランジスタＴｒ１のドレイン電流Ｉ1と、トラン
ジスタＴｒ２のドレイン電流Ｉ2の値は、共に信号電流Ｉｃに応じた大きさに維持された
ままである。また、トランジスタＴｒ５がオンなので、トランジスタＴｒ１のドレイン電
流Ｉ1と、トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子２３４に流れる。よっ
て、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わせた電流の大きさに見合った輝度で、発
光素子２３４は発光する。
そのまま保持されている。そのため、トランジスタＴｒ１のドレイン電流Ｉ1と、トラン
ジスタＴｒ２のドレイン電流Ｉ2の値は、共に信号電流Ｉｃに応じた大きさに維持された
ままである。また、トランジスタＴｒ５がオンなので、トランジスタＴｒ１のドレイン電
流Ｉ1と、トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子２３４に流れる。よっ
て、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わせた電流の大きさに見合った輝度で、発
光素子２３４は発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間が開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ２がオ
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２３４の陽極を画素電極と
して用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ
１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２３４の陰極を画素電極として用いた場
合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２３４の陽極を画素電極と
して用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ
１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２３４の陰極を画素電極として用いた場
合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
そして、走査線駆動回路１０３によって各ラインの第１、第２及び第３走査線が順に選
択され、トランジスタＴｒ３、Ｔｒ４及びＴｒ５がオンになる。そして、信号線駆動回路
１０２によって、信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ２がオンに
なるような電圧が印加される。
択され、トランジスタＴｒ３、Ｔｒ４及びＴｒ５がオンになる。そして、信号線駆動回路
１０２によって、信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ２がオンに
なるような電圧が印加される。
図１９（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。逆バイアス
期間Ｔｉにおいては、Ｔｒ１及びＴｒ２がオンになるので、逆方向バイアスの電圧が発光
素子２３４に印加されることになる。発光素子２３４は逆方向バイアスの電圧が印加され
ると発光しない状態になる。
期間Ｔｉにおいては、Ｔｒ１及びＴｒ２がオンになるので、逆方向バイアスの電圧が発光
素子２３４に印加されることになる。発光素子２３４は逆方向バイアスの電圧が印加され
ると発光しない状態になる。
なお、電源線の電圧は、トランジスタＴｒ１及びＴｒ２がオンになったときに、逆方向
バイアスの電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの
長さは、デューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼
ね合いを考慮し、設計者が適宜設定することが可能である。
バイアスの電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの
長さは、デューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼
ね合いを考慮し、設計者が適宜設定することが可能である。
なお、発光素子に流れる電流の大きさに見合った輝度で発光素子２３４が発光するので
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。なお
、書き込み期間Ｔａにおいても、ドレイン電流Ｉ1の大きさに見合った輝度で発光してい
るが、その階調に与える影響は、実際のパネルでは無視できる程度に小さいと考えられる
。なぜなら、例えばＶＧＡだと４８０ラインの画素が画素部に設けられており、１ライン
の画素の書き込み期間Ｔａは１フレーム期間の１／４８０程度と非常に小さいからである
。もちろん、書き込み期間Ｔａにおける発光素子に流れる電流の階調への影響を考慮に入
れて、信号電流Ｉｃの大きさを補正するようにしても良い。
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。なお
、書き込み期間Ｔａにおいても、ドレイン電流Ｉ1の大きさに見合った輝度で発光してい
るが、その階調に与える影響は、実際のパネルでは無視できる程度に小さいと考えられる
。なぜなら、例えばＶＧＡだと４８０ラインの画素が画素部に設けられており、１ライン
の画素の書き込み期間Ｔａは１フレーム期間の１／４８０程度と非常に小さいからである
。もちろん、書き込み期間Ｔａにおける発光素子に流れる電流の階調への影響を考慮に入
れて、信号電流Ｉｃの大きさを補正するようにしても良い。
本実施例の画素では、表示期間において発光素子に流れる電流はドレイン電流Ｉ1と、
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ１のドレイン電流Ｉ1に対するトランジスタＴｒ２のドレイン電流Ｉ2の比
が画素間で異なっても、発光素子に流れる電流の値が画素間でずれるのを抑え、輝度のば
らつきが視認されるのを防ぐことができる。
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ１のドレイン電流Ｉ1に対するトランジスタＴｒ２のドレイン電流Ｉ2の比
が画素間で異なっても、発光素子に流れる電流の値が画素間でずれるのを抑え、輝度のば
らつきが視認されるのを防ぐことができる。
また、本発明の画素では、書き込み期間ＴａにおいてトランジスタＴｒ１のドレイン電
流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、ト
ランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、その
値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された電
流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ、
動画表示において残像が視認されてしまうのを防ぐことができる。
流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、ト
ランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、その
値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された電
流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ、
動画表示において残像が視認されてしまうのを防ぐことができる。
なお、本実施例において、トランジスタＴｒ４の第１の端子と第２の端子は、一方は信
号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート及びトランジスタＴｒ２のゲートに
接続されている。しかし本実施例はこの構成に限定されない。
本発明の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接
続し、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができる
ように、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート及びトランジスタＴｒ２のゲートに
接続されている。しかし本実施例はこの構成に限定されない。
本発明の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接
続し、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができる
ように、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
つまり、Ｔｒ３、Ｔｒ４、Ｔｒ５は、Ｔａでは図１９（Ａ）のように接続され、Ｔｄで
は図１９（Ｂ）、Ｔｉでは図１９（Ｃ）のように接続されていれば良い。また、Ｇｊ、Ｐ
ｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２本にしても良い。
は図１９（Ｂ）、Ｔｉでは図１９（Ｃ）のように接続されていれば良い。また、Ｇｊ、Ｐ
ｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２本にしても良い。
なお、本実施例の発光装置は、デジタルビデオ信号を用いて表示を行うことも可能であ
るし、アナログビデオ信号を用いて表示を行うことも可能である。
るし、アナログビデオ信号を用いて表示を行うことも可能である。
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
本実施例では、図２、図１４、図１６、図１８とは異なる本発明の発光装置の画素の構
成について説明する。
成について説明する。
図２０に、図１で示した画素１０１の詳しい構成を示す。図２０に示す画素１０１は、
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
また画素１０１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、
発光素子２４４及び保持容量２４５を有している。保持容量２４５はトランジスタＴｒ１
及びＴｒ２のゲート電圧をより確実に保持するために設けられているが、必ずしも設ける
必要はない。
発光素子２４４及び保持容量２４５を有している。保持容量２４５はトランジスタＴｒ１
及びＴｒ２のゲート電圧をより確実に保持するために設けられているが、必ずしも設ける
必要はない。
トランジスタＴｒ３のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタ
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１及びＴｒ２の第１の端子に接続されている。
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１及びＴｒ２の第１の端子に接続されている。
トランジスタＴｒ４のゲートは、第２走査線Ｐｊに接続されている。そしてトランジス
タＴｒ４の第１の端子と第２の端子は、一方は電源線Ｖｉに、もう一方はトランジスタＴ
ｒ１及びＴｒ２のゲートに接続されている。
タＴｒ４の第１の端子と第２の端子は、一方は電源線Ｖｉに、もう一方はトランジスタＴ
ｒ１及びＴｒ２のゲートに接続されている。
トランジスタＴｒ５のゲートは、第３走査線Ｒｊに接続されている。そしてトランジス
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ１及びＴｒ２の第１の端
子に、もう一方は発光素子２４４の画素電極に接続されている。
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ１及びＴｒ２の第１の端
子に、もう一方は発光素子２４４の画素電極に接続されている。
トランジスタＴｒ６のゲートは、第３走査線Ｒｊに接続されている。そしてトランジス
タＴｒ６の第１の端子と第２の端子は、一方は電源線Ｖｉに、もう一方はトランジスタＴ
ｒ２の第２の端子に接続されている。
タＴｒ６の第１の端子と第２の端子は、一方は電源線Ｖｉに、もう一方はトランジスタＴ
ｒ２の第２の端子に接続されている。
トランジスタＴｒ１とトランジスタＴｒ２のゲートは、互いに接続されている。そして
、トランジスタＴｒ１の第２の端子は、電源線Ｖｉに接続されている。
、トランジスタＴｒ１の第２の端子は、電源線Ｖｉに接続されている。
保持容量２４５が有する２つの電極は、一方はトランジスタＴｒ１及びＴｒ２のゲート
に、もう一方はトランジスタＴｒ１及びＴｒ２のソースに接続されている。対向電極は一
定の電圧に保たれている。
に、もう一方はトランジスタＴｒ１及びＴｒ２のソースに接続されている。対向電極は一
定の電圧に保たれている。
なお、トランジスタＴｒ１及びＴｒ２はｎチャネル型トランジスタとｐチャネル型トラ
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチ
ャネル型トランジスタであるのが望ましい。
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチ
ャネル型トランジスタであるのが望ましい。
トランジスタＴｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６は、ｎチャネル型トランジスタとｐチャ
ネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ５とＴｒ６は共にゲー
トが第３走査線Ｒｊに接続されているため、その極性を同じにする。トランジスタＴｒ５
のゲートとＴｒ６のゲートが同じ配線に接続されていない場合、その極性は同じでなくと
も良い。
ネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ５とＴｒ６は共にゲー
トが第３走査線Ｒｊに接続されているため、その極性を同じにする。トランジスタＴｒ５
のゲートとＴｒ６のゲートが同じ配線に接続されていない場合、その極性は同じでなくと
も良い。
次に、本実施例の発光装置の動作について図２１を用いて説明する。本発明の発光装置
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２１は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、Ｔｒ５、発光素子２４４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ
２がｎチャネル型ＴＦＴで、発光素子２４４の陽極を画素電極として用いた場合を例に挙
げる。
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２１は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、Ｔｒ５、発光素子２４４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ
２がｎチャネル型ＴＦＴで、発光素子２４４の陽極を画素電極として用いた場合を例に挙
げる。
まず、各ラインの画素において書き込み期間Ｔａが開始されると、電源線Ｖ１〜Ｖｘの
電圧は、トランジスタＴｒ２、Ｔｒ５及びＴｒ６がオンになったときに順方向バイアスの
電流が発光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル
型ＴＦＴで、発光素子２４４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極
の電圧よりも高くなるように設定する。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、
発光素子２４４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧より
も低くなるように設定する。
電圧は、トランジスタＴｒ２、Ｔｒ５及びＴｒ６がオンになったときに順方向バイアスの
電流が発光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル
型ＴＦＴで、発光素子２４４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極
の電圧よりも高くなるように設定する。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、
発光素子２４４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧より
も低くなるように設定する。
そして、各ラインの第１走査線及び第２走査線が順に選択される。よって、トランジス
タＴｒ３、Ｔｒ４がオンになる。なお、第１及び第２走査線の選択される期間は互いに重
ならない。また、第３走査線は選択されていないので、トランジスタＴｒ５、Ｔｒ６はオ
フになっている。
タＴｒ３、Ｔｒ４がオンになる。なお、第１及び第２走査線の選択される期間は互いに重
ならない。また、第３走査線は選択されていないので、トランジスタＴｒ５、Ｔｒ６はオ
フになっている。
そして、信号線駆動回路１０２に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
図２１（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉに信号電流Ｉｃが流れた場合
の、画素１０１の概略図を示す。２４６は対向電極に電圧を与える電源との接続用の端子
を意味している。また、２４７は信号線駆動回路１０２が有する定電流源を意味する。
の、画素１０１の概略図を示す。２４６は対向電極に電圧を与える電源との接続用の端子
を意味している。また、２４７は信号線駆動回路１０２が有する定電流源を意味する。
トランジスタＴｒ３はオンの状態にあるので、信号線Ｓｉに信号電流Ｉｃが流れると、
信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる。
このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動作
しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉｃ
によって定まる。
信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる。
このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動作
しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉｃ
によって定まる。
そして、トランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲートに接続されてい
る。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されてい
る。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲ
ート電圧となる。
る。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されてい
る。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲ
ート電圧となる。
なお、書き込み期間Ｔａでは、トランジスタＴｒ２のドレインは、他の配線及び電源等
から電圧が与えられていない、所謂フローティングの状態にある。従って、トランジスタ
Ｔｒ２にドレイン電流は流れない。
から電圧が与えられていない、所謂フローティングの状態にある。従って、トランジスタ
Ｔｒ２にドレイン電流は流れない。
書き込み期間Ｔａが終了すると、各ラインの第１走査線及び第２走査線の選択が順に終
了する。このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２４５の電荷がＴｒ
４を通って漏れてしまうからである。
了する。このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２４５の電荷がＴｒ
４を通って漏れてしまうからである。
一方、各ラインの画素において書き込み期間Ｔａが終了すると、次に表示期間Ｔｄが開
始される。表示期間Ｔｄにおける電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と
同じ高さに保たれている。表示期間Ｔｄが開始されると、各ラインの第３走査線が順に選
択され、トランジスタＴｒ５、Ｔｒ６がオンになる。
なお、第１走査線及び第２走査線は選択されていないので、トランジスタＴｒ３及びＴｒ
４はオフになっている。
始される。表示期間Ｔｄにおける電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と
同じ高さに保たれている。表示期間Ｔｄが開始されると、各ラインの第３走査線が順に選
択され、トランジスタＴｒ５、Ｔｒ６がオンになる。
なお、第１走査線及び第２走査線は選択されていないので、トランジスタＴｒ３及びＴｒ
４はオフになっている。
図２１（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及び
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のドレインは電源線Ｖｉに接続されている。
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のドレインは電源線Ｖｉに接続されている。
一方トランジスタＴｒ１、Ｔｒ２においては、書き込み期間Ｔａにおいて定められたＶ
GSがそのまま保持されている。よって、トランジスタＴｒ１と同じゲート電圧がトランジ
スタＴｒ２に与えられる。さらに、トランジスタＴｒ６がオンになり、トランジスタＴｒ
２のドレインは電源線Ｖｉに接続されるので、トランジスタＴｒ２のドレイン電流は、ト
ランジスタＴｒ１のドレイン電流に比例する大きさになる。特に、μＣ0Ｗ／Ｌ及びＶTH
が互いに等しいとき、トランジスタＴｒ１とトランジスタＴｒ２のドレイン電流は互いに
等しくなり、Ｉ2＝Ｉ1＝Ｉｃとなる。
GSがそのまま保持されている。よって、トランジスタＴｒ１と同じゲート電圧がトランジ
スタＴｒ２に与えられる。さらに、トランジスタＴｒ６がオンになり、トランジスタＴｒ
２のドレインは電源線Ｖｉに接続されるので、トランジスタＴｒ２のドレイン電流は、ト
ランジスタＴｒ１のドレイン電流に比例する大きさになる。特に、μＣ0Ｗ／Ｌ及びＶTH
が互いに等しいとき、トランジスタＴｒ１とトランジスタＴｒ２のドレイン電流は互いに
等しくなり、Ｉ2＝Ｉ1＝Ｉｃとなる。
また、トランジスタＴｒ５がオンなので、トランジスタＴｒ１のドレイン電流Ｉ1と、
トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子に流れる電流として発光素子２
４４に流れる。よって、表示期間Ｔｄでは、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わ
せた大きさの電流が発光素子２４４に流れ、該発光素子に流れる電流の大きさに見合った
輝度で、発光素子２４４が発光する。
トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子に流れる電流として発光素子２
４４に流れる。よって、表示期間Ｔｄでは、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わ
せた大きさの電流が発光素子２４４に流れ、該発光素子に流れる電流の大きさに見合った
輝度で、発光素子２４４が発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間Ｔｉが開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ２
、Ｔｒ５及びＴｒ６がオンになったときに逆方向バイアスの電圧が発光素子に印加される
程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２
４４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるよ
うに設定する。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２４４の陰極を
画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定す
る。
、Ｔｒ５及びＴｒ６がオンになったときに逆方向バイアスの電圧が発光素子に印加される
程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２
４４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるよ
うに設定する。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２４４の陰極を
画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定す
る。
そして、走査線駆動回路１０３によって各ラインの第１、第２及び第３走査線が順に選
択され、トランジスタＴｒ３、Ｔｒ４、Ｔｒ５及びＴｒ６がオンになる。そして、信号線
駆動回路１０２によって、信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ２
がオンになるような電圧が印加される。
択され、トランジスタＴｒ３、Ｔｒ４、Ｔｒ５及びＴｒ６がオンになる。そして、信号線
駆動回路１０２によって、信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ２
がオンになるような電圧が印加される。
図２１（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。逆バイアス
期間Ｔｉにおいては、Ｔｒ２、Ｔｒ５及びＴｒ６がオンになり、逆方向バイアスの電圧が
発光素子２４４に印加されることになる。発光素子２４４は逆方向バイアスの電圧が印加
されると発光しない状態になる。
期間Ｔｉにおいては、Ｔｒ２、Ｔｒ５及びＴｒ６がオンになり、逆方向バイアスの電圧が
発光素子２４４に印加されることになる。発光素子２４４は逆方向バイアスの電圧が印加
されると発光しない状態になる。
なお、電源線の電圧は、トランジスタＴｒ２、Ｔｒ５及びＴｒ６がオンになったときに
、逆方向バイアスの電圧が発光素子に印加される高さであれば良い。また、逆バイアス期
間Ｔｉの長さは、デューティー比（１フレーム期間における表示期間の長さの総和の割合
）との兼ね合いを考慮し、設計者が適宜設定することが可能である。
、逆方向バイアスの電圧が発光素子に印加される高さであれば良い。また、逆バイアス期
間Ｔｉの長さは、デューティー比（１フレーム期間における表示期間の長さの総和の割合
）との兼ね合いを考慮し、設計者が適宜設定することが可能である。
なお、発光素子に流れる電流の大きさに見合った輝度で発光素子２４４が発光するので
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。
本実施例の画素では、表示期間において発光素子に流れる電流はドレイン電流Ｉ1と、
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ１のドレイン電流Ｉ1に対するトランジスタＴｒ２のドレイン電流Ｉ2の比
が画素間で異なっても、発光素子に流れる電流の値が画素間でずれるのを抑え、輝度のば
らつきが視認されるのを防ぐことができる。
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ１のドレイン電流Ｉ1に対するトランジスタＴｒ２のドレイン電流Ｉ2の比
が画素間で異なっても、発光素子に流れる電流の値が画素間でずれるのを抑え、輝度のば
らつきが視認されるのを防ぐことができる。
また、本実施例の画素では、書き込み期間ＴａにおいてトランジスタＴｒ１のドレイン
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
なお、本実施例において、トランジスタＴｒ４の第１の端子と第２の端子は、一方はト
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実施例はこの構成に限定されない。本実
施例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続
し、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよ
うに、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実施例はこの構成に限定されない。本実
施例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続
し、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよ
うに、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
つまり、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６は、Ｔａでは図２１（Ａ）のように接続され
、Ｔｄでは図２１（Ｂ）のように接続され、Ｔｉでは図２１（Ｃ）のように接続されてい
れば良い。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２
本にしても良い。
、Ｔｄでは図２１（Ｂ）のように接続され、Ｔｉでは図２１（Ｃ）のように接続されてい
れば良い。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２
本にしても良い。
また、トランジスタＴｒ５は、書き込み期間Ｔａにおいて信号電流Ｉｃとトランジスタ
Ｔｒ１のドレイン電流Ｉ1を等しい値に近づけるために設けられている。トランジスタＴ
ｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ１及びＴｒ２の第１の端子に
、もう一方は発光素子２４４の画素電極に必ずしも接続している必要はない。トランジス
タＴｒ５は、書き込み期間Ｔａにおいて、トランジスタＴｒ２のソースが発光素子２４４
の画素電極と信号線Ｓｉとのいずれか一方に接続されるように、他の配線または素子と接
続していれば良い。
Ｔｒ１のドレイン電流Ｉ1を等しい値に近づけるために設けられている。トランジスタＴ
ｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ１及びＴｒ２の第１の端子に
、もう一方は発光素子２４４の画素電極に必ずしも接続している必要はない。トランジス
タＴｒ５は、書き込み期間Ｔａにおいて、トランジスタＴｒ２のソースが発光素子２４４
の画素電極と信号線Ｓｉとのいずれか一方に接続されるように、他の配線または素子と接
続していれば良い。
つまり、ＴａにおいてＴｒ１を流れる電流は全て電流源に流れ、電流源を流れる電流は
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
なお、本実施例の発光装置は、デジタルビデオ信号を用いて表示を行うことも可能であ
るし、アナログビデオ信号を用いて表示を行うことも可能である。
るし、アナログビデオ信号を用いて表示を行うことも可能である。
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
本実施例では、図２、図１４、図１６、図１８、図２０とは異なる本実施例の発光装置
の画素の構成について説明する。
の画素の構成について説明する。
図２２に、図１で示した画素１０１の詳しい構成を示す。図２２に示す画素１０１は、
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
また画素１０１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、
発光素子２５４及び保持容量２５５を有している。保持容量２５５はトランジスタＴｒ１
及びＴｒ２のゲート電圧をより確実に保持するために設けられているが、必ずしも設ける
必要はない。
発光素子２５４及び保持容量２５５を有している。保持容量２５５はトランジスタＴｒ１
及びＴｒ２のゲート電圧をより確実に保持するために設けられているが、必ずしも設ける
必要はない。
トランジスタＴｒ３のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタ
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第１の端子に接続されている。
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第１の端子に接続されている。
トランジスタＴｒ４のゲートは、第２走査線Ｐｊに接続されている。そしてトランジス
タＴｒ４の第１の端子と第２の端子は、一方は電源線Ｖｉに、もう一方はトランジスタＴ
ｒ１及びＴｒ２のゲートに接続されている。
タＴｒ４の第１の端子と第２の端子は、一方は電源線Ｖｉに、もう一方はトランジスタＴ
ｒ１及びＴｒ２のゲートに接続されている。
トランジスタＴｒ６のゲートは、第３走査線Ｒｊに接続されている。そしてトランジス
タＴｒ６の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第１の端子に、もう
一方は発光素子２５４の画素電極に接続されている。
タＴｒ６の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第１の端子に、もう
一方は発光素子２５４の画素電極に接続されている。
トランジスタＴｒ５のゲートは、第３走査線Ｒｊに接続されている。そしてトランジス
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第１の端子に、もう
一方は発光素子２５４の画素電極に接続されている。対向電極は一定の電圧に保たれてい
る。
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第１の端子に、もう
一方は発光素子２５４の画素電極に接続されている。対向電極は一定の電圧に保たれてい
る。
トランジスタＴｒ１とトランジスタＴｒ２のゲートは、互いに接続されている。トラン
ジスタＴｒ１及びＴｒ２の第２の端子は、電源線Ｖｉに接続されている。
ジスタＴｒ１及びＴｒ２の第２の端子は、電源線Ｖｉに接続されている。
保持容量２５５が有する２つの電極は、一方はトランジスタＴｒ１及びＴｒ２のゲート
に、もう一方はトランジスタＴｒ１のソースに接続されている。
に、もう一方はトランジスタＴｒ１のソースに接続されている。
なお、トランジスタＴｒ１及びＴｒ２はｎチャネル型トランジスタとｐチャネル型トラ
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチ
ャネル型トランジスタであるのが望ましい。
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチ
ャネル型トランジスタであるのが望ましい。
トランジスタＴｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６は、ｎチャネル型トランジスタとｐチャ
ネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ５とＴｒ６は共にゲー
トが第３走査線Ｒｊに接続されているため、その極性を同じにする。トランジスタＴｒ５
のゲートとＴｒ６のゲートが同じ配線に接続されていない場合、その極性は同じでなくと
も良い。
ネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ５とＴｒ６は共にゲー
トが第３走査線Ｒｊに接続されているため、その極性を同じにする。トランジスタＴｒ５
のゲートとＴｒ６のゲートが同じ配線に接続されていない場合、その極性は同じでなくと
も良い。
次に、本実施例の発光装置の動作について図２３を用いて説明する。本発明の発光装置
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２３は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、Ｔｒ６、発光素子２５４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ
２がｎチャネル型ＴＦＴで、発光素子２５４の陽極を画素電極として用いた場合を例に挙
げる。
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２３は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、Ｔｒ６、発光素子２５４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ
２がｎチャネル型ＴＦＴで、発光素子２５４の陽極を画素電極として用いた場合を例に挙
げる。
まず、各ラインの画素において書き込み期間Ｔａが開始されると、電源線Ｖ１〜Ｖｘの
電圧は、トランジスタＴｒ２及びＴｒ６がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴ
で、発光素子２５４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よ
りも高くなるように設定する。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子
２５４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くな
るように設定する。
電圧は、トランジスタＴｒ２及びＴｒ６がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴ
で、発光素子２５４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よ
りも高くなるように設定する。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子
２５４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くな
るように設定する。
そして、各ラインの第１走査線及び第２走査線が順に選択される。よって、トランジス
タＴｒ３、Ｔｒ４がオンになる。なお、各第１走査線及び第２走査線の選択される期間は
互いに重ならない。また、第３走査線は選択されていないので、トランジスタＴｒ５、Ｔ
ｒ６はオフになっている。
タＴｒ３、Ｔｒ４がオンになる。なお、各第１走査線及び第２走査線の選択される期間は
互いに重ならない。また、第３走査線は選択されていないので、トランジスタＴｒ５、Ｔ
ｒ６はオフになっている。
そして、信号線駆動回路１０２に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
図２３（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉに信号電流Ｉｃが流れた場合
の、画素１０１の概略図を示す。２５６は対向電極に電圧を与える電源との接続用の端子
を意味している。また、２５７は信号線駆動回路１０２が有する定電流源を意味する。
の、画素１０１の概略図を示す。２５６は対向電極に電圧を与える電源との接続用の端子
を意味している。また、２５７は信号線駆動回路１０２が有する定電流源を意味する。
トランジスタＴｒ３はオンの状態にあるので、信号線Ｓｉに信号電流Ｉｃが流れると、
信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる。
このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動作
しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉｃ
によって定まる。
信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる。
このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動作
しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉｃ
によって定まる。
なお、表示期間Ｔｄでは、トランジスタＴｒ６がオフであるので、トランジスタＴｒ２
のドレインは、他の配線及び電源等から電圧が与えられていない、所謂フローティングの
状態にある。従って、トランジスタＴｒ２にドレイン電流は流れない。
のドレインは、他の配線及び電源等から電圧が与えられていない、所謂フローティングの
状態にある。従って、トランジスタＴｒ２にドレイン電流は流れない。
各ラインの画素において書き込み期間Ｔａが終了すると、第１走査線、第２走査線の選
択が終了する。このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ま
しい。なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２５５の電荷
がＴｒ４を通って漏れてしまうからである。
択が終了する。このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ま
しい。なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２５５の電荷
がＴｒ４を通って漏れてしまうからである。
各ラインの画素において書き込み期間Ｔａが終了すると、次に表示期間Ｔｄが開始され
る。表示期間Ｔｄにおける電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高
さに保たれている。表示期間Ｔｄが開始されると、第３走査線が選択される。よって、各
ラインの画素においてトランジスタＴｒ５、Ｔｒ６がオンになる。なお、第１走査線及び
第２走査線は選択されていないので、トランジスタＴｒ３及びＴｒ４はオフになっている
。
る。表示期間Ｔｄにおける電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高
さに保たれている。表示期間Ｔｄが開始されると、第３走査線が選択される。よって、各
ラインの画素においてトランジスタＴｒ５、Ｔｒ６がオンになる。なお、第１走査線及び
第２走査線は選択されていないので、トランジスタＴｒ３及びＴｒ４はオフになっている
。
図２３（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及び
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のドレインは電源線Ｖｉに接続されている。
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のドレインは電源線Ｖｉに接続されている。
一方トランジスタＴｒ１においては、書き込み期間Ｔａにおいて定められたＶGSがその
まま保持されている。そして、トランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲ
ートに接続されている。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソ
ースに接続されている。よって、トランジスタＴｒ１のゲート電圧は、そのままトランジ
スタＴｒ２のゲート電圧となる。さらに、トランジスタＴｒ２のドレインは電源線Ｖｉに
接続されているので、トランジスタＴｒ２のドレイン電流Ｉ2は、トランジスタＴｒ１の
ドレイン電流に比例する大きさになる。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき
、トランジスタＴｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝
Ｉ1＝Ｉｃとなる。
まま保持されている。そして、トランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲ
ートに接続されている。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソ
ースに接続されている。よって、トランジスタＴｒ１のゲート電圧は、そのままトランジ
スタＴｒ２のゲート電圧となる。さらに、トランジスタＴｒ２のドレインは電源線Ｖｉに
接続されているので、トランジスタＴｒ２のドレイン電流Ｉ2は、トランジスタＴｒ１の
ドレイン電流に比例する大きさになる。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき
、トランジスタＴｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝
Ｉ1＝Ｉｃとなる。
また、トランジスタＴｒ５がオンなので、トランジスタＴｒ１のドレイン電流Ｉ1と、
トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子に流れる電流として発光素子２
５４に流れる。よって、表示期間Ｔｄでは、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わ
せた大きさの電流が発光素子２５４に流れ、該発光素子に流れる電流の大きさに見合った
輝度で、発光素子２５４が発光する。
トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子に流れる電流として発光素子２
５４に流れる。よって、表示期間Ｔｄでは、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わ
せた大きさの電流が発光素子２５４に流れ、該発光素子に流れる電流の大きさに見合った
輝度で、発光素子２５４が発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間が開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ２及び
Ｔｒ６がオンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに
保たれる。つまり、Ｔｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２５４の陽極を
画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する
。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２５４の陰極を画素電極とし
て用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
Ｔｒ６がオンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに
保たれる。つまり、Ｔｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２５４の陽極を
画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する
。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２５４の陰極を画素電極とし
て用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
そして、走査線駆動回路１０３によって各ラインの第１及び第２及び第３走査線が順に
選択され、トランジスタＴｒ３、Ｔｒ４、Ｔｒ５及びＴｒ６がオンになる。そして、信号
線駆動回路１０２によって、信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ
２がオンになるような電圧が印加される。
選択され、トランジスタＴｒ３、Ｔｒ４、Ｔｒ５及びＴｒ６がオンになる。そして、信号
線駆動回路１０２によって、信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ
２がオンになるような電圧が印加される。
図２３（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。逆バイアス
期間Ｔｉにおいては、Ｔｒ２及びＴｒ６がオンになるので、逆方向バイアスの電圧が発光
素子２５４に印加されることになる。発光素子２５４は逆方向バイアスの電圧が印加され
ると発光しない状態になる。
期間Ｔｉにおいては、Ｔｒ２及びＴｒ６がオンになるので、逆方向バイアスの電圧が発光
素子２５４に印加されることになる。発光素子２５４は逆方向バイアスの電圧が印加され
ると発光しない状態になる。
なお、電源線の電圧は、トランジスタＴｒ２及びＴｒ６がオンになったときに、逆方向
バイアスの電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの
長さは、デューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼
ね合いを考慮し、設計者が適宜設定することが可能である。
バイアスの電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの
長さは、デューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼
ね合いを考慮し、設計者が適宜設定することが可能である。
なお、発光素子に流れる電流の大きさに見合った輝度で発光素子２５４が発光するので
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。
本実施例の画素では、表示期間において発光素子に流れる電流はドレイン電流Ｉ1と、
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ１のドレイン電流Ｉ1に対するトランジスタＴｒ２のドレイン電流Ｉ2の比
が画素間で異なっても、発光素子に流れる電流の値が画素間でずれるのを抑え、輝度のば
らつきが視認されるのを防ぐことができる。
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ１のドレイン電流Ｉ1に対するトランジスタＴｒ２のドレイン電流Ｉ2の比
が画素間で異なっても、発光素子に流れる電流の値が画素間でずれるのを抑え、輝度のば
らつきが視認されるのを防ぐことができる。
また、本実施例の画素では、書き込み期間ＴａにおいてトランジスタＴｒ１のドレイン
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
なお、本実施例において、トランジスタＴｒ４の第１の端子と第２の端子は、一方はト
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実施例はこの構成に限定されない。本実
施例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続
し、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよ
うに、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実施例はこの構成に限定されない。本実
施例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続
し、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよ
うに、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
つまり、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６は、Ｔａでは図２３（Ａ）のように接続され
、Ｔｄでは図２３（Ｂ）のように接続され、Ｔｉでは図２３（Ｃ）のように接続されてい
れば良い。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２
本にしても良い。
、Ｔｄでは図２３（Ｂ）のように接続され、Ｔｉでは図２３（Ｃ）のように接続されてい
れば良い。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２
本にしても良い。
つまり、ＴａにおいてＴｒ１を流れる電流は全て電流源に流れ、電流源を流れる電流は
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
なお、本実施例の発光装置は、デジタルビデオ信号を用いて表示を行うことも可能であ
るし、アナログビデオ信号を用いて表示を行うことも可能である。
るし、アナログビデオ信号を用いて表示を行うことも可能である。
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
本実施例では、図２、図１４、図１６、図１８、図２０、図２２とは異なる本発明の発
光装置の画素の構成について説明する。
光装置の画素の構成について説明する。
図２４に、図１で示した画素１０１の詳しい構成を示す。図２４に示す画素１０１は、
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
また画素１０１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、
発光素子２６４及び保持容量２６５を有している。保持容量２６５はトランジスタＴｒ１
及びＴｒ２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設け
られているが、必ずしも設ける必要はない。
発光素子２６４及び保持容量２６５を有している。保持容量２６５はトランジスタＴｒ１
及びＴｒ２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設け
られているが、必ずしも設ける必要はない。
トランジスタＴｒ３のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタ
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
トランジスタＴｒ４のゲートは、第２走査線Ｐｊに接続されている。そしてトランジス
タＴｒ４の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ１及びＴｒ２のゲートに接続されている。
タＴｒ４の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ１及びＴｒ２のゲートに接続されている。
トランジスタＴｒ６のゲートは、トランジスタＴｒ１及びＴｒ２のゲートに接続されて
いる。そしてトランジスタＴｒ６の第１の端子と第２の端子は、一方はトランジスタＴｒ
１の第２の端子に、もう一方はトランジスタＴｒ５の第１の端子または第２の端子に接続
されている。
いる。そしてトランジスタＴｒ６の第１の端子と第２の端子は、一方はトランジスタＴｒ
１の第２の端子に、もう一方はトランジスタＴｒ５の第１の端子または第２の端子に接続
されている。
トランジスタＴｒ５のゲートは、第３走査線Ｒｊに接続されている。そしてトランジス
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第２の端子に、もう
一方はトランジスタＴｒ６の第１の端子または第２の端子に接続されている。
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第２の端子に、もう
一方はトランジスタＴｒ６の第１の端子または第２の端子に接続されている。
トランジスタＴｒ１とトランジスタＴｒ２とＴｒ６のゲートは、互いに接続されている
。トランジスタＴｒ１とトランジスタＴｒ２のソースは、共に電源線Ｖｉに接続されてい
る。そして、トランジスタＴｒ２の第２の端子は、発光素子２６４の画素電極に接続され
ている。対向電極は一定の電圧に保たれている。
。トランジスタＴｒ１とトランジスタＴｒ２のソースは、共に電源線Ｖｉに接続されてい
る。そして、トランジスタＴｒ２の第２の端子は、発光素子２６４の画素電極に接続され
ている。対向電極は一定の電圧に保たれている。
保持容量２６５が有する２つの電極は、一方はトランジスタＴｒ１とトランジスタＴｒ
２のゲートに、もう一方は電源線Ｖｉに接続されている。
２のゲートに、もう一方は電源線Ｖｉに接続されている。
なお、トランジスタＴｒ１、Ｔｒ２及びＴｒ６はｎチャネル型トランジスタとｐチャネ
ル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１、Ｔｒ２及びＴｒ６の
極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場
合、トランジスタＴｒ１及びＴｒ２はｐチャネル型トランジスタであるのが望ましい。逆
に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１
及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。
ル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１、Ｔｒ２及びＴｒ６の
極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場
合、トランジスタＴｒ１及びＴｒ２はｐチャネル型トランジスタであるのが望ましい。逆
に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１
及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。
トランジスタＴｒ３、Ｔｒ４、Ｔｒ５は、ｎチャネル型トランジスタとｐチャネル型ト
ランジスタのどちらでも良い。
ランジスタのどちらでも良い。
次に、本実施例の発光装置の動作について図２５を用いて説明する。本発明の発光装置
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２５は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、Ｔｒ６、発光素子２６４の接続を簡単に示した図であり、ここではＴｒ１、Ｔｒ２
及びＴｒ６がｐチャネル型ＴＦＴで、発光素子２６４の陽極を画素電極として用いた場合
を例に挙げる。
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２５は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、Ｔｒ６、発光素子２６４の接続を簡単に示した図であり、ここではＴｒ１、Ｔｒ２
及びＴｒ６がｐチャネル型ＴＦＴで、発光素子２６４の陽極を画素電極として用いた場合
を例に挙げる。
まず、各ラインの画素において書き込み期間Ｔａが開始されると、電源線Ｖ１〜Ｖｘの
電圧は、トランジスタＴｒ２がオンになったときに順方向バイアスの電流が発光素子に流
れる程度の高さに保たれる。つまり、Ｔｒ１、Ｔｒ２及びＴｒ６がｐチャネル型ＴＦＴで
、発光素子２６４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧より
も高くなるように設定する。逆にＴｒ１、Ｔｒ２及びＴｒ６がｎチャネル型ＴＦＴで、発
光素子２６４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも
低くなるように設定する。
電圧は、トランジスタＴｒ２がオンになったときに順方向バイアスの電流が発光素子に流
れる程度の高さに保たれる。つまり、Ｔｒ１、Ｔｒ２及びＴｒ６がｐチャネル型ＴＦＴで
、発光素子２６４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧より
も高くなるように設定する。逆にＴｒ１、Ｔｒ２及びＴｒ６がｎチャネル型ＴＦＴで、発
光素子２６４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも
低くなるように設定する。
そして、各ラインの第１走査線及び第２走査線が順に選択される。よって、トランジス
タＴｒ３及びＴｒ４がオンになる。なお、各第１及び第２走査線の選択される期間は互い
に重ならない。また、第３走査線は選択されないので、トランジスタＴｒ５はオフになっ
ている。
タＴｒ３及びＴｒ４がオンになる。なお、各第１及び第２走査線の選択される期間は互い
に重ならない。また、第３走査線は選択されないので、トランジスタＴｒ５はオフになっ
ている。
そして、信号線駆動回路１０２に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
図２５（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２６６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２６７は信号線駆動回路１０２が有する定電
流源を意味する。
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２６６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２６７は信号線駆動回路１０２が有する定電
流源を意味する。
トランジスタＴｒ３はオンの状態にあるので、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。このとき、電流値Ｉｃによって定まるトランジスタＴｒ１のゲート電
圧ＶGSは、Ｔｒ１の閾値ＶTHとＴｒ６の閾値ＶTHとを加算した電圧より低くなるように、
電流値Ｉｃの値を定める。
なお、Ｔｒ１、Ｔｒ２及びＴｒ６がｎチャネル型ＴＦＴである場合は、Ｔｒ１の閾値ＶTH
とＴｒ６の閾値ＶTHとを加算した電圧より高くなるように、電流値Ｉｃの値を定める。
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。このとき、電流値Ｉｃによって定まるトランジスタＴｒ１のゲート電
圧ＶGSは、Ｔｒ１の閾値ＶTHとＴｒ６の閾値ＶTHとを加算した電圧より低くなるように、
電流値Ｉｃの値を定める。
なお、Ｔｒ１、Ｔｒ２及びＴｒ６がｎチャネル型ＴＦＴである場合は、Ｔｒ１の閾値ＶTH
とＴｒ６の閾値ＶTHとを加算した電圧より高くなるように、電流値Ｉｃの値を定める。
そしてトランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲートに接続されている
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉｃとなる。
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉｃとなる。
そして、トランジスタＴｒ２のドレイン電流Ｉ2は発光素子２６４に流れる。
発光素子に流れる電流は、定電流源２６７において定められた信号電流Ｉｃに応じた大き
さであり、流れる電流の大きさに見合った輝度で発光素子２６４は発光する。発光素子に
流れる電流が０に限りなく近かったり、発光素子に流れる電流が逆方向バイアスである場
合は、発光素子２６４は発光しない。
発光素子に流れる電流は、定電流源２６７において定められた信号電流Ｉｃに応じた大き
さであり、流れる電流の大きさに見合った輝度で発光素子２６４は発光する。発光素子に
流れる電流が０に限りなく近かったり、発光素子に流れる電流が逆方向バイアスである場
合は、発光素子２６４は発光しない。
書き込み期間Ｔａが終了すると、第１走査線、第２走査線の選択が終了する。
このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２６５の電荷がＴｒ
４を通って漏れてしまうからである。
このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２６５の電荷がＴｒ
４を通って漏れてしまうからである。
書き込み期間Ｔａが終了すると、次に表示期間Ｔｄが開始される。表示期間Ｔｄにおけ
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、第３走査線が選択されトランジスタＴｒ５がオンになる。なお
、第１走査線及び第２走査線は選択されていないので、トランジスタＴｒ３及びＴｒ４は
オフになっている。
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、第３走査線が選択されトランジスタＴｒ５がオンになる。なお
、第１走査線及び第２走査線は選択されていないので、トランジスタＴｒ３及びＴｒ４は
オフになっている。
図２５（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及び
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは電源線Ｖｉに接続されている。
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは電源線Ｖｉに接続されている。
一方トランジスタＴｒ１、Ｔｒ２においては、書き込み期間Ｔａにおいて定められたＶ
GSがそのまま保持されており、該ＶGSはＴｒ１の閾値ＶTHとＴｒ６の閾値ＶTHとを加算し
た電圧より低い。さらに、トランジスタＴｒ６のゲートはトランジスタＴｒ１及びＴｒ２
のゲートと接続されている。そのため、トランジスタＴｒ１のドレイン電流とトランジス
タＴｒ６のドレイン電流は同じ大きさに保たれる。そして、式１より、トランジスタＴｒ
１のドレイン電流は、トランジスタＴｒ６のチャネル長及びチャネル幅に左右される。
GSがそのまま保持されており、該ＶGSはＴｒ１の閾値ＶTHとＴｒ６の閾値ＶTHとを加算し
た電圧より低い。さらに、トランジスタＴｒ６のゲートはトランジスタＴｒ１及びＴｒ２
のゲートと接続されている。そのため、トランジスタＴｒ１のドレイン電流とトランジス
タＴｒ６のドレイン電流は同じ大きさに保たれる。そして、式１より、トランジスタＴｒ
１のドレイン電流は、トランジスタＴｒ６のチャネル長及びチャネル幅に左右される。
トランジスタＴｒ１とＴｒ６のゲート電圧、移動度、単位面積あたりのゲート容量、閾
値、チャネル幅が等しいと仮定すると、式１より以下の式２が導き出される。なお、式２
においてトランジスタＴｒ１のチャネル長をＬ１、Ｔｒ６のチャネル長をＬ６、Ｔｒ１及
びＴｒ６のドレイン電流をＩ3とする。
値、チャネル幅が等しいと仮定すると、式１より以下の式２が導き出される。なお、式２
においてトランジスタＴｒ１のチャネル長をＬ１、Ｔｒ６のチャネル長をＬ６、Ｔｒ１及
びＴｒ６のドレイン電流をＩ3とする。
Ｉ3＝Ｉ1×Ｌ１／（Ｌ１＋Ｌ６）・・・（式２）
一方、トランジスタＴｒ２のドレイン電流Ｉ2の値は、信号電流Ｉｃに応じた大きさに
維持されたままである。そして、トランジスタＴｒ５がオンなので、トランジスタＴｒ１
及びＴｒ６のドレイン電流Ｉ3と、トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素
子２６４に流れる。よって、ドレイン電流Ｉ3と、ドレイン電流Ｉ2を合わせた電流の大き
さに見合った輝度で、発光素子２６４は発光する。
維持されたままである。そして、トランジスタＴｒ５がオンなので、トランジスタＴｒ１
及びＴｒ６のドレイン電流Ｉ3と、トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素
子２６４に流れる。よって、ドレイン電流Ｉ3と、ドレイン電流Ｉ2を合わせた電流の大き
さに見合った輝度で、発光素子２６４は発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間が開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ２がオ
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１、Ｔｒ２及びＴｒ６がｐチャネル型ＴＦＴで、発光素子２６４の陽極を画
素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。
逆にＴｒ１、Ｔｒ２及びＴｒ６がｎチャネル型ＴＦＴで、発光素子２６４の陰極を画素電
極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１、Ｔｒ２及びＴｒ６がｐチャネル型ＴＦＴで、発光素子２６４の陽極を画
素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。
逆にＴｒ１、Ｔｒ２及びＴｒ６がｎチャネル型ＴＦＴで、発光素子２６４の陰極を画素電
極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
そして、走査線駆動回路１０３によって各ラインの第１及び第２走査線が順に選択され
、トランジスタＴｒ３、Ｔｒ４がオンになる。そして、信号線駆動回路１０２によって、
信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１、Ｔｒ２及びＴｒ６がオンになるよう
な電圧が印加される。なお第３走査線は選択していても選択していなくともどちらでも良
い。図２５（Ｃ）は、第３走査線を選択していない場合について示しており、Ｔｒ５はオ
フになっている。
、トランジスタＴｒ３、Ｔｒ４がオンになる。そして、信号線駆動回路１０２によって、
信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１、Ｔｒ２及びＴｒ６がオンになるよう
な電圧が印加される。なお第３走査線は選択していても選択していなくともどちらでも良
い。図２５（Ｃ）は、第３走査線を選択していない場合について示しており、Ｔｒ５はオ
フになっている。
図２５（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。逆バイアス
期間ＴｉにおいてはＴｒ２がオンになるので、逆方向バイアスの電圧が発光素子２６４に
印加されることになる。発光素子２６４は逆方向バイアスの電圧が印加されると発光しな
い状態になる。
期間ＴｉにおいてはＴｒ２がオンになるので、逆方向バイアスの電圧が発光素子２６４に
印加されることになる。発光素子２６４は逆方向バイアスの電圧が印加されると発光しな
い状態になる。
なお、電源線の電圧は、トランジスタＴｒ２がオンになったときに、逆方向バイアスの
電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの長さは、デ
ューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼ね合いを考
慮し、設計者が適宜設定することが可能である。
電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの長さは、デ
ューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼ね合いを考
慮し、設計者が適宜設定することが可能である。
なお、発光素子に流れる電流の大きさに見合った輝度で発光素子２６４が発光するので
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。なお
、書き込み期間Ｔａにおいても、ドレイン電流Ｉ1の大きさに見合った輝度で発光してい
るが、その階調に与える影響は、実際のパネルでは無視できる程度に小さいと考えられる
。なぜなら、例えばＶＧＡだと４８０ラインの画素が画素部に設けられており、１ライン
の画素の書き込み期間Ｔａは１フレーム期間の１／４８０程度と非常に小さいからである
。もちろん、書き込み期間Ｔａにおける発光素子に流れる電流の階調への影響を考慮に入
れて、信号電流Ｉｃの大きさを補正するようにしても良い。
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。なお
、書き込み期間Ｔａにおいても、ドレイン電流Ｉ1の大きさに見合った輝度で発光してい
るが、その階調に与える影響は、実際のパネルでは無視できる程度に小さいと考えられる
。なぜなら、例えばＶＧＡだと４８０ラインの画素が画素部に設けられており、１ライン
の画素の書き込み期間Ｔａは１フレーム期間の１／４８０程度と非常に小さいからである
。もちろん、書き込み期間Ｔａにおける発光素子に流れる電流の階調への影響を考慮に入
れて、信号電流Ｉｃの大きさを補正するようにしても良い。
本実施例の画素では、表示期間において発光素子に流れる電流はドレイン電流Ｉ2と、
ドレイン電流Ｉ3の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ２のドレイン電流Ｉ2と信号電流Ｉｃの比が画素間で異なっても、発光素
子に流れる電流の値が画素間でずれるのを抑え、輝度のばらつきが視認されるのを防ぐこ
とができる。
ドレイン電流Ｉ3の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ２のドレイン電流Ｉ2と信号電流Ｉｃの比が画素間で異なっても、発光素
子に流れる電流の値が画素間でずれるのを抑え、輝度のばらつきが視認されるのを防ぐこ
とができる。
また、本実施例の画素では、書き込み期間ＴａにおいてトランジスタＴｒ１のドレイン
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
さらに、本実施例の画素では、図２、図１４、図１６、図１８、図２０及び図２２に示
した画素に比べて、書き込み期間におけるトランジスタＴｒ１のドレイン電流よりも、表
示期間におけるＴｒ１のドレイン電流が小さいため、信号電流Ｉｃに対する発光素子に流
れる電流の比が小さくなる。よって、信号電流Ｉｃをより大きくすることができるので、
雑音の影響を受けにくい。
した画素に比べて、書き込み期間におけるトランジスタＴｒ１のドレイン電流よりも、表
示期間におけるＴｒ１のドレイン電流が小さいため、信号電流Ｉｃに対する発光素子に流
れる電流の比が小さくなる。よって、信号電流Ｉｃをより大きくすることができるので、
雑音の影響を受けにくい。
なお、本実施例において、トランジスタＴｒ４の第１の端子と第２の端子は、一方はト
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実例はこの構成に限定されない。本実施
例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続し
、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよう
に、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実例はこの構成に限定されない。本実施
例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続し
、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよう
に、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
また本実施例において、トランジスタＴｒ５の第１の端子と第２の端子は、一方はＴｒ
２の第２の端子に、もう一方はＴｒ６の第１の端子または第２の端子に接続されている。
しかし本実例はこの構成に限定されない。本実施例の画素は、書き込み期間Ｔａにおいて
トランジスタＴｒ１のドレインと画素電極とを切り離し、表示期間においてトランジスタ
Ｔｒ１のドレインと画素電極とを接続することができるように、トランジスタＴｒ５が他
の素子または配線と接続されていれば良い。
２の第２の端子に、もう一方はＴｒ６の第１の端子または第２の端子に接続されている。
しかし本実例はこの構成に限定されない。本実施例の画素は、書き込み期間Ｔａにおいて
トランジスタＴｒ１のドレインと画素電極とを切り離し、表示期間においてトランジスタ
Ｔｒ１のドレインと画素電極とを接続することができるように、トランジスタＴｒ５が他
の素子または配線と接続されていれば良い。
つまり、Ｔｒ３、Ｔｒ４、Ｔｒ５は、Ｔａでは図２５（Ａ）のように接続され、Ｔｄで
は図２５（Ｂ）のように、Ｔｉでは図２５（Ｃ）のように接続されていれば良い。また、
Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２本にしても良い。
は図２５（Ｂ）のように、Ｔｉでは図２５（Ｃ）のように接続されていれば良い。また、
Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２本にしても良い。
つまり、ＴａにおいてＴｒ１を流れる電流は全て電流源に流れ、電流源を流れる電流は
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
なお、本実施例の発光装置は、デジタルビデオ信号を用いて表示を行うことも可能であ
るし、アナログビデオ信号を用いて表示を行うことも可能である。
るし、アナログビデオ信号を用いて表示を行うことも可能である。
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
本実施例では、図２、図１４、図１６、図１８、図２０、図２２、図２４とは異なる本
発明の発光装置の画素の構成について説明する。
発明の発光装置の画素の構成について説明する。
図２６に、図１で示した画素１０１の詳しい構成を示す。図２６に示す画素１０１は、
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
また画素１０１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、発光素子
２７４及び保持容量２７５を有している。保持容量２７５はトランジスタＴｒ１及びＴｒ
２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設けられてい
るが、必ずしも設ける必要はない。
２７４及び保持容量２７５を有している。保持容量２７５はトランジスタＴｒ１及びＴｒ
２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設けられてい
るが、必ずしも設ける必要はない。
トランジスタＴｒ３のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタ
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
トランジスタＴｒ４のゲートは、第２走査線Ｐｊに接続されている。そしてトランジス
タＴｒ４の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ１及びＴｒ２のゲートに接続されている。
タＴｒ４の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ１及びＴｒ２のゲートに接続されている。
トランジスタＴｒ５のゲートは、第３走査線Ｒｊに接続されている。そしてトランジス
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第２の端子及び電源
線Ｖｉに、もう一方はトランジスタＴｒ１の第２の端子に接続されている。
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第２の端子及び電源
線Ｖｉに、もう一方はトランジスタＴｒ１の第２の端子に接続されている。
トランジスタＴｒ１とトランジスタＴｒ２のゲートは、互いに接続されている。トラン
ジスタＴｒ１とトランジスタＴｒ２の第１の端子は、共に発光素子２７４の画素電極に接
続されている。
ジスタＴｒ１とトランジスタＴｒ２の第１の端子は、共に発光素子２７４の画素電極に接
続されている。
保持容量２７５が有する２つの電極は、一方はトランジスタＴｒ１とトランジスタＴｒ
２のゲートに、もう一方は発光素子２７４の画素電極に接続されている。対向電極は一定
の電圧に保たれている。
２のゲートに、もう一方は発光素子２７４の画素電極に接続されている。対向電極は一定
の電圧に保たれている。
なお、トランジスタＴｒ１及びＴｒ２はｎチャネル型トランジスタとｐチャネル型トラ
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチ
ャネル型トランジスタであるのが望ましい。
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチ
ャネル型トランジスタであるのが望ましい。
トランジスタＴｒ３、Ｔｒ４、Ｔｒ５は、ｎチャネル型トランジスタとｐチャネル型ト
ランジスタのどちらでも良い。
ランジスタのどちらでも良い。
次に、本実施例の発光装置の動作について図２７を用いて説明する。本発明の発光装置
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２７は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２７４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ２がｎチ
ャネル型ＴＦＴで、発光素子２７４の陽極を画素電極として用いた場合を例に挙げる。
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２７は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２７４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ２がｎチ
ャネル型ＴＦＴで、発光素子２７４の陽極を画素電極として用いた場合を例に挙げる。
まず、各ラインの画素において書き込み期間Ｔａが開始されると、電源線Ｖ１〜Ｖｘの
電圧は、トランジスタＴｒ２がオンになったときに順方向バイアスの電流が発光素子に流
れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素
子２７４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも高くな
るように設定する。逆にＴｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２７４の陰
極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くなるように設
定する。
電圧は、トランジスタＴｒ２がオンになったときに順方向バイアスの電流が発光素子に流
れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素
子２７４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも高くな
るように設定する。逆にＴｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２７４の陰
極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くなるように設
定する。
そして、走査線駆動回路１０３によって各ラインの第１及び第２走査線が順に選択され
る。なお、各第１及び第２走査線の選択される期間は互いに重ならない。よって、トラン
ジスタＴｒ３とトランジスタＴｒ４がオンになる。なお、第３走査線は選択されていない
ので、トランジスタＴｒ５はオフになっている。
る。なお、各第１及び第２走査線の選択される期間は互いに重ならない。よって、トラン
ジスタＴｒ３とトランジスタＴｒ４がオンになる。なお、第３走査線は選択されていない
ので、トランジスタＴｒ５はオフになっている。
そして、信号線駆動回路１０２に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
図２７（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２７６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２７７は信号線駆動回路１０２が有する定電
流源を意味する。
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２７６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２７７は信号線駆動回路１０２が有する定電
流源を意味する。
トランジスタＴｒ３はオンの状態にあるので、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。
そしてトランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲートに接続されている
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉｃとなる。
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉｃとなる。
そして、トランジスタＴｒ２のドレイン電流Ｉ2は発光素子２７４に流れる。
発光素子に流れる電流は、定電流源２７７において定められた信号電流Ｉｃに応じた大き
さであり、流れる電流の大きさに見合った輝度で発光素子２７４は発光する。発光素子に
流れる電流が０に限りなく近かったり、発光素子に流れる電流が逆方向バイアスである場
合は、発光素子２７４は発光しない。
発光素子に流れる電流は、定電流源２７７において定められた信号電流Ｉｃに応じた大き
さであり、流れる電流の大きさに見合った輝度で発光素子２７４は発光する。発光素子に
流れる電流が０に限りなく近かったり、発光素子に流れる電流が逆方向バイアスである場
合は、発光素子２７４は発光しない。
書き込み期間Ｔａが終了すると、第１走査線、第２走査線の選択が終了する。
このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２７５の電荷がＴｒ
４を通って漏れてしまうからである。
このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２７５の電荷がＴｒ
４を通って漏れてしまうからである。
書き込み期間Ｔａが終了すると、次に表示期間Ｔｄが開始される。表示期間Ｔｄにおけ
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、各ラインの第３走査線が順に選択され、トランジスタＴｒ５が
オンになる。なお、第１走査線及び第２走査線は選択されていないので、トランジスタＴ
ｒ３及びＴｒ４はオフになっている。
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、各ラインの第３走査線が順に選択され、トランジスタＴｒ５が
オンになる。なお、第１走査線及び第２走査線は選択されていないので、トランジスタＴ
ｒ３及びＴｒ４はオフになっている。
図２７（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及び
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは発光素子２７４の画素電極に接続されている。
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは発光素子２７４の画素電極に接続されている。
一方トランジスタＴｒ１、Ｔｒ２においては、書き込み期間Ｔａにおいて定められたＶ
GSがそのまま保持されている。そして、トランジスタＴｒ２のゲートは、トランジスタＴ
ｒ１のゲートに接続されている。また、トランジスタＴｒ２のソースは、トランジスタＴ
ｒ１のソースに接続されている。よって、トランジスタＴｒ１のゲート電圧は、そのまま
トランジスタＴｒ２のゲート電圧となる。さらに、トランジスタＴｒ１のドレイン及びト
ランジスタＴｒ２のドレインは電源線Ｖｉに接続されているので、トランジスタＴｒ２の
ドレイン電流Ｉ2は、トランジスタＴｒ１のドレイン電流Ｉ1に比例する大きさになる。特
に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタＴｒ１とトランジスタＴｒ
２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉ1＝Ｉｃとなる。
GSがそのまま保持されている。そして、トランジスタＴｒ２のゲートは、トランジスタＴ
ｒ１のゲートに接続されている。また、トランジスタＴｒ２のソースは、トランジスタＴ
ｒ１のソースに接続されている。よって、トランジスタＴｒ１のゲート電圧は、そのまま
トランジスタＴｒ２のゲート電圧となる。さらに、トランジスタＴｒ１のドレイン及びト
ランジスタＴｒ２のドレインは電源線Ｖｉに接続されているので、トランジスタＴｒ２の
ドレイン電流Ｉ2は、トランジスタＴｒ１のドレイン電流Ｉ1に比例する大きさになる。特
に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタＴｒ１とトランジスタＴｒ
２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉ1＝Ｉｃとなる。
また、トランジスタＴｒ５がオンなので、トランジスタＴｒ１のドレイン電流Ｉ1と、
トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子に流れる電流として発光素子２
７４に流れる。よって、表示期間Ｔｄでは、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わ
せた大きさの電流が発光素子２７４に流れ、該発光素子に流れる電流の大きさに見合った
輝度で、発光素子２７４が発光する。
トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子に流れる電流として発光素子２
７４に流れる。よって、表示期間Ｔｄでは、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わ
せた大きさの電流が発光素子２７４に流れ、該発光素子に流れる電流の大きさに見合った
輝度で、発光素子２７４が発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間が開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ２がオ
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２７４の陽極を画素電極と
して用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ
１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２７４の陰極を画素電極として用いた場
合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２７４の陽極を画素電極と
して用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ
１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２７４の陰極を画素電極として用いた場
合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
そして、走査線駆動回路１０３によって各ラインの第１及び第２走査線が順に選択され
、トランジスタＴｒ３とＴｒ４がオンになる。そして、信号線駆動回路１０２によって、
信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ２がオンになるような電圧が
印加される。なお第３走査線は選択していても選択していなくともどちらでも良い。図２
７（Ｃ）は、第３走査線を選択していない場合について示しており、Ｔｒ５はオフになっ
ている。
、トランジスタＴｒ３とＴｒ４がオンになる。そして、信号線駆動回路１０２によって、
信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ２がオンになるような電圧が
印加される。なお第３走査線は選択していても選択していなくともどちらでも良い。図２
７（Ｃ）は、第３走査線を選択していない場合について示しており、Ｔｒ５はオフになっ
ている。
図２７（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。逆バイアス
期間ＴｉにおいてはＴｒ１及びＴｒ２がオンになるので、電源線Ｖｉの電圧が発光素子２
７４の画素電極に与えられ、逆方向バイアスの電圧が発光素子２７４に印加されることに
なる。発光素子２７４は逆方向バイアスの電圧が印加されると発光しない状態になる。
期間ＴｉにおいてはＴｒ１及びＴｒ２がオンになるので、電源線Ｖｉの電圧が発光素子２
７４の画素電極に与えられ、逆方向バイアスの電圧が発光素子２７４に印加されることに
なる。発光素子２７４は逆方向バイアスの電圧が印加されると発光しない状態になる。
なお、電源線の電圧は、トランジスタＴｒ１及びＴｒ２がオンになったときに、逆方向
バイアスの電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの
長さは、デューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼
ね合いを考慮し、設計者が適宜設定することが可能である。
バイアスの電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの
長さは、デューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼
ね合いを考慮し、設計者が適宜設定することが可能である。
なお、発光素子に流れる電流の大きさに見合った輝度で発光素子２７４が発光するので
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。
本実施例の画素では、表示期間において発光素子に流れる電流はドレイン電流Ｉ1と、
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ２のドレイン電流Ｉ2と信号電流Ｉｃの比が画素間で異なっても、発光素
子に流れる電流の値が画素間でずれるのを抑え、輝度のばらつきが視認されるのを防ぐこ
とができる。
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ２のドレイン電流Ｉ2と信号電流Ｉｃの比が画素間で異なっても、発光素
子に流れる電流の値が画素間でずれるのを抑え、輝度のばらつきが視認されるのを防ぐこ
とができる。
また、本実施例の画素では、書き込み期間ＴａにおいてトランジスタＴｒ１のドレイン
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
なお、本実施例において、トランジスタＴｒ４の第１の端子と第２の端子は、一方はト
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実例はこの構成に限定されない。本実施
例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続し
、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよう
に、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実例はこの構成に限定されない。本実施
例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続し
、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよう
に、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
また本実施例において、トランジスタＴｒ５の第１の端子と第２の端子は、一方はＴｒ
２の第２の端子に、もう一方はＴｒ６の第１の端子または第２の端子に接続されている。
しかし本実例はこの構成に限定されない。本実施例の画素は、書き込み期間Ｔａにおいて
トランジスタＴｒ１のドレインと画素電極とを切り離し、表示期間においてトランジスタ
Ｔｒ１のドレインと画素電極とを接続することができるように、トランジスタＴｒ５が他
の素子または配線と接続されていれば良い。
２の第２の端子に、もう一方はＴｒ６の第１の端子または第２の端子に接続されている。
しかし本実例はこの構成に限定されない。本実施例の画素は、書き込み期間Ｔａにおいて
トランジスタＴｒ１のドレインと画素電極とを切り離し、表示期間においてトランジスタ
Ｔｒ１のドレインと画素電極とを接続することができるように、トランジスタＴｒ５が他
の素子または配線と接続されていれば良い。
つまり、Ｔｒ３、Ｔｒ４、Ｔｒ５は、Ｔａでは図２７（Ａ）のように接続され、Ｔｄで
は図２７（Ｂ）のように接続され、Ｔｉでは図２７（Ｃ）のように接続されていれば良い
。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２本にして
も良い。
は図２７（Ｂ）のように接続され、Ｔｉでは図２７（Ｃ）のように接続されていれば良い
。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２本にして
も良い。
つまり、ＴａにおいてＴｒ１を流れる電流は全て電流源に流れ、電流源を流れる電流は
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
なお、本実施例の発光装置は、デジタルビデオ信号を用いて表示を行うことも可能であ
るし、アナログビデオ信号を用いて表示を行うことも可能である。
るし、アナログビデオ信号を用いて表示を行うことも可能である。
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
本実施例では、図２、図１４、図１６、図１８、図２０、図２２、図２４、図２６とは
異なる本発明の発光装置の画素の構成について説明する。
異なる本発明の発光装置の画素の構成について説明する。
図２８に、図１で示した画素１０１の詳しい構成を示す。図２８に示す画素１０１は、
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
また画素１０１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、
発光素子２８４及び保持容量２８５を有している。保持容量２８５はトランジスタＴｒ１
及びＴｒ２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設け
られているが、必ずしも設ける必要はない。
発光素子２８４及び保持容量２８５を有している。保持容量２８５はトランジスタＴｒ１
及びＴｒ２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設け
られているが、必ずしも設ける必要はない。
トランジスタＴｒ３のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタ
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
トランジスタＴｒ４のゲートは、第２走査線Ｐｊに接続されている。そしてトランジス
タＴｒ４の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ１及びＴｒ２のゲートに接続されている。
タＴｒ４の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ１及びＴｒ２のゲートに接続されている。
トランジスタＴｒ５のゲートは、第３走査線Ｒｊに接続されている。そしてトランジス
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第２の端子及び電源
線Ｖｉに、もう一方はトランジスタＴｒ６の第１の端子または第２の端子に接続されてい
る。
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第２の端子及び電源
線Ｖｉに、もう一方はトランジスタＴｒ６の第１の端子または第２の端子に接続されてい
る。
トランジスタＴｒ６のゲートは、トランジスタＴｒ１及びＴｒ２のゲートに接続されて
いる。そしてトランジスタＴｒ６の第１の端子と第２の端子は、一方はトランジスタＴｒ
１の第２の端子に、もう一方はトランジスタＴｒ５の第１の端子または第２の端子に接続
されている。
いる。そしてトランジスタＴｒ６の第１の端子と第２の端子は、一方はトランジスタＴｒ
１の第２の端子に、もう一方はトランジスタＴｒ５の第１の端子または第２の端子に接続
されている。
トランジスタＴｒ１とトランジスタＴｒ２のゲートは、互いに接続されている。トラン
ジスタＴｒ１とトランジスタＴｒ２の第１の端子は、共に発光素子２８４の画素電極に接
続されている。対向電極は一定の電圧に保たれている。
ジスタＴｒ１とトランジスタＴｒ２の第１の端子は、共に発光素子２８４の画素電極に接
続されている。対向電極は一定の電圧に保たれている。
保持容量２８５が有する２つの電極は、一方はトランジスタＴｒ１とトランジスタＴｒ
２のゲートに、もう一方は発光素子２８４の画素電極に接続されている。
２のゲートに、もう一方は発光素子２８４の画素電極に接続されている。
なお、トランジスタＴｒ１、Ｔｒ２及びＴｒ６はｎチャネル型トランジスタとｐチャネ
ル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１、Ｔｒ２及びＴｒ６の
極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場
合、トランジスタＴｒ１、Ｔｒ２及びＴｒ６はｎチャネル型トランジスタであるのが望ま
しい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジス
タＴｒ１、Ｔｒ２及びＴｒ６はｐチャネル型トランジスタであるのが望ましい。
ル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１、Ｔｒ２及びＴｒ６の
極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場
合、トランジスタＴｒ１、Ｔｒ２及びＴｒ６はｎチャネル型トランジスタであるのが望ま
しい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジス
タＴｒ１、Ｔｒ２及びＴｒ６はｐチャネル型トランジスタであるのが望ましい。
トランジスタＴｒ３、Ｔｒ４、Ｔｒ５は、ｎチャネル型トランジスタとｐチャネル型ト
ランジスタのどちらでも良い。
ランジスタのどちらでも良い。
次に、本実施例の発光装置の動作について図２９を用いて説明する。本発明の発光装置
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２９は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２８４の接続を簡単に示した図であり、ここではＴｒ１、Ｔｒ２及びＴｒ
６がｎチャネル型ＴＦＴで、発光素子２８４の陽極を画素電極として用いた場合を例に挙
げる。
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図２９は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２８４の接続を簡単に示した図であり、ここではＴｒ１、Ｔｒ２及びＴｒ
６がｎチャネル型ＴＦＴで、発光素子２８４の陽極を画素電極として用いた場合を例に挙
げる。
まず、各ラインの画素において書き込み期間Ｔａが開始されると、電源線Ｖ１〜Ｖｘの
電圧は、トランジスタＴｒ１及びＴｒ２がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１、Ｔｒ２及びＴｒ６がｎチャネル
型ＴＦＴで、発光素子２８４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極
の電圧よりも高くなるように設定する。逆にＴｒ１、Ｔｒ２及びＴｒ６がｐチャネル型Ｔ
ＦＴで、発光素子２８４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の
電圧よりも低くなるように設定する。
電圧は、トランジスタＴｒ１及びＴｒ２がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１、Ｔｒ２及びＴｒ６がｎチャネル
型ＴＦＴで、発光素子２８４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極
の電圧よりも高くなるように設定する。逆にＴｒ１、Ｔｒ２及びＴｒ６がｐチャネル型Ｔ
ＦＴで、発光素子２８４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の
電圧よりも低くなるように設定する。
そして、走査線駆動回路１０３によって各ラインの第１及び第２走査線が選択される。
よって、トランジスタＴｒ３とトランジスタＴｒ４がオンになる。なお、各第１及び第２
走査線の選択される期間は互いに重ならない。また、第３走査線は選択されていないので
、トランジスタＴｒ５はオフになっている。
よって、トランジスタＴｒ３とトランジスタＴｒ４がオンになる。なお、各第１及び第２
走査線の選択される期間は互いに重ならない。また、第３走査線は選択されていないので
、トランジスタＴｒ５はオフになっている。
そして、信号線駆動回路１０２に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
図２９（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２８６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２８７は信号線駆動回路１０２が有する定電
流源を意味する。
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２８６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２８７は信号線駆動回路１０２が有する定電
流源を意味する。
トランジスタＴｒ３はオンの状態にあるので、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。このとき、電流値Ｉｃによって定まるトランジスタＴｒ１のゲート電
圧ＶGSは、Ｔｒ１の閾値ＶTHとＴｒ６の閾値ＶTHとを加算した電圧より高くなるように、
電流値Ｉｃの値を定める。
なお、Ｔｒ１、Ｔｒ２及びＴｒ６がｐチャネル型ＴＦＴである場合は、Ｔｒ１の閾値ＶTH
とＴｒ６の閾値ＶTHとを加算した電圧より低くなるように、電流値Ｉｃの値を定める。
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。このとき、電流値Ｉｃによって定まるトランジスタＴｒ１のゲート電
圧ＶGSは、Ｔｒ１の閾値ＶTHとＴｒ６の閾値ＶTHとを加算した電圧より高くなるように、
電流値Ｉｃの値を定める。
なお、Ｔｒ１、Ｔｒ２及びＴｒ６がｐチャネル型ＴＦＴである場合は、Ｔｒ１の閾値ＶTH
とＴｒ６の閾値ＶTHとを加算した電圧より低くなるように、電流値Ｉｃの値を定める。
そしてトランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲートに接続されている
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉｃとなる。
。また、トランジスタＴｒ２のソースは、トランジスタＴｒ１のソースに接続されている
。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲー
ト電圧となる。よって、トランジスタＴｒ２のドレイン電流は、トランジスタＴｒ１のド
レイン電流に比例する。特に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタ
Ｔｒ１とトランジスタＴｒ２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉｃとなる。
そして、トランジスタＴｒ２のドレイン電流Ｉ2は発光素子２８４に流れる。
発光素子に流れる電流は、定電流源２８７において定められた信号電流Ｉｃに応じた大き
さであり、流れる電流の大きさに見合った輝度で発光素子２８４は発光する。発光素子に
流れる電流が０に限りなく近かったり、発光素子に流れる電流が逆方向バイアスである場
合は、発光素子２８４は発光しない。
発光素子に流れる電流は、定電流源２８７において定められた信号電流Ｉｃに応じた大き
さであり、流れる電流の大きさに見合った輝度で発光素子２８４は発光する。発光素子に
流れる電流が０に限りなく近かったり、発光素子に流れる電流が逆方向バイアスである場
合は、発光素子２８４は発光しない。
書き込み期間Ｔａが終了すると、第１走査線、第２走査線の選択が終了する。
このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２８５の電荷がＴｒ
４を通って漏れてしまうからである。
このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２８５の電荷がＴｒ
４を通って漏れてしまうからである。
書き込み期間Ｔａが終了すると、次に表示期間Ｔｄが開始される。表示期間Ｔｄにおけ
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、各ラインの第３走査線が順に選択され、トランジスタＴｒ５が
オンになる。なお、第１走査線及び第２走査線は選択されていないので、トランジスタＴ
ｒ３及びＴｒ４はオフになっている。
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、各ラインの第３走査線が順に選択され、トランジスタＴｒ５が
オンになる。なお、第１走査線及び第２走査線は選択されていないので、トランジスタＴ
ｒ３及びＴｒ４はオフになっている。
図２９（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及び
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは発光素子２８４の画素電極に接続されている。
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは発光素子２８４の画素電極に接続されている。
一方トランジスタＴｒ１、Ｔｒ２においては、書き込み期間Ｔａにおいて定められたＶ
GSがそのまま保持されており、該ＶGSはＴｒ１の閾値ＶTHとＴｒ６の閾値ＶTHとを加算し
た電圧より高い。さらに、トランジスタＴｒ６のゲートはトランジスタＴｒ１及びＴｒ２
のゲートと接続されている。そのため、トランジスタＴｒ１のドレイン電流とトランジス
タＴｒ６のドレイン電流は同じ大きさに保たれる。そして、式１より、トランジスタＴｒ
１のドレイン電流は、トランジスタＴｒ６のチャネル長及びチャネル幅に左右される。
GSがそのまま保持されており、該ＶGSはＴｒ１の閾値ＶTHとＴｒ６の閾値ＶTHとを加算し
た電圧より高い。さらに、トランジスタＴｒ６のゲートはトランジスタＴｒ１及びＴｒ２
のゲートと接続されている。そのため、トランジスタＴｒ１のドレイン電流とトランジス
タＴｒ６のドレイン電流は同じ大きさに保たれる。そして、式１より、トランジスタＴｒ
１のドレイン電流は、トランジスタＴｒ６のチャネル長及びチャネル幅に左右される。
上述したように、トランジスタＴｒ１とＴｒ６のゲート電圧、移動度、単位面積あたり
のゲート容量、閾値、チャネル幅が等しいと仮定すると、式１より式２が導き出される。
のゲート容量、閾値、チャネル幅が等しいと仮定すると、式１より式２が導き出される。
一方、トランジスタＴｒ２のドレイン電流Ｉ2の値は、信号電流Ｉｃに応じた大きさに
維持されたままである。
維持されたままである。
そして、トランジスタＴｒ５がオンなので、トランジスタＴｒ１及びＴｒ６のドレイン
電流Ｉ1と、トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子２８４に流れる。よ
って、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わせた電流の大きさに見合った輝度で、
発光素子２８４は発光する。
電流Ｉ1と、トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子２８４に流れる。よ
って、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わせた電流の大きさに見合った輝度で、
発光素子２８４は発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間が開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ２がオ
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１、Ｔｒ２及びＴｒ６がｎチャネル型ＴＦＴで、発光素子２８４の陽極を画
素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。
逆にＴｒ１、Ｔｒ２及びＴｒ６がｐチャネル型ＴＦＴで、発光素子２８４の陰極を画素電
極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１、Ｔｒ２及びＴｒ６がｎチャネル型ＴＦＴで、発光素子２８４の陽極を画
素電極として用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。
逆にＴｒ１、Ｔｒ２及びＴｒ６がｐチャネル型ＴＦＴで、発光素子２８４の陰極を画素電
極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
そして、走査線駆動回路１０３によって各ラインの第１及び第２走査線が順に選択され
、トランジスタＴｒ３とＴｒ４がオンになる。そして、信号線駆動回路１０２によって、
信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１、Ｔｒ２及びＴｒ６がオンになるよう
な電圧が印加される。なお第３走査線は選択していても選択していなくともどちらでも良
い。図２９（Ｃ）は、第３走査線を選択していない場合について示しており、Ｔｒ５はオ
フになっている。
、トランジスタＴｒ３とＴｒ４がオンになる。そして、信号線駆動回路１０２によって、
信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１、Ｔｒ２及びＴｒ６がオンになるよう
な電圧が印加される。なお第３走査線は選択していても選択していなくともどちらでも良
い。図２９（Ｃ）は、第３走査線を選択していない場合について示しており、Ｔｒ５はオ
フになっている。
図２９（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。逆バイアス
期間Ｔｉにおいては、Ｔｒ２がオンになるので、逆方向バイアスの電圧が発光素子２８４
に印加されることになる。発光素子２８４は逆方向バイアスの電圧が印加されると発光し
ない状態になる。
期間Ｔｉにおいては、Ｔｒ２がオンになるので、逆方向バイアスの電圧が発光素子２８４
に印加されることになる。発光素子２８４は逆方向バイアスの電圧が印加されると発光し
ない状態になる。
なお、電源線の電圧は、トランジスタＴｒ２がオンになったときに、逆方向バイアスの
電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの長さは、デ
ューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼ね合いを考
慮し、設計者が適宜設定することが可能である。
電圧が発光素子に印加される高さであれば良い。また、逆バイアス期間Ｔｉの長さは、デ
ューティー比（１フレーム期間における表示期間の長さの総和の割合）との兼ね合いを考
慮し、設計者が適宜設定することが可能である。
なお、発光素子に流れる電流の大きさに見合った輝度で発光素子２８４が発光するので
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。
本実施例の画素では、表示期間において発光素子に流れる電流はドレイン電流Ｉ2と、
ドレイン電流Ｉ3の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ２のドレイン電流Ｉ2と信号電流Ｉｃの比が画素間で異なっても、発光素
子に流れる電流の値が画素間でずれるのを抑え、輝度のばらつきが視認されるのを防ぐこ
とができる。
ドレイン電流Ｉ3の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ２のドレイン電流Ｉ2と信号電流Ｉｃの比が画素間で異なっても、発光素
子に流れる電流の値が画素間でずれるのを抑え、輝度のばらつきが視認されるのを防ぐこ
とができる。
また、本実施例の画素では、書き込み期間ＴａにおいてトランジスタＴｒ１のドレイン
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
さらに、本実施例の画素では、図２、図１４、図１６、図１８、図２０、図２２及び図
２６に示した画素に比べて、書き込み期間におけるトランジスタＴｒ１のドレイン電流よ
りも、表示期間におけるＴｒ１のドレイン電流が小さいため、信号電流Ｉｃに対する発光
素子に流れる電流の比が小さくなる。よって、信号電流Ｉｃをより大きくすることができ
るので、雑音の影響を受けにくい。
２６に示した画素に比べて、書き込み期間におけるトランジスタＴｒ１のドレイン電流よ
りも、表示期間におけるＴｒ１のドレイン電流が小さいため、信号電流Ｉｃに対する発光
素子に流れる電流の比が小さくなる。よって、信号電流Ｉｃをより大きくすることができ
るので、雑音の影響を受けにくい。
なお、本実施例において、トランジスタＴｒ４の第１の端子と第２の端子は、一方はト
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実例はこの構成に限定されない。本実施
例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続し
、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよう
に、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実例はこの構成に限定されない。本実施
例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続し
、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよう
に、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
また本実施例において、トランジスタＴｒ５の第１の端子と第２の端子は、一方はＴｒ
２の第２の端子に、もう一方はＴｒ２の第２の端子に接続されている。
しかし本実例はこの構成に限定されない。本実施例の画素は、書き込み期間Ｔａにおいて
トランジスタＴｒ１のドレインと画素電極とを切り離し、表示期間においてトランジスタ
Ｔｒ１のドレインと画素電極とを接続することができるように、トランジスタＴｒ５が他
の素子または配線と接続されていれば良い。
２の第２の端子に、もう一方はＴｒ２の第２の端子に接続されている。
しかし本実例はこの構成に限定されない。本実施例の画素は、書き込み期間Ｔａにおいて
トランジスタＴｒ１のドレインと画素電極とを切り離し、表示期間においてトランジスタ
Ｔｒ１のドレインと画素電極とを接続することができるように、トランジスタＴｒ５が他
の素子または配線と接続されていれば良い。
つまり、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６は、Ｔａでは図２９（Ａ）のように接続され
、Ｔｄでは図２９（Ｂ）のように接続され、Ｔｉでは図２９（Ｃ）のように接続されてい
れば良い。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２
本にしても良い。
、Ｔｄでは図２９（Ｂ）のように接続され、Ｔｉでは図２９（Ｃ）のように接続されてい
れば良い。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２
本にしても良い。
つまり、ＴａにおいてＴｒ１を流れる電流は全て電流源に流れ、電流源を流れる電流は
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
なお、本実施例の発光装置は、デジタルビデオ信号を用いて表示を行うことも可能であ
るし、アナログビデオ信号を用いて表示を行うことも可能である。
るし、アナログビデオ信号を用いて表示を行うことも可能である。
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
本実施例では、図２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図
２８とは異なる本発明の発光装置の画素の構成について説明する。
２８とは異なる本発明の発光装置の画素の構成について説明する。
図３０に、図１で示した画素１０１の詳しい構成を示す。図３０に示す画素１０１は、
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、
第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ
）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
また画素１０１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、発光素子
２９４及び保持容量２９５を有している。保持容量２９５はトランジスタＴｒ１及びＴｒ
２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設けられてい
るが、必ずしも設ける必要はない。
２９４及び保持容量２９５を有している。保持容量２９５はトランジスタＴｒ１及びＴｒ
２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設けられてい
るが、必ずしも設ける必要はない。
トランジスタＴｒ３のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタ
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
Ｔｒ３の第１の端子と第２の端子は、一方は信号線Ｓｉに接続されており、もう一方はト
ランジスタＴｒ１の第２の端子に接続されている。
トランジスタＴｒ４のゲートは、第２走査線Ｐｊに接続されている。そしてトランジス
タＴｒ４の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ１及びＴｒ２のゲートに接続されている。
タＴｒ４の第１の端子と第２の端子は、一方はトランジスタＴｒ１の第２の端子に、もう
一方はトランジスタＴｒ１及びＴｒ２のゲートに接続されている。
トランジスタＴｒ５のゲートは、第３走査線Ｒｊに接続されている。そしてトランジス
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第１の端子及び発光
素子２９４の画素電極に、もう一方はトランジスタＴｒ１の第１の端子に接続されている
。
タＴｒ５の第１の端子と第２の端子は、一方はトランジスタＴｒ２の第１の端子及び発光
素子２９４の画素電極に、もう一方はトランジスタＴｒ１の第１の端子に接続されている
。
トランジスタＴｒ１とトランジスタＴｒ２のゲートは、互いに接続されている。トラン
ジスタＴｒ２の第１の端子は、発光素子２９４の画素電極に接続されている。トランジス
タＴｒ１とトランジスタＴｒ２の第２の端子は、共に電源線Ｖｉに接続されている。対向
電極は一定の電圧に保たれている。
ジスタＴｒ２の第１の端子は、発光素子２９４の画素電極に接続されている。トランジス
タＴｒ１とトランジスタＴｒ２の第２の端子は、共に電源線Ｖｉに接続されている。対向
電極は一定の電圧に保たれている。
保持容量２９５が有する２つの電極は、一方はトランジスタＴｒ１とトランジスタＴｒ
２のゲートに、もう一方は発光素子２９４の画素電極に接続されている。
２のゲートに、もう一方は発光素子２９４の画素電極に接続されている。
なお、トランジスタＴｒ１及びＴｒ２はｎチャネル型トランジスタとｐチャネル型トラ
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチ
ャネル型トランジスタであるのが望ましい。
ンジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである
。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタ
Ｔｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電
極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチ
ャネル型トランジスタであるのが望ましい。
トランジスタＴｒ３、Ｔｒ４、Ｔｒ５は、ｎチャネル型トランジスタとｐチャネル型ト
ランジスタのどちらでも良い。
ランジスタのどちらでも良い。
次に、本実施例の発光装置の動作について図３１を用いて説明する。本発明の発光装置
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図３１は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２９４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ２がｎチ
ャネル型ＴＦＴで、発光素子２９４の陽極を画素電極として用いた場合を例に挙げる。
の動作は、各ラインの画素毎に書き込み期間Ｔａと、表示期間Ｔｄと、逆バイアス期間Ｔ
ｉとに分けて説明することができる。図３１は、各期間におけるトランジスタＴｒ１、Ｔ
ｒ２、発光素子２９４の接続を簡単に示した図であり、ここではＴｒ１及びＴｒ２がｎチ
ャネル型ＴＦＴで、発光素子２９４の陽極を画素電極として用いた場合を例に挙げる。
まず、各ラインの画素において書き込み期間Ｔａが開始されると、電源線Ｖ１〜Ｖｘの
電圧は、トランジスタＴｒ１及びＴｒ２がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴ
で、発光素子２９４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よ
りも高くなるように設定する。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子
２９４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くな
るように設定する。
電圧は、トランジスタＴｒ１及びＴｒ２がオンになったときに順方向バイアスの電流が発
光素子に流れる程度の高さに保たれる。つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴ
で、発光素子２９４の陽極を画素電極として用いた場合、電源線Ｖｉが対向電極の電圧よ
りも高くなるように設定する。逆にＴｒ１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子
２９４の陰極を画素電極として用いた場合は、電源線Ｖｉが対向電極の電圧よりも低くな
るように設定する。
そして、走査線駆動回路１０３によって各ラインの第１及び第２走査線が順に選択され
、トランジスタＴｒ３とＴｒ４がオンになる。なお、各走査線の選択される期間は互いに
重ならない。なお、第３走査線は選択されていないので、トランジスタＴｒ５はオフにな
っている。
、トランジスタＴｒ３とＴｒ４がオンになる。なお、各走査線の選択される期間は互いに
重ならない。なお、第３走査線は選択されていないので、トランジスタＴｒ５はオフにな
っている。
そして、信号線駆動回路１０２に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
電源線Ｖ１〜Ｖｘの間に、それぞれビデオ信号に応じた信号電流Ｉｃが流れる。
図３１（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２９６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２９７は信号線駆動回路１０２が有する定電
流源を意味する。
流Ｉｃが流れた場合の、画素１０１の概略図を示す。２９６は対向電極に電圧を与える電
源との接続用の端子を意味している。また、２９７は信号線駆動回路１０２が有する定電
流源を意味する。
トランジスタＴｒ３はオンの状態にあるので、信号線Ｓｉにビデオ信号に応じた信号電
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。そしてトランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲート
に接続されている。
流Ｉｃが流れると、信号電流ＩｃはトランジスタＴｒ１のドレインとソースの間に流れる
。このときトランジスタＴｒ１は、ゲートとドレインが接続されているので飽和領域で動
作しており、式１が成り立つ。よって、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉ
ｃによって定まる。そしてトランジスタＴｒ２のゲートは、トランジスタＴｒ１のゲート
に接続されている。
書き込み期間Ｔａが終了すると、第１走査線、第２走査線の選択が終了する。
このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２９５の電荷がＴｒ
４を通って漏れてしまうからである。
このとき、第２走査線の選択が、第１走査線よりも先に終了するのが望ましい。
なぜならトランジスタＴｒ３が先にオフになってしまうと、保持容量２９５の電荷がＴｒ
４を通って漏れてしまうからである。
書き込み期間Ｔａが終了すると、次に表示期間Ｔｄが開始される。表示期間Ｔｄにおけ
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、第３走査線が選択されトランジスタＴｒ５がオンになる。なお
、第１走査線及び第２走査線は選択されていないので、トランジスタＴｒ３及びＴｒ４は
オフになっている。
る電源線Ｖｉの電圧は、書き込み期間Ｔａにおける電圧と同じ高さに保たれている。表示
期間Ｔｄが開始されると、第３走査線が選択されトランジスタＴｒ５がオンになる。なお
、第１走査線及び第２走査線は選択されていないので、トランジスタＴｒ３及びＴｒ４は
オフになっている。
図３１（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及び
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは発光素子２９４の画素電極に接続されている。
トランジスタＴｒ４はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴ
ｒ２のソースは発光素子２９４の画素電極に接続されている。
一方トランジスタＴｒ１、Ｔｒ２においては、書き込み期間Ｔａにおいて定められたＶ
GSがそのまま保持されている。そして、トランジスタＴｒ２のゲートは、トランジスタＴ
ｒ１のゲートに接続されている。また、トランジスタＴｒ２のソースは、トランジスタＴ
ｒ１のソースに接続されている。よって、トランジスタＴｒ１のゲート電圧は、そのまま
トランジスタＴｒ２のゲート電圧となる。さらに、トランジスタＴｒ１のドレイン及びト
ランジスタＴｒ２のドレインは電源線Ｖｉに接続されているので、トランジスタＴｒ２の
ドレイン電流Ｉ2は、トランジスタＴｒ１のドレイン電流Ｉ1に比例する大きさになる。特
に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタＴｒ１とトランジスタＴｒ
２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉ1＝Ｉｃとなる。
GSがそのまま保持されている。そして、トランジスタＴｒ２のゲートは、トランジスタＴ
ｒ１のゲートに接続されている。また、トランジスタＴｒ２のソースは、トランジスタＴ
ｒ１のソースに接続されている。よって、トランジスタＴｒ１のゲート電圧は、そのまま
トランジスタＴｒ２のゲート電圧となる。さらに、トランジスタＴｒ１のドレイン及びト
ランジスタＴｒ２のドレインは電源線Ｖｉに接続されているので、トランジスタＴｒ２の
ドレイン電流Ｉ2は、トランジスタＴｒ１のドレイン電流Ｉ1に比例する大きさになる。特
に、μＣ0Ｗ／Ｌ及びＶTHが互いに等しいとき、トランジスタＴｒ１とトランジスタＴｒ
２のドレイン電流は互いに等しくなり、Ｉ2＝Ｉ1＝Ｉｃとなる。
また、トランジスタＴｒ５がオンなので、トランジスタＴｒ１のドレイン電流Ｉ1と、
トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子に流れる電流として発光素子２
９４に流れる。よって、表示期間Ｔｄでは、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わ
せた大きさの電流が発光素子２９４に流れ、該発光素子に流れる電流の大きさに見合った
輝度で、発光素子２９４が発光する。
トランジスタＴｒ２のドレイン電流Ｉ2は、共に発光素子に流れる電流として発光素子２
９４に流れる。よって、表示期間Ｔｄでは、ドレイン電流Ｉ1と、ドレイン電流Ｉ2を合わ
せた大きさの電流が発光素子２９４に流れ、該発光素子に流れる電流の大きさに見合った
輝度で、発光素子２９４が発光する。
なお、書き込み期間Ｔａの直後には必ず表示期間Ｔｄが出現する。表示期間Ｔｄの直後
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
には、次の書き込み期間Ｔａが出現するか、もしくは逆バイアス期間Ｔｉが出現する。
逆バイアス期間が開始されると、電源線Ｖ１〜Ｖｘの電圧は、トランジスタＴｒ２がオ
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２９４の陽極を画素電極と
して用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ
１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２９４の陰極を画素電極として用いた場
合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
ンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。
つまり、Ｔｒ１及びＴｒ２がｎチャネル型ＴＦＴで、発光素子２９４の陽極を画素電極と
して用いた場合、電源線Ｖｉが対向電極の電圧よりも低くなるように設定する。逆にＴｒ
１及びＴｒ２がｐチャネル型ＴＦＴで、発光素子２９４の陰極を画素電極として用いた場
合は、電源線Ｖｉが対向電極の電圧よりも高くなるように設定する。
そして、走査線駆動回路１０３によって各ラインの第１及び第２走査線が順に選択され
、トランジスタＴｒ３とＴｒ４がオンになる。そして、信号線駆動回路１０２によって、
信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ２がオンになるような電圧が
印加される。なお第３走査線は選択していても選択していなくともどちらでも良い。図３
１（Ｃ）は、第３走査線を選択していない場合について示しており、Ｔｒ５はオフになっ
ている。
、トランジスタＴｒ３とＴｒ４がオンになる。そして、信号線駆動回路１０２によって、
信号線Ｓ１〜ＳｘのそれぞれにトランジスタＴｒ１及びＴｒ２がオンになるような電圧が
印加される。なお第３走査線は選択していても選択していなくともどちらでも良い。図３
１（Ｃ）は、第３走査線を選択していない場合について示しており、Ｔｒ５はオフになっ
ている。
図３１（Ｃ）に、逆バイアス期間Ｔｉにおける画素１０１の概略図を示す。逆バイアス
期間Ｔｉにおいては、Ｔｒ１及びＴｒ２がオンになるので、逆方向バイアスの電圧が発光
素子２９４に印加されることになる。発光素子２９４は逆方向バイアスの電圧が印加され
ると発光しない状態になる。
期間Ｔｉにおいては、Ｔｒ１及びＴｒ２がオンになるので、逆方向バイアスの電圧が発光
素子２９４に印加されることになる。発光素子２９４は逆方向バイアスの電圧が印加され
ると発光しない状態になる。
なお、図３０に示した画素では、逆バイアス期間ＴｉにおいてＴｒ２はゲートとソース
が接続されており、なおかつ電源線の電圧Ｖｉが対向電極の電圧よりも低いので、Ｔｒ２
はオフの状態にあり、Ｔｒ２のソースとドレインの電圧は同じにはならない。よって、発
光素子２９４に印加される逆方向バイアスの電圧は、電源線Ｖｉと対向電極の間の電圧差
と同じにはならず、対向電極と電源線Ｖｉとの間の電圧差からＴｒ２のＶDSを差し引いた
値となる。しかし、発光素子２９４に確実に逆方向バイアスの電圧を印加することができ
るので、発光素子の劣化による輝度の低下を抑えられる。
が接続されており、なおかつ電源線の電圧Ｖｉが対向電極の電圧よりも低いので、Ｔｒ２
はオフの状態にあり、Ｔｒ２のソースとドレインの電圧は同じにはならない。よって、発
光素子２９４に印加される逆方向バイアスの電圧は、電源線Ｖｉと対向電極の間の電圧差
と同じにはならず、対向電極と電源線Ｖｉとの間の電圧差からＴｒ２のＶDSを差し引いた
値となる。しかし、発光素子２９４に確実に逆方向バイアスの電圧を印加することができ
るので、発光素子の劣化による輝度の低下を抑えられる。
また、逆バイアス期間Ｔｉの長さは、デューティー比（１フレーム期間における表示期
間の長さの総和の割合）との兼ね合いを考慮し、設計者が適宜設定することが可能である
。
間の長さの総和の割合）との兼ね合いを考慮し、設計者が適宜設定することが可能である
。
なお、発光素子に流れる電流の大きさに見合った輝度で発光素子２９４が発光するので
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。なお
、書き込み期間Ｔａにおいても、Ｔｒ２のドレイン電流の大きさに見合った輝度で発光し
ているが、その階調に与える影響は、実際のパネルでは無視できる程度に小さいと考えら
れる。なぜなら、例えばＶＧＡだと４８０ラインの画素が画素部に設けられており、１ラ
インの画素の書き込み期間Ｔａは１フレーム期間の１／４８０程度と非常に小さいからで
ある。
、各画素の階調は、表示期間Ｔｄにおける発光素子に流れる電流の大きさで決まる。なお
、書き込み期間Ｔａにおいても、Ｔｒ２のドレイン電流の大きさに見合った輝度で発光し
ているが、その階調に与える影響は、実際のパネルでは無視できる程度に小さいと考えら
れる。なぜなら、例えばＶＧＡだと４８０ラインの画素が画素部に設けられており、１ラ
インの画素の書き込み期間Ｔａは１フレーム期間の１／４８０程度と非常に小さいからで
ある。
本実施例の画素では、表示期間において発光素子に流れる電流はドレイン電流Ｉ1と、
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ２のドレイン電流Ｉ2と信号電流Ｉｃの比が画素間で異なっても、発光素
子に流れる電流の値が画素間でずれるのを抑え、輝度のばらつきが視認されるのを防ぐこ
とができる。
ドレイン電流Ｉ2の和である。よって、発光素子に流れる電流がドレイン電流Ｉ2のみに依
存していない。そのため、トランジスタＴｒ１とトランジスタＴｒ２の特性がずれて、ト
ランジスタＴｒ２のドレイン電流Ｉ2と信号電流Ｉｃの比が画素間で異なっても、発光素
子に流れる電流の値が画素間でずれるのを抑え、輝度のばらつきが視認されるのを防ぐこ
とができる。
また、本実施例の画素では、書き込み期間ＴａにおいてトランジスタＴｒ１のドレイン
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
電流は発光素子に流れていない。よって信号線駆動回路によって画素に電流が供給され、
トランジスタＴｒ１のドレイン電流が流れることでゲート電圧が変化しはじめてから、そ
の値が安定するまでの時間は、発光素子の容量に左右されない。したがって、供給された
電流から変換される電圧が早く安定するので、電流を書き込む時間を短くすることができ
、動画表示において残像が視認されてしまうのを防ぐことができる。
なお、本実施例において、トランジスタＴｒ４の第１の端子と第２の端子は、一方はト
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実例はこの構成に限定されない。本実施
例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続し
、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよう
に、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
ランジスタＴｒ１の第２の端子に、もう一方はトランジスタＴｒ１のゲート及びトランジ
スタＴｒ２のゲートに接続されている。しかし本実例はこの構成に限定されない。本実施
例の画素は、書き込み期間ＴａにおいてトランジスタＴｒ１のゲートとドレインを接続し
、表示期間においてトランジスタＴｒ１のゲートとドレインを切り離すことができるよう
に、トランジスタＴｒ４が他の素子または配線と接続されていれば良い。
また本実施例において、トランジスタＴｒ５の第１の端子と第２の端子は、一方はＴｒ
２の第１の端子に、もう一方はＴｒ１の第１の端子に接続されている。
しかし本実例はこの構成に限定されない。本実施例の画素は、書き込み期間Ｔａにおいて
トランジスタＴｒ１のソースと画素電極とを切り離し、表示期間においてトランジスタＴ
ｒ１のソースと画素電極とを接続することができるように、トランジスタＴｒ５が他の素
子または配線と接続されていれば良い。
２の第１の端子に、もう一方はＴｒ１の第１の端子に接続されている。
しかし本実例はこの構成に限定されない。本実施例の画素は、書き込み期間Ｔａにおいて
トランジスタＴｒ１のソースと画素電極とを切り離し、表示期間においてトランジスタＴ
ｒ１のソースと画素電極とを接続することができるように、トランジスタＴｒ５が他の素
子または配線と接続されていれば良い。
つまり、Ｔｒ３、Ｔｒ４、Ｔｒ５は、Ｔａでは図３１（Ａ）のように接続され、Ｔｄで
は図３１（Ｂ）のように接続され、Ｔｉでは図３１（Ｃ）のように接続されていれば良い
。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２本にして
も良い。
は図３１（Ｂ）のように接続され、Ｔｉでは図３１（Ｃ）のように接続されていれば良い
。また、Ｇｊ、Ｐｊ、Ｒｊは３本が別の配線となっているが、まとめて１本や２本にして
も良い。
つまり、ＴａにおいてＴｒ１を流れる電流は全て電流源に流れ、電流源を流れる電流は
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
全てＴｒ１に流れていれば良い。ＴｄにおいてはＴｒ１とＴｒ２を流れる電流は発光素子
に流れれば良い。
なお、本実施例の発光装置は、デジタルビデオ信号を用いて表示を行うことも可能であ
るし、アナログビデオ信号を用いて表示を行うことも可能である。
るし、アナログビデオ信号を用いて表示を行うことも可能である。
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いるこ
とで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低
消費電力化、長寿命化、および軽量化が可能になる。
とで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低
消費電力化、長寿命化、および軽量化が可能になる。
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular S
ystems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular S
ystems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
上記の論文により報告された有機発光材料（クマリン色素）の分子式を以下に示す。
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forr
est, Nature 395 (1998) p.151.)
est, Nature 395 (1998) p.151.)
上記の論文により報告された有機発光材料（Ｐｔ錯体）の分子式を以下に示す。
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Let
t.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.ts
uji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
t.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.ts
uji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
上記の論文により報告された有機発光材料（Ｉｒ錯体）の分子式を以下に示す。
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子から
の蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
の蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
なお、本実施例の構成は、実施例１〜実施例１５のいずれの構成とも自由に組み合わせ
て実施することが可能である。
て実施することが可能である。
ＯＬＥＤに用いられる有機発光材料は低分子系と高分子系に大別される。本発明の発光
装置は、低分子系の有機発光材料でも高分子系の有機発光材料でも用いることができる。
装置は、低分子系の有機発光材料でも高分子系の有機発光材料でも用いることができる。
低分子系の有機発光材料は、蒸着法により成膜される。したがって積層構造をとりやす
く、ホール輸送層、電子輸送層などの機能が異なる膜を積層することで高効率化しやすい
。
く、ホール輸送層、電子輸送層などの機能が異なる膜を積層することで高効率化しやすい
。
低分子系の有機発光材料としては、キノリノールを配位子としたアルミニウム錯体Ａｌ
ｑ3、トリフェニルアミン誘導体（ＴＰＤ）等が挙げられる。
ｑ3、トリフェニルアミン誘導体（ＴＰＤ）等が挙げられる。
一方、高分子系の有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が
高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。
高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。
高分子系の有機発光材料を用いた発光素子の構造は、低分子系の有機発光材料を用いた
ときと基本的には同じであり、陰極／有機発光層／陽極となる。しかし、高分子系の有機
発光材料を用いた有機発光層を形成する際には、低分子系の有機発光材料を用いたときの
ような積層構造を形成させることは難しく、知られている中では２層の積層構造が有名で
ある。具体的には、陰極／発光層／正孔輸送層／陽極という構造である。なお、高分子系
の有機発光材料を用いた発光素子の場合には、陰極材料としてＣａを用いることも可能で
ある。
ときと基本的には同じであり、陰極／有機発光層／陽極となる。しかし、高分子系の有機
発光材料を用いた有機発光層を形成する際には、低分子系の有機発光材料を用いたときの
ような積層構造を形成させることは難しく、知られている中では２層の積層構造が有名で
ある。具体的には、陰極／発光層／正孔輸送層／陽極という構造である。なお、高分子系
の有機発光材料を用いた発光素子の場合には、陰極材料としてＣａを用いることも可能で
ある。
なお、素子の発光色は、発光層を形成する材料で決まるため、これらを選択することで
所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる
高分子系の有機発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポ
リチオフェン系、ポリフルオレン系が挙げられる。
所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる
高分子系の有機発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポ
リチオフェン系、ポリフルオレン系が挙げられる。
ポリパラフェニレンビニレン系には、ポリ（パラフェニレンビニレン） [ＰＰＶ] の誘
導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） [ＲＯ−ＰＰＶ]、
ポリ（２−（２'−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン
）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェニル）−１,４−フェニレンビニレ
ン）[ＲＯＰｈ−ＰＰＶ]等が挙げられる。
導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） [ＲＯ−ＰＰＶ]、
ポリ（２−（２'−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン
）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェニル）−１,４−フェニレンビニレ
ン）[ＲＯＰｈ−ＰＰＶ]等が挙げられる。
ポリパラフェニレン系には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−
ジアルコキシ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，５−ジヘキソキシ−１
，４−フェニレン）等が挙げられる。
ジアルコキシ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，５−ジヘキソキシ−１
，４−フェニレン）等が挙げられる。
ポリチオフェン系には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフ
ェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキ
シルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［
ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３
−（４−オクチルフェニル）−チオフェン］
［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰ
Ｔ］等が挙げられる。
ェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキ
シルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［
ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３
−（４−オクチルフェニル）−チオフェン］
［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰ
Ｔ］等が挙げられる。
ポリフルオレン系には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキル
フルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙
げられる。
フルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙
げられる。
なお、正孔輸送性の高分子系の有機発光材料を、陽極と発光性の高分子系有機発光材料
の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアク
セプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶
媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。
の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアク
セプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶
媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。
正孔輸送性の高分子系の有機発光材料としては、ＰＥＤＯＴとアクセプター材料として
のショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター
材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。
のショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター
材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。
なお、本実施例の構成は、実施例１〜実施例１６と組み合わせて実施することが可能で
ある。
ある。
本発明の発光装置の作成方法の一例について、図３２〜図３５を用いて説明する。ここ
では代表的に、図２に示した画素のトランジスタＴｒ２及びトランジスタＴｒ４と、画素
部の周辺に設けられる駆動部のＴＦＴを同時に作製する方法について、工程に従って詳細
に説明する。なおトランジスタＴｒ１及びトランジスタＴｒ３も、トランジスタＴｒ２及
びトランジスタＴｒ４の作製方法に従って作製することが可能である。
では代表的に、図２に示した画素のトランジスタＴｒ２及びトランジスタＴｒ４と、画素
部の周辺に設けられる駆動部のＴＦＴを同時に作製する方法について、工程に従って詳細
に説明する。なおトランジスタＴｒ１及びトランジスタＴｒ３も、トランジスタＴｒ２及
びトランジスタＴｒ４の作製方法に従って作製することが可能である。
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表さ
れるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる
基板９００を用いる。なお、基板９００としては、透光性を有する基板であれば限定され
ず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラ
スチック基板を用いてもよい。
れるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる
基板９００を用いる。なお、基板９００としては、透光性を有する基板であれば限定され
ず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラ
スチック基板を用いてもよい。
次いで、図３２（Ａ）に示すように、基板９００上に酸化珪素膜、窒化珪素膜または酸
化窒化珪素膜などの絶縁膜から成る下地膜９０１を形成する。本実施例では下地膜９０１
として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いて
も良い。下地膜９０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及
びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ａを１０〜２００ｎｍ（好ま
しくは５０〜１００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜９０
１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで
、下地膜９０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応
ガスとして成膜される酸化窒化珪素膜９０１ｂを５０〜２００ｎｍ（好ましくは１００〜
１５０ｎｍ）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜９
０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
化窒化珪素膜などの絶縁膜から成る下地膜９０１を形成する。本実施例では下地膜９０１
として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いて
も良い。下地膜９０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及
びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ａを１０〜２００ｎｍ（好ま
しくは５０〜１００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜９０
１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで
、下地膜９０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応
ガスとして成膜される酸化窒化珪素膜９０１ｂを５０〜２００ｎｍ（好ましくは１００〜
１５０ｎｍ）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜９
０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
次いで、下地膜９０１上に半導体層９０２〜９０５を形成する。半導体層９０２〜９０
５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプ
ラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化
法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜
を所望の形状にパターニングして形成する。
この半導体層９０２〜９０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚
さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）また
はシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形
成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜
した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素
化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶
化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、こ
の結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層９
０２〜９０５を形成した。
５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプ
ラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化
法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜
を所望の形状にパターニングして形成する。
この半導体層９０２〜９０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚
さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）また
はシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形
成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜
した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素
化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶
化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、こ
の結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層９
０２〜９０５を形成した。
また、半導体層９０２〜９０５を形成した後、ＴＦＴのしきい値を制御するために、半
導体層９０２〜９０５に微量な不純物元素（ボロンまたはリン）をドーピングしてもよい
。
導体層９０２〜９０５に微量な不純物元素（ボロンまたはリン）をドーピングしてもよい
。
レーザー結晶化法で結晶質半導体膜を作製する場合は、パルス発振型または連続発光型
のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを
用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半
導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数３００Hzとし、レーザーエネルギ
ー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧ
レーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００kHzとし
、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)と
すると良い。そして幅１００〜１０００μm、例えば４００μmで線状に集光したレーザー
光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ
率）を５０〜９０％として行う。
のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを
用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半
導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数３００Hzとし、レーザーエネルギ
ー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧ
レーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００kHzとし
、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)と
すると良い。そして幅１００〜１０００μm、例えば４００μmで線状に集光したレーザー
光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ
率）を５０〜９０％として行う。
なおレーザーは、連続発振またはパルス発振の気体レーザーもしくは固体レーザーを用
いることができる。気体レーザーとして、エキシマレーザー、Ａｒレーザー、Ｋｒレーザ
ーなどがあり、固体レーザーとして、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザ
ー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザ
ー、Ｔｉ：サファイアレーザーなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、
Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、
ＹＡｌＯ3などの結晶を使ったレーザー等も使用可能である。当該レーザーの基本波はド
ーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。
基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
いることができる。気体レーザーとして、エキシマレーザー、Ａｒレーザー、Ｋｒレーザ
ーなどがあり、固体レーザーとして、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザ
ー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザ
ー、Ｔｉ：サファイアレーザーなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、
Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、
ＹＡｌＯ3などの結晶を使ったレーザー等も使用可能である。当該レーザーの基本波はド
ーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。
基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリー
ンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用
いることもできる。
ンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用
いることもできる。
非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体
レーザーを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には
、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（
３５５ｎｍ）を適用するのが望ましい。具体的には、出力１０Ｗの連続発振のＹＶＯ4レ
ーザーから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振
器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして
、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被
処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好
ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程
度の速度でレーザー光に対して相対的に半導体膜を移動させて照射する。
レーザーを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には
、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（
３５５ｎｍ）を適用するのが望ましい。具体的には、出力１０Ｗの連続発振のＹＶＯ4レ
ーザーから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振
器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして
、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被
処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好
ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程
度の速度でレーザー光に対して相対的に半導体膜を移動させて照射する。
次いで、半導体層９０２〜９０５を覆うゲート絶縁膜９０６を形成する。ゲート絶縁膜
９０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素
を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸
化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿
論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単
層または積層構造として用いても良い。
９０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素
を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸
化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿
論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単
層または積層構造として用いても良い。
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho
siliｃate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周
波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することが
できる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニール
によりゲート絶縁膜として良好な特性を得ることができる。
siliｃate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周
波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することが
できる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニール
によりゲート絶縁膜として良好な特性を得ることができる。
そして、ゲート絶縁膜９０６上にゲート電極を形成するための耐熱性導電層９０７を２
００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）の厚さで形成する。耐熱性導電層９
０７は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成
る積層構造としても良い。耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前
記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性
導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する
不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とする
と良い。本実施例ではＷ膜を３００ｎｍの厚さで形成する。Ｗ膜はＷをターゲットとして
スパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で
形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図
る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を
大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い
場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９
９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がない
ように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現すること
ができる。
００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）の厚さで形成する。耐熱性導電層９
０７は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成
る積層構造としても良い。耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前
記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性
導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する
不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とする
と良い。本実施例ではＷ膜を３００ｎｍの厚さで形成する。Ｗ膜はＷをターゲットとして
スパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で
形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図
る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を
大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い
場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９
９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がない
ように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現すること
ができる。
一方、耐熱性導電層９０７にＴａ膜を用いる場合には、同様にスパッタ法で形成するこ
とが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適
量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止するこ
とができる。α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用すること
ができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不
向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形
成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層９０７の下
に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時
に、耐熱性導電層９０７が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜
９０６に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層９０７は抵抗率
を１０〜５０μΩｃｍの範囲とすることが好ましい。
とが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適
量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止するこ
とができる。α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用すること
ができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不
向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形
成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層９０７の下
に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時
に、耐熱性導電層９０７が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜
９０６に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層９０７は抵抗率
を１０〜５０μΩｃｍの範囲とすることが好ましい。
次に、フォトリソグラフィーの技術を使用してレジストによるマスク９０８を形成する
。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エ
ッチング用ガスにＣｌ2とＣＦ4を用い、１Ｐａの圧力で３．２Ｗ／ｃｍ2のＲＦ（１３.５
６ＭＨｚ）電力を投入してプラズマを形成して行う。
基板側（試料ステージ）にも２２４ｍＷ／ｃｍ2のＲＦ（１３.５６ＭＨｚ）電力を投入し
、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング
速度は約１００ｎｍ／ｍｉｎである。第１のエッチング処理はこのエッチング速度を基に
Ｗ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加
させた時間をエッチング時間とした。
。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エ
ッチング用ガスにＣｌ2とＣＦ4を用い、１Ｐａの圧力で３．２Ｗ／ｃｍ2のＲＦ（１３.５
６ＭＨｚ）電力を投入してプラズマを形成して行う。
基板側（試料ステージ）にも２２４ｍＷ／ｃｍ2のＲＦ（１３.５６ＭＨｚ）電力を投入し
、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング
速度は約１００ｎｍ／ｍｉｎである。第１のエッチング処理はこのエッチング速度を基に
Ｗ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加
させた時間をエッチング時間とした。
第１のエッチング処理により第１のテーパー形状を有する導電層９０９〜９１３が形成
される。導電層９０９〜９１３のテーパー部の角度は１５〜３０°となるように形成され
る。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング
時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン
膜（ゲート絶縁膜９０６）の選択比は２〜４（代表的には３）であるので、オーバーエッ
チング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングさ
れる。（図３２（Ｂ））
される。導電層９０９〜９１３のテーパー部の角度は１５〜３０°となるように形成され
る。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング
時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン
膜（ゲート絶縁膜９０６）の選択比は２〜４（代表的には３）であるので、オーバーエッ
チング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングさ
れる。（図３２（Ｂ））
そして、第１のドーピング処理を行い一導電型の不純物元素を半導体層に添加する。こ
こでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマ
スク９０８をそのまま残し、第１のテーパー形状を有する導電層９０９〜９１３をマスク
として自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与
する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜９０６とを通して
、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×
１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与
する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を
用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物
領域９１４〜９１７には１×１０20〜１×１０21atoｍiｃ／ｃｍ3の濃度範囲でｎ型を付
与する不純物元素が添加される。（図３２（Ｃ））
こでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマ
スク９０８をそのまま残し、第１のテーパー形状を有する導電層９０９〜９１３をマスク
として自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与
する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜９０６とを通して
、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×
１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与
する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を
用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物
領域９１４〜９１７には１×１０20〜１×１０21atoｍiｃ／ｃｍ3の濃度範囲でｎ型を付
与する不純物元素が添加される。（図３２（Ｃ））
この工程において、ドーピングの条件によっては、不純物が第１の形状の導電層９０９
〜９１３の下に回りこみ、第１の不純物領域９１４〜９１７が第１の形状の導電層９０９
〜９１３と重なることも起こりうる。
〜９１３の下に回りこみ、第１の不純物領域９１４〜９１７が第１の形状の導電層９０９
〜９１３と重なることも起こりうる。
次に、図３２（Ｄ）に示すように第２のエッチング処理を行う。エッチング処理も同様
にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、
ＲＦ電力３．２Ｗ／ｃｍ2(１３.５６ＭＨｚ)、バイアス電力４５ｍＷ／ｃｍ2(１３.５６
ＭＨｚ)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有す
る導電層９１８〜９２２が形成される。その端部にはテーパー部が形成され、該端部から
内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較
して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テ
ーパー部の角度は３０〜６０°となる。マスク９０８はエッチングされて端部が削れ、マ
スク９２３となる。また、図３２（Ｄ）の工程において、ゲート絶縁膜９０６の表面が４
０ｎｍ程度エッチングされる。
にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、
ＲＦ電力３．２Ｗ／ｃｍ2(１３.５６ＭＨｚ)、バイアス電力４５ｍＷ／ｃｍ2(１３.５６
ＭＨｚ)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有す
る導電層９１８〜９２２が形成される。その端部にはテーパー部が形成され、該端部から
内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較
して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テ
ーパー部の角度は３０〜６０°となる。マスク９０８はエッチングされて端部が削れ、マ
スク９２３となる。また、図３２（Ｄ）の工程において、ゲート絶縁膜９０６の表面が４
０ｎｍ程度エッチングされる。
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与す
る不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０
13／ｃｍ2のドーズ量で行い、不純物濃度が大きくなった第１の不純物領域９２４〜９２
７と、前記第１の不純物領域９２４〜９２７に接する第２の不純物領域９２８〜９３１と
を形成する。この工程において、ドーピングの条件によっては、不純物が第２の形状の導
電層９１８〜９２２の下に回りこみ、第２の不純物領域９２８〜９３１が第２の形状の導
電層９１８〜９２２と重なることも起こりうる。第２の不純物領域における不純物濃度は
、１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3となるようにする。（図３３（Ａ））
る不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０
13／ｃｍ2のドーズ量で行い、不純物濃度が大きくなった第１の不純物領域９２４〜９２
７と、前記第１の不純物領域９２４〜９２７に接する第２の不純物領域９２８〜９３１と
を形成する。この工程において、ドーピングの条件によっては、不純物が第２の形状の導
電層９１８〜９２２の下に回りこみ、第２の不純物領域９２８〜９３１が第２の形状の導
電層９１８〜９２２と重なることも起こりうる。第２の不純物領域における不純物濃度は
、１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3となるようにする。（図３３（Ａ））
そして、図３３（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層９０２、
９０５に一導電型とは逆の導電型の不純物領域９３３（９３３ａ、９３３ｂ）及び９３４
（９３４ａ、９３４ｂ）を形成する。この場合も第２の形状の導電層９１８、９２１、９
２２をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成
する。このとき、ｎチャネル型ＴＦＴを形成する半導体層９０３、９０４は、レジストの
マスク９３２を形成し全面を被覆しておく。ここで形成される不純物領域９３３、９３４
はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域９３３、９３４の
ｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となる
ようにする。
９０５に一導電型とは逆の導電型の不純物領域９３３（９３３ａ、９３３ｂ）及び９３４
（９３４ａ、９３４ｂ）を形成する。この場合も第２の形状の導電層９１８、９２１、９
２２をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成
する。このとき、ｎチャネル型ＴＦＴを形成する半導体層９０３、９０４は、レジストの
マスク９３２を形成し全面を被覆しておく。ここで形成される不純物領域９３３、９３４
はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域９３３、９３４の
ｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となる
ようにする。
しかしながら、この不純物領域９３３、９３４は詳細にはｎ型を付与する不純物元素を
含有する２つの領域に分けて見ることができる。第３の不純物領域９３３ａ、９３４ａは
１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度でｎ型を付与する不純物元素を含み、
第４の不純物領域９３３ｂ、９３４ｂは１×１０17〜１×１０20ａｔｏｍｓ／ｃｍ3の濃
度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域９３３ｂ、９
３４ｂのｐ型を付与する不純物元素の濃度を１×１０19ａｔｏｍｓ／ｃｍ3以上となるよ
うにし、第３の不純物領域９３３ａ、９３４ａにおいては、ｐ型を付与する不純物元素の
濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、
第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する
ために何ら問題は生じない。
含有する２つの領域に分けて見ることができる。第３の不純物領域９３３ａ、９３４ａは
１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度でｎ型を付与する不純物元素を含み、
第４の不純物領域９３３ｂ、９３４ｂは１×１０17〜１×１０20ａｔｏｍｓ／ｃｍ3の濃
度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域９３３ｂ、９
３４ｂのｐ型を付与する不純物元素の濃度を１×１０19ａｔｏｍｓ／ｃｍ3以上となるよ
うにし、第３の不純物領域９３３ａ、９３４ａにおいては、ｐ型を付与する不純物元素の
濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、
第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する
ために何ら問題は生じない。
その後、図３３（Ｃ）に示すように、第２の形状を有する導電層９１８〜９２２および
ゲート絶縁膜９０６上に第１の層間絶縁膜９３７を形成する。第１の層間絶縁膜９３７は
酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積
層膜で形成すれば良い。いずれにしても第１の層間絶縁膜９３７は無機絶縁物材料から形
成する。第１の層間絶縁膜９３７の膜厚は１００〜２００nmとする。第１の層間絶縁膜９
３７として酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混
合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電
力密度０．５〜０．８W/cm2で放電させて形成することができる。また、第１の層間絶縁
膜９３７として酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2
Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸
化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Ｐａ、
基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成
することができる。また、第１の層間絶縁膜９３７としてＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製
される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣ
ＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
ゲート絶縁膜９０６上に第１の層間絶縁膜９３７を形成する。第１の層間絶縁膜９３７は
酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積
層膜で形成すれば良い。いずれにしても第１の層間絶縁膜９３７は無機絶縁物材料から形
成する。第１の層間絶縁膜９３７の膜厚は１００〜２００nmとする。第１の層間絶縁膜９
３７として酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混
合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電
力密度０．５〜０．８W/cm2で放電させて形成することができる。また、第１の層間絶縁
膜９３７として酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2
Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸
化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Ｐａ、
基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成
することができる。また、第１の層間絶縁膜９３７としてＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製
される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣ
ＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
そして、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
る工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に
、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒
素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施
例では５５０℃で４時間の熱処理を行った。また、基板９００に耐熱温度が低いプラスチ
ック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
る工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に
、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒
素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施
例では５５０℃で４時間の熱処理を行った。また、基板９００に耐熱温度が低いプラスチ
ック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
レーザーアニール法を用いる場合、結晶化の際に用いたレーザーを使用することが可能
である。活性化の場合は、移動速度は結晶化と同じにし、０．０１〜１００ＭＷ／ｃｍ2
程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）のエネルギー密度が必要となる。
である。活性化の場合は、移動速度は結晶化と同じにし、０．０１〜１００ＭＷ／ｃｍ2
程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）のエネルギー密度が必要となる。
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で
、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。
この工程は熱的に励起された水素により半導体層にある１０16〜１０18/cm3のダングリン
グボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。いずれにしても、半導体層９０２〜９０
５中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０
．１atomic％程度付与すれば良い。
、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。
この工程は熱的に励起された水素により半導体層にある１０16〜１０18/cm3のダングリン
グボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。いずれにしても、半導体層９０２〜９０
５中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０
．１atomic％程度付与すれば良い。
そして、有機絶縁物材料からなる第２の層間絶縁膜９３９を１．０〜２．０μｍの平均
膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミ
ドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗
布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で
焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化
剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６
０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成するこ
とができる。
膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミ
ドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗
布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で
焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化
剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６
０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成するこ
とができる。
このように、第２の層間絶縁膜９３９を有機絶縁物材料で形成することにより、表面を
良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生
容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のよう
に、第１の層間絶縁膜９３７として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化
シリコン膜などと組み合わせて用いると良い。
良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生
容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のよう
に、第１の層間絶縁膜９３７として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化
シリコン膜などと組み合わせて用いると良い。
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソ
ース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コ
ンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、
Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をまずエッチ
ングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜９３７をエ
ッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3
に切り替えて第３の形状のゲート絶縁膜９０６をエッチングすることによりコンタクトホ
ールを形成することができる。
ース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コ
ンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、
Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をまずエッチ
ングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜９３７をエ
ッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3
に切り替えて第３の形状のゲート絶縁膜９０６をエッチングすることによりコンタクトホ
ールを形成することができる。
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、マスクでパターニングし
、その後エッチングすることで、ソース配線９４０〜９４３、９４７とドレイン配線９４
４〜９４６を形成する。なお本明細書では、ソース配線とドレイン配線とを併せて接続配
線と呼ぶ。図示していないが、本実施例ではこの接続配線を、膜厚５０ｎｍのＴｉ膜と、
膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜で形成した。
、その後エッチングすることで、ソース配線９４０〜９４３、９４７とドレイン配線９４
４〜９４６を形成する。なお本明細書では、ソース配線とドレイン配線とを併せて接続配
線と呼ぶ。図示していないが、本実施例ではこの接続配線を、膜厚５０ｎｍのＴｉ膜と、
膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜で形成した。
次いで、その上に透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすること
によって画素電極９４８を形成する（図３４（Ａ））。なお、本実施例では、透明電極と
して酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０％の酸化亜鉛（Ｚｎ
Ｏ）を混合した透明導電膜を用いる。
によって画素電極９４８を形成する（図３４（Ａ））。なお、本実施例では、透明電極と
して酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０％の酸化亜鉛（Ｚｎ
Ｏ）を混合した透明導電膜を用いる。
また、画素電極９４８は、ドレイン配線９４６と接して重ねて形成することによってト
ランジスタＴｒ２のドレイン領域と電気的な接続が形成される。
ランジスタＴｒ２のドレイン領域と電気的な接続が形成される。
図３５に、図３４（Ａ）の工程まで終了した時点での、画素の上面図を示す。
なお、配線の位置や半導体層の位置を明確にするために、絶縁膜や層間絶縁膜は省略した
。図３５のＡ−Ａ’における断面図が、図３４（Ａ）のＡ−Ａ’に示した部分に相当する
。
なお、配線の位置や半導体層の位置を明確にするために、絶縁膜や層間絶縁膜は省略した
。図３５のＡ−Ａ’における断面図が、図３４（Ａ）のＡ−Ａ’に示した部分に相当する
。
図４２に、図３５のＢ−Ｂ’における断面図を示す。トランジスタＴｒ４は、走査線９
７４の一部であるゲート電極９７５を有しており、ゲート電極９７５はトランジスタＴｒ
５のゲート電極９２０とも接続されている。また、トランジスタＴｒ３の半導体層の不純
物領域９７７は、一方は信号線Ｓｉとして機能する接続配線９４２に接続され、もう一方
は、接続配線９７１に接続されている。
７４の一部であるゲート電極９７５を有しており、ゲート電極９７５はトランジスタＴｒ
５のゲート電極９２０とも接続されている。また、トランジスタＴｒ３の半導体層の不純
物領域９７７は、一方は信号線Ｓｉとして機能する接続配線９４２に接続され、もう一方
は、接続配線９７１に接続されている。
トランジスタＴｒ１は、容量配線９７３の一部であるゲート電極９７６を有しており、
ゲート電極９７６はトランジスタＴｒ２のゲート電極９２２とも接続されている。また、
トランジスタＴｒ１の半導体層の不純物領域９７８は、一方は接続配線９７１に接続され
、もう一方は、電源線Ｖｉとして機能する接続配線９４７に接続されている。
ゲート電極９７６はトランジスタＴｒ２のゲート電極９２２とも接続されている。また、
トランジスタＴｒ１の半導体層の不純物領域９７８は、一方は接続配線９７１に接続され
、もう一方は、電源線Ｖｉとして機能する接続配線９４７に接続されている。
接続配線９４７は、トランジスタＴｒ２の不純物領域９３４ａにも接続されている。ま
た、９７０は保持容量であり、半導体層９７２と、ゲート絶縁膜９０６と、容量配線９７
３を有している。半導体層９７２が有する不純物領域９７９は、接続配線９４３に接続さ
れている。
た、９７０は保持容量であり、半導体層９７２と、ゲート絶縁膜９０６と、容量配線９７
３を有している。半導体層９７２が有する不純物領域９７９は、接続配線９４３に接続さ
れている。
次に、図３４（Ｂ）に示すように、画素電極９４８に対応する位置に開口部を有する第
３の層間絶縁膜９４９を形成する。第３の層間絶縁膜９４９は絶縁性を有していて、バン
クとして機能し、隣接する画素の有機発光層を分離する役割を有している。本実施例では
レジストを用いて第３の層間絶縁膜９４９を形成する。
３の層間絶縁膜９４９を形成する。第３の層間絶縁膜９４９は絶縁性を有していて、バン
クとして機能し、隣接する画素の有機発光層を分離する役割を有している。本実施例では
レジストを用いて第３の層間絶縁膜９４９を形成する。
本実施例では、第３の層間絶縁膜９４９の厚さを１μｍ程度とし、開口部は画素電極９
４８に近くなればなるほど広くなる、所謂逆テーパー状になるように形成する。これはレ
ジストを成膜した後、開口部を形成しようとする部分以外をマスクで覆い、ＵＶ光を照射
して露光し、露光された部分を現像液で除去することによって形成される。
４８に近くなればなるほど広くなる、所謂逆テーパー状になるように形成する。これはレ
ジストを成膜した後、開口部を形成しようとする部分以外をマスクで覆い、ＵＶ光を照射
して露光し、露光された部分を現像液で除去することによって形成される。
本実施例のように、第３の層間絶縁膜９４９を逆テーパー状にすることで、後の工程に
おいて有機発光層を成膜した時に、隣り合う画素同士で有機発光層が分断されるため、有
機発光層と、第３の層間絶縁膜９４９の熱膨張係数が異なっていても、有機発光層がひび
割れたり、剥離したりするのを抑えることができる。
おいて有機発光層を成膜した時に、隣り合う画素同士で有機発光層が分断されるため、有
機発光層と、第３の層間絶縁膜９４９の熱膨張係数が異なっていても、有機発光層がひび
割れたり、剥離したりするのを抑えることができる。
なお、本実施例においては、第３の層間絶縁膜としてレジストでなる膜を用いているが
、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
、酸化珪素膜等を用いることもできる。第３の層間絶縁膜９４９は絶縁性を有する物質で
あれば、有機物と無機物のどちらでも良い。
、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
、酸化珪素膜等を用いることもできる。第３の層間絶縁膜９４９は絶縁性を有する物質で
あれば、有機物と無機物のどちらでも良い。
次に、有機発光層９５０を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極
）９５１および保護電極９５２を形成する。このとき有機発光層９５０及び陰極９５１を
形成するに先立って画素電極９４８に対して熱処理を施し、水分を完全に除去しておくこ
とが望ましい。なお、本実施例ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いるが、公知
の他の材料であっても良い。
）９５１および保護電極９５２を形成する。このとき有機発光層９５０及び陰極９５１を
形成するに先立って画素電極９４８に対して熱処理を施し、水分を完全に除去しておくこ
とが望ましい。なお、本実施例ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いるが、公知
の他の材料であっても良い。
なお、有機発光層９５０としては、公知の材料を用いることができる。本実施例では正
孔輸送層（Hole transporting layer）及び発光層（Emitting layer）
でなる２層構造を有機発光層とするが、正孔注入層、電子注入層若しくは電子輸送層のい
ずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そ
のいずれの構成を用いても構わない。
孔輸送層（Hole transporting layer）及び発光層（Emitting layer）
でなる２層構造を有機発光層とするが、正孔注入層、電子注入層若しくは電子輸送層のい
ずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そ
のいずれの構成を用いても構わない。
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また
、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰ
ＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてク
マリン６を約１％添加している。
、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰ
ＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてク
マリン６を約１％添加している。
また、保護電極９５２でも有機発光層９５０を水分や酸素から保護することは可能であ
るが、さらに好ましくは保護膜９５３を設けると良い。本実施例では保護膜９５３として
３００ｎｍ厚の窒化珪素膜を設ける。この保護膜も保護電極９５２の後に大気解放しない
で連続的に形成しても構わない。
るが、さらに好ましくは保護膜９５３を設けると良い。本実施例では保護膜９５３として
３００ｎｍ厚の窒化珪素膜を設ける。この保護膜も保護電極９５２の後に大気解放しない
で連続的に形成しても構わない。
また、保護電極９５２は陰極９５１の劣化を防ぐために設けられ、アルミニウムを主成
分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機発光層９５０、陰
極９５１は非常に水分に弱いので、保護電極９５２までを大気解放しないで連続的に形成
し、外気から有機発光層を保護することが望ましい。
分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機発光層９５０、陰
極９５１は非常に水分に弱いので、保護電極９５２までを大気解放しないで連続的に形成
し、外気から有機発光層を保護することが望ましい。
なお、有機発光層９５０の膜厚は１０〜４００nm（典型的には６０〜１５０nm）、陰極
９５１の厚さは８０〜２００nm（典型的には１００〜１５０nm）とすれば良い。
９５１の厚さは８０〜２００nm（典型的には１００〜１５０nm）とすれば良い。
こうして図３４（Ｂ）に示すような構造の発光装置が完成する。なお、画素電極９４８
、有機発光層９５０、陰極９５１の重なっている部分９５４がＯＬＥＤに相当する。
、有機発光層９５０、陰極９５１の重なっている部分９５４がＯＬＥＤに相当する。
ｐチャネル型ＴＦＴ９６０及びｎチャネル型ＴＦＴ９６１は駆動回路が有するＴＦＴで
あり、ＣＭＯＳを形成している。トランジスタＴｒ２及びトランジスタＴｒ４は画素部が
有するＴＦＴであり、駆動回路のＴＦＴと画素部のＴＦＴとは同一基板上に形成すること
ができる。
あり、ＣＭＯＳを形成している。トランジスタＴｒ２及びトランジスタＴｒ４は画素部が
有するＴＦＴであり、駆動回路のＴＦＴと画素部のＴＦＴとは同一基板上に形成すること
ができる。
なお、ＯＬＥＤを用いた発光装置の場合、駆動回路の電源の電圧が５〜６Ｖ程度、最大
でも１０Ｖ程度で十分なので、ＴＦＴにおいてホットエレクトロンによる劣化があまり問
題にならない。また駆動回路を高速で動作させる必要があるので、ＴＦＴのゲート容量は
小さいほうが好ましい。よって、本実施例のように、ＯＬＥＤを用いた発光装置の駆動回
路では、ＴＦＴの半導体層が有する第２の不純物領域９２９と、第４の不純物領域９３３
ｂとが、それぞれゲート電極９１８、９１９と重ならない構成にするのが好ましい。
でも１０Ｖ程度で十分なので、ＴＦＴにおいてホットエレクトロンによる劣化があまり問
題にならない。また駆動回路を高速で動作させる必要があるので、ＴＦＴのゲート容量は
小さいほうが好ましい。よって、本実施例のように、ＯＬＥＤを用いた発光装置の駆動回
路では、ＴＦＴの半導体層が有する第２の不純物領域９２９と、第４の不純物領域９３３
ｂとが、それぞれゲート電極９１８、９１９と重ならない構成にするのが好ましい。
本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。
本発明の発光装置は公知の方法を用いて作成することが可能である。
本発明の発光装置は公知の方法を用いて作成することが可能である。
本実施例は、実施例１〜１７と自由に組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置の１つである発光装置の画素の構成について説明す
る。図３６に本実施例の発光装置の画素の断面図を示す。また本実施例では説明を簡便に
するために、Ｔｒ１、Ｔｒ２、Ｔｒ４は図示しなかったが、Ｔｒ３とＴｒ５と同じ構成を
用いることが可能である。
る。図３６に本実施例の発光装置の画素の断面図を示す。また本実施例では説明を簡便に
するために、Ｔｒ１、Ｔｒ２、Ｔｒ４は図示しなかったが、Ｔｒ３とＴｒ５と同じ構成を
用いることが可能である。
７５１はｎチャネル型ＴＦＴであり、図２のＴｒ５に相当する。また、７５２はｐチャ
ネル型ＴＦＴであり、図２のＴｒ３に相当する。ｎチャネル型ＴＦＴ７５１は、半導体膜
７５３と、第１の絶縁膜７７０と、第１の電極７５４、７５５と、第２の絶縁膜７７１と
、第２の電極７５６、７５７とを有している。そして、半導体膜７５３は、第１濃度の一
導電型不純物領域７５８と、第２濃度の一導電型不純物領域７５９と、チャネル形成領域
７６０、７６１を有している。
ネル型ＴＦＴであり、図２のＴｒ３に相当する。ｎチャネル型ＴＦＴ７５１は、半導体膜
７５３と、第１の絶縁膜７７０と、第１の電極７５４、７５５と、第２の絶縁膜７７１と
、第２の電極７５６、７５７とを有している。そして、半導体膜７５３は、第１濃度の一
導電型不純物領域７５８と、第２濃度の一導電型不純物領域７５９と、チャネル形成領域
７６０、７６１を有している。
なお本実施例では、第１の絶縁膜７７０は２つの絶縁膜７７０ａ、７７０ｂを積層した
構造を有しているが、第１の絶縁膜７７０は単層の絶縁膜であっても良いし、３層以上の
絶縁膜を積層した構造を有していても良い。
構造を有しているが、第１の絶縁膜７７０は単層の絶縁膜であっても良いし、３層以上の
絶縁膜を積層した構造を有していても良い。
第１の電極７５４、７５５とチャネル形成領域７６０、７６１は、それぞれ第１の絶縁
膜７７０を間に挟んで重なっている。また、第２の電極７５６、７５７と、チャネル形成
領域７６０、７６１とは、それぞれ第２の絶縁膜７７１を間に挟んで重なっている。
膜７７０を間に挟んで重なっている。また、第２の電極７５６、７５７と、チャネル形成
領域７６０、７６１とは、それぞれ第２の絶縁膜７７１を間に挟んで重なっている。
ｐチャネル型ＴＦＴ７５２は、半導体膜７８０と、第１の絶縁膜７７０と、第１の電極
７８２と、第２の絶縁膜７７１と、第２の電極７８１とを有している。
そして、半導体膜７８０は、第３濃度の一導電型不純物領域７８３と、チャネル形成領域
７８４を有している。
７８２と、第２の絶縁膜７７１と、第２の電極７８１とを有している。
そして、半導体膜７８０は、第３濃度の一導電型不純物領域７８３と、チャネル形成領域
７８４を有している。
第１の電極７８２とチャネル形成領域７８４とは、それぞれ第１の絶縁膜７７０を間に
挟んで重なっている。第２の電極７８１とチャネル形成領域７８４とは、それぞれ第２の
絶縁膜７７１を間に挟んで重なっている。
挟んで重なっている。第２の電極７８１とチャネル形成領域７８４とは、それぞれ第２の
絶縁膜７７１を間に挟んで重なっている。
そして本実施例では、図示してはいないが第１の電極７５４、７５５と、第２の電極７
５６、７５７とは電気的に接続されている。また、第１の電極７８２と第２の電極７８１
とは電気的に接続されている。なお、本発明はこの構成に限定されず、第１の電極７５４
、７５５と、第２の電極７５６、７５７とが電気的に切り離されており、第１の電極７５
４、７５５に一定の電圧が印加されていても良い。また第１の電極７８２と第２の電極７
８１とが電気的に切り離され、第１の電極７８２に一定に電圧が印加されていても良い。
５６、７５７とは電気的に接続されている。また、第１の電極７８２と第２の電極７８１
とは電気的に接続されている。なお、本発明はこの構成に限定されず、第１の電極７５４
、７５５と、第２の電極７５６、７５７とが電気的に切り離されており、第１の電極７５
４、７５５に一定の電圧が印加されていても良い。また第１の電極７８２と第２の電極７
８１とが電気的に切り離され、第１の電極７８２に一定に電圧が印加されていても良い。
第１の電極に一定の電圧を印加することで、電極が１つの場合に比べて閾値のばらつき
を抑えることができ、なおかつオフ電流を抑えることができる。また、第１の電極と第２
の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように
空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界
効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流
を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより
、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、
ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上
させることができる。
を抑えることができ、なおかつオフ電流を抑えることができる。また、第１の電極と第２
の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように
空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界
効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流
を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより
、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、
ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上
させることができる。
なお、本実施例は実施例１〜実施例１７のいずれか一と組み合わせて実施することが可
能である。
能である。
本実施例では、本発明の半導体装置の１つである発光装置の画素の構成について説明す
る。図３７に本実施例の発光装置の画素の断面図を示す。また本実施例では説明を簡便に
するために、Ｔｒ１、Ｔｒ２、Ｔｒ４は図示しなかったが、Ｔｒ３とＴｒ５と同じ構成を
用いることが可能である。
る。図３７に本実施例の発光装置の画素の断面図を示す。また本実施例では説明を簡便に
するために、Ｔｒ１、Ｔｒ２、Ｔｒ４は図示しなかったが、Ｔｒ３とＴｒ５と同じ構成を
用いることが可能である。
図３７において、３１１は基板、３１２は下地となる絶縁膜（以下、下地膜という）で
ある。基板３１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミ
ックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高
処理温度に耐えるものでなくてはならない。
ある。基板３１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミ
ックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高
処理温度に耐えるものでなくてはならない。
８２０１はＴｒ５、８２０２はＴｒ３であり、それぞれｎチャネル型ＴＦＴ、ｐチャネ
ル型ＴＦＴで形成されている。有機発光層の発光方向が基板の下面（ＴＦＴ及び有機発光
層が設けられていない面）の場合、上記構成であることが好ましい。しかしＴｒ３とＴｒ
５は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも、どちらでも構わない。
ル型ＴＦＴで形成されている。有機発光層の発光方向が基板の下面（ＴＦＴ及び有機発光
層が設けられていない面）の場合、上記構成であることが好ましい。しかしＴｒ３とＴｒ
５は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも、どちらでも構わない。
Ｔｒ５ ８２０１は、ソース領域３１３、ドレイン領域３１４、ＬＤＤ領域３１５a〜
３１５d、分離領域３１６及びチャネル形成領域３１７a、３１７bを含む活性層と、ゲー
ト絶縁膜３１８と、ゲート電極３１９a、３１９bと、第１層間絶縁膜３２０と、信号線３
２１と、接続配線３２２とを有している。なお、ゲート絶縁膜３１８又は第１層間絶縁膜
３２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても
良い。
３１５d、分離領域３１６及びチャネル形成領域３１７a、３１７bを含む活性層と、ゲー
ト絶縁膜３１８と、ゲート電極３１９a、３１９bと、第１層間絶縁膜３２０と、信号線３
２１と、接続配線３２２とを有している。なお、ゲート絶縁膜３１８又は第１層間絶縁膜
３２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても
良い。
また、図３７に示すＴｒ５ ８２０１はゲート電極３１７a、３１７bが電気的に接続さ
れており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく
、トリプルゲート構造などいわゆるマルチゲート構造（直列に接続された二つ以上のチャ
ネル形成領域を有する活性層を含む構造）であっても良い。
れており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく
、トリプルゲート構造などいわゆるマルチゲート構造（直列に接続された二つ以上のチャ
ネル形成領域を有する活性層を含む構造）であっても良い。
マルチゲート構造はオフ電流を低減する上で極めて有効であり、Ｔｒ５のオフ電流を十
分に低くすれば、それだけＴｒ３ ８２０２のゲート電極に接続された保持容量が必要と
する最低限の容量を抑えることができる。即ち、保持容量の面積を小さくすることができ
るので、マルチゲート構造とすることは発光素子の有効発光面積を広げる上でも有効であ
る。
分に低くすれば、それだけＴｒ３ ８２０２のゲート電極に接続された保持容量が必要と
する最低限の容量を抑えることができる。即ち、保持容量の面積を小さくすることができ
るので、マルチゲート構造とすることは発光素子の有効発光面積を広げる上でも有効であ
る。
さらに、Ｔｒ５ ８２０１においては、ＬＤＤ領域３１５a〜３１５dは、ゲート絶縁膜
３１８を介してゲート電極３１９a、３１９bと重ならないように設ける。このような構造
はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域３１５a〜３１５dの長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。なお、二
つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられ
た分離領域３１６（ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加
された領域）がオフ電流の低減に効果的である。
３１８を介してゲート電極３１９a、３１９bと重ならないように設ける。このような構造
はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域３１５a〜３１５dの長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。なお、二
つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられ
た分離領域３１６（ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加
された領域）がオフ電流の低減に効果的である。
次に、Ｔｒ３ ８２０２は、ソース領域３２６、ドレイン領域３２７及びチャネル形成
領域３２９を含む活性層と、ゲート絶縁膜３１８と、ゲート電極３３０と、第１層間絶縁
膜３２０と、接続配線３３１並びに接続配線３３２で形成されている。本実施例において
Ｔｒ３ ８２０２はｐチャネル型ＴＦＴである。
領域３２９を含む活性層と、ゲート絶縁膜３１８と、ゲート電極３３０と、第１層間絶縁
膜３２０と、接続配線３３１並びに接続配線３３２で形成されている。本実施例において
Ｔｒ３ ８２０２はｐチャネル型ＴＦＴである。
なお、ゲート電極３３０はシングルゲート構造となっているが、マルチゲート構造であ
っても良い。
っても良い。
以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同時に駆動回路
も形成される。図３７には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されて
いる。
も形成される。図３７には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されて
いる。
図３７においては極力動作速度を落とさないようにしつつホットキャリア注入を低減さ
せる構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ８２０４として用いる。な
お、ここでいう駆動回路としては、ソース信号線駆動回路、ゲート信号線駆動回路を指す
。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回路等）を形成する
ことも可能である。
せる構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ８２０４として用いる。な
お、ここでいう駆動回路としては、ソース信号線駆動回路、ゲート信号線駆動回路を指す
。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回路等）を形成する
ことも可能である。
ＣＭＯＳ回路のｎチャネル型ＴＦＴ８２０４の活性層は、ソース領域３３５、ドレイン
領域３３６、ＬＤＤ領域３３７及びチャネル形成領域３３８を含み、ＬＤＤ領域３３７は
ゲート絶縁膜３１８を介してゲート電極３３９と重なっている。
領域３３６、ＬＤＤ領域３３７及びチャネル形成領域３３８を含み、ＬＤＤ領域３３７は
ゲート絶縁膜３１８を介してゲート電極３３９と重なっている。
ドレイン領域３３６側のみにＬＤＤ領域３３７を形成しているのは、動作速度を落とさ
ないための配慮である。また、このｎチャネル型ＴＦＴ８２０４はオフ電流値をあまり気
にする必要はなく、それよりも動作速度を重視した方が良い。
従って、ＬＤＤ領域３３７は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくす
ることが望ましい。即ち、いわゆるオフセットはなくした方がよい。
ないための配慮である。また、このｎチャネル型ＴＦＴ８２０４はオフ電流値をあまり気
にする必要はなく、それよりも動作速度を重視した方が良い。
従って、ＬＤＤ領域３３７は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくす
ることが望ましい。即ち、いわゆるオフセットはなくした方がよい。
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ８２０５は、ホットキャリア注入による劣化
が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領
域３４０、ドレイン領域３４１及びチャネル形成領域３４２を含み、その上にはゲート絶
縁膜３１８とゲート電極３４３が設けられる。勿論、ｎチャネル型ＴＦＴ８２０４と同様
にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領
域３４０、ドレイン領域３４１及びチャネル形成領域３４２を含み、その上にはゲート絶
縁膜３１８とゲート電極３４３が設けられる。勿論、ｎチャネル型ＴＦＴ８２０４と同様
にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
なお３６１〜３６５はチャネル形成領域３４２、３３８、３１７ａ、３１７ｂ、３２９
を形成するためのマスクである。
を形成するためのマスクである。
また、ｎチャネル型ＴＦＴ８２０４及びｐチャネル型ＴＦＴ８２０５はそれぞれソース
領域上に第１層間絶縁膜３２０を間に介して、接続配線３４４、３４５を有している。ま
た、接続配線３４６によってｎチャネル型ＴＦＴ８２０４とｐチャネル型ＴＦＴ８２０５
とのドレイン領域は互いに電気的に接続される。
領域上に第１層間絶縁膜３２０を間に介して、接続配線３４４、３４５を有している。ま
た、接続配線３４６によってｎチャネル型ＴＦＴ８２０４とｐチャネル型ＴＦＴ８２０５
とのドレイン領域は互いに電気的に接続される。
なお本実施例の構成は、実施例１〜１７と自由に組み合わせて実施することが可能であ
る。
る。
本実施例では、陰極を画素電極として用いた画素の構成について説明する。
本実施例の画素の断面図を図３８に示す。図３８において、基板３５０１上に設けられ
たＴｒ５ ３５０２は公知の方法を用いて作製される。本実施例ではダブルゲート構造と
している。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも
構わないし、トリプルゲート構造やそれ以上のゲート電極を持つマルチゲート構造でも構
わない。また本実施例では説明を簡便にするために、Ｔｒ１、Ｔｒ２、Ｔｒ４は図示しな
かったが、Ｔｒ５とＴｒ３と同じ構成を用いることが可能である。
たＴｒ５ ３５０２は公知の方法を用いて作製される。本実施例ではダブルゲート構造と
している。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも
構わないし、トリプルゲート構造やそれ以上のゲート電極を持つマルチゲート構造でも構
わない。また本実施例では説明を簡便にするために、Ｔｒ１、Ｔｒ２、Ｔｒ４は図示しな
かったが、Ｔｒ５とＴｒ３と同じ構成を用いることが可能である。
また、Ｔｒ３ ３５０３はｎチャネル型ＴＦＴであり、公知の方法を用いて作製される
。また、３８で示される配線は、Ｔｒ５ ３５０２のゲート電極３９aと３９bを電気的に
接続する走査線である。
。また、３８で示される配線は、Ｔｒ５ ３５０２のゲート電極３９aと３９bを電気的に
接続する走査線である。
本実施例ではＴｒ３ ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴ
を直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげ
て実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構
造としても良い。このような構造は熱による劣化対策として有効である。
を直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげ
て実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構
造としても良い。このような構造は熱による劣化対策として有効である。
Ｔｒ５ ３５０２及びＴｒ３ ３５０３の上には第１層間絶縁膜４１が設けられ、その
上に樹脂絶縁膜でなる第２層間絶縁膜４２が形成される。第２層間絶縁膜４２を用いてＴ
ＦＴによる段差を平坦化することは非常に重要である。後に形成される有機発光層は非常
に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、有機発
光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくこと
が望ましい。
上に樹脂絶縁膜でなる第２層間絶縁膜４２が形成される。第２層間絶縁膜４２を用いてＴ
ＦＴによる段差を平坦化することは非常に重要である。後に形成される有機発光層は非常
に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、有機発
光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくこと
が望ましい。
また、４３は反射性の高い導電膜でなる画素電極（発光素子の陰極）であり、Ｔｒ３
３５０３のドレイン領域に電気的に接続される。画素電極４３としてはアルミニウム合金
膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好
ましい。勿論、他の導電膜との積層構造としても良い。
３５０３のドレイン領域に電気的に接続される。画素電極４３としてはアルミニウム合金
膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好
ましい。勿論、他の導電膜との積層構造としても良い。
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝
（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示して
いないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。
発光層とする有機有機発光材料としてはπ共役ポリマー系材料を用いる。代表的なポリマ
ー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール
（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示して
いないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。
発光層とする有機有機発光材料としてはπ共役ポリマー系材料を用いる。代表的なポリマ
ー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール
（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
なお、ＰＰＶ系有機発光材料としては様々な型のものがあるが、例えば「H. Shenk,H.B
ecker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
ecker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて有機発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば
良い。
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて有機発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば
良い。
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有
機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料
を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いること
ができる。
機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料
を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いること
ができる。
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリア
ニリン）でなる正孔注入層４６を設けた積層構造の有機発光層としている。そして、正孔
注入層４６の上には透明導電膜でなる陽極４７が設けられる。
本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かっ
て）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジ
ウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができる
が、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成
膜できるものが好ましい。
ニリン）でなる正孔注入層４６を設けた積層構造の有機発光層としている。そして、正孔
注入層４６の上には透明導電膜でなる陽極４７が設けられる。
本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かっ
て）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジ
ウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができる
が、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成
膜できるものが好ましい。
陽極４７まで形成された時点で発光素子３５０５が完成する。なお、ここでいう発光素
子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成
されている。画素電極４３は画素の面積にほぼ一致するため、画素全体が発光素子として
機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成
されている。画素電極４３は画素の面積にほぼ一致するため、画素全体が発光素子として
機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けて
いる。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい
。この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化
を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。これにより
発光装置の信頼性が高められる。
いる。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい
。この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化
を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。これにより
発光装置の信頼性が高められる。
以上のように本発明の発光装置は図３８のような構造の画素からなる画素部を有し、オ
フ電流値の十分に低いＴｒ５と、ホットキャリア注入に強いＴｒ３とを有する。従って、
高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が得られる。
フ電流値の十分に低いＴｒ５と、ホットキャリア注入に強いＴｒ３とを有する。従って、
高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が得られる。
なお、本実施例の構成は、実施例１〜１７構成と自由に組み合わせて実施することが可
能である。
能である。
本実施例では、図２に示した画素を有する発光装置の構造について、図３９を用いて説
明する。
明する。
図３９は、トランジスタが形成された素子基板をシーリング材によって封止することに
よって形成された発光装置の上面図であり、図３９（Ｂ）は、図３９（Ａ）のＡ−Ａ’に
おける断面図、図３９（Ｃ）は図３９（Ａ）のＢ−Ｂ’における断面図である。
よって形成された発光装置の上面図であり、図３９（Ｂ）は、図３９（Ａ）のＡ−Ａ’に
おける断面図、図３９（Ｃ）は図３９（Ａ）のＢ−Ｂ’における断面図である。
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び
第２の走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられ
ている。また画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動
回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４０
０２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは
、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０
で密封されている。
第２の走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられ
ている。また画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動
回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４０
０２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは
、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０
で密封されている。
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１
及び第２の走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図３９（Ｂ
）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆
動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０
１及び画素部４００２に含まれるトランジスタＴｒ３ ４２０２を図示した。
及び第２の走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図３９（Ｂ
）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆
動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０
１及び画素部４００２に含まれるトランジスタＴｒ３ ４２０２を図示した。
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴま
たはｎチャネル型ＴＦＴが用いられ、トランジスタＴｒ３ ４２０２には公知の方法で作
製されたｐチャネル型ＴＦＴが用いられる。
たはｎチャネル型ＴＦＴが用いられ、トランジスタＴｒ３ ４２０２には公知の方法で作
製されたｐチャネル型ＴＦＴが用いられる。
駆動ＴＦＴ４２０１及びトランジスタＴｒ３ ４２０２上には層間絶縁膜（平坦化膜）
４３０１が形成され、その上にトランジスタＴｒ３ ４２０２のドレインと電気的に接続
する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大き
い透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物
、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用
いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
４３０１が形成され、その上にトランジスタＴｒ３ ４２０２のドレインと電気的に接続
する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大き
い透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物
、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用
いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素
電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の
上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料また
は無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）
材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の
上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料また
は無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）
材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。
また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入
層を自由に組み合わせて積層構造または単層構造とすれば良い。
また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入
層を自由に組み合わせて積層構造または単層構造とすれば良い。
有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もし
くは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０
５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素
は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰
囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必
要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用
いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられ
ている。
くは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０
５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素
は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰
囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必
要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用
いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられ
ている。
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５
からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜
４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に
酸素や水分等が入り込むのを防ぐのに効果的である。
からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜
４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に
酸素や水分等が入り込むのを防ぐのに効果的である。
４００５ａは電源線に接続された引き回し配線であり、トランジスタＴｒ３ ４２０２
のソースに電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板
４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦ
ＰＣ用配線４３０１に電気的に接続される。
のソースに電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板
４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦ
ＰＣ用配線４３０１に電気的に接続される。
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラ
ミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プ
ラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａ
ｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用い
ることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟ん
だ構造のシートを用いることもできる。
ミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プ
ラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａ
ｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用い
ることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟ん
だ構造のシートを用いることもできる。
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル
、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒
素を用いた。
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル
、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒
素を用いた。
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しう
る物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００
７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８
によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されてい
る。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し
、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性
物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑
制できる。
る物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００
７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８
によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されてい
る。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し
、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性
物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑
制できる。
図３９（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４
００５ａ上に接するように導電性膜４２０３ａが形成される。
００５ａ上に接するように導電性膜４２０３ａが形成される。
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４
００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａと
ＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａと
ＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
本実施例の構成は、実施例１〜実施例２１に示した構成と自由に組み合わせて実施する
ことが可能である。
ことが可能である。
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場
所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることがで
きる。
所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることがで
きる。
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装
置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム
機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍
等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等
の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられ
る。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視さ
れるため、発光装置を用いることが望ましい。それら電子機器の具体例を図４０に示す。
型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装
置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム
機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍
等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等
の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられ
る。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視さ
れるため、発光装置を用いることが望ましい。それら電子機器の具体例を図４０に示す。
図４０（Ａ）は発光素子表示装置であり、筐体２００１、支持台２００２、表示部２０
０３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表
示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要
なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置
は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれ
る。
０３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表
示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要
なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置
は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれ
る。
図４０（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部
２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。
本発明の発光装置を表示部２１０２に用いることで、本発明のデジタルスチルカメラが完
成する。
２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。
本発明の発光装置を表示部２１０２に用いることで、本発明のデジタルスチルカメラが完
成する。
図４０（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２
、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウ
ス２２０６等を含む。本発明の発光装置を表示部２２０３に用いることで、本発明のノー
ト型パーソナルコンピュータが完成する。
、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウ
ス２２０６等を含む。本発明の発光装置を表示部２２０３に用いることで、本発明のノー
ト型パーソナルコンピュータが完成する。
図４０（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッ
チ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置を表
示部２３０２に用いることで、本発明のモバイルコンピュータが完成する。
チ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置を表
示部２３０２に用いることで、本発明のモバイルコンピュータが完成する。
図４０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体
（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。
表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を
表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
本発明の発光装置を表示部Ａ、Ｂ２４０３、２４０４に用いることで、本発明の画像再生
装置が完成する。
であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体
（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。
表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を
表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
本発明の発光装置を表示部Ａ、Ｂ２４０３、２４０４に用いることで、本発明の画像再生
装置が完成する。
図４０（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体
２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置を表示部２５０
２に用いることで、本発明のゴーグル型ディスプレイが完成する。
２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置を表示部２５０
２に用いることで、本発明のゴーグル型ディスプレイが完成する。
図４０（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、
外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０
７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明の発光装
置を表示部２６０２に用いることで、本発明のビデオカメラが完成する。
外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０
７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明の発光装
置を表示部２６０２に用いることで、本発明のビデオカメラが完成する。
ここで図４０（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３
、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０
７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示
することで携帯電話の消費電流を抑えることができる。本発明の発光装置を表示部２７０
３に用いることで、本発明の携帯電話が完成する。
、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０
７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示
することで携帯電話の消費電流を抑えることができる。本発明の発光装置を表示部２７０
３に用いることで、本発明の携帯電話が完成する。
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレ
ンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能と
なる。
ンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能と
なる。
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好まし
い。
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好まし
い。
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなる
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例１〜２２に示したいずれの構成の発光装
置を用いても良い。
可能である。また、本実施例の電子機器は実施例１〜２２に示したいずれの構成の発光装
置を用いても良い。
Claims (4)
- 第１の半導体層と、
第２の半導体層と、
第３の半導体層と、
第４の半導体層と、
前記第１の半導体層上方、前記第２の半導体層上方、前記第３の半導体層上方及び前記第４の半導体層上方の第１の絶縁層と、
前記第１の絶縁層上方の第１の導電層と、
前記第１の絶縁層上方の第２の導電層と、
前記第１の絶縁層上方の第３の導電層と、
前記第１の絶縁層上方の第４の導電層と、
前記第１の半導体層と接する領域を有する第５の導電層と、
前記第１の半導体層と接する領域、及び前記第２の半導体層と接する領域を有する第６の導電層と、
前記第２の半導体層と接する領域、前記第３の半導体層と接する領域、及び前記第４の半導体層と接する領域を有する第７の導電層と、
を有し、
前記第１の導電層は、前記第１の半導体層と重なる領域を有し、
前記第２の導電層は、前記第２の半導体層と重なる領域を有し、
前記第３の導電層は、前記第３の半導体層と重なる領域を有することを特徴とする半導体装置。 - 第１の半導体層と、
第２の半導体層と、
第３の半導体層と、
第４の半導体層と、
前記第１の半導体層上方、前記第２の半導体層上方、前記第３の半導体層上方及び前記第４の半導体層上方の第１の絶縁層と、
前記第１の絶縁層上方の第１の導電層と、
前記第１の絶縁層上方の第２の導電層と、
前記第１の絶縁層上方の第３の導電層と、
前記第１の絶縁層上方の第４の導電層と、
前記第１の半導体層と接する領域を有する第５の導電層と、
前記第１の半導体層と接する領域、及び前記第２の半導体層と接する領域を有する第６の導電層と、
前記第２の半導体層と接する領域、前記第３の半導体層と接する領域、及び前記第４の半導体層と接する領域を有する第７の導電層と、
を有し、
前記第１の導電層は、前記第１の半導体層と重なる領域を有し、
前記第２の導電層は、前記第２の半導体層と重なる領域を有し、
前記第３の導電層は、前記第３の半導体層と重なる領域を有し、
前記第３の導電層は、前記第７の導電層と重なる領域を有することを特徴とする半導体装置。 - 第１の半導体層と、
第２の半導体層と、
第３の半導体層と、
第４の半導体層と、
前記第１の半導体層上方、前記第２の半導体層上方、前記第３の半導体層上方及び前記第４の半導体層上方の第１の絶縁層と、
前記第１の絶縁層上方の第１の導電層と、
前記第１の絶縁層上方の第２の導電層と、
前記第１の絶縁層上方の第３の導電層と、
前記第１の絶縁層上方の第４の導電層と、
前記第１の半導体層と接する領域を有する第５の導電層と、
前記第１の半導体層と接する領域、及び前記第２の半導体層と接する領域を有する第６の導電層と、
前記第２の半導体層と接する領域、前記第３の半導体層と接する領域、及び前記第４の半導体層と接する領域を有する第７の導電層と、
を有し、
前記第１の導電層は、前記第１の半導体層と重なる領域を有し、
前記第２の導電層は、前記第２の半導体層と重なる領域を有し、
前記第３の導電層は、前記第３の半導体層と重なる領域を有し、
前記第４の導電層は、前記第７の導電層と重なる領域を有することを特徴とする半導体装置。 - 第１の半導体層と、
第２の半導体層と、
第３の半導体層と、
第４の半導体層と、
前記第１の半導体層上方、前記第２の半導体層上方、前記第３の半導体層上方及び前記第４の半導体層上方の第１の絶縁層と、
前記第１の絶縁層上方の第１の導電層と、
前記第１の絶縁層上方の第２の導電層と、
前記第１の絶縁層上方の第３の導電層と、
前記第１の絶縁層上方の第４の導電層と、
前記第１の半導体層と接する領域を有する第５の導電層と、
前記第１の半導体層と接する領域、及び前記第２の半導体層と接する領域を有する第６の導電層と、
前記第２の半導体層と接する領域、前記第３の半導体層と接する領域、及び前記第４の半導体層と接する領域を有する第７の導電層と、
を有し、
前記第１の導電層は、前記第１の半導体層と重なる領域を有し、
前記第２の導電層は、前記第２の半導体層と重なる領域を有し、
前記第３の導電層は、前記第３の半導体層と重なる領域を有し、
前記第３の導電層は、前記第７の導電層と重なる領域を有し、
前記第４の導電層は、前記第７の導電層と重なる領域を有することを特徴とする半導体装置。
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| JP2001290290 | 2001-09-21 | ||
| JP2014124130A JP5809735B2 (ja) | 2001-09-21 | 2014-06-17 | 半導体装置 |
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