JP5514337B2 - 駆動装置 - Google Patents

Description

本発明は、負荷（発光ダイオード等）の駆動制御を行う駆動装置に関するものである。

ＬＣＤ［Liquid Crystal Display］パネル（例えばカーナビモニタ）のバックライトとして、現行では、冷陰極管蛍光ランプ（ＣＣＦＬ［Cold Cathode Fluorescent Lamp］）が主に用いられているが、Ｈｇフリー対応の流れや、高輝度・省電力・高寿命などの利点から、近年では、白色ＬＥＤ［Light Emitting Diode］が実用化されており、その駆動制御を行うＬＥＤ駆動装置（いわゆるＬＥＤドライバ）についても、様々な技術が開示・提案されている（例えば、特許文献１を参照）。

特開２００７−１３１８３号公報

ＰＷＭ制御でＬＥＤを発光させようとするとき、素子の特性で制御できるデューティ比の範囲が制限されてしまっていた。

また、素子の特性によって、ＬＥＤを発光させる電流の精度が低かった。

本発明は、上記の問題点に鑑み、制御可能なデューティ比の範囲を広げ、素子の変動に依らず、制御電流の精度を高めることが可能な駆動装置を提供することを目的とする。

上記目的を達成すべく、本発明に係る駆動装置は、一方の端子にパルス状の電流が入力され、更に前記一方の端子と制御端子が接続された第１のトランジスタと、一方の端子に少なくとも１つの負荷が接続され、他方の端子が前記第１のトランジスタの他方の端子と共に基準電位に接続され、制御端子が前記第１のトランジスタの制御端子にそれぞれ接続された第２のトランジスタと、前記第１のトランジスタの制御端子と前記第１のトランジスタの他方の端子との間に、抵抗素子が接続された構成（第１の構成）とされている。

また、上記第１の構成から成る駆動装置は、前記第１のトランジスタと前記第２のトランジスタの一方の端子にそれぞれ一定の電圧を供給する第２の基準電圧供給部と第２の基準電圧供給部とを更に備えた構成（第２の構成）にするとよい。

本発明に係る駆動装置であれば、抵抗を挿入することによって、トランジスタの立ち上がりを早めることができることにより、制御可能なデューティ比の範囲を広げることが可能となる。

また、本発明に係る駆動装置であれば、トランジスタの一方の端子を一定電圧とすることにより、素子の変動に依らず、制御電流の精度を高めることが可能となる。

は、本発明に係る半導体装置の第１実施形態を示すブロック図である。 は、半導体装置１０のピン配置図である。 は、外部端子のピン番号、端子名、及び、機能を示した対応表である。 は、半導体装置１０の外部接続を説明するための図である。 は、外部素子の定数の一例を示す設定表である。 は、外部端子の入出力等価回路図である。 は、半導体装置１０の電気的特性を示す表である。 は、ＦＡＩＬ１信号の出力段を示す図である。 は、ＦＡＩＬ２信号の出力段を示す図である。 は、オープン／ショートの検出動作を説明するための図である。 は、ＬＥＤイネーブル信号ＬＥＤＥＮ１、ＬＥＤＥＮ２の入力論理と、ＬＥＤ出力端子ＬＥＤ１〜ＬＥＤ４のオン／オフ状態との相関関係を示す真理値表である。 は、電流設定部１１６と定電流ドライバ１１７の一構成例を示す回路図である。 は、抵抗ＲＳＥＴと出力電流ＩＬＥＤとの相関関係を示すグラフである。 は、ＰＷＭ調光制御の一例を示すタイミングチャートである。 は、抵抗ＲＴと発振周波数ＦＯＳＣとの相関関係を示すグラフである。 は、ＯＣＰ部１１１の動作に関連する外部素子の接続関係を説明するための図である。 は、コイルＬ１の選定に関して説明するための図である。 は、出力コンデンサＣＶＯＵＴの選定に関して説明するための図である。 は、入力コンデンサＣＶＣＣの選定に関して説明するための図である。 は、ロードスイッチ用トランジスタＱ１の選定、及び、そのソフトスタートに関して説明するための図である。 は、トランジスタＱ１のゲート・ソース間容量とソフトスタート時間との相関関係を示すグラフである。 は、ＤＣ／ＤＣコンバータのＬＣ共振回路を示す回路図である。 は、位相進み手段の第１例（出力コンデンサのＥＳＲ成分）を示す回路図である。 は、位相進み手段の第２例（ＣＯＭＰ端子に接続されるＣＲ成分）を示す回路図である。 は、半導体装置１０の動作シーケンスを示すタイミングチャートである。 は、本発明に係る半導体装置の第２実施形態を示すブロック図である。 は、半導体装置２０のピン配置図である。 は、外部端子のピン番号、端子名、及び、機能を示した対応表である。 は、半導体装置２０の電気的特性を示す表である。 は、電流設定部２２０と定電流ドライバ２２１の一構成例を示す回路図である。 は、ミラー比とトランジスタサイズとの相関関係を示す模式図である。 は、抵抗を千鳥配置としたレイアウト図である。

図１は、本発明に係る半導体装置の第１実施形態を示すブロック図である。

まず、本実施形態の半導体装置１０の概要について述べる。

半導体装置１０は、３６Ｖ高耐圧の白色ＬＥＤドライバＩＣであり、昇圧ＤＣ／ＤＣコンバータ、並びに、４チャネル出力の定電流ドライバが１チップに集積化されている。なお、半導体装置１０は、ＰＷＭ［Pulse Width Modulation］制御、及び、ＶＤＡＣ制御のいずれによっても、白色ＬＥＤの調光制御が可能である。

次に、本実施形態の半導体装置１０の特長について述べる。

第１の特長は、電源電圧ＶＣＣの入力電圧範囲が４．５〜３０［Ｖ］である点である。第２の特長は、昇圧ＤＣ／ＤＣコントローラを内蔵している点である。第３の特長は、ＬＥＤに出力電流ＩＬＥＤを供給する４チャネルの定電流ドライバを内蔵している点である（最大電流値：１５０［ｍＡ］）。第４の特長は、ＰＷＭ調光（デューティ比：０．３８〜９９．５［％］）に対応している点である。第５の特長は、各種保護機能部（ＵＶＬＯ［Under Voltage Lock Out］、ＯＶＰ［Over Voltage Protection］、ＴＳＤ［Thermal Shut Down］、ＯＣＰ［Over Current Protection］)を内蔵している点である。第６の特長は、ＬＥＤ異常状態（オープン／ショート）の検出機能を内蔵している点である。第７の特長は、ＨＳＯＰ−Ｍ２８パッケージ（図２を参照）を採用した点である。

なお、本実施形態の半導体装置１０は、カーナビモニタのバックライトや、中小型ＬＣＤパネルのバックライトなどの駆動制御用として用いられる。

上記特長を有する本実施形態の半導体装置１０は、図１に示すように、基準電圧生成部１０１（以下では、ＶＲＥＧ部１０１と呼ぶ）と、スイッチ１０２と、減電圧保護部１０３（以下では、ＵＶＬＯ部１０３と呼ぶ）と、温度保護部１０４（以下では、ＴＳＤ部１０４と呼ぶ）と、過電圧保護部１０５（以下では、ＯＶＰ部１０５と呼ぶ）と、入力バッファ１０６と、発振器部１０７と、ＰＷＭコンパレータ１０８と、制御ロジック部１０９と、ドライバ１１０と、過電流保護部１１１（以下では、ＯＣＰ部１１１と呼ぶ）と、コンパレータ１１２と、エラーアンプ１１３と、ソフトスタート部１１４と、入力バッファ１１５と、電流設定部１１６と、定電流ドライバ１１７と、オープン／ショート検出部１１８と、入力バッファ１１９及び１２０と、を集積化して成る。

なお、半導体装置１０の上記回路部は、ＶＲＥＧブロック（ＶＲＥＧ部１０１）と、昇圧ＤＣ／ＤＣコントローラブロック（スイッチ１０２、入力バッファ１０６、発振器部１０７、ＰＷＭコンパレータ１０８、制御ロジック部１０９、ドライバ１１０、ＯＣＰ部１１１、コンパレータ１１２、エラーアンプ１１３、及び、ソフトスタート部１１４）と、カレントドライバブロック（入力バッファ１１５、電流設定部１１６、定電流ドライバ１１７、オープン／ショート検出部１１８、及び、入力バッファ１１９及び１２０）と、保護ブロック（ＵＶＬＯ部１０３、ＴＳＤ部１０４、ＯＶＰ部１０５）の４ブロックに大別することができる。

また、本実施形態の半導体装置１０は、外部との電気的接続を確立する手段として、２８本の外部端子（１ピン〜２８ピン）を有して成る。

図２は、半導体装置１０のピン配置図であり、図３は、外部端子のピン番号、端子名、及び、機能を示した対応表である。なお、図２において、半導体装置１０の中央部両サイドに設けられた幅広の端子は、サブグランドと繋がるＦＩＮ端子であり、放熱性を良くするためのものである。

次に、半導体装置１０の外部接続について詳細な説明を行う。

図４は、半導体装置１０の外部接続を説明するための図である。

図４に示した外部素子に関して、デカップリングコンデンサＣＶＣＣ、ＣＲＥＧは、できる限り、ＩＣピンの直近に接続することが望ましい。

ＣＳ端子（２２ピン）、ＧＮＤ端子（７ピン）、及び、ＰＧＮＤ（２１ピン）には、大電流が流れる可能性があるため、それぞれ独立で配線するとともに、インピーダンスを低くすることが望ましい。

ＶＤＡＣ端子（８ピン）、ＩＳＥＴ端子（９ピン）、ＲＴ端子（２６ピン）、及び、ＣＯＭＰ端子（２８ピン）には、ノイズが載らないように留意すべきである。

ＰＷＭ端子（５ピン）、ＳＹＮＣ端子（６ピン）、ＬＥＤ１端子（１２ピン）、ＬＥＤ２端子（１４ピン）、ＬＥＤ３端子（１５ピン）、及び、ＬＥＤ４端子（１７ピン）は、スイッチングされるため、周辺パターンに影響を与えないように留意すべきである。

図４中の太線部分は、幅広のパターンで、かつ、できるだけ短くレイアウトすることが望ましい。

なお、本実施形態の半導体装置１０では、パワートランジスタＱ２を外付けとしているので、放熱性を高めることが可能となる。

図５は、外部素子の定数の一例を示す設定表である。なお、本図に例示した定数は、電源電圧ＶＣＣ＝１２［Ｖ］、ＬＥＤ５直４並列、出力電流ＩＬＥＤ＝５０［ｍＡ］のときに動作を確認した定数である。従って、使用条件などによって最適値は異なるため、十分評価の上、定数を決定することが望ましい。

図６は、外部端子の入出力等価回路図である。

図６に示すように、半導体装置１０の外部端子には、いずれも静電保護ダイオードが接続されている。

また、コントロール関連端子であるＰＷＭ端子（５ピン）、ＳＹＮＣ端子（６ピン）、ＶＤＡＣ端子（８ピン）、ＩＳＥＴ端子（９ピン）、ＬＥＤＥＮ１端子（１０ピン）、ＬＥＤＥＮ２端子（１１ピン）、ＣＳ端子（２２ピン）、ＳＷＯＵＴ端子（２３ピン）、ＥＮ端子（２４ピン）、ＯＶＰ端子（２５ピン）、ＲＴ端子（２６ピン）、ＳＳ端子（２７ピン）、ＣＯＭＰ端子（２８ピン）については、上側（信号ラインから電源ラインに電荷を引き抜く経路側）の静電保護ダイオードのカソードを基準電圧ＶＲＥＧや電源電圧ＶＣＣの印加端に接続するのではなく、中間電圧ＣＬ１０Ｖ（例えば１０［Ｖ］、図６の最右下欄を参照）の印加端に接続する構成とされている。

このような構成とすることにより、電源電圧ＶＣＣが印加されていない場合や、イネーブル信号ＥＮによって基準電圧ＶＲＥＧが生成されていない場合に、外部端子に正電圧が印加されたとしても、静電保護ダイオードを介して基準電圧ラインや電源電圧ラインに過大電流が流れ込むことはないので、回路の破壊や誤動作を防止することが可能となる。

図７は、上記構成から成る半導体装置１０の電気的特性を示す表である。なお、図７に示す電気的特性は、特に指定のない限り、電源電圧ＶＣＣ＝１２［Ｖ］、周囲温度Ｔａ＝２５［℃］での数値を示している。

次に、半導体装置１０のＶＲＥＧブロック（ＶＲＥＧ部１０１）について、先出の図１などを参照しながら、詳細な説明を行う。

ＶＲＥＧ部１０１は、ＥＮ端子（２４ピン）に入力されるイネーブル信号ＥＮがハイレベルであるときに、ＶＣＣ端子（１ピン）に入力される電源電圧ＶＣＣ（１２［Ｖ］）からの基準電圧ＶＲＥＧ（５［Ｖ］（Typ.））を生成する手段である。この基準電圧ＶＲＥＧは、内部回路の電源として使用され、また、ＩＣ外で端子をハイレベル電圧に固定するときにも使用される。

また、ＶＲＥＧ部１０１は、ＵＶＬＯ機能を具備しており、２．９［Ｖ］（Typ.）以上になると動作を開始し、２．８［Ｖ］（Typ.）以下になると動作を停止する。

なお、ＶＲＥＧ端子（４ピン）は、位相補償用の容量ＣＲＥＧ（１０μＦ（Typ.））を接続するための外部端子である。このような位相補償用の容量ＣＲＥＧを接続することにより、ＶＲＥＧ部１０１の回路動作を安定化することが可能となる。

次に、半導体装置１０の自己診断機能について、詳細な説明を行う。

本実施形態の半導体装置１０は、自身に内蔵された保護回路の動作状態を示すべく、ＦＡＩＬ１端子（３ピン）及びＦＡＩＬ２端子（２０ピン）から、オープンドレイン形式でＦＡＩＬ１信号及びＦＡＩＬ２信号を各々出力する機能を具備している。

ＵＶＬＯ部１０３、ＴＳＤ部１０４、ＯＶＰ部１０５、及び、ＯＣＰ部１１１のいずれかが異常状態を検出し、その出力信号がローレベルとされたとき、制御ロジック部１０９は、図８に示す出力段を介して、ＦＡＩＬ１信号をローレベルにするとともに、ＳＷＯＵＴ端子（２３ピン）をローレベル固定とすることで、昇圧動作を停止する。

ただし、ＯＣＰ部１１１は、パルスバイパルス方式であるため、昇圧ＤＣ／ＤＣコンバータの発振周波数ＦＯＳＣで決定される１周期分だけ、ＳＷＯＵＴ端子がローレベル固定とされた後、昇圧動作が復帰される。このようなパルスバイパルス方式により、回路動作を完全に停止させないまま、電流制限をかけることができるので、誤動作で回路が停止された場合でも、遅滞なく自動復帰が行われるため、ユーザにとって使い勝手が良い。

また、ＵＶＬＯ部１０３、ＴＳＤ部１０４、及び、ＯＶＰ部１０５の少なくとも一が異常状態を検出したとき、ＬＥＤ１端子、ＬＥＤ２端子、ＬＥＤ３端子、及び、ＬＥＤ４端子（１２ピン、１４ピン、１５ピン、１７ピン）は、いずれもオープン（ハイインピーダンス）とされる。

また、ＦＡＩＬ１端子（３ピン）から出力されるＦＡＩＬ１信号と、ＬＯＡＤＳＷ端子（２ピン）から出力されるＬＯＡＤＳＷ信号とは、互いに反転信号となっており、ＦＡＩＬ１信号がローレベルとされると、ＬＯＡＤＳＷ信号はスイッチ１０２を用いてハイレベルとされる。従って、ＵＶＬＯ部１０３、ＴＳＤ部１０４、ＯＶＰ部１０５、及び、ＯＣＰ部１１１のいずれかが異常状態を検出したとき、ＬＯＡＤＳＷ端子（２ピン）に外部接続されるロードスイッチ（図４のＰチャネル型電界効果トランジスタＱ１）はオフとされる。従って、半導体装置１０の異常時には、昇圧動作を停止させて、ＩＣが破壊や発煙・発火に至るのを未然に防止することが可能となる。

一方、ＦＡＩＬ２端子（２０ピン）から出力されるＦＡＩＬ２信号は、オープン／ショート検出部１１８が異常状態（オープン状態またはショート状態）を検出したとき、図９に示す出力段を介してローレベル出力とされる。なお、オープン／ショート検出部１１８から出力されるＦＡＩＬ２信号は、ラッチ方式となっており、そのラッチ解除は、イネーブル信号ＥＮのオン／オフ（延いてはＵＶＬＯ信号のオン／オフ）に基づいて行われる。

オープン／ショート検出部１１８は、図１０に示す通り、所定のＬＥＤ制御電圧ＶＬＥＤ（０．８［Ｖ］（Typ.））に維持されているはずのＬＥＤ端子電圧Ｖ１〜Ｖ４（ＬＥＤ１端子〜ＬＥＤ４端子の各端子電圧）が０．１５［Ｖ］（Typ.）以下となったときに、そのＬＥＤ端子がオープンであると判定し、さらに、ＯＶＰ端子（２５ピン）の端子電圧ＶＰ（出力電圧ＶＯＵＴの分圧電圧）が１．７［Ｖ］（Typ.）に達したときに、オープンと判定されたＬＥＤ端子に対する電流出力をオフとすべく、定電流ドライバ１１７に対して指示を送るとともに、ＦＡＩＬ２信号をローレベルに遷移させる。なお、図１０の例ではＬＥＤ１端子がオープンとなった場合を例示している。

このように、ＬＥＤ端子のオープン検出と電流出力のオフ制御を２段階で実施することにより、不必要なシャットダウンを回避することが可能となる。

なお、上記のオープン検出については、ＯＶＰ部１０５による過電圧検出で代用することも可能である。すなわち、ＯＶＰ部１０５では、ＯＶＰ端子の端子電圧ＶＰが所定の過電圧検出電圧ＶＤＯＶＰ（２．０［Ｖ］（Typ.））に達したことを検出して、ＤＣ／ＤＣコンバータの昇圧動作が停止され、全チャネルの電流出力がオフとされるので、敢えてオープン検出を行わなくとも、過電圧検出とオープン検出とを兼ねた形で、全チャネルの電流出力をオフとすることが可能である。

ただし、オープンとなったチャネルだけをオフしたい場合には、上記で説明した通り、ＬＥＤ端子電圧Ｖ１〜Ｖ４を監視することで、オープンとなったＬＥＤ端子を特定し、そのチャネルのみをオフとすればよい。特に、全チャネルの電流出力をオフにすると、使用に支障を生じるアプリケーション（カーナビモニタのバックライト駆動装置など）への適用に際しては、各チャネルの電流出力を個別にオフし得る本実施形態の構成が望ましい。

また、オープン／ショート検出部１１８は、ＬＥＤ端子電圧Ｖ１〜Ｖ４が４．５［Ｖ］（Typ.）以上となったときにショートと判断する。言い換えれば、正常時と異常時との間で、ＬＥＤ端子電圧の差分が３．７［Ｖ］（＝４．５［Ｖ］−０．８［Ｖ］）（Typ.）以上となったときに、ショートが検出されることになる。

なお、白色ＬＥＤの順方向降下電圧ＶＦは約３．４［Ｖ］であるため、上記の設定例では、ＬＥＤ１個がショートしただけではショート検出されず、ＬＥＤ２個以上がショートした場合にショート検出される。このようなスレッショルドレベルの設定により、ＬＥＤショートが生じてはいるものの、その使用に際して、さほど支障を来さない範囲については、不要なシャットダウンを回避することが可能となる。

このように、オープン／ショート検出部１１８でのショート検出は、例えば、ＬＥＤ１端子〜ＬＥＤ４端子に各々外部接続されるＬＥＤ列のうち、いずれか一のＬＥＤ列について、これを形成する一つのＬＥＤがショート状態（アノード／カソード間の短絡状態）となった結果、当該ショート状態となったＬＥＤの順方向降下電圧ＶＦ分だけ、ＬＥＤ列全体としての順方向降下電圧が低い状態となり、一のＬＥＤ端子電圧が他のＬＥＤ端子電圧に比べて、ＬＥＤの順方向降下電圧ＶＦ分だけ高くなった状態を検出する動作を言う。従って、図１でも示したように、オープン／ショート検出部１１８とＯＶＰ部１０５とは、別の保護ブロックとして形成されている。

ただし、本実施形態の半導体装置１０では、一旦オープン／ショートが検出されると、以後、ショート検出信号はマスクされる。図１０の例に即して述べると、ＬＥＤ１端子のオープンが検出されて以後、その他のＬＥＤ２端子〜ＬＥＤ４端子については、そのショート検出信号がマスクされる。このようなマスク制御により、ＬＥＤ１端子がオープンとなった結果、ＬＥＤ端子電圧Ｖ１がほぼＧＮＤまで低下し、これを受けて出力電圧ＶＯＵＴが上昇し、それに追従してＬＥＤ端子電圧Ｖ２〜Ｖ４が通常時より上昇した場合であっても、これをショートと誤検出することがなくなる。なお、オープン検出信号は、オープン／ショート検出後もマスクされることはない。

また、上記のショート検出信号は、ＰＷＭ駆動による出力電流ＩＬＥＤのオフ期間にもマスクされる。このようなマスク制御により、出力電流ＩＬＥＤのオフ期間において、ＬＥＤ端子電圧Ｖ１〜Ｖ４が跳ね上がった場合でも、これをショートと誤検出することがなくなる。なお、上記のマスク制御に関しては、ＰＷＭ信号の論理変遷タイミングと、出力電流ＩＬＥＤのオン／オフタイミングとの間に遅延が生じることを考慮して、出力電流ＩＬＥＤを流し始めるタイミング（定電流ドライバ１１７の出力トランジスタがオンするタイミング）から、ＰＷＭ信号がローレベルに立ち下がるタイミングまでをマスクすればよい（後出の図１３を参照）。

また、ＬＥＤ１端子〜ＬＥＤ４端子に付加的な容量が接続されると、出力オン時にＬＥＤ端子電圧Ｖ１〜Ｖ４が低下するのが遅くなり、ショート検出が誤動作することがあるので、注意が必要である。また、ＦＡＩＬ１信号及びＦＡＩＬ２信号は、いずれもオープンドレイン形式であるため、ＦＡＩＬ１端子及びＦＡＩＬ２端子は、基準電圧ＶＲＥＧの印加端に対して抵抗（図４の抵抗ＲＦＬ１、ＲＦＬ２）でプルアップされている。

次に、半導体装置１０のカレントドライバブロック（入力バッファ１１５、電流設定部１１６、定電流ドライバ１１７、オープン／ショート検出部１１８、及び、入力バッファ１１９及び１２０）について、詳細な説明を行う。

ＬＥＤ出力端子ＬＥＤ１〜ＬＥＤ４のうち、定電流ドライバ１１７からの出力電流ＩＬＥＤを使用しない出力端子（延いては、点灯させないＬＥＤ列）がある場合には、ＬＥＤＥＮ１端子（１０ピン）、及び、ＬＥＤＥＮ２端子（１１ピン）を用いて、ＬＥＤ出力端子ＬＥＤ１〜ＬＥＤ４に対する電流出力を各個にオフすることが可能である。

図１１は、ＬＥＤイネーブル信号ＬＥＤＥＮ１、ＬＥＤＥＮ２の入力論理と、ＬＥＤ出力端子ＬＥＤ１〜ＬＥＤ４のオン／オフ状態との相関関係を示す真理値表である。

なお、ＬＥＤイネーブル信号ＬＥＤＥＮ１、ＬＥＤＥＮ２を用いることなく、使用しないＬＥＤ端子をオープンすると、オープン／ショート検出部１１８において、オープン検出が誤動作してしまう。また、ＬＥＤイネーブル信号ＬＥＤＥＮ１、ＬＥＤＥＮ２を用いて、ＬＥＤ端子への電流出力を適宜オフさせた場合にも、エラーアンプ１１３の入力段は動作しているため、ＬＥＤ１端子〜ＬＥＤ４端子は、ＧＮＤ固定にせず、オープンもしくは定電圧ＶＲＥＧの印加端に接続しておくことが望ましい。また、出力電流ＩＬＥＤをＰＷＭ駆動している際には、ＬＥＤイネーブル信号ＬＥＤＥＮ１、ＬＥＤＥＮ２を切り替えない方が望ましい。

次に、出力電流ＩＬＥＤの設定方法について、図１２を参照しながら詳細に説明する。

図１２は、電流設定部１１６と定電流ドライバ１１７の一構成例を示す回路図である。

図１２に示すように、電流設定部１１６は、オペアンプＡ１と、直流電圧源Ａ２と、ｎｐｎ型バイポーラトランジスタＡ３と、抵抗Ａ４、Ａ５と、ｐｎｐ型バイポーラトランジスタＡ６〜Ａ９と、抵抗Ａ１０（抵抗値Ｒ）と、を有して成る。

オペアンプＡ１の第１非反転入力端（＋）は、ＶＤＡＣ端子（８ピン）に接続されている。オペアンプＡ２の第２非反転入力端（＋）は、直流電圧源Ａ２の正極端に接続されており、所定の定電圧ＶＩＳＥＴ（＝２．０［Ｖ］）が印加されている。直流電圧源Ａ２の負極端は、接地端に接続されている。オペアンプＡ２の反転入力端（−）は、ＩＳＥＴ端子（９ピン）に接続されている。トランジスタＡ３のベースは、オペアンプＡ１の出力端に接続されている。トランジスタＡ３のエミッタは、ＩＳＥＴ端子に接続されている。

抵抗Ａ４、Ａ５の各一端は、いずれも基準電圧ＶＲＥＧの印加端に接続されている。抵抗Ａ４の他端は、トランジスタＡ６のエミッタに接続されている。抵抗Ｒ５の他端は、トランジスタＡ７のエミッタに接続されている。トランジスタＡ６、Ａ７のベースは、互いに接続されており、その接続ノードは、トランジスタＡ７のコレクタに接続されている。トランジスタＡ６のコレクタは、トランジスタＡ８のエミッタに接続されている。トランジスタＡ７のコレクタは、トランジスタＡ９のエミッタに接続されている。トランジスタＡ８、Ａ９のベースは、互いに接続されており、その接続ノードは、トランジスタＡ８のコレクタに接続されている。トランジスタＡ８のコレクタは、トランジスタＡ３のコレクタに接続されている。トランジスタＡ９のコレクタは、抵抗Ａ１０を介して、接地端に接続されている。

一方、図１２に示すように、定電流ドライバ１１７は、ＬＥＤ１端子〜ＬＥＤ４端子に対して各々出力電流ＩＬＥＤを供給する４チャネルの出力段Ｃｈ１、Ｃｈ２、Ｃｈ３、Ｃｈ４を有して成る。なお、出力段Ｃｈ１は、オペアンプＢ１と、Ｎチャネル型電界効果トランジスタＢ２と、抵抗Ｂ３（抵抗値５Ｒ）と、カレントミラー回路Ｂ４（ミラー比１：１）と、抵抗Ｂ５（抵抗値５Ｒ）と、オペアンプＢ６と、Ｎチャネル型電界効果トランジスタＢ７と、抵抗Ｂ８（抵抗値５Ｒ）と、カレントミラー回路Ｂ９（ミラー比１：１０）と、オペアンプＢ１０と、直流電圧源Ｂ１１と、Ｎチャネル型電界効果トランジスタＢ１２〜Ｂ１４と、オペアンプＢ１５と、直流電圧源Ｂ１６と、Ｎチャネル型電界効果トランジスタＢ１７と、抵抗Ｂ１８と、を有して成る。

オペアンプＢ１の非反転入力端（＋）は、トランジスタＡ９と抵抗Ａ１０との接続ノードに接続されている。オペアンプＢ１の反転入力端（−）は、抵抗Ｂ３の一端に接続されている。抵抗Ｂ３の他端は、接地端に接続されている。トランジスタＢ２のドレインは、カレントミラー回路Ｂ４の入力端に接続されている。トランジスタＢ２のソースは、抵抗Ｂ３の一端に接続されている。トランジスタＢ２のゲートは、オペアンプＢ１の出力端に接続されている。カレントミラー回路Ｂ４の電源入力端は、基準電圧ＶＲＥＧの印加端に接続されている。

オペアンプＢ６の非反転入力端（＋）は、カレントミラー回路Ｂ４の出力端と抵抗Ｂ５の一端に各々接続されている。オペアンプＢ６の反転入力端は、抵抗Ｂ８の一端に接続されている。抵抗Ｂ５、Ｂ８の他端は、いずれも接地端に接続されている。トランジスタＢ７のドレインは、カレントミラー回路Ｂ９の入力端に接続されている。トランジスタＢ７のソースは、抵抗Ｂ８の一端に接続されている。トランジスタＢ７のゲートは、オペアンプＢ６の出力端に接続されている。カレントミラー回路Ｂ９の電源入力端は、基準電圧ＶＲＥＧの印加端に接続されている。

オペアンプＢ１０の非反転入力端（＋）は、直流電圧源Ｂ１１の正極端に接続されている。直流電圧源Ｂ１１の負極端は、接地端に接続されている。トランジスタＢ１２のドレインは、カレントミラー回路Ｂ９の出力端に接続されている。トランジスタＢ１２のソースは、オペアンプＢ１０の反転入力端（−）に接続されている。トランジスタＢ１２のゲートは、オペアンプＢ１０の出力端に接続されている。

トランジスタＢ１３のドレインは、トランジスタＢ１２のソースに接続されている。トランジスタＢ１３、Ｂ１４のゲートは互いに接続されており、その接続ノードは、トランジスタＢ１２のドレインに接続される一方、抵抗Ｂ１８を介して接地端にも接続されている。トランジスタＢ１３、Ｂ１４のソースは、いずれも接地端に接続されている。

オペアンプＢ１５の非反転入力端（＋）は、直流電圧源Ｂ１６の正極端に接続されている。直流電圧源Ｂ１６の負極端は、接地端に接続されている。トランジスタＢ１７のドレインは、ＬＥＤ１端子に接続されている。トランジスタＢ１７のソースは、オペアンプＢ１５の反転入力端（−）に接続される一方、トランジスタＢ１４のドレインにも接続されている。トランジスタＢ１７のゲートは、オペアンプＢ１５の出力端に接続されている。

なお、定電流ドライバ１１７を構成するその余の出力段Ｃｈ２〜Ｃｈ４は、上記の出力段Ｃｈ１と同様の構成から成るため、詳細な説明は割愛する。

上記構成から成る電流設定部１１６、及び、定電流ドライバ１１７において、出力電流ＩＬＥＤは、次の（１）式に基づいて設定される。

上記（１）式において、ｍｉｎ｛ＶＤＡＣ，２．０［Ｖ］｝というパラメータは、ＶＤＡＣ端子（８ピン）に入力される制御電圧ＶＤＡＣと、電流設定部１１６の内部で予め定められた定電圧ＶＩＳＥＴ（＝２．０［Ｖ］）のうち、いずれか低い方の電圧値である。また、ＲＳＥＴというパラメータは、ＩＳＥＴ端子（９ピン）に外部接続される抵抗ＲＳＥＴの抵抗値であり、３３００（Typ.）というパラメータは、定電流ドライバ１１７の回路内部で決まる定数である。

すなわち、ＩＳＥＴ端子（９ピン）に抵抗ＲＳＥＴをプルダウン接続することで、これに流れる基準電流ＩＳＥＴの所定ゲイン倍（例えば３３００倍）が出力電流ＩＬＥＤの最大値（例えば５０［ｍＡ］）として設定される形となっている。

図１２の例に即して具体的に述べると、定電流ドライバ１１７では、まず、オペアンプＢ１、トランジスタＢ２、及び、抵抗Ｂ３（抵抗値５Ｒ）を用いて、抵抗Ａ１０の端子電圧Ｖａ（＝ＩＳＥＴ×Ｒ）が電圧／電流変換され、基準電流ＩＳＥＴを１／５とした中間電流Ｉａ（＝１／５ＩＳＥＴ）が生成される。次に、カレントミラー回路Ｂ４を用いて、中間電流Ｉａが１：１でミラーされ、中間電流Ｉｂ（＝１／５ＩＳＥＴ）が生成される。次に、抵抗Ｂ５（抵抗値５Ｒ）を用いて、中間電流Ｉｂが電流／電圧変換され、端子電圧Ｖｂ（＝ＩＳＥＴ×Ｒ）が生成される。次に、オペアンプＢ６、トランジスタＢ７、並びに、抵抗Ｂ８（抵抗値５Ｒ）を用いて、抵抗Ｂ５の端子電圧Ｖｂが電圧／電流変換され、中間電流Ｉｃ（＝１／５ＩＳＥＴ）が生成される。次に、カレントミラー回路Ｂ９を用いて、中間電流Ｉｃが１：１０でミラーされ、基準電流ＩＳＥＴを２倍とした中間電流Ｉｄ（＝２ＩＳＥＴ）が生成される。そして、最終的には、トランジスタＢ１３、Ｂ１４から成るカレントミラー回路を用いて、中間電流Ｉｄが１：１６５０でミラーされ、基準電流ＩＳＥＴを３３００倍とした出力電流ＩＬＥＤ（＝３３００ＩＳＥＴ）が生成される。

なお、出力電流ＩＬＥＤの精度を高めるために、最終段のカレントミラー回路については、オペアンプＢ１０、Ｂ１５を用いて、トランジスタＢ１３、Ｂ１４のドレイン・ソース間電圧が同一（例えば０．３［Ｖ］）とされている。また、定電流ドライバ１１７は、入力される基準電流ＩＳＥＴに基づいて、電圧／電流変換と電流／電圧変換を繰り返しながら、所望の出力電流ＩＬＥＤを生成する構成とされている。従って、上記変換処理に用いる抵抗素子（図１２の例では、抵抗Ｂ３、Ｂ５、Ｂ８）が増え、延いては、そのトリミング機会が増加する。このように、トリミング可能な抵抗を数多く有する構成であれば、それらの抵抗値を微調整することにより、出力電流ＩＬＥＤの相対ばらつき幅：±４％、絶対ばらつき幅：±６％を実現することができ、延いては、輝度ばらつきの低減やＬＥＤの長寿命化に貢献することが可能となる。

図１３は、抵抗ＲＳＥＴと出力電流ＩＬＥＤとの相関関係を示すグラフである。なお、抵抗ＲＳＥＴとしては、３００［ｋΩ］以下のものを用いることが望ましい。

また、上記の制御電圧ＶＤＡＣを用いて、出力電流ＩＬＥＤの可変制御（ＬＥＤの調光制御）を行う場合、その入力範囲は、０．１〜２．０［Ｖ］の範囲とすればよい。このような制御電圧ＶＤＡＣを印加することにより、出力電流ＩＬＥＤを最大値から低減していくことが可能となる。

一方、制御電圧ＶＤＡＣとして２．０［Ｖ］以上が入力された場合には、上記の（１）式で与えられるように、定電圧ＶＩＳＥＴの電圧値が選択されることになるため、制御電圧ＶＤＡＣによる調光機能が不使用状態となる。なお、制御電圧ＶＤＡＣによる調光機能を使用しない場合には、誤動作を回避する観点から、ＶＤＡＣ端子をオープンとせず、基準電圧ＶＲＥＧ（５［Ｖ］）の印加端に接続しておくとよい。

また、本実施形態の半導体装置１０では、上記の制御電圧ＶＤＡＣを用いたＬＥＤの調光制御のほか、ＰＷＭ端子（５ピン）に入力されるＰＷＭ信号を用いて、基準電流ＩＳＥＴのオン／オフ制御を行うことで、ＬＥＤの調光制御を行うことも可能である。

すなわち、ＰＷＭ信号に基づいて、出力電流ＩＬＥＤの基準となる基準電流ＩＳＥＴをパルス電流とすれば、ＰＷＭ信号のデューティ比が出力電流ＩＬＥＤのデューティ比となるので、出力電流ＩＬＥＤをその最大値（ないしは、制御電圧ＶＤＡＣで定められた電流値）から、見かけ上低減することが可能となる。なお、ＰＷＭ信号に基づく基準電流ＩＳＥＴのオン／オフ制御手段（パルス電流生成手段）については、電流設定部１１６の出力段（定電流ドライバ１１７の前段）に設ければよい。

また、本実施形態の半導体装置１０では、ＰＷＭ信号に対する出力電流ＩＬＥＤの応答性を上げるため、最終段のカレントミラー回路について、トランジスタＢ１３、Ｂ１４のゲート・ソース間にプルダウン抵抗Ｂ１８（５００［ｋΩ］）が挿入されている。このようなプルダウン抵抗Ｂ１８の挿入により、トランジスタＢ１３、Ｂ１４の立ち上がりを早めることができるので、ＰＷＭ調光能力の向上（最低デューティ比：０．３８％（１５０［Ｈｚ］時））を実現することが可能となる。

一方、ＰＷＭ信号による調光機能を使用しない場合（デューティ比１００％）には、ＰＷＭ端子をハイレベル（例えば定電圧ＶＲＥＧ）に固定すればよい。なお、ＰＷＭ端子には、ローパスフィルタ（カットオフ周波数３０［ｋＨｚ］）を挿入することが望ましい。

図１４は、ＰＷＭ調光制御の一例を示すタイミングチャートであり、ＰＷＭ信号と出力電流ＩＬＥＤとの相関関係を示している。なお、図１４（ａ）は、ＰＷＭ信号の周波数が１５０［Ｈｚ］、デューティ比が０．３８［％］である場合を示しており、図１４（ｂ）は、ＰＷＭ信号の周波数が１５０［Ｈｚ］、デューティ比が５０［％］である場合を示している。また、図１４（ｃ）は、ＰＷＭ信号の周波数が２０［ｋＨｚ］、デューティ比が５０［％］である場合を示している。なお、図１４（ａ）、（ｂ）、（ｃ）の横軸は、いずれも時間軸であるが、ＰＷＭ信号の周波数が各々大きく異なるため、その描写レンジは互いに異なっている。通常、ＰＷＭ信号の周波数は、１００〜２００［Ｈｚ］程度で固定的に設定される。

次に、半導体装置１０の昇圧ＤＣ／ＤＣコントローラブロック（入力バッファ１０６、発振部１０７、ＰＷＭコンパレータ１０８、制御ロジック部１０９、ドライバ１１０、ＯＣＰ部１１１、コンパレータ１１２、エラーアンプ１１３、及び、ソフトスタート部１１４を含む回路ブロック）について詳細に説明する。

まず、昇圧ＤＣ／ＤＣコントローラブロックの基本動作（昇圧動作）について、先出の図１及び図４を参照しながら、詳細に説明する。

トランジスタＱ２は、ＳＷＯＵＴ端子（２３ピン）からの出力に応じてオン／オフ制御されるＮチャネル電界効果型の出力パワートランジスタである。

トランジスタＱ２がオン状態にされると、コイルＬ１にはトランジスタＱ２を介して接地端に向けたスイッチ電流が流れ、その電気エネルギが蓄えられる。なお、トランジスタＱ２のオン期間において、既に出力コンデンサＣＶＯＵＴに電荷が蓄積されていた場合、負荷である発光ダイオード列（図４では明示されていないが、出力電圧ＶＯＵＴの引出端とＬＥＤ１端子〜ＬＥＤ４端子との間に接続されるＬＥＤ列）には、出力コンデンサＣＶＯＵＴからの電流が流れることになる。また、このとき、ダイオードＤ１のアノード電位は、トランジスタＱ２を介して、ほぼ接地電位まで低下するため、ダイオードＤ１は逆バイアス状態となり、出力コンデンサＣＶＯＵＴからトランジスタＱ２に向けて電流が流れ込むことはない。

一方、トランジスタＱ２がオフ状態にされると、コイルＬ１に生じた逆起電圧によってそこに蓄積されていた電気エネルギが放出される。このとき、ダイオードＤ１は順バイアス状態となるため、ダイオードＤ１を介して流れる電流は、負荷であるＬＥＤ列に流れ込むとともに、出力コンデンサＣＶＯＵＴを介して接地端にも流れ込み、出力コンデンサＣＶＯＵＴを充電することになる。上記の動作が繰り返されることによって、負荷であるＬＥＤ列には、出力コンデンサＣＶＯＵＴによって昇圧され、かつ、平滑された出力電圧ＶＯＵＴが供給される。

このように、本実施形態の半導体装置１０は、トランジスタＱ２のオン／オフ制御によってエネルギ貯蔵素子であるコイルＬ１を駆動することにより、電源電圧ＶＣＣを昇圧して出力電圧ＶＯＵＴを生成するチョッパ型昇圧回路の一構成要素として機能する。

次に、昇圧ＤＣ／ＤＣコントローラブロックの出力帰還制御について詳細に説明する。

エラーアンプ１１３は、第１〜第４の反転入力端（−）に各々印加されるＬＥＤ端子電圧Ｖ１〜Ｖ４の最低値と、非反転入力端（＋）に入力される所定のＬＥＤ制御電圧ＶＬＥＤとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。すなわち、誤差電圧Ｖｅｒｒの電圧値は、出力電圧ＶＯＵＴがその目標設定値よりも低いほど高レベルとなる。

一方、ＰＷＭコンパレータ１０８は、第１、第２の非反転入力端（＋）に各々印加される誤差電圧Ｖｅｒｒ及び上限電圧Ｖｌｍｔのいずれか低い方と、反転入力端（−）に印加される三角波電圧（ランプ波電圧）Ｖｏｓｃとを比較することで、その比較結果に応じたデューティの比較信号（ＰＷＭ駆動波形）を生成する。すなわち、比較信号の論理は、誤差電圧Ｖｅｒｒ（或いは上限電圧Ｖｌｍｔ）が三角波電圧Ｖｏｓｃよりも高ければハイレベルとなり、低ければローレベルとなる。

従って、定常動作時における比較信号のオンデューティ（単位期間に占めるトランジスタＱ２のオン期間の比）は、誤差電圧Ｖｅｒｒと三角波電圧Ｖｏｓｃの相対的な高低に応じて変動する。

制御ロジック部１０９は、上記の比較信号がハイレベルとされている間、ドライバ１１０を介して、ＳＷＯＵＴ端子の端子電圧（すなわち、トランジスタＱ２のゲート電圧）をハイレベルに保持する。従って、トランジスタＱ２はオン状態とされる。一方、比較信号がローレベルとされている間には、ＳＷＯＵＴ端子の端子電圧をローレベルに保持する。従って、トランジスタＱ２はオフ状態とされる。

このように、昇圧ＤＣ／ＤＣコントローラブロックは、ＬＥＤ端子電圧Ｖ１〜Ｖ４（延いては出力電圧ＶＯＵＴ）のモニタ結果に基づいて、トランジスタＱ２の駆動制御を行う構成とされている。従って、出力電圧ＶＯＵＴを所望値に維持することが可能となる。

次に、負荷であるＬＥＤ列の直列数に関して説明する。

上述した通り、半導体装置１０の昇圧ＤＣ／ＤＣコントローラブロックは、ＬＥＤ列のカソード電圧（すなわちＬＥＤ端子電圧Ｖ１〜Ｖ４）を検出し、これがＬＥＤ制御電圧ＶＬＥＤ（＝０．８［Ｖ］（Typ.））となるように、ＬＥＤ列のアノードに印加される出力電圧ＶＯＵＴを制御する。

上記の昇圧動作は、ＰＷＭ信号がハイレベルであり、ＬＥＤ列に対して出力電流ＩＬＥＤが流されているときにのみ行われる。また、複数のＬＥＤ列を駆動しているときには、ＬＥＤの順方向降下電圧ＶＦが最も大きい列のＬＥＤ端子電圧（言い換えれば、ＬＥＤ端子電圧の最低値）がＬＥＤ制御電圧ＶＬＥＤと一致するように制御される。従って、他の列のＬＥＤ端子電圧は、順方向降下電圧ＶＦのバラツキ分だけ高い電圧となる。

なお、順方向降下電圧ＶＦのバラツキ許容電圧Ｖｐｅｒ（＝３．７［Ｖ］（Typ.））については、ショート検出電圧ＶＤＳＨＴ（＝４．５［Ｖ］（Typ.））、及び、ＬＥＤ制御電圧ＶＬＥＤ（＝０．８［Ｖ］（Typ.））に基づいて、次の（２）式で設定される。

また、オープン／ショート検出部１１８におけるオープン検出の際には、ＯＶＰ部１０５における過電圧検出基準電圧ＶＤＯＶＰ（＝２．０［Ｖ］（Typ.））の８５％がトリガ電圧（オープン検出電圧ＶＤＯＰ２（＝１．７［Ｖ］（Typ.））として設定される（図７及び図１０を参照）。これを、出力電圧ＶＯＵＴに換算して考えると、通常動作時における出力電圧ＶＯＵＴの最大値が３０．６［Ｖ］＝３６［Ｖ］×０．８５となる。従って、ＬＥＤの直列数Ｎは、出力電圧ＶＯＵＴの最大値３０．６［Ｖ］をＬＥＤ１個の順方向降下電圧ＶＦで除した値（３０．６／ＶＦ）よりも小さくなるように制限が掛かる。

次に、ＯＶＰ部１０５に関して説明する。ＯＶＰ端子（２５ピン）には、出力電圧ＶＯＵＴを抵抗分割して得られる分圧電圧ＶＰが入力される。これと比較されるＯＶＰ部１０５の過電圧検出基準電圧ＶＤＯＶＰについては、先述の通り、ＬＥＤ列の直列数Ｎと順方向降下電圧ＶＦのバラツキ許容電圧Ｖｐｅｒに基づいて適宜決定すればよい。また、過電圧検出基準電圧ＶＤＯＶＰを決定する際には、オープン検出電圧ＶＤＯＰ２（＝ＶＤＯＶＰ×０．８５）も考慮に入れて決定すべきである。なお、ＯＶＰ部１０５が一旦保護動作を発動した後は、出力電圧ＶＯＵＴが過電圧検出基準電圧ＶＤＯＶＰの７７．５％まで低下したときに、その保護動作が解除される。

例えば、抵抗分割回路の抵抗値をＲＯＶＰ１（昇圧電圧側）、ＲＯＶＰ２（ＧＮＤ側）とした場合、出力電圧ＶＯＵＴが次の（３）式を満たしたときに、ＯＶＰ部１０５の保護動作が発動することになる。

なお、ＲＯＶＰ１＝３３０［ｋΩ］、ＲＯＶＰ２＝２２［ｋΩ］、ＶＤＯＶＰ＝２．０［Ｖ］のとき、ＶＯＵＴ＝３２［Ｖ］以上でＯＶＰ部１０５の保護動作が発動する。

次に、昇圧ＤＣ／ＤＣコンバータの発振周波数ＦＯＳＣに関して説明を行う。ＲＴ端子（２６ピン）にプルダウン抵抗ＲＴを外部接続することにより、発振器部１０７の内部コンデンサに対する充放電電流が決定され、三角波電圧Ｖｏｓｃの発振周波数ＦＯＳＣを設定することが可能である。ＲＴ端子に外部接続されるプルダウン抵抗ＲＴの抵抗値については、下記の（４）式や図１５を参考に設定すればよく、６２．６〜５２３［ｋΩ］の範囲が望ましい。

なお、上記（４）式中において、３０×１０⁶[Ｖ／Ａ／Ｓ]は、回路内部で決まる定数（±１６．６％）であり、αは補正係数となっている（ＲＴ：α＝５０［ｋΩ］：０．９８，６０［ｋΩ］：０．９８５，７０［ｋΩ］：０．９９，８０［ｋΩ］：０．９９４，９０［ｋΩ］：０．９９６，１００［ｋΩ］：１．０，１５０［ｋΩ］：１．０１、２００［ｋΩ］：１．０２，３００［ｋΩ］：１．０３，４００［ｋΩ］：１．０４，５００［ｋΩ］：１．０４５）。

また、図１５の周波数範囲から外れた設定では、スイッチングが停止する可能性があるため、留意が必要である。

次に、外部同期発振周波数ＦＳＹＮＣに関して説明する。昇圧ＤＣ／ＤＣコンバータに外部同期のためのクロックをＳＹＮＣ端子（６ピン）に入力しているときには、途中で内部発振に切り替えるなどの動作を行わない方がよい。ＳＹＮＣ端子の入力論理をハイレベルからローレベルに切り替えた後、内部発振回路が動作し始めるまでには、約３０［μｓｅｃ］（Typ.）程度の遅延時間を要する。ＳＹＮＣ端子に入力されたクロックは立ち上がりエッジのみ有効となっている。また、外部入力周波数が内部発振周波数に比べて遅い場合は、上記の遅延時間後、内部発振回路が動作し始めるので、そのような入力は避けるべきである。

上記したように、本実施形態の半導体装置１０では、ＲＴ端子またはＳＹＮＣ端子を用いて、昇圧ＤＣ／ＤＣコンバータブロックの発振周波数ＦＯＳＣを任意にかつ高精度に可変制御することが可能である。例えば、カーナビモニタのバックライト制御手段として、本実施形態の半導体装置１０を用いている場合、ラジオ受信周波数の切替制御に合わせてＳＹＮＣ端子から外部同期発振周波数ＦＳＹＮＣを適宜設定してやれば、昇圧ＤＣ／ＤＣコンバータブロックの発振周波数ＦＯＳＣがラジオノイズの周波数帯に重なることを回避することができるので、ラジオの受信品質を損わずに、カーナビモニタのバックライト制御を行うことが可能となる。

次に、ＯＣＰ部１１１に関して、図１６を参照しながら詳細に説明する。

図１６は、ＯＣＰ部１１１の動作に関連する外部素子の接続関係を説明するための図である。

図１６に示すように、昇圧ＤＣ／ＤＣコンバータ用のパワートランジスタＱ２（Ｎチャネル電界効果トランジスタ）のソースとＧＮＤとの間には、検出抵抗ＲＣＳが挿入されており、その接続ノードがＣＳ端子（２２ピン）に接続されている。

また、スイッチングノイズ（スパイクノイズ）を低減するために、ＣＳ端子と検出抵抗ＲＣＳとの間には、カットオフ周波数１〜２［ＭＨｚ］のローパスフィルタＬＰＦ（抵抗ＲＬＰＦ及びコンデンサＣＬＰＦ）が挿入されている。なお、ローパスフィルタＬＰＦの時定数が大き過ぎると、ＣＳ端子電圧の立ち上がりが遅れ、ＯＣＰ部１１１の検出動作が遅くなるため、例えば、発振周波数ＦＯＳＣ＝３００［ｋＨｚ］のとき、ＲＬＰＦ＝１００［Ω］、ＣＬＰＦ＝１０００［ｐＦ］程度が適切である。

また、ＯＣＰ部１１１における検出電流ＩＯＣＰは、過電流保護動作電圧ＶＤＣＳ（コンパレータ１１２の非反転入力端（＋）に印加される定電圧）、及び、検出抵抗ＲＣＳに基づいて、以下の（５）式で決定される。

また、ＯＣＰ部１１１は、パルスバイパルス方式であるため、昇圧ＤＣ／ＤＣコンバータの発振周波数ＦＯＳＣで決定される１周期分だけ、ＳＷＯＵＴ端子がローレベル固定とされた後、昇圧動作が復帰される。また、検出抵抗ＲＣＳとＧＮＤとの間は大電流ラインとなるので、基板設計に際してはＧＮＤまでを独立配線とすべきである。

次に、ソフトスタート部１１４に関して説明する。本実施形態の半導体装置１０において、ＳＳ端子（２７ピン）は不使用であり、オープンとされる。また、ＳＳ端子電圧がクランプ電圧２．５［Ｖ］（Typ.）に達するまで、オープン／ショート検出部１１８におけるオープン／ショート検出機能はマスクされる。

次に、外付け部品の選定について、詳細な説明を行う。

まず、コイルＬ１の選定に関して、図１７を参照しながら詳細に説明する。

図１７は、コイルＬ１の選定に関して説明するための図である。なお、図１７（ａ）には、コイル電流ＩＬのリップル成分ΔＩＬが示されており、図１７（ｂ）には、ＤＣ／ＤＣコンバータの入出力段を構成する回路が示されている。

コイルＬ１のインダクタ値は、コイル電流ＩＬのリップル成分ΔＩＬ（コイル電流ＩＬの最大値ＩＬＭＡＸと最小値ＩＬＭＩＮとの差分）に大きく影響する。具体的には、下記の（６）式で示すように、コイルＬ１のインダクタ値が大きいほど、また、発振周波数ＦＯＳＣが高いほど、リップル成分ΔＩＬは減少する。

また、効率ηを下記の（７ａ）式のように表すと、コイル電流ＩＬの最大値ＩＬＭＡＸは、下記の（７ｂ）式のようになる。

コイルＬ１の定格電流値を超えるコイル電流ＩＬをコイルＬ１に流すと、コイルＬ１が磁気飽和を起こして効率ηが低下する。従って、コイル電流ＩＬの最大値ＩＬＭＡＸがコイルＬ１の定格電流値を超えないように、充分なマージンをもって選定すべきである。また、コイルＬ１での損失を少なくし、効率ηを向上するため、コイルＬ１としては、抵抗成分（直流リアクトルＤＣＲ、交流リアクトルＡＣＲ）の低いものを選定すべきである。

次に、出力コンデンサＣＶＯＵＴの選定に関して、図１８を参照しながら詳細な説明を行う。

図１８は、出力コンデンサＣＶＯＵＴの選定に関して説明するための図であり、ＤＣ／ＤＣコンバータの入出力段を構成する回路が示されている。

出力コンデンサＣＶＯＵＴの選定については、出力電圧ＶＯＵＴの安定領域を鑑み、さらに、出力電圧のリップル成分ΔＶＯＵＴを平滑化するために必要な等価直列抵抗ＥＳＲ［Equivalent Series Resistance］を考慮して、適宜決定すればよい。

出力電圧ＶＯＵＴのリップル成分ΔＶＯＵＴは、下記の（８）式のように決定される。

なお、上記（８）式において、ΔＩＬは出力電流ＩＬのリップル成分、ＲＥＳＲは出力コンデンサＣＶＯＵＴの等価直列抵抗ＥＳＲの抵抗値、ηは効率を各々示している。

なお、出力コンデンサＣＶＯＵＴの定格は、出力電圧ＶＯＵＴに対して充分なマージンをもって選定することが望ましい。

次に、入力コンデンサＣＶＣＣの選定に関して図１９を参照しながら詳細に説明する。

図１９は、入力コンデンサＣＶＣＣの選定に関して説明するための図であり、ＤＣ／ＤＣコンバータの入出力段を構成する回路が示されている。

入力コンデンサＣＶＣＣの選定については、大きな過渡電圧を防止すべく、大きなリップル電流ＩＲＭＳに充分対応できる容量値を有する低ＥＳＲの入力コンデンサを用いることが望ましい。

上記のリップル電流ＩＲＭＳは、下記の（９）式で与えられる。

また、リップル電流ＩＲＭＳは、入力に使用する電源の特性、基盤の配線パターン、及び、トランジスタＱ１、Ｑ２のゲート−ドレイン容量に大きく依存するため、使用時の温度、負荷範囲、及び、トランジスタＱ１、Ｑ２の条件において、十分な確認を行うことが望ましい。

次に、ロードスイッチ用トランジスタＱ１の選定、及び、そのソフトスタートに関して図２０及び図２１を参照しながら詳細に説明する。

図２０は、ロードスイッチ用トランジスタＱ１の選定、及び、そのソフトスタートに関して説明するための図であり、ＤＣ／ＤＣコンバータの入出力段を構成する回路が示されている。また、図２１は、トランジスタＱ１のゲート・ソース間容量とソフトスタート時間との相関関係を示すグラフである。

通常の昇圧アプリケーションの場合、電源電圧ＶＣＣの印加端から出力電圧ＶＯＵＴの引出端に至る経路上にスイッチが存在しないので、出力短絡が生じた場合には、前記経路に過大な電流が流れて、コイルＬ１や整流用ダイオードＤ１が破壊に至るおそれがある。これを回避すべく、本実施形態の半導体装置１０では、電源電圧ＶＣＣの印加端とコイルＬ１との間に、ロードスイッチ用のＰチャネル型電界効果トランジスタＱ１が挿入されている。なお、トランジスタＱ１としては、ゲート・ソース間耐圧、ドレイン・ソース間耐圧のいずれについても、電源電圧ＶＣＣより高いものを選定すればよい。

また、ロードスイッチのソフトスタートをかけたい場合には、トランジスタＱ１のゲート・ソース間に容量を挿入すればよい。これにより、図２１に示すように、挿入する容量値に応じて、ソフトスタート時間を任意に決定することができる。ただし、ソフトスタート時間は、トランジスタＱ１のゲート容量によっても変化する。

次に、スイッチング用トランジスタＱ２の選定に関して説明する。絶対最大定格電流がコイルＬ１の定格電流以上であり、絶対最大定格電圧が出力コンデンサＣＶＯＵＴの耐圧＋整流用ダイオードＤ１の順方向降下電圧ＶＦ以上のものであれば、いかなるＭＯＳＦＥＴを用いても問題ないが、高速スイッチングを実現するため、ゲート容量（注入電荷量）の小さいものを選定すべきであり、望ましくは、過電流保護設定値以上のものを用いるとよい。また、オン抵抗が小さいものを選ぶと高効率を得ることが可能となる。

次に、整流用ダイオードＤ１の選定に関して説明する。コイルＬ１の定格電流以上の電流能力を持ち、かつ、出力コンデンサＣＶＯＵＴの耐圧以上の逆耐圧を持つショットキーバリアダイオードであれば、いかなるものを用いてもよく、特に、順方向降下電圧ＶＦの低いものを選定すればよい。

次に、位相補償設定法について、詳細な説明を行う。

まず、アプリケーションの安定条件に関して説明する。負帰還がかえるフィードバック系が安定する条件としては、ゲインが１（０［ｄＢ］）であるときの位相遅れが１５０°以下（すなわち位相マージン３０°以上）である必要がある。

また、ＤＣ／ＤＣコンバータアプリケーションは、発振周波数ＦＯＳＣによってサンプリングされているため、全体の系におけるＧＢＷ［Gain-Band Width］（ゲインと帯域幅との積）は、発振周波数ＦＯＳＣの１／１０以下に設定する必要がある。

上記をまとめると、アプリケーションが目標とする特性は、ゲインが１（０［ｄＢ］）であるときの位相遅れが１５０°以下（すなわち位相マージン３０°以上）であり、そのときのＧＢＷ（すなわちゲイン０［ｄＢ］の周波数）が発振周波数ＦＯＳＣの１／１０以下であればよい。そのため、ＧＢＷの制限により応答性を上げるためには、発振周波数ＦＯＳＣの高周波化が必要となる。

位相補償により安定性を確保するには、ＬＣ共振によって生じる２次の位相遅れ（−１８０°）を２次の位相進み（すなわち位相進みを２つ入れる）により、キャンセルすればよい。なお、位相進みを与える手段としては、出力コンデンサＣＶＯＵＴのＥＳＲ成分によるもの（図２３を参照）と、ＣＯＭＰ端子（２８ピン）に接続されるＣＲ成分によるもの（図２４を参照）が考えられる。

ＤＣ／ＤＣコンバータアプリケーションでは、図２２に示すように、必ず出力にＬＣ共振回路が存在する。従って、その部分での位相遅れが−１８０°となる。図２３に示すように、出力コンデンサＣＶＯＵＴがアルミ電解コンデンサなど、ＥＳＲの大きなもの（数［Ω］）の場合には、＋９０°の位相進みが生じ、位相遅れが−９０°となる。一方、セラミックコンデンサなど、低ＥＳＲの出力コンデンサＣＶＯＵＴを使用する場合には、ＥＳＲ成分に相当する抵抗を挿入する必要がある。

なお、ＥＳＲによる位相特性の変化により、挿入すべき位相進みは１つとなる。また、位相進みを挿入する周波数の設定は、ＬＣ共振をキャンセルするという目的から、理想的には、ＬＣ共振周波数付近に設定することが望ましい。

次に、半導体装置１０の動作シーケンスについて、図２５を参照しながら説明を行う。

図２５は、半導体装置１０の動作シーケンスを示すタイミングチャートである。

電源電圧ＶＣＣが投入された後、イネーブル信号ＥＮがハイレベルに立ち上がると、ＶＲＥＧ部１０１にて、基準電圧ＶＲＥＧの生成が開始される。なお、イネーブル信号ＥＮについては、電源電圧ＶＣＣが充分に立ち上がってから、例えば、電源電圧ＶＣＣが４．５［Ｖ］以上となってから投入するとよい。

基準電圧ＶＲＥＧが２．９［Ｖ］まで到達すると、ＵＶＬＯ部１０３では、減電圧状態ではないと認識され、ＵＶＬＯ信号がハイレベルに立ち上がる。これにより、半導体装置１０の内部回路が動作を開始する。なお、ＵＶＬＯ信号がローレベルとされている間、スイッチ１０２はオフとされ、ＬＯＡＤＳＷ端子（２ピン）の端子電圧は、ハイレベルに維持される。従って、ロードスイッチ用のトランジスタＱ１はオフとされるので、ＤＣ／ＤＣコンバータの昇圧動作が停止状態に維持される。一方、ＵＶＬＯ信号がハイレベルに立ち上がると、スイッチ１０２がオンとなり、ＬＯＡＤＳＷ端子の端子電圧がローレベルに立ち下がる。その結果、ロードスイッチ用のトランジスタＱ１がオンとなり、ＤＣ／ＤＣコンバータの昇圧動作が可能となる。

外部入力信号であるＶＤＡＣ信号、ＳＹＮＣ信号、ＰＷＭ信号には、安定動作のために所定の入力シーケンスが存在する。具体的に述べると、ＶＤＡＣ信号とＳＹＮＣ信号は、イネーブルＥＮの入力タイミングから第１所定時間ＴＩＮＯＮの経過後に入力することが望ましく、ＰＷＭ信号は、ＥＮ信号の入力タイミングから第２所定時間ＴＰＷＭＯＮの経過後に入力することが望ましい。なお、第２所定時間ＴＰＷＭＯＮ＞第１所定時間ＴＩＮＯＮであり、第２所定時間ＴＰＷＭＯＮ＞５００［Ｖ／Ａ・ｓ］×ＣＲＥＧ［ｓｅｃ］である。また、ＶＤＡＣ信号とＳＹＮＣ信号は、ＥＮ信号よりも第３所定時間ＴＩＮＯＦＦだけ先に入力を遮断することが望ましく、ＰＷＭ信号は、ＥＮ信号よりも第４所定時間ＴＰＷＭＯＦＦだけ先に入力を遮断することが望ましい。なお、第４所定時間ＴＰＷＭＯＦＦ＞第３所定時間ＴＩＮＯＦＦである。また、本図には示されていないが、ＬＥＤＥＮ１信号、及び、ＬＥＤＥＮ２信号は、ＥＮ信号のハイレベル遷移前にその論理を固定しておくことが望ましい。

ＯＶＰ部１０５では、ＯＶＰ端子（２５ピン）の端子電圧が２［Ｖ］に達したときに、過電圧状態であると認識され、ＤＣ／ＤＣコンバータの昇圧動作が停止される。その後、ＯＶＰ部１０５では、ＯＶＰ端子の端子電圧が１．６［Ｖ］まで低下したときに、過電圧状態が解消されたと認識され、ＤＣ／ＤＣコンバータの昇圧動作が復帰される。

ＯＣＰ部１１１では、ＣＳ端子（２２ピン）の端子電圧が０．４［Ｖ］に達したときに過電流状態であると認識され、以後、パルスバイパルス方式で、ＤＣ／ＤＣコンバータの昇圧動作が断続的にオン／オフされる。

ＴＳＤ部１０４では、半導体装置１０の温度が１７５［℃］に達したときに、異常発熱状態であると認識され、ＤＣ／ＤＣコンバータの昇圧動作が停止される。その後、ＴＳＤ部１０４では、半導体装置１０の温度が１５０［℃］まで低下したときに、異常発熱状態が解消されたと認識され、ＤＣ／ＤＣコンバータの昇圧動作が復帰される。

なお、ＥＮ信号がローレベルに立ち下げられると、基準電圧ＶＲＥＧの生成が停止される。ＵＶＬＯ部１０３では、この基準電圧ＶＲＥＧが２．８［Ｖ］まで低下したときに、減電圧状態であると認識され、ＵＶＬＯ信号がローレベルに立ち下がる。これにより、半導体装置１０の内部回路が動作を停止する。

次に、本発明に係る半導体装置の第２実施形態について、詳細な説明を行う。

図２６は、本発明に係る半導体装置の第２実施形態を示すブロック図である。

まず、本実施形態の半導体装置２０の概要について述べる。

半導体装置２０は、３６Ｖ高耐圧の白色ＬＥＤドライバＩＣであり、カレントモードの昇降圧ＤＣ／ＤＣコンバータ、並びに、４チャネル出力の定電流ドライバが１チップに集積化されている。なお、半導体装置２０は、ＰＷＭ［Pulse Width Modulation］制御、及び、ＶＤＡＣ制御のいずれによっても、白色ＬＥＤの調光制御が可能である。

次に、本実施形態の半導体装置２０の特長のうち、特に、第１実施形態と異なる点について述べる。

第１の特長は、バッテリから直接供給される電源電圧ＶＣＣに対応すべく、昇圧ＤＣ／ＤＣコントローラブロックに代えて、昇降圧ＤＣ／ＤＣコントローラブロックを内蔵している点である。第２の特長は、出力コンデンサＣＶＯＵＴとして、低ＥＳＲのセラミックコンデンサを用いるべく、ＤＣ／ＤＣコンバータの制御モードを電圧モードから電流モードに変更した点である。第３の特長は、ＬＥＤ発光輝度のＰＷＭ調光能力を高めるべく、０．３８［％］のデューティ比（オーバーシュートなし）が実現されている点である。第４の特長は、出力電流ＩＬＥＤの相対ばらつき幅：±３％、絶対ばらつき幅：±５％が実現されている点である。第５の特長は、ＬＥＤのアノード及びカソードにおけるショート（主にグランドショート）を検出し、適切な保護動作を行う保護機能部（ＳＣＰ［Short Circuit Protection］）を内蔵している点である。

なお、本実施形態の半導体装置２０は、カーナビモニタのバックライトや、中小型ＬＣＤパネルのバックライトなどの駆動制御用として用いられる。

上記特長を有する本実施形態の半導体装置２０は、図２６に示したように、基準電圧生成部２０１（以下、ＶＲＥＧ部２０１と呼ぶ）と、減電圧保護部２０２（以下、ＵＶＬＯ部２０２と呼ぶ）と、温度保護部２０３（以下、ＴＳＤ部２０３と呼ぶ）と、ショート保護部２０４（以下、ＳＣＰ部２０４と呼ぶ）と、過電圧保護部２０５（以下では、ＯＶＰ部２０５と呼ぶ）と、過電流保護部２０６（以下、ＯＣＰ部２０６と呼ぶ）と、コンパレータ２０７と、制御ロジック部２０８と、入力バッファ２０９と、発振器部２１０と、スロープ電圧生成部２１１と、ＰＷＭコンパレータ２１２と、ドライバ制御部２１３と、ドライバ２１４と、Ｎチャネル型電界効果トランジスタ２１５と、ドライバ２１６と、エラーアンプ２１７と、ソフトスタート部２１８と、入力バッファ２１９と、電流設定部２２０と、定電流ドライバ２２１と、オープン／ショート検出部２２２と、入力バッファ２２３及び２２４と、を集積化して成る。

なお、半導体装置２０の上記回路部は、ＶＲＥＧブロック（ＶＲＥＧ部２０１）と、昇降圧ＤＣ／ＤＣコントローラブロック（ＯＣＰ部２０６、コンパレータ２０７、制御ロジック部２０８、入力バッファ２０９、発振器部２１０、スロープ電圧生成部２１１、ＰＷＭコンパレータ２１２、ドライバ制御部２１３、ドライバ２１４、トランジスタ２１５、ドライバ２１６、エラーアンプ２１７、及び、ソフトスタート部２１８）と、カレントドライバブロック（入力バッファ２１９、電流設定部２２０、定電流ドライバ２２１、オープン／ショート検出部２２２、及び、入力バッファ２２３及び２２４）と、保護ブロック（ＵＶＬＯ部２０２、ＴＳＤ部２０３、ＳＣＰ部２０４、及び、ＯＶＰ部２０５）の４ブロックに大別することができる。

また、本実施形態の半導体装置２０は、外部との電気的接続を確立する手段として、２８本の外部端子（１ピン〜２８ピン）を有して成る。

図２７は、半導体装置２０のピン配置図であり、図２８は、外部端子のピン番号、端子名、及び、機能を示した対応表である。なお、図２７において、半導体装置２０の中央部両サイドに設けられた幅広の端子は、サブグランドと繋がるＦＩＮ端子であり、放熱性を良くするためのものである。

図２９は、上記構成から成る半導体装置２０の電気的特性を示す表である。なお、図２９に示す電気的特性は、特に指定のない限り、電源電圧ＶＣＣ＝１２［Ｖ］、周囲温度Ｔａ＝２５［℃］での数値を示している。

次に、半導体装置２０各部の動作について、第１実施形態とは異なる点を中心に、詳細な説明を行う。

まず、半導体装置２０のカレントドライバブロック（入力バッファ２１９、電流設定部２２０、定電流ドライバ２２１、オープン／ショート検出部２２２、及び、入力バッファ２２３及び２２４）について、詳細な説明を行う。

図３０は、電流設定部２２０と定電流ドライバ２２１の一構成例を示す回路図である。

図３０に示すように、電流設定部２２０は、オペアンプＡ１と、直流電圧源Ａ２と、ｎｐｎ型バイポーラトランジスタＡ３と、抵抗Ａ４、Ａ５と、ｐｎｐ型バイポーラトランジスタＡ６〜Ａ９と、抵抗Ａ１０（抵抗値Ｒ）と、を有して成る。

オペアンプＡ１の第１非反転入力端（＋）は、ＶＤＡＣ端子（８ピン）に接続されている。オペアンプＡ２の第２非反転入力端（＋）は、直流電圧源Ａ２の正極端に接続されており、所定の定電圧ＶＩＳＥＴ（＝２．０［Ｖ］）が印加されている。直流電圧源Ａ２の負極端は、接地端に接続されている。オペアンプＡ２の反転入力端（−）は、ＩＳＥＴ端子（９ピン）に接続されている。トランジスタＡ３のベースは、オペアンプＡ１の出力端に接続されている。トランジスタＡ３のエミッタは、ＩＳＥＴ端子に接続されている。

抵抗Ａ４、Ａ５の各一端は、いずれも基準電圧ＶＲＥＧの印加端に接続されている。抵抗Ａ４の他端は、トランジスタＡ６のエミッタに接続されている。抵抗Ｒ５の他端は、トランジスタＡ７のエミッタに接続されている。トランジスタＡ６、Ａ７のベースは、互いに接続されており、その接続ノードは、トランジスタＡ７のコレクタに接続されている。トランジスタＡ６のコレクタは、トランジスタＡ８のエミッタに接続されている。トランジスタＡ７のコレクタは、トランジスタＡ９のエミッタに接続されている。トランジスタＡ８、Ａ９のベースは、互いに接続されており、その接続ノードは、トランジスタＡ８のコレクタに接続されている。トランジスタＡ８のコレクタは、トランジスタＡ３のコレクタに接続されている。トランジスタＡ９のコレクタは、抵抗Ａ１０を介して、接地端に接続されている。

一方、図３０に示すように、定電流ドライバ２２１は、ＬＥＤ１端子〜ＬＥＤ４端子に対して各々出力電流ＩＬＥＤを供給する４チャネルの出力段Ｃｈ１、Ｃｈ２、Ｃｈ３、Ｃｈ４を有して成る。なお、出力段Ｃｈ１は、オペアンプＢ１と、Ｎチャネル型電界効果トランジスタＢ２と、抵抗Ｂ３（抵抗値４Ｒ）と、カレントミラー回路Ｂ４（ミラー比１：１）と、抵抗Ｂ５（抵抗値４Ｒ）と、オペアンプＢ６と、Ｎチャネル型電界効果トランジスタＢ７と、抵抗Ｂ８（抵抗値（４／１２）×Ｒ）と、カレントミラー回路Ｂ９（ミラー比１：１０）と、オペアンプＢ１０と、直流電圧源Ｂ１１と、Ｎチャネル型電界効果トランジスタＢ１２〜Ｂ１４と、オペアンプＢ１５と、直流電圧源Ｂ１６と、Ｎチャネル型電界効果トランジスタＢ１７と、Ｎチャネル型電界効果トランジスタＢ１９と、Ｐチャネル型電界効果トランジスタＢ２０と、抵抗Ｂ２１、Ｂ２２と、Ｎチャネル型電界効果トランジスタＢ２３と、インバータＢ２４と、を有して成る。

オペアンプＢ１の非反転入力端（＋）は、トランジスタＡ９と抵抗Ａ１０との接続ノードに接続されている。オペアンプＢ１の反転入力端（−）は、抵抗Ｂ３の一端に接続されている。抵抗Ｂ３の他端は、接地端に接続されている。トランジスタＢ２のドレインは、カレントミラー回路Ｂ４の入力端に接続されている。トランジスタＢ２のソースは、抵抗Ｂ３の一端に接続されている。トランジスタＢ２のゲートは、オペアンプＢ１の出力端に接続されている。カレントミラー回路Ｂ４の電源入力端は、基準電圧ＶＲＥＧの印加端に接続されている。

オペアンプＢ６の非反転入力端（＋）は、カレントミラー回路Ｂ４の出力端と抵抗Ｂ５の一端に各々接続されている。オペアンプＢ６の反転入力端は、抵抗Ｂ８の一端に接続されている。抵抗Ｂ５、Ｂ８の他端は、いずれも接地端に接続されている。トランジスタＢ７のドレインは、カレントミラー回路Ｂ９の入力端に接続されている。トランジスタＢ７のソースは、抵抗Ｂ８の一端に接続されている。トランジスタＢ７のゲートは、オペアンプＢ６の出力端に接続されている。カレントミラー回路Ｂ９の電源入力端は、基準電圧ＶＲＥＧの印加端に接続されている。

オペアンプＢ１０の非反転入力端（＋）は、直流電圧源Ｂ１１の正極端に接続されている。直流電圧源Ｂ１１の負極端は、接地端に接続されている。トランジスタＢ１２のドレインは、カレントミラー回路Ｂ９の出力端に接続されている。トランジスタＢ１２のソースは、オペアンプＢ１０の反転入力端（−）に接続されている。トランジスタＢ１２のゲートは、オペアンプＢ１０の出力端に接続されている。

トランジスタＢ１３のドレインは、トランジスタＢ１２のソースに接続されている。トランジスタＢ１３、Ｂ１４のゲートは互いに接続されており、その接続ノードは、トランジスタＢ１２のドレインに接続される一方、トランジスタＢ１９のドレインにも接続されている。トランジスタＢ１３、Ｂ１４、Ｂ１９のソースは、いずれも接地端に接続されている。トランジスタＢ１９のゲートは、入力バッファ２１９（本図では不図示）を介してＰＷＭ端子（８ピン）に接続されている。

オペアンプＢ１５の非反転入力端（＋）は、直流電圧源Ｂ１６の正極端に接続されている。直流電圧源Ｂ１６の負極端は、接地端に接続されている。トランジスタＢ１７のドレインは、ＬＥＤ１端子に接続されている。トランジスタＢ１７のソースは、オペアンプＢ１５の反転入力端（−）に接続される一方、トランジスタＢ１４のドレインにも接続されている。トランジスタＢ１７のゲートは、オペアンプＢ１５の出力端に接続されている。

トランジスタＢ２０のソースは、基準電圧ＶＲＥＧの印加端に接続されている。トランジスタＢ２０のドレインは、カレントミラー回路Ｂ９の入力端に接続されている。抵抗Ｂ２１の一端は、基準電圧ＶＲＥＧの印加端に接続されている。抵抗Ｂ２１の他端は、トランジスタＢ２０のゲートに接続されている。抵抗Ｂ２２の一端は、トランジスタＢ２０のゲートに接続されている。抵抗Ｂ２２の他端は、トランジスタＢ２３のドレインに接続されている。トランジスタＢ２３のソースは、接地端に接続されている。トランジスタＢ２３のゲートは、インバータＢ２４の出力端に接続されている。インバータＢ２４の入力端は、入力バッファ２１９（本図では不図示）を介して、ＰＷＭ端子に接続されている。

なお、定電流ドライバ２２１を構成するその余の出力段Ｃｈ２〜Ｃｈ４は、上記の出力段Ｃｈ１と同様の構成から成るため、詳細な説明は割愛する。

上記構成から成る電流設定部２２０、及び、定電流ドライバ２２１において、出力電流ＩＬＥＤは、次の（１０）式に基づいて設定される。

上記（１０）式において、ｍｉｎ｛ＶＤＡＣ，２．０［Ｖ］｝というパラメータは、ＶＤＡＣ端子（１８ピン）に入力される制御電圧ＶＤＡＣと、電流設定部２２０の内部で予め定められた定電圧ＶＩＳＥＴ（＝２．０［Ｖ］）のうち、いずれか低い方の電圧値である。また、ＲＳＥＴというパラメータは、ＩＳＥＴ端子（１９ピン）に外部接続される抵抗ＲＳＥＴの抵抗値であり、３０００（Typ.）というパラメータは、定電流ドライバ２２１の回路内部で決まる定数である。

すなわち、ＩＳＥＴ端子（１９ピン）に抵抗ＲＳＥＴをプルダウン接続することで、これに流れる基準電流ＩＳＥＴの所定ゲイン倍（例えば３０００倍）が出力電流ＩＬＥＤの最大値（例えば５０［ｍＡ］）として設定される形となっている。

図３０の例に即して具体的に述べると、定電流ドライバ２２１では、まず、オペアンプＢ１、トランジスタＢ２、及び、抵抗Ｂ３（抵抗値４Ｒ）を用いて、抵抗Ａ１０の端子電圧Ｖａ（＝ＩＳＥＴ×Ｒ）が電圧／電流変換され、基準電流ＩＳＥＴを１／４とした中間電流Ｉａ（＝１／４ＩＳＥＴ）が生成される。次に、カレントミラー回路Ｂ４を用いて、中間電流Ｉａが１：１でミラーされ、中間電流Ｉｂ（＝１／４ＩＳＥＴ）が生成される。次に、抵抗Ｂ５（抵抗値４Ｒ）を用いて、中間電流Ｉｂが電流／電圧変換され、端子電圧Ｖｂ（＝ＩＳＥＴ×Ｒ）が生成される。次に、オペアンプＢ６、トランジスタＢ７、並びに、抵抗Ｂ８（抵抗値（４／１２）×Ｒ）を用いて、抵抗Ｂ５の端子電圧Ｖｂが電圧／電流変換され、基準電流ＩＳＥＴを３倍した中間電流Ｉｃ（＝３ＩＳＥＴ）が生成される。次に、カレントミラー回路Ｂ９を用いて、中間電流Ｉｃが１：１０でミラーされ、基準電流ＩＳＥＴを３０倍した中間電流Ｉｄ（＝３０ＩＳＥＴ）が生成される。そして、最終的には、トランジスタＢ１３、Ｂ１４から成るカレントミラー回路を用いて、中間電流Ｉｄが１：１００でミラーされ、基準電流ＩＳＥＴを３０００倍とした出力電流ＩＬＥＤ（＝３０００ＩＳＥＴ）が生成される。

なお、出力電流ＩＬＥＤの精度を高めるために、最終段のカレントミラー回路については、オペアンプＢ１０、Ｂ１５を用いて、トランジスタＢ１３、Ｂ１４のドレイン・ソース間電圧が同一（例えば０．３［Ｖ］）とされている。また、定電流ドライバ２２１は、入力される基準電流ＩＳＥＴに基づいて、電圧／電流変換と電流／電圧変換を繰り返しながら、所望の出力電流ＩＬＥＤを生成する構成とされている。従って、上記変換処理に用いる抵抗素子（図３０の例では、抵抗Ｂ３、Ｂ５、Ｂ８）が増え、延いては、そのトリミング機会が増加する。このように、トリミング可能な抵抗を数多く有する構成であれば、それらの抵抗値を微調整することにより、出力電流ＩＬＥＤの相対ばらつき幅、及び、絶対ばらつき幅を低減することが可能となる。

また、本実施形態の半導体装置２０は、基準電流ＩＳＥＴを最終段のカレントミラー回路で一気に増幅していた第１実施形態（ＩＳＥＴ→１／５ＩＳＥＴ→２ＩＳＥＴ→３３００ＩＳＥＴ）と異なり、定電流ドライバ２２１における出力電流ＩＬＥＤの生成過程で、分散的に電流増幅を行う構成（ＩＳＥＴ→１／４ＩＳＥＴ→３ＩＳＥＴ→３０ＩＳＥＴ→３０００ＩＳＥＴ）とされている。

このような構成とすることにより、図３１（ａ）、（ｂ）の対比で示すように、最終段のカレントミラー回路を構成するトランジスタＢ１３、Ｂ１４のトランジスタサイズの差を減じて、素子の製造ばらつきや応力の影響を軽減することができる。すなわち、トランジスタサイズの差が大きいと、片方のトランジスタにのみ大きな応力が加わり、他方のトランジスタには応力がほとんど加わらない状況が生じるなど、半導体装置２０のパッケージング時に加えられる応力の影響を受けやすいが、本実施形態の構成であれば、トランジスタサイズの差が小さくなるので、両方の素子に均等な応力が加わりやすく、応力の影響を低減することが可能となる。もちろん、トランジスタの素子設計に際しては、出力電流ＩＬＥＤの実使用範囲（５［ｍＡ］以上を想定）において、トランジスタが飽和領域で動作するように、各素子のＷ／Ｌを適宜設計することが望ましい。

また、本実施形態の半導体装置２０では、図３２で示すように、ペアとなる抵抗Ｒ１、Ｒ２（例えば、抵抗Ｂ３と抵抗Ｂ５、若しくは、抵抗Ｂ５と抵抗Ｂ８）が千鳥状にレイアウトされている。このような配置レイアウトを採用すれば、半導体装置２０のパッケージングに際して、ペアとなる抵抗Ｒ１、Ｒ２に均等な応力が加わりやすく、応力の影響を低減することが可能となる。

以上の通り、本実施形態の半導体装置２０では、抵抗トリミング機会の増大、電流増幅能力の分散、抵抗のペア性向上など、多面的に出力電流ＩＬＥＤの精度向上が図られている。このような構成とすることにより、パッケージング後における出力電流ＩＬＥＤの相対ばらつき幅：±３％、絶対ばらつき幅：±５％を実現することができ、延いては、輝度ばらつきの低減やＬＥＤの長寿命化に貢献することが可能となる。

なお、抵抗ＲＳＥＴの抵抗値に関しては、先出の図１１を参照しながら説明した通り、３００［ｋΩ］以下のものを用いることが望ましい。

ここで、上記の制御電圧ＶＤＡＣを用いて、出力電流ＩＬＥＤの可変制御（ＬＥＤの調光制御）を行う場合、その入力範囲は、０．１〜２．０［Ｖ］の範囲とすればよい。このような制御電圧ＶＤＡＣを印加することにより、出力電流ＩＬＥＤを最大値から低減していくことが可能となる。

一方、制御電圧ＶＤＡＣとして２．０［Ｖ］以上が入力された場合には、先の（１０）式で与えられるように、定電圧ＶＩＳＥＴの電圧値が選択されることになるため、制御電圧ＶＤＡＣによる調光機能が不使用状態となる。なお、制御電圧ＶＤＡＣによる調光機能を使用しない場合には、誤動作を回避する観点から、ＶＤＡＣ端子をオープンとせず、基準電圧ＶＲＥＧ（５［Ｖ］）の印加端に接続しておくとよい。

また、本実施形態の半導体装置２０では、上記の制御電圧ＶＤＡＣを用いたＬＥＤの調光制御のほか、ＰＷＭ端子（８ピン）に入力されるＰＷＭ信号を用いて、定電流ドライバ２２１のオン／オフ（図３０の例では、最終段のカレントミラー回路を構成するトランジスタＢ１３、Ｂ１４のオン／オフ、並びに、カレントミラー回路Ｂ９のオン／オフ）を制御することで、ＬＥＤの調光制御を行うことも可能である。

すなわち、本実施形態の半導体装置２０では、ＰＷＭ信号に基づいて、最終段のカレントミラー回路を構成するトランジスタＢ１３、Ｂ１４のオン／オフ、並びに、カレントミラー回路Ｂ９のオン／オフが制御されることにより、ＰＷＭ信号のデューティ比が出力電流ＩＬＥＤのデューティ比となるので、出力電流ＩＬＥＤをその最大値（ないしは、制御電圧ＶＤＡＣで定められた電流値）から、見かけ上低減することが可能となる。

なお、ＰＷＭ信号に基づいて基準電流ＩＳＥＴをパルス電流に変換する第１実施形態では、カレントミラー回路Ｂ４、Ｂ９でリンギングが発生し、これが出力電流ＩＬＥＤのオーバーシュートに繋がっていたが、本実施形態の構成であれば、このような問題が生じることはない。

また、本実施形態の半導体装置２０は、さらなるオーバーシュート対策として、出力段のオペアンプＢ１５をスルーレートの遅いものとし（例えば０．５［Ｖ／μｓ］）、出力電流ＩＬＥＤの立ち上がりに際して、トランジスタＢ１７のゲート・ソース間電圧ＶＧＳの変動に制限をかけることで、オーバーシュートが生じないように、出力電流ＩＬＥＤの立ち上がりを鈍らせる構成とされている。

さらに、本実施形態の半導体装置２０では、先述の通り、最終段のカレントミラー回路に流れ込む中間電流Ｉｄが第１実施形態の２ＩＳＥＴからが３０ＩＳＥＴに増加されているため、トランジスタＢ１３、Ｂ１４の応答性が向上し、プルダウン抵抗Ｂ１８を除くことが可能となることから、オーバーシュートの発生を一層抑制することが可能となる。

以上の通り、本実施形態の半導体装置２０では、最終段カレントミラー回路のＰＷＭ制御、オペアンプＢ１５の低スルーレート化、プルダウン抵抗Ｂ１８の除去など、多面的に出力電流ＩＬＥＤの応答性向上、並びに、オーバーシュートの低減が図られている。このような構成とすることにより、オーバーシュートを招くことなく、ＰＷＭ調光能力の向上（最低デューティ比：０．３８％（１５０［Ｈｚ］時））を実現し、延いては、低デューティ時の調光精度を向上することが可能となる。

一方、ＰＷＭ信号による調光機能を使用しない場合（デューティ比１００％）には、ＰＷＭ端子をハイレベル（例えば定電圧ＶＲＥＧ）に固定すればよい。なお、ＰＷＭ端子には、ローパスフィルタ（カットオフ周波数３０［ｋＨｚ］）を挿入することが望ましい。

なお、ＰＷＭ調光制御の一例については、先出の図１４を用いて説明済みである。

次に、半導体装置２０の昇降圧ＤＣ／ＤＣコントローラブロック（ＯＣＰ部２０６、コンパレータ２０７、制御ロジック部２０８、入力バッファ２０９、発振器部２１０、スロープ電圧生成部２１１、ＰＷＭコンパレータ２１２、ドライバ制御部２１３、ドライバ２１４、トランジスタ２１５、ドライバ２１６、エラーアンプ２１７、及び、ソフトスタート部２１８含む回路ブロック）について、先出の図２６を参照しながら詳細に説明する。

まず、半導体装置２０の外部接続について、特に昇降圧ＤＣ／ＤＣコンバータに関連する回路要素（Ｎチャネル型電界効果トランジスタＮ１、Ｎ２、ダイオードＤ２、Ｄ３、コイルＬ２、抵抗ＲＣＳ、ＲＬＰＦ、コンデンサＣＢＳ、ＣＬＰＦ）の詳細な説明を行う。

図２６に示すように、トランジスタＮ１のゲートは、ＯＵＴＨ端子（２５ピン）を介して、ドライバ２１４の出力端に接続されている。トランジスタＮ１のドレインは、抵抗ＲＣＳを介して電源電圧ＶＣＣの印加端に接続されるとともに、抵抗ＲＬＰＦを介して、ＣＳ端子（２７ピン）にも接続されている。トランジスタＮ１のソースは、ＳＷ端子（２４ピン）を介して、ドライバ２１４の第２電源端（低電位端）、及び、トランジスタ２１５のドレインに各々接続されている。

コイルＬ２の一端は、ＳＷ端子に接続されている。コイルＬ２の他端は、ダイオードＤ３のアノードに接続されている。ダイオードＤ３のカソードは、出力電圧ＶＯＵＴの引出端として、負荷であるＬＥＤ列のアノードに接続されている。

トランジスタＮ２のゲートは、ＯＵＴＬ端子（２２ピン）を介して、ドライバ２１６の出力端に接続されている。トランジスタＮ２のドレインは、コイルＬ２の他端とダイオードＤ３のアノードとの接続ノードに接続されている。トランジスタＮ２のソースは、接地端に接続されている。

ダイオードＤ２のカソードは、ＳＷ端子に接続されている。ダイオードＤ２のアノードは、接地端に接続されている。ブートストラップ用コンデンサＣＢＳの一端は、ＢＯＯＴ端子（９ピン）を介して、ドライバ２１４の第１電源端（高電位端）に接続されている。コンデンサＣＢＳの他端は、ＳＷ端子に接続されている。コンデンサＣＬＰＦの一端は、電源電圧ＶＣＣの印加端に接続されている。コンデンサＣＬＰＦの他端は、ＣＳ端子に接続されている。

なお、本実施形態の半導体装置２０では、トランジスタＮ１、Ｎ２を外付けとしているので、放熱性を高めることが可能となる。

次に、昇降圧ＤＣ／ＤＣコントローラブロックの基本動作（昇圧動作）について、詳細な説明を行う。

トランジスタＮ１、Ｎ２がオン状態にされると、コイルＬ２には、経路Ｘを通って電流が流れ、その電気エネルギが蓄えられる。また、トランジスタＮ１、Ｎ２のオン期間において、コンデンサＣＶＯＵＴに電荷が蓄積されていた場合、出力電圧ＶＯＵＴの引出端には、コンデンサＣＶＯＵＴからの電流が流れることになる。なお、このとき、コイルＬ２の他端電位は、トランジスタＮ２を介して、ほぼ接地電位まで低下しているため、ダイオードＤ３は逆バイアス状態となり、コンデンサＣＶＯＵＴからトランジスタＮ２に向けて電流が流れ込むことはない。

次に、トランジスタＮ１、Ｎ２がオフ状態にされると、コイルＬ１に生じた逆起電圧により、そこに蓄積された電気エネルギが経路Ｙを通って放電され、出力電圧ＶＯＵＴの引出端から負荷であるＬＥＤ列に流れ込むとともに、コンデンサＣＶＯＵＴを介して接地端にも流れ込み、コンデンサＣＶＯＵＴを充電することになる。

従って、本実施形態の半導体装置２０であれば、ドライバ制御部２１３を用いて、トランジスタＮ１、Ｎ２のデューティ比を適宜制御することにより、より具体的に述べれば、降圧動作時には、トランジスタＮ１、Ｎ２のデューティ比を５０％より小さい値にまで低下させ、逆に、昇圧動作時には、トランジスタＮ１、Ｎ２のデューティ比を５０％より大きい値にまで上昇させることにより、簡易な構成でありながら、容易かつ適切に、その昇降圧動作を切り換えることが可能となる。

すなわち、本実施形態の半導体装置２０であれば、電源電圧ＶＣＣが所望の出力電圧ＶＯＵＴよりも高いか低いかに依ることなく、常に所望の出力電圧ＶＯＵＴを得ることができるようになる。従って、例えば、出力電圧ＶＯＵＴの所望値が１６［Ｖ］であるのに対して、電源電圧ＶＣＣが６〜１８［Ｖ］の範囲で変動する場合であっても、所望の出力電圧ＶＯＵＴを得ることが可能となる。このような構成は、例えば、バッテリから直接供給される電源電圧ＶＣＣに対応する必要のあるアプリケーション（例えばカーナビモニタのバックライト制御用ＬＥＤドライバＩＣ）に好適である。

なお、トランジスタＮ２のゲートをＳＷ端子に接続する構成でも、上記の昇降圧動作は可能であるが、本実施形態の半導体装置２０は、３６Ｖ高耐圧を実現したものであり、ＳＷ端子にも、このような高電圧が印加される可能性がある。一方、外付けのトランジスタＮ２は、そのゲート耐圧が必ずしも高くない。そのため、トランジスタＮ２のゲートをＳＷ端子に接続した構成では、トランジスタＮ２が破壊に至るおそれがある。

そこで、本実施形態の半導体装置２０では、トランジスタＮ２のゲート制御を行う手段として、別途のドライバ２１６（基準電圧ＶＲＥＧで駆動）を用意し、これを用いてトランジスタのオン／オフ制御を行う構成とされている。このような構成とすることにより、電源電圧ＶＣＣが高電圧であっても、トランジスタＮ２が破壊に至る心配はない。

また、本実施形態の半導体装置２０は、軽負荷時或いは無負荷時におけるリンギング防止手段として、Ｎチャネル型電界効果トランジスタ２１５を集積化して成る。

トランジスタ２１５のドレインは、ＳＷ端子に接続されている。トランジスタ２１５のソースは、接地端に接続されている。トランジスタ２１５のゲートは、ドライバ制御部２１３の制御信号出力端に接続されている。

なお、トランジスタ２１５の電流能力は、不要なチップ面積の増大や変換効率の低下を招かぬように、リンギングノイズという微小電流を引き抜き得る必要最小限に設計することが望ましい。

ドライバ制御部２１３は、トランジスタＮ１、Ｎ２のオン／オフ制御を行う一方、これとは相補的に、トランジスタ２１５のオン／オフ制御を行う。

このような構成とすることにより、軽負荷時や無負荷時に、その出力電流が低下してコイル電流が全体的に引き下げられ、リンギングという波形の乱れが生じる状態（いわゆる不連続モード）に陥った場合であっても、トランジスタ２１５を介してリンギングノイズを接地端に逃がすことができるので、昇降圧動作の安定性を高めることが可能となる。

なお、上記の説明中で用いた「相補的」という文言は、トランジスタＮ１（及びトランジスタＮ２）とトランジスタ２１５のオン／オフが完全に逆転している場合のほか、貫通電流防止等の観点から、トランジスタＮ１とトランジスタ２１５のオン／オフ遷移タイミングに所定の遅延が与えられている場合をも含むものとする。

次に、昇圧ＤＣ／ＤＣコントローラブロックの出力帰還制御について詳細に説明する。

エラーアンプ２１７は、第１〜第４の反転入力端（−）に各々印加されるＬＥＤ端子電圧Ｖ１〜Ｖ４の最低値と、非反転入力端（＋）に入力される所定のＬＥＤ制御電圧ＶＬＥＤとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。すなわち、誤差電圧Ｖｅｒｒの電圧値は、出力電圧ＶＯＵＴがその目標設定値よりも低いほど高レベルとなる。

一方、ＰＷＭコンパレータ２１２は、非反転入力端（＋）に印加される誤差電圧Ｖｅｒｒと、反転入力端（−）に印加されるスロープ電圧Ｖｓｌｐ（発振器ＯＳＣの三角波電圧ＶｏｓｃとＣＳ端子（２７ピン）の端子電圧（抵抗ＲＣＳで生成される電流検出信号）との加算電圧）とを比較することで、その比較結果に応じたデューティ比の比較信号を生成する。すなわち、比較信号の論理は、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも高ければハイレベルとなり、低ければローレベルとなる。

なお、定常動作時における比較信号のオンデューティ（単位期間に占めるトランジスタＮ１、Ｎ２のオン期間の比）は、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｐの相対的な高低に応じて変動する。

ドライバ制御部２１３は、上記の比較信号がローレベルとされている間、ドライバ２１４及びドライバ２１６を介して、ＯＵＴＨ端子及びＯＵＴＬ端子（すなわち、トランジスタＮ１、Ｎ２のゲート電圧）をハイレベルに保持する。従って、トランジスタＮ１、Ｎ２はオン状態とされる。一方、比較信号がローレベルとされている間には、ＯＵＴＨ端子及びＯＵＴＬ端子の端子電圧をローレベルに保持する。従って、トランジスタＮ１、Ｎ２はオフ状態とされる。

このように、昇降圧ＤＣ／ＤＣコントローラブロックでは、ＬＥＤ端子電圧Ｖ１〜Ｖ４（延いては出力電圧ＶＯＵＴ）のモニタ結果だけでなく、トランジスタＮ１に流れるスイッチ電流のモニタ結果に基づいて、トランジスタＮ１、Ｎ２の駆動制御が行われる。従って、本実施形態の半導体装置２０であれば、急峻な負荷変動に誤差電圧Ｖｅｒｒが追従できなくても、トランジスタＮ１、Ｎ２に流れるスイッチ電流のモニタ結果に応じてトランジスタＮ１、Ｎ２を直接駆動制御することができるので、出力電圧ＶＯＵＴの変動を効果的に抑制することが可能となる。すなわち、本実施形態の半導体装置であれば、出力コンデンサＣＶＯＵＴを大容量化する必要がなく、また、低ＥＳＲのセラミックコンデンサを用いることができるので、不要なコストアップや出力コンデンサＣＶＯＵＴの大型化を回避することが可能となる。

次に、半導体装置２０における保護系回路の改善点について説明する。

第１に、本実施形態の半導体装置２０では、オープン／ショート検出部２２２におけるショート検出の方式がディレイカウンタ方式に変更されている。すなわち、ＬＥＤ１端子〜ＬＥＤ４端子のいずれかが４．５［Ｖ］に達した時点で、即座に回路動作をオフラッチさせるのではなく、所定時間に亘って継続的に４．５［Ｖ］を上回っていることが確認された時点で、回路動作をオフラッチする構成とされている。このような方式を採用することにより、誤検出を効果的に防止することが可能となる。

第２に、本実施形態の半導体装置２０には、ＬＥＤのアノード及びカソードにおけるショート（主にグランドショート）を検出し、適切な保護動作を行う保護機能部が内蔵されている。具体的に述べると、ＳＣＰ部２０４は、ＯＶＰ端子の端子電圧ＶＰが所定時間に亘って所定電圧以下となっていることを確認したときに、ＬＥＤ列のアノード端がグランドショート（ないしは、これに相当する低電位点に短絡）していると認識して、回路動作をオフラッチする構成とされている。また、オープン／ショート検出部２２２は、既存のオープン検出機能部を流用し、ＬＥＤ端子電圧Ｖ１〜Ｖ４のいずれかが所定時間に亘って所定電圧以下となっていることを確認したときに、ＬＥＤ列のカソード端がグランドショートしていると認識して、回路動作をオフラッチする構成とされている。このような保護機能部を内蔵することにより、半導体装置２０の安全性を一層高めることが可能となる。

第３に、本実施形態の半導体装置２０は、回路動作の停止時にロードスイッチＱ１をオフさせていた第１実施形態と異なり、ソフトスタート部２１８にＯＣＰ信号及びＯＶＰ信号を入力し、異常発生時には、ソフトスタート電圧（コンデンサＣＳＳの充電電圧）を引き下げる構成とされている。このような構成とすることにより、回路動作の復帰時には、再度ソフトスタートがかかるので、復帰時の突入電流などを防止することが可能となる。

最後に、半導体装置２０における省電力機能について説明する。

本実施形態の半導体装置２０は、制御ロジック部２０８にタイマラッチ機能が具備されており、所定時間に亘ってＰＷＭ信号がローレベルに維持されていることを確認したときに、半導体装置２０の消費電力を低下させる省電力モード（スリープモード）に移行する構成とされている。このような構成とすることにより、半導体装置２０に省電力化を実現することが可能となる。なお、上記の省電力モードでは、電源電圧ＶＣＣの供給経路を遮断するのではなく、各回路部の駆動電流ＩＣＣを生成する駆動電流生成部（不図示）の動作をオフさせることが望ましい。

なお、上記の実施形態では、本発明の適用対象として、カーナビモニタのバックライトや、中小型ＬＣＤパネルのバックライトなどの駆動制御を行う半導体装置を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の負荷駆動装置にも広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、負荷（中小型ＬＣＤパネルのＬＥＤバックライトなど）の駆動制御を行う駆動装置に好適な技術である。

１０ 半導体装置
１０１ 基準電圧生成部（ＶＲＥＧ部）
１０２ スイッチ
１０３ 減電圧保護部（ＵＶＬＯ部）
１０４ 温度保護部（ＴＳＤ部）
１０５ 過電圧保護部（ＯＶＰ部）
１０６ 入力バッファ
１０７ 発振器部
１０８ ＰＷＭコンパレータ
１０９ 制御ロジック部
１１０ ドライバ
１１１ 過電流保護部 （ＯＣＰ部）
１１２ コンパレータ
１１３ エラーアンプ
１１４ ソフトスタート部
１１５ 入力バッファ
１１６ 電流設定部
１１７ 定電流ドライバ
１１８ オープン／ショート検出部
１１９ 入力バッファ
１２０ 入力バッファ
２０ 半導体装置
２０１ 基準電圧生成部（ＶＲＥＧ部）
２０２ 減電圧保護部（ＵＶＬＯ部）
２０３ 温度保護部（ＴＳＤ部）
２０４ ショート保護部（ＳＣＰ部）
２０５ 過電圧保護部（ＯＶＰ部）
２０６ 過電流保護部 （ＯＣＰ部）
２０７ コンパレータ
２０８ 制御ロジック部
２０９ 入力バッファ
２１０ 発振器部
２１１ スロープ電圧生成部
２１２ ＰＷＭコンパレータ
２１３ ドライバ制御部
２１４ ドライバ
２１５ Ｎチャネル型電界効果トランジスタ
２１６ ドライバ
２１７ エラーアンプ
２１８ ソフトスタート部
２１９ 入力バッファ
２２０ 電流設定部
２２１ 定電流ドライバ
２２２ オープン／ショート検出部
２２３ 入力バッファ
２２４ 入力バッファ

Claims (8)

1. 入力電圧から出力電圧を生成してＬＥＤに供給する昇降圧ＤＣ／ＤＣコンバータを制御する昇降圧ＤＣ／ＤＣコントローラブロックと、
   前記ＬＥＤの出力電流を生成するカレントドライバブロックと、
   を有し、
   前記昇降圧ＤＣ／ＤＣコンバータは、
   第１端が前記入力電圧の印加端に接続された第１スイッチと、
   カソードが前記第１スイッチの第２端に接続されてアノードが接地端に接続された第１ダイオードと、
   第１端が前記第１スイッチの第２端に接続されたインダクタと、
   第１端が前記インダクタの第２端に接続されて第２端が接地端に接続された第２スイッチと、
   アノードが前記インダクタの第２端に接続されてカソードが前記ＬＥＤのアノードに接続された第２ダイオードと、
   を含み、
   前記昇降圧ＤＣ／ＤＣコントローラブロックは、
   前記ＬＥＤのカソード電圧と所定のＬＥＤ制御電圧との差分を増幅して誤差電圧を生成するエラーアンプと、
   スロープ電圧を生成するスロープ電圧生成部と、
   前記誤差電圧と前記スロープ電圧を比較して比較信号を生成するＰＷＭコンパレータと、
   前記比較信号に基づいて駆動信号を生成するドライバ制御部と、
   前記駆動信号に基づいて前記第１スイッチをオン／オフさせる第１ドライバと、
   前記駆動信号に基づいて前記第２スイッチをオン／オフさせる第２ドライバと、
   を含み、
   前記スロープ電圧生成部は、所定周波数の三角波電圧と前記第１スイッチに流れる電流に応じた電流検出電圧との加算電圧を前記スロープ電圧として出力する、
   ことを特徴とするＬＥＤドライバ。
2. 前記昇降圧ＤＣ／ＤＣコントローラブロックは、さらに、前記駆動信号に基づいて前記第１スイッチ及び前記第２スイッチとは相補的にオン／オフされる第３スイッチを含むことを特徴とする請求項１に記載のＬＥＤドライバ。
3. 前記第３スイッチは、第１ダイオードと並列に接続されていることを特徴とする請求項２に記載のＬＥＤドライバ。
4. 前記カレントドライバブロックは、
   基準電流を生成する電流設定部と、
   前記基準電流に応じて前記出力電流を生成する定電流ドライバと、
   を含むことを特徴とする請求項１〜請求項３のいずれか一項に記載のＬＥＤドライバ。
5. 前記電流設定部は、前記基準電流に応じた基準電圧を前記定電流ドライバに出力し、
   前記定電流ドライバは、前記基準電圧に基づいて電圧／電流変換と電流／電圧変換を繰り返しながら前記出力電流を生成することを特徴とする請求項４に記載のＬＥＤドライバ。
6. 前記定電流ドライバは、前記電圧／電流変換と前記電流／電圧変換を行うために、トリミング可能な複数の抵抗を含むことを特徴とする請求項５に記載のＬＥＤドライバ。
7. 前記複数の抵抗のうち、ペアとなる抵抗が千鳥状にレイアウトされていることを特徴とする請求項６に記載のＬＥＤドライバ。
8. 前記電流設定部は、外部から入力される制御電圧と内部で予め定められた定電圧のうち、いずれか低い方の電圧値に基づいて前記基準電流を設定することを特徴とする請求項４に記載のＬＥＤドライバ。