KR20160130077A

KR20160130077A - 백라이트 유닛, 이의 구동 방법, 및 백라이트 유닛을 포함하는 표시 장치

Info

Publication number: KR20160130077A
Application number: KR1020150062093A
Authority: KR
Inventors: 이대식; 이석환; 강원형
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-04-30
Filing date: 2015-04-30
Publication date: 2016-11-10
Also published as: US10009967B2; CN106097980B; US20160323946A1; CN106097980A

Abstract

백라이트 유닛은 광원부, DC/DC 변환부, 및 광원 구동 회로를 포함한다. DC/DC 변환부는 입력 전압을 수신하고, 광원부에 구동 전압을 제공한다. 광원 구동 회로는 아날로그 전압을 수신하고, 상기 아날로그 전압을 기초로 클램핑 전압을 생성하고, 상기 아날로그 전압 및 상기 클램핑 전압을 기초로 상기 DC/DC 변환부에 제공되는 메인 구동 신호를 생성한다. 상기 광원 구동 회로는 상기 아날로그 전압이 상기 기준 전압 이하인 경우, 상기 메인 구동 신호의 듀티비를 낮춘다.

Description

백라이트 유닛, 이의 구동 방법, 및 백라이트 유닛을 포함하는 표시 장치{BACKLIGHT UNIT, DRIVING METHOD THEREOF, AND DISPLAY APPARATUS INCLUDING BACKLIGHT UNIT}

본 발명은 백라이트 유닛, 이의 구동 방법, 및 백라이트 유닛을 포함하는 표시 장치에 관한 것으로, 저전압 동작하는 백라이트 유닛, 이의 구동 방법, 및 백라이트 유닛을 포함하는 표시 장치에 관한 것이다.

표시 장치에는 유기 발광 다이오드 표시 장치(organic light emitting diode display, OLED), 전계 발광 표시 장치(field emission display, FED), 진공 형광 표시 장치(vacuum fluorescent display, VFD), 플라즈마 표시 장치(plasma display panel, PDP) 등과 같이 스스로 발광하는 자체 발광형 표시 장치와 액정 표시 장치(liquid crystal display, LCD), 전기 영동 표시 장치(electrophoretic display) 등과 같이 스스로 발광하지 못하고 광원을 필요로 하는 수광형 표시 장치가 있다.

수광형 표시 장치는 광을 공급하는 백라이트 유닛을 포함한다. 백라이트 유닛은 광을 발생시키는 광원을 포함한다. 광원의 예로는 냉음극 형광 램프(cold cathode fluorescent lamp, CCFL), 평판 형광 램프(flat fluorescent lamp, FFL), 발광 다이오드(light emitting diode, LED) 등이 있다. 최근에는 소비 전력 및 발영량이 적은 발광 다이오드를 광원으로 주로 사용한다.

백라이트 유닛은 입력된 전압 신호에 기초하여 발광 다이오드 어레이들에 흐르는 전류를 제어함으로써 발광 휘도를 결정한다. 백라이트 유닛은 미리 설정된 최소 전압 및 최대 전압 범위 내에서만 발광 다이오드 어레이들에 흐르는 전류를 제어한다.

본 발명은 발광 다이오드 어레이들에 흐르는 구동 전류를 더욱 낮게 제어할 수 있는 백라이트 유닛, 이의 구동 방법, 및 백라이트 유닛을 포함하는 표시 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 실시예에 따른 백라이트 유닛은 광원부, DC/DC 변환부, 및 광원 구동 회로를 포함할 수 있다.

상기 광원부는 발광 다이오드 어레이를 포함할 수 있다.

상기 DC/DC 변환부는 입력 전압을 수신하고, 상기 발광 다이오드 어레이에 구동 전압을 제공할 수 있다.

상기 광원 구동 회로는 아날로그 전압을 수신하고, 상기 아날로그 전압을 기초로 클램핑 전압을 생성하고, 상기 아날로그 전압 및 상기 클램핑 전압을 기초로 상기 DC/DC 변환부에 제공되는 메인 구동 신호를 생성할 수 있다.

상기 아날로그 전압은 제1 하한과 제1 상한 사이의 전압 범위를 갖고, 상기 클램핑 전압은 상기 제1 하한 보다 높은 제2 하한과 상기 제1 상한 보다 낮은 제2 상한 사이의 전압 범위를 가질 수 있다.

상기 아날로그 전압이 상기 제2 하한 및 상기 제1 상한 사이의 제1 레벨을 갖는 경우에 제1 모드로 동작하고, 상기 아날로그 전압이 상기 제1 하한 및 상기 제2 하한 사이의 제2 레벨을 갖는 경우에 제2 모드로 동작하고, 상기 제1 모드로 동작하는 경우와 상기 제2 모드로 동작하는 경우에 상기 구동 전압은 서로 다를 수 있다.

상기 광원 구동 회로는 상기 제2 모드로 동작하는 경우 상기 메인 구동 신호의 듀티비를 상기 제1 모드로 동작하는 경우 상기 메인 구동 신호의 듀티비 보다 작게 제어할 수 있다.

상기 제2 모드로 동작하는 경우 상기 구동 전압의 레벨은 상기 아날로그 전압의 레벨이 낮아질수록 상기 구동 전압의 레벨이 낮아질 수 있다.

상기 DC/DC 변환부는, 인덕터, 메인 다이오드, 메인 트랜지스터, 및 백라이트 유닛을 포함할 수 있다.

상기 인덕터는 일단이 상기 입력 전압을 수신할 수 있다.

상기 메인 다이오드는 상기 인덕터의 타단과 발광 다이오드 어레이의 일단 사이에 연결되고, 상기 발광 다이오드 어레이의 일단에 상기 구동 전압을 제공할 수 있다.

상기 메인 트랜지스터는 상기 인덕터와 상기 메인 다이오드 사이에 연결된 일단 및 상기 메인 구동 신호를 수신하는 제어단을 가질 수 있다.

상기 메인 저항은 상기 메인 트랜지스터와 타단과 접지 사이에 연결될 수 있다.

상기 광원부는, 전류 조절 트랜지스터 및 메인 저항을 더 포함할 수 있다.

상기 전류 조절 트랜지스터는 상기 발광 다이오드 어레이의 타단에 연결된 일단 및 상기 광원 구동 회로로부터 제어 신호를 수신하는 제어단을 가질 수 있다.

상기 메인 저항은 상기 전류 조절 트랜지스터의 타단과 접지 사이에 연결될 수 있다.

상기 광원 구동 회로는, 전압 범위 가변부, 듀티 제어부, 및 제어신호 생성부를 포함할 수 있다.

상기 전압 범위 가변부는 상기 클램핑 전압을 생성할 수 있다.

상기 듀티 제어부는 상기 메인 트랜지스터의 타단의 전압인 메인 노드 전압, 상기 전류 조절 트랜지스터의 타단의 전압인 광원 저항 전압, 상기 클램핑 전압, 클럭 신호, 및 상기 아날로그 전압을 근거로 상기 메인 구동 신호를 생성할 수 있다.

상기 제어신호 생성부는 상기 클램핑 전압 및 상기 광원 저항 전압을 근거로 상기 제어 신호를 생성할 수 있다.

본 발명의 일 실시예에 있어서, 상기 듀티 제어부는 에러 앰프, 오프셋 보상부, 메인 비교기, 및 래치를 포함할 수 있다.

상기 에러 앰프는 상기 클램핑 전압이 인가되는 일단자, 상기 광원 저항 전압이 인가되는 타단자, 및 앰프 출력 신호를 출력하는 출력단을 가질 수 있다.

상기 오프셋 보상부는 상기 메인 노드 전압이 변조된 증폭된 메인 노드 전압 및 상기 아날로그 전압을 수신하고, 상기 제2 모드로 동작시 상기 증폭된 메인 노드 전압의 레벨을 보상하여 메인 전압 신호를 생성할 수 있다.

상기 메인 비교기는 상기 메인 전압 신호가 인가되는 비반전 단자 및 상기 앰프 출력 신호가 인가되는 반전 단자를 포함하고, 상기 메인 전압 신호와 상기 앰프 출력 신호를 비교하여 하이 신호 또는 로우 신호를 출력할 수 있다.

상기 래치는 상기 클럭 신호가 인가되는 셋 단자, 상기 메인 비교기의 출력 신호가 인가되는 리셋 단자, 및 상기 클럭 신호의 라이징 엣지부터 상기 메인 비교기의 상기 출력 신호의 라이징 엣지 동안 펄스 온 구간을 갖는 상기 메인 구동 신호를 출력하는 출력 단자를 가질 수 있다.

본 발명의 다른 실시예에 있어서, 상기 듀티 제어부는, 에러 앰프, 오프셋 보상부, 메인 비교기, 및 래치를 포함할 수 있다.

상기 오프셋 보상부는 상기 앰프 출력 신호 및 상기 아날로그 전압을 수신하고, 상기 제2 모드로 동작시 상기 앰프 출력 신호의 레벨을 보상하여 앰프 보상 신호를 생성할 수 있다.

상기 메인 비교기는 상기 메인 노드 전압이 변조된 증폭된 메인 노드 전압이 인가되는 비반전 단자 및 상기 앰프 보상 신호가 인가되는 반전 단자를 포함하고, 상기 증폭된 메인 노드 전압과 상기 앰프 보상 신호를 비교하여 하이 신호 또는 로우 신호를 출력할 수 있다.

본 발명의 또 다른 실시예에 있어서, 상기 듀티 제어부는 에러 앰프, 메인 비교기, 래치, 및 오프셋 보상부를 포함할 수 있다.

상기 메인 비교기는 상기 메인 노드 전압이 변조된 증폭된 메인 노드 전압이 인가되는 비반전 단자 및 상기 앰프 출력 신호가 인가되는 반전 단자를 포함하고, 상기 증폭된 메인 노드 전압과 상기 앰프 출력 신호를 비교하여 하이 신호 또는 로우 신호를 출력할 수 있다.

상기 래치는 상기 클럭 신호가 인가되는 셋 단자, 상기 메인 비교기의 출력 신호가 인가되는 리셋 단자, 및 상기 클럭 신호의 라이징 엣지부터 상기 메인 비교기의 상기 출력 신호의 라이징 엣지 동안 펄스 온 구간을 갖는 초기 메인 구동 신호를 출력하는 출력 단자를 가질 수 있다.

상기 오프셋 보상부는 상기 제2 모드로 동작시 상기 초기 메인 구동 신호의 듀티비를 조절하여 상기 메인 구동 신호를 생성할 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하는 표시 패널 및 상기 표시 패널에 광을 제공하는 백라이트 유닛을 포함할 수 있다.

상기 백라이트 유닛은 광원부, DC/DC 변환부, 및 광원 구동 회로를 포함할 수 있다.

상기 광원부는 발광 다이오드 어레이를 포함할 수 있다.

DC/DC 변환부는 입력 전압을 수신하고, 상기 발광 다이오드 어레이에 구동 전압을 제공할 수 있다.

상기 아날로그 전압은 제1 하한과 제1 상한 사이의 제1 전압 범위를 갖고, 상기 클램핑 전압은 상기 제1 하한 보다 높은 제2 하한과 상기 제1 상한 보다 낮은 제2 상한 사이의 제2 전압 범위를 가질 수 있다.

백라이트 유닛은 상기 아날로그 전압이 상기 제2 하한 및 상기 제1 상한 사이의 제1 레벨을 갖는 경우에 제1 모드로 동작하고, 상기 아날로그 전압이 상기 제1 하한 및 상기 제2 하한 사이의 제2 레벨을 갖는 경우에 제2 모드로 동작할 수 있다.

상기 광원 구동 회로는 상기 제1 모드로 동작하는 경우와 상기 제2 모드로 동작하는 경우에 상기 메인 구동 신호의 듀티비를 서로 다르게 제어할 수 있다.

상기 제2 모드로 동작하는 경우 상기 아날로그 전압의 레벨이 낮아질수록 상기 메인 구동 신호의 듀티비가 낮아질 수 있다.

본 발명의 일 실시예에 따른 백라이트 유닛의 구동 방법은, 제1 하한과 제1 상한 사이의 전압 범위를 갖는 아날로그 전압을 기초로 상기 제1 하한 보다 높은 제2 하한과 상기 제1 상한 보다 낮은 제2 상한 사이의 전압 범위를 갖는 클램핑 전압을 생성하는 단계; 상기 아날로그 전압 및 상기 클램핑 전압을 기초로 DC/DC 변환부의 메인 트랜지스터의 제어단에 인가되는 메인 구동 신호를 생성하는 단계; 및 상기 아날로그 전압이 미리 설정된 기준 전압 이하인지 판단하는 단계를 포함할 수 있다.

상기 아날로그 전압이 미리 설정된 기준 전압 이하인 경우, 상기 메인 구동 신호의 듀티비를 낮추고, 상기 아날로그 전압이 상기 미리 설정된 기준 전압 초과인 경우, 상기 메인 구동 신호의 듀티비를 유지할 수 있다.

상기 미리 설정된 기준 전압은 상기 제2 하한일 수 있다.

본 발명의 백라이트 유닛, 이의 구동 방법, 및 백라이트 유닛을 포함하는 표시 장치에 의하면, 발광 다이오드 어레이들에 흐르는 구동 전류를 더욱 낮게 제어할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 백라이트 유닛을 도시한 블록도이다.
도 3은 도 2에 도시된 광원 구동 회로를 도시한 도면이고, 도 4는 아날로그 전압, 클램핑 전압, 제1 발광 다이오드 어레이에 흐르는 전류의 파형들을 예시적으로 도시한 도면이다.
도 5는 메인 노드 전압, 증폭된 메인 노드 전압, 및 메인 전압 신호를 도시한 도면이다.
도 6은 도 3의 오프셋 보상부를 도시한 도면이다.
도 7은 도 3의 메인 비교기와 래치에 입출력되는 신호를 도시한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 광원 구동 회로를 도시한 도면이다.
도 9는 도 8에 도시된 오프셋 보상부를 도시한 도면이다.
도 10은 도 8의 메인 비교기와 래치에 입출력되는 신호를 도시한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 광원 구동 회로를 도시한 도면이다.
도 12는 도 11에 도시된 오프셋 보상부를 도시한 도면이다.
도 13은 도 12에 도시된 전압 펄스 발생부(920)를 도시한 도면이다.
도 14는 제2 모드로 동작하는 경우, 제2 비교기(930)에 입출력되는 신호를 도시한 도면이다.
도 15는 본 발명의 일 실시예에 따른 백라이트 유닛의 구동 방법을 도시한 순서도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치(1000)를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 타이밍 컨트롤러(200), 데이터 구동회로(300), 게이트 구동회로(400), 및 백라이트 유닛(500)을 포함할 수 있다.

표시 패널(100)는 영상을 표시할 수 있다. 표시 패널(100)은 스스로 광을 발광하는 표시 패널(예를 들어, 유기 발광 표시 패널(organic light emitting display panel))이 아닌 스스로 광을 발광하지 않고, 주위의 광을 이용하여 영상을 표시하는 표시 패널일 수 있다. 예를 들어, 표시 패널(100)은 액정 표시 패널(liquid crystal display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel) 중 어느 하나일 수 있다. 이하에서는, 표시 패널(100)이 액정 표시 패널로 이루어진 것을 예로 들어 설명한다.

표시 패널(100)은 게이트 신호를 수신하는 복수의 게이트 라인들(G1~Gk)과 데이터 전압을 수신하는 복수의 데이터 라인들(D1~Dm)을 포함한다. 게이트 라인들(G1~Gk)과 데이터 라인들(D1~Dm)은 서로 절연되며 교차한다. 표시 패널(100)에는 매트릭스 형태로 배열된 다수의 화소 영역들이 정의되고, 다수의 화소 영역들에는 다수의 화소들이 각각 구비된다. 도 1에는 다수의 화소들 중 하나의 화소(PX)의 등가회로를 예시적으로 도시하였다. 화소(PX)는 박막트랜지스터(110), 액정 커패시터(120), 및 스토리지 커패시터(130)를 포함한다.

박막트랜지스터(110)는 제어단, 일단, 및 타단을 포함한다. 박막트랜지스터(110)의 제어단은 게이트 라인들(G1~Gk) 중 첫번째 게이트라인(G1)에 연결된다. 박막트랜지스터(110)의 일단은 데이터 라인들(D1~Dm) 중 첫번째 데이터 라인(D1)에 연결된다. 박막트랜지스터(110)의 타단은 액정 커패시터(120) 및 스토리지 커패시터(130)에 연결된다. 액정 커패시터(120) 및 스토리지 커패시터(130)는 박막트랜지스터(110)의 타단에 병렬로 연결된다.

또한, 표시 패널(100)은 제1 표시 기판, 제1 표시 기판과 대향하는 제2 표시 기판, 및 제1 표시 기판과 제2 표시 기판 사이에 배치된 액정층을 포함할 수 있다.

제1 표시 기판에는 게이트 라인들(G1~Gk), 데이터 라인들(D1~Dm), 박막트랜지스터(110) 및 액정 커패시터(120)의 제1 전극인 화소 전극(미도시)이 형성된다. 박막트랜지스터(110)는 게이트 신호에 응답하여 데이터 전압을 화소 전극에 인가한다.

제2 표시 기판에는 액정 커패시터(120)의 제2 전극인 공통 전극(미도시)이 형성되고, 공통 전극에는 기준 전압이 인가된다. 다만, 다른 실시예에서, 공통 전극은 제1 표시 기판에 구비될 수도 있다.

액정층은 화소 전극과 공통 전극 사이에서 유전체 역할을 수행한다. 액정 커패시터(120)에는 데이터 전압과 기준 전압의 전위차에 대응하는 전압이 충전된다.

타이밍 컨트롤러(200)는 표시 장치 외부로부터 영상 데이터(DATA1) 및 제어 신호(CS)를 수신한다. 제어 신호는 프레임 구별 신호인 수직 동기 신호(이하 'Vsync 신호'라 함), 행 구별 신호인 수평 동기 신호(이하 'Hsync 신호'라 함), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이(HIGH) 레벨인 데이터 인에이블 신호(이하 'DE 신호'라함), 및 메인 클록 신호(MCLK)를 포함할 수 있다.

타이밍 컨트롤러(200)는 영상 데이터(DATA1)를 데이터 구동회로(300)의 사양에 맞도록 변환하고, 변환된 영상 데이터(DATA)를 데이터 구동회로(300)에 출력한다.

타이밍 컨트롤러(200)는 제어 신호(CS)를 기초로 게이트 제어 신호(CT1), 데이터 제어 신호(CT2), 및 백라이트 제어 신호(CT3)를 생성한다. 타이밍 컨트롤러(200)는 게이트 제어 신호(CT1)를 게이트 구동회로(400)에 출력하고, 데이터 제어 신호(CT2)를 데이터 구동회로(300)에 출력하고, 백라이트 제어 신호(CT3)를 백라이트 유닛(500)에 출력한다.

게이트 제어 신호(CT1)는 게이트 구동회로(400)의 동작을 제어하기 위한 신호이다. 게이트 제어 신호(CT1)는 주사 시작을 지시하는 주사 시작 신호와 게이트 온 전압의 출력 주기를 제어하는 적어도 하나의 클록 신호, 및 게이트 온 전압의 지속 시간을 한정하는 출력 인에이블 신호를 포함할 수 있다.

데이터 제어 신호(CT2)는 데이터 구동회로(300)의 동작을 제어하기 위한 신호이다. 데이터 제어 신호(CT2)는 변환된 영상 데이터(DATA1)가 데이터 구동회로(300)로 전송되는 것의 시작을 알리는 수평 시작 신호(STH), 데이터 라인들(D1~Dm)에 데이터 전압을 인가하라는 로드 신호, 및 공통 전압에 대해 데이터 전압의 극성을 반전시키는 반전 신호를 포함할 수 있다.

백라이트 제어 신호(CT3)은 백라이트 유닛(500)의 동작을 제어하기 위한 신호이다. 백라이트 제어 신호(CT3)는 입력 전압(Vin), 아날로그 전압(Vg), 클럭 신호(CLK), 및 백라이트 유닛(500)의 듀티비를 결정하는 듀티 제어 신호를 포함할 수 있다.

데이터 구동회로(300)는 데이터 제어 신호(CT2)에 기초하여 변환된 영상 데이터(DATA)에 따른 계조 전압을 생성하고, 생성된 계조 전압을 데이터 전압으로서 데이터 라인들(D1~Dm)에 출력한다.

게이트 구동회로(400)는 게이트 제어 신호(CT1)에 기초하여 게이트 신호를 생성하고, 게이트 신호를 게이트 라인들(G1~Gk)에 출력한다.

백라이트 유닛(500)은 표시 패널(100)의 하부에 배치된다. 백라이트 유닛(500)은 백라이트 제어 신호(CT3)에 기초하여 표시 패널(100)에 광을 제공한다.

도 2는 도 1의 백라이트 유닛(500)을 도시한 블록도이다.

도 2를 참조하면, 백라이트 유닛(500)은 광원부(510) 및 DC/DC 변환부(520), 및 광원 구동 회로(530)를 포함한다.

광원부(510)는 제1 광원부(511) 및 제2 광원부(513)를 포함할 수 있다. 제1 광원부(511) 및 제2 광원부(513)는 서로 병렬 연결될 수 있다. 제1 광원부(511)의 일단과 제2 광원부(513)의 일단은 서로 연결되어 구동 전압(Vout)을 수신할 수 있다. 제1 광원부(511)의 타단과 제2 광원부(513)의 타단은 접지될 수 있다. 다만, 이에 제한되는 것은 아니고, 광원부(510)는 3 이상으로 제공될 수 있다.

제1 광원부(511)는 제1 발광 다이오드 어레이(LDA1), 제1 전류 조절 트랜지스터(TR1), 및 제1 저항 소자(RS1)를 포함할 수 있다.

제1 발광 다이오드 어레이(LDA1)는 서로 직렬 연결된 복수의 발광 다이오드들(LED)을 포함할 수 있다. 제1 발광 다이오드 어레이(LDA1)는 애노드단(AN)과 캐소드단(CA1) 사이의 전압 차에 따른 전류에 의해 결정된 발광 휘도를 갖는다.

제1 전류 조절 트랜지스터(TR1)는 일단, 타단, 및 제어단을 갖는 3단 소자일 수 있다. 제1 전류 조절 트랜지스터(TR1)는 전계 효과 트랜지스터(Field Effect Transistor, FET) 또는 쌍극성 접합 트랜지스터(Bipolar Junction Transistor, BJT)일 수 있다.

본 발명의 실시예에서, 제1 전류 조절 트랜지스터(TR1)는 n채널을 갖는 전계 효과 트랜지스터(MOSFET)일 수 있다. 제1 전류 조절 트랜지스터(TR1)는 일단 및 타단 사이의 전압이 증가함에 따라 일단에 흐르는 전류가 증가하는 영역에서 동작할 수 있다.

제1 전류 조절 트랜지스터(TR1)의 일단은 제1 발광 다이오드 어레이(LDA1)의 캐소드단(CA1)에 연결될 수 있다. 제1 전류 조절 트랜지스터(TR1)의 제어단은 광원 구동 회로(530)로부터 제1 제어 신호(CTL1)를 수신한다. 제1 제어 신호(CTL1)의 레벨에 따라 제1 발광 다이오드 어레이(LDA1)에 흐르는 전류가 달라질 수 있다.

제1 저항 소자(RS1)는 제1 전류 조절 트랜지스터(TR1)의 타단에 연결된다. 제1 저항 소자(RS1)는 일정한 저항값을 가질 수 있다. 제1 저항 소자(RS1)와 제1 전류 조절 트랜지스터(TR1) 사이의 제1 노드(ND1)는 광원 구동 회로(530)에 연결된다. 광원 구동 회로(530)는 제1 노드(ND1)의 전압을 제1 노드 전압(VR1)으로서 수신한다.

제2 광원부(513)는 제2 발광 다이오드 어레이(LDA2), 제2 전류 조절 트랜지스터(TR2), 및 제2 저항 소자(RS2)를 포함할 수 있다. 제1 발광 다이오드 어레이(LDA1)와 제2 발광 다이오드 어레이(LDA2)의 휘도는 서로 다르게 제어될 수 있다. 제1 광원부(511)와 제2 광원부(513)는 동일한 구성을 가지므로, 제2 광원부(513)에 대한 구체적인 설명을 생략한다.

DC/DC 변환부(520)는 입력 전압(Vin)을 수신하여 구동 전압(Vout)을 생성하고, 생성된 구동 전압(Vout)을 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)의 애노드단(AN)에 제공한다. 구동 전압(Vout)과 입력 전압(Vin)은 모두 직류 전압이고, 서로 다른 레벨을 가질 수 있다. 예를 들어, 구동 전압(Vout)은 입력 전압(Vin) 보다 승압된 전압 레벨을 가질 수 있다.

DC/DC 변환부(520)는 인덕터(L1), 메인 트랜지스터(MTF), 메인 저항(Rm), 및 메인 다이오드(DD1)를 포함한다.

인덕터(L1)의 일단은 입력 전압(Vin)을 수신하고, 인덕터(L1)의 타단은 메인 다이오드(DD1)에 연결된다. 메인 다이오드(DD1)는 인덕터(L1)와 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)의 애노드단(AN) 사이에 연결된다. 메인 다이오드(DD1)는 인덕터(L1)에서 애노드단(AN)으로 흐르는 전류를 통과시키고, 애노드단(AN)에서 인덕터(L1)로 흐르는 전류를 차단한다.

메인 트랜지스터(MTF)는 일단, 타단, 및 제어단을 갖는 3단 소자일 수 있다. 메인 트랜지스터(MTF)는 전계 효과 트랜지스터(Field Effect Transistor, FET) 또는 쌍극성 접합 트랜지스터(Bipolar Junction Transistor, BJT)일 수 있다.

본 발명의 실시예에서, 메인 트랜지스터(MTF)는 n채널을 갖는 전계 효과 트랜지스터(MOSFET)일 수 있다.

메인 트랜지스터(MTF)의 일단은 인덕터(L1)와 메인 다이오드(DD1) 사이에 연결될 수 있다. 메인 트랜지스터(MTF)의 타단은 메인 저항(Rm)에 연결될 수 있다. 메인 트랜지스터(MTF)의 제어단은 광원 구동 회로(530)로부터 메인 구동 신호(MDR)를 수신한다. 메인 구동 신호(MDR)의 하이 구간 동안 메인 트랜지스터(MTF)는 온 동작하고, 메인 구동 신호(MDR)의 로우 구간 동안 메인 트랜지스터(MTF)는 오프 동작할 수 있다. 메인 구동 신호(MDR)의 듀티비에 따라 메인 트랜지스터(MTF)의 온 구간이 결정될 수 있다.

메인 저항(Rm)은 메인 트랜지스터(MTF)의 타단과 접지 사이에 연결된다. 메인 저항(Rm)의 저항 값은 일정할 수 있다. 메인 트랜지스터(MTF)와 메인 저항(Rm) 사이의 노드는 메인 노드(ND_M)로 정의될 수 있다.

메인 다이오드(DD1)는 인덕터(L1)의 타단과 제1 발광 다이오드 어레이(LDA1)의 애노드단(AN) 사이에 연결된다. 메인 다이오드(DD1)는 인덕터(L1) 또는 메인 트랜지스터(MTF)에서 제1 발광 다이오드 어레이(LDA1)의 애노드단(AN)으로 흐르는 전류를 통과시키고 반대 방향으로 흐르는 전류를 차단한다.

광원 구동 회로(530)는 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)의 발광 휘도를 제어할 수 있다. 광원 구동 회로(530)는 아날로그 전압(Vg) 및 클럭 신호(CLK)를 수신하고, 메인 노드(ND_M)의 전압을 메인 노드 전압(ISW)으로서 수신하고, 제1 노드 전압(VR1) 및 제2 노드 전압(VR2)을 수신한다. 광원 구동 회로(530)는 아날로그 전압(Vg), 메인 노드 전압(ISW), 제1 노드 전압(VR1), 및 제2 노드 전압(VR2)을 근거로, 제1 제어 신호(CTL1), 제2 제어 신호(CTL2), 및 메인 구동 신호(MDR)를 생성할 수 있다.

백라이트 유닛(500)은 제1 모드 및 제2 모드 중 어느 하나로 동작할 수 있다. 제1 모드는 정상 모드로서, 아날로그 전압(Vg)의 레벨이 미리 설정된 기준 전압을 초과하는 경우에 동작하는 모드일 수 있다. 제1 모드로 동작하는 경우, 제1 발광 다이오드 어레이(LDA1)의 캐소드단(CA1)의 전압 레벨을 조절하여 제1 발광 다이오드 어레이(LDA1)에 흐르는 전류를 조절한다. 제1 모드에서 제1 제어 신호(CTL1)의 레벨을 조절하여 제1 발광 다이오드 어레이(LDA1)의 캐소드단(CA1)의 전압 레벨을 조절한다.

아날로그 전압(Vg)의 레벨이 미리 설정된 기준 전압을 초과하는 경우, 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 구동 전류도 미리 설정된 기준 전류를 초과한다. 제1 모드에서 구동 전압(Vout)의 레벨이 달라지면, 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 구동 전류들 사이의 레벨 차이가 증가하고, 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)의 발광 휘도 차이가 증가한다.

제2 모드는 저전압 모드로서, 아날로그 전압(Vg)의 레벨이 미리 설정된 기준 전압 이하인 경우에 동작하는 모드일 수 있다. 제2 모드로 동작하는 경우 제1 발광 다이오드 어레이(LDA1)의 애노드단(AN)의 전압은 제1 모드로 동작하는 경우와 비교하여 달라질 수 있다. 제1 발광 다이오드 어레이(LDA1)의 애노드단(AN)의 전압이 조절됨에 따라 제1 발광 다이오드 어레이(LDA1)에 흐르는 구동 전류도 조절될 수 있다. 제2 모드에서, 메인 구동 신호(MDR)의 듀티비가 제어될 수 있다.

아날로그 전압(Vg)의 레벨이 미리 설정된 기준 전압 이하인 경우, 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 구동 전류도 미리 설정된 기준 전류 이하이다. 제2 모드에서, 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 구동 전류는 매우 낮으므로, 구동 전압(Vout)의 레벨이 달라져 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 구동 전류들 사이의 레벨 차이가 발생하더라도 미미한 수준이다. 따라서, 아날로그 전압(Vg)의 레벨이 미리 설정된 기준 전압 이하인 경우, 제1 모드로 동작하는 경우에 비해 구동 전압(Vout)을 더 낮게 제어하여 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 구동 전류를 더욱 낮게 제어할 수 있다.

도 3은 도 2에 도시된 광원 구동 회로를 도시한 도면이고, 도 4는 아날로그 전압, 클램핑 전압, 제1 발광 다이오드 어레이(LDA1)에 흐르는 전류의 파형들을 예시적으로 도시한 도면이다.

도 3을 참조하면, 광원 구동 회로(530)는 전압 범위 가변부(600), 듀티 제어부(605), 제1 제어신호 생성부(660), 및 제2 제어신호 생성부(670)를 포함할 수 있다.

전압 범위 가변부(600)는 아날로그 전압(Vg)을 수신하고, 아날로그 전압(Vg)을 근거로 클램핑 전압(Vd)을 생성할 수 있다.

아날로그 전압(Vg)은 제1 하한과 제1 상한 사이의 제1 전압 범위를 가질 수 있다. 본 발명의 실시예에서, 제1 하한은 0 V 이고, 제1 상한은 3.3 V일 수 있다. 도 4에서 아날로그 전압(Vg)은 제1 상한에서 제1 하한으로 선형적으로 감소하는 것을 예시적으로 도시하였다.

클램핑 전압(Vd)은 제2 하한과 제2 상한 사이의 제2 전압 범위를 가질 수 있다. 제2 하한은 제1 하한 보다 높을 수 있다. 제2 상한은 제1 상한 보다 낮을 수 있다.

클램핑 전압(Vd)은 아날로그 전압(Vg)에서 제2 상한과 제1 상한 사이의 전압을 제2 상한으로 유지하고, 제1 하한과 제2 하한 사이의 전압을 제2 하한으로 유지함으로써 생성될 수 있다. 본 발명의 실시예에서, 제2 하한은 125 mV이고, 제2 상한은 2.5 V일 수 있다.

제1 모드에서, 클램핑 전압(Vd)을 기초로 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)의 캐소드단들(CA1, CA2)의 전압이 결정된다. 따라서, 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 전류(Id)의 파형은 클램핑 전압(Vd)의 파형을 따른다.

도 4에서 제1 모드에서, 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 구동 전류(Id)의 상한은 100 mA이고, 하한은 5 mA인 것을 예시적으로 도시하였다. 본 발명의 실시예에서, 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 구동 전류(Id)를 5 mA 이하로 제어하기 위해 제2 모드로 동작할 수 있다. 제2 모드로 동작하는 경우, 구동 전압(Vout)의 레벨은 제1 모드로 동작하는 경우에 비해 낮을 수 있다. 구동 전압(Vout)의 레벨은 메인 트랜지스터(MTF)의 제어단에 인가되는 메인 구동 신호(MDR)의 듀티비를 제어함으로써 제어될 수 있다.

듀티 제어부(605)는 메인 노드 전압(ISW), 광원 저항 전압(ISEN), 클램핑 전압(Vd), 클럭 신호(CLK) 및 아날로그 전압(Vg)을 수신한다. 광원 저항 전압(ISEN)은 제1 노드 전압(VR1) 및 제2 노드 전압(VR2) 중 어느 하나일 수 있다. 구체적으로, 광원 저항 전압(ISEN)은 제1 노드 전압(VR1) 및 제2 노드 전압(VR2) 중 더 낮은 전압일 수 있다. 듀티 제어부(605)는 메인 노드 전압(ISW), 광원 저항 전압(ISEN), 클램핑 전압(Vd), 클럭 신호(CLK), 및 아날로그 전압(Vg)을 기초로 듀티비가 결정된 메인 구동 신호(MDR)를 생성한다.

듀티 제어부(605)는 증폭부(650), 오프셋 보상부(610), 에러 앰프(620), 메인 비교기(630), 및 래치(640) 를 포함할 수 있다.

증폭부(650)는 메인 노드 전압(ISW)을 수신하고, 메인 노드 전압(ISW)의 진폭을 증폭하여 증폭된 메인 노드 전압(ISW-A)을 생성한다. 증폭부(650)는 증폭된 메인 노드 전압(ISW-A)을 오프셋 보상부(610)에 출력할 수 있다.

다만, 이에 제한되는 것은 아니고, 증폭부(650)는 필수적 구성이 아니므로, 경우에 따라 생략될 수 있다. 이때, 메인 노드 전압(ISW)은 진폭 변조 없이 오프셋 보상부(610)에 인가될 수 있다.

오프셋 보상부(610)는 메인 비교기(630)의 비반전 단자와 증폭부(650) 사이에 연결될 수 있다. 오프셋 보상부(610)는 증폭된 메인 노드 전압(ISW-A) 및 아날로그 전압(Vg)을 수신한다. 제2 모드로 동작시, 오프셋 보상부(610)는 증폭된 메인 노드 전압(ISW-A)의 레벨을 보상하여 메인 전압 신호(ISW-1)를 생성할 수 있다.

에러 앰프(620)의 비반전 단자에 클램핑 전압(Vd)이 인가되고, 반전 단자에 광원 저항 전압(ISEN)이 인가된다. 에러 앰프(620)는 클램핑 전압(Vd)과 광원 저항 전압(ISEN)이 동일해질 수 있는 앰프 출력 신호(SST)를 출력단을 통해 출력한다. 에러 앰프(620)의 반전 단자와 비반전 단자는 서로 바뀔 수 있다.

메인 비교기(630)의 비반전 단자에는 메인 전압 신호(ISW-1)가 인가되고, 반전 단자에는 앰프 출력 신호(SST)가 인가된다. 메인 비교기(630)의 출력 신호(RSS)는 비반전 단자에 인가되는 신호의 레벨이 반전 단자에 인가되는 신호의 레벨 보다 높은 경우 하이 신호이고, 비반전 단자에 인가되는 신호의 레벨이 반전 단자에 인가되는 신호의 레벨 보다 낮은 경우 로우 신호일 수 있다.

래치(640)는 S-R 래치일 수 있다. 래치(640)의 리셋 단자(R)에는 메인 비교기(630)의 출력 신호(RSS)가 인가되고, 셋 단자(S)에는 클럭 신호(CLK)가 인가될 수 있다. 래치(640)는 출력 단자(Q)를 통해 메인 구동 신호(MDR)를 출력한다.

제1 제어신호 생성부(660)는 차동 증폭기일 수 있다. 제1 제어신호 생성부(660)의 제1 입력단에는 클램핑 전압(Vd)이 인가되고, 제2 입력단에는 제1 노드 전압(VR1)이 인가된다. 제1 제어신호 생성부(660)는 클램핑 전압(Vd)와 제1 노드 전압(VR1) 차이를 증폭하여 제1 제어 신호(CTL1)를 출력할 수 있다.

제2 제어신호 생성부(670)는 차동 증폭기일 수 있다. 제2 제어신호 생성부(670)의 제1 입력단에는 클램핑 전압(Vd)이 인가되고, 제2 입력단에는 제2 노드 전압(VR2)이 인가된다. 제2 제어신호 생성부(670)는 클램핑 전압(Vd)와 제2 노드 전압(VR2) 차이를 증폭하여 제2 제어 신호(CTL2)를 출력할 수 있다.

도 5는 메인 노드 전압(ISW), 증폭된 메인 노드 전압(ISW-A), 및 메인 전압 신호(ISW-1)를 도시한 도면이다.

도 2, 도 3, 및 도 5를 참조하면, 메인 노드 전압(ISW)은 인덕터(L1)와 메인 트랜지스터(MTF)의 동작에 의해 삼각 펄스 파형을 가질 수 있다. 도 6에서 메인 노드 전압(ISW)은 제1 진폭(AMP1)을 갖고, 증폭된 메인 노드 전압(ISW-A)은 제1 진폭(AMP1) 보다 큰 제2 진폭(AMP2)을 갖는 것으로 도시하였다. 메인 노드 전압(ISW)과 증폭된 메인 노드 전압(ISW-A)은 동일한 주파수를 가질 수 있다. 메인 노드 전압(ISW)과 증폭된 메인 노드 전압(ISW-A)의 최소 전압 레벨(V1)은 서로 동일할 수 있다. 메인 전압 신호(ISW-1)의 파형은 후술한다.

도 6은 도 3의 오프셋 보상부를 도시한 도면이다.

도 6을 참조하면, 오프셋 보상부(610)는 비교기(700), 오프셋 트랜지스터(710), 전압 반전부(720), 및 가산기(730)를 포함할 수 있다.

비교기(700)의 비반전 단자에는 아날로그 전압(Vg)이 인가되고, 반전 단자에는 클램핑 전압(Vd)의 제2 하한(Vd-min)이 인가된다. 비교기(700)는 비반전 단자에 인가되는 신호의 레벨이 반전 단자에 인가되는 신호의 레벨 보다 높은 경우 하이 신호를 출력하고, 비반전 단자에 인가되는 신호의 레벨이 반전 단자에 인가되는 신호의 레벨 보다 낮은 경우 로우 신호를 출력한다.

오프셋 트랜지스터(710)는 일단, 타단, 및 제어단을 갖는 3단 소자일 수 있다. 오프셋 트랜지스터(710)는 전계 효과 트랜지스터(Field Effect Transistor, FET) 또는 쌍극성 접합 트랜지스터(Bipolar Junction Transistor, BJT)일 수 있다.

본 발명의 실시예에서, 오프셋 트랜지스터(710)는 p 채널을 갖는 전계 효과 트랜지스터일 수 있다. 오프셋 트랜지스터(710)의 제어단에는 비교기(700)의 출력 신호가 인가될 수 있다. 오프셋 트랜지스터(710)는 제어단에 인가되는 신호가 로우 신호인 경우, 온 동작하고, 제어단에 인가되는 신호가 하이 신호인 경우 오프 동작할 수 있다. 오프셋 트랜지스터(710)의 일단은 전압 반전부(720)에 연결되고, 오프셋 트랜지스터(710)의 타단은 가산기(730)에 연결될 수 있다.

전압 반전부(720)는 아날로그 전압(Vg)을 수신하고, 아날로그 전압(Vg)을 반전시켜 반전 아날로그 전압(Vg-R)을 생성할 수 있다. 반전 아날로그 전압(Vg-R)은 클램핑 전압(Vd)의 제2 하한(Vd-min)에서 아날로그 전압(Vg)을 뺀 신호일 수 있다.

가산기(730)는 오프셋 트랜지스터(710)가 턴 온된 경우에 증폭된 메인 노드 전압(ISW-A)과 반전 아날로그 전압(Vg-R)을 더한 신호를 메인 전압 신호(ISW-1)로서 출력할 수 있다. 가산기(730)는 오프셋 트랜지스터(740)가 턴 오프된 경우에 증폭된 메인 노드 전압(ISW-A)을 메인 전압 신호(ISW-1)로서 출력할 수 있다.

도 5 및 도 6을 참조하면, 메인 전압 신호(ISW-1)의 최소 전압 레벨(V2)은 오프셋 트랜지스터(710)가 턴 온된 경우에, 메인 노드 전압(ISW)의 최소 전압 레벨(V1) 보다 클 수 있다. 메인 전압 신호(ISW-1)의 최소 전압 레벨(V2)은 오프셋 트랜지스터(710)가 턴 오프된 경우에, 메인 노드 전압(ISW)의 최소 전압 레벨(V1)과 동일할 수 있다.

이하, 도 6을 참조하여 아날로그 전압(Vg)의 레벨에 따른 오프셋 보상부(610)의 동작을 설명한다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 큰 경우에, 비교기(700)는 하이 신호를 오프셋 트랜지스터(710)의 제어단에 출력하고, 오프셋 트랜지스터(710)는 턴 오프된다. 가산기(730)는 증폭된 메인 노드 전압(ISW-A)을 메인 전압 신호(ISW-1)로서 출력한다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 작은 경우에, 비교기(700)는 로우 신호를 오프셋 트랜지스터(710)의 제어단에 출력하고, 오프셋 트랜지스터(710)는 턴 온된다. 가산기(730)는 증폭된 메인 노드 전압(ISW-A)과 반전 아날로그 전압(Vg-R)을 더한 신호를 메인 전압 신호(ISW-1)로서 출력할 수 있다.

도 7은 도 3의 메인 비교기와 래치에 입출력되는 신호를 도시한 도면이다.

이하, 도 2, 도 3, 및 도 5 내지 도 7을 참조하여, 듀티 제어부(605)가 메인 구동 신호(MDR)의 듀티비를 제어하는 동작을 설명한다.

래치(640)의 리셋 단자(R)에는 메인 비교기(630)의 출력 신호(RSS)가 인가된다.

메인 비교기(630)는 메인 전압 신호(ISW-1)의 레벨이 앰프 출력 신호(SST) 보다 큰 구간 동안 하이 신호를 출력하고, 메인 전압 신호(ISW-1)의 레벨이 앰프 출력 신호(SST) 보다 작은 구간 동안 로우 신호를 출력한다.

래치(640)의 셋 단자(S)에는 클럭 신호(CLK)가 인가될 수 있다. 클럭 신호(CLK)는 메인 전압 신호(ISW-1)와 동일한 주파수를 가질 수 있다.

메인 구동 신호(MDR)는 클럭 신호(CLK)의 라이징 엣지부터 메인 비교기(630)의 출력 신호(RSS)의 라이징 엣지 동안 펄스 온 구간을 가질 수 있다. 메인 구동 신호(MDR)의 듀티비는 메인 비교기(630)의 출력 신호(RSS)의 라이징 엣지에 따라 제어될 수 있다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 큰 경우에, 듀티 제어부(605)는 제1 모드로 동작한다. 제1 모드에서, 메인 비교기(630)의 출력 신호(RSS)의 파형은 일정할 수 있다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 작은 경우에, 듀티 제어부(605)는 제2 모드로 동작한다. 제2 모드에서 메인 전압 신호(ISW-1)의 레벨은 제1 모드의 메인 전압 신호(ISW-1)에 비해 더 높을 수 있다. 또한, 제1 모드 및 제2 모드에서 앰프 출력 신호(SST)의 레벨은 일정할 수 있다. 따라서, 하나의 주기 내에서 메인 비교기(630)의 출력 신호(RSS)의 라이징 엣지가 앞당겨진다. 제2 모드로 동작하는 경우, 메인 구동 신호(MDR)의 듀티비는 제1 모드로 동작하는 경우에 비해 감소하고, 제2 모드에서 구동 전압(Vout)은 제1 모드에 비해 감소할 수 있다. 제2 모드로 동작하는 경우, 구동 전압(Vout)의 레벨은 아날로그 전압(Vg)의 레벨이 낮아질수록 낮아질 수 있다.

도 8은 본 발명의 다른 실시예에 따른 광원 구동 회로를 도시한 도면이다.

도 8을 참조하면, 광원 구동 회로(531)는 전압 범위 가변부(600), 듀티 제어부(606), 제1 제어신호 생성부(660), 및 제2 제어신호 생성부(670)를 포함할 수 있다. 듀티 제어부(606)는 도 3에 도시된 듀티 제어부(605)와 비교하여 오프셋 보상부(611) 및 메인 비교기(631)에 차이가 있다. 이하, 오프셋 보상부(611) 및 메인 비교기(631)에 대해 설명하고, 나머지 구성들에 대한 설명은 생략한다.

오프셋 보상부(611)는 메인 비교기(630)의 반전 단자와 에러 앰프(620)의 출력단 사이에 연결된다. 오프셋 보상부(611)는 앰프 출력 신호(SST) 및 아날로그 전압(Vg)을 수신한다. 제2 모드로 동작시, 오프셋 보상부(611)는 앰프 출력 신호(SST)의 레벨을 보상하여 앰프 보상 신호(SST-1)를 생성할 수 있다.

메인 비교기(631)의 비반전 단자에는 증폭된 메인 노드 전압(ISW-A)이 인가되고, 반전 단자에는 앰프 보상 신호(SST-1)가 인가될 수 있다.

도 9는 도 8에 도시된 오프셋 보상부를 도시한 도면이다.

도 9를 참조하면, 오프셋 보상부(611)는 비교기(800), 오프셋 트랜지스터(810), 전압 반전부(820), 및 감산기(830)를 포함할 수 있다.

비교기(800)의 비반전 단자에는 아날로그 전압(Vg)이 인가되고, 반전 단자에는 클램핑 전압(Vd)의 제2 하한(Vd-min)이 인가된다. 비교기(800)는 비반전 단자에 인가되는 신호의 레벨이 비반전 단자에 인가되는 신호의 레벨 보다 높은 경우 하이 신호를 출력하고, 비반전 단자에 인가되는 신호의 레벨이 비반전 단자에 인가되는 신호의 레벨 보다 낮은 경우 로우 신호를 출력한다.

오프셋 트랜지스터(810)는 일단, 타단, 및 제어단을 갖는 3단 소자일 수 있다. 오프셋 트랜지스터(810)는 전계 효과 트랜지스터 또는 쌍극성 접합 트랜지스터일 수 있다.

본 발명의 실시예에서, 오프셋 트랜지스터(810)는 p 채널을 갖는 전계 효과 트랜지스터일 수 있다. 오프셋 트랜지스터(810)의 제어단에는 비교기(800)의 출력 신호가 인가될 수 있다. 오프셋 트랜지스터(810)는 제어단에 인가되는 신호가 로우 신호인 경우, 온 동작하고, 제어단에 인가되는 신호가 하이 신호인 경우 오프 동작할 수 있다.

감산기(830)는 오프셋 트랜지스터(810)가 턴 온된 경우에 앰프 출력 신호(SST)에서 반전 아날로그 전압(Vg-R)을 뺀 신호를 앰프 보상 신호(SST-1)로서 출력할 수 있다. 오프셋 트랜지스터(810)가 턴 온된 경우에 앰프 보상 신호(SST-1)의 레벨은 앰프 출력 신호(SST)의 레벨 보다 낮을 수 있다.

감산기(830)는 오프셋 트랜지스터(810)가 턴 오프된 경우에, 앰프 출력 신호(SST)를 앰프 보상 신호(SST-1)로서 출력할 수 있다.

이하, 도 9를 참조하여 아날로그 전압(Vg)의 레벨에 따른 오프셋 보상부(611)의 동작을 설명한다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 큰 경우에, 비교기(800)는 하이 신호를 오프셋 트랜지스터(810)의 제어단에 출력하고, 오프셋 트랜지스터(810)는 턴 오프된다. 감산기(830)는 앰프 출력 신호(SST)를 앰프 보상 신호(SST-1)로서 출력한다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 작은 경우에, 비교기(800)는 로우 신호를 오프셋 트랜지스터(810)의 제어단에 출력하고, 오프셋 트랜지스터(810)는 턴 온된다. 감산기(830)는 앰프 출력 신호(SST)에서 반전 아날로그 전압(Vg-R)을 뺀 신호를 앰프 보상 신호(SST-1)로서 출력할 수 있다.

도 10은 도 8의 메인 비교기와 래치에 입출력되는 신호를 도시한 도면이다.

이하, 도 2 및 도 8 내지 도 10을 참조하여, 듀티 제어부(606)가 메인 구동 신호(MDR)의 듀티비를 제어하는 동작을 설명한다.

래치(640)의 리셋 단자(R)에는 메인 비교기(631)의 출력 신호(RSS)가 인가된다.

메인 비교기(631)는 증폭된 메인 노드 전압(ISW-A)의 레벨이 앰프 보상 신호(SST-1) 보다 큰 구간 동안 하이 신호를 출력하고, 증폭된 메인 노드 전압(ISW-A)의 레벨이 앰프 보상 신호(SST-1) 보다 작은 구간 동안 로우 신호를 출력한다.

래치(640)의 셋 단자(S)에는 클럭 신호(CLK)가 인가될 수 있다. 클럭 신호(CLK)은 증폭된 메인 노드 전압(ISW-A)와 동일한 주파수를 가질 수 있다.

메인 구동 신호(MDR)는 클럭 신호(CLK)의 라이징 엣지부터 메인 비교기(631)의 출력 신호(RSS)의 라이징 엣지 동안 펄스 온 구간을 가질 수 있다. 메인 구동 신호(MDR)의 듀티비는 메인 비교기(630)의 출력 신호(RSS)의 라이징 엣지에 따라 제어될 수 있다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 큰 경우에, 듀티 제어부(606)는 제1 모드로 동작한다. 제1 모드에서, 메인 비교기(631)의 출력 신호(RSS)의 파형은 일정할 수 있다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 작은 경우에, 듀티 제어부(606)는 제2 모드로 동작한다. 제2 모드에서 앰프 보상 신호(SST-1)의 레벨은 제1 모드에서 앰프 보상 신호(SST-1)의 레벨 보다 낮을 수 있다. 또한, 제1 모드 및 제2 모드에서 증폭된 메인 노드 전압(ISW-A)의 파형은 일정할 수 있다. 따라서, 하나의 주기 내에서 메인 비교기(631)의 출력 신호(RSS)의 라이징 엣지가 앞당겨진다. 제2 모드로 동작하는 경우, 메인 구동 신호(MDR)의 듀티비는 제1 모드로 동작하는 경우에 비해 감소하고, 제2 모드에서 구동 전압(Vout)은 제1 모드에 비해 감소할 수 있다.

도 11은 본 발명의 다른 실시예에 따른 광원 구동 회로를 도시한 도면이다.

도 11을 참조하면, 광원 구동 회로(532)는 전압 범위 가변부(600), 듀티 제어부(607), 및 제1 제어신호 생성부(660), 및 제2 제어신호 생성부(670)를 포함할 수 있다. 듀티 제어부(607)는 도 3에 도시된 듀티 제어부(605)와 비교하여 오프셋 보상부(612) 및 메인 비교기(632)에 차이가 있다. 이하, 오프셋 보상부(612) 및 메인 비교기(632)에 대해 설명하고, 나머지 구성들에 대한 설명은 생략한다.

오프셋 보상부(612)는 래치(640)의 출력 단자(Q)에 연결된다. 오프셋 보상부(612)는 래치(640)의 출력 단자(Q)로부터 초기 메인 구동 신호(MDR-1)를 수신하고, 초기 메인 구동 신호(MDR-1)의 듀티비를 조절하여 메인 구동 신호(MDR)를 출력한다.

메인 비교기(632)의 비반전 단자에는 증폭된 메인 노드 전압(ISW-A)이 인가되고, 반전 단자에는 앰프 출력 신호(SST)가 인가될 수 있다.

도 12는 도 11에 도시된 오프셋 보상부를 도시한 도면이다.

도 12를 참조하면, 오프셋 보상부(612)는 제1 비교기(900), 제1 오프셋 트랜지스터(910), 전압 펄스 발생부(920), 제2 비교기(930), 제2 오프셋 트랜지스터(940), 제1 다이오드(950), 제3 오프셋 트랜지스터(960), 제2 다이오드(970), 및 제3 다이오드(980)를 포함할 수 있다.

제1 비교기(900)의 반전 단자에는 아날로그 전압(Vg)이 인가되고, 비반전 단자에는 클램핑 전압(Vd)의 제2 하한(Vd-min)이 인가된다. 제1 비교기(900)는 비반전 단자에 인가되는 신호의 레벨이 반전 단자에 인가되는 신호의 레벨 보다 높은 경우 하이 신호를 출력하고, 비반전 단자에 인가되는 신호의 레벨이 반전 단자에 인가되는 신호의 레벨 보다 낮은 경우 로우 신호를 출력한다.

제1 오프셋 트랜지스터(910)는 일단, 타단, 및 제어단을 갖는 3단 소자일 수 있다. 제1 오프셋 트랜지스터(910)의 제어단에는 제1 비교기(900)의 출력 신호가 인가될 수 있다. 제1 오프셋 트랜지스터(910)의 일단은 초기 메인 구동 신호(MDR-1)를 수신하고, 제1 오프셋 트랜지스터(910)의 타단은 접지될 수 있다.

본 발명의 실시예에서, 제1 오프셋 트랜지스터(910)는 n채널을 갖는 전계 효과 트랜지스터일 수 있다. 제1 오프셋 트랜지스터(910)는 제1 비교기(900)의 출력 신호가 하이 신호인 경우, 온 동작하고, 제1 비교기(900)의 출력 신호가 로우 신호인 경우, 오프 동작할 수 있다.

전압 펄스 발생부(920)는 클럭 신호(CLK) 및 아날로그 전압(Vg)을 수신할 수 있다. 전압 펄스 발생부(920)는 클럭 신호(CLK) 및 아날로그 전압(Vg)을 근거로 전압 펄스 신호(Vp)를 생성할 수 있다.

제2 비교기(930)의 비반전 단자는 제2 오프셋 트랜지스터(940)의 타단에 연결되고, 반전 단자는 전압 펄스 신호(Vp)를 수신할 수 있다. 제2 비교기(930)의 비반전 단자에는 제2 오프셋 트랜지스터(940)가 턴 온시 클램핑 전압(Vd)의 제2 하한(Vd-min)이 인가될 수 있다. 제2 비교기(930)는 비반전 단자에 인가되는 신호의 레벨이 반전 단자에 인가되는 신호의 레벨 보다 높은 경우 하이 신호를 출력하고, 비반전 단자에 인가되는 신호의 레벨이 반전 단자에 인가되는 신호의 레벨 보다 낮은 경우 로우 신호를 출력한다.

제2 오프셋 트랜지스터(940)는 일단, 타단, 및 제어단을 갖는 3단 소자일 수 있다. 제2 오프셋 트랜지스터(940)의 제어단은 제1 다이오드(950)에 연결될 수 있다. 제2 오프셋 트랜지스터(940)의 제어단은 제1 오프셋 트랜지스터(910)가 턴 온된 경우 접지될 수 있다. 제2 오프셋 트랜지스터(940)의 일단은 클램핑 전압(Vd)의 제2 하한(Vd-min)을 수신하고, 제2 오프셋 트랜지스터(940)의 타단은 제2 비교기(930)의 비반전 단자에 연결될 수 있다.

본 발명의 실시예에서, 제2 오프셋 트랜지스터(940)는 p채널을 갖는 전계 효과 트랜지스터일 수 있다. 제2 오프셋 트랜지스터(940)는 제어단에 인가되는 신호가 로우 신호인 경우, 온 동작하고, 제어단에 인가되는 신호가 하이 신호인 경우 오프 동작할 수 있다.

제1 다이오드(950)는 제2 오프셋 트랜지스터(940)의 제어단과 제1 오프셋 트랜지스터(910)의 일단 사이에 연결될 수 있다. 제1 다이오드(950)는 제2 오프셋 트랜지스터(940)의 제어단에서 제1 오프셋 트랜지스터(910)의 일단 방향으로 흐르는 전류를 통과시키고 반대 방향으로 흐르는 전류를 차단할 수 있다.

제3 오프셋 트랜지스터(960)는 일단, 타단, 및 제어단을 갖는 3단 소자일 수 있다. 제3 오프셋 트랜지스터(960)의 제어단은 제2 다이오드(970)에 연결될 수 있다. 제3 오프셋 트랜지스터(960)의 제어단은 제1 오프셋 트랜지스터(910)가 턴 온된 경우에 접지될 수 있다. 제3 오프셋 트랜지스터(960)의 일단은 제2 비교기(930)의 출력 신호를 수신하고, 제3 오프셋 트랜지스터(960)의 타단은 출력 노드(ND-OUT)에 연결될 수 있다. 메인 구동 신호(MDR)는 출력 노드(ND-OUT)을 통해 출력될 수 있다.

본 발명의 실시예에서, 제3 오프셋 트랜지스터(960)는 p채널을 갖는 전계 효과 트랜지스터일 수 있다. 제3 오프셋 트랜지스터(960)는 제어단에 인가되는 신호가 로우 신호인 경우, 온 동작하고, 제어단에 인가되는 신호가 하이 신호인 경우 오프 동작할 수 있다.

제2 다이오드(970)는 제3 오프셋 트랜지스터(960)의 제어단과 제1 오프셋 트랜지스터(910)의 일단에 연결된 입력 노드(ND-IN) 사이에 연결될 수 있다. 제2 다이오드는 제3 오프셋 트랜지스터(960)의 제어단에서 입력 노드(ND-IN) 방향으로 흐르는 전류를 통과시키고 반대 방향으로 흐르는 전류를 차단할 수 있다.

제3 다이오드(980)는 출력 노드(ND-OUT)와 입력 노드(ND-IN) 사이에 연결될 수 있다. 제3 다이오드(980)는 입력 노드(ND-IN)에서 출력 노드(ND-OUT) 방향으로 흐르는 전류를 통과시키고 반대 방향으로 흐르는 전류를 차단할 수 있다.

도 13은 도 12에 도시된 전압 펄스 발생부(920)를 도시한 도면이다.

도 13을 참조하면, 전압 펄스 발생부(920)는 적분기(921), 전압 반전부(923), 및 가산기(925)를 포함할 수 있다.

적분기(921)는 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)와 동일한 주파수를 갖는 삼각 펄스 신호(CLK-1)를 생성한다. 삼각 펄스 신호(CLK-1)는 클럭 신호(CLK)를 하나의 주기 단위로 적분한 신호일 수 있다. 한 주기내에서 클럭 신호(CLK)의 하이 구간과 하이 레벨에 의해 정해지는 사각형의 면적은 삼각 펄스 신호(CLK-1)의 하나의 주기와 최대 레벨에 의해 정해지는 삼각형의 면적과 동일할 수 있다.

전압 반전부(923)는 아날로그 전압(Vg)을 수신하고, 아날로그 전압(Vg)을 반전시켜 반전 아날로그 전압(Vg-R)을 생성할 수 있다. 반전 아날로그 전압(Vg-R)은 클램핑 전압(Vd)의 제2 하한(Vd-min)에서 아날로그 전압(Vg)을 뺀 신호일 수 있다.

가산기(935)는 삼각 펄스 신호(CLK-1)와 반전 아날로그 전압(Vg-R)을 더한 신호를 전압 펄스 신호(Vp)로서 출력할 수 있다.

도 14는 제2 모드로 동작하는 경우, 제2 비교기(930)에 입출력되는 신호를 도시한 도면이다.

이하, 도 12 내지 도 14를 참조하여 아날로그 전압(Vg)의 레벨에 따른 오프셋 보상부(612)의 동작을 설명한다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 큰 경우에, 제1 비교기(900)는 로우 신호를 출력하고, 제1 오프셋 트랜지스터(910)는 턴 오프된다. 오프셋 보상부(612)는 제1 모드로 동작한다. 입력 노드(ND-IN)에 인가된 초기 메인 구동 신호(MDR-1)는 제3 다이오드(980) 및 출력 노드(ND-OUT)를 통과하여 메인 구동 신호(MDR)로서 출력될 수 있다.

아날로그 전압(Vg)이 클램핑 전압(Vd)의 제2 하한(Vd-min)(예를 들어, 125 mV) 보다 작은 경우에, 제1 비교기(900)는 하이 신호를 출력하고, 제1 오프셋 트랜지스터(910)는 턴 온된다. 오프셋 보상부(612)는 제2 모드로 동작할 수 있다.

제2 모드로 동작하는 경우, 초기 메인 구동 신호(MDR-1)는 제1 오프셋 트랜지스터(910)를 통해 접지에 인가될 수 있다. 또한, 제2 오프셋 트랜지스터(940)의 제어단은 접지되므로, 제2 오프셋 트랜지스터(940)는 턴 온될 수 있다. 제2 비교기(930)의 비반전 단자에 클램핑 전압(Vd)의 제2 하한(Vd-min)이 인가될 수 있다.

아날로그 전압(Vg)이 작아질수록 반전 아날로그 전압(Vg-R)은 커지므로, 전압 펄스 신호(Vp)의 레벨이 증가한다. 전압 펄스 신호(Vp)의 레벨이 증가하면, 클램핑 전압(Vd)의 제2 하한(Vd-min)이 전압 펄스 신호(Vp)에 비해 더 높은 레벨을 갖는 구간의 비율이 줄어든다. 따라서, 제2 비교기(930)의 출력 신호의 듀티비가 감소한다.

제3 오프셋 트랜지스터(960)의 제어단은 접지되므로, 제3 오프셋 트랜지스터(960)는 턴 온될 수 있다. 제2 비교기(930)의 출력 신호가 출력 노드(ND-OUT)를 통해 메인 구동 신호(MDR)로서 출력될 수 있다.

도 15는 본 발명의 일 실시예에 따른 백라이트 유닛의 구동 방법을 도시한 순서도이다.

도 1 내지 도 15를 참조하면, S100 단계에서, 아날로그 전압(Vg)을 기초로 클램핑 전압(Vd)을 생성한다. 아날로그 전압(Vg)은 제1 하한과 제1 상한 사이의 전압 범위를 가질 수 있다. 클램핑 전압(Vd)은 제1 하한 보다 높은 제2 하한과 제1 상한 보다 낮은 제2 상한 사이의 전압 범위를 가질 수 있다.

이후, S110 단계에서, 아날로그 전압(Vg) 및 클램핑 전압(Vd)을 기초로 메인 구동 신호(MDR)를 생성한다. 메인 구동 신호(MDR)는 DC/DC 변환부(520)의 메인 트랜지스터(MTF)의 제어단에 인가되는 신호일 수 있다. DC/DC 변환부(520)에서 출력되는 구동 전압(Vout)은 메인 구동 신호(MDR)의 듀티비에 의해 제어될 수 있다.

이후, S120 단계에서, 아날로그 전압(Vg)이 미리 설정된 기준 전압 이하인지 판단한다. 이때, 미리 설정된 기준 전압은 제2 하한일 수 있다. 본 발명의 실시예들에서, 제2 하한은 125 mV 인 것을 예시적으로 설명하였다.

아날로그 전압이 미리 설정된 기준 전압 초과인 경우, 발광 다이오드 어레이에 흐르는 구동 전류는 미리 설정된 기준 전류 초과로 제어될 수 있다(S150). 본 발명의 실시예들에서, 미리 설정된 기준 전류는 5 mA 일 수 있다(도 4 참조).

아날로그 전압이 미리 설정된 기준 전압 이하인 경우, 메인 구동 신호(MDR)의 듀티비를 낮춘다(S160). 메인 구동 신호(MDR)의 듀티비가 낮아지므로, 구동 전압(Vout) 역시 감소한다(S170). 구동 전압(Vout)이 감소하면, 발광 다이오드 어레이에 흐르는 구동 전류는 미리 설정된 기준 전류 이하로 제어될 수 있다(S180).

따라서, 아날로그 전압(Vg)의 레벨이 미리 설정된 기준 전압 이하인 경우, 메인 구동 신호의 듀티비 및 구동 전압(Vout)을 더 낮게 제어함으로써 제1 및 제2 발광 다이오드 어레이들(LDA1, LDA2)에 흐르는 구동 전류를 더욱 낮게 제어할 수 있다.

한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.

1000: 표시 장치 100: 표시 패널
200: 타이밍 컨트롤러 300: 데이터 구동회로
400: 게이트 구동회로 500: 백라이트 유닛
510: 광원부 520: DC/DC 변환부
530: 광원 구동 회로 600: 전압 범위 가변부
605: 듀티 제어부 610: 오프셋 보상부
620: 에러 앰프 630: 메인 비교기
640: 래치 650: 증폭부

Claims

발광 다이오드 어레이를 포함하는 광원부;
입력 전압을 수신하고, 상기 발광 다이오드 어레이에 구동 전압을 제공하는 DC/DC 변환부; 및
아날로그 전압을 수신하고, 상기 아날로그 전압을 기초로 클램핑 전압을 생성하고, 상기 아날로그 전압 및 상기 클램핑 전압을 기초로 상기 DC/DC 변환부에 제공되는 메인 구동 신호를 생성하는 광원 구동 회로를 포함하고,
상기 아날로그 전압은 제1 하한과 제1 상한 사이의 전압 범위를 갖고, 상기 클램핑 전압은 상기 제1 하한 보다 높은 제2 하한과 상기 제1 상한 보다 낮은 제2 상한 사이의 전압 범위를 갖고,
상기 아날로그 전압이 상기 제2 하한 및 상기 제1 상한 사이의 제1 레벨을 갖는 경우에 제1 모드로 동작하고, 상기 아날로그 전압이 상기 제1 하한 및 상기 제2 하한 사이의 제2 레벨을 갖는 경우에 제2 모드로 동작하고, 상기 제1 모드로 동작하는 경우와 상기 제2 모드로 동작하는 경우에 상기 구동 전압은 서로 다른 백라이트 유닛.
제1항에 있어서,
상기 광원 구동 회로는 상기 제2 모드로 동작하는 경우 상기 메인 구동 신호의 듀티비를 상기 제1 모드로 동작하는 경우 상기 메인 구동 신호의 듀티비 보다 작게 제어하는 백라이트 유닛.
제1항에 있어서,
상기 제2 모드로 동작하는 경우 상기 구동 전압의 레벨은 상기 아날로그 전압의 레벨이 낮아질수록 상기 구동 전압의 레벨이 낮아지는 백라이트 유닛.
제1항에 있어서,
상기 DC/DC 변환부는,
일단이 상기 입력 전압을 수신하는 인덕터;
상기 인덕터의 타단과 발광 다이오드 어레이의 일단 사이에 연결되고, 상기 발광 다이오드 어레이의 일단에 상기 구동 전압을 제공하는 메인 다이오드;
상기 인덕터와 상기 메인 다이오드 사이에 연결된 일단 및 상기 메인 구동 신호를 수신하는 제어단을 갖는 메인 트랜지스터; 및
상기 메인 트랜지스터와 타단과 접지 사이에 연결된 메인 저항을 포함하는 백라이트 유닛.
제4항에 있어서,
상기 광원부는,
상기 발광 다이오드 어레이의 타단에 연결된 일단 및 상기 광원 구동 회로로부터 제어 신호를 수신하는 제어단을 갖는 전류 조절 트랜지스터; 및
상기 전류 조절 트랜지스터의 타단과 접지 사이에 연결된 메인 저항을 더 포함하는 백라이트 유닛.
제5항에 있어서,
상기 광원 구동 회로는,
상기 클램핑 전압을 생성하는 전압 범위 가변부;
상기 메인 트랜지스터의 타단의 전압인 메인 노드 전압, 상기 전류 조절 트랜지스터의 타단의 전압인 광원 저항 전압, 상기 클램핑 전압, 클럭 신호, 및 상기 아날로그 전압을 근거로 상기 메인 구동 신호를 생성하는 듀티 제어부; 및
상기 클램핑 전압 및 상기 광원 저항 전압을 근거로 상기 제어 신호를 생성하는 제어신호 생성부를 포함하는 백라이트 유닛.
제6항에 있어서,
상기 듀티 제어부는,
상기 클램핑 전압이 인가되는 일단자, 상기 광원 저항 전압이 인가되는 타단자, 및 앰프 출력 신호를 출력하는 출력단을 갖는 에러 앰프;
상기 메인 노드 전압이 변조된 증폭된 메인 노드 전압 및 상기 아날로그 전압을 수신하고, 상기 제2 모드로 동작시 상기 증폭된 메인 노드 전압의 레벨을 보상하여 메인 전압 신호를 생성하는 오프셋 보상부;
상기 메인 전압 신호가 인가되는 비반전 단자 및 상기 앰프 출력 신호가 인가되는 반전 단자를 포함하고, 상기 메인 전압 신호와 상기 앰프 출력 신호를 비교하여 하이 신호 또는 로우 신호를 출력하는 메인 비교기; 및
상기 클럭 신호가 인가되는 셋 단자, 상기 메인 비교기의 출력 신호가 인가되는 리셋 단자, 및 상기 클럭 신호의 라이징 엣지부터 상기 메인 비교기의 상기 출력 신호의 라이징 엣지 동안 펄스 온 구간을 갖는 상기 메인 구동 신호를 출력하는 출력 단자를 갖는 래치를 포함하는 백라이트 유닛.
제7항에 있어서,
상기 오프셋 보상부는,
상기 아날로그 전압이 인가되는 비반전 단자 및 상기 클램핑 전압의 상기 제2 하한이 인가되는 반전 단자를 포함하고, 상기 아날로그 전압과 상기 클램핑 전압의 상기 제2 하한을 비교하여 하이 신호 또는 로우 신호를 출력하는 비교기;
상기 클램핑 전압의 상기 제2 하한에서 상기 아날로그 전압을 뺀 반전 아날로그 전압을 생성하는 전압 반전부;
상기 반전 아날로그 전압을 수신하는 일단 및 상기 비교기의 출력 신호를 수신하는 제어단을 갖는 오프셋 트랜지스터; 및
상기 오프셋 트랜지스터가 턴 온된 경우에 상기 증폭된 메인 노드 전압과 상기 반전 아날로그 전압을 더한 신호를 상기 메인 전압 신호로서 출력하고, 상기 오프셋 트랜지스터가 턴 오프된 경우에 상기 증폭된 메인 노드 전압을 상기 메인 전압 신호로서 출력하는 가산기를 포함하는 백라이트 유닛.
제8항에 있어서,
상기 오프셋 트랜지스터는 p 채널을 갖는 전계 효과 트랜지스터인 백라이트 유닛.
제6항에 있어서,
상기 듀티 제어부는,
상기 클램핑 전압이 인가되는 일단자, 상기 광원 저항 전압이 인가되는 타단자, 및 앰프 출력 신호를 출력하는 출력단을 갖는 에러 앰프;
상기 앰프 출력 신호 및 상기 아날로그 전압을 수신하고, 상기 제2 모드로 동작시 상기 앰프 출력 신호의 레벨을 보상하여 앰프 보상 신호를 생성하는 오프셋 보상부;
상기 메인 노드 전압이 변조된 증폭된 메인 노드 전압이 인가되는 비반전 단자 및 상기 앰프 보상 신호가 인가되는 반전 단자를 포함하고, 상기 증폭된 메인 노드 전압과 상기 앰프 보상 신호를 비교하여 하이 신호 또는 로우 신호를 출력하는 메인 비교기; 및
상기 클럭 신호가 인가되는 셋 단자, 상기 메인 비교기의 출력 신호가 인가되는 리셋 단자, 및 상기 클럭 신호의 라이징 엣지부터 상기 메인 비교기의 상기 출력 신호의 라이징 엣지 동안 펄스 온 구간을 갖는 상기 메인 구동 신호를 출력하는 출력 단자를 갖는 래치를 포함하는 백라이트 유닛.
제10항에 있어서,
상기 오프셋 보상부는,
상기 아날로그 전압이 인가되는 비반전 단자 및 상기 클램핑 전압의 상기 제2 하한이 인가되는 반전 단자를 포함하고, 상기 아날로그 전압과 상기 클램핑 전압의 상기 제2 하한을 비교하여 하이 신호 또는 로우 신호를 출력하는 비교기;
상기 클램핑 전압의 상기 제2 하한에서 상기 아날로그 전압을 뺀 반전 아날로그 전압을 생성하는 전압 반전부;
상기 반전 아날로그 전압을 수신하는 일단 및 상기 비교기의 출력 신호를 수신하는 제어단을 갖는 오프셋 트랜지스터; 및
상기 오프셋 트랜지스터가 턴 온된 경우에 상기 앰프 출력 신호에서 상기 반전 아날로그 전압을 뺀 신호를 상기 앰프 보상 신호로서 출력하고, 상기 오프셋 트랜지스터가 턴 오프된 경우에 상기 앰프 출력 신호를 상기 앰프 보상 신호로서 출력하는 감산기를 포함하는 백라이트 유닛.
제11항에 있어서,
상기 오프셋 트랜지스터는 p 채널을 갖는 전계 효과 트랜지스터인 백라이트 유닛.
제6항에 있어서,
상기 듀티 제어부는,
상기 클램핑 전압이 인가되는 일단자, 상기 광원 저항 전압이 인가되는 타단자, 및 앰프 출력 신호를 출력하는 출력단을 갖는 에러 앰프;
상기 메인 노드 전압이 변조된 증폭된 메인 노드 전압이 인가되는 비반전 단자 및 상기 앰프 출력 신호가 인가되는 반전 단자를 포함하고, 상기 증폭된 메인 노드 전압과 상기 앰프 출력 신호를 비교하여 하이 신호 또는 로우 신호를 출력하는 메인 비교기;
상기 클럭 신호가 인가되는 셋 단자, 상기 메인 비교기의 출력 신호가 인가되는 리셋 단자, 및 상기 클럭 신호의 라이징 엣지부터 상기 메인 비교기의 상기 출력 신호의 라이징 엣지 동안 펄스 온 구간을 갖는 초기 메인 구동 신호를 출력하는 출력 단자를 갖는 래치; 및
상기 제2 모드로 동작시 상기 초기 메인 구동 신호의 듀티비를 조절하여 상기 메인 구동 신호를 생성하는 오프셋 보상부를 포함하는 백라이트 유닛.
제13항에 있어서,
상기 오프셋 보상부는,
상기 아날로그 전압이 인가되는 비반전 단자 및 상기 클램핑 전압의 상기 제2 하한이 인가되는 반전 단자를 포함하고, 상기 아날로그 전압과 상기 클램핑 전압의 상기 제2 하한을 비교하여 하이 신호 또는 로우 신호를 출력하는 제1 비교기;
상기 초기 메인 구동 신호를 수신하는 일단, 접지된 타단, 및 상기 제1 비교기의 출력 신호를 수신하는 제어단을 갖는 제1 오프셋 트랜지스터;
상기 아날로그 전압 및 상기 클럭 신호를 수신하고, 전압 펄스 신호를 생성하는 전압 펄스 발생부;
상기 클램핑 전압의 상기 제2 하한을 수신하는 일단 및 상기 제1 오프셋 트랜지스터가 턴 온된 경우에 접지되는 제어단을 갖는 제2 오프셋 트랜지스터;
상기 제2 오프셋 트랜지스터가 턴 온시 상기 제2 오프셋 트랜지스터의 타단을 통해 상기 클램핑 전압의 상기 제2 하한이 인가되는 비반전 단자 및 상기 전압 펄스 신호가 인가되는 반전 단자를 포함하고, 상기 제2 오프셋 트랜지스터가 턴 온시 상기 클램핑 전압의 상기 제2 하한과 상기 전압 펄스 신호를 비교하여 하이 신호 또는 로우 신호를 출력하는 제2 비교기; 및
상기 제2 비교기의 출력 신호를 수신하는 일단, 상기 메인 구동 신호를 출력하는 노드에 연결된 타단, 및 상기 제1 오프셋 트랜지스터가 턴 온된 경우에 접지되는 제어단을 갖는 제3 오프셋 트랜지스터를 포함하는 백라이트 유닛.
제14항에 있어서,
상기 제1 오프셋 트랜지스터는 n 채널을 갖는 전계 효과 트랜지스터이고, 상기 제2 및 제3 오프셋 트랜지스터들 각각은 p 채널을 갖는 전계 효과 트랜지스터인 백라이트 유닛.
제14항에 있어서,
상기 전압 펄스 발생부는,
상기 클럭 신호를 수신하고, 상기 클럭 신호를 하나의 주기 단위로 적분하여 삼각 펄스 신호를 생성하는 적분기;
상기 클램핑 전압의 상기 제2 하한에서 상기 아날로그 전압을 뺀 반전 아날로그 전압을 생성하는 전압 반전부; 및
상기 삼각 펄스 신호와 상기 반전 아날로그 전압을 더하여 상기 전압 펄스 신호를 생성하는 가산기를 포함하는 백라이트 유닛.
영상을 표시하는 표시 패널; 및
상기 표시 패널에 광을 제공하는 백라이트 유닛을 포함하고,
상기 백라이트 유닛은,
발광 다이오드 어레이를 포함하는 광원부;
입력 전압을 수신하고, 상기 발광 다이오드 어레이에 구동 전압을 제공하는 DC/DC 변환부; 및
아날로그 전압을 수신하고, 상기 아날로그 전압을 기초로 클램핑 전압을 생성하고, 상기 아날로그 전압 및 상기 클램핑 전압을 기초로 상기 DC/DC 변환부에 제공되는 메인 구동 신호를 생성하는 광원 구동 회로를 포함하고,
상기 아날로그 전압은 제1 하한과 제1 상한 사이의 제1 전압 범위를 갖고, 상기 클램핑 전압은 상기 제1 하한 보다 높은 제2 하한과 상기 제1 상한 보다 낮은 제2 상한 사이의 제2 전압 범위를 갖고,
상기 아날로그 전압이 상기 제2 하한 및 상기 제1 상한 사이의 제1 레벨을 갖는 경우에 제1 모드로 동작하고, 상기 아날로그 전압이 상기 제1 하한 및 상기 제2 하한 사이의 제2 레벨을 갖는 경우에 제2 모드로 동작하고, 상기 광원 구동 회로는 상기 제1 모드로 동작하는 경우와 상기 제2 모드로 동작하는 경우에 상기 메인 구동 신호의 듀티비를 서로 다르게 제어하는 표시 장치.
제17항에 있어서,
상기 제2 모드로 동작하는 경우 상기 아날로그 전압의 레벨이 낮아질수록 상기 메인 구동 신호의 듀티비가 낮아지는 표시 장치.
제1 하한과 제1 상한 사이의 전압 범위를 갖는 아날로그 전압을 기초로 상기 제1 하한 보다 높은 제2 하한과 상기 제1 상한 보다 낮은 제2 상한 사이의 전압 범위를 갖는 클램핑 전압을 생성하는 단계;
상기 아날로그 전압 및 상기 클램핑 전압을 기초로 DC/DC 변환부의 메인 트랜지스터의 제어단에 인가되는 메인 구동 신호를 생성하는 단계; 및
상기 아날로그 전압이 미리 설정된 기준 전압 이하인지 판단하는 단계를 포함하고,
상기 아날로그 전압이 미리 설정된 기준 전압 이하인 경우, 상기 아날로그 전압의 레벨이 낮아질수록 상기 메인 구동 신호의 듀티비를 낮추는 백라이트 유닛의 구동 방법.
제19항에 있어서,
상기 미리 설정된 기준 전압은 상기 제2 하한인 백라이트 유닛의 구동 방법.