CN101785118B - 驱动装置 - Google Patents

Abstract

本发明涉及的驱动装置构成为具有：第一晶体管(B13)，其一个端子输入脉冲状电流，并且所述一个端子与控制端子连接；和第二晶体管(B14)，其一个端子至少连接一个负载，另一个端子与第一晶体管(B13)的另一个端子一起连接于基准电位，控制端子连接于第一晶体管(B13)的控制端子；在第一晶体管(B13)的控制端子和第一晶体管(B13)的另一个端子之间，连接电阻元件。

Description

驱动装置

技术领域

本发明涉及进行负载(发光二极管等)的驱动控制的驱动装置。

背景技术

作为LCD[Liquid Crystal Display，液晶显示]面板(例如汽车导航监视器)的背光光源，当前主要采用冷阴极管荧光灯(CCFL[Cold CathodeFluorescent Lamp])，但是由于Hg挥发对应的趋势以及高亮度、省电、寿命长等优点，近年来白色LED[Light Emitting Diode，发光二极管]被实用化，对于进行其驱动控制的LED驱动装置(所谓LED驱动器)，也公开并提出了各种技术(例如，参照专利文献1)。

专利文献1：特开2007-13183号公报

在利用PWM控制要使LED发光时，由元件的特性而能够控制的占空比范围被限制。

并且，根据元件的特性，使LED发光的电流精度低。

发明内容

本发明鉴于上述问题点，其目的是提供一种能够扩大可控制占空比范围，能够不依赖于元件的变动而提高控制电流的精度的驱动装置。

为了达成上述目的，本发明涉及的驱动装置构成为具有：第一晶体管，其一个端子输入脉冲状电流，并且所述一个端子与控制端子连接；和第二晶体管，其一个端子至少连接一个负载，另一个端子与所述第一晶体管的另一个端子共同连接于基准电位，控制端子分别连接于所述第一晶体管的控制端子；在所述第一晶体管的控制端子和所述第一晶体管的另一个端子之间，连接电阻元件的结构(第一结构)。

此外，由上述第一结构构成的驱动装置优选还具备分别对所述第一晶体管和所述第二晶体管的一个端子供给恒定电压的第二基准电压供给部和第二基准电压供给部的结构(第二结构)。

根据本发明涉及的驱动装置，通过插入电阻可以使晶体管的上升沿提前，由此可以扩大可控占空比范围。

此外，根据本发明涉及的驱动装置，通过使晶体管的一个端子为恒定电压，能够不依赖于元件变动而提高控制电流的精度。

附图说明

图1是表示本发明涉及的半导体装置的第1实施方式的框图。

图2是半导体装置10的引脚配置图。

图3是表示外部端子的引脚号、端子名以及功能的对应表。

图4是用于说明半导体装置10的外部连接的图。

图5是表示外部元件的常量的一例的设定表。

图6是外部端子的输入输出等效电路图。

图7是表示半导体装置10的电特性的表。

图8是表示FAIL1信号的输出段的图。

图9是表示FAIL2信号的输出段的图。

图10是用于说明开路/短路的检测动作的图。

图11是表示LED使能(enable)信号LEDEN1、LEDEN2的输入逻辑与LED输出端子LED1～LED4的导通/截止状态的相互关系的真值表。

图12是表示电流设定部116和恒流驱动器117的一结构例的电路图。

图13是表示电阻RSET和输出电流ILED的相互关系的曲线图。

图14A是表示PWM调光控制的一例(PWM＝150Hz、Duty＝0.38％)的时序图。

图14B是表示PWM调光控制的一例(PWM＝150Hz、Duty＝50％)的时序图。

图14C是表示PWM调光控制的一例(PWM＝20kHz、Duty＝50％)时序图。

图15是表示电阻RT和振荡频率FOSC的相互关系的曲线图。

图16是用于说明与OCP部111的动作相关联的外部元件的连接关系的图。

图17A是用于说明线圈L1的选定的波形图。

图17B是用于说明线圈L1的选定的电路图。

图18是用于说明输出电容器CVOUT的选定的图。

图19是用于说明输入电容器CVCC的选定的图。

图20是用于说明负荷开关用晶体管Q1的选定、及其软启动的图。

图21是表示晶体管Q1的栅极·源极间电容和软启动时间的相互关系的曲线图。

图22是表示DC/DC转换器的LC谐振电路的电路图。

图23是表示相位超前单元的第1例(输出电容器的ESR分量)的电路图。

图24是表示相位超前单元的第2例(与COMP端子连接的CR分量)的电路图。

图25是表示半导体装置10的动作时序的时序图。

图26是表示本发明涉及的半导体装置的第2实施方式的框图。

图27是半导体装置20的引脚配置图。

图28是示出外部端子的引脚号、端子名以及功能的对应表。

图29是表示半导体装置20的电特性的表。

图30是表示电流设定部220和恒流驱动器221的一结构例的电路图。

图31A是表示镜像比(mirror ratio)和晶体管尺寸的相互关系的示意图(镜像比1∶1650的情况)。

图31B是表示镜像比和晶体管尺寸的相互关系的示意图(镜像比1∶100的情况)。

图32是锯齿形配置了电阻的布局图。

符号说明

10半导体装置

101基准电压生成部(VREG部)

102开关

103欠压保护部(UVLO部)

104温度保护部(TSD部)

105过电压保护部(OVP部)

106  输入缓冲器

107  振荡器部

108  PWM比较器

109  控制逻辑部

110  驱动器

111  过电流保护部(OCP部)

112  比较器

113  误差放大器

114  软启动部

115  输入缓冲器

116  电流设定部

117  恒流驱动器

118  开路/短路检测部

119  输入缓冲器

120  输入缓冲器

20  半导体装置

201  基准电压生成部(VREG部)

202  欠压保护部(UVLO部)

203  温度保护部(TSD部)

204  短路保护部(SCP部)

205  过电压保护部(OVP部)

206  过电流保护部(OCP部)

207  比较器

208  控制逻辑部

209  输入缓冲器

210  振荡器部

211  斜坡电压生成部

212  PWM比较器

213  驱动器控制部

214  驱动器

215  N沟道型场效应晶体管

216  驱动器

217  误差放大器

218  软启动部

219  输入缓冲器

220  电流设定部

221  恒流驱动器

222  开路/短路检测部

223  输入缓冲器

224  输入缓冲器

具体实施方式

图1是表示本发明涉及的半导体装置的第1实施方式的框图。

首先，叙述本实施方式的半导体装置10的概要。

半导体装置10是36V高耐压的白色LED驱动器IC，在单芯片上集成了升压DC/DC转换器、以及4通道输出的恒流驱动器。另外，半导体装置10通过PWM[Pulse Width Modulation，脉冲宽度调制]控制以及VDAC控制的任一个都可以实现白色LED的调光控制。

下面，叙述本实施方式的半导体装置10的特点。

第一特点，电源电压VCC的输入电压范围是4.5～30[V]。第二特点，内置有升压DC/DC控制器。第三特点，内置有对LED提供输出电流ILED的4通道恒流驱动器(最大电流值：150[mA])。第四特点，对应于PWM调光(占空比：0.38～99.5[％])。第五特点，内置有各种保护功能部(UVLO[Under Voltage Lock Out]、OVP[Over VoltageProtection]、TSD[Thermal Shut Down]、OCP[Over Current Protection])。第六特点，内置有LED异常状态(开路/短路)的检测功能。第七特点，采用了HSOP-M28封装(参照图2)。

另外，本实施方式的半导体装置10可以用于汽车导航监视器的背光光源、中小型LCD面板的背光光源等的驱动控制。

如图1所示，具有上述特点的本实施方式的半导体装置10集成以下部件而成：基准电压生成部101(以下称为VREG部101)、开关102、欠压保护部103(以下称为UVLO部103)、温度保护部104(以下称为TSD部104)、过电压保护部105(以下称为OVP部105)、输入缓冲器106、振荡器部107、PWM比较器108、控制逻辑部109、驱动器110、过电流保护部111(以下称为OCP部111)、比较器112、误差放大器113、软启动部114、输入缓冲器115、电流设定部116、恒流驱动器117、开路/短路检测部118、输入缓冲器119和120。

另外，半导体装置10的上述电路部可以大致分为以下四个模块：VREG模块(VREG部101)、升压DC/DC控制器模块(开关102、输入缓冲器106、振荡器部107、PWM比较器108、控制逻辑部109、驱动器110、OCP部111、比较器112、误差放大器113以及软启动部114)、电流驱动器模块(输入缓冲器115、电流设定部116、恒流驱动器117、开路/短路检测部118以及输入缓冲器119和120)、保护模块(UVLO部103、TSD部104、OVP部105)。

此外，本实施方式的半导体装置10具有28个外部端子(1引脚～28引脚)作为与外部确立电连接的单元。

图2是半导体装置10的引脚配置图，图3是表示外部端子的引脚号、端子名、以及功能的对应表。另外，在图2中，在半导体装置10的中央部两边所设置的宽幅端子是与子接地连接的FIN端子，是用于使放热性良好的端子。

下面，对半导体装置10的外部连接进行详细的说明。

图4是用于说明半导体装置10的外部连接的图。

关于图4所示的外部元件，去耦电容器CVCC、CREG优选尽可能连接在IC引脚最近的地方。

在CS端子(22引脚)、GND端子(7引脚)以及PGND(21引脚)中有可能流过大电流，所以优选分别独立地进行布线并降低阻抗。

应注意在VDAC端子(8引脚)、ISET端子(9引脚)、RT端子(26引脚)以及COMP端子(28引脚)中不产生噪声。

PWM端子(5引脚)、SYNC端子(6引脚)、LED1端子(12引脚)、LED2端子(14引脚)、LED3端子(15引脚)以及LED4端子(17引脚)会被接通断开，所以应注意不要对周边图案产生影响。

图4中的粗线部分优选宽幅图案且尽可能短地进行布局。

另外，在本实施方式的半导体装置10中，外接有功率晶体管Q2，所以能够提高放热性。

图5是表示外部元件的常量的一例的设定表。另外，本图中例示的常量是在电源电压VCC＝12[V]、LED5串联4并联、输出电流ILED＝50[mA]时对动作进行了确认的常量。因此，最适值根据使用条件等而不同，所以优选在充分评价的基础上决定常量。

图6是外部端子的输入输出等效电路图。

如图6所示，在半导体装置10的外部端子都连接有静电保护二极管。

此外，对于作为控制关联端子的PWM端子(5引脚)、SYNC端子(6引脚)、VDAC端子(8引脚)、ISET端子(9引脚)、LEDEN1端子(10引脚)、LEDEN2端子(11引脚)、CS端子(22引脚)、SWOUT端子(23引脚)、EN端子(24引脚)、OVP端子(25引脚)、RT端子(26引脚)、SS端子(27引脚)、COMP端子(28引脚)，构成为不是将上侧(从信号线向电源线抽出电荷的路径侧)的静电保护二极管的阴极连接于基准电压VREG或电源电压VCC的施加端，而是连接于中间电压CL10V(例如10[V]，参照图6的最右下栏)的施加端。

通过这样的结构，在未施加电源电压VCC的情况下，或未通过使能信号EN生成基准电压VREG的情况下，即使对外部端子施加了正电压，也不会经由静电保护二极管向基准电压线或电源电压线流入过大电流，所以可以防止电路破坏或误动作。

图7是表示由上述结构构成的半导体装置10的电特性的表。另外，对于图7所示的电特性，在没有特别指定的情况下，表示在电源电压VCC＝12[V]、周围温度Ta＝25[℃]下的数值。

下面，对于半导体装置10的VREG模块(VREG部101)，参照前面提到的图1等进行详细的说明。

VREG部101是在输入到EN端子(24引脚)的使能信号EN为高电平时，生成来自输入到VCC端子(1引脚)的电源电压VCC(12[V])的基准电压VREG(5[V](Typ.))的单元。该基准电压VREG作为内部电路的电源来使用，并且，也使用于在IC外将端子固定为高电平电压时。

此外，VREG部101具备UVLO功能，在成为2.9[V](Typ.)以上时开始动作，在成为2.8[V](Typ.)以下时停止动作。

另外，VREG端子(4引脚)是用于连接相位补偿用电容CREG(10μF(Typ.))的外部端子。通过连接这样的相位补偿用电容CREG，可以使VREG部101的电路动作稳定。

下面，对半导体装置10的自诊断功能进行详细的说明。

本实施方式的半导体装置10为了表示内置于自身的保护电路的动作状态，具备分别从FAIL1端子(3引脚)和FAIL2端子(20引脚)以开漏(open drain)形式分别输出FAIL1信号和FAIL2信号的功能。

UVLO部103、TSD部104、OVP部105以及OCP部111的任一个检测异常状态，在其输出信号为低电平时，控制逻辑部109经由图8所示的输出段，使FAIL1信号为低电平，并将SWOUT端子(23引脚)固定为低电平，由此停止升压动作。

但是，OCP部111是逐脉冲(pulse by pulse)方式，所以仅在由升压DC/DC转换器的振荡频率FOSC决定的1周期，SWOUT端子被固定在低电平之后，恢复升压动作。通过这样的逐脉冲方式，可以在不使电路动作完全停止的情况下施加电流限制，所以即使由于误动作而电路被停止时，也没有迟延地进行自动恢复，因此对于用户来说使用方便。

此外，在UVLO部103、TSD部104以及OVP部105的至少一个检测出异常状态时，使LED1端子、LED2端子、LED3端子以及LED4端子(12引脚、14引脚、15引脚、17引脚)都为开路(高阻抗)。

此外，从FAIL1端子(3引脚)输出的FAIL1信号和从LOADSW端子(2引脚)输出的LOADSW信号互为反转信号，FAIL1信号为低电平时，LOADSW信号利用开关102成为高电平。因此，在UVLO部103、TSD部104、OVP部105以及OCP部111的任一个检测出异常状态时，与LOADSW端子(2引脚)外部连接的负荷开关(图4的P沟道型场效应晶体管Q1)被截止。因此，在半导体装置10异常时，使升压动作停止，从而可以防止IC达到破坏或冒烟·起火于未然。

另一方面，从FAIL2端子(20引脚)输出的FAIL2信号在开路/短路检测部118检测出异常状态(开路状态或短路状态)时，经由图9所示的输出段输出低电平。另外，从开路/短路检测部118输出的FAIL2信号成为锁存方式，根据使能信号EN的导通/截止(进而UVLO信号的导通/截止)来进行其锁存解除。

如图10所示那样，开路/短路检测部118在应该维持在规定的LED控制电压VLED(0.8[V](Typ.))的LED端子电压V1～V4(LED1端子～LED4端子的各端子电压)成为0.15[V](Typ.)以下时，判断为该LED端子为开路，并且在OVP端子(25引脚)的端子电压VP(输出电压VOUT的分压电压)达到1.7[V](Typ.)时，为了截止对判断为开路的LED端子的电流输出，对恒流驱动器117发送指示并且使FAIL2信号迁移到低电平。另外，在图10的例中，例示出了LED1端子成为开路的情况。

这样，通过由两阶段来实施LED端子的开路检测和电流输出的截止控制，可以避免不必要的停机(shut down)。

另外，对于上述开路检测，也可以利用OVP部105执行的过电压检测来代替。即，在OVP部105中，检测出OVP端子的端子电压VP达到规定的过电压检测电压VDOVP(2.0[V](Typ.))的情况之后，停止DC/DC转换器的升压动作，截止全通道的电流输出，所以即使不用进行开路检测，也能够以兼备过电压检测和开路检测的形式，使全通道的电流输出截止。

其中，在仅想要截止成为开路的通道的情况下，如上述说明的那样，通过监视LED端子电压V1～V4，确定成为开路的LED端子，可以仅截止该通道。尤其是应用于若截止全通道的电流输出则对使用产生障碍的应用(汽车导航监视器的背光驱动装置等)时，优选可以个别地截止各通道的电流输出的本实施方式的结构。

此外，开路/短路检测部118在LED端子电压V1～V4成为4.5[V](Typ.)以上时判断为短路。换言之，在正常时和异常时之间，在LED端子电压的差分成为3.7[V](＝4.5[V]-0.8[V])(Typ.)以上时成为检测出短路。

另外，白色LED的正方向下降电压VF大约为3.4[V]，所以在上述设定例中，LED仅有一个短路时不检测为短路，在LED有两个以上短路时检测为短路。通过这样的阈值电平的设定，可以在使用产生了LED短路的LED时不会带来什么障碍的范围内避免不需要的停机。

这样，在开路/短路检测部118的短路检测是指检测以下状态的动作，例如：在分别外部连接于LED1端子～LED4端子的LED列中，对于任意一个LED列，形成该LED列的一个LED成为短路状态(阳极/阴极间的短路状态)的结果，作为LED列整体的正方向下降电压成为降低成为了该短路状态的LED的正方向下降电压VF程度的状态，一个LED端子电压与其他LED端子电压相比，成为提高了LED的正方向下降电压VF程度的状态。因此如图1所示，开路/短路检测部118和OVP部105作为别的保护模块而形成。

但是，在本实施方式的半导体装置10中，一旦检测出开路/短路，则以后短路检测信号被屏蔽(mask)。若采用图10的例来叙述，则检测出LED1端子的开路以后，对于其他LED2端子～LED4端子，其短路检测信号被屏蔽。通过这样的屏蔽控制，LED1端子成为开路的结果，LED端子电压V1几乎减低为GND，接受此而输出电压VOUT上升，追随于此，LED端子电压V2～V4即使比通常时上升，也不会将其误检测为短路。另外，开路检测信号在开路/短路检测后不被屏蔽。

此外，上述短路检测信号在由PWM驱动引起的输出电流ILED的截止期间也被屏蔽。通过这样的屏蔽控制，在输出电流ILED的截止期间，即使LED端子电压V1～V4跳跃的情况下，也不会将其误检测为短路。另外，关于上述屏蔽控制，考虑在PWM信号的逻辑变迁定时和输出电流ILED的导通/截止定时之间产生延迟的情况，可以从开始流过输出电流ILED的定时(恒流驱动器117的输出晶体管导通的定时)到PWM信号下降为低电平的定时为止进行屏蔽(参照后面出现的图13)。

此外，若在LED1端子～LED4端子连接附加电容，则在输出导通时LED端子电压V1～V4下降的情况变慢，有可能短路检测进行误动作，所以需要注意。此外，FAIL1信号和FAIL2信号都是开漏形式，所以FAIL1端子和FAIL2端子对基准电压VREG的施加端由电阻(图4的电阻RFL1、RFL2)被提升(pull up)。

下面，对半导体装置10的电流驱动器模块(输入缓冲器115、电流设定部116、恒流驱动器117、开路/短路检测部118以及输入缓冲器119和120)进行详细的说明。

在LED输出端子LED1～LED4中有未使用来自恒流驱动器117的输出电流ILED的输出端子(进而，未点亮的LED列)的情况下，采用LEDEN1端子(10引脚)以及LEDEN2端子(11引脚)，可以分别截止对LED输出端子LED1～LED4的电流输出。

图11是表示LED使能信号LEDEN1、LEDEN2的输入逻辑与LED输出端子LED1～LED4的导通/截止状态的相互关系的真值表。

另外，在不利用LED使能信号LEDEN1、LEDEN2使未使用的LED端子开路时，在开路/短路检测部118中开路检测产生误动作。此外，在利用LED使能信号LEDEN1、LEDEN2使向LED端子的电流输出适当截止的情况下，误差放大器113的输入段进行动作，所以优选LED1端子～LED4端子不固定于GND，而连接于开路或定电压VREG的施加端。此外，在PWM驱动输出电流ILED时，优选不切换LED使能信号LEDEN1、LEDEN2。

下面，对于输出电流ILED的设定方法，参照图12进行详细地说明。

图12是表示电流设定部116和恒流驱动器117的一结构例的电路图。

如图12所示，电流设定部116具有运算放大器A1、直流电压源A2、npn型双极性晶体管A3、电阻A4和A5、pnp型双极性晶体管A6～A9以及电阻A10(电阻值R)而构成。

运算放大器A1的第1正相输入端(+)连接于VDAC端子(8引脚)。运算放大器A2的第2正相输入端(+)连接于直流电压源A2的正极端，施加规定的定电压VISET(＝2.0[V])。直流电压源A2的负极端连接于接地端。运算放大器A2的反相输入端(-)连接于ISET端子(9引脚)。晶体管A3的基极连接于运算放大器A1的输出端。晶体管A3的发射极连接于ISET端子。

电阻A4、A5的各一端都连接于基准电压VREG的施加端。电阻A4的另一端连接于晶体管A6的发射极。电阻R5的另一端连接于晶体管A7的发射极。晶体管A6、A7的基极相互连接，其连接节点连接于晶体管A7的集电极。晶体管A6的集电极连接于晶体管A8的发射极。晶体管A7的集电极连接于晶体管A9的发射极。晶体管A8、A9的基极相互连接，其连接节点连接于晶体管A8的集电极。晶体管A8的集电极连接于晶体管A3的集电极。晶体管A9的集电极经由电阻A10连接于接地端。

另一方面，如图12所示，恒流驱动器117具有分别对LED1端子～LED4端子提供输出电流ILED的4通道的输出段Ch1、Ch2、Ch3、Ch4而构成。另外，输出段Ch1具有运算放大器B1、N沟道型场效应晶体管B2、电阻B3(电阻值5R)、电流镜电路B4(镜像比1∶1)、电阻B5(电阻值5R)、运算放大器B6、N沟道型场效应晶体管B7、电阻B8(电阻值5R)、电流镜电路B9(镜像比1∶10)、运算放大器B 10、直流电压源B11、N沟道型场效应晶体管B12～B14、运算放大器B15、直流电压源B16、N沟道型场效应晶体管B17、电阻B18而构成。

运算放大器B 1的正相输入端(+)连接于晶体管A9和电阻A10的连接节点。运算放大器B 1的反相输入端(-)连接于电阻B3的一端。电阻B3的另一端连接于接地端。晶体管B2的漏极连接于电流镜电路B4的输入端。晶体管B2的源极连接于电阻B3的一端。晶体管B2的栅极连接于运算放大器B1的输出端。电流镜电路B4的电源输入端连接于基准电压VREG的施加端。

运算放大器B6的正相输入端(+)分别连接于电流镜电路B4的输出端和电阻B5的一端。运算放大器B6的反相输入端连接于电阻B8的一端。电阻B5、B8的另一端都连接于接地端。晶体管B7的漏极连接于电流镜电路B9的输入端。晶体管B7的源极连接于电阻B8的一端。晶体管B7的栅极连接于运算放大器B6的输出端。电流镜电路B9的电源输入端连接于基准电压VREG的施加端。

运算放大器B10的正相输入端(+)连接于直流电压源B11的正极端。直流电压源B11的负极端连接于接地端。晶体管B12的漏极连接于电流镜电路B9的输出端。晶体管B12的源极连接于运算放大器B10的反相输入端(-)。晶体管B12的栅极连接于运算放大器B10的输出端。

晶体管B13的漏极连接于晶体管B12的源极。晶体管B13、B14的栅极相互连接，并且其连接节点连接于晶体管B12的漏极，另一方面还经由电阻B18连接于接地端。晶体管B13、B14的源极都连接于接地端。

运算放大器B15的正相输入端(+)连接于直流电压源B16的正极端。直流电压源B16的负极端连接于接地端。晶体管B17的漏极连接于LED1端子。晶体管B17的源极连接于运算放大器B15的反相输入端(-)，另一方面还连接于晶体管B14的漏极。晶体管B17的栅极连接于运算放大器B15的输出端。

另外，构成恒流驱动器117的其他输出段Ch2～Ch4由与上述输出段Ch1相同的结构构成，所以省略详细的说明。

在由上述结构构成的电流设定部116以及恒流驱动器117中，根据下面的(1)式设定输出电流ILED。

[式1]

ILED[mA]＝min{VDAC，2.0[V]}/RSET[kΩ]×3300…(1)

在上述(1)式中，参数min{VDAC，2.0[V]}是输入VDAC端子(8引脚)的控制电压VDAC、和在电流设定部116的内部预定的定电压VISET(＝2.0[V])中任意一个较低的电压值。此外，参数RSET是与ISET端子(9引脚)外部连接的电阻RSET的电阻值，参数3300(Typ.)是在恒流驱动器117的电路内部决定的常量。

即，通过对ISET端子(9引脚)下拉(pull down)连接电阻RSET，从而成为将流过该ISET端子的基准电流ISET的规定增益倍(例如3300倍)设定为输出电流ILED的最大值(例如50[mA])的形式。

若就图12的例来具体叙述，则在恒流驱动器117中，首先，利用运算放大器B 1、晶体管B2以及电阻B3(电阻值5R)，对电阻A10的端子电压Va(＝ISET×R)进行电压/电流变换，生成作为基准电流ISET的1/5的中间电流Ia(＝1/5ISET)。接着，采用电流镜电路B4，将中间电流Ia以1∶1镜像，生成中间电流Ib(＝1/5ISET)。接着，采用电阻B5(电阻值5R)，对中间电流Ib进行电流/电压变换，生成端子电压Vb(＝ISET×R)。接着，采用运算放大器B6、晶体管B7以及电阻B8(电阻值5R)，对电阻B5的端子电压Vb进行电压/电流变换，生成中间电流Ic(＝1/5ISET)。接着，采用电流镜电路B9，将中间电流Ic以1∶10镜像，生成将基准电流ISET两倍后的中间电流Id(＝2ISET)。然后，最终采用由晶体管B13、B14构成的电流镜电路，将中间电流Id以1∶1650镜像，生成将基准电流ISET3300倍后的输出电流ILED(＝3300ISET)。

另外，为了提高输出电流ILED的精度，对于最终段的电流镜电路，采用运算放大器B10、B15，使晶体管B13、B14的漏极·源极间电压相同(例如0.3[V])。此外，恒流驱动器117构成为根据所输入的基准电流ISET，反复进行电压/电流变换和电流/电压变换，并生成希望的输出电流ILED。因此，上述变换处理中所用的电阻元件(在图12的例中，电阻B3、B5、B8)增加，进而其修整(trimming)机会增加。这样，根据具有许多可能修整的电阻的结构，通过对这些电阻值进行微调，可以实现输出电流ILED的相对偏差幅度为±4％、绝对偏差幅度为±6％，进而可以对亮度偏差的降低以及LED的长寿命化作出贡献。

图13是表示电阻RSET和输出电流ILED的相互关系的曲线图。另外，作为电阻RSET，优选采用300[kΩ]以下的电阻。

此外，在采用上述控制电压VDAC进行输出电流ILED的可变控制(LED的调光控制)时，其输入范围可以是0.1～2.0[V]的范围。通过施加这样的控制电压VDAC，可以将输出电流ILED从最大值进行降低。

另一方面，在作为控制电压VDAC而输入2.0[V]以上时，如上述(1)式所示，成为选择定电压VISET的电压值，所以基于控制电压VDAC的调光功能成为不使用状态。另外，在不使用基于控制电压VDAC的调光功能的情况下，从避免误动作的观点出发，可以不使VDAC端子为开路而连接于基准电压VREG(5[V])的施加端。

此外，在本实施方式的半导体装置10中，除了利用上述控制电压VDAC的LED的调光控制之外，还可以采用输入到PWM端子(5引脚)的PWM信号来进行基准电流ISET的导通/截止控制，由此进行LED的调光控制。

即，若根据PWM信号使成为输出电流ILED的基准的基准电流ISET为脉冲电流，则PWM信号的占空比成为输出电流ILED的占空比，所以可以使输出电流ILED从其最大值(或者由控制电压VDAC决定的电流值)看起来降低。另外，对于基于PWM信号的基准电流ISET的导通/截止控制单元(脉冲电流生成单元)，可以设置于电流设定部116的输出段(恒流驱动器117的前段)。

此外，在本实施方式的半导体装置10中，为了提高输出电流ILED对PWM信号的响应性，对于最终段的电流镜电路，在晶体管B13、B14的栅极·源极间插入有下拉电阻B18(500[kΩ])。通过插入这样的下拉电阻B18，可以使晶体管B13、B14的上升沿提前，所以可以实现PWM调光能力的提高(最低占空比：0.38％(150[Hz]时))。

另一方面，在不使用基于PWM信号的调光功能的情况下(占空比100％)，可以将PWM端子固定在高电平(例如定电压VREG)。另外，在PWM端子中，优选插入低通滤波器(截止频率30[kHz])。

图14A～图14C分别是表示PWM调光控制的一例的时序图，示出PWM信号和输出电流ILED的相互关系。另外，图14A示出PWM信号的频率为150[Hz]、占空比为0.38[％]的情况，图14B示出PWM信号的频率为150[Hz]、占空比为50[％]的情况。此外，图14C示出PWM信号的频率为20[kHz]、占空比为50[％]的情况。另外，图14A、图14B、图14C的各横轴都是时间轴，但是各个PWM信号的频率相差较大，所以其描写范围相互不同。通常，PWM信号的频率固定地设定为100～200[Hz]左右。

下面，详细地说明半导体装置10的升压DC/DC控制器模块(包括输入缓冲器106、振荡部107、PWM比较器108、控制逻辑部109、驱动器110、OCP部111、比较器112、误差放大器113以及软启动部114的电路模块)。

首先，参照前面提到的图1和图4，详细地说明升压DC/DC控制器模块的基本动作(升压动作)。

晶体管Q2是根据来自SWOUT端子(23引脚)的输出而被进行导通/截止控制的N沟道场效应型的输出功率晶体管。

使晶体管Q2为导通状态时，在线圈L1中经由晶体管Q2流过朝向接地端的开关电流，并蓄积其电能。另外，在晶体管Q2的导通期间，在输出电容器CVOUT中已经蓄积了电荷的情况下，在作为负载的发光二极管列(在图4中未明示，为连接于输出电压VOUT的引出端与LED1端子～LED4端子之间的LED列)中，流过来自输出电容器CVOUT的电流。并且此时，二极管D1的阳极电位经由晶体管Q2降低到几乎接地电位，所以二极管D1成为反向偏置状态，从输出电容器CVOUT向晶体管Q2不流入电流。

另一方面，在使晶体管Q2为截止状态时，由于在线圈L1中产生的反向电压而放出在其中蓄积的电能。此时，二极管D1成为正向偏置状态，所以经由二极管D1流动的电流流入作为负载的LED列，并且还经由输出电容器CVOUT而流入接地端，成为对输出电容器CVOUT进行充电。通过反复上述动作，对作为负载的LED列供给通过输出电容器CVOUT被升压并且被平滑后的输出电压VOUT。

这样，本实施方式的半导体装置10通过晶体管Q2的导通/截止控制而驱动作为能量储存元件的线圈L1，由此作为使电源电压VCC升压从而生成输出电压VOUT的斩波型升压电路的一结构要素来发挥功能。

下面，详细地说明升压DC/DC控制器模块的输出反馈控制。

误差放大器113将分别施加给第1～第四反相输入端(-)的LED端子电压V1～V4的最低值与输入到正相输入端(+)的规定的LED控制电压VLED之差分放大从而生成误差电压Verr。即，输出电压VOUT比其目标设定值越低，误差电压Verr的电压值成为越高的电平。

另一方面，PWM比较器108比较分别施加给第1、第2正相输入端(+)的误差电压Verr以及上限电压Vlmt中较小的一个、和施加给反相输入端(-)的三角波电压(斜坡波电压)Vosc，由此生成与其比较结果相对应的占空比的比较信号(PWM驱动波形)。即，比较信号的逻辑成为若误差电压Verr(或上限电压Vlmt)比三角波电压Vosc高则为高电平，若低则为低电平。

因此，稳定动作时的比较信号的能效(on duty)(晶体管Q2的导通期间占单位期间的比)根据误差电压Verr和三角波电压Vosc的相对高低而发生变动。

在上述比较信号为高电平的期间，控制逻辑部109经由驱动器110，将SWOUT端子的端子电压(即，晶体管Q2的栅极电压)保持在高电平。因此，晶体管Q2成为导通状态。另一方面，在比较信号为低电平的期间，将SWOUT端子的端子电压保持在低电平。因此，晶体管Q2成为截止状态。

这样，升压DC/DC控制器模块构成为根据LED端子电压V1～V4(进而输出电压VOUT)的监控结果，进行晶体管Q2的驱动控制。因此，可以将输出电压VOUT维持在希望值。

下面，说明作为负载的LED列的串联数。

如上述那样，半导体装置10的升压DC/DC控制器模块检测LED列的阴极电压(即LED端子电压V1～V4)，并控制施加给LED列的阳极的输出电压VOUT，以使阴极电压成为LED控制电压VLED(＝0.8[V](Typ.))。

在PWM信号为高电平且对LED列流过输出电流ILED时只进行上述升压动作。此外，在驱动多个LED列时，LED的正方向下降电压VF最大的列的LED端子电压(换言之，LED端子电压的最低值)被控制为与LED控制电压VLED一致。因此，其他列的LED端子电压成为高出正方向下降电压VF的偏差部分的电压。

另外，对于正方向下降电压VF的偏差容许电压Vper(＝3.7[V](Typ.))，根据短路检测电压VDSHT(＝4.5[V](Typ.))以及LED控制电压VLED(＝0.8[V](Typ.))利用下面的(2)式来设定。

[式2]

Vper＝VDSHT-VLED  …(2)

此外，开路/短路检测部118中的开路检测时，OVP部105中的过电压检测基准电压VDOVP(＝2.0[V](Typ.))的85％被设定为触发电压(开路检测电压VDOP2(＝1.7[V](Typ.))(参照图7和图10)。将其换算为输出电压VOUT来考虑时，通常动作时的输出电压VOUT的最大值成为30.6[V]＝36[V]×0.85。因此，LED的串联数N被限制为比输出电压VOUT的最大值30.6[V]除以LED一个的正方向下降电压VF所得的值(30.6/VF)小。

下面，说明OVP部105。在OVP端子(25引脚)中，输入将输出电压VOUT电阻分割而得到的分压电压VP。对于与其进行比较的OVP部105的过电压检测基准电压VDOVP，如前所述，可以根据LED列的串联数N和正方向下降电压VF的偏差容许电压Vper来适当地决定。此外，在决定过电压检测基准电压VDOVP时，应该还考虑开路检测电压VDOP2(＝VDOVP×0.85)来进行决定。另外，OVP部105一旦启动保护动作之后，在输出电压VOUT降低到过电压检测基准电压VDOVP的77.5％时解除其保护动作。

例如，在设电阻分割电路的电阻值为ROVP1(升压电压侧)、ROVP2(GND侧)的情况下，输出电压VOUT满足下面的(3)式时OVP部105的保护动作启动。

[式3]

$\mathrm{VOUT}\≥\frac{(\mathrm{ROVP}1+\mathrm{ROVP}2)}{\mathrm{ROVP}2}\×\mathrm{VDOVP}...\left(3\right)$

另外，在ROVP1＝330[kΩ]、ROVP2＝22[kΩ]、VDOVP＝2.0[V]时，VOUT＝32[V]以上时OVP部105的保护动作启动。

下面，说明升压DC/DC转换器的振荡频率FOSC。通过在RT端子(26引脚)外部连接下拉电阻RT，从而决定对振荡器部107的内部电容器的充放电电流，可以设定三角波电压Vosc的振荡频率FOSC。对于在RT端子外部连接的下拉电阻RT的电阻值，可以参考下面的(4)式或图15来设定，优选62.6～523[kΩ]的范围。

[式4]

$\mathrm{FOSC}\left[\mathrm{kHz}\right]=\frac{30\×{10}^6}{\mathrm{RT}\left[\mathrm{\Ω}\right]}\×\mathrm{\α}...\left(4\right)$

另外，在上述(4)式中，30×10⁶[V/A/S]是在电路内部决定的常量(±16.6％)，α是补正系数。(RT：α＝50[kΩ]：0.98，60[kΩ]：0.985，70[kΩ]：0.99，80[kΩ]：0.994，90[kΩ]：0.996，100[kΩ]：1.0，150[kΩ]：1.01、200[kΩ]：1.02，300[kΩ]：1.03，400[kΩ]：1.04，500[kΩ]：1.045)。

此外，对于偏离了图15的频率范围的设定，接通断开有可能停止，所以需要留意。

下面，说明外部同步振荡频率FSYNC。在向SYNC端子(6引脚)输入用于与升压DC/DC转换器进行外部同步的时钟时，优选不进行在中途切换为内部振荡等的动作。在将SYNC端子的输入逻辑从高电平切换为低电平之后，直到内部振荡电路开始动作为止，需要约30[μsec](Typ.)左右的延迟时间。输入到SYNC端子的时钟仅上升沿有效。此外，在外部输入频率比内部振荡频率慢时，上述延迟时间后，内部振荡电路开始动作，所以应避免那样的输入。

如上述那样，在本实施方式的半导体装置10中，采用RT端子或SYNC端子，可以对升压DC/DC转换器模块的振荡频率FOSC进行任意且高精度地可变控制。例如，在采用本实施方式的半导体装置10作为汽车导航监视器的背光控制单元时，若与无线电接收频率的切换控制相匹配从而从SYNC端子适当设定外部同步振荡频率FSYNC，则可以避免升压DC/DC转换器模块的振荡频率FOSC重叠于无线电噪声的频带，所以可以在不损害无线电的接收质量的情况下进行汽车导航监视器的背光控制。

下面，参照图16详细地说明OCP部111。

图16是用于说明与OCP部111的动作相关联的外部元件的连接关系的图。

如图16所示，在升压DC/DC转换器用的功率晶体管Q2(N沟道场效应晶体管)的源极和GND之间，插入有检测电阻RCS，并且其连接节点连接于CS端子(22引脚)。

此外，为了降低接通断开噪声(尖峰噪声)，在CS端子和检测电阻RCS之间，插入有截止频率1～2[MHz]的低通滤波器LPF(电阻RLPF和电容器CLPF)。另外，在低通滤波器LPF的时间常量过大时，CS端子电压的上升沿变慢，OCP部111的检测动作变慢，所以例如，在振荡频率FOSC＝300[kHz]时，RLPF＝100[Ω]、CLPF＝1000[pF]左右是适当的。

此外，根据过电流保护动作电压VDCS(施加给比较器112的正相输入端(+)的定电压)以及检测电阻RCS，利用以下的(5)式决定OCP部111中的检测电流IOCP。

[式5]

IOCP[A]＝VDCS(＝0.4[V])/RCS[Ω]…(5)

此外，对于OCP部111，因为是逐脉冲方式，所以在由升压DC/DC转换器的振荡频率FOSC决定的1周期期间，SWOUT端子被固定为低电平之后，恢复升压动作。此外，在检测电阻RCS和GND之间成为大电流线，所以基板设计时应该直到GND进行独立布线。

下面，说明软启动部114。在本实施方式的半导体装置10中，不使用SS端子(27引脚)，使其为开路。此外，直到SS端子电压达到箝位(クランプ)电压2.5[V](Typ.)为止，开路/短路检测部118中的开路/短路检测功能被屏蔽。

下面，对外部附加部件的选定进行详细的说明。

首先，参照图17A和图17B详细地说明线圈L1的选定。

图17A、图17B分别是用于说明线圈L1的选定的图。另外，在图17A中示出线圈电流IL的脉动(ripple)分量ΔIL，在图17B中示出构成DC/DC转换器的输入输出段的电路。

线圈L1的电感值对线圈电流IL的脉动分量ΔIL(线圈电流IL的最大值ILMAX与最小值ILMIN的差分)产生较大的影响。具体而言，如下记(6)式所示，线圈L1的电感值越大，此外，振荡频率FOSC越高，脉动分量ΔIL越减小。

[式6]

$\mathrm{\ΔIL}\left[A\right]=\frac{(\mathrm{VOUT}-\mathrm{VCC})\×\mathrm{VCC}}{L1\×\mathrm{VOUT}\×\mathrm{FOSC}}...\left(6\right)$

此外，按照下记(7a)式的方式表示效率η时，线圈电流IL的最大值ILMA X成为下记(7b)式。

[式7]

$\mathrm{\η}=\frac{\mathrm{VOUT}\×\mathrm{IOUT}}{\mathrm{VCC}\×\mathrm{ICC}}...\left(7a\right)$

$\mathrm{ILMAX}\left[A\right]=\mathrm{ICC}+\frac{\mathrm{\ΔIL}}{2}=\frac{\mathrm{VOUT}\×\mathrm{IOUT}}{\mathrm{VCC}\×\mathrm{\η}}+\frac{\mathrm{\ΔIL}}{2}...\left(7b\right)$

若在线圈L1中流动超过线圈L1的额定电流值的线圈电流IL，则线圈L1引起磁饱和从而效率η降低。因此，应该按照线圈电流IL的最大值ILMA X不超过线圈L1的额定电流值的方式保持充分的余量来进行选定。此外，为了减少在线圈L1的损失并提高效率η，作为线圈L1，应该选定电阻分量(直流电抗器DCR、交流电抗器ACR)低的材料。

下面，关于输出电容器CVOUT的选定，参照图18进行详细的说明。

图18是用于说明输出电容器CVOUT的选定的图，示出构成DC/DC转换器的输入输出段的电路。

对于输出电容器CVOUT的选定，可以鉴于输出电压VOUT的稳定区域，并且考虑使输出电压的脉动分量ΔVOUT平滑化所需的等效串联电阻ESR[Equivalent Series Resistance]，适当决定。

输出电压VOUT的脉动分量ΔVOUT由下记(8)式来决定。

[式8]

$\mathrm{\ΔVOUT}\left[V\right]=\mathrm{ILMAX}\×\mathrm{RESR}+\frac{1}{\mathrm{CVOUT}}\×\frac{\mathrm{IOUT}}{\mathrm{\η}}\×\frac{1}{\mathrm{FOSC}}...\left(8\right)$

另外，在上述(8)式中，ΔIL表示输出电流IL的脉动分量，RESR表示输出电容器CVOUT的等效串联电阻ESR的电阻值，η表示效率。

另外，输出电容器CVOUT的额定优选对输出电压VOUT具有充分的余量来进行选定。

下面，参照图19详细地说明输入电容器CVCC的选定。

图19是用于说明输入电容器CVCC的选定的图，示出构成DC/DC转换器的输入输出段的电路。

对于输入电容器CVCC的选定，应防止大的过渡电压，优选采用具有能够充分对应大脉动电流IRMS的电容值的低ESR的输入电容器。

上述脉动电流IRMS由下记(9)式给出。

[式9]

$\mathrm{IRMS}\left[A\right]=\mathrm{IOUT}\×\frac{\sqrt{(\mathrm{VOUT}-\mathrm{VCC})\×\mathrm{VOUT}}}{\mathrm{VOUT}}...\left(9\right)$

此外，脉动电流IRMS较大地依存于输入所使用的电源的特性、基础布线图案以及晶体管Q1、Q2的栅极-漏极电容，所以优选在使用时的温度、负载范围以及晶体管Q1、Q2的条件下进行充分的确认。

下面，参照图20和图21详细地说明负荷开关用晶体管Q1的选定及其软启动。

图20是用于说明负荷开关用晶体管Q1的选定及其软启动的图，示出构成DC/DC转换器的输入输出段的电路。此外，图21是表示晶体管Q1的栅极·源极间电容和软启动时间的相互关系的曲线图。

在通常的升压应用的情况下，在从电源电压VCC的施加端到输出电压VOUT的引出端的路径上不存在开关，所以在产生了输出短路时，在所述路径中流动过大的电流，有可能导致线圈L1或整流用二极管D1破坏。为了避免该情况，在本实施方式的半导体装置10中，在电源电压VCC的施加端和线圈L1之间插入有负荷开关用的P沟道型场效应晶体管Q1。另外，作为晶体管Q1，可以选定栅极·源极间耐压、漏极·源极间耐压的任一个都比电源电压VCC高的晶体管。

此外，在想要带有负荷开关的软启动时，可以在晶体管Q1的栅极·源极间插入电容。由此，如图21所示，根据插入的电容值，可以任意地决定软启动时间。但是，软启动时间也通过晶体管Q1的栅极电容来变化。

下面，说明开关用晶体管Q2的选定。若绝对最大额定电流是线圈L1的额定电流以上，且绝对最大额定电压是输出电容器CVOUT的耐压+整流用二极管D1的正方向下降电压VF以上，则即使采用任何MOSFET也没有问题，但是为了实现高速接通断开，应选定栅极电容(注入电荷量)小的晶体管，优选采用过电流保护设定值以上的晶体管。此外，若选择导通电阻小的晶体管则可以获得高效率。

下面，说明整流用二极管D1的选定。若是持有线圈L1的额定电流以上的电流能力且持有输出电容器CVOUT的耐压以上的逆耐压的肖特基势垒(Schottky Barrier)二极管，则可以采用任何二极管，尤其可以选定正方向下降电压VF低的二极管。

下面，对相位补偿设定法进行详细的说明。

首先，说明应用的稳定条件。作为改变负反馈的反馈系稳定的条件，增益为1(0[dB])时的相位滞后需要是150°以下(即相位余量30°以上)。

此外，DC/DC转换器应用由振荡频率FOSC被采样，所以全体系列中的GBW[Gain-Band Width](增益和带宽的积)需要设定在振荡频率FOSC的1/10以下。

综上所述，对于应用为目标的特性，在增益为1(0[dB])时的相位滞后是150°以下(即相位余量30°以上)，此时的GBW(即增益0[dB]的频率)可以是振荡频率FOSC的1/10以下。因此，为了通过GBW的限制提高响应，需要振荡频率FOSC的高频化。

对于通过相位补偿确保稳定性，可以通过2次相位超前(即进行两次相位超前)取消由LC谐振产生的2次相位滞后(-180°)。另外，作为给予相位超前的单元，可以考虑基于输出电容器CVOUT的ESR分量的单元(参照图23)、和基于与COMP端子(28引脚)连接的CR分量的单元(参照图24)。

在DC/DC转换器应用中，如图22所示，在输出中必定存在LC谐振电路。因此，在该部分的相位滞后成为-180°。如图23所示，在输出电容器CVOUT是铝电解电容器等ESR大的电容器(数[Ω])的情况下，产生+90°的相位超前，相位滞后成为-90°。另一方面，在使用陶瓷电容器等低ESR的输出电容器CVOUT的情况下，需要插入与ESR分量相当的电阻。

另外，通过由ESR引起的相位特性的变化，应插入的相位超前成为一个。此外，对于插入相位超前的频率的设定，从取消LC谐振的目的出发，理想地优选设定在LC谐振频率付近。

下面，参照图25说明半导体装置10的动作时序。

图25是表示半导体装置10的动作时序的时序图。

投入电源电压后，使能信号EN上升到高电平时，在VREG部101中，开始基准电压VREG的生成。另外，对于使能信号EN，可以在电源电压VCC充分上升之后，例如，电源电压VCC成为4.5[V]以上之后投入。

在基准电压VREG达到2.9[V]时，在UVLO部103中，识别为非欠压状态，UVLO信号上升到高电平。由此，半导体装置10的内部电路开始动作。另外，在UVLO信号为低电平的期间，开关102断开，LOADSW端子(2引脚)的端子电压维持在高电平。因此，负荷开关用的晶体管Q1截止，所以DC/DC转换器的升压动作维持在停止状态。另一方面，UVLO信号上升到高电平时，开关102导通，LOADSW端子的端子电压下降到低电平。其结果，负荷开关用的晶体管Q1导通，DC/DC转换器的升压动作成为可能。

在作为外部输入信号的VDAC信号、SYNC信号、PWM信号中存在用于安定动作的规定的输入时序。具体而言，VDAC信号和SYNC信号优选从选通EN的输入定时开始经过第1规定时间TINON后输入，PWM信号优选从EN信号的输入定时开始经过第2规定时间TPWMON后输入。另外，第2规定时间TPWMON＞第1规定时间TINON，第2规定时间TPWMON＞500[V/A·s]×CREG[sec]。此外，VDAC信号和SYNC信号优选与EN信号相比提前第3规定时间TINOFF来遮断输入，PWM信号优选与EN信号相比提前第4规定时间TPWMOFF来遮断输入。另外，第4规定时间TPWMOFF＞第3规定时间TINOFF。此外，在本图中未示出，但是LEDEN1信号以及LEDEN2信号优选在EN信号的高电平迁移前固定其逻辑。

在OVP部105中，OVP端子(25引脚)的端子电压达到2[V]时，识别为是过电压状态，停止DC/DC转换器的升压动作。之后，在OVP部105中，OVP端子的端子电压降低到1.6[V]时，识别为解除了过电压状态，恢复DC/DC转换器的升压动作。

在OCP部111中，CS端子(22引脚)的端子电压达到0.4[V]时，识别为是过电流状态，以后，利用逐脉冲方式，断续地导通/截止DC/DC转换器的升压动作。

在TSD部104中，半导体装置10的温度达到175[℃]时，识别为是异常发热状态，停止DC/DC转换器的升压动作。之后，在TSD部104中，半导体装置10的温度降低到150[℃]时，识别为解除了异常发热状态，恢复DC/DC转换器的升压动作。

另外，在EN信号下降到低电平时，停止基准电压VREG的生成。在UVLO部103中，该基准电压VREG降低到2.8[V]时，识别为是欠压状态，UVLO信号降低到低电平。由此，半导体装置10的内部电路停止动作。

下面，对本发明涉及的半导体装置的第2实施方式进行详细的说明。

图26是表示本发明涉及的半导体装置的第2实施方式的框图。

首先，叙述本实施方式的半导体装置20的概要。

半导体装置20是36V高耐压的白色LED驱动器IC，单芯片集成有电流模式的升降压DC/DC转换器、以及4通道输出的恒流驱动器。另外，半导体装置20根据PWM[Pulse Width Modulation]控制以及VDAC控制的任一个都可以进行白色LED的调光控制。

下面，叙述本实施方式的半导体装置20的特点中尤其与第1实施方式不同的点。

第一特点，为了对应从电池直接提供的电源电压VCC，代替升压DC/DC控制器模块而内置有升降压DC/DC控制器模块。第二特点，为了采用低ESR的陶瓷电容器作为输出电容器CVOUT，将DC/DC转换器的控制模式从电压模式变更为电流模式。第三特点，为了提高LED发光亮度的PWM调光能力，实现了0.38[％]的占空比(没有过冲)。第四特点，实现了输出电流ILED的相对偏差幅度为±3％，绝对偏差幅度为±5％。第五特点，内置有检测LED的阳极和阴极中的短路(主要是接地短路)，并进行适当的保护动作的保护功能部(SCP[Short Circuit Protection])。

另外，本实施方式的半导体装置20可以用于汽车导航监视器的背光光源、中小型LCD面板的背光光源等的驱动控制。

具有上述特点的本实施方式的半导体装置20如图26所示，集成了以下部件而构成：基准电压生成部201(以下称为VREG部201)、欠压保护部202(以下称为UVLO部202)、温度保护部203(以下称为TSD部203)、短路保护部204(以下称为SCP部204)、过电压保护部205(以下称为OVP部205)、过电流保护部206(以下称为OCP部206)、比较器207、控制逻辑部208、输入缓冲器209、振荡器部210、斜坡电压生成部211、PWM比较器212、驱动器控制部213、驱动器214、N沟道型场效应晶体管215、驱动器216、误差放大器217、软启动部218、输入缓冲器219、电流设定部220、恒流驱动器221、开路/短路检测部222、输入缓冲器223和224。

另外，半导体装置20的上述电路部可以大致分为四个模块，即：VREG模块(VREG部201)、升降压DC/DC控制器模块(OCP部206、比较器207、控制逻辑部208、输入缓冲器209、振荡器部210、斜坡电压生成部211、PWM比较器212、驱动器控制部213、驱动器214、晶体管215、驱动器216、误差放大器217以及软启动部218)、电流驱动器模块(输入缓冲器219、电流设定部220、恒流驱动器221、开路/短路检测部222以及输入缓冲器223和224)、保护模块(UVLO部202、TSD部203、SCP部204以及OVP部205)。

此外，本实施方式的半导体装置20具有28个外部端子(1引脚～28引脚)作为确立与外部的电连接的单元。

图27是半导体装置20的引脚配置图，图28是表示外部端子的引脚号、端子名以及功能的对应表。另外，在图27中，设置在半导体装置20的中央部两边的宽幅端子是与子接地连接的FIN端子，是用于提高放热性的端子。

图29是表示由上述结构构成的的半导体装置20的电特性的表。另外，在没有特别限定的情况下，图29所示的电特性表示在电源电压VCC＝12[V]、周围温度Ta＝25[℃]时的数值。

下面，对于半导体装置20各部的动作，以与第1实施方式不同的点为中心进行详细的说明。

首先，对半导体装置20的电流驱动器模块(输入缓冲器219、电流设定部220、恒流驱动器221、开路/短路检测部222以及输入缓冲器223和224)进行详细的说明。

图30是表示电流设定部220和恒流驱动器221的一结构例的电路图。

如图30所示，电流设定部220具有运算放大器A1、直流电压源A2、npn型双极性晶体管A3、电阻A4和A5、pnp型双极性晶体管A6～A9、电阻A10(电阻值R)而构成。

运算放大器A1的第1正相输入端(+)连接于VDAC端子(8引脚)。运算放大器A2的第2正相输入端(+)连接于直流电压源A2的正极端，施加规定的定电压VISET(＝2.0[V])。直流电压源A2的负极端连接于接地端。运算放大器A2的反相输入端(-)连接于ISET端子(9引脚)。晶体管A3的基极连接于运算放大器A1的输出端。晶体管A3的发射极连接于ISET端子。

电阻A4、A5的各一端都连接于基准电压VREG的施加端。电阻A4的另一端连接于晶体管A6的发射极。电阻R5的另一端连接于晶体管A7的发射极。晶体管A6、A7的基极相互连接，且其连接节点连接于晶体管A7的集电极。晶体管A6的集电极连接于晶体管A8的发射极。晶体管A7的集电极连接于晶体管A9的发射极。晶体管A8、A9的基极相互连接，且其连接节点连接于晶体管A8的集电极。晶体管A8的集电极连接于晶体管A3的集电极。晶体管A9的集电极经由电阻A10连接于接地端。

另一方面，如图30所示，恒流驱动器221具有分别对LED1端子～LED4端子供给输出电流ILED的4通道的输出段Ch1、Ch2、Ch3、Ch4而构成。另外，输出段Ch1具有运算放大器B1、N沟道型场效应晶体管B2、电阻B3(电阻值4R)、电流镜电路B4(镜像比1∶1)、电阻B5(电阻值4R)、运算放大器B6、N沟道型场效应晶体管B7、电阻B8(电阻值(4/12)×R)、电流镜电路B9(镜像比1∶10)、运算放大器B10、直流电压源B11、N沟道型场效应晶体管B12～B14、运算放大器B15、直流电压源B16、N沟道型场效应晶体管B17、N沟道型场效应晶体管B 19、P沟道型场效应晶体管B20、电阻B21和B22、N沟道型场效应晶体管B23、逆变器B24而构成。

运算放大器B1的正相输入端(+)连接于晶体管A9和电阻A10的连接节点。运算放大器B1的反相输入端(-)连接于电阻B3的一端。电阻B3的另一端连接于接地端。晶体管B2的漏极连接于电流镜电路B4的输入端。晶体管B2的源极连接于电阻B3的一端。晶体管B2的栅极连接于运算放大器B1的输出端。电流镜电路B4的电源输入端连接于基准电压VREG的施加端。

运算放大器B6的正相输入端(+)分别连接于电流镜电路B4的输出端和电阻B5的一端。运算放大器B6的反相输入端连接于电阻B8的一端。电阻B5、B8的另一端都连接于接地端。晶体管B7的漏极连接于电流镜电路B9的输入端。晶体管B7的源极连接于电阻B8的一端。晶体管B7的栅极连接于运算放大器B6的输出端。电流镜电路B9的电源输入端连接于基准电压VREG的施加端。

运算放大器B10的正相输入端(+)连接于直流电压源B11的正极端。直流电压源B11的负极端连接于接地端。晶体管B 12的漏极连接于电流镜电路B9的输出端。晶体管B12的源极连接于运算放大器B10的反相输入端(-)。晶体管B12的栅极连接于运算放大器B10的输出端。

晶体管B13的漏极连接于晶体管B12的源极。晶体管B13、B14的栅极相互连接，且其连接节点连接于晶体管B12的漏极，另一方面，还连接于晶体管B19的漏极。晶体管B13、B14、B19的源极都连接于接地端。晶体管B19的栅极经由输入缓冲器219(在本图中未图示)连接于PWM端子(8引脚)。

运算放大器B15的正相输入端(+)连接于直流电压源B16的正极端。直流电压源B16的负极端连接于接地端。晶体管B17的漏极连接于LED1端子。晶体管B17的源极连接于运算放大器B15的反相输入端(-)，另一方面，还连接于晶体管B14的漏极。晶体管B17的栅极连接于运算放大器B15的输出端。

晶体管B20的源极连接于基准电压VREG的施加端。晶体管B20的漏极连接于电流镜电路B9的输入端。电阻B21的一端连接于基准电压VREG的施加端。电阻B21的另一端连接于晶体管B20的栅极。电阻B22的一端连接于晶体管B20的栅极。电阻B22的另一端连接于晶体管B23的漏极。晶体管B23的源极连接于接地端。晶体管B23的栅极连接于逆变器B24的输出端。逆变器B24的输入端经由输入缓冲器219(在本图中未图示)连接于PWM端子。

另外，构成恒流驱动器221的其他输出段Ch2～Ch4由与上述输出段Ch1相同的结构构成，所以省略详细说明。

在由上述结构构成的电流设定部220以及恒流驱动器221中，根据下面的(10)式来设定输出电流ILED。

[式10]

ILED[mA]＝min{VDAC，2.0[V]}/RSET[kΩ]×3000…(10)

在上述(10)式中，参数min{VDAC，2.0[V]}是输入到VDAC端子(18引脚)的控制电压VDAC、和在电流设定部220的内部预定的定电压VISET(＝2.0[V])中任意较低一方的电压值。此外，参数RSET是与ISET端子(19引脚)外部连接的电阻RSET的电阻值，参数3000(Typ.)是在恒流驱动器221的电路内部决定的常量。

即，通过在ISET端子(19引脚)下拉连接电阻RSET，流过其的基准电流ISET的规定增益倍(例如3000倍)被设定为输出电流ILED的最大值(例如50[mA])。

若就图30的例来具体叙述，则在恒流驱动器221中，首先，采用运算放大器B 1、晶体管B2以及电阻B3(电阻值4R)，对电阻A10的端子电压Va(＝ISET×R)进行电压/电流变换，生成作为基准电流ISET的1/4的中间电流Ia(＝1/4ISET)。接着，采用电流镜电路B4，中间电流Ia以1∶1被镜像，生成中间电流Ib(＝1/4ISET)。接着，采用电阻B5(电阻值4R)，对中间电流Ib进行电流/电压变换，生成端子电压Vb(＝ISET×R)。接着，采用运算放大器B6、晶体管B7以及电阻B8(电阻值(4/12)×R)，对电阻B5的端子电压Vb进行电压/电流变换，生成作为基准电流ISET的3倍的中间电流Ic(＝3ISET)。接着，采用电流镜电路B9，中间电流Ic以1∶10被镜像，生成作为基准电流ISET的30倍的中间电流Id(＝30ISET)。然后，最终采用由晶体管B13、B14构成的电流镜电路，中间电流Id以1∶100被镜像，生成作为基准电流ISET的3000倍的输出电流ILED(＝3000ISET)。

另外，为了提高输出电流ILED的精度，对于最终段的电流镜电路，采用运算放大器B10、B15，使晶体管B13、B14的漏极·源极间电压相同(例如0.3[V])。此外，恒流驱动器221构成为根据所输入的基准电流ISET，反复电压/电流变换和电流/电压变换，并生成希望的输出电流ILED。因此，上述变换处理所用的电阻元件(在图30的例中为电阻B3、B5、B8)增加，进而其修整机会增加。这样，根据具有许多可以修整的电阻的结构，通过对这些电阻值进行微调，可以降低输出电流ILED的相对偏差幅度以及绝对偏差幅度。

此外，本实施方式的半导体装置20与利用最终段的电流镜电路一下子将基准电流ISET放大的第1实施方式(ISET→1/5ISET→2ISET→3300ISET)不同，构成为在恒流驱动器221中的输出电流ILED的生成过程，分散地进行电流放大(ISET→1/4ISET→3ISET→30ISET→3000ISET)。

通过这样的结构，如图31A、图31B的对比所示，减小了构成最终段的电流镜电路的晶体管B13、B14的晶体管尺寸的差异，可以减轻元件的制造偏差以及应力的影响。即，若晶体管尺寸的差异较大，则产生仅对单方晶体管施加较大的应力而对另一方的晶体管几乎不施加应力的状况等，容易受到半导体装置20的封装时所施加的应力的影响，但是根据本实施方式的结构，晶体管尺寸的差异变小，所以容易对双方的元件施加均等的应力，可以降低应力的影响。当然，在晶体管的元件设计时，优选在输出电流ILED的实际使用范围(假设5[mA]以上)中按照晶体管在饱和区域动作的方式适当设计各元件的W/L。

此外，在本实施方式的半导体装置20中，如图32所示，成对的电阻R1、R2(例如，电阻B3和电阻B5、或者电阻B5和电阻B8)布局成锯齿形状。若采用这样的配置布局，则在半导体装置20的封装时，容易对成对的电阻R1、R2施加均等的应力，可以降低应力的影响。

如以上那样，在本实施方式的半导体装置20中，可以在增大电阻修整机会、分散电流放大能力、提高电阻成对特性等多方面谋求输出电流ILED的精度提高。通过构成这样的结构，可以实现封装后的输出电流ILED的相对偏差幅度为±3％、绝对偏差幅度为±5％，进而可以对降低亮度偏差以及LED的长寿命化作出贡献。

另外，关于电阻RSET的电阻值，如参照先前的图11说明的那样，优选采用300[kΩ]以下。

这里，在采用上述控制电压VDAC进行输出电流ILED的可变控制(LED的调光控制)时，其输入范围可以是0.1～2.0[V]的范围。通过施加这样的控制电压VDAC，可以将输出电流ILED从最大值降低。

另一方面，在作为控制电压VDAC而输入2.0[V]以上时，如之前(10)式示出的那样，成为选择定电压VISET的电压值，所以基于控制电压VDAC的调光功能成为不使用状态。另外，在不使用基于控制电压VDAC的调光功能的情况下，从避免误动作的观点出发，可以不使VDAC端子开路而连接于基准电压VREG(5[V])的施加端。

此外，在本实施方式的半导体装置20中，除了采用上述控制电压VDAC的LED的调光控制之外，还可以采用输入到PWM端子(8引脚)的PWM信号，通过控制恒流驱动器221的导通/截止(在图30的例中，构成最终段电流镜电路的晶体管B13、B14的导通/截止、以及电流镜电路B9的导通/截止)来进行LED的调光控制。

即，在本实施方式的半导体装置20中，根据PWM信号，通过控制构成最终段电流镜电路的晶体管B13、B14的导通/截止、以及电流镜电路B9的导通/截止，PWM信号的占空比成为输出电流ILED的占空比，所以可以使输出电流ILED从其最大值(或者由控制电压VDAC决定的电流值)看起来降低。

另外，在根据PWM信号将基准电流ISET变换为脉冲电流的第1实施方式中，在电流镜电路B4、B9发生振铃(ringing)，这与输出电流ILED的过冲相联系，但是根据本实施方式的结构，不产生这样的问题。

此外，作为进一步的过冲对策，本实施方式的半导体装置20构成为使输出段的运算放大器B15为转换速率(slew rate)慢的运算放大器(例如0.5[V/μs])，在输出电流ILED的上升沿时，对晶体管B 17的栅极·源极间电压VGS的变动施加限制，由此按照不产生过冲的方式使输出电流ILED的上升沿钝化。

而且，在本实施方式的半导体装置20中，如前所述，流入最终段的电流镜电路的中间电流Id从第1实施方式的2ISET增加到30ISET，所以晶体管B13、B14的响应性提高，可以除去下拉电阻B18，所以可以进一步抑制过冲的发生。

如以上那样，在本实施方式的半导体装置20中，可以在最终段电流镜电路的PWM控制、运算放大器B15的低转换速率化、除去下拉电阻B18等多方面谋求输出电流ILED的响应性提高、以及过冲的降低。通过构成这样的结构，不会引起过冲，可以实现PWM调光能力的提高(最低占空比：0.38％(150[Hz]时))，进而可以提高低占空比时的调光精度。

另一方面，在不使用基于PWM信号的调光功能的情况下(占空比100％)，可以将PWM端子固定在高电平(例如定电压VREG)。另外，在PWM端子中优选插入低通滤波器(截止频率30[kHz])。

另外，对于PWM调光控制的一例，采用先前的图14A～图14C已经进行了说明。

下面，对于半导体装置20的升降压DC/DC控制器模块(包括OCP部206、比较器207、控制逻辑部208、输入缓冲器209、振荡器部210、斜坡电压生成部211、PWM比较器212、驱动器控制部213、驱动器214、晶体管215、驱动器216、误差放大器217以及软启动部218的电路模块)，参照先前的图26进行详细的说明。

首先，对于半导体装置20的外部连接，尤其是与升降压DC/DC转换器相关联的电路要素(N沟道型场效应晶体管N1、N2、二极管D2、D3、线圈L2、电阻RCS、RLPF、电容器CBS、CLPF)进行详细说明。

如图26所示，晶体管N1的栅极经由OUTH端子(25引脚)连接于驱动器214的输出端。晶体管N1的漏极经由电阻RCS连接于电源电压VCC的施加端，并且还经由电阻RLPF连接于CS端子(27引脚)。晶体管N1的源极经由SW端子(24引脚)分别连接于驱动器214的第2电源端(低电位端)以及晶体管215的漏极。

线圈L2的一端连接于SW端子。线圈L2的另一端连接于二极管D3的阳极。二极管D3的阴极作为输出电压VOUT的引出端连接于作为负载的LED列的阳极。

晶体管N2的栅极经由OUTL端子(22引脚)连接于驱动器216的输出端。晶体管N2的漏极连接于线圈L2的另一端和二极管D3的阳极之间的连接节点。晶体管N2的源极连接于接地端。

二极管D2的阴极连接于SW端子。二极管D2的阳极连接于接地端。自激(bootstrap)用电容器CBS的一端经由BOOT端子(9引脚)连接于驱动器214的第1电源端(高电位端)。电容器CBS的另一端连接于SW端子。电容器CLPF的一端连接于电源电压VCC的施加端。电容器CLPF的另一端连接于CS端子。

另外，在本实施方式的半导体装置20中，外接有晶体管N1、N2，所以可以提高放热性。

下面，对升降压DC/DC控制器模块的基本动作(升压动作)进行详细的说明。

在晶体管N1、N2为导通状态时，在线圈L2中通过路径X流入电流，并蓄积其电能。此外，在晶体管N1、N2的导通期间，在电容器CVOUT中蓄积了电荷的情况下，成为在输出电压VOUT的引出端流动来自电容器CVOUT的电流。另外，此时，线圈L2的另一端电位经由晶体管N2几乎降低到接地电位，所以二极管D3成为反向偏置状态，不会从电容器CVOUT向晶体管N2流入电流。

下面，在晶体管N1、N2为截止状态时，通过在线圈L1中产生的反向电压，蓄积在其中的电能通过路径Y进行放电，从输出电压VOUT的引出端流入作为负载的LED列，并且还经由电容器CVOUT流入接地端，成为对电容器CVOUT进行充电。

因此，根据本实施方式的半导体装置20，采用驱动器控制部213，通过适当控制晶体管N1、N2的占空比，更具体地讲，在降压动作时，使晶体管N1、N2的占空比降低到小于50％的值，反过来在升压动作时，使晶体管N1、N2的占空比上升到比50％大的值，由此可以用简易的结构容易且适当地切换其升降压动作。

即，根据本实施方式的半导体装置20，不依赖于电源电压VCC比希望的输出电压VOUT高或低，能够总是获得希望的输出电压VOUT。因此，例如，即使在相对于输出电压VOUT的希望值为16[V]而电源电压VCC在6～18[V]的范围变动的情况下，也可以获得希望的输出电压VOUT。这样的结构适用于需要对应于例如，从电池直接供给的电源电压VCC的应用(例如汽车导航监视器的背光控制用LED驱动器IC)。

另外，即使是将晶体管N2的栅极连接于SW端子的结构也可以实现上述升降压动作，但本实施方式的半导体装置20实现了36V高耐压，对于SW端子，也可以施加这样的高电压。另一方面，外接的晶体管N2的栅极耐压不一定高。因此，在将晶体管N2的栅极连接于SW端子的结构中，有可能导致晶体管N2破坏。

因此，在本实施方式的半导体装置20中构成为，作为进行晶体管N2的栅极控制的单元，另外准备驱动器216(由基准电压VREG驱动)，并采用该驱动器216来进行晶体管的导通/截止控制。通过构成这样的结构，即使是电源电压VCC为高电压，也不用担心导致晶体管N2破坏。

此外，对于本实施方式的半导体装置20，作为轻负载时或无负载时的振铃防止单元，集成了N沟道型场效应晶体管215。

晶体管215的漏极连接于SW端子。晶体管215的源极连接于接地端。晶体管215的栅极连接于驱动器控制部213的控制信号输出端。

另外，晶体管215的电流能力优选按照不导致增大不需要的芯片面积或变换效率降低的方式，设计为可以去除振铃噪声这样的微小电流所需的最小限。

驱动器控制部213进行晶体管N1、N2的导通/截止控制，另一方面，与其互补地进行晶体管215的导通/截止控制。

通过构成这样的结构，即使在轻负载时或无负载时其输出电流降低从而线圈电流整体降低并陷入产生振铃这样的波形的扰乱的状态(所谓不连续模式)的情况下，也可以经由晶体管215使振铃噪声释放到接地端，所以可以提高升降压动作的稳定性。

另外，对于在上述说明中所采用的用语“互补的”，除了晶体管N1(以及晶体管N2)和晶体管215的导通/截止完全逆转的情况外，从防止贯穿电流等观点出发，也包括在晶体管N1和晶体管215的导通/截止迁移定时给予规定延迟的情况。

下面，详细地说明升压DC/DC控制器模块的输出反馈控制。

误差放大器217将分别施加给第1～第四反相输入端(-)的LED端子电压V1～V4的最低值、和输入到正相输入端(+)的规定的LED控制电压VLED之差分放大从而生成误差电压Verr。即，输出电压VOUT比其目标设定值越低，误差电压Verr的电压值成为越高的电平。

另一方面，PWM比较器212比较施加给正相输入端(+)的误差电压Verr、和施加给反相输入端(-)的斜坡电压Vslp(振荡器OSC的三角波电压Vosc和CS端子(27引脚)的端子电压(在电阻RCS生成的电流检测信号)的加法电压)，由此生成与其比较结果相对应的占空比的比较信号。即，比较信号的逻辑是若误差电压Verr比斜坡电压Vslp高则为高电平，若低则为低电平。

另外，稳定动作时的比较信号的能效(on duty)(晶体管N1、N2的导通期间占单位期间的比)按照误差电压Verr和斜坡电压Vslp的相对高低而变动。

驱动器控制部213在上述比较信号为低电平的期间，经由驱动器214和驱动器216，将OUTH端子和OUTL端子(即，晶体管N1、N2的栅极电压)保持在高电平。因此，晶体管N1、N2成为导通状态。另一方面，在比较信号为低电平的期间，将OUTH端子和OUTL端子的端子电压保持在低电平。因此，晶体管N1、N2成为截止状态。

这样，在升降压DC/DC控制器模块中，除了LED端子电压V1～V4(进而输出电压VOUT)的监控结果之外，还根据流过晶体管N1的开关电流的监控结果，进行晶体管N1、N2的驱动控制。因此，根据本实施方式的半导体装置20，即使误差电压Verr不追随于急剧的负载变动，按照流过晶体管N1、N2的开关电流的监控结果也可以对晶体管N1、N2直接进行驱动控制，因此可以有效地抑制输出电压VOUT的变动。即，根据本实施方式的半导体装置，不需要使输出电容器CVOUT大电容化，并且可以采用低ESR的陶瓷电容器，所以可以避免不需要的成本上升以及输出电容器CVOUT的大型化。

下面，说明半导体装置20中的保护系电路的改善点。

第一，在本实施方式的半导体装置20中，开路/短路检测部222中的短路检测的方式变更为延迟计数(delay counter)方式。即，构成为：不是在LED1端子～LED4端子的任一个达到4.5[V]的时刻立即使电路动作截止锁存(offlatch)，而是在确认了经过规定时间持续地超过4.5[V]的情况的时刻，使电路动作截止锁存。通过采用这样的方式，可以有效地防止误检测。

第二，在本实施方式的半导体装置20中内置有保护功能部，该保护功能部检测LED的阳极和阴极中的短路(主要是接地短路)并进行适当的保护动作。具体来讲，SCP部204构成为：在确认了OVP端子的端子电压VP持续规定时间成为规定电压以下的情况时，识别为LED列的阳极端接地短路(或者，在与其相当的低电位点短路)，对电路动作进行截止锁存。此外，开路/短路检测部222构成为：使用已有的开路检测功能部，在确认了LED端子电压V1～V4的任一个持续规定时间成为规定电压以下的情况时，识别为LED列的阴极端为接地短路，将电路动作截止锁存。通过内置这样的保护功能部，可以进一步提高半导体装置20的安全性。

第三，本实施方式的半导体装置20与在电路动作的停止时使负荷开关Q1截止的第1实施方式不同，构成为向软启动部218输入OCP信号和OVP信号，在发生异常时降低软启动电压(电容器CSS的充电电压)。通过构成这样的结构，在电路动作的恢复时再次进行软启动，所以可以防止恢复时的突入电流等。

最后，说明半导体装置20中的省电功能。

本实施方式的半导体装置20构成为：在控制逻辑部208中具备计时器锁存功能，在确认了PWM信号持续规定时间维持在低电平的情况时，转移到使半导体装置20的耗电降低的省电模式(休眠模式)。通过构成这样的结构，在半导体装置20中可以实现省电化。另外，在上述省电模式中，优选不遮断电源电压VCC的供给路径而是使生成各电路部的驱动电流ICC的驱动电流生成部(未图示)的动作截止。

另外，在上述实施方式中，作为本发明的应用对象，以进行汽车导航监视器的背光、中小型LCD面板的背光等的驱动控制的半导体装置为例进行了说明，但是本发明的应用对象不限于此，还可以广泛应用于其他负载驱动装置。

此外，对于本发明的结构，除了上述实施方式之外，在不脱离发明主旨的范围内可以进行各种变形。

工业上的可利用性

本发明是在进行负载(中小型LCD面板的LED背光光源等)的驱动控制的驱动装置中适宜的技术。

Claims (5)

1.一种驱动装置，包括：

输出脉冲信号的输出端子；

四个LED输出端子，四个LED的一个端子与所述四个LED输出端子相连，所述四个LED由基于所述脉冲信号而生成的输出电压来驱动；

恒流驱动器，连接至所述四个LED输出端子中每一端子；

误差放大器，来自所述四个LED输出端子的信号以及规定的LED控制电压被输入到所述误差放大器，所述误差放大器放大输入到所述四个LED输出端子的信号的最低电压值和所述LED控制电压之间的误差；

振荡器；

PWM比较器，基于所述误差放大器的输出、所述振荡器的输出和规定的上限电压，生成PWM比较信号；

开路检测部，与所述四个LED输出端子中每一端子相连，并且基于向所述四个LED输出端子输入的信号来判定所述四个LED的连接状态，并基于判定结果来控制所述恒流驱动器；

基准电压生成部，按照使能信号被控制，并根据电源电压生成基准电压；

开关，按照UVLO信号切换负荷开关信号的逻辑电平；

欠压保护部，监视所述基准电压是否处于欠压状态；

温度保护部，监视所述驱动装置是否处于异常发热状态；

过电压保护部，监视所述输出电压是否处于过电压状态；

控制逻辑部，按照所述PWM比较信号生成驱动器控制信号；

驱动器，按照所述驱动器控制信号生成所述脉冲信号；

比较器，比较与外部连接所述输出端子的功率晶体管中流动的开关电流相应的电压和过电流保护动作电压，生成比较信号；

过电流保护部，按照所述比较信号监视所述开关电流是否为过电流；软启动部，控制所述误差放大器以进行软启动；

电流设定部，设定在所述恒流驱动器中流动的恒定电流；和

四个输入缓冲器，其被分别设置在用于对所述振荡器输入外部同步时钟的信号路径上、用于将外部PWM信号输入到所述电流设定部的信号路径上以及用于将第一LED使能信号以及第二LED使能信号输入到所述开路检测部的各信号路径上。

2.根据权利要求1所述的驱动装置，其特征在于，

所述恒流驱动器具有：

第一晶体管，其一个端子输入脉冲状电流；

第二晶体管，其一个端子至少连接一个LED，另一个端子与所述第一晶体管的另一个端子共同连接于基准电位，控制端子连接于所述第一晶体管的控制端子；和

电阻元件，其连接在所述第一晶体管的控制端子和所述第一晶体管的另一个端子之间。

3.根据权利要求2所述的驱动装置，其特征在于，

还具备分别对所述第一晶体管的一个端子和所述第二晶体管的一个端子供给预定电压的第一基准电压供给部和第二基准电压供给部。

4.根据权利要求1所述的驱动装置，其特征在于，

在所述四个LED输出端子处的电压变为0.15V以下时，所述开路检测部判定所述四个LED输出端子开路。

5.根据权利要求4所述的驱动装置，其特征在于，

所述开路检测部仅将与所述四个LED输出端子中被判定为开路的端子相连的通道关闭。