JP5415679B2 - 半導体デバイス及びその製造方法 - Google Patents

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Description

本発明は、半導体デバイス及びその製造方法に関し、より詳細には、降伏が制御された接合障壁ショットキー（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）（ＪＢＳ）ダイオードを含む半導体デバイス及びその製造方法に関する。
例えば、約６００Ｖ〜約２．５ｋＶの電圧阻止定格を有することができる高電圧シリコンカーバイド（ＳｉＣ）ショットキーダイオードは、同様の電圧定格を有するシリコンＰＩＮダイオードに匹敵することが期待される。そうしたダイオードは、その活性領域の設計に応じて、約１００アンペア以上もの順電流を扱うことができる。高電圧ショットキーダイオードには、特に、電力の調整、分配、及び制御の分野で、いくつかの重要な用途がある。
そうした用途におけるＳｉＣショットキーダイオードの重要な一特性は、そのスイッチング速度である。シリコンベースのＰＩＮデバイスは一般に、比較的遅いスイッチング速度を呈する。シリコンＰＩＮダイオードは、その電圧定格に応じて、約２０ｋＨｚの最大スイッチング速度を有することができる。それとは対照的に、シリコンカーバイドベースのショットキーデバイスでは、例えば、シリコンよりも約１００倍超優れた、ずっと高いスイッチング速度が理論的に可能である。さらに、シリコンカーバイドデバイスは、シリコンデバイスよりも高い電流密度を扱うことができる。
従来のＳｉＣショットキーダイオード構造は、ｎ型ＳｉＣ基板を有し、その上に、ドリフト領域として機能するｎエピタキシャル層が形成される。このデバイスは一般に、ｎ層上に直接形成されたショットキー接点を含んでいる。ガードリング及び／又はｐ型ＪＴＥ（ジャンクションターミネーションエクステンション（ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｔｉｏｎ ｅｘｔｅｎｓｉｏｎ））領域などの接合終端領域が一般に、ショットキー接合活性領域を囲むように形成される。接合終端領域の目的は、ショットキー接合部の縁部に集まる電界を低減又は抑制すること、また、空乏領域がデバイスの表面と相互作用するのを低減又は防止することである。表面効果によって、空乏領域が不均一に広がり、それによって、デバイスの降伏電圧に悪影響が及ぶ恐れがある。その他の終端技術には、表面効果の影響をより強く受ける恐れがあるフィールドプレートやフローティングフィールドリングが含まれる。空乏領域がデバイスの縁部まで広がらないようにするために、チャネルストップ領域をｎ型ドーパントの注入によって形成することもできる。
使用される終端のタイプに関わらず、十分に大きな逆電圧が接合部に印加された場合、ショットキーダイオードは故障する。そうした故障は、一般に破局的であり、デバイスに損傷を与える、又はデバイスを破壊する恐れがある。さらに、ショットキーダイオードには、接合部が故障する前であっても、大きな逆漏れ電流が起こることがある。そうした漏れ電流を低減するために、接合障壁ショットキー（ＪＢＳ）ダイオードが開発された。ＪＢＳダイオードは、マージドＰＩＮショットキー（Ｍｅｒｇｅｄ ＰＩＮ−Ｓｃｈｏｔｔｋｙ）（ＭＰＳ）ダイオードと呼ばれることもある。
図１は、従来型のＪＢＳダイオードを示す断面図である。従来型のＪＢＳダイオード１０は、ｎ型基板１２を備え、そのｎ型基板１２上に、ｎドリフト層１４が形成されている。このｎドリフト層１４の表面内に、複数のｐ＋領域１６が、一般にイオン注入によって形成されている。金属アノード接点（ｃｏｎｔａｃｔ）１８が、ｎドリフト層１４の表面上に、ｎドリフト層１４及びｐ＋領域１６の両方に接触して形成されている。金属アノード接点１８は、ｎドリフト層１４の露出部分とともにショットキー接合部Ｊ１を形成し、ｐ＋領域１６とともにオーム接点を形成することができる。カソード接点（ｃｏｎｔａｃｔ）２０が、ｎ型基板１２上に形成されている。シリコンカーバイドベースのＪＢＳダイオードについて、文献に記載されている（例えば、特許文献１及び２参照。）。
順方向動作では、金属アノード接点１８とｎドリフト層１４の間のショットキー接合部Ｊ１が、ｐ＋領域１６とｎドリフト層１４の間のＰＮ接合部Ｊ２より先にオンになる。したがって、低順電圧では、デバイスは、ショットキーダイオードの挙動を呈する。すなわち、デバイス内の電流輸送が、低順電圧でショットキー接合部Ｊ１を越えて注入された多数キャリア（電子）によって支配される。正常動作電圧では、デバイス内に少数キャリアが注入される可能性がなく（したがって、少数電荷が蓄積される可能性がない）ので、ＪＢＳダイオードは、ショットキーダイオードの速いスイッチング速度特性を有する。
しかし、逆バイアス条件下では、ｐ＋領域１６とｎドリフト層１４の間のＰＮ接合部Ｊ２によって形成される空乏領域が広がって、デバイス１０を通る逆電流が阻止され、それによってショットキー接合部Ｊ１が保護され、また、デバイス１０内の逆漏れ電流が制限される。したがって、逆バイアスでは、ＪＢＳダイオード１０は、ＰＩＮダイオードのように挙動する。デバイス１０の電圧阻止能力は一般に、ドリフト層１４の厚さ及びドーピングと、縁部終端の設計とによって決まる。
順方向バイアス動作下での、シリコンカーバイドベースのショットキーダイオードに関連する１つの問題は、ショットキー接合部Ｊ１の性質のため生じる。すなわち、シリコンカーバイドベースのデバイスのショットキー接合部Ｊ１が、例えば、ＰＩＮ接合部と比較して、比較的高い抵抗を有することがある。いくつかの電力スイッチング用途では、電流サージ（例えば、過渡電流スパイク）を時々受けることがある。ショットキーデバイスでは、そうした電流サージによって、ショットキー接合部Ｊ１で大量の電力が消費され、それによりショットキー接合部Ｊ１が発熱することがある。ショットキー接合部Ｊ１が発熱すると、ショットキー接合部Ｊ１の障壁が低下して、さらに多くの電流がデバイス内を流れることができる。熱暴走として知られるこの現象は、デバイスに損傷を与える、又はデバイスを破壊する恐れがある。
熱暴走は、また、デバイス内で、逆バイアス条件下でも起こることがある。というのも、熱暴走の結果、逆漏れ電流が温度と共に増大する可能性があるためである。さらに、逆バイアス条件下では、その他の問題が生じる可能性がある。例えば、上述したように、デバイスは、デバイスの阻止電圧を超えた場合、制御されない形で降伏（ｂｒｅａｋｄｏｗｎ）し、そのためデバイスに損傷を与える、又はデバイスを破壊する恐れがある。
米国特許第６，１０４，０４３号明細書 米国特許第６，５２４，９００号明細書 公開ＰＣＴ出願国際公開第９７／０８７５４号パンフレット 米国特許第７，０２６，６５０号明細書 Singh等による、"Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields", ISPSD '97, pp. 157-160 Ueno等による、"The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes", IEEE Electron Device Letters, Vol. 16, No. 7, July 1995, pp. 331-332
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、接合障壁ショットキー（ＪＢＳ）ダイオードを含む半導体デバイス及びその製造方法を提供することにある。
本発明のいくつかの実施形態による半導体デバイスは、第１の導電型で、半導体デバイスの活性領域がその中に構成された表面を有する半導体層と、活性領域内に配置された、複数の離隔された第１のドープ領域とを含んでいる。複数の第１のドープ領域は、第１の導電型とは反対の第２の導電型と、第１のドーパント濃度とを有する。複数の第１のドープ領域は、活性領域内に、半導体層の複数の露出部分を構成する。半導体デバイスは、半導体層内に第２のドープ領域を含んでいる。第２のドープ領域は、第２の導電型と、第１のドーパント濃度よりも高い第２のドーパント濃度とを有する。半導体デバイスはさらに、半導体層の表面上に金属層を含んでいる。金属層は、半導体層の構成された露出部分と共にショットキー接合部を形成し、第２のドープ領域と共にオーム接点を形成する。
金属層は、半導体層の露出部分及び第１のドープ領域に接触する第１の金属領域と、第２のドープ領域に接触する第２の金属領域とを含むことができる。第１の金属領域は、第２の金属領域とは異なる金属を含むことができる。第１の金属領域は、アルミニウム、チタン及び／又はニッケルを含むことができ、第２の金属領域は、アルミニウム、チタン及び／又はニッケルを含むことができる。
半導体層は、シリコンカーバイド半導体層を含むことができる。第１のドープ領域は、約１×１０17から約１×１０18ｃｍ-3のドーパント濃度を有するｐ型シリコンカーバイドを含むことができ、第２のドープ領域は、約５×１０18ｃｍ-3よりも高いドーパント濃度を有するｐ型シリコンカーバイドを含むことができる。
半導体デバイスはさらに、半導体層内に、複数の第２のドープ領域を含むことができる。複数の第１のドープ領域を、半導体層内に、ストライプ及び／又はアイランドとして構成することができる。
半導体層は、シリコンカーバイドからなるエピタキシャル層を含むことができる。半導体デバイスはさらに、第１の導電型を有するシリコンカーバイド基板を含むことができ、半導体層はその基板上にあってよい。半導体デバイスはさらに、基板上にオーム接点を含むことができる。
第１の導電型をｎ型に、また、第２の導電型をｐ型にすることができる。いくつかの実施形態では、第１の導電型をｐ型に、また第２の導電型をｎ型にすることができる。
第１のドープ領域及び第２のドープ領域を、半導体層の表面に配置することができる。第１のドープ領域及び第２のドープ領域により占有される表面積の、ダイオードの活性領域の全表面積に対する比を、約０．３とすることができる。
第２のドープ領域と半導体層との間のｐ−ｎ接合部のターンオン電圧を、金属層と半導体層の露出部分との間のショットキー接合部のターンオン電圧よりも高くすることができる。
第１のドープ領域は、第１のドープ領域と半導体層との間の接合部のパンチスルーが、金属層と半導体層の露出部分との間のショットキー接合部のアバランシェ降伏よりも低い電圧で起こるような、ドーパント濃度及び厚さを有することができる。
半導体デバイスはさらに、縁部終端領域を含むことができ、第１のドープ領域は、第１のドープ領域と半導体層との間の接合部のパンチスルーが、縁部終端の降伏電圧よりも低い電圧で起こるような、ドーパント濃度及び厚さを有することができる。
本発明の他の実施形態による半導体デバイスは、第１の導電型を有する半導体層と、半導体層上にあり、半導体層と共にショットキー接合部を形成する金属接点と、半導体層内に半導体領域とを含んでいる。半導体領域及び半導体層は、ショットキー接合部と並列に第１のｐ−ｎ接合部を形成する。第１のｐ−ｎ接合部は、ショットキー接合部を通る逆漏れ電流を制限するためにショットキー接合部に逆バイアスがかけられたとき、ショットキー接合部と隣接する半導体層内に空乏領域を発生するように構成される。第１のｐ−ｎ接合部をさらに、ショットキー接合部に逆バイアスがかけられたとき、第１のｐ−ｎ接合部のパンチスルーが、ショットキー接合部の降伏電圧よりも低い電圧で起こるように構成することができる。
半導体デバイスはさらに、ショットキー接合部及び第１のｐ−ｎ接合部と並列に第２のｐ−ｎ接合部を形成する、第２の半導体領域を含むことができる。第２のｐ−ｎ接合部を、ショットキー接合部よりも高い順電圧でオンするように構成することができる。
第１の半導体領域は、第１のドーパント濃度を有することができ、第２の半導体領域は、第１の半導体領域のドーパント濃度よりも高い第２のドーパント濃度を有することができる。
半導体層は、シリコンカーバイド半導体層を含むことができる。第１の半導体領域は、約１×１０17から約１×１０18ｃｍ-3のドーパント濃度を有するｐ型シリコンカーバイドを含むことができ、第２の半導体領域は、約５×１０18ｃｍ-3よりも高いドーパント濃度を有するｐ型シリコンカーバイドを含むことができる。
第１の半導体領域は、半導体層内に複数の第１のドープ領域を含むことができ、第２の半導体領域は、半導体層内に複数の第２のドープ領域を含むことができる。複数の第１のドープ領域を、半導体層内にストライプ及び／又はアイランドとして構成することができる。
本発明のいくつかの実施形態による半導体デバイスの製造方法は、半導体層内に第１のドープ領域を形成すること、及び半導体層上に金属層を形成することを含んでいる。半導体層と第１のドープ領域とがｐ−ｎ接合部を形成するように、半導体層が第１の導電型を有し、また、第１のドープ領域が、第１の導電型とは反対の第２の導電型を有する。金属層が、半導体層と共にショットキー接合部を形成し、第１のドープ領域と接触する。第１のドープ領域は、ショットキー接合部に逆バイアスがかけられたとき、ｐ−ｎ接合部のパンチスルーが、金属層と半導体層との間のショットキー接合部のアバランシェ降伏電圧よりも低い電圧で起こるような、厚さ及びドーパント濃度を有することができる。
それらの製造方法はさらに、半導体層内に、半導体層の導電型とは反対の導電型と、第１のドープ領域のドーパント濃度よりも高いドーパント濃度とを有する第２のドープ領域を形成することを含むことができる。
第２のドープ領域と半導体層との間の接合部を、金属層と半導体層との間のショットキー接合部のターンオン電圧よりも高い電圧でオンするように構成することができる。
金属層を形成することには、第２のドープ領域上に第１の金属層を形成することを含むことができる。第１の金属層は、第２のドープ領域と共にオーム接点を形成する。金属層を形成することにはさらに、半導体層及び第１のドープ領域上に、半導体層と共にショットキー接合部を形成する第２の金属層を形成することを含むことができる。
本発明の更なる理解をもたらすために含まれ、また本願に組み込まれてその一部分をなす添付の図面は、本発明のいくつかの実施形態を示す。
以下、図面を参照して本発明の実施形態について説明する。ただし、本発明は、多くの異なる形で実施することができ、本明細書に記載の実施形態に限定されるものと解釈すべきではない。そうではなく、これらの実施形態は、本開示が、網羅的で完全なものとなるように、また本発明の範囲を当業者に十分に伝えるように、提供するものである。同じ数字は、全体を通じて同じ要素を表す。
さまざまな要素について説明するために、本明細書において、第１、第２などの語が使用されることがあるが、それらの要素は、そうした語によって限定されるべきではないことが理解されよう。そうした語は、ある要素と別の要素を区別するために使用されるにすぎない。例えば、本発明の技術的範囲から逸脱することなく、第１の要素を、第２の要素と呼ぶことができ、同様に、第２の要素を、第１の要素と呼ぶことができる。本明細書では、「及び／又は」という語は、列挙された関連する諸項目のうち１つ又は複数のあらゆる組合せを含んでいる。
本明細書で使用される語は、特定の諸実施形態について説明するためのものに他ならず、本発明を限定するものではない。本明細書では、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈上明らかに示す場合を除き、複数形も含むものとする。「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び／又は「含む（ｉｎｃｌｕｄｉｎｇ）」という語は、本明細書において使用されるとき、述べられた特徴、整数、ステップ、動作、要素及び／又は構成要素の存在を指定するが、１つあるいは複数の他の特徴、整数、ステップ、動作、要素、構成要素及び／又はそれらの群の存在又は追加を妨げないことが、さらに理解されよう。
別段定義されない限り、本明細書で使用される全ての用語（技術用語及び科学用語を含む）は、本明細書にふさわしい当業者によって一般に理解されるものと同じ意味を有する。本明細書で使用される用語は、本明細書及び関連技術の文脈におけるその意味と一致する意味を有するものと解釈すべきであり、本明細書において明示的にそのように定義されない限り、理想化された又は過度に形式的な意味に解釈されないことが、さらに理解されよう。
層、領域、又は基板などの要素が、別の要素「上に（ｏｎ）」ある、又は別の要素「上に（ｏｎｔｏ）」広がるといわれる場合、その要素は直接他の要素上にあっても、直接他の要素上に広がってもよく、又は介在する要素が存在してもよいことが理解されよう。それとは対照的に、要素が、別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」ある、又は別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」広がるといわれる場合、介在する要素は存在しない。要素が、別の要素に「接続される」又は「結合される」といわれる場合、その要素は他の要素に直接接続されても、結合されてもよく、又は介在する要素が存在してもよいことも理解されよう。それとは対照的に、要素が、別の要素に「直接接続される」又は「直接結合される」といわれる場合、介在する要素は存在しない。
本明細書において、図中に示す、ある要素、層、又は領域の、別の要素、層、又は領域との関係を記載するために、「下方の」、「上方の」、「高い方の」、「低い方の」、「水平の」、「横の」、又は「垂直の」などの相対語が使用されることがある。これらの語は、図中に描かれた向きに加えて、デバイスのさまざまな向きを含むものであることが理解されよう。
本発明の各実施形態を、本明細書では、本発明の理想化された各実施形態（及び中間構造）の概略図である断面図を参照して説明する。図面内の層及び領域の厚さは、見やすくするために誇張されていることがある。さらに、例えば、製造方法及び／又は公差の結果として、図面の形状との違いが予想される。したがって、本発明の各実施形態は、本明細書に示される領域の特定の形状に限定されるものと解釈すべきではなく、例えば、製造によって生じる形状のずれを含むべきである。例えば、長方形として図示される注入領域は一般に、丸い又は曲線状のフィーチャ、ならびに／あるいは注入領域から非注入領域への明確に区別された変化ではなく、注入濃度の勾配をその縁部に有する。同様に、注入によって形成された埋込み領域は、埋込み領域と注入がそこを介して行われた表面との間の領域内に、いくらかの注入を生じることがある。したがって、図中に示した領域は、実際は概略であり、その形状は、デバイスの領域の実形状を図示するものではなく、本発明の範囲を限定するものではない。
本発明のいくつかの実施形態を、層及び／又は領域内の多数キャリア濃度を指すｎ型又はｐ型などの導電型を有するものとして特徴付けられる半導体層及び／又は領域に関して説明する。すなわち、ｎ型材料は、負に帯電した電子が大部分の平衡濃度を占め、ｐ型材料は、正に帯電した正孔が大部分の平衡濃度を占める。一部の材料は、別の層又は領域と比べて相対的により高い（「＋」）又はより低い（「−」）多数キャリアの濃度を示すために、（ｎ+、ｎ-、ｐ+、ｐ-、ｎ++、ｎ--、ｐ++、ｐ--などのように）「＋」又は「−」で示されることがある。しかし、そうした表記は、層又は領域内に、多数又は少数キャリアの特定の濃度が存在することを示唆するものではない。
図２は、本発明のいくつかの実施形態によるＪＢＳダイオードの上面図である。ダイオード１００は、上面を有するドリフト層１１４を備え、上面内には、ドリフト層１１４とは反対の導電型の、複数の低濃度ドープ領域１３０が形成されている。図２に示した実施形態では、低濃度ドープ領域１３０は、ドリフト層１１４内に、ストライプ形領域として形成されている。しかし、低濃度ドープ領域１３０を、他の形状に形成してもよい。
ドリフト層１１４を、ダイオード１００に関する電圧阻止及びオン抵抗の設計要件に応じて、例えば、約２×１０14から約１×１０17ｃｍ-3のドーパント濃度を有する２Ｈ、４Ｈ、６Ｈ、３Ｃ及び／又は１５Ｒポリタイプのｎ型シリコンカーバイドから形成することができる。ＧａＮ、ＧａＡｓ、シリコン又はゲルマニウムなど、その他のタイプの半導体材料を使用してもよい。特定の実施形態では、ドリフト層１１４は、ｎ型ドーパントを約５×１０15ｃｍ-3の濃度でドープした４Ｈ−ＳｉＣを含んでいる。低濃度ドープ領域１３０を、例えば、ホウ素及び／又はアルミニウムなどのｐ型ドーパントを、ドリフト層１１４内に、約１×１０17から約１×１０18ｃｍ-3の濃度でイオン注入することによって形成することができ、低濃度ドープ領域１３０は、ドリフト層１１４の表面の下に、約０．３から約０．５μｍの深さまで広がることができる。特定の実施形態では、低濃度ドープ領域１３０を、約５×１０17ｃｍ-3のドーパント濃度でドープすることができ、低濃度ドープ領域１３０は、ドリフト層１１４の表面の下に、約０．３μｍの深さまで広がることができる。
複数の高濃度ドープ領域１１６も、ドリフト層１１４内に設けられる。高濃度ドープ領域１１６を、例えば、ホウ素及び／又はアルミニウムなどのｐ型ドーパントをドリフト層１１４内に、約１×１０18から約１×１０19ｃｍ-3の濃度でイオン注入することによって形成することができ、高濃度ドープ領域１１６は、ドリフト層１１４の表面の下に、約０．３から約０．５μｍの深さまで広がることができる。特定の実施形態では、高濃度ドープ領域１１６を、約５×１０18ｃｍ-3のドーパント濃度でドープすることができ、高濃度ドープ領域１１６は、ドリフト層１１４の表面の下に、約０．３μｍの深さまで広がることができる。高濃度ドープ領域１１６を、例えば、エピタキシャル成長によって形成してもよい。
図２に示した実施形態において示す低濃度ドープ領域１３０は、ドリフト層１１４の表面の部分１１４Ａを露出させ、また（ドリフト層の露出領域１１４Ａ及び高濃度ドープ領域１１６を除き）ドリフト層１１４の活性領域１１０全体にわたって広がる、離隔されたストライプの領域として設けられている。金属ショットキー接点（図示せず）が、ドリフト層１１４を覆い、金属ショットキー接点は、ドリフト層１１４の露出領域１１４Ａ、ならびに低濃度ドープ領域１３０及び高濃度ドープ領域１１６と接触している。本明細書では、「活性領域」という用語は、ショットキー金属がそこでドリフト層と接触し、また、ドリフト層１１４の露出部分１１４Ａと、低濃度ドープ領域１３０と、高濃度ドープ領域１１６とを含む、半導体デバイスの２次元領域を示している。したがって、活性領域は、ショットキー接合領域を含むが、例えば、以下に説明する縁部終端領域は含まない。
ダイオード１００は、ダイオード１００の活性領域１１０を取り囲む縁部終端領域１１５を含むことができる。縁部終端領域１１５は、ジャンクションターミネーションエクステンション（ＪＴＥ）領域、フィールドリング、フィールドプレート、ガードリング、ならびに／あるいは前述の又はその他の終端の組合せを含むことができる。
ＳｉＣショットキーダイオードのその他の従来型終端について、文献に記載されている（例えば、非特許文献１参照）。ＳｉＣショットキーバリアダイオード用のｐ型エピタキシガードリング終端について、文献に記載されている（例えば、非特許文献２参照）。さらに、その他の終端技法について、文献に記載されている（例えば、"SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge"という名称の特許文献３参照）。
他のタイプの接合終端が文献に開示されている（例えば、本発明の譲受人に譲渡され、その開示を、その全体が記載されているのと同様に、参照により本明細書に組み込む特許文献４参照）。
図３は、本発明のいくつかの実施形態によるＪＢＳダイオードの断面図である。ダイオード（デバイス）１００の、図２の線Ａ−Ａに概略沿った断面図である。ダイオード１００のいくつかのフィーチャの寸法は、見やすくするために誇張されている。図３から分かるように、ダイオード１００は、ドリフト層１１４がその上に形成された基板１１２を含んでいる。高濃度ドープ領域１１６を、ドリフト層１１４内に注入領域として形成することができる。同様に、低濃度ドープ領域１３０を、ドリフト層１１４内に注入領域として形成することができる。高濃度ドープ領域１１６及び低濃度ドープ領域１３０が、ドリフト層１１４とは反対の導電型を有するので、低濃度ドープ領域１３０は、ドリフト層１１４とともにｐ−ｎ接合部Ｊ３を形成し、高濃度ドープ領域１１６は、ドリフト層１１４とともにｐ−ｎ接合部Ｊ５を形成している。
デバイス１００の活性領域１１０の、低濃度ドープ領域１３０及び高濃度ドープ領域１１６により占有される表面積と、活性領域１１０の全表面積との比が、デバイス１００の逆漏れ電流とデバイス１００の順電圧降下の両方に影響を及ぼし得る。例えば、低濃度ドープ領域１３０と高濃度ドープ領域１１６とによって占有された面積が、活性領域１１０の全面積に対して増大した場合、逆漏れ電流は低減するが、デバイス１００の順電圧降下は増大し得る。したがって、デバイス１００の活性領域１１０の、低濃度ドープ領域１３０及び高濃度ドープ領域１１６により占有される表面積と、活性領域１１０の全表面積との比を選択するのに、逆漏れ電流と順電圧降下の間のトレードオフを使用することができる。いくつかの実施形態では、デバイス１００の活性領域１１０の、低濃度ドープ領域１３０及び高濃度ドープ領域１１６により占有される表面積と、活性領域１１０の全表面積との比を、約２％〜４０％とすることができる。
ドリフト層１１４の表面上のアノード接点１１８が、隣接する低濃度ドープ領域１３０同士の間、及び／又は低濃度ドープ領域１３０と高濃度ドープ領域１１６との間のドリフト層１１４の露出部分１１４Ａとともに、ショットキー接合部Ｊ４を形成している。アノード接点（ｃｏｎｔａｃｔ）１１８は、高濃度ドープ領域１１６とともにオーム接点を形成することができると共に、ドリフト層１１４とともにショットキー接点を形成することができる、アルミニウム、チタン及び／又はニッケルなどの金属を含むことができる。
カソード接点（ｃｏｎｔａｃｔ）１２０が、ドリフト層１１４とは反対側の基板１１２の側面上に形成されている。カソード接点１２０は、ｎ型シリコンカーバイドへのオーム接点を形成することができる、ニッケルなどの金属を含むことができる。
順方向動作では、アノード接点１１８とドリフト層１１４の露出部分１１４Ａとの間のショットキー接合部Ｊ４が、高濃度ドープ領域１１６とドリフト層１１４との間のＰＮ接合部Ｊ５より先にオンになる。したがって、低順電圧では、デバイスはショットキーダイオードの挙動を呈する。すなわち、低順電圧では、ダイオード１００の動作が、ショットキー接合部Ｊ４を越える多数キャリアの注入によって支配される。正常動作条件下では、少数キャリアの注入がないので、ダイオード１００は、一般のショットキーダイオードの特性である、非常に速いスイッチング能力を有することができる。
高濃度ドープ領域１１６を、ショットキー接合部Ｊ４のターンオン電圧よりも高い順電圧で導通し始めるように設計することができる。したがって、ダイオード１００の順電圧を増大させる電流サージが生じた場合、ｐ−ｎ接合部Ｊ５が導通し始める。ｐ−ｎ接合部Ｊ５が導通し始めた後、ダイオード１００の動作は、ｐ−ｎ接合部Ｊ５を越える少数キャリアの注入及び再結合によって支配される。その場合、ダイオードのオン抵抗が低下し、それにより、所与の電流レベルについて、ダイオード１００によって消費される電力量を低下させることができる。したがって、ダイオード１００の順電圧が増大するときにｐ−ｎ接合部Ｊ５がオンになることで、ダイオード１００内の順電流暴走を低減及び／又は防止することができる。
しかし、逆バイアス条件下では、低濃度ドープ領域１３０とドリフト層１１４との間のｐ−ｎ接合部Ｊ３によって形成される空乏領域、及びｐ−ｎ接合部Ｊ５の空乏領域が広がって、デバイス１００を通る逆電流を阻止し、それによって、ショットキー接合部Ｊ４を保護し、デバイス１００内の逆漏れ電流を制限することができる。したがって、逆バイアスでは、ダイオード１００は、実質的にＰＩＮダイオードのように機能することができる。
従来型のＪＢＳショットキーダイオードとは異なり、本発明のいくつかの実施形態によるダイオード１００の電圧阻止能力は、低濃度ドープ領域１３０の厚さ及びドーピングによって決まる。すなわち、十分に大きな逆電圧がダイオード１００に印加された場合、低濃度ドープ領域１３０内の空乏領域が、アノード接点１１８に関連する空乏領域にパンチスルーし、大きな逆電流がデバイス１００内を流れるのを可能にする。低濃度ドープ領域１３０が、ダイオード１００の活性領域１１０全体にわたって分配されているので、この逆降伏を均一に分配して、逆降伏がダイオード１００に損傷を与えることができないように制御することができる。すなわち、デバイス１００の降伏を、低濃度ドープ領域１３０のパンチスルーに局所化することができ、それにより、ダイオード１００の活性領域１１０全体にわたって均等に分配された降伏電流をもたらすことができる。その結果、ダイオード１００の降伏特性を制御することができ、ダイオード１００は、ダイオード１００に損傷を与えずに、かつ／又はダイオード１００を破壊することなく、大きな逆電流に耐えることができる。
いくつかの実施形態では、低濃度ドープ領域１３０のドーピングを、パンチスルー電圧が、普通ならダイオード１００の縁部終端で対応することができる最大逆電圧よりも、わずかに小さくなるように選択することができる。
図４Ａは、本発明のいくつかの実施形態によるＪＢＳダイオード内の電界と深さの関係をグラフに示す図である。本発明のいくつかの実施形態によるデバイス内の、例えば、図３の線Ｂ−Ｂに沿った垂直電界分布を、低濃度ドープ領域１３０内にさまざまなドーピングレベルを有するデバイスに関してシミュレーションしたものの他に、低濃度ドープ領域１３０がない従来型のＪＢＳショットキーダイオードデバイスに関する垂直電界分布についてもシミュレーションしたグラフを示している。従来型のＪＢＳショットキーダイオードの場合、ｐ＋領域１６のうちの１つ、及びドリフト層１４（図１）を通る垂直電界分布が示してある。具体的には、図４Ａは、２．５×１０17ｃｍ-3（曲線１５２）、５×１０17ｃｍ-3（曲線１５４）、７．５×１０17ｃｍ-3（曲線１５６）、及び１×１０18ｃｍ-3（曲線１５８）のドーパント濃度を有する低濃度ドープ領域１３０を含む４つのデバイス、ならびに１つの従来型のＪＢＳショットキーダイオード（曲線１６０）に関する降伏電圧での垂直電界を示している。
低濃度ドープ領域１３０内に２．５×１０17ｃｍ-3のドーパント濃度を有するデバイスの場合、低濃度ドープ領域１３０内の空乏領域がショットキー接点１１８にパンチスルーし、その結果、曲線１５２によって示されるように、デバイス内の電界が低減する。低濃度ドープ領域１３０内に１×１０18ｃｍ-3のドーパント濃度を有するデバイスの場合、デバイスはむしろ、空乏領域が低濃度ドープ領域１３０内へ遠方までは広がらない、従来型のＪＢＳショットキーダイオードのように挙動する。残りのデバイスでは、低濃度ドープ領域１３０内の空乏領域が、ショットキー接点１１８の下の空乏領域に接近し始める。低濃度ドープ領域１３０の空乏領域が、ショットキー接点１１８に関連する空乏領域と接触すると、パンチスルーが生じ始め、それにより逆電流が、ドリフト層１１４からショットキー接点１１８に流れて、逆電圧に伴って迅速に増大することが可能になる。
図４Ｂは、本発明のいくつかの実施形態によるＪＢＳダイオード内の電界と深さの関係をグラフに示す図である。低濃度ドープ領域１３０内の空乏領域の形状を、図４Ａの曲線１５４及び１６０を倍率変更したグラフである図４Ｂに、より詳細に示している。図４Ｂから分かるように、低濃度ドープ領域１３０内に５×１０17ｃｍ-3のドーパント濃度を有するデバイスの場合、低濃度ドープ領域１３０とドリフト層１１４との間のｐ−ｎ接合部に関連する、低濃度ドープ領域１３０内の空乏領域が、低濃度ドープ領域１３０内に、ショットキー接点１１８によって形成される空乏領域と接触する地点まで広がる。
図５Ａは、本発明のいくつかの実施形態によるＪＢＳダイオードに関する逆電流と逆バイアスの関係をグラフに示す図である。低濃度ドープ領域１３０内にさまざまなレベルのドーピングを有する６００Ｖ定格のＪＢＳショットキーデバイス、及び低濃度ドープ領域のないデバイスに関して、逆電流と逆バイアスの関係をシミュレーションしたグラフを示している。具体的には、図５Ａは、低濃度ドープ領域１３０内に、２．５×１０17ｃｍ-3（曲線１７２）、５×１０17ｃｍ-3（曲線１７４）、７．５×１０17ｃｍ-3（曲線１７６）、及び１×１０18ｃｍ-3（曲線１７８）のドーパント濃度を有する低濃度ドープ領域１３０を含む４つのデバイス、ならびに１つの従来型のＪＢＳショットキーダイオード（曲線１８０）に関する逆電流を示している。低濃度ドープ領域１３０内に２．５×１０17ｃｍ-3のドーパント濃度を有するデバイス（曲線１７２）は、早期の降伏を呈するが、曲線１７８と１８０は実質的に一致し、１×１０18ｃｍ-3のドーパント濃度を有するデバイスが、低濃度ドープ領域１３０のパンチスルーによって降伏し得ないことを示している。
図５Ｂは、本発明のいくつかの実施形態によるＪＢＳダイオードに関する逆電流と逆バイアスの関係をグラフに示す図である。曲線１７４及び１８０を倍率変更したグラフを示している。図５Ｂから分かるように、５×１０17ｃｍ-3のドーピング濃度を有する低濃度ドープ領域１３０を含むショットキーダイオードは、より均一な逆漏れ電流の分布を伴うにもかかわらず、標準ショットキーダイオードと類似する降伏挙動を呈することができる。
図６は、本発明のいくつかの実施形態によるＪＢＳダイオードに関する阻止電圧とドーピングの関係をグラフに示す図である。本発明のいくつかの実施形態によるＪＢＳダイオードに関する阻止電圧とドーピングの関係を示すプロットである。図６に示すように、低濃度ドープ領域１３０の５×１０17ｃｍ-3という低いドーパント濃度で、所望の阻止電圧を有するダイオードをもたらすことができる。ただし、ドーパント濃度が約７．５×１０17ｃｍ-3を超えて増大するにつれて、阻止電圧はほぼ増大しない。しかし、上記で述べたように、低濃度ドープ領域１３０内により高いドーパント濃度を有するデバイスの場合、降伏機構はパンチスルーしないことがある。
本発明に従って製作されたデバイス内に、所望のパンチスルー電圧を得るために必要なドーピング濃度及び寸法が、例えば製造技法の相違のため、上述の濃度及び／又は寸法から変わる可能性があることを、当業者なら理解されよう。
図７は、本発明の他の実施形態によるＪＢＳダイオードの断面図である。ダイオード２００は、基板１１２及びドリフト層１１４を備えている。高濃度ドープ領域１１６が、ドリフト層１１４内に、複数の低濃度ドープ領域１３０とともに形成される。ダイオード２００は、さらに、高濃度ドープ領域１１６上にオーム接点を形成する第１の部分２２８と、ドリフト層１１４とともにショットキー接点を形成する第２の部分２３８とを備え、アノード接点２１８を有している。図７に示すように、第２の部分２３８を、アノード接点２１８の第１の部分２２８を覆うように形成することができる。第１の部分２２８は、例えば、アルミニウム、チタン及び／又はニッケルを含むことができ、第２の部分２３８は、例えば、アルミニウム、チタン及び／又はニッケルを含むことができる。シリコンカーバイドへのオーム接点及び／又はショットキー接点を形成するためのその他の適切な材料が、当技術分野で公知であり、そうした材料を、本発明のいくつかの実施形態と共に使用することができる。
図８は、本発明の他の実施形態によるＪＢＳダイオードの上面図である。ダイオード３００は、図２のデバイス１００のストライプ形の領域ではなく、ドリフト層１１４内に円形のアイランド３３０として構成された、複数の低濃度ドープ領域３３０を含むことができる。いくつかの実施形態では、低濃度ドープ領域３３０は、概して長方形の形状、及び／又は不規則な形状を有することができる。
図９は、本発明のいくつかの実施形態による作業をフローチャートに示す図である。それらの方法は、半導体層１１４内に、低濃度ドープ領域１３０を形成すること（ブロック４１０）を含んでいる。上述したように、低濃度ドープ領域１３０は、半導体層１１４の導電型とは反対の導電型を有する。
それらの方法はさらに、半導体層１１４内に高濃度ドープ領域１１６を形成すること（ブロック４２０）を含んでいる。高濃度ドープ領域１１６は、低濃度ドープ領域１３０と同じ導電型を有するが、低濃度ドープ領域１３０よりも高濃度にドープされる。低濃度ドープ領域１３０及び高濃度ドープ領域を、イオン注入によって形成することができる。
第１の金属層２２８を、高濃度ドープ領域１１６上にオーム接点として形成し（ブロック４３０）、第２の金属層２３８を、半導体層１１４及び低濃度ドープ領域１３０上に形成する（ブロック４４０）。第２の金属層２３８は、半導体層１１４の露出部分１１４Ａと共にショットキー接点を形成することができる。第２の金属層２３８も、低濃度ドープ領域１３０と共にショットキー接点を形成することができる。
本発明の各実施形態を、特定の作業順序に即して説明してきたが、当業者には理解されるように、順序内のいくつかの作業を並べ替えても、本発明の教示の恩恵を受けることが可能である。したがって、本発明は、本明細書に記載の正確な作業順序に限定されるものと解釈すべきではない。
以上、図面及び明細書において、本発明の典型的な実施形態を開示してきた。特定の用語が使用されているが、それらは限定のためではなく、一般的で説明的な意味で使用されているにすぎない。本発明の技術的範囲は、添付の特許請求の範囲に記載される。
従来型のＪＢＳダイオードを示す断面図である。 本発明のいくつかの実施形態によるＪＢＳダイオードの上面図である。 本発明のいくつかの実施形態によるＪＢＳダイオードの断面図である。 本発明のいくつかの実施形態によるＪＢＳダイオード内の電界と深さの関係をグラフに示す図である。 本発明のいくつかの実施形態によるＪＢＳダイオード内の電界と深さの関係をグラフに示す図である。 本発明のいくつかの実施形態によるＪＢＳダイオードに関する逆電流と逆バイアスの関係をグラフに示す図である。 本発明のいくつかの実施形態によるＪＢＳダイオードに関する逆電流と逆バイアスの関係をグラフに示す図である。 本発明のいくつかの実施形態によるＪＢＳダイオードに関する阻止電圧とドーピングの関係をグラフに示す図である。 本発明の他の実施形態によるＪＢＳダイオードの断面図である。 本発明の他の実施形態によるＪＢＳダイオードの上面図である。 本発明のいくつかの実施形態による作業をフローチャートに示す図である。
符号の説明
１０ ＪＢＳダイオード（デバイス）
１２ ｎ型基板
１４ ｎドリフト層
１６ ｐ＋領域
１８ 金属アノード接点
２０ カソード接点
１００ ダイオード
１１０ 活性領域
１１４ ドリフト層
１１４Ａ 露出部分
１１５ 縁部終端領域
１１６ 高濃度ドープ領域
１１８ アノード接点
１２０ カソード接点
１３０ 低濃度ドープ領域
２００ ダイオード
２２８ 第１の部分
２３８ 第２の部分
２１８ アノード接点
３００ ダイオード
３３０ アイランド（低濃度ドープ領域）

Claims (32)

  1. 第１の導電型で、活性領域がその中に構成された表面を有する半導体層と、
    前記活性領域内に配置され、前記第１の導電型とは反対の第２の導電型で、第１のドーパント濃度を有し、前記活性領域内に前記半導体層の複数の露出部分を構成する複数の離隔された第１の低濃度ドープ領域と、
    前記半導体層の活性領域内であって前記複数の第１の低濃度ドープ領域の間に配置され、前記第２の導電型で、前記第１のドーパント濃度よりも高い第２のドーパント濃度を有する第２の高濃度ドープ領域と、
    前記半導体層の前記表面上に配置され、該半導体層の前記構成された露出部分とともにショットキー接合部を構成し、かつ前記第２のドープ領域とともにオーム接点を構成する金属層と
    を備え、
    前記複数の第１のドープ領域は、該複数の第１のドープ領域と前記半導体層との間のｐ−ｎ接合部のパンチスルーが、前記金属層と前記半導体層の前記露出部分との間の前記ショットキー接合部の降伏よりも低い電圧で起こるような厚さ及びドーパント濃度を有することにより制御された逆降伏特性を提供するように構成され、
    前記第２の高ドープ領域と前記半導体層との間のｐ−ｎ接合部のターンオン電圧が、前記金属層と前記半導体層の前記露出部分との間の前記ショットキー接合部のターンオン電圧よりも高いことにより電流サージを扱う能力を提供するように構成されていることを特徴とする半導体デバイス。
  2. 前記金属層は、前記半導体層の前記露出部分及び前記複数の第１のドープ領域に接触する第１の金属領域と、前記第２のドープ領域に接触し、前記第１の金属領域に直接接触する第２の金属領域とを備え、前記第１の金属領域は、前記第２の金属領域とは異なる金属を含むことを特徴とする請求項１に記載の半導体デバイス。
  3. 前記第１の金属領域は、アルミニウム、チタン及び／又はニッケルを含み、前記第２の金属領域は、アルミニウム、チタン及び／又はニッケルを含むことを特徴とする請求項２に記載の半導体デバイス。
  4. 前記半導体層は、シリコンカーバイド半導体層を備えていることを特徴とする請求項２に記載の半導体デバイス。
  5. 前記複数の第１のドープ領域は、１×１０１７から１×１０１８ｃｍ−３のドーパント濃度を有するｐ型シリコンカーバイドを含み、前記第２のドープ領域は、５×１０１８ｃｍ−３よりも高いドーパント濃度を有するｐ型シリコンカーバイドを含むことを特徴とする請求項４に記載の半導体デバイス。
  6. 前記第２のドープ領域は、前記半導体層内に複数構成され、前記複数の第１のドープ領域は、前記半導体層内にストライプとして構成されていることを特徴とする請求項１に記載の半導体デバイス。
  7. 前記第２のドープ領域は、前記半導体層内に複数構成され、前記複数の第１のドープ領域は、前記半導体層内にアイランドとして構成されていることを特徴とする請求項１に記載の半導体デバイス。
  8. 前記半導体層は、シリコンカーバイドからなるエピタキシャル層を備えていることを特徴とする請求項１に記載の半導体デバイス。
  9. 前記第１の導電型を有するシリコンカーバイド基板をさらに備え、前記半導体層は、前記基板上にあることを特徴とする請求項８に記載の半導体デバイス。
  10. 前記オーム接点は、第１のオーム接点を備え、前記半導体デバイスは、前記基板上に第２のオーム接点をさらに備えていることを特徴とする請求項９に記載の半導体デバイス。
  11. 前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であることを特徴とする請求項１に記載の半導体デバイス。
  12. 前記第１の導電型はｐ型であり、前記第２の導電型はｎ型であることを特徴とする請求項１に記載の半導体デバイス。
  13. 前記複数の第１のドープ領域及び前記第２のドープ領域は、前記半導体層の前記表面に配置され、前記複数の第１のドープ領域と前記第２のドープ領域とによって占有される表面積の、前記活性領域の全表面積に対する比は０．３であることを特徴とする請求項１に記載の半導体デバイス。
  14. 縁部終端領域をさらに備え、前記複数の第１のドープ領域は、該複数の第１のドープ領域と前記半導体層との間のｐ−ｎ接合部のパンチスルーが、前記縁部終端領域の降伏電圧よりも低い電圧で起こるような厚さ及びドーパント濃度を有することを特徴とする請求項１に記載の半導体デバイス。
  15. 第１の導電型を有する半導体層と、
    該半導体層上に配置され、該半導体層とともにショットキー接合部を形成する金属接点と、
    第１のドーパント濃度を有する、前記半導体層内の第１の半導体領域であって、前記第１の半導体領域及び前記半導体層は、前記ショットキー接合部と並列に第１のｐ−ｎ接合部を形成し、前記ショットキー接合部を通る逆漏れ電流を制限するために該ショットキー接合部に逆バイアスがかけられたとき、該ショットキー接合部に隣接する前記半導体層内に空乏領域を発生させるように構成され、前記第１のｐ−ｎ接合部がさらに、該第１のｐ−ｎ接合部のパンチスルーが前記ショットキー接合部の降伏電圧よりも低い電圧で起こるように構成される第１の半導体領域と、
    前記第１の半導体領域の前記第１のドーパント濃度よりも高い第２のドーパント濃度を有する第２の半導体領域であって、前記ショットキー接合部及び前記第１のｐ−ｎ接合部と並列に第２のｐ−ｎ接合部を形成し、前記第２のｐ−ｎ接合部は、前記ショットキー接合部よりも高い順電圧でオンになるように構成されている第２の半導体領域と、
    を備えていることを特徴とする半導体デバイス。
  16. 前記半導体層は、シリコンカーバイド半導体層を備えていることを特徴とする請求項１５に記載の半導体デバイス。
  17. 前記第１の半導体領域は、１×１０１７から１×１０１８ｃｍ−３のドーパント濃度を有するｐ型シリコンカーバイドを含み、前記第２の半導体領域は、５×１０１８ｃｍ−３よりも高いドーパント濃度を有するｐ型シリコンカーバイドを含むことを特徴とする請求項１６に記載の半導体デバイス。
  18. 前記第１の半導体領域は、前記半導体層内に複数の第１のドープ領域を備え、前記第２の半導体領域は、前記半導体層内に複数の第２のドープ領域を備えていることを特徴とする請求項１５に記載の半導体デバイス。
  19. 前記複数の第１のドープ領域は、前記半導体層内にストライプとして構成されていることを特徴とする請求項１８に記載の半導体デバイス。
  20. 前記複数の第１のドープ領域は、前記半導体層内にアイランドとして構成されていることを特徴とする請求項１８に記載の半導体デバイス。
  21. 半導体層内に複数の第１のドープ領域を形成するステップであって、前記半導体層と前記複数の第１のドープ領域とがｐ−ｎ接合部を形成するように、前記半導体層が第１の導電型を有し、前記複数の第１のドープ領域が前記第１の導電型とは反対の第２の導電型を有するステップと、
    前記半導体層内に第２のドープ領域を形成するステップであって、前記第２のドープ領域が、前記第２の導電型を有し、前記複数の第１のドープ領域の前記ドーパント濃度よりも高いドーパント濃度とを有するステップと、
    前記半導体層上に金属層を形成するステップであって、前記金属層が、前記半導体層と共にショットキー接合部を形成し、前記複数の第１のドープ領域と接触するステップとを有し、
    前記複数の第１のドープ領域が、前記ショットキー接合部に逆バイアスがかけられたとき、前記ｐ−ｎ接合部のパンチスルーが、前記金属層と前記半導体層との間の前記ショットキー接合部の降伏電圧よりも低い電圧で起こるような厚さ及びドーパント濃度を有し、
    前記第２のドープ領域と前記半導体層との間の第２のｐ−ｎ接合部が、前記金属層と前記半導体層との間の前記ショットキー接合部のターンオン電圧よりも高い電圧でオンするように構成されることを特徴とする半導体デバイスの製造方法。
  22. 前記金属層を形成する前記ステップは、
    前記第２のドープ領域上に第１の金属層を形成するステップであって、前記第１の金属層は、前記第２のドープ領域とともにオーム接点を形成するステップと、
    前記半導体層及び前記複数の第１のドープ領域上に第２の金属層を形成するステップであって、前記第２の金属層は、前記半導体層とともに前記ショットキー接合部を形成するステップとを含むことを特徴とする請求項２１に記載の半導体デバイスの製造方法。
  23. 前記半導体層は、ｎ型シリコンカーバイドを含み、前記複数の第１のドープ領域は、１×１０１７から１×１０１８ｃｍ−３のドーパント濃度を有するｐ型シリコンカーバイドを含み、前記第２のドープ領域は、５×１０１８ｃｍ−３よりも高いドーパント濃度を有するｐ型シリコンカーバイドを含むことを特徴とする請求項２２に記載の半導体デバイスの製造方法。
  24. 前記第２のドープ領域を形成するステップは、前記半導体層内に複数の第２のドープ領域を形成するステップを含むことを特徴とする請求項２１に記載の半導体デバイスの製造方法。
  25. 前記複数の第１のドープ領域は、前記半導体層内にストライプとして構成されることを特徴とする請求項２４に記載の半導体デバイスの製造方法。
  26. 前記複数の第１のドープ領域は、前記半導体層内にアイランドとして構成されることを特徴とする請求項２４に記載の半導体デバイスの製造方法。
  27. 前記複数の第１のドープ領域及び前記第２のドープ領域は、前記半導体層の表面に形成され、前記複数の第１のドープ領域と前記第２のドープ領域とによって占有される表面積の、前記半導体デバイスの活性領域の全表面積に対する比は、０．３であることを特徴とする請求項２１に記載の半導体デバイスの製造方法。
  28. 前記半導体層中に少なくとも２つの第２のドープ領域をさらに備え、前記複数の離隔された第１のドープ領域は、前記少なくとも２つの第２のドープ領域の間にあることを特徴とする請求項１に記載の半導体デバイス。
  29. その内側に第２の活性領域を構成する縁部終端領域をさらに備え、前記複数の離隔された第１のドープ領域が、前記第２の活性領域内にあることを特徴とする請求項２８に記載の半導体デバイス。
  30. 前記複数の第１のドープ領域は、前記半導体層内にアイランドとして構成されることを特徴とする請求項１に記載の半導体デバイス。
  31. 前記半導体層内の複数の半導体領域であって、前記ショットキー接合部と並列に第３のｐ−ｎ接合部を形成し、前記ショットキー接合部を通る逆漏れ電流を制限するために該ショットキー接合部に逆バイアスがかけられたとき、該ショットキー接合部に隣接する前記半導体層内に空乏領域を発生させるように構成される複数の半導体領域をさらに備え、前記第３のｐ−ｎ接合部がさらに、該第３のｐ−ｎ接合部のパンチスルーが前記ショットキー接合部の降伏電圧よりも低い電圧で起こるように構成されていることを特徴とする請求項１５に記載の半導体デバイス。
  32. その内側にその活性領域を構成する縁部終端領域をさらに備え、前記複数の半導体領域が、前記縁部終端領域により構成される前記活性領域内にあることを特徴とする請求項３１に記載の半導体デバイス。
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