JP5303616B2 - デカップリングデバイス - Google Patents

Description

この発明は、デカップリングデバイス（decoupling device 「減結合デバイス」とも言う）に関し、特に、良好なフィルタリング性能および簡単な製造プロセスを備えるデカップリングデバイスに関する。

固体電解キャパシターは、小さな体積、大きな静電容量、優れた周波数特性などのような利点を備えるとともに、中央処理ユニット（Central Processing Unit = CPU）の電源回路用のデカップリング（Decouplng）作用において使用することができる。

一般に、多数のキャパシター素子がリードフレーム上に堆積されて高い静電容量を有する固体電解キャパシターを形成することができる。例えば、三端子（three-terminal）デカップリングデバイスは、通過型デカップリングデバイスと交互堆積型デカップリングデバイスとに分けられる。

いわゆる通過型デカップリングデバイスは：リードフレームが２つのアノード（anode 陽極）端子部分と２つのアノード端子部分間に位置するカソード（cathode 陰極）端子部分とを有するものである。通過型デカップリングデバイスは、キャパシター素子として使用される、つまりバルブ金属層がキャパシター素子の内部を通過するとともに、キャパシター素子の両端が外へ延伸される。多数の通過型キャパシター素子がリードフレーム上に直接堆積されて、バルブ金属層（即ち、アノード部分）が両端においてリードフレームの両端でアノード部分に電気接続されるとともに、キャパシター素子のカソード部分がリードフレームのカソード部分に電気接続される。

いわゆる交互堆積型デカップリングデバイスは：リードフレームが２つのアノード端子部分と、２つのアノード端子部分間に位置するカソード端子部分とを有するものである。シートキャパシター素子は、キャパシター素子として使用されるとともに、各シートキャパシター素子が互いに対向する１つのカソード部分と１つのアノード部分とを有する。キャパシター素子がリードフレーム上に堆積されるとともに、キャパシター素子の堆積方式は、以下の通りである：シートキャパシター素子が左右対称の中心としてキャパシター素子のカソード部分が交互に積み重ねられ、かつアノード部分が左右交互に配置される。さらに、カソード部分がカソード端子部分に電気接続されるとともに、アノード部分がアノード端子部分に電気接続される。

しかしながら、通過型デカップリングデバイスの通過型キャパシター素子の製造プロセスは、複雑であり、通過型デカップリングデバイスの製造コストの削減には不都合である。また、交互堆積型デカップリングデバイスのキャパシター素子の堆積方式は、容易に堆積不整合（misalignment）を生じやすいので、交互堆積型デカップリングデバイスの製造歩留まり（yield）は低い。

そこで、この発明の目的は、簡単な製造プロセスおよびデカップリングデバイスの多数のキャパシター素子の比較的容易な堆積方式を有するデカップリングデバイスを提供することにある。

この発明は、デカップリングデバイスを提供し、リードフレームと少なくとも１つのキャパシターユニットアセンブリー(capacitor unit assembly)とを含む。リードフレームがカソード端子部分、およびカソード端子部分の両端に配置された少なくとも２つの対向するアノード端子部分を含む。２つのアノード端子部分が導電ラインを介して互いに電気接続される。キャパシターユニットアセンブリーが多数のキャパシター素子を含む。キャパシターユニットアセンブリーの多数のキャパシター素子が並列接続され、同一平面上に配列されるとともに、各キャパシター素子がリードフレーム上に配置される。各キャパシター素子が互いに対向するカソード部分ならびにアノード部分を有する。キャパシター素子のカソード部分がカソード端子部分に電気接続される。キャパシター素子のアノード部分がアノード端子部分に電気接続される。多数のキャパシターユニットアセンブリーが存在する時、キャパシターユニットアセンブリーが堆積方式で配列される。

以上の観点から、この発明にかかるデカップリングデバイスは、少なくとも以下の利点を有する。
デカップリングデバイスが多数のキャパシター素子を同一平面上に配列し、かつ互いに並列接続する方式を採用して、キャパシター素子をリードフレーム上に堆積する。この堆積方式は、たいへん簡単で、かつ有効にＥＳＲ（等価直列抵抗）を低減させる。また、デカップリングデバイスは、リードフレームおよびキャパシター素子の配列に対して多端子構造を設計することができ、このようにして、多端子間の電流伝送経路を短縮することができ、ＥＳＬ（等価直列インダクタンス）を低下させることができる。さらに、デカップリングデバイスの２アノード部分を利用して導電ライン構造を形成する。この導電ライン構造は、高周波操作期間にインダクターを発生させるとともに、インダクターおよびキャパシターが等価フィルタリング回路を形成するため、デカップリングデバイスにフィルタリング効力を持たせることができる。

この発明の実施形態にかかるデカップリングデバイスのリードフレームおよびキャパシター素子を示す概略的な説明図である。 この発明の実施形態にかかるデカップリングデバイスのリードフレームおよびキャパシター素子を示す概略的な説明図である。 この発明の実施形態にかかるデカップリングデバイスのリードフレームおよびキャパシター素子を示す概略的な説明図である。 この発明の実施形態にかかるデカップリングデバイスとその等価回路とをそれぞれ示す概略的な説明図であり、そのうち、同一平面上に配列されたキャパシター素子がリードフレーム上に配置されている。 この発明の実施形態にかかるデカップリングデバイスとその等価回路とをそれぞれ示す概略的な説明図であり、そのうち、同一平面上に配列されたキャパシター素子がリードフレーム上に配置されている。 この発明の実施形態にかかる別なデカップリングデバイスを示す概略的な説明図である。 この発明の実施形態にかかる更に別なデカップリングデバイスを示す概略的な説明図であり、かつ図４の断面が図２Ａ中のＢ−Ｂ‘線方向から観て得られたものである。 この発明の別な実施形態にかかるデカップリングデバイスを示す概略的な説明図であり、キャパシター素子が省略されたものである。 この発明の更に別な実施形態にかかるデカップリングデバイスを示す概略的な説明図であり、キャパシター素子が省略されたものである。 この発明のまた別な実施形態にかかるデカップリングデバイスを示す概略的な断面図である。 図７の底面から観たデカップリングデバイスを示す概略的な説明図である。 図８のＣ−Ｃ‘線に沿った概略的な断面図であり、かつ、キャパシター素子が省略されたものである。 図８のＤ−Ｄ’線に沿った概略的な断面図であり、かつ、キャパシター素子が省略されたものである。 図８のＥ−Ｅ‘線に沿った概略的な断面図であり、かつ、キャパシター素子が省略されたものである。 この発明の実施形態にかかる更に別なデカップリングデバイスを示す概略的な断面図である。 この発明の実施形態にかかるまた別なデカップリングデバイスを示す概略的な断面図である。 この発明の更に別な実施形態にかかるデカップリングデバイスを示す概略的な断面図である。 この発明のまた別な実施形態にかかるデカップリングデバイスのキャパシター素子を示す概略的な説明図である。 同一平面においてリードフレームに配置されたキャパシター素子を示す概略的な断面図である。 図１３ＢのＦ−Ｆ‘線に沿って示した概略的な断面図である。 図３のデカップリングデバイスの多数のキャパシター素子が同一平面上に配列される方式を示す概略的な説明図である。 多数のキャパシター素子が同一平面上に配列される別な２方式を示す概略的な説明図である。 多数のキャパシター素子が同一平面上に配列される別な２方式を示す概略的な説明図である。 この発明の実施形態にかかる多端子構造を有する更に別なデカップリングデバイスを示す概略的な説明図であり、デカップリングデバイスのリードフレームを示す概略的な説明図である。 この発明の実施形態にかかる多端子構造を有する更に別なデカップリングデバイスを示す概略的な説明図であり、リードフレームに配列された同一平面上の多数のキャパシター素子を示す概略的な説明図である。 この発明の実施形態にかかる多端子構造を有する更に別なデカップリングデバイスを示す概略的な説明図であり、底面から観たデカップリングデバイスを示す概略的な説明図である。 この発明の実施形態にかかる多端子構造を有するまた別なデカップリングデバイスを示す概略的な説明図であり、デカップリングデバイスのリードフレームを示す概略的な説明図である。 この発明の実施形態にかかる多端子構造を有するまた別なデカップリングデバイスを示す概略的な説明図であり、リードフレームに配列された同一平面上の多数のキャパシター素子を示す概略的な説明図である。 この発明の実施形態にかかる多端子構造を有するまた別なデカップリングデバイスを示す概略的な説明図であり、底面から観たデカップリングデバイスを示す概略的な説明図である。 この発明の実施形態にかかるデカップリングデバイスおよび２つの市販デカップリングデバイスのフィルタリング性能を示す曲線比較グラフである。

以下、この発明を実施するための形態を図面に基づいて説明する。
この発明は、リードフレームと少なくとも１つのキャパシターユニットアセンブリーとを含むデカップリングデバイスを提供する。リードフレームがカソード（陰極）端子部分とカソード端子部分の両端に配置される少なくとも２つの対向するアノード（陽極）端子部分とを含む。２つのアノード端子部分が導電ラインを介して互いに電気接続される。キャパシターユニットアセンブリーが多数のキャパシター素子を含む。キャパシターユニットアセンブリーの多数のキャパシター素子が並列接続され、同一平面上に配列されるとともに、リードフレームに配置される。各キャパシター素子がカソード部分と互いに対向するアノード部分とを有する。キャパシター素子のカソード部分がカソード端子部分に電気接続される。キャパシター素子のアノード部分がアノード端子部分に電気接続される。多数のキャパシターユニットアセンブリーが存在する時、キャパシターユニットアセンブリーが堆積方式で配列される。

この発明にかかるデカップリングデバイスは、多数のキャパシター素子が同一平面上に配列され、かつ互いに並列接続されて、簡単な製造プロセスを有するとともに、ＥＳＲ（等価直列抵抗）を低減できる。

また、キャパシター素子が通過型キャパシター素子よりもカソード部分およびアノード部分を有するシート型キャパシター素子を採用しているため、製造プロセスが簡単である。さらに、リードフレームの少なくとも２つのアノード端子部分が互いに接続されて伝送線構造(transmission line structure)を形成するとともに、この伝送線構造が高周波数状態におけるインダクターを形成し、かつインダクターがキャパシター素子のキャパシターと一緒にフィルターを形成する。また更に、リードフレームが多端構造を有し、かつ隣接する端子間の電流伝送距離をより短くするので、ＥＳＬ（等価直列インダクタンス）を低減する。以下、幾つかの実施形態を挙げて、この発明の技術内容を説明する。

図１Ａ〜図１Ｃは、この発明の実施形態にかかるデカップリングデバイスのリードフレームおよびキャパシター素子を示す概略的な説明図である。図２Ａと図２Ｂとは、この発明の実施形態にかかるデカップリングデバイスとその等価回路とをそれぞれ示す概略的な説明図であり、そのうち、同一平面上に配列されたキャパシター素子がリードフレーム上に配置されている。図１Ａ〜図１Ｃと図２Ａ〜図２Ｂとにおいて、デカップリングデバイス１００（図２Ａ参照）は、リードフレーム１１０と、多数のキャパシター素子１２０とを含む。リードフレーム１１０がカソード端子部分１１２とカソード端子部分１１２の両端に配置された少なくとも２つの対向するアノード端子部分１１４ａ&１１４ｂを含む。２つのアノード端子部分１１４ａ&１１４ｂが導電ライン１１６を介して電気接続される。キャパシター素子１２０がリードフレーム１１０上に配置され、かつ各キャパシター素子１２０がカソード部分１２２と互いに対向するアノード部分１２４とを有し、そのうち、キャパシター素子１２０が同一平面上にＮ個を１グループ（図２Ａ中、Ｎ＝２）とする方式で第１キャパシターユニットアセンブリーＣＵ１中に配列され、第１キャパシターユニットアセンブリーＣＵ１のキャパシター素子１２０が並列接続され、かつＮが２より大きいか等しい。キャパシター素子１２０の数量は、偶数であることができる。キャパシター素子１２０のカソード部分１２２がカソード端子部分１１２に電気接続されるとともに、キャパシター素子１２０のアノード部分１２４がアノード端子部分１１４ａ&１１４ｂに電気接続される。

引き続き、図１Ａにおいて、カソード端子部分１１２は、スペーシングＳを有することができ、かつ導電ライン１１６がスペーシングＳに配置される。より詳細には、スペーシングＳがカソード端子部分１１２を２つのサブカソード端子部分（sub cathode terminal portion）１１２ａ&１１２ｂに分割でき、導電ライン１１６をサブカソード端子部分１１２ａ&１１２ｂ間に位置させることができる。このようにして、リードフレーム１１０のカソード端子部分１１２、アノード端子部分１１４ａおよび導電ライン１１６が同一平面上に位置することができ、多数のキャパシター素子１２０のカソード部分１２２ならびにアノード部分１２４が、リードフレーム１１０の同一平面上に位置することができる。その結果、後続する多数のキャパシター素子１２０の互いに電気接続される歩留まり（yield）を向上させることができる。

また、カソード端子部分１１２は、更にカソード端子部分１１２の表面に位置するラフ構造１１８(rough structure)を有することができる。ラフ構造１１８が、キャパシター素子１２０およびカソード端子部分１１２間の接着性（adhesion）を向上させることができる。ラフ構造１１８は、カソード端子部分１１２上でモールディングプロセスを実施することによって形成できる。更に、デカップリングデバイス１００が、更に導電ライン１１６上方に配置された絶縁層１３０を含むことができ、絶縁層１３０が、カソード端子部分１１２およびアノード端子部分１１４ａ&１１４ｂを互いに電気絶縁することができる。一般に、絶縁層１３０は、リードフレーム１１０の適切な位置に絶縁粘着テープを貼り付けることにより形成できる。

図１Ｂと図１Ｃとにおいて、キャパシター素子１２０が、シートキャパシター素子であることができ、かつ対向する両端に１つのカソード部分１２２および１つのアノード部分１２４をそれぞれ有する。キャパシター素子１２０の内部構造は、キャパシター素子１２０の断面線Ａ−Ａ‘から見て取ることができる。即ち、キャパシター素子１２０は、バルブ金属層１２０ａと、誘電層１２０ｂと、導電ポリマー層１２０ｃと、カソード導電層１２０ｄとを含むことができる。誘電層１２０ｂは、バルブ金属層１２０ａ上に形成される。導電ポリマー層１２０ｃは、誘電層１２０ｂ上に形成される。カソード導電層１２０ｄは、導電ポリマー層１２０ｃ上に形成される。また、キャパシター素子１２０中、絶縁部分１２６（図１Ｃを参照）が、更にカソード部分１２２およびアノード部分１２４間に配置されることができて、カソード部分１２２をアノード部分１２４から絶縁する。

図２Ａにおいて、デカップリングデバイス１００中、多数のキャパシター素子１２０が同一平面上にＮ個を１グループ（図２Ａ中、Ｎ＝２）とする方式で第１キャパシターユニットアセンブリーＣＵ１中に配列され、かつキャパシター素子１２０が並列接続される。注意すべきことは、第１キャパシターユニットアセンブリーＣＵ１中の２つのキャパシター素子１２０が互いに堆積される代わりに同一平面上に配列されることである。この発明中、いわゆる「同一平面」とは、第１キャパシターユニットアセンブリーＣＵ１中の全てのキャパシター素子１２０が同一層中に配列されることを言う。

図２Ａ中に見ることができるように、図２Ａの図面の上方および下方に位置する２つのキャパシター素子１２０にとって各カソード部分１２２が互いに隣接すると同時に、各アノード部分１２４が互いに離れている。カソード部分１２２は、カソード端子部分１１２のほとんど全ての面積をカバーすることができ、良好な電気接続効果を達成できる。従って、デカップリングデバイス１００が多数のキャパシター素子１２０が同一平面上に配列され、かつ互いに並列接続される方式を採用しているので、より簡単な製造プロセスを有し、ＥＳＲ（等価直列抵抗）を効果的に低減できる。

特に、図２Ｂの等価回路に示すように、導電ライン１１６により形成される伝送線構造が高周波操作期間にインダクターＬを発生させるとともに、このインダクターＬおよび２つのキャパシター素子１２０のキャパシターＣがＣＬＣ回路を形成する。つまり、いわゆるπ型フィルターである。このようにして、ノイズを高周波操作期間に効果的に解消できる。

図３は、この発明の実施形態にかかる別なデカップリングデバイスを示す概略的な説明図である。図３において、デカップリングデバイス１０１は、図２Ａに示したデカップリングデバイス１００と類似するとともに、同一デバイスには同一符号を付す。注意すべきことは、キャパシター素子１２０が同一平面上にＮ個を１グループ（図３中、Ｎ＝４）とする方式で第１キャパシターユニットアセンブリーＣＵ１中に配列され、かつキャパシター素子１２０が並列接続されることである。このようにして、適切な数量のキャパシター素子１２０を同一平面上に配列する方式でリードフレーム１１０上に任意に配列することができ、必要とされる静電容量値を備えたデカップリングデバイスを獲得することができる。多数のキャパシター素子１２０を同一平面上に配列する方式は、より簡単であり、製造プロセス効率を向上させることができる。

図４は、この発明の実施形態にかかる更に別なデカップリングデバイスを示す概略的な説明図であり、かつ図４の断面が図２Ａ中のＢ−Ｂ‘線方向から観て得られたものである。図４において、多数のキャパシターユニットアセンブリーが存在する時、キャパシターユニットアセンブリーが堆積方式で配列される。より詳細には、デカップリングデバイス１０２中、キャパシター素子１２０が同一平面上にＮ個を１グループとする方式で第２キャパシターユニットアセンブリーＣＵ２中に配列されるとともに、第２キャパシターユニットアセンブリーＣＵ２中のキャパシター素子１２０が並列接続され、かつ第２キャパシターユニットアセンブリーＣＵ２が第１キャパシターユニットアセンブリーＣＵ１上に堆積される。換言すれば、キャパシターユニットアセンブリーの多数のグループが、リードフレーム１１０の平面に垂直方向（normal direction）へ堆積されることができ、かつキャパシターユニットアセンブリーの数量が調整できる。図４に示すように、キャパシターユニットアセンブリーＣＵ２〜ＣＵ４は第１キャパシターユニットアセンブリーＣＵ１上に互いに堆積することができる、つまり、キャパシターユニットアセンブリーＣＵ１〜ＣＵ４の計４グループが堆積され、大きな静電容量を備えるデカップリングデバイス１０２を獲得できる。

再び図４において、キャパシター素子１２０は、導電接着剤１４０によって互いに電気接続できる。さらに、注意すべきことは、導電接着剤１４０がサブカソード端子部分１１２ａ上のラフ構造１１８と協同して、キャパシター素子１２０およびサブカソード端子部分１１２ａが良好な接着を形成することである。

また、導電ライン１１６により形成されるインダクターの値を更に設計要求に従って調整できる。図５は、この発明の別な実施形態にかかるデカップリングデバイスを示す概略的な説明図であり、キャパシター素子が省略されたものである。図５において、このデカップリングデバイス１０３中、導電ライン１１６ａを連続湾曲構造とすることができる。この連続湾曲構造の導電ライン１１６ａは、パンチングまたはエッチングのような方式で形成することができる。連続湾曲構造は、サイン（sin）波、方形波またはジグザグ波により導電ライン１１６ａの総延長を増大できる形状とすることができ、それによって、導電ライン１１６ａの総延長および面積を調節でき、高周波数操作の場合においてデカップリングデバイス１０３のインダクタンス値を調整できる。

図６は、この発明の更に別な実施形態にかかるデカップリングデバイスを示す概略的な説明図であり、キャパシター素子が省略されたものである。図６において、このデカップリングデバイス１０４は、更にインダクタンス特性を有するデバイス１５０を含むことができ、導電ライン１１６に直列または並列に接続される。このインダクタンス特性を有するデバイス１５０は、例えば、チップインダクターである。それにより、デカップリングデバイス１０４のインダクタンス値が、高周波数操作の場合において調整できる。

図７は、この発明のまた別な実施形態にかかるデカップリングデバイスを示す概略的な断面図である。図７において、このデカップリングデバイス１０５は、更に部分的にキャパシター素子１２０およびリードフレーム１１０を被覆するパッケージ樹脂１６０を含むことができるとともに、パッケージ樹脂１６０がサブカソード端子部分１１２ａならびにアノード端子部分１１４ａ&１１４ｂの底面ＢＳを露出させる。パッケージ樹脂１６０は、キャパシター素子１２０およびリードフレーム１１０を１つのデバイスに統合でき、かつ外部の空気ならびに湿気を隔絶できる。

図８は、図７の底面から観たデカップリングデバイスを示す概略的な説明図である。図９Ａ〜図９Ｃは、それぞれ図８のＣ−Ｃ‘線、Ｄ−Ｄ’線およびＥ−Ｅ‘線に沿った概略的な断面図であり、かつ図９Ａ〜図９Ｃにおいてキャパシター素子が省略されたものである。同時に図７と図８と図９Ａ〜図９Ｃとにおいて、デカップリングデバイス１０５中、サブカソード端子部分１１２ａ&１１２ｂおよびアノード端子部分１１４ａ&１１４ｂは、更にそれぞれ嵌合構造（engaging structure）１７０を含むことができ、サブカソード端子部分１１２ａ&１１２ｂの縁（ふち＝エッジ）ならびにアノード端子部分１１４ａ&１１４ｂの縁に配置され、かつ嵌合構造１７０がパッケージ樹脂１６０中に嵌合される。嵌合構造１７０は、リードフレーム１１０をパッケージ樹脂１６０中に安定して固定させることができ、それにより、リードフレーム１１０およびキャパシター素子に対するパッケージ樹脂１６０被覆効果ならびに安定性を向上させる。嵌合構造１７０は、例えば、サブカソード端子部分１１２ａ&１１２ｂの縁およびアノード端子部分１１４ａ&１１４ｂの縁をプレスすることによって形成される。

また、注意すべきことは、図９Ｃに示すように、パッケージ樹脂１６０は、導電ライン１１６を完全に被包（encapsulate）できることである。しかし、別な実施形態中、パッケージ樹脂もまた導電ライン１１６の一部を露出させることができる（図示せず）。パッケージ樹脂１６０が導電ライン１１６の一部を露出させる実施形態中、図６に示した技術により、インダクタンスを調整するために、インダクタンス特性を有するデバイス１５０を露出された導電ライン１１６上に配置することは容易である。

図１０は、この発明の実施形態にかかる更に別なデカップリングデバイスを示す概略的な断面図である。図１０において、このデカップリングデバイス１０６は、更に少なくとも１つのセラミックキャパシター１８０（４つが図１０に示される）がサブカソード端子部分１１２ａ&１１２ｂおよびアノード端子部分１１４ａ&１１４ｂ間に並列接続される。並列接続された追加的なセラミックキャパシター１８０により、デカップリングデバイス１０６の静電容量を設計要求に従って調整できる。

図１１は、この発明の実施形態にかかるまた別なデカップリングデバイスを示す概略的な断面図である。図１１のデカップリングデバイス１０７は、図４のデカップリングデバイス１０２に類似している。注意すべきことは、デカップリングデバイス１０７が更に電磁波阻止層１９０を含み、キャパシター素子１２０の上方においてキャパシター素子１２０をカバーしていることである。電磁波阻止層１９０によって、デカップリングデバイス１０７に対する外部電磁波の電磁波干渉を遮断できる。

再び、図１１において、電磁波阻止層１９０は、遮蔽層（反射型）、吸収材料、または遮蔽層および吸収材料を結合した多層複合構造であり、例えば、金属板、導電ポリマー材料、磁性金属酸化物あるいは、ナノ級複合材料から作製され、デカップリングデバイス１０７に対する外部電磁波の干渉を隔絶する。電磁波阻止層１９０は、またデカップリングデバイス１０７の電源信号伝送が発生させる電磁波も遮断することができ、電磁波がデカップリングデバイス１０７外部に位置する能動デバイス（図示せず）を干渉することを防止する。図１１に示すように、電磁波阻止層１９０は、また導電接着剤１４０（図４を参照）を介してキャパシター素子１２０のカソード部分１２２に電気接続され、接地されている。しかし、別な実施形態中、電磁波阻止層１９０は、キャパシター素子１２０のカソード部分１２２に電気接続にされない。

図１２は、この発明の更に別な実施形態にかかるデカップリングデバイスを示す概略的な断面図である。２つの蓋体が多数のキャパシター素子１２０を被覆するために使用できる。図１２において、デカップリングデバイス１０７ａは、更に第１蓋体１６０ａと互いに対向する第２蓋体１６０ｂとを含む。第１蓋体１６０ａおよび第２蓋体１６０ｂが多数のキャパシター素子１２０を被覆し、かつ第１蓋体１６０ａがサブカソード端子部分１１２ａおよびアノード端子部分１１４ａ&１１４ｂの底面を露出させる。

また、サブカソード端子部分１１２ａおよびアノード端子部分１１４ａ&１１４ｂは、更に嵌合構造１７０を含むことができ、サブカソード端子部分１１２ａの縁ならびにアノード端子部分１１４ａ&１１４ｂの縁に配置され、かつ嵌合構造１７０が第１蓋体１６０ａに嵌合される。その結果、嵌合構造１７０が第１蓋体１６０ａに結合できるので、デカップリングデバイス１０７ａ全体がより安定する。さらに、第１蓋体１６０ａがリードフレーム１１０周辺に追加的な延伸部分１６０ａ１を有する。キャパシター素子１２０が堆積された後、第２蓋体１６０ｂが第１蓋体１６０ａ上に装着される。

図１３Ａは、この発明のまた別な実施形態にかかるデカップリングデバイスのキャパシター素子を示す概略的な説明図である。図１３Ｂは、同一平面においてリードフレームに配置されたキャパシター素子を示す概略的な断面図である。図１３Ｃは、図１３ＢのＦ−Ｆ‘線に沿って示した概略的な断面図である。図１３Ａ〜図１３Ｃとにおいて、デカップリングデバイス１０７ｂは、図１Ａ〜図１Ｂと図２Ａとのデカップリングデバイス１００に類似するとともに、同一デバイスには同一な符号を使用する。注意すべきことは、各キャパシター素子１２０がタンタルキャパシターのキャパシター素子であり、バルブ金属がタンタル金属からなり、誘電層１２０ｂがタンタル酸化物からなり、かつカソード導電層１２０ｄがカーボンペースト−シルバーペースト混合物からなる（いずれも図１Ｃを参照）ことである。アノード部分１２４が少なくとも延伸導電線を含み、アノード端子部分１１４ａに電気接続される。

より詳細には、各キャパシター素子１２０のアノード端子１２４が少なくとも１つの延伸導電線（図１３Ｂに２個が示される）を形成できる。しかし、各キャパシター素子１２０のアノード端子１２４は、２つ以上の延伸導電線を形成することができ、導電経路を短縮する助けとなる。

さらに、図１３Ｃにおいて、タンタルキャパシターをキャパシター素子として使用する時、高度差が互いに堆積されたアノード端子１２４間に生じる。従って、デカップリングデバイス１０７ｂは、更に互いに堆積されたキャパシターユニットアセンブリーＣＵ１&ＣＵ２のキャパシター素子１２０のアノード端子１２４間に位置する多数の導電スペーサーＳＰを含んでいるため、高度差を補償できる。

デカップリングデバイス１００〜１０７ｂは、多端構造を採用して、隣接する端子間の電流伝送距離を短縮できるため、ＥＳＬ（等価直列インダクタンス）を低減する。以下、幾つかの実施形態が列挙されて、ＥＳＬを効果的に低減できるデカップリングデバイスを説明する。

図１４は、図３のデカップリングデバイスの多数のキャパシター素子が同一平面上に配列される方式を示す概略的な説明図である。図１５Ａと図１５Ｂとは、多数のキャパシター素子が同一平面上に配列される別な２方式を示す概略的な説明図である。先ず図１４において、キャパシター素子１２０のカソード部分１２２が長さ方向ＤＬに互いに隣接するように配置されるとともに、キャパシター素子１２０のアノード部分１２４が幅方向ＤＷに互いに隣接するように配置される。図１４から分かるように、電流伝送距離Ｐは、アノード部分１２４およびカソード部分１２２間に存在する。

再び図１５Ａと図１５Ｂとにおいて、多数のキャパシター素子１２０が設定方向（即ち、幅方向ＤＷ）に配列され、かつ２つの隣接するキャパシター素子１２０のアノード部分１２４が所定のスペーサー数量Ｄで互い違いに配置されるが、Ｄは、１より大きいか等しい。

図１４を図１５Ａおよび図１５Ｂと比較すると、図１５Ａならびに図１５Ｂ中、より長い側面が逆に幅方向ＤＷと見なされるとともに、より短い側面が長さ方向ＤＬと見なされている。つまり、図１５Ａおよび図１５Ｂは、「逆転型」デカップリングデバイスを示している。

より詳細には、図１５Ａのデカップリングデバイス１０８ａ中、左から数えて第１のキャパシター素子１２０のアノード部分１２４が下向きで、左から数えて第２のキャパシター素子１２０および第３のキャパシター素子１２０のアノード部分１２４が上向きで、左から数えて第４の第１キャパシター素子１２０のアノード部分１２４が下向きである；換言すれば、２つ（スペーサー数量Ｄ＝２）のアノード部分１２４ごとに、アノード部分１２４が対面方向を変化させ（上または下）、互い違いに配置される。特に、図１５Ａの電流伝送距離Ｐは図１２の電流伝送距離Ｐと比較して短いとともに、より短い電流伝送距離ＰがＥＳＬ（等価直列インダクタンス）低減効果を発生させる。

同様に、図１５Ｂのデカップリングデバイス１０８ｂ中、左から数えて、キャパシター素子１２０のアノード部分１２４が１つおきに（スペーサー数量Ｄ＝１）が向きを変えている。つまり、左から数えて、キャパシター素子１２０のアノード部分１２４がそれぞれ下向き、上向き、下向き、上向きとなっている。このようにして、図１５Ｂのデカップリングデバイス１０８ｂが電流伝送距離Ｐを短縮できるだけでなく、図１５Ａのデカップリングデバイス１０８ａのキャパシター素子１２０の一部間に電流伝送が存在しない（図１５Ａ中央の２つのキャパシター素子１２０）のに対して、図１５Ｂのデカップリングデバイス１０８ｂは、全ての隣接するキャパシター素子１２０が電流伝送の役割を果たすことができる。

上記から分かるように、図１５Ａと図１５Ｂとの「逆転型」デカップリングデバイス１０８ａ&１０８ｂは、更に電流伝送距離Ｐを短縮できるため、さらにＥＳＬを低減できる。

図１６Ａ〜図１６Ｃは、この発明の実施形態にかかる多端子構造を有する更に別なデカップリングデバイスを示す概略的な説明図である。そのうち、図１６Ａがデカップリングデバイスのリードフレームを示す概略的な説明図、図１６Ｂがリードフレームに配列された同一平面上の多数のキャパシター素子を示す概略的な説明図、図１６Ｃが底面から観たデカップリングデバイスを示す概略的な説明図である。

このデカップリングデバイス１０９ａの構造は、図１６Ａおよび図１６Ｂを参照することで理解することができる。図１６Ａに示したように、リードフレーム１１０は、カソード端子部分１１２と、カソード端子部分１１２の両端に位置し互いに対向する少なくとも２つのアノード端子部分１１４ａ&１１４ｂとを含む。２つのアノード端子部分１１４ａ&１１４ｂは、導電ライン１１６を介して互いに電気接続されている。注意すべきことは、カソード端子部分１１２および２つのアノード端子部分１１４ａ&１１４が８端子構造を形成できるとともに、絶縁層１３０が２つの端子構造間に使用されてカソード端子部分１１２およびアノード端子部分１１４ａ&１１４を相互に電気的に絶縁していることである。

図１６Ｂに示すように、同一平面上の多数のキャパシター素子１２０が１グループが４個を含む方式でキャパシターユニットアセンブリーとして配列されるため、８端子構造Ｔ１〜Ｔ８を有するデカップリングデバイス１０９ａを形成する。より詳細には、図１６Ａ〜図１６Ｃの実施形態中、カソード端子部分１１２およびアノード端子部分１１４ａ&１１４が８端子構造Ｔ１〜Ｔ８を含み、８端子構造Ｔ１〜Ｔ８が互いに隣接するように配列され、かつ隣接するキャパシター素子１２０のアノード部分１２４およびカソード部分１２２が交互に配列される。

図１６Ｃに示したように、端子構造Ｔ１〜Ｔ８の数量が増大するため、隣接する端子構造間の電流伝送経路Ｐを短縮できるとともに、ＥＳＬ（等価直列インダクタンス）を低減できる。

図１７Ａ〜図１７Ｃは、この発明の実施形態にかかる多端子構造を有するまた別なデカップリングデバイスを示す概略的な説明図であり、そのうち、図１７Ａがデカップリングデバイスのリードフレームを示す概略的な説明図、図１７Ｂがリードフレームに配列された同一平面上の多数のキャパシター素子を示す概略的な説明図、図１７Ｃが底面から観たデカップリングデバイスを示す概略的な説明図である。

図１７Ａ〜図１７Ｃのデカップリングデバイス１０９ｂは、図１６Ａ〜図１６Ｃのデカップリングデバイス１０９ａに類似しているとともに、同一デバイスに同一符号を使用する。注意すべきことは、図１７Ａ〜図１７Ｃ中、１０端子構造Ｔ１〜Ｔ１０がリードフレーム１１０および多数のキャパシター素子１２０を配列する方式で形成されていることである。端子構造Ｔ１〜Ｔ１０の数量が更に増大するため、２つの隣接する端子構造間の電流伝送距離Ｐを短縮でき、かつＥＳＬを良好に低減する。

図１８は、この発明の実施形態にかかるデカップリングデバイスおよび２つの市販デカップリングデバイスのフィルタリング性能を示す曲線比較グラフである。

この発明の実施形態にかかるデカップリングデバイス中、４個が１グループであるキャパシター素子１２０を同一平面上に配列する（図３に示した配列方式である）とともに、４層を堆積し、かつ、このデカップリングデバイスのＥＳＲ（等価直列抵抗）が１００ＫＨｓで１ｍΩであり、曲線２３０で表している。従来の通過型デカップリングデバイスを曲線２１０で表している。従来の交互堆積型デカップリングデバイスを曲線２２０で表している。図１８中、垂直軸（ｙ軸）は、透過信号／入射信号の比率であり；水平軸（ｘ軸）は、デカップリングデバイスの操作周波数である。

図１８において、それを見ると分かるように、通過型デカップリングデバイス（曲線２１０）が高い周波数（１００ＭＨｚ以上）である時、フィルタリング性能が明白に悪化する（曲線２１０が次第に増加する）；しかし、この発明の実施形態にかかるデカップリングデバイス（曲線２３０）は、高い周波数（１００ＭＨｚ）時にまだ優秀なフィルタリング性能を有する（曲線２１０は下降）；つまり、通過型デカップリングデバイスを比較すると、高い周波数（１００ＭＨｚ以上）時に、この発明の実施形態にかかるデカップリングデバイスの比率（透過信号／入射信号）がより低い。

また、この発明の実施形態にかかるデカップリングデバイス（曲線２３０）と交互堆積型デカップリングデバイス（曲線２２０）と高い周波数（１００ＭＨｚ以上）時のフィルタリング性能を比較することにより、また明白に分かるように、この発明の実施形態にかかるデカップリングデバイス（曲線２３０）のフィルタリング性能が比較的良好である。

以上のように、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

１００，１０１〜１０７，１０７ａ，１０７ｂ，１０８ａ，１０８ｂ，１０９ａ，１０９ｂ デカップリングデバイス
１１０ リードフレーム
１１２ カソード端子部分
１１２ａ，１１２ｂ サブカソード端子部分
１１４ａ，１１４ｂ アノード端子部分
１１６，１１６ａ 導電ライン
１１８ ラフ構造
１２０ キャパシター素子
１２０ａ バルブ金属層
１２０ｂ 誘電層
１２０ｃ 導電ポリマー層
１２０ｄ カソード導電層
１２２ カソード部分
１２４ アノード部分
１２６ 絶縁部分
１３０ 絶縁層
１４０ 導電接着剤
１５０ インダクター特性を有するデバイス
１６０ パッケージ樹脂
１６０ａ 第１蓋体
１６０ｂ 第２蓋体
１６０ａ１ 第１蓋体の延伸部
１７０ 嵌合構造
１８０ セラミックコンデンサー
１９０ 電磁波阻止層（板）
２１０〜２３０ 曲線
ＣＵ１ 第１キャパシターユニットアセンブリー
ＣＵ２ 第２キャパシターユニットアセンブリー
ＣＵ３ 第３キャパシターユニットアセンブリー
ＣＵ４ 第４キャパシターユニットアセンブリー
Ｃ キャパシター
Ｄ スペーサー数量
ＤＬ 長さ方向
ＤＷ 幅方向
Ｌ インダクター
Ｐ 電流伝送経路
Ｓ スペーシング
Ｔ１〜Ｔ１０ 端子構造

Claims (20)

1. カソード端子部分、および前記カソード端子部分の両端に配置された少なくとも２つの対向するアノード端子部分を備え、そのうち、前記２つのアノード端子部分が導電ラインを介して互いに電気接続されるリードフレームと、
   互いに並列接続された多数のキャパシター素子を備え、そのうち、前記キャパシター素子が同一平面上に配列されるとともにリードフレーム上に配置され、各キャパシター素子が互いに対向するカソード部分ならびにアノード部分を備える２つ以上のキャパシターユニットアセンブリーと、を含み、
   そのうち、前記キャパシター素子のカソード部分が前記カソード端子部分に電気接続され、前記キャパシター素子のアノード部分が前記アノード端子部分に電気接続され、
   前記キャパシター素子が導電接着剤によって互いに電気接続され、
   前記キャパシターユニットアセンブリーが互いに並列接続された堆積方式で配列されるデカップリングデバイス。
2. キャパシター素子の数量が偶数である請求項１記載のデカップリングデバイス。
3. さらに、互いに堆積された前記キャパシターユニットアセンブリーの前記キャパシター素子の前記アノード部分間に多数の導電スペーサーを備える請求項１記載のデカップリングデバイス。
4. 前記カソード端子部分がスペーシングを備えるとともに、前記導電ラインが前記スペーシング中に配置される請求項１記載のデカップリングデバイス。
5. 前記導電ラインが連続湾曲構造である請求項１記載のデカップリングデバイス。
6. さらに、前記導電ラインに直列または並列に電気接続される、インダクタンス特性を有するデバイスを具える請求項１記載のデカップリングデバイス。
7. 前記カソード端子部分が更に、前記カソード端子部分の表面に位置するラフ構造を備えた請求項１記載のデカップリングデバイス。
8. さらに、前記キャパシター素子および前記リードフレームを部分的に被覆するとともに、前記カソード端子部分ならびに前記アノード端子部分の底面を露出させるパッキング樹脂を備える請求項１記載のデカップリングデバイス。
9. 前記カソード端子部分および前記アノード端子部分が更にそれぞれ、前記カソード端子部分の縁ならびに前記アノード端子部分の縁に配置されるとともに、前記パッケージ樹脂中で嵌合される嵌合構造を備える請求項８記載のデカップリングデバイス。
10. 前記パッケージ樹脂が前記導電ラインを完全に被覆するか又は前記導電ラインの一部を露出させる請求項８記載のデカップリングデバイス。
11. さらに、互いに対向する第１蓋体および第２蓋体を備え、そのうち前記第１蓋体ならびに前記第２蓋体が前記キャパシター素子を被覆するとともに、前記第１蓋体が前記カソード端子部分ならびに前記アノード端子部分の底面を露出させる請求項１記載のデカップリングデバイス。
12. 前記カソード端子部分および前記アノード端子部が更にそれぞれ、前記カソード端子部分の縁ならびに前記アノード端子部分の縁に配置されるとともに、前記第１蓋体中で嵌合する嵌合構造を備える請求項１１記載のデカップリングデバイス。
13. さらに、前記カソード端子部分および前記アノード端子部分間に並列に接続される少なくとも１つのセラミックコンデンサーを備える請求項１記載のデカップリングデバイス。
14. さらに、前記キャパシター素子上方で前記キャパシター素子をカバーする電磁波阻止層を含む請求項１記載のデカップリングデバイス。
15. 前記電磁波阻止層が前記キャパシター素子に電気接続される請求項１４記載のデカップリングデバイス。
16. 各キャパシター素子が、
    バルブ金属層と、
    前記バルブ金属層上に形成される誘電層と、
    前記誘電層上に形成される導電ポリマー層上と、
    前記導電ポリマー層上に形成されるカソード導電層と、を備える請求項１記載のデカップリングデバイス。
17. 各キャパシター素子がタンタルキャパシターを有するキャパシターであり、
    前記バルブ金属層がタンタル金属から成り、
    前記誘電層がタンタル酸化物から成り、
    前記カソード導電層がカーボンペースト−銀ペースト混合物から成り、そして、
    前記アノード部分が少なくとも前記アノード端子部分に電気接続された延伸導電線を備える請求項１６記載のデカップリングデバイス。
18. さらに、前記導電ライン上方に配置された絶縁層を備え、そのうち、前記絶縁層が前記カソード端子部分および前記アノード端子部分を互いに電気的に絶縁可能とする請求項１記載のデカップリングデバイス。
19. 前記キャパシター素子が設定方向に堆積され、２つの隣接するキャパシター素子の前記アノード部分が所定のスペーサー数Ｄで互いに互い違いに配置され、前記Ｄが１より大きいか等しいものである請求項１記載のデカップリングデバイス。
20. 前記カソード端子部分および前記アノード端子部分が、前記端子構が互いに隣接するように配列されるとともに、前記隣接するキャパシター素子の前記アノード部分ならびに前記カソード端子部分が交互に配列される複数の端子構造を備える請求項１記載のデカップリングデバイス。

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