JP4659751B2 - 低ｋ誘電体を半導体製造プロセスにおいて形成する方法 - Google Patents

Description

本発明は集積回路製造に関し、特に低Ｋ誘電体膜を集積回路製造において形成する方法に関する。

半導体の製造では、開発対象の一つは、低Ｋ誘電体を層間誘電体（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）、すなわち半導体基板上の複数の導電層の間の層に使用することである。この低Ｋ誘電体は、配線として使用する複数の導体の間の容量結合を小さくするように作用する。この容量結合を小さくすることは、多くの場合がそうであるように、速度に高い優先度が置かれる場合において特に重要となる。低Ｋ材料は通常、最良の絶縁体でもなく、最も製造し易く高歩留まりをもたらす訳でもない。多くの場合、バリア層及びキャップ層は、正しい動作を行なうために必要な特性の全てを実現するために必要とされる。これらの追加の層によって追加の工程が生じ、これらの工程によってプロセスが複雑になり、かつ歩留まり低下の問題が生じ得る。

従って、歩留まりへの悪影響を小さくしながら形成することができる低Ｋ誘電体が半導体製造において必要になる。

本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。

一の形態では、疎水性表面を有するように堆積させる低ｋバリア層は、酸素プラズマで処理して表面を親水性に改質する。次に親水性表面に対して、スクラブによる洗浄を行なう。スクラブによる効果は表面が親水性であることに起因して著しく増大する。処理の後、低Ｋ誘電体層を表面の上に形成する。この様子は、図及び次の記述を参照することにより更に深く理解される。

図１に示すのは半導体素子１０であり、この半導体素子は半導体基板１２と、基板１２に形成されるドレイン領域１４と、基板１２に形成されるソース領域１６と、基板１２上に位置し、かつドレイン１４とソース１６との間にほぼ位置するゲート誘電体１８と、ゲート誘電体１８上のゲート２０と、ゲート２０周辺のサイドウォールスペーサ２２と、ゲート２０の上及び周辺の誘電体層２４と、ゲート２０上のコンタクト２５と、誘電体層２４上の低ｋバリア誘電体層２６と、低ｋバリア誘電体層２６上の低Ｋ誘電体層２８と、低Ｋ誘電体層２８上のキャップ層３２と、ビア２５上に位置し、かつ層２６，２８，及び３０によって取り囲まれる導電層３０と、キャップ層３２上の低ｋバリア層３４と、低ｋバリア層３４上の低Ｋ誘電体層３６と、そして導電層３０上に位置し、かつ層３４及び３６によって取り囲まれるビア３８と、を備える。半導体基板１２はＳＯＩ基板であることが好ましく、ＳＯＩ基板では、半導体はシリコンである、または半導体は、別の半導体材料から成る別のタイプの半導体基板とすることができる。ゲート２０はシリコンであることが好ましいが、金属のような他の材料、または異なる層から成る複合層とすることができる。コンタクト２５はタングステンであることが好ましいが、別のタイプの導電材料とすることができる。ビア３８は銅であることが好ましいが、別のタイプの導電材料とするこ
とができる。導電層３０は銅であることが好ましいが、別の導電材料とすることができる。キャップ層３２は、テトラエチルオルトシリケート（ＴＥＯＳ）を使用して形成される酸化物であることが好ましいが、他の誘電体材料とすることができる。誘電体２４は複合層であり、上層はＳｉＣＯＨ、またはフッ素及びＴＥＯＳ（ＦＴＥＯＳ）を使用して形成される酸化物のいずれかであることが好ましい。ＣＭＰプロセスを誘電体層２４に適用して、ＣＭＰ処理後の層２４の表面上の材料を変えることができるようにする。ＣＭＰプロセスを実行する前の層２４上の材料の好適な組み合わせは、シリコンリッチな酸化物、シリコンリッチな酸窒化物、ＴＥＯＳ酸化物であり、この組み合わせにより、層２４の上部表面は、素子１０が形成されるウェハ全体に渡って同じとはならない。半導体素子１０は、低ｋバリア層２６及び低Ｋ誘電体２８から成る複合層、及び低ｋバリア層３４及び低Ｋ誘電体層３６から成る複合層を形成する方法を除いた従来の手段によって形成することができる従来構造である。

これらの複合層を形成する方法は図２のフロー図５０に示される。フロー図５０は、工程５２，５４，５６，及び５８を含む。工程５２では、疎水性表面を有する層を堆積させ、この層は低Ｋバリア層２６及び３４に該当する。バリア層２６及び３４はＳｉＣＮであることが好ましい。低Ｋ誘電体層２８及び３６はＳｉＣＯＨであることが好ましい。ＳｉＣＮは、ＳｉＣＯＨを層２４から保護するための有効なバリアであることが判明している。ＳｉＣＮは疎水性表面を有する特徴を備える。ＳｉＣＮはまた、その表面上にパーティクルを有することが判明している。スクラブ洗浄では、パーティクルの全てを除去するということはできないことが判っている。この洗浄が完全に有効となるまでには至らないことについて考えられる理由の一つに、ＳｉＣＮ層の表面が堆積直後の状態において、疎水性になっていることが考えられる。更に、スクラブ洗浄はＳｉＣＮ構造にダメージを与えて新規のタイプの欠陥を生成することが判明している。ステップ５４では、ＳｉＣＮ層の表面を疎水性から親水性に改質させる。これは、酸素プラズマを使用して行なわれる。ＳｉＣＮの堆積及びＳｉＣＮ層に対する後続のプラズマ処理はｉｎ−ｓｉｔｕ（その場）で行なうことが好ましい。ＳｉＣＮはプラズマを用いて堆積させるので、後続の酸素プラズマ工程は、ウェハを堆積チャンバーから取り外す必要を生じることなく容易に行なうことができる。従って、層２６を堆積させ、次に同じチャンバーで処理する。導体３０を堆積させ、そしてＣＭＰ処理した後であるが、同じ方法で、層３４も堆積させ、次に同じチャンバーで処理する。

工程５６では、プラズマ処理を施した層の表面のスクラブを行なう。従って、層２６は、層２６を酸素プラズマ処理した後に、スクラブ洗浄処理する。この処理は層３４に対しても行なわれる。スクラブ洗浄は水を用いた洗浄である。水は脱イオン化することが好ましく、更に水酸化アンモニウムを含む。これは、スクラブ洗浄のような水を用いた洗浄に関する従来の組成である。

工程５８では、次の層の堆積を行なうが、次の層は、低ｋバリア層２６上の低Ｋ誘電体層２８及びバリア層３４上の低Ｋ誘電体層３６である。工程５２〜５８をこのように組み合わせることにより、低Ｋ誘電体層として有用な複合層が完成する。

この方法が利点をもたらす理由の一つは、バリア層をプラズマ堆積することにより、歩留まりを低下させる欠陥を生じさせ得るバリア表面上のパーティクルが減るからである。これらのパーティクルは、スクラブによっては効果的に取り除くことができない、というのは、バリア層の表面が疎水性であるからである。更に、バリア層表面に対するバリア層堆積後のプラズマ処理によって、バリア層表面が親水性に改質されるので、スクラブは、新規の欠陥タイプを後の工程において発生させることなくパーティクルを取り除くために有効となる。別の理由は、プラズマ処理によってパーティクルとバリア層との間の接着力が弱くなるので、後続のスクラブが一層有効になるからである。いずれにせよ、プロセス
によって歩留まりが著しく改善された。

これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示される本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、プラズマ処理の後に水を用いた洗浄を行なうことにより有利となる他の誘電体材料及びバリア材料を使用することができる。別の材料も堆積直後の状態では疎水性を有することができ、かつプラズマ処理によって親水性に改質することができる。プラズマ処理は酸素以外の元素を使用して行なうことができる。低Ｋ材料は、ＳｉＣＮ及びＳｉＣＯＨ以外の或る材料とすることができ、かつプラズマではなくスピン塗布により堆積させることができる。水を用いた洗浄は、必ずしもスクラブ処理である必要はなく、スクラバーを必要としないで単に水溶液を使用するだけの洗浄とすることができる。従って、明細書及び図は制限的な意味ではなく、例示として捉えられるべきであり、かつこのような変形の全ては本発明の技術範囲に含まれるものである。

効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。

本発明の実施形態に従って形成される半導体素子構造の断面図。 図１の素子を形成するために使用される、本発明の実施形態によるプロセスのフロー図。

Claims (4)

1. 半導体基板の上に層を形成するための方法であって、
   半導体基板を設ける工程と、
   疎水性表面を有する第１誘電体層を前記基板の上に形成する工程と、
   前記第１誘電体層を酸素プラズマ処理することによって、前記疎水性表面を親水性表面に改質する工程と、
   前記親水性表面をスクラブ処理することによって、前記第１誘電体層の表面に接着しているパーティクルを除去する工程と、
   第２誘電体層を前記第１誘電体層の上に形成する工程とを備える、方法。
2. 半導体構造の製造方法であって、
   半導体基板を設ける工程と、
   シリコン、炭素、及び窒素を含有する第１誘電体層を前記基板の上に形成する工程と、
   前記第１誘電体層を酸素プラズマで処理する工程と、
   前記第１誘電体層をスクラブ処理することによって、前記第１誘電体層の表面に接着しているパーティクルを除去する工程と、
   第２誘電体層を前記第１誘電体層の上に形成する工程とを備え、前記第１誘電体層は疎水性表面を有していたものが、前記第１誘電体層を処理する前記工程によって、前記疎水性表面のほぼ全てが親水性表面に改質される、製造方法。
3. スクラブ処理する工程では、水を用いた洗浄水溶液でスクラブ洗浄する、請求項１又は２記載の方法。
4. 前記第１誘電体層を形成する工程は、
   シリコン、炭素、及び窒素から成る第１誘電体層を形成する工程を備え、
   前記第１誘電体層を形成する工程、及び前記第１誘電体層を処理する工程は、インサイチュー（ｉｎ−ｓｉｔｕ）で行われる、請求項１又は２記載の方法。

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