CN110444468A - 一种消除生成硬掩模ndc层后产生的凸块缺陷的方法 - Google Patents
一种消除生成硬掩模ndc层后产生的凸块缺陷的方法 Download PDFInfo
- Publication number
- CN110444468A CN110444468A CN201910810111.1A CN201910810111A CN110444468A CN 110444468 A CN110444468 A CN 110444468A CN 201910810111 A CN201910810111 A CN 201910810111A CN 110444468 A CN110444468 A CN 110444468A
- Authority
- CN
- China
- Prior art keywords
- ndc
- hard mask
- film
- silicon nitride
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 47
- 230000007547 defect Effects 0.000 title claims abstract description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 40
- 238000004140 cleaning Methods 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 claims description 89
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 6
- 229910021529 ammonia Inorganic materials 0.000 claims description 4
- 238000007711 solidification Methods 0.000 claims description 4
- 230000008023 solidification Effects 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims description 2
- 230000009021 linear effect Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- 230000008030 elimination Effects 0.000 description 4
- 238000003379 elimination reaction Methods 0.000 description 4
- 230000010148 water-pollination Effects 0.000 description 4
- 239000002245 particle Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请公开了一种消除生成硬掩模NDC层后产生的凸块缺陷的方法，属于半导体集成电路制造领域。该方法包括：在超低介电常数材料ULK薄膜上淀积硬掩模NDC层；在所述硬掩模NDC层上生长氮化硅薄膜；清洗晶圆；依次刻蚀所述氮化硅薄膜和所述硬掩模NDC层。解决了后续工艺中容易产生凸块缺陷的问题，达到了保证产品的线性性能，提高产品良率的效果。
Description
技术领域
本申请涉及技术半导体集成电路制造领域，具体涉及一种消除生成硬掩模NDC层后产生的凸块缺陷的方法。
背景技术
集成电路制造是在硅片上执行一系列复杂的化学或物理操作，可简单分为前段制程(front end of line，FEOL)和后段制程(Back end of line，BEOL)。在28nm制程的BEOL中，会使用到硬掩模NDC(Nitride Doped Silicon Carbide，氮掺杂碳化硅)，硬掩模NDC层作为硬掩模刻蚀过程中的刻蚀停止层。为了满足D0(Defect 0)做到0.94，良率达到97％，在淀积硬掩模NDC层之后，增加清洗步骤，以减少机台产生的表面粒子对产品良率的影响。
然而，虽然增加了清洗步骤后表面粒子减少，但是在硬掩模工艺的光阻去除后检查(HM_ASI)之后容易产生0.2um左右的凸块缺陷，这种凸块缺陷会造成线性扭曲(singleline open)，从而影响产品的良率。
发明内容
本申请提供了一种消除生成硬掩模NDC后产生的凸块缺陷的方法，可以解决相关技术中提供的后段制程所造成的良率较低的问题。
第一方面，本申请实施例提供了一种消除生成硬掩模NDC后产生的凸块缺陷的方法，该方法包括：
在超低介电常数材料ULK薄膜上淀积硬掩模NDC层；
在硬掩模NDC层上生长氮化硅薄膜；
清洗晶圆；
依次刻蚀氮化硅薄膜和硬掩模NDC层。
可选的，在硬掩模NDC层上生长氮化硅薄膜，包括：
利用氨与甲硅烷反应，在硬掩模NDC层上生长氮化硅薄膜。
可选的，在硬掩模NDC上生长氮化硅薄膜，包括：
在硬掩模NDC层上生长氮化硅薄膜，氮化硅薄膜的厚度范围为
可选的，硬掩模NDC层的厚度为
可选的，在超低介电常数材料ULK薄膜上淀积硬掩模NDC层之前，该方法还包括：
淀积NDC薄膜；
在NDC薄膜上淀积TEOS薄膜；
在TEOS薄膜上淀积超低介电材料薄膜，并进行紫外线UV固化。
可选的，TEOS薄膜的厚度为
可选的，NDC薄膜的厚度为
可选的，淀积NDC薄膜包括：
在晶圆上淀积NDC薄膜，晶圆上制作有晶体管和金属层。
本申请技术方案，至少包括如下优点：
通过在ULK薄膜上淀积硬掩模NDC层，在硬掩模NDC层上生长氮化硅薄膜，清洗晶圆，依次刻蚀氮化硅薄膜和硬掩模NDC层，由于氮化硅薄膜具有亲水性，生成氮化硅薄膜后清洗晶圆不会在表面生成水渍，解决了后续工艺中容易产生凸块缺陷的问题，达到了保证产品的线性性能，提高产品良率的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是造成凸块缺陷的原理示意图；
图2是本申请实施例提供的一种消除生成硬掩模NDC层后产生的凸块缺陷的方法的方法流程图；
图3是本申请实施例提供的另一种消除生成硬掩模NDC层后产生的凸块缺陷的方法的方法流程图；
图4是根据本申请实施例提供的另一种消除生成硬掩模NDC层后产生的凸块缺陷的方法生成的产品结构局部示意图；
图5是根据本申请实施例提供的一种消除生成硬掩模NDC层后产生的凸块缺陷的方法生成的产品结构局部示意图；
图6是根据本申请实施例提供的另一种消除生成硬掩模NDC层后产生的凸块缺陷的方法生成的产品结构局部示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
在28nm制程的BEOL中，会生成硬掩模NDC(HardMask NDC)，在生成硬掩模NDC层后对晶圆进行清洗，以减少机台产生的表面粒子对产品良率的影响。然而，如图1所示，硬掩模NDC层10的表面太不稳定，含有C原子11，硬掩模NDC的表面呈疏水性，经过清洗后，硬掩模NDC层的表面容易积累水渍，在之后的工艺中会产生凸块缺陷，造成线性扭曲，影响产品的良率。为了解决该问题，本申请实施例提供了一种消除生成硬掩模NDC后产生的凸块缺陷的方法，如图2所示，该方法包括如下步骤：
步骤201，在ULK薄膜上淀积硬掩模NDC层。
可选的，硬掩模NDC层的厚度为100埃
步骤202，在硬掩模NDC层上生长氮化硅薄膜。
可选的，利用氨(NH3)和甲硅烷(SiH4)在硬掩模NDC层上自由生长氮化硅薄膜。
可选的，在硬掩模NDC层上生长的氮化硅薄膜的厚度范围为比如，在硬掩模NDC层上生长的氮化硅薄膜的厚度为或或
步骤203，清洗晶圆。
清洗晶圆的表面，由于生成的氮化硅薄膜具有亲水性，在对晶圆进行清洗时，氮化硅薄膜的表面不会积累水渍，可以有效地避免后续工艺中产生凸块缺陷。
步骤204，依次刻蚀氮化硅薄膜和硬掩模NDC层。
通过干法刻蚀，将ULK薄膜上的硬掩模NDC层和氮化硅薄膜完全去除。
综上所述，本申请实施例提供的消除生成硬掩模NDC层后产生的凸块缺陷的方法，通过在ULK薄膜上淀积硬掩模NDC层，在硬掩模NDC层上生长氮化硅薄膜，清洗晶圆，依次刻蚀氮化硅薄膜和硬掩模NDC层，由于氮化硅薄膜具有亲水性，生成氮化硅薄膜后清洗晶圆不会在表面生成水渍，解决了后续工艺中容易产生凸块缺陷的问题，保证了产品的线性性能，提高了产品的良率。
在基于图2所示实施例的可选实施例中，在ULK(超低介电常数材料)薄膜上淀积硬掩模NDC层之前，还可以在晶圆上依次生成NDC薄膜、TEOS薄膜、ULK薄膜，该方法可以包括如下步骤，如图3所示：
步骤301，淀积NDC薄膜。
在晶圆上淀积NDC薄膜。
可选的，晶圆上制作有晶体管和金属层。
可选的，NDC薄膜的厚度为
步骤302，在NDC薄膜上淀积TEOS(正硅酸乙酯)薄膜。
可选的，TEOS薄膜的厚度为
步骤303，在TEOS薄膜上淀积ULK薄膜，并进行UV固化。
在TEOS薄膜上淀积ULK薄膜，并进行UV(Ultravioletray，紫外线)固化。
可选的，ULK薄膜的厚度为
步骤304，在ULK薄膜上淀积硬掩模NDC层。
可选的，硬掩模NDC层的厚度为
步骤305，在硬掩模NDC层上生长氮化硅薄膜。
可选的，利用氨(NH3)和甲硅烷(SiH4)在硬掩模NDC层上自由生长氮化硅薄膜。
可选的，在硬掩模NDC层上生长的氮化硅薄膜的厚度范围为
由于生成的氮化硅薄膜具有亲水性，在对晶圆进行清洗时，氮化硅薄膜的表面不会积累水渍，可以有效地避免后续工艺中产生凸块缺陷。
图4示例性地示出了NDC薄膜21、TEOS薄膜22、ULK薄膜23、硬掩模NDC层24和氮化硅薄膜25的位置关系。
步骤306，清洗晶圆
可选的，利用清洗机台清洗晶圆的表面。
步骤307，依次刻蚀氮化硅薄膜和硬掩模NDC层。
通过干法刻蚀，将ULK薄膜上的硬掩模NDC层和氮化硅薄膜完全去除。去除氮化硅薄膜25和硬掩模NDC层24后的结构如图5所示。
需要说明的是，硬掩模NDC层24和NDC薄膜21的材质相同，但硬掩模NDC层24所起的作用和NDC薄膜21所起的作用不同。
需要说明的是，金属互联通常采用多层结构，从第二层开始采用的工艺是一个重复的过程，所以整个互联工艺可以分为Metal 1(M1)和Metal x(Mx，x代表不同的层数)两个部分。在整个金属互联工艺中，为了消除生成硬掩模NDC层后产生的凸块缺陷，可以重复执行本申请实施例提供的方法。
在一个例子中，晶圆上已经制作了晶体管和第一层金属，执行本申请实施例提供的消除生成硬掩模NDC层后产生的凸块缺陷的方法，在第一层金属Mx-1上依次生成NDC薄膜、TEOS薄膜、ULK薄膜、硬掩模NDC薄膜和氮化硅薄膜，如图6所示。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (8)
1.一种消除生成硬掩模NDC层后产生的凸块缺陷的方法，其特征在于，所述方法包括：
在超低介电常数材料ULK薄膜上淀积硬掩模NDC层；
在所述硬掩模NDC层上生长氮化硅薄膜；
清洗晶圆；
依次刻蚀所述氮化硅薄膜和所述硬掩模NDC层。
2.根据权利要求1所述的方法，其特征在于，所述在所述硬掩模NDC层上生长氮化硅薄膜，包括：
利用氨与甲硅烷反应，在所述硬掩模NDC层上生长氮化硅薄膜。
3.根据权利要求1或2所述的方法，其特征在于，所述在所述硬掩模NDC上生长氮化硅薄膜，包括：
在所述硬掩模NDC层上生长所述氮化硅薄膜，所述氮化硅薄膜的厚度范围为
4.根据权利要求1所述的方法，其特征在于，所述硬掩模NDC层的厚度为
5.根据权利要求1至4任一所述的方法，其特征在于，所述在所述超低介电常数材料ULK薄膜上淀积硬掩模NDC层之前，所述方法还包括：
淀积NDC薄膜；
在所述NDC薄膜上淀积TEOS薄膜；
在所述TEOS薄膜上淀积超低介电材料薄膜，并进行紫外线UV固化。
6.根据权利要求5所述的方法，其特征在于，所述TEOS薄膜的厚度为
7.根据权利要求5所述的方法，其特征在于，所述NDC薄膜的厚度为
8.根据权利要求5所述的方法，其特征在于，所述淀积NDC薄膜包括：
在晶圆上淀积所述NDC薄膜，所述晶圆上制作有晶体管和金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910810111.1A CN110444468A (zh) | 2019-08-29 | 2019-08-29 | 一种消除生成硬掩模ndc层后产生的凸块缺陷的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910810111.1A CN110444468A (zh) | 2019-08-29 | 2019-08-29 | 一种消除生成硬掩模ndc层后产生的凸块缺陷的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110444468A true CN110444468A (zh) | 2019-11-12 |
Family
ID=68438302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910810111.1A Pending CN110444468A (zh) | 2019-08-29 | 2019-08-29 | 一种消除生成硬掩模ndc层后产生的凸块缺陷的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110444468A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1864251A (zh) * | 2003-10-21 | 2006-11-15 | 飞思卡尔半导体公司 | 在半导体制造工艺中形成低k电介质的方法 |
| CN101079408A (zh) * | 2006-05-22 | 2007-11-28 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其制造方法 |
| US20120003759A1 (en) * | 2010-06-30 | 2012-01-05 | Applied Materials, Inc. | Endpoint control during chemical mechanical polishing by detecting interface between different layers through selectivity change |
| CN104505367A (zh) * | 2014-11-07 | 2015-04-08 | 上海华力微电子有限公司 | 后段铜互连工艺中降低通孔间介质材料的k值的方法 |
-
2019
- 2019-08-29 CN CN201910810111.1A patent/CN110444468A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1864251A (zh) * | 2003-10-21 | 2006-11-15 | 飞思卡尔半导体公司 | 在半导体制造工艺中形成低k电介质的方法 |
| CN101079408A (zh) * | 2006-05-22 | 2007-11-28 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其制造方法 |
| US20120003759A1 (en) * | 2010-06-30 | 2012-01-05 | Applied Materials, Inc. | Endpoint control during chemical mechanical polishing by detecting interface between different layers through selectivity change |
| CN104505367A (zh) * | 2014-11-07 | 2015-04-08 | 上海华力微电子有限公司 | 后段铜互连工艺中降低通孔间介质材料的k值的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI567895B (zh) | 形成積體電路結構的方法及其結構 | |
| US20060194428A1 (en) | Control of wafer warpage during backend processing | |
| CN110444468A (zh) | 一种消除生成硬掩模ndc层后产生的凸块缺陷的方法 | |
| US6060787A (en) | Consistent alignment mark profiles on semiconductor wafers using fine grain tungsten protective layer | |
| KR20040015118A (ko) | 광도파관 크로싱 및 그 제조방법 | |
| US6239035B1 (en) | Semiconductor wafer fabrication | |
| US20050159011A1 (en) | Selective etching silicon nitride | |
| TW544696B (en) | Process for fabricating an electronic component incorporating an inductive microcomponent | |
| US11367682B2 (en) | Vias and gaps in semiconductor interconnects | |
| JPH05102292A (ja) | アイソプレーナ分離型活性領域の製造方法 | |
| CN107527802A (zh) | 沟槽型双层栅mos成膜方法 | |
| CN102201336B (zh) | 半导体器件层上的氧化层刻蚀后残留物的去除方法 | |
| JP3923103B2 (ja) | 半導体製造システム及びクリーンルーム | |
| CN106783803B (zh) | 一种减少光刻标记图形损失的方法和半导体结构 | |
| US7037823B2 (en) | Method to reduce silanol and improve barrier properties in low k dielectric ic interconnects | |
| CN106847740A (zh) | 一种形成空气隙/铜互连的工艺方法 | |
| JPH11297584A (ja) | 半導体集積回路装置の製造方法および製造装置 | |
| CN107403715A (zh) | 使用掺杂抛光材料控制内部裸片的均匀性 | |
| US6596088B2 (en) | Method for removing the circumferential edge of a dielectric layer | |
| JP4943172B2 (ja) | シリコンエピタキシャル膜を有するｓｏｓ基板の形成法 | |
| KR100598260B1 (ko) | 질화막 제조 방법 | |
| CN106611743A (zh) | 一种空气隙/铜互连结构的制造方法 | |
| Tänzer et al. | Some application-orientated properties of stress-reduced silicon wafers | |
| US20040198035A1 (en) | Method of damascene process flow | |
| CN114430007A (zh) | 一种半导体结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20191112 |
|
| RJ01 | Rejection of invention patent application after publication |