KR100598260B1 - 질화막 제조 방법 - Google Patents

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Abstract

본 발명은 더미 웨이퍼에 형성된 막을 제거하는 습식 공정에 따른 시간과 비용증가를 방지하는데 적합한 질화막의 제조 방법을 제공하기 위한 것으로, 본 발명의 실리콘 질화막 제조 방법은 메인 웨이퍼와 더미 웨이퍼 상에 다층 실리콘 질화막을 증착하는 단계와, 더미 웨이퍼상의 다층 실리콘 질화막 상에 단일층 산화막을 증착하는 단계와, 다층 실리콘 질화막과 단일층 산화막을 번갈아가면서 증착하는 단계 및 번갈아가면서 증착한 더미 웨이퍼 상부의 다층 실리콘 질화막과 산화막을 제거하기 위한 습식세정 단계를 포함한다.

Description

질화막 제조 방법{METHOD FOR MANUFACTURING SiN}
도 1은 본 발명의 실시 예에 따른 실리콘 질화막 설비의 구성도,
도 2는 도 1의 설비를 이용하여 더미웨이퍼 상에 실리콘 질화막과 산화막을 번갈아 적층한 상태를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 증착 챔버 11 : 펌프
12,13,14,15 : 가스라인 16 : 유량조절기
22a, 22b : 실리콘 질화막 23a, 23b : 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 질화막의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 실리콘 질화막(SiN)은 높은 밀도를 갖는 절연막이라는 점과 실리콘 산화막에 대한 우수한 식각 선택비를 갖는다는 점 때문에, 반도체 소자의 제조에서 다양한 용도로 사용된다. 상기의 높은 밀도의 특성에 의해, 실리콘 질화막은 물(H2O) 및 Na 등의 확산을 차단하는 반도체 소자의 보호막으로 사용될 수 있다. 또한 실리콘 산화막에 대해 우수한 식각 선택비를 갖는 특성에 의해, 실리콘 질화막은 실리콘 산화막의 식각 공정에서 식각 정지막으로 사용된다.
위와 같은 실리콘 질화막은 주로 확산로(Diffusion furnace)에 로딩된 웨이퍼 상에서 6로트 기준으로 진행한다. 예컨대, 로트가 2일 경우에는 나머지 4로트의 공간에는 더미(dummy)라는 웨이퍼가 로딩되어 진행을 하게 된다. 이것은 확산로의 온도 구배를 정상적으로 유지함으로써 웨이퍼내의 균일도를 맞추기 위한 필수적인 요소이다.
그러나, 더미 웨이퍼는 4회 내지 5회를 사용(실리콘 질화막을 4∼5개층 증착)하다 보면(두께기준 1000㎚), 즉 웨이퍼내의 실리콘 질화막의 4∼5개층 증착으로 막간 스트레스로 인하여 막이 떨어져 나가는 현상이 발생한다.
이러한 것은 곧 파티클(particle)로 작용하여 실리콘 질화막의 품질을 저하시키는 원인이 된다.
위와 같은 문제를 해결하기 위해 더미 웨이퍼의 4∼5개층 증착을 진행한 후에 바로 꺼내어 막을 제거하는 공정을 진행한다. 이러한 막 제거 공정은 인산(H3PO4) 케미컬을 이용하여 습식 세정 설비를 통해 제거하는데, 시간과 비용이 상당히 많이 차지하는 부분이다. 또한, 대부분의 반도체 제조 라인에서는 이러한 더미 웨이퍼의 막 제거 후에는 부가적으로 파티클의 완전한 제거를 위하여 스핀 스크러버(Spin scrubber)라는 습식 세정 공정을 다시 거쳐야만 한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 더미 웨이퍼에 형성된 막을 제거하는 습식 공정에 따른 시간과 비용증가를 방지할 수 있는 질화막의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 메인 웨이퍼와 더미 웨이퍼 상에 다층 실리콘 질화막을 증착하는 단계와, 상기 더미 웨이퍼상의 다층 실리콘 질화막 상에 단일층 산화막을 증착하는 단계와, 상기 다층 실리콘 질화막과 상기 단일층 산화막을 번갈아가면서 증착하는 단계와, 상기 번갈아가면서 증착한 상기 더미 웨이퍼 상부의 다층 실리콘 질화막과 산화막을 제거하기 위한 습식세정 단계를 포함하는 실리콘 질화막의 제조 방법을 제공한다.
본 발명의 실시 예에서는 실리콘 질화막 공정에 사용되는 더미 웨이퍼의 효율적인 사용을 위해 4∼5회(4∼5개 층 실리콘 질화막 증착) 사용된 더미 웨이퍼를 습식 공정을 이용한 막 제거 공정을 거치지 않고 더미 웨이퍼 위에 산화막을 증착시키는 방법을 제안한다.
4∼5회 사용한 더미 웨이퍼에 저압화학기상증착(LPCVD) 방식에 의한 산화막 증착을 실시한다. 즉, 더미 웨이퍼의 질화막 두께(1000nm 이하)에 더하여 저압화학기상증착 방식으로 산화막을 증착한다.
이때, 산화막은 680℃ 이하의 온도에서 증착하며, 이는 보통의 실리콘 질화막의 형성온도보다 낮다. 이로써 더미웨이퍼에 열 스트레스를 최소화하여 증착된 실리콘 질화막들 간에 열 스트레스로 인한 막 떨어짐을 방지한다.
이와 같은 일련의 공정(실리콘 질화막 4∼5개 층에 저압화학기상증착 방식으로 산화막 증착)은 계속적으로 이루어짐으로써 스트레스 완화 및 사용주기가 상당히 늘어날 것이다. 여기에서 중요한 것은 더미웨이퍼를 사용시 초기 배어 실리콘(initial bare silicon)위에 바로 실리콘 질화막을 증착하는 것이 아니라, 미리 저압화학기상증착(LPCVD) 방식의 산화막을 증착함으로써 실리콘웨이퍼와 실리콘 질화막 간의 스트레스를 완화시키는 것이다.
상기한 저압화학기상증착 방식의 산화막은 다음과 같은 두 가지 방법에 의해 가능하다.
제1방법은, 일반적인 저압화학기상증착 설비에서 증착하는데, 이때, 실리콘 소스가스로는 SiH2Cl2를 사용하고, 반응가스로는 N2O 가스를 사용한다.
제2방법은, 실리콘 질화막 증착 설비에서 N2O 가스라인을 설치하여 공정이 진행된 후 SiH2Cl2와 N2O 가스를 저압화학기상증착 방식으로 반응시켜 산화막을 형성한다.
위와 같은 방법 중에서 제2방법은 제1방법에 비해 시간적, 비용적 측면에서 유리하다.
제2방법을 이용한 산화막 증착 레시피를 살펴보면 다음과 같다.
먼저, 실리콘 질화막이 4∼5개 층 증착된 더미 웨이퍼를 실리콘 질화막 설비에서 그대로 로딩시킨 상태에서, 실리콘 질화막 공정에 사용되는 SiH2Cl2와 동일한 설비에 장착되어 있는 N2O 가스를 저압화학기상증착 방식으로 반응시켜 1회 진행한다. 이때의 두께는 100Å∼1000Å이 바람직하다. 다음에, 다시 실리콘 질화막의 4∼5개층 증착, 그리고 산화막 증착하는 순서를 반복하여 총 두께가 10㎛가 되도록 한다. 이후는 정상적으로 습식 세정으로 모든 실리콘 질화막과 산화막의 적층 구조를 제거한다.
도 1은 본 발명의 실시 예에 따른 실리콘 질화막 설비의 구성도이다.
도 1에 도시된 바와 같이, 실리콘 질화막이 증착될 더미웨이퍼가 로딩된 증착 챔버(10), 증착 챔버(10) 내부의 가스를 외부로 배출시키기 위한 펌프(Pump, 11), 증착 챔버(10) 내부로 실리콘 질화막을 증착하기 위한 가스를 공급하는 가스라인(12, 13), 산화막을 증착하기 위한 가스를 공급하는 가스라인(14, 15), 그리고 가스라인을 통해 공급되는 가스들의 유량을 조절하는 유량조절기(MFC, 16)를 구비한다.
도 1에서 도시된 것처럼, 실리콘 질화막 설비에 산화막 증착을 위한 가스라인(14, 15)을 추가로 구성해주고 있다.
도 2는 도1의 설비를 이용하여 더미 웨이퍼 상에 실리콘 질화막과 산화막을 번갈아 적층한 상태를 나타낸 도면이다.
도 2에 도시된 바와 같이, 실리콘웨이퍼(20) 상에 4∼5개 층 정도의 실리콘 질화막(22a)을 증착한 후, 실리콘 질화막(22a) 상에 산화막(23a)을 증착하고, 산화막(23a) 상에 4~5개 층 정도의 실리콘 질화막(22b)을 다시 증착한 후 산화막(23b)을 증착한다. 이와 같이, 실리콘 질화막(22a, 22b)과 산화막(23a, 23b)을 번갈아 증착한다.
상술한 바에 따르면, 실제로 사용하고자 하는 실리콘 질화막이 증착되는 메인 웨이퍼(main wafer)와 더미 웨이퍼 중에서 더미 웨이퍼 상에 다층의 실리콘 질화막과 단일층의 산화막을 번갈아 증착한 후 세정함으로써 더미 웨이퍼상의 실리콘 질화막을 제거하기 위한 별도의 식각설비 및 시간이 필요 없다.
그리고, 산화막 증착을 실리콘 질화막 설비에서 진행할 수 있어 비용이 절감된다.
한편, 본 발명은 더미 웨이퍼는 물론 웨이퍼 적재 또는 튜브(tube)에서도 적용 가능하다.
상술한 본 발명은 실리콘 질화막 설비에 가스라인을 추가로 구성하여 더미 웨이퍼에 산화막을 증착함으로써 더미 웨이퍼의 습식 세정을 이용한 막 제거에 소요되는 비용을 절감함과 동시에 생산성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 실리콘 질화막의 제조 방법으로서,
    메인 웨이퍼와 더미 웨이퍼 상에 다층 실리콘 질화막을 증착하는 단계와,
    상기 더미 웨이퍼상의 다층 실리콘 질화막 상에 저압화학기상 증착 방식을 이용하여 단일층 산화막을 증착하는 단계와,
    상기 다층 실리콘 질화막과 상기 단일층 산화막을 번갈아가면서 증착하는 단계와,
    상기 더미 웨이퍼 상부에 증착된 상기 다층 실리콘 질화막과 단일층 산화막을 제거하기 위한 습식세정 단계
    를 포함하는 실리콘 질화막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화막은,
    산화막의 저압화학기상증착 설비에서 증착하거나, 상기 실리콘 질화막의 증착 설비에서 증착하는 것을 특징으로 하는 실리콘 질화막의 제조 방법.
  3. 제 2 항에 있어서,
    상기 산화막 증착시, 상기 실리콘 질화막의 증착 설비에 상기 산화막을 증착하기 위한 가스들의 가스라인을 더 구비하여 진행하는 것을 특징으로 하는 실리콘 질화막의 제조 방법.
  4. 제 1 항에 있어서,
    상기 산화막은 상기 실리콘 질화막의 형성온도보다 낮은 온도에서 증착하는 것을 특징으로 하는 실리콘 질화막의 제조 방법.
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* Cited by examiner, † Cited by third party
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5397748A (en) * 1991-12-28 1995-03-14 Nec Corporation Method of producing semiconductor device with insulating film having at least silicon nitride film
JPH1041484A (ja) * 1996-07-25 1998-02-13 Nippon Steel Corp 半導体装置における窒化シリコン膜とその製造方法
JPH1041297A (ja) * 1996-07-24 1998-02-13 Sony Corp Si窒化膜の形成方法
US6663674B2 (en) * 2001-04-19 2003-12-16 Infineon Technologies Sc300 Gmbh & Co. Kg Method of handling a silicon wafer
KR20040011683A (ko) * 2002-07-29 2004-02-11 삼성전자주식회사 산화막/질화막 적층 구조를 갖는 게이트 절연막 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5397748A (en) * 1991-12-28 1995-03-14 Nec Corporation Method of producing semiconductor device with insulating film having at least silicon nitride film
JPH1041297A (ja) * 1996-07-24 1998-02-13 Sony Corp Si窒化膜の形成方法
JPH1041484A (ja) * 1996-07-25 1998-02-13 Nippon Steel Corp 半導体装置における窒化シリコン膜とその製造方法
US6663674B2 (en) * 2001-04-19 2003-12-16 Infineon Technologies Sc300 Gmbh & Co. Kg Method of handling a silicon wafer
KR20040011683A (ko) * 2002-07-29 2004-02-11 삼성전자주식회사 산화막/질화막 적층 구조를 갖는 게이트 절연막 형성 방법

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