CN101359586B - 半导体集成电路装置的制造方法 - Google Patents

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Abstract

由于远程等离子体清洁与成膜时不同，並非适合于等离子体激发的條件，因此局部地激发等离子体本身就比较困难，而且，在使用光的方法中，存在着检测窗模糊这一CVD工艺中不可避免的问题，因而并不适合于量产步骤。用来解决这些问题的本案发明的概要是一种反复进行下述步骤的半导体集成电路装置的制造方法，即：在反应室内使用等离子体来激发反应气体以堆积所需的膜的步骤；以及向该反应室内导入在远程等离子体激发室内经过激发的清洁气体而在非等离子体激发环境下对该反应室进行远程等离子体清洁的步骤，其中，通过电容耦合型的等离子体激发系统，于反应室或用来进行反应室的排气的真空系统内生成局部等离子体，并对该等离子体的电气特性进行监控，以此检测出远程等离子体清洁的终点。

Description

半导体集成电路装置的制造方法
技术领域
本发明是关于一种适用于半导体集成电路装置(或半导体装置)的制造方法中的CVD技术的有效技术。
背景技术
在日本专利特开2002-033312号公报(专利文献1)或美国专利6592817号公报(专利文献2)中揭示有：在等离子体CVD装置的远程等离子体清洁中，在排气管路的中途设置T字型天线，以此来激发排气，由此监控其发光而检测出清洁的终点。
在日本专利特开08-193271号公报(专利文献3)或美国专利5830310号公报(专利文献4)中揭示有：在等离子体CVD装置的等离子体清洁中，通过CVD腔室的电气等离子体监控器来检测出清洁的终点。
在日本专利特开2002-270513号公报(专利文献5)中揭示有：在等离子体CVD装置的清洁中，通过气体传感器来对排气进行气体分析，以此检测出清洁的终点。
在日本专利特开09-143742号公报(专利文献6)或美国专利5902403号公报(专利文献7)中揭示有：在等离子体CVD装置的清洁中，通过对排气进行压力监控，从而检测出清洁的终点。
在日本专利特开2002-151475号公报(专利文献8)中揭示有：在等离子体CVD装置的远程等离子体清洁中，在将排气管路的中途分支出的部分设置电感耦合型的等离子体放电机构，以此来激发排气，从而对该等离子体进行电气监控以检测出清洁的终点。
在日本专利特开2005-033173号公报(专利文献9)或美国专利公开2004-0253828号公报(专利文献10)中揭示有：在等离子体CVD装置的远程等离子体清洁中，在CVD腔室内进行微弱的等离子体激发，并对该等离子体进行电气监控以检测出清洁的终点。
在日本专利特开2006-210415号公报(专利文献11)中详细揭示有等离子体装置中的各种阻抗测量方法。
在日本专利特开2002-057149号公报(专利文献12)或美国专利7201174号公报(专利文献13)中揭示有：在等离子体CVD装置的远程等离子体清洁中，在腔室的下部设置局部的等离子体激发部，监控其发光以检测出清洁的终点。
[专利文献1]
日本专利特开2002-033312号公报
[专利文献2]
美国专利6592817号公报
[专利文献3]
日本专利特开08-193271号公报
[专利文献4]
美国专利5830310号公报
[专利文献5]
日本专利特开2002-270513号公报
[专利文献6]
日本专利特开09-143742号公报
[专利文献7]
美国专利5902403号公报
[专利文献8]
日本专利特开2002-151475号公报
[专利文献9]
日本专利特开2005-033173号公报
[专利文献10]
美国专利公开2004-0253828号公报
[专利文献11]
日本专利特开2006-210415号公报
[专利文献12]
日本专利特开2002-057149号公报
[专利文献13]
美国专利7201174号公报
发明内容
一般而言，在半导体集成电路装置或半导体装置的制造步骤中的等离子体CVD步骤中，为了确保异物的减少和良好的成膜特性，在每次对单位晶片(单片式为1片)进行处理后都要对处理室进行清洁处理(在处理室内无被处理晶片的状态下)，从而将对之前的晶片进行成膜时出现在处理室内的堆积膜予以去除。该清洁处理通常是通过下述方式来进行，以使得处理室内的电极及其它精密构件不会受到损伤，即：将在处理室的外部对NF3等清洁气体进行等离子体激发等而生成的氟自由基等导入到处理室(一般称为“远程等离子体清洁”)，利用气相反应来将所附着的堆积膜去除。该清洁时，由于未对处理室供给成膜用的高频电力，因此为了观察清洁的终点，考虑局部地激发清洁环境，并观察其发光，或者对局部地激发出的等离子体进行电气计量。
然而，本案发明者们已明确的是，当实际应用于量产步骤时会存在各种问题。第1，其条件与成膜时不同，成膜时的条件并不适合于等离子体激发，因此局部地激发等离子体本身就比较困难。第2，即便设法激发出了等离子体，但使用光的方法存在着检测窗模糊这一CVD工艺中不可避免的问题，因而并不适合于量产步骤。
本发明的目的在于提供一种适合于半导体集成电路装置的制造工艺的量产的远程等离子体清洁中的终点检测技术。
本发明的所述以及其它目的和新颖的特征可以根据本说明书的记述及附图而明确。
对本案中揭示的代表性发明的概要简单说明如下。
即，本案发明是一种反复进行下述步骤的半导体集成电路装置(或半导体装置)的制造方法，即：在反应室内使用等离子体来激发反应气体以堆积所需的膜的步骤；以及向该反应室内导入在远程等离子体激发室内经过激发的清洁气体而在非等离子体激发环境下对该反应室进行远程等离子体清洁的步骤，其中，通过电容耦合型的等离子体激发系统，使反应室或用来进行反应室的排气的真空系统内生成局部等离子体，并对该等离子体的电气特性进行监控，以此检测出远程等离子体清洁的终点。
[发明的效果]
对通过本案中揭示的代表性发明而获得的效果简单说明如下。
即，由于在远程等离子体清洁的终点中利用局部等离子体，因此不会对远程等离子体清洁自身造成测量方面的干扰，而可执行正确的终点检测。
附图说明
图1是本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的模式侧截面图。
图2(a)、(b)是本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的局部等离子体激发天线部的模式侧截面图。
图3是本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的局部等离子体的电气特性监控电路的电路图。
图4是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺中的清洁终点检测方法的原理的测量图。
图5是用来说明本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺中的远程等离子体清洁时的放电探针清洁的时间图。
图6是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺的一例的装置处理流程图。
图7是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺的一例的元件分离步骤内的元件分离槽形成步骤的装置截面图。
图8是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺的一例的元件分离步骤内的元件分离槽埋入步骤的装置截面图。
图9是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺的一例的元件分离步骤内的元件分离CMP步骤的装置截面图。
图10是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺的一例的元件分离步骤内的氮化硅元件分离图案化膜去除步骤的装置截面图。
图11是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺的一例的铝配线步骤内的配线图案形成步骤的装置截面图。
图12是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺的一例的铝配线步骤内的配线图案埋入步骤1的装置截面图。
图13是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺的一例的铝配线步骤内的配线图案埋入步骤2的装置截面图。
图14是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD工艺的一例的铝配线步骤内的配线层间绝缘膜CMP步骤的装置截面图。
图15是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的热CVD工艺的一例的装置处理流程图。
图16是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的热CVD工艺的一例的栅极形成·预金属步骤内的栅极形成步骤的装置截面图。
图17是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的热CVD工艺的一例的栅极形成·预金属步骤内的栅极上NSG膜形成步骤的装置截面图。
图18是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的热CVD工艺的一例的栅极形成·预金属步骤内的栅极上BPSG膜形成步骤的装置截面图。
图19是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的热CVD工艺的一例的栅极形成·预金属步骤内的CMP步骤的装置截面图。
图20是表示通过本发明的一实施形态的半导体集成电路装置的制造方法而制造的装置的一例的装置截面图。
图21(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的平板型的局部等离子体激发天线部的一例的模式侧截面图。
图22(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的平板型的局部等离子体激发天线部的一例的模式侧截面图。
图23(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的平板型的局部等离子体激发天线部的一例的模式侧截面图。
图24(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的平板型的局部等离子体激发天线部的一例的模式侧截面图。
图25(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的同轴型的局部等离子体激发天线部的一例的模式侧截面图。
图26(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的同轴型的局部等离子体激发天线部的一例的模式侧截面图。
图27(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的同轴型的局部等离子体激发天线部的一例的模式侧截面图。
图28(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的其它类型的局部等离子体激发天线部的一例的模式侧截面图。
图29(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的其它类型的局部等离子体激发天线部的一例的模式侧截面图。
图30(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的其它类型的局部等离子体激发天线部的一例的模式侧截面图。
图31(a)～(c)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的其它类型的局部等离子体激发天线部的一例的模式侧截面图。
图32是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的其它类型的局部等离子体激发天线部的一例的模式侧截面图。
图33是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的其它类型的局部等离子体激发天线部的一例的模式侧截面图。
图34(a)、(b)是表示本发明的一实施形态的半导体集成电路装置的制造方法中所用的等离子体CVD装置的清洁终点检测用的其它类型的局部等离子体激发天线部的一例的模式侧截面图。
[符号的说明]
1晶片(被处理晶片)
52晶片处理室(CVD反应室)
70局部等离子体激发系统(终点检测用等离子体激发系统)
100远程等离子体产生室(清洁气体·等离子体激发室)
101等离子体CVD装置
102成膜用等离子体激发系统(CVD用等离子体激发系统)
103晶片处理室用真空排气系统(CVD用真空排气系统)
104远程等离子体产生用等离子体激发系统
具体实施方式
[实施形态的概要]首先，对本案中揭示的代表性发明的实施形态的概要进行说明。
1.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向具有第1等离子体激发系统的等离子体CVD装置的晶片处理室内导入第1晶片；(b)针对导入到所述晶片处理室内的所述第1晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行等离子体CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行远程等离子体清洁；(e)向执行了所述远程等离子体清洁的所述晶片处理室内导入第2晶片；以及(f)针对导入到所述晶片处理室内的所述第2晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行所述等离子体CVD处理，这里，所述步骤(d)包含以下的下位步骤：(d1)于设置在所述晶片处理室之外的远程等离子体产生室中，通过第2等离子体激发系统对清洁气体进行等离子体激发，并将经过激发的所述清洁气体移送到所述晶片处理室内；(d2)通过电容耦合型的第3等离子体激发系统，对所述清洁气体进行等离子体激发，以此使所述晶片处理室内或用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的电气特性进行监控，以此检测出所述远程等离子体清洁的终点；以及(d4)根据所述下位步骤(d3)的结果，使所述远程等离子体清洁终止。
2.根据1项所述的半导体集成电路装置的制造方法，其特征在于，所述第3等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述晶片处理室内或所述真空排气系统内。
3.根据2项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部插入在所述真空排气系统内。
4.根据2或3项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部包含以下部分：(i)实质上露出的激发电极部；以及(ii)实质上露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置。
5.根据2至4项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
6.根据1至5项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
7.根据6项所述的半导体集成电路装置的制造方法，其特征在于，所述阻抗或与其对应的物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
8.根据2至7项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述真空排气系统具有涡轮分子泵，所述前端部插入在所述晶片处理室与所述涡轮分子泵间的所述真空排气系统内。
9.根据4至8项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的1％。
10.根据4至8项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.5％。
11.根据4至8项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.3％。
12.根据4至8项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.1％。
13.根据4至12项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述接地电极部的面积。
14.根据4至13项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部的正面为大致平坦。
15.根据4至14项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部由所述接地电极部所包围。
16.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向具有第1等离子体激发系统的等离子体CVD装置的晶片处理室内导入第1晶片；(b)针对导入到所述晶片处理室内的所述第1晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行等离子体CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行远程等离子体清洁；(e)向执行了所述远程等离子体清洁的所述晶片处理室内导入第2晶片；以及(f)针对导入到所述晶片处理室内的所述第2晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行所述等离子体CVD处理，这里，所述步骤(d)包含以下的下位步骤：(d1)于设置在所述晶片处理室之外的远程等离子体产生室中，通过第2等离子体激发系统对清洁气体进行等离子体激发，并将经过激发的所述清洁气体移送到所述晶片处理室内；(d2)通过第3等离子体激发系统，对所述清洁气体进行等离子体激发，以此使所述晶片处理室内或用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的电气特性进行监控，以此检测出所述远程等离子体清洁的终点；以及(d4)根据所述下位步骤(d3)的结果，使所述远程等离子体清洁终止，进而，这里，所述第3等离子体激发系统具有单极型的激发天线部，该激发天线部的前端部插入在所述晶片处理室内或所述真空排气系统内。
17.根据16项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部插入在所述真空排气系统内。
18.根据16或17项所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
19.根据18项所述的半导体集成电路装置的制造方法，其特征在于，所述阻抗或与其对应的物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
20.根据16至19项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述真空排气系统具有涡轮分子泵，所述前端部插入在所述晶片处理室与所述涡轮分子泵间的所述真空排气系统内。
21.根据16至20项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部包含以下部分：(i)实质上露出的激发电极部；以及(ii)实质上露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置。
22.根据16至21项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的1％。
23.根据21项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.5％。
24.根据21项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.3％。
25.根据21项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.1％。
26.根据21至25项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述接地电极部的面积。
27.根据16至26项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部的正面为大致平坦。
28.根据21至27项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部由所述接地电极部所包围。
其次，对本案中揭示的发明的其它实施形态的概要进行说明。
29.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向具有第1等离子体激发系统的等离子体CVD装置的晶片处理室内导入第1晶片；(b)针对导入到所述晶片处理室内的所述第1晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行等离子体CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行远程等离子体清洁；(e)向执行了所述远程等离子体清洁的所述晶片处理室内导入第2晶片；以及(f)针对导入到所述晶片处理室内的所述第2晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行所述等离子体CVD处理，这里，所述步骤(d)包含以下的下位步骤：(d1)于设置在所述晶片处理室之外的远程等离子体产生室中，通过第2等离子体激发系统对清洁气体进行等离子体激发，并将经过激发的所述清洁气体移送到所述晶片处理室内；(d2)通过电容耦合型的第3等离子体激发系统，对所述清洁气体进行等离子体激发，以此使所述晶片处理室内或用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的发光进行监控，以此检测出所述远程等离子体清洁的终点；以及(d4)根据所述下位步骤(d3)的结果，使所述远程等离子体清洁终止，进而，这里，所述第3等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述晶片处理室内或所述真空排气系统内，且该前端部包含以下部分：(i)实质上露出的激发电极部；以及(ii)实质上露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置，进而，这里，所述激发电极部的面积小于所述第1晶片的单一主面的面积的1％。
30.根据29项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.5％。
31.根据29项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.3％。
32.根据29项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.1％。
33.根据29至32项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部插入在所述真空排气系统内。
34.根据29至33项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
35.根据29至34项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
36.根据35项所述的半导体集成电路装置的制造方法，其特征在于，所述阻抗或与其对应的物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
37.根据29至36项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述真空排气系统具有涡轮分子泵，所述前端部插入在所述晶片处理室与所述涡轮分子泵间的所述真空排气系统内。
38.根据29至37项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述接地电极部的面积。
39.根据29至38项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部的正面为大致平坦。
40.根据29至39项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部由所述接地电极部所包围。
41.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向热CVD装置的晶片处理室内导入第1晶片；(b)针对导入到所述晶片处理室内的所述第1晶片，执行热CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行远程等离子体清洁；(e)向执行了所述远程等离子体清洁的所述晶片处理室内导入第2晶片；以及(f)针对导入到所述晶片处理室内的所述第2晶片，执行所述热CVD处理，这里，所述步骤(d)包含以下的下位步骤：(d1)于设置在所述晶片处理室之外的远程等离子体产生室中，通过第1等离子体激发系统对清洁气体进行等离子体激发，并将经过激发的所述清洁气体移送到所述晶片处理室内；(d2)通过电容耦合型的第2等离子体激发系统，对所述清洁气体进行等离子体激发，以此使所述晶片处理室内或用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的电气特性进行监控，以此检测出所述远程等离子体清洁的终点；以及(d4)根据所述下位步骤(d3)的结果，使所述远程等离子体清洁终止。
42.根据41项所述的半导体集成电路装置的制造方法，其特征在于，所述第2等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述晶片处理室内或所述真空排气系统内。
43.根据42项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部插入在所述真空排气系统内。
44.根据42或43项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部包含以下部分：(i)实质上露出的激发电极部；以及(ii)实质上露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置。
45.根据44项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
46.根据41至45项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
47.根据46项所述的半导体集成电路装置的制造方法，其特征在于，所述阻抗或与其对应的物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
48.根据42至47项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部插入在所述晶片处理室与所述真空排气系统内的一个或多个真空泵内的最靠近所述晶片处理室的泵间的所述真空排气系统内。
49.根据44至48项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的1％。
50.根据44至48项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.5％。
51.根据44至48项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.3％。
52.根据44至48项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.1％。
53.根据44至52项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述接地电极部的面积。
54.根据44至53项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部的正面为大致平坦。
55.根据44至54项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部由所述接地电极部所包围。
56.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向CVD装置的晶片处理室内导入第1晶片；(b)对导入到所述晶片处理室内的所述第1晶片执行CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行气相清洁；(e)向执行了所述气相清洁的所述晶片处理室内导入第2晶片；以及(f)对导入到所述晶片处理室内的所述第2晶片执行所述CVD处理，这里，所述步骤(d)包含以下的下位步骤：(d1)将清洁气体导入到所述晶片处理室内；(d2)通过电容耦合型的等离子体激发系统，对所述清洁气体进行等离子体激发，以此使所述晶片处理室内或用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的电气特性进行监控，以此检测出所述气相清洁的终点；以及(d4)根据所述下位步骤(d3)的结果，使所述气相清洁终止。
57.根据56项所述的半导体集成电路装置的制造方法，其特征在于，所述等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述晶片处理室内或所述真空排气系统内。
58.根据57项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部插入在所述真空排气系统内。
59.根据57或58项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部包含以下部分：(i)实质上露出的激发电极部；以及(ii)实质上露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置。
60.根据59项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
61.根据56至60项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
62.根据61项所述的半导体集成电路装置的制造方法，其特征在于，所述阻抗或与其对应的物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
63.根据57至62项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部插入在所述晶片处理室与所述真空排气系统内的一个或多个真空泵内的最靠近所述晶片处理室的泵间的所述真空排气系统内。
64.根据59至63项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的1％。
65.根据59至63项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.5％。
66.根据59至63项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.3％。
67.根据59至63项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.1％。
68.根据59至67项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述接地电极部的面积。
69.根据59至68项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述前端部的正面为大致平坦。
70.根据59至69项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部由所述接地电极部所包围。
71.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向具有第1等离子体激发系统的等离子体CVD装置的晶片处理室内导入第1晶片；(b)针对导入到所述晶片处理室内的所述第1晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行等离子体CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行远程等离子体清洁；(e)向执行了所述远程等离子体清洁的所述晶片处理室内导入第2晶片；以及(f)针对导入到所述晶片处理室内的所述第2晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行所述等离子体CVD处理，这里，所述步骤(d)包含以下的下位步骤：(d1)于设置在所述晶片处理室之外的远程等离子体产生室中，通过第2等离子体激发系统对清洁气体进行等离子体激发，并将经过激发的所述清洁气体移送到所述晶片处理室内；(d2)通过电容耦合型的第3等离子体激发系统，对所述清洁气体进行等离子体激发，以此使用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的电气特性进行监控，以此检测出所述远程等离子体清洁的终点；以及(d4)根据所述下位步骤(d3)的结果，使所述远程等离子体清洁终止，进而，这里，所述第3等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述真空排气系统内，且该前端部包含以下部分：(i)实质上露出的激发电极部；以及(ii)实质上露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置，进而，这里，所述激发电极部的激发电极尺寸比为50％以下。
72.根据71项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极尺寸比为30％以下。
73.根据71项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极尺寸比为20％以下。
74.根据71至73项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
75.根据71至74项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
76.根据75项所述的半导体集成电路装置的制造方法，其特征在于，所述阻抗或与其对应的物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
77.根据71至76项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部的所述前端部位于所述排气配管的中央部或其附近。
78.根据71至77项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为同轴型。
79.根据71至78项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部是通过无声放电来激发等离子体。
80.根据71至79项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述步骤(d)进一步包含以下的下位步骤：(d5)在所述下位步骤(d1)至(d3)之前，一面使惰性气体在所述激发天线部的所述前端部的周边流动，一面通过所述第3等离子体激发系统来激发等离子体，以此对所述前端部进行清洁。
81.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向具有第1等离子体激发系统的等离子体CVD装置的晶片处理室内导入第1晶片；(b)针对导入到所述晶片处理室内的所述第1晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行等离子体CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行远程等离子体清洁；(e)向执行了所述远程等离子体清洁的所述晶片处理室内导入第2晶片；以及(f)针对导入到所述晶片处理室内的所述第2晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行所述等离子体CVD处理，这里，所述步骤(d)包含以下的下位步骤：(d1)于设置在所述晶片处理室之外的远程等离子体产生室中，通过第2等离子体激发系统对清洁气体进行等离子体激发，并将经过激发的所述清洁气体移送到所述晶片处理室内；(d2)通过电容耦合型的第3等离子体激发系统，对所述清洁气体进行等离子体激发，以此使所述晶片处理室内或用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体进行监控，以此检测出所述远程等离子体清洁的终点；以及(d4)根据所述下位步骤(d3)的结果，使所述远程等离子体清洁终止，进而，这里，所述第3等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述真空排气系统内，且该前端部包含以下部分：(i)实质上露出的激发电极部；以及(ii)实质上露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置，进而，这里，所述激发电极部的激发电极尺寸比为50％以下。
82.根据81项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极尺寸比为30％以下。
83.根据81项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极尺寸比为20％以下。
84.根据81至83项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
85.根据81至84项中任一项所述的半导体集成电路装置的制造方法，其特征在于，对所述局部等离子体的监控，是通过对所述局部等离子体的阻抗或与其对应的物理量进行监控而实施。
86.根据85项所述的半导体集成电路装置的制造方法，其特征在于，所述阻抗或与其对应的物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
87.根据81至86项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部的所述前端部位于所述排气配管的中央部或其附近。
88.根据81至87项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为同轴型。
89.根据81至88项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部是通过无声放电来激发等离子体。
90.根据81至89项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述步骤(d)进一步包含以下的下位步骤：(d5)在所述下位步骤(d1)至(d3)之前，一面使惰性气体在所述激发天线部的所述前端部的周边流动，一面通过所述第3等离子体激发系统来激发等离子体，以此对所述前端部进行清洁。
91.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向CVD装置的晶片处理室内导入第1晶片；(b)对导入到所述晶片处理室内的所述第1晶片执行CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行气相清洁；(e)向执行了所述气相清洁的所述晶片处理室内导入第2晶片；以及(f)对导入到所述晶片处理室内的所述第2晶片执行所述CVD处理，这里，所述步骤(d)包含以下的下位步骤：(d1)将清洁气体导入到所述晶片处理室内；(d2)通过电容耦合型的等离子体激发系统，对所述清洁气体进行等离子体激发，以此使所述晶片处理室内或用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的电气特性进行监控，以此检测出所述气相清洁的终点；以及(d4)根据所述下位步骤(d3)的结果，使所述气相清洁终止，进而，这里，所述等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述晶片处理室内或所述真空排气系统内，且该前端部包含以下部分：(i)实质上露出的激发电极部；以及(ii)实质上露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置，进而，这里，所述激发电极部的激发电极尺寸比为50％以下。
92.根据91项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极尺寸比为30％以下。
93.根据91项所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极尺寸比为20％以下。
94.根据91至93项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
95.根据91至94项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
96.根据95项所述的半导体集成电路装置的制造方法，其特征在于，所述阻抗或与其对应的物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
97.根据91至96项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部的所述前端部位于所述排气配管的中央部或其附近。
98.根据91至97项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为同轴型。
99.根据91至98项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部是通过无声放电来激发等离子体。
100.根据91至99项中任一项所述的半导体集成电路装置的制造方法，其特征在于，所述步骤(d)进一步包含以下的下位步骤：(d5)在所述下位步骤(d1)至(d3)之前，一面使惰性气体在所述激发天线部的所述前端部的周边流动，一面通过所述等离子体激发系统来激发等离子体，以此对所述前端部进行清洁。
[本案中的记载形式、基本用语、用法的说明]1.在本案中，对于实施形态的记载，有时也根据需要，为了方便起见而分成多个部分进行记载，但除了特别明示并非这样的情况以外，这些部分并非相互独立无关，而是单一示例的各部分，或者，其中一部分是另一部分的局部详细或者部分或全部变形例等。而且，原则上，同样的部分省略重复。而且，实施形态中的各构成要素并非必需，除了特别明示并非这样的情况、理论上不限定于该数值的情况以及根据文脉可明确并非这样的情况以外。
2.同样地，在实施形态等的记载中，对于材料、组成等，即便说“由A构成的X”等，除了特别明示并非这样的情况以及根据文脉可明确并非这样的情况以外，也不排除将A以外的要素作为主要的构成要素之一。例如，若言及成分，则表示“包含A作为主要成分的X”等含义。例如，即便说“硅构件”等，也并不限定于纯净的硅，当然也包括SiGe合金或其它的以硅作为主要成分的多元合金、或包含其它添加物等的构件。同样，即便说“氧化硅膜”，也并不仅是相对较纯的非掺杂氧化硅(Undoped Silicon Dioxide或Non-Doped Silicate Glass)，当然也包括FSG(Fluorosilicate Glass，氟硅酸盐玻璃)、TEOS基础氧化硅(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)或碳掺杂氧化硅(Carbon-doped Silicon oxide)或OSG(Organosilicate glass，有机硅酸盐玻璃)、PSG(Phosphorus Silicate Glass，磷硅酸盐玻璃)、BPSG(Borophosphosilicate Glass，硼磷硅玻璃)等热氧化膜、CVD氧化膜、SOG(Spin ON Glass，旋涂玻璃)、纳米·聚类·二氧化硅(Nano-Clustering Silica，NSC)等涂布系氧化硅、向与这些膜同样的构件中导入有空孔的二氧化硅系Low-k绝缘膜(多孔系绝缘膜)、以及与将这些膜作为主要构成要素的其它硅系绝缘膜的复合膜等。
3.同样，关于图形、位置、属性等，作了较佳例示，但除了特别明示并非这样的情况以及根据文脉可明确并非这样的情况以外，当然并不严格限定于此。
4.进而，当提及特定的数值、数量时，除了特别明示并非这样的情况、理论上不限定于该数值的情况以及根据文脉可明确并非这样的情况以外，可以是超过该特定数值的数值，也可以是小于该特定数值的数值。
5.所谓“晶片”，通常是指在其上形成半导体集成电路装置(半导体装置、电子装置也同样)的单晶硅晶片，然而当然也包括外延晶片、绝缘基板与半导体层等的复合晶片等。6.所谓“真空泵”，包括无油泵、机械升压泵、涡轮分子泵、低温泵等。7.所谓“排气系统”，除了特别明示并非这样的情况、可明确并非这样的情况以外，并不仅限于真空排气系统的主排气路上，也包括其旁路以及从其分离、分镏出的分支路等。
[实施形态的详细]对实施形态进行进一步详细叙述。在各图中，相同或同样的部分是用相同或类似的符号或参照编号来表示，原则上不重复说明。
(实施形态)1.本实施形态中所使用的装置等的说明(主要为图1至5)
根据图1，对具有本实施形态中所使用的远程等离子体清洁机构100的电感耦合型(Inductively Coupled)等离子体CVD装置101(分类为所谓的高密度等离子体炉)的构成进行说明。另外，本案发明当然既可以适用于使用了热CVD装置的装置，也可以适用于不使用等离子体激发来进行清洁的装置。
在图1中，首先，对成膜时的各部分的动作或运作进行说明。将300φ单晶硅晶片等被处理晶片1(第1晶片)放置到成膜处理室52内的下部电极54(为静电夹盘，也有时为晶座)上。下部电极54连接于偏压电源95。在特定的真空度下，从顶侧成膜反应气体供给口97a及边侧成膜反应气体供给口97b、97c供给反应气体(通常，包含其它添加气体)，从成膜用等离子体激发系统102的RF电源56经由匹配箱57而将RF电力供给到激发线圈96a、96b时，通过电感耦合而生成等离子体，以此进行成膜反应。当成膜结束时，使处理完的晶片1排出到炉外。若直接导入下一个晶片1(第2晶片)进行处理，则一般难以形成与先前的晶片同质的膜。即，必须恢复到与先前的晶片处理时同样的炉内条件，即必须使炉内附着膜的状态恢复到与先前的晶片处理时同样的状态(初始状态)。将其称为清洁。但是，以下的图6所示的示例中，真空度相对较高的关系或者在最初的成膜处理前就已附着有些许初始堆积物的状态更能使工艺稳定化，因此更准确而言，所述的说明适合于批量中的第2个以后的晶片。
为了进行清洁，首先，通过晶片处理室用真空排气系统103(一般是将无油泵或涡轮分子泵作为主泵而配设在处理室52附近)对先前的成膜环境进行排气。随后，在远程等离子体激发系统104的远程等离子体产生室100中，通过等离子体激发而产生清洁气体(例如包含NF3等含氟无机气体等的气体，也可以是含氟有机系气体)的自由基，并将其移送到晶片处理室52(未收纳晶片)。于是进行清洁反应，从而使晶片处理室52恢复到初始状态。在该清洁时，用来使晶片处理室52正确地恢复到初始状态的清洁时间会时时发生变化。因此，每次都必须检测出附着在晶片处理室内的生成物被大致去除的时刻来作为终点，以终止清洁(如后所示，未必是必须的)。该检测就是清洁的终点检测。
其次说明清洁的终点检测的方法。在真空排气系统103上连结终点检测用等离子体激发系统70(终点检测用局部等离子体激发&监控系统)(也可以设置在成膜室52内)。即，在真空排气系统103的排气流路壁55(金属制并且已接地)上插入激发天线部71的前端部99，经由匹配箱73，从RF电源74向该激发天线部71供给RF电力。于是在前端部99的正面部产生局部等离子体。利用高电压监控器72(等离子体阻抗监控器)对该等离子体的电气特性进行观测。而且，由于如上所述是局部等离子体，因此激发天线部71也可以如处理室内激发天线部71a般设置在处理室52内。
清洁的终点除了可以使用等离子体电压等的监控而检测出以外，也可以通过用分光器58对透过观测窗98的局部等离子体的发光进行监控而检测出。而且，也可以用于对通过等离子体电压等监控而进行的终点检测进行校正。一般而言，监控发光的终点检测灵敏度较高，但量产时存在窗口模糊等问题。
当终止清洁后，将下一个晶片1(第2晶片)导入到晶片处理室52，执行与先前的晶片等价的成膜处理。这样，直到批量单位的晶片全部处理完成为止，反复进行成膜·清洁，即执行成膜·清洁循环工艺。当批量处理完成后，执行批量前处理以调整装置的状态(参照图6或图15)。
其次，根据图2，对激发天线部71(电容耦合型)的详细构造进行说明。图2(a)是从真空排气系统103(排气流路)内侧观察到的正面图，图2(b)是A-A截面图。激发电极部81(构成单极天线的驱动电极)经由电极间绝缘体83而卷绕在接地电极部82上，接地电极部82连结于排气流路壁55。各个部分在凸缘部经由O型环86a、86b、86c而密封。激发电极部81的驱动电力从由金属盖111所保持的高频同轴连接器112而供给(就着火性、放电稳定性方面而言，短波段13.56MHz或中波段400KHz较好，但AC或直流电力也有电路简单的优点)。这里，当供给电力时，在激发天线部71的前端部99的附近生成局部等离子体85。就前端部99的同心圆的直径而言，激发电极81、电极间绝缘体83、接地电极部82的各同心圆外周的直径依次例如为4毫米、8毫米、32毫米。于是，激发电极的正面部分的露出面积(Sc)约为12.6平方毫米，接地电极部的前端部分99正面的露出面积(Sg)约为754平方毫米，存在Sc/Sg＝1.7％的关系(即，Sc小于Sg)。即，Sc与Sg相比充分小。将其与非处理晶片的单位主面的面积相比较。200φ晶片的主面的面积(S2)约为3,140平方毫米。300φ晶片的主面的面积(S3)约为70,700平方毫米。Sc/S2约为0.4％，Sc/S3约为0.02％。Sc越小，则等离子体越是局部地生成，其结果，对炉体造成的影响也可减小，激发电力也可减小。因此，若将它们设为对晶片面积(Sc/S2、Sc/S3)，则为了局部生成等离子体，较理想的是对晶片面积小于1％。进而，为了充分地局部生成等离子体，较理想的是对晶片面积小于0.5％。而且，若要抑制激发电力，或考虑DC驱动，则较理想的是对晶片面积小于0.3％。进而，为了充分地抑制激发电力，较理想的是对晶片面积小于0.1％。这样，由于是电容耦合型，因此与电感耦合型等相比较，用微小的电力就可以局部地激发等离子体。其原因在于，与由相对较厚的绝缘物包围被激发区域的电感耦合型不同，电容耦合型是与被激发区域直接或经由较薄的介电质而相对较直接地(物理上是经由等离子体与激发电极间出现的电容而)耦合。而且，通过使激发电极变得微细，可将激发出的等离子体的局部存在区域限定在极其狭小的区域内。而且，由于等离子体集中在微细的区域内，因此有堆积物不会堆积在局部等离子体所出现的部分的优点。而且，由于前端部分为平坦，且与周边的管壁形成大致平坦的面，因此有以下优点，即，不仅不会妨碍到排气动作，而且也难以受到反应性气体的侵害。
根据图3，对终点检测用局部等离子体激发&监控系统70的构成的概要进行说明。这样的等离子体阻抗监控器有市售的高电压探针72等，一般是连接于激发天线部71(放电探针)与匹配箱73等之间的测量节点124上而使用。另外，也可以在测量节点124上设置电流探针用电流互感器，利用电流探针121来测量Ipp(等离子体电流)。此时，测量节点124处的耦合为间接性的电磁电感耦合，因此有测量时对局部等离子体造成的影响较小的优点。从该等探针电路获得的信号经过信号处理部123处理后，作为Vpp(等离子体电压)、Ipp(等离子体电流)、Vdc(自偏压)或与它们对应的模拟或数字信号而输出到CVD装置控制系统。另外，若将测量节点124处的单一周期内的电压的最大值、最小值设为Vmax、Vmin，则与各等离子体相关的电气参数间存在Vpp＝Vmax-Vmin(关系1)、Vdc＝(Vpp/2)-Vmin等的关系。因此，也可以视任一个而适当地利用信号处理部122转换成所需的参数。另外，自偏压在终点附近的变化较等离子体电压及等离子体电流更为清楚(参照图4)。其原因在于，自偏压更直接地反映出了局部等离子体内的气体的状况。
根据图4，对清洁的终点检测的原理进行说明。在该图4中可知，在终点附近，两电压都收敛成固定值。而且，该情况在分光器58所检测出的氟与氮的强度分布的时间变化上可同样得到确认(发光强度急速收敛成固定值)。这里，是对测量自偏压或等离子体电压(包括等离子体电流)的示例进行了具体说明，但基本上，通过测量对应于等离子体阻抗而变化的物理量，即，阻抗自身、电压(Vdc、Vpp)、电流等中的任一个，就可以决定终点。另外，当然视需要根据发光也可以检测出终点。
图5表示用来对远程等离子体清洁时的放电探针清洁进行说明的时间图。放电探针71的前端部若使用则会自然清洁，但若进行如下所述的处理，则有提高探针特性(着火性、放电稳定性)的效果。如该图5所示，在反应室52的清洁时，利用远程等离子体生成室100与放电探针71来激发等离子体。反应室52中并非始终进行等离子体激发。在利用远程等离子体生成室100与放电探针71而激发出了等离子体的状态下，以惰性气体为主要成分的气体，例如氩气体(以氩为主要成分的气体)在反应室52及远程等离子体生成室100中流动，该气体流通过放电探针71的附近而排出。此时，放电探针71的前端部分99得到清洁。随后，包含清洁气体的气体流动而进行反应室52的清洁(图5中为了方便显示而表示了终点检测后也继续进行清洁的情况，但实际的远程等离子体清洁中，终点检测时刻便自动终止清洁序列)。该放电探针清洁通常也可以在远程等离子体清洁之前的氩净化(5至10秒)中执行(通常放电探针清洁)。而且，若将其时间设为20至50秒左右，例如设为40秒(强化放电探针清洁)，则可使放电探针71的前端的状态大幅恢复。因此，可以大致每次(单片)都执行通常放电探针清洁，也可以每数次执行一次强化放电探针清洁或者针对每一批量执行强化放电探针清洁。当然也可以每次都执行强化放电探针清洁。但是，必须留意电极的消耗。
2.适用于元件分离步骤的工艺的说明(主要为图6至10)根据图6至图10，对适用于STI(Shallow Trench Isolation，浅沟槽隔离)型的元件分离步骤的元件分离槽埋入步骤的工艺进行说明。该元件分离槽埋入步骤是通过HDP-CVD法(High Density PlasmaCVD，高密度等离子体CVD)来实施。作为等离子体炉，使用图1中说明的单片式的ICP型高密度等离子体CVD炉。该方式中，一般使用0.27Pa至1.3Pa左右的真空区域。反应气体一般为单硅烷。
根据图6对该HDP-CVD的装置运用顺序进行说明。首先，最初为了将装置的清洁度提高至特定的等级，而(在无被处理晶片的状态下)执行预清洁步骤31。继而，(在无被处理晶片的状态下)执行在处理室52的内面或其它部分上堆积氧化膜的预涂布步骤32。继而，在将晶片1(第1晶片)放置到处理室52的载晶台54上的状态下执行成膜处理33。当成膜完成后，将晶片1排出到处理室52之外。随后，在处理室52中无被处理晶片的状态下，执行远程等离子体清洁步骤34。随后，与先前同样地，在将晶片1(第2晶片)放置到处理室52的载晶台54上的状态下，执行与先前相同的成膜处理33。之后，直到属于特定批量的所有晶片的处理完成为止，反复执行远程等离子体清洁步骤34及成膜处理33(成膜·清洁循环步骤)。当属于特定批量的所有晶片的处理完成后，在进行下一批量的处理之前，执行预清洁步骤31及预涂布步骤32，进入成膜·清洁循环步骤。另外，也可以根据条件来使预清洁步骤31及预涂布步骤32的执行顺序相反(参照图15)。
根据图7至10，详细说明图6的成膜步骤33。图7是元件分离槽形成步骤的装置截面图。将氮化硅膜2作为对干式蚀刻遮罩而在硅晶片(基板)1上形成元件分离槽3。
图8表示元件分离槽埋入步骤。先前的元件分离槽3通过CVD硅氧化膜4而埋入(CVD工艺1，HDP-CVD-1)。
图9是CMP步骤完成时的装置截面图。这里，将元件分离槽3外的CVD硅氧化膜4去除。
图10表示氮化硅膜去除步骤。这里，通过湿式蚀刻而去除氮化硅膜2。
3.适用于铝配线步骤的工艺的说明(主要为图11至14)部分2中所说明的清洁终点检测方法及HDP-CVD的装置运用顺序(图6)可以大致同样地应用于铝配线步骤的用来形成ILD膜(Inter-Layer Dielectric，层间绝缘膜)的HDP-CVD等。
根据图11至图14，对ILD膜形成步骤进行说明。图11是铝配线图案化步骤的装置截面图。形成于下层的ILD膜19上的铝配线由中间的铝合金层5及上下的TiN等阻障金属层6构成。一般而言，铝配线图案化是将抗蚀剂膜作为对蚀刻遮罩而通过干式蚀刻来进行。
图12表示HDP-CVD膜14的成膜(CVD工艺2，HDP-CVD-2)的完成状态。在其上，如图13所示般形成使用TEOS(Tetraethyl-orthosilicate，正硅酸乙酯)的等离子体CVD硅氧化膜，即P-TEOS SIO2膜7(CVD工艺3；P-TEOS-1)。随后，通过CMP实施平坦化处理。进而，也有时在CMP处理之后形成50至100nm左右的薄P-TEOS SIO2膜等(CVD工艺4，P-TEOS-2)。另外，在这些CVD工艺中，也可以适用与先前同样的清洁终点检测方法及装置运用顺序(图6)。图14是层间CMP工艺完成时的装置截面图。
P-TEOS工艺一般是使用与图1所示的炉类似但形式上有些许不同的单片式等离子体炉(并非高密度型)。所使用的压力区域一般是67Pa至2000Pa。
4.适用于预金属步骤的工艺的说明(主要为图15至19)根据图15至图19，说明通过使用了大气压(Atmospheric)即1.0×105Pa前后或准大气压(Sub-Atmospheric)下(约2,700Pa至80,000Pa)的臭氧及TEOS(Tetraethyl-orthosilicate)的热CVD(ThermalCVD)，来执行预金属绝缘膜形成步骤的NSG膜(Non-Doped silicate glass film)即非掺杂硅氧化膜的形成的情况(所谓的臭氧TEOS硅氧化膜)。此时的真空排气系统一般是单一泵构成，以机械·无油泵作为主泵。一般而言，将大气压下的CVD称为AP-CVD(Atmospheric CVD)，将准大气压下的CVD称为SA-CVD(Sub-Atmospheric CVD)。前者一般使用批次式炉，而后者则使用与图1中所说明者类似的(并非等离子体炉)单片式炉。以下的说明对单片式炉的情况进行了具体说明。
图15表示与先前的图6同样的装置运用顺序的一例。预涂布41及预清洁42的顺序与先前的图相反，但成膜步骤43及清洁步骤44除了详细条件以外均与先前的图大致相同。先前处理的顺序等可根据工艺或装置的特性而作适当变更，因此免去重复说明。以下根据图16至图19对工艺的详细进行说明。
图16是栅极电极图案关系时的装置大致截面图。在栅极电极部分9及其周围的基板1的第1主面(装置面)上形成有源极或漏极区域8。
图17是形成了NSG-CVD膜10之后的截面构造(CVD工艺5，O3-TEOS-1)。图18是在其上通过同样的热CVD而形成BPSG膜11(Borophosphosilicate Glass Film)时的装置截面(CVD工艺6，O3-TEOS-2)。此时，工艺气体一般是使用TMP(Trimethylphosphite，亚磷酸三甲酯)、TEPO(Triethylphosphate，亚磷酸三乙酯)、TMB(Trimethylborate，硼酸三甲酯)、TEB(Triethylborate，硼酸三乙酯)等。图19表示进而在其上形成与先前同样的P-TEOS SIO2膜12(CVD工艺7，P-TEOS-3)之后，对预金属绝缘膜13的CMP完成时的装置截面。
5.对象装置的例示性截面构造的说明(主要为图20)图20是表示应用部分2至4中说明的工艺及方法而制造的具有4层铝配线的MOS或MIS型半导体集成电路装置的一例的截面图。铝配线间是通过由包含TiN等的阻障金属层16所包围的钨插塞15而连接。最上层的膜17是由等离子体硅氮化物等构成的最终钝化膜(CVD工艺8，P-SiN-1)。
6.对各CVD工艺的反应室清洁及其终点检测等的适用部分1中所说明的清洁终点检测顺序可适用于CVD工艺1至8。就此时的装置的前处理而言，CVD工艺1至2相当于部分2的图6中所说明的，CVD工艺3至8相当于部分4的图15中所说明的。另外，该装置前处理可针对每一批量(例如25片或12片等)而进行，也可以不管量产上的批量单位而对每适当片数(包含变动数、不定数)实施。
而且，当可以确保工艺的稳定度时，未必需要在每次晶片处理后都进行通常的反应室清洁。也可以根据工艺的稳定度，在单片处理时，针对每1片、每2片、每3片、每4至12片的适当片数或者每一批量而执行。
7.平板型激发天线部的说明(主要为图21至24)作为激发天线部71，可以考虑各种形态。以下，根据图21至图34，对激发天线部71的变化进行说明。首先，根据图21至24，对先前图2所示的平板型激发天线部的各种变化进行说明。
首先，对与图2中说明的同等的形式(21图的示例)进行说明，以与其它进行比较。这里，前端部99的正面(从装置的内侧观察时)包括到周边的管壁为止，为大致平坦，且相对较微小面积的激发电极部81由相对较宽的接地电极部82所包围。由于这样的构造，该局部探针几乎与主排气配管壁成为一体，因此构造简单且有耐久性，由于排气体流速较小，因此不需要的堆积物也难以附着。而且，也几乎不会降低排气配管的传导性。另一方面，由于排气体流速较小，因此存在反应室信息的获取灵敏度会稍许降低的问题。其原因在于，由于激发电极部较小，且周边存在相对较大的接地电极部，因此经过激发的等离子体的厚度较薄而容易沿接地电极部面延伸，因此即便施加相当强的电力，等离子体也不会延伸到排气配管的中心部(这里，设排气配管的内径为50毫米而进行说明。以下相同)。这些优点·缺点对于平板型而言基本上是共通的。
图22的示例的特征在于，激发电极部81从接地电极部82的正面稍许突出。由此，预计着火性、放电的稳定性会有所改善，但存在电极自身的耐久性(可观察到激发电极部的消耗)等问题。
图23的示例的特征在于，激发电极部81相反地从接地电极部82的正面稍许掩埋。其效果与图22正好相反。即，虽然激发电极部的消耗减少，但着火性或放电的稳定性存在些许问题。
图24的示例基本上与图22相同，但电极间绝缘部83及接地电极部82的一部分如同轴电缆一般抬高到与突出(10毫米左右)的激发电极部81相同的高度，以覆盖突出的激发电极部81(除了突出的程度以外，都与图25的同轴型相同)。由此，呈现出平板型与部分8中说明的同轴型的中间特性。
8.同轴型激发天线部的说明(主要为图25至27)图25至27是同轴电缆型的激发天线部的各例。图25的示例为典型的同轴类型。与平板型相比较，从排气配管的间壁朝向内部突出15至20毫米以上(较理想的是，探针的前端，即激发电极表面位于排气配管的中心线上或其附近)。其它尺寸与先前的平板型大致相同，但同轴的周边电极(屏蔽罩)的厚度例如为0.5毫米(探针前端部的直径为10毫米左右)。其优点在于，由于是在排气流速较快的排气配管的中心轴附近生成等离子体，因此容易获得成膜反应室52的信息。而且，由于与排气配管的内壁相距较远，因此不会拾取来自堆积在此处的堆积物的信息，因而可以纯粹地收集成膜反应室52的信息。进而，由于接地电极部较薄，因此等离子体不怎么会扩展，因而有利于获得限定在排气配管中心轴附近流动的气体的信息。另一方面，堆积物容易附着。可观察到电极的消耗。会稍许阻碍排气的流动。与平板型相比较，也存在稍许难以制作等缺点。这些优点·缺点对于同轴型而言基本上是共通的。
图26的示例的特征在于，激发电极部81从接地电极部82的正面稍许突出。由此，在较宽的压力范围内着火性较好。即，可用相对较低的激发电力来激发稳定的等离子体。然而存在下述问题，即，在气体流较快的部分，电极的消耗会与电极的突出相应地相对较激烈。
图27的示例的特征在于，激发电极部81相反地从接地电极部82的正面稍许掩埋。这与先前相反，虽然电极的消耗与同轴型相比较少，但着火性存在些许问题。
9.其它类型的激发天线部的说明(主要为图28至34)其它类型的激发天线部的构造示于图28至34。
图28的示例的特征在于，大致除去了激发电极部81与接地电极部82之间的电极间绝缘部。其优点在于，着火性较好，构造上容易制作。而另一方面存在下述等缺点，即：当堆积物积存在内部时难以获取信号，由于是在狭窄的电极间进行放电，因此所收集到的放电探针的电极间区域的信息基本上与反应室2无关。
图29的示例的特征在于，激发电极部81与接地电极部82成为平行线。由于并非同轴，因此有容易制作的优点。而另一方面，着火性较差，等离子体也会变形，因此对于稳定地收集排气配管中央部的数据这一目的不利。
图30的示例基本上与图21的相同，但其特征在于，激发电极部81的前端部由较薄的绝缘构件91(例如100至200微米左右的厚度的氧化铝陶瓷、二氧化钛)所包覆(无声放电型)。其有几乎无电极消耗的特征。而且，即便是低频(DC、AC至100KHz左右)的施加电力，也可以进行放电。另一方面，施加电压存在稍许变高的倾向。而且，若对同轴型的各放电探针的激发电极部施以同样的涂层，则除了其固有的效果以外，还可如此处说明般获得无声放电(包括电晕放电、沿面放电)的特有效果。进而，即便应用于其它的各放电探针，当然也可获得同样的效果。
图31的示例基本上与图25的示例相同，但其特征在于，前端部99上施加有磁场(磁场施加方式)。着火性较好，可在低电压下动作，放电稳定性好于同轴型、平板型。电压也不会随时间变化。但是，阻碍排气的可能性较高。堆积物容易附着。构造复杂因而制作上耗费工夫，费用也相对较大。当施加电力为低频(DC至100KHz左右)时，有可能会造成放电变得不稳定等。
图32的示例为平行平板型(例如为圆板状，且直径为25毫米以下，电极间隔为5毫米以下例如1毫米左右)。构造简单且着火性、放电稳定性较好。即便是低频(DC、AC至100KHz左右)的施加电力，也可以进行放电。但是，阻碍排气的可能性较高。堆积物容易附着。
图33的示例为阴极输出器型。尺寸及特征与图32大致相同。
图34的示例的特征在于，激发电极为单极型。前端例如是直径40毫米左右的圆板状，杆部的直径为10毫米左右。着火性、放电稳定性也较好，可以在较宽的压力范围内进行放电(特别是在低压区域内稳定性较高)。而且，即便是低频(DC至100KHz左右)的施加电力，放电也稳定。然而，阻碍排气的可能性较高。当堆积物附着时，放电特性容易发生变化。构造复杂且价格昂贵。
10.对放电探针前端部的留意点对于以上说明的放电探针前端部，必须留意以下方面。所生成的观测用局部等离子体的直径或跨度尺寸首要依存于激发电极的直径或长度方向的跨度尺寸(称为“激发电极尺寸”)。因此，为了正确掌握反应室(成膜室)的清洁状况，较理想的是，尽可能地仅对在排气配管(这里，与先前的说明同样地以放电探针附近的排气配管的内径即“排气配管尺寸”设为50毫米的情况为例)的中央部流动的气体进行激发。为此，当排气配管的中央部有激发电极时，必须将激发电极尺寸比(激发电极尺寸/排气配管尺寸)设为50％以下(若以图25的同轴型为例，则放电探针前端部的激发电极的直径为25毫米以下)，以使等离子体的周端部到达不了排气配管内壁。为了仅获取流速较快的排气配管中央部的信息，较理想的是设为30％以下(若以图25为例，则放电探针前端部的激发电极的直径为15毫米以下)。进而，为了高精度且高响应地仅获取流速较快的排气配管中央部的信息，较理想的是设为20％以下(若以图25为例，则放电探针前端部的激发电极的直径为10毫米以下)。
这里的与激发电极尺寸比相关的说明，在放电探针前端部位于排气配管的间壁附近的情况下也大致同样适用。其原因在于，当如图2或图21(平板型)般放电探针前端部位于排气配管的间壁附近时，一般而言，局部等离子体在横方向上的扩展在一定程度上会受到接地电极的限制，因此，主要是局部等离子体在放电探针的轴方向上的扩展会造成问题。即，重要的是局部等离子体到达不了排气配管的相对向的内壁(若考虑到等离子体的波动，则也包括斜前方的内壁)。如果到达壁部分，则会拾取到与当前存在时间差的过去时刻的堆积物的信息以作为噪声。
以上的说明，除了将放电探针前端部设置于排气配管内的情况以外，也适用于设置在成膜室52内的情况。此时，若局部等离子体过大，则除了会对检测精度造成影响以外，还有可能会对清洁特性或成膜室其自身造成不良影响。
11.概要以上，根据实施形态对本发明者研制的发明进行了具体说明，当然本发明并不限定于此，在不脱离其主旨的范围内可以进行各种变更。
例如，所述实施形态中，主要对硅氧化膜的CVD工艺进行了说明，但本发明并不限定于此，当然也可以适用于SiN及其它绝缘膜、钨及其它金属膜、钛氮化物及其它金属氮化物膜、氧化钌及其它金属氧化膜等的CVD工艺。
而且，所述实施形态中对远程等离子体(清洁气体为NF3)的清洁终点进行了说明，但本发明并不限定于此，当然也可以适用于将未进行等离子体激发的清洁气体(ClF3等)导入到处理室内来进行清洁的情况。
而且，对于等离子体炉的形式，是以ICP型(Inductively Coupled Plasma furnace)的单片式炉(Single Wafer Processing Furnace)为例进行了详细说明，但本发明并不限定于此，当然也可以适用于回旋加速器型或平行平板型的等离子体炉。而且，当然也可以适用于利用非等离子体来进行成膜的热CVD炉或批次方式的CVD炉。

Claims (29)

1.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向具有第1等离子体激发系统的等离子体CVD装置的晶片处理室内导入第1晶片；(b)针对导入到所述晶片处理室内的所述第1晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行等离子体CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行远程等离子体清洁；(e)向执行了所述远程等离子体清洁的所述晶片处理室内导入第2晶片；以及(f)针对导入到所述晶片处理室内的所述第2晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行所述等离子体CVD处理，这里，所述步骤(d)包含以下的步骤：(d1)于设置在所述晶片处理室之外的远程等离子体产生室中，通过第2等离子体激发系统对清洁气体进行等离子体激发，并将经过激发的所述清洁气体移送到所述晶片处理室内；(d2)通过电容耦合型的第3等离子体激发系统，对所述清洁气体进行等离子体激发，以此使所述晶片处理室内或用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的电气特性进行监控，以此检测出所述远程等离子体清洁的终点；以及(d4)根据所述步骤(d3)的结果，使所述远程等离子体清洁终止。
2.根据权利要求1所述的半导体集成电路装置的制造方法，其特征在于，所述第3等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述晶片处理室内或所述真空排气系统内。
3.根据权利要求2所述的半导体集成电路装置的制造方法，其特征在于，所述前端部插入在所述真空排气系统内。
4.据权利要求3所述的半导体集成电路装置的制造方法，其特征在于，所述前端部包含以下部分：(i)露出的激发电极部；以及(ii)露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置。
5.根据权利要求4所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
6.根据权利要求5所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
7.根据权利要求6所述的半导体集成电路装置的制造方法，其特征在于，所述物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
8.根据权利要求5所述的半导体集成电路装置的制造方法，其特征在于，所述真空排气系统具有涡轮分子泵，所述前端部插入在所述晶片处理室与所述涡轮分子泵间的所述真空排气系统内。
9.根据权利要求8所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的1％。
10.根据权利要求8所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.5％。
11.根据权利要求8所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.3％。
12.根据权利要求8所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的0.1％。
13.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向热CVD装置的晶片处理室内导入第1晶片；(b)针对导入到所述晶片处理室内的所述第1晶片，执行热CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行远程等离子体清洁；(e)向执行了所述远程等离子体清洁的所述晶片处理室内导入第2晶片；以及(f)针对导入到所述晶片处理室内的所述第2晶片，执行所述热CVD处理，这里，所述步骤(d)包含以下的步骤：(d1)于设置在所述晶片处理室之外的远程等离子体产生室中，通过第1等离子体激发系统来对清洁气体进行等离子体激发，并将经过激发的所述清洁气体移送到所述晶片处理室内；(d2)通过电容耦合型的第2等离子体激发系统，对所述清洁气体进行等离子体激发，以此使所述晶片处理室内或用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的电气特性进行监控，以此检测出所述远程等离子体清洁的终点；以及(d4)根据所述步骤(d3)的结果，使所述远程等离子体清洁终止。
14.根据权利要求13所述的半导体集成电路装置的制造方法，其特征在于，所述第2等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述晶片处理室内或所述真空排气系统内。
15.根据权利要求14所述的半导体集成电路装置的制造方法，其特征在于，所述前端部插入在所述真空排气系统内。
16.根据权利要求14所述的半导体集成电路装置的制造方法，其特征在于，所述前端部包含以下部分：(i)露出的激发电极部；以及(ii)露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置。
17.根据权利要求16所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
18.根据权利要求13所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
19.根据权利要求16所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极部的面积小于所述第1晶片的单一主面的面积的1％。
20.一种半导体集成电路装置的制造方法，其特征在于包含以下步骤：(a)向具有第1等离子体激发系统的等离子体CVD装置的晶片处理室内导入第1晶片；(b)针对导入到所述晶片处理室内的所述第1晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行等离子体CVD处理；(c)在所述步骤(b)之后，将所述第1晶片从所述晶片处理室内排出到外部；(d)在所述步骤(c)之后，对所述晶片处理室执行远程等离子体清洁；(e)向执行了所述远程等离子体清洁的所述晶片处理室内导入第2晶片；以及(f)针对导入到所述晶片处理室内的所述第2晶片，通过所述第1等离子体激发系统来进行等离子体激发，以此执行所述等离子体CVD处理，这里，所述步骤(d)包含以下的步骤：(d1)于设置在所述晶片处理室之外的远程等离子体产生室中，通过第2等离子体激发系统对清洁气体进行等离子体激发，并将经过激发的所述清洁气体移送到所述晶片处理室内；(d2)通过电容耦合型的第3等离子体激发系统，对所述清洁气体进行等离子体激发，以此使用来对所述晶片处理室进行排气的真空排气系统内生成局部等离子体；(d3)对所述局部等离子体的电气特性进行监控，以此检测出所述远程等离子体清洁的终点；以及(d4)根据所述步骤(d3)的结果，使所述远程等离子体清洁终止，其中进一步的，所述第3等离子体激发系统具有激发天线部，该激发天线部的前端部插入在所述真空排气系统内，且该前端部包含以下部分：(i)露出的激发电极部；以及(ii)露出的接地电极部，该接地电极部与所述激发电极部靠近且电性分离地设置，进而，这里，所述激发电极部的激发电极尺寸比为50％以下。
21.根据权利要求20所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极尺寸比为30％以下。
22.根据权利要求21所述的半导体集成电路装置的制造方法，其特征在于，所述激发电极尺寸比为20％以下。
23.根据权利要求21所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为单极型。
24.根据权利要求21所述的半导体集成电路装置的制造方法，其特征在于，所述电气特性为所述局部等离子体的阻抗或与其对应的物理量。
25.根据权利要求24所述的半导体集成电路装置的制造方法，其特征在于，所述物理量为所述局部等离子体的等离子体电压、自偏压或等离子体电流。
26.根据权利要求21所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部的所述前端部位于所述真空排气系统的排气配管的中央部或其附近。
27.根据权利要求21所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部为同轴型。
28.根据权利要求21所述的半导体集成电路装置的制造方法，其特征在于，所述激发天线部通过无声放电来激发等离子体。
29.根据权利要求21所述的半导体集成电路装置的制造方法，其特征在于，所述步骤(d)进一步包含以下的步骤：(d5)在所述步骤(d1)至(d3)之前，一面使惰性气体在所述激发天线部的所述前端部的周边流动，一面通过所述第3等离子体激发系统来激发等离子体，以此对所述前端部进行清洁。
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