TWI455193B - Manufacturing method of semiconductor integrated circuit device - Google Patents

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TWI455193B
TWI455193B TW097124773A TW97124773A TWI455193B TW I455193 B TWI455193 B TW I455193B TW 097124773 A TW097124773 A TW 097124773A TW 97124773 A TW97124773 A TW 97124773A TW I455193 B TWI455193 B TW I455193B
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Kazuyuki Fujii
Minoru Hanazaki
Gen Kawaharada
Masakazu Taki
Mutsumi Tsuda
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Renesas Electronics Corp
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Description

半導體積體電路裝置之製造方法
本發明係關於一種適用於半導體積體電路裝置(或半導體裝置)之製造方法中之CVD技術之有效技術。
於日本專利特開2002－033312號公報(專利文獻1)或美國專利6592817號公報(專利文獻2)中揭示有：於電漿CVD裝置之遠程電漿清潔中，於排氣管路之中途設置T字型天線，藉此來激發排氣，由此監控其發光而檢測出清潔之終點。
於日本專利特開08－193271號公報(專利文獻3)或美國專利5830310號公報(專利文獻4)中揭示有：於電漿CVD裝置之電漿．清潔中，藉由CVD腔室之電氣電漿監控器來檢測出清潔之終點。
於日本專利特開2002－270513號公報(專利文獻5)中揭示有：於電漿CVD裝置之清潔中，藉由氣體感測器來對排氣進行氣體分析，藉此檢測出清潔之終點。
於日本專利特開09－143742號公報(專利文獻6)或美國專利5902403號公報(專利文獻7)中揭示有：於電漿CVD裝置之清潔中，藉由對排氣進行壓力監控，從而檢測出清潔之終點。
於日本專利特開2002－151475號公報(專利文獻8)中揭示有：於電漿CVD裝置之遠程電漿清潔中，於將排氣管路之中途分支之部分設置電感耦合型之電漿放電機構，藉此來 激發排氣，從而對該電漿進行電氣監控以檢測出清潔之終點。
於日本專利特開2005－033173號公報(專利文獻9)或美國專利公開2004－0253828號公報(專利文獻10)中揭示有：於電漿CVD裝置之遠程電漿清潔中，於CVD腔室內進行微弱之電漿激發，並對該電漿進行電氣監控以檢測出清潔之終點。
於日本專利特開2006－210415號公報(專利文獻11)中詳細揭示有電漿裝置中之各種阻抗測量方法。
於日本專利特開2002－057149號公報(專利文獻12)或美國專利7201174號公報(專利文獻13)中揭示有：於電漿CVD裝置之遠程電漿清潔中，於腔室之下部設置局部的電漿激發部，監控其發光以檢測出清潔之終點。
[專利文獻1]日本專利特開2002－033312號公報[專利文獻2]美國專利6592817號公報[專利文獻3]日本專利特開08－193271號公報[專利文獻4]美國專利5830310號公報[專利文獻5]日本專利特開2002－270513號公報[專利文獻6] 日本專利特開09－143742號公報[專利文獻7]美國專利5902403號公報[專利文獻8]日本專利特開2002－151475號公報[專利文獻9]日本專利特開2005－033173號公報[專利文獻10]美國專利公開2004－0253828號公報[專利文獻11]日本專利特開2006－210415號公報[專利文獻12]日本專利特開2002－057149號公報[專利文獻13]美國專利7201174號公報
一般而言，於半導體積體電路裝置或半導體裝置之製造步驟中的電漿CVD步驟中，為確保異物之減少及良好之成膜特性，每次對單位晶圓(單片式為1片)進行處理後均對處理室進行清潔處理(在處理室內無被處理晶圓之狀態下)，藉此將對之前之晶圓進行成膜時出現在處理室內之堆積膜予以去除。該清潔處理通常係藉由下述方式而進行，以使得處理室內之電極及其他精密構件不會受到損傷，即：將 於處理室之外部對NF3 等清潔氣體進行電漿激發等而生成之氟自由基等導入至處理室(一般稱為「遠程電漿清潔」)，利用氣相反應將所附著之堆積膜去除。該清潔之時，由於未對處理室供給成膜用之高頻電力，因此為觀察清潔之終點，考慮局部地激發清潔環境，並觀察其發光，或者對局部地激發出之電漿進行電氣計量。
然而，本案發明者們已明確，當實際應用於量產步驟時會存在各種問題。第1，其條件與成膜時不同，成膜時之條件並不適合於電漿激發，因此局部地激發電漿本身便較為困難。第2，即便設法激發出了電漿，但使用光之方法存在有檢測窗模糊這一CVD製程中不可避免之問題，因而並不適合於量產步驟。
本發明之目的在於提供一種適合於半導體積體電路裝置之製造製程之量產的遠程電漿清潔中之終點檢測技術。
本發明之上述以及其他目的與新穎之特徵可根據本說明書之記述及附圖而明確。
對本案中揭示之代表性發明之概要簡單說明如下。
即，本案發明係一種反覆進行下述步驟之半導體積體電路裝置(或半導體裝置)之製造方法，即：於反應室內使用電漿來激發反應氣體以堆積所需之膜之步驟；以及向該反應室內導入於遠程電漿激發室內經激發之清潔氣體而在非電漿激發環境下對該反應室進行遠程電漿清潔之步驟，其中，藉由電容耦合型之電漿激發系統，使反應室或用以進 行反應室之排氣之真空系統內生成局部電漿，並對該電漿之電氣特性進行監控，藉此檢測出遠程電漿清潔之終點。
對藉由本案中揭示之代表性發明而獲得之效果簡單說明如下。
即，由於在遠程電漿清潔之終點中利用局部電漿，因此不會對遠程電漿清潔自身造成測量方面之干擾，而可執行正確之終點檢測。
[實施形態之概要]首先，對本案中揭示之代表性發明之實施形態之概要進行說明。
1.一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)向具有第1電漿激發系統之電漿CVD裝置的晶圓處理室內導入第1晶圓；(b)針對導入至上述晶圓處理室內之上述第1晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行電漿CVD處理；(c)於上述步驟(b)之後，將上述第1晶圓自上述晶圓處理室內排出至外部；(d)於上述步驟(c)之後，對上述晶圓處理室執行遠程電漿清潔；(e)向執行了上述遠程電漿清潔之上述晶圓處理室內導入第2晶圓；以及(f)針對導入至上述晶圓處理室內之上述第2晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行上述電漿CVD處理，此處，上述步驟(d)包含以下之下位步驟：(d1)於設置在上述晶圓處理室之外之遠程電漿產生室中，藉由第2電漿激發系統對清潔氣體進行電漿激發， 並將經激發之上述清潔氣體移送至上述晶圓處理室內；(d2)藉由電容耦合型之第3電漿激發系統，對上述清潔氣體進行電漿激發，藉此使上述晶圓處理室內或用以對上述晶圓處理室進行排氣之真空排氣系統內生成局部電漿；(d3)對上述局部電漿的電氣特性進行監控，藉此檢測出上述遠程電漿清潔之終點；以及(d4)根據上述下位步驟(d3)之結果，使上述遠程電漿清潔終止。
2.如上述1項之半導體積體電路裝置之製造方法，其中上述第3電漿激發系統具有激發天線部，該激發天線部之前端部插入至上述晶圓處理室內或上述真空排氣系統內。
3.如上述2項之半導體積體電路裝置之製造方法，其中上述前端部插入至上述真空排氣系統內。
4.如上述2或3項之半導體積體電路裝置之製造方法，其中上述前端部包含以下部分：(i)實質上露出之激發電極部；以及(ii)實質上露出之接地電極部，其與上述激發電極部靠近且電性分離地設置。
5.如上述2至4項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部為單極型。
6.如上述1至5項中任一項之半導體積體電路裝置之製造方法，其中上述電氣特性為上述局部電漿之阻抗或與其對應之物理量。
7.如上述6項之半導體積體電路裝置之製造方法，其中上述阻抗或與其對應之物理量為上述局部電漿之電漿電壓、自給偏壓或電漿電流。
8.如上述2至7項中任一項之半導體積體電路裝置之製造方法，其中上述真空排氣系統具有渦輪分子泵，上述前端部插入至上述晶圓處理室與上述渦輪分子泵間之上述真空排氣系統內。
9.如上述4至8項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之1%。
10.如上述4至8項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.5%。
11.如上述4至8項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.3%。
12.如上述4至8項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.1%。
13.如上述4至12項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述接地電極部之面積。
14.如上述4至13項中任一項之半導體積體電路裝置之製造方法，其中上述前端部之正面為大致平坦。
15.如上述4至14項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部由上述接地電極部所包圍。
16.一種半導體積體電路裝置之製造方法，其包含以下 步驟：(a)向具有第1電漿激發系統之電漿CVD裝置的晶圓處理室內導入第1晶圓；(b)針對導入至上述晶圓處理室內之上述第1晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行電漿CVD處理；(c)於上述步驟(b)之後，將上述第1晶圓自上述晶圓處理室內排出至外部；(d)於上述步驟(c)之後，對上述晶圓處理室執行遠程電漿清潔；(e)向執行了上述遠程電漿清潔之上述晶圓處理室內導入第2晶圓；以及(f)針對導入至上述晶圓處理室內之上述第2晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行上述電漿CVD處理，此處，上述步驟(d)包含以下之下位步驟：(d1)於設置在上述晶圓處理室之外之遠程電漿產生室中，藉由第2電漿激發系統對清潔氣體進行電漿激發，並將經激發之上述清潔氣體移送至上述晶圓處理室內；(d2)藉由第3電漿激發系統，對上述清潔氣體進行電漿激發，藉此使上述晶圓處理室內或用以對上述晶圓處理室進行排氣之真空排氣系統內生成局部電漿；(d3)對上述局部電漿的電氣特性進行監控，藉此檢測出上述遠程電漿清潔之終點；以及(d4)根據上述下位步驟(d3)之結果，使上述遠程電漿清潔終止，進而，此處，上述第3電漿激發系統具有單極型之激發天線部，該激發天線部之前端部插入至上述晶圓處理室內或上述真空排氣系統內。
17.如上述16項之半導體積體電路裝置之製造方法，其中上述前端部插入至上述真空排氣系統內。
18.如上述16或17項之半導體積體電路裝置之製造方 法，其中上述電氣特性為上述局部電漿之阻抗或與其對應之物理量。
19.如上述18項之半導體積體電路裝置之製造方法，其中上述阻抗或與其對應之物理量為上述局部電漿之電漿電壓、自給偏壓或電漿電流。
20.如上述16至19項中任一項之半導體積體電路裝置之製造方法，其中上述真空排氣系統具有渦輪分子泵，上述前端部插入至上述晶圓處理室與上述渦輪分子泵間之上述真空排氣系統內。
21.如上述16至20項中任一項之半導體積體電路裝置之製造方法，其中上述前端部包含以下部分：(i)實質上露出之激發電極部；以及(ii)實質上露出之接地電極部，其與上述激發電極部靠近且電性分離地設置。
22.如上述16至21項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之1%。
23.如上述21項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.5%。
24.如上述21項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.3%。
25.如上述21項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之 面積之0.1%。
26.如上述21至25項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述接地電極部之面積。
27.如上述16至26項中任一項之半導體積體電路裝置之製造方法，其中上述前端部之正面為大致平坦。
28.如上述21至27項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部由上述接地電極部所包圍。
其次，對本案中揭示之發明之其他實施形態之概要進行說明。
29.一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)向具有第1電漿激發系統之電漿CVD裝置的晶圓處理室內導入第1晶圓；(b)針對導入至上述晶圓處理室內之上述第1晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行電漿CVD處理；(c)於上述步驟(b)之後，將上述第1晶圓自上述晶圓處理室內排出至外部；(d)於上述步驟(c)之後，對上述晶圓處理室執行遠程電漿清潔；(e)向執行了上述遠程電漿清潔之上述晶圓處理室內導入第2晶圓；以及(f)針對導入至上述晶圓處理室內之上述第2晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行上述電漿CVD處理，此處，上述步驟(d)包含以下之下位步驟：(d1)於設置在上述晶圓處理室之外之遠程電漿產生室中，藉由第2電漿激發系統對清潔氣體進行電漿激發， 並將經激發之上述清潔氣體移送至上述晶圓處理室內；(d2)藉由電容耦合型之第3電漿激發系統，對上述清潔氣體進行電漿激發，藉此使上述晶圓處理室內或用以對上述晶圓處理室進行排氣之真空排氣系統內生成局部電漿；(d3)對上述局部電漿的發光進行監控，藉此檢測出上述遠程電漿清潔之終點；以及(d4)根據上述下位步驟(d3)之結果，使上述遠程電漿清潔終止，進而，此處，上述第3電漿激發系統具有激發天線部，該激發天線部之前端部插入至上述晶圓處理室內或上述真空排氣系統內，且該前端部包含以下部分：(i)實質上露出之激發電極部；以及(ii)實質上露出之接地電極部，其與上述激發電極部靠近且電性分離地設置，進而，此處，上述激發電極部之面積小於上述第1晶圓之單一主面之面積之1%。
30.如上述29項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.5%。
31.如上述29項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.3%。
32.如上述29項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.1%。
33.如上述29至32項中任一項之半導體積體電路裝置之製造方法，其中上述前端部插入至上述真空排氣系統內。
34.如上述29至33項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部為單極型。
35.如上述29至34項中任一項之半導體積體電路裝置之製造方法，其中上述電氣特性為上述局部電漿之阻抗或與其對應之物理量。
36.如上述35項之半導體積體電路裝置之製造方法，其中上述阻抗或與其對應之物理量為上述局部電漿之電漿電壓、自給偏壓或電漿電流。
37.如上述29至36項中任一項之半導體積體電路裝置之製造方法，其中上述真空排氣系統具有渦輪分子泵，上述前端部插入至上述晶圓處理室與上述渦輪分子泵間之上述真空排氣系統內。
38.如上述29至37項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述接地電極部之面積。
39.如上述29至38項中任一項之半導體積體電路裝置之製造方法，其中上述前端部之正面為大致平坦。
40.如上述29至39項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部由上述接地電極部所包圍。
41.一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)向熱CVD裝置之晶圓處理室內導入第1晶圓；(b)針對導入至上述晶圓處理室內之上述第1晶圓，執行熱CVD處理；(c)於上述步驟(b)之後，將上述第1晶圓自上述 晶圓處理室內排出至外部；(d)於上述步驟(c)之後，對上述晶圓處理室執行遠程電漿清潔；(e)向執行了上述遠程電漿清潔之上述晶圓處理室內導入第2晶圓；以及(f)針對導入至上述晶圓處理室內之上述第2晶圓，執行上述熱CVD處理，此處，上述步驟(d)包含以下之下位步驟：(d1)於設置在上述晶圓處理室之外之遠程電漿產生室中，藉由第1電漿激發系統對清潔氣體進行電漿激發，並將經激發之上述清潔氣體移送至上述晶圓處理室內；(d2)藉由電容耦合型之第2電漿激發系統，對上述清潔氣體進行電漿激發，藉此使上述晶圓處理室內或用以對上述晶圓處理室進行排氣之真空排氣系統內生成局部電漿；(d3)對上述局部電漿之電氣特性進行監控，藉此檢測出上述遠程電漿清潔之終點；以及(d4)根據上述下位步驟(d3)之結果，使上述遠程電漿清潔終止。
42.如上述41項之半導體積體電路裝置之製造方法，其中上述第2電漿激發系統具有激發天線部，該激發天線部之前端部插入至上述晶圓處理室內或上述真空排氣系統內。
43.如上述42項之半導體積體電路裝置之製造方法，其中上述前端部插入至上述真空排氣系統內。
44.如上述42或43項之半導體積體電路裝置之製造方法，其中上述前端部包含以下部分：(i)實質上露出之激發電極部；以及(ii)實質上露出之接地電極部，其與上述激發電極部靠近且電性分離地設置。
45.如上述44項之半導體積體電路裝置之製造方法，其中上述激發天線部為單極型。
46.如上述41至45項中任一項之半導體積體電路裝置之製造方法，其中上述電氣特性為上述局部電漿之阻抗或與其對應之物理量。
47.如上述46項之半導體積體電路裝置之製造方法，其中上述阻抗或與其對應之物理量為上述局部電漿之電漿電壓、自給偏壓或電漿電流。
48.如上述42至47項中任一項之半導體積體電路裝置之製造方法，其中上述前端部插入至上述晶圓處理室與上述真空排氣系統內之一個或複數個真空泵內之最靠近上述晶圓處理室之泵間的上述真空排氣系統內。
49.如上述44至48項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之1%。
50.如上述44至48項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.5%。
51.如上述44至48項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.3%。
52.如上述44至48項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.1%。
53.如上述44至52項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述接地電極部之面積。
54.如上述44至53項中任一項之半導體積體電路裝置之製造方法，其中上述前端部之正面為大致平坦。
55.如上述44至54項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部由上述接地電極部所包圍。
56.一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)向CVD裝置的晶圓處理室內導入第1晶圓；(b)對導入至上述晶圓處理室內之上述第1晶圓執行CVD處理；(c)於上述步驟(b)之後，將上述第1晶圓自上述晶圓處理室內排出至外部；(d)於上述步驟(c)之後，對上述晶圓處理室執行氣相清潔；(e)向執行了上述氣相清潔之上述晶圓處理室內導入第2晶圓；以及(f)對導入至上述晶圓處理室內之上述第2晶圓執行上述CVD處理，此處，上述步驟(d)包含以下之下位步驟：(d1)將清潔氣體導入至上述晶圓處理室內；(d2)藉由電容耦合型之電漿激發系統，對上述清潔氣體進行電漿激發，藉此使上述晶圓處理室內或用以對上述晶圓處理室進行排氣之真空排氣系統內生成局部電漿；(d3)對上述局部電漿的電氣特性進行監控，藉此檢測出上述氣相清潔之終點；以及(d4)根據上述下位步驟(d3)之結果，使上述氣相清潔終止。
57.如上述56項之半導體積體電路裝置之製造方法，其 中上述電漿激發系統具有激發天線部，該激發天線部之前端部插入至上述晶圓處理室內或上述真空排氣系統內。
58.如上述57項之半導體積體電路裝置之製造方法，其中上述前端部插入至上述真空排氣系統內。
59.如上述57或58項之半導體積體電路裝置之製造方法，其中上述前端部包含以下部分：(i)實質上露出之激發電極部；以及(ii)實質上露出之接地電極部，其與上述激發電極部靠近且電性分離地設置。
60.如上述59項之半導體積體電路裝置之製造方法，其中上述激發天線部為單極型。
61.如上述56至60項中任一項之半導體積體電路裝置之製造方法，其中上述電氣特性為上述局部電漿之阻抗或與其對應之物理量。
62.如上述61項之半導體積體電路裝置之製造方法，其中上述阻抗或與其對應之物理量為上述局部電漿之電漿電壓、自給偏壓或電漿電流。
63.如上述57至62項中任一項之半導體積體電路裝置之製造方法，其中上述前端部插入至上述晶圓處理室與上述真空排氣系統內之一個或複數個真空泵內之最靠近上述晶圓處理室之泵間的上述真空排氣系統內。
64.如上述59至63項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之1%。
65.如上述59至63項中任一項之半導體積體電路裝置之 製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.5%。
66.如上述59至63項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.3%。
67.如上述59至63項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.1%。
68.如上述59至67項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述接地電極部之面積。
69.如上述59至68項中任一項之半導體積體電路裝置之製造方法，其中上述前端部之正面為大致平坦。
70.如上述59至69項中任一項之半導體積體電路裝置之製造方法，其中上述激發電極部由上述接地電極部所包圍。
71.一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)向具有第1電漿激發系統之電漿CVD裝置的晶圓處理室內導入第1晶圓；(b)針對導入至上述晶圓處理室內之上述第1晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行電漿CVD處理；(c)於上述步驟(b)之後，將上述第1晶圓自上述晶圓處理室內排出至外部；(d)於上述步驟(c)之後，對上述晶圓處理室執行遠程電漿清潔；(e)向執行了上述遠程電漿清潔之上述晶圓處理室內導入第2 晶圓；以及(f)針對導入至上述晶圓處理室內之上述第2晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行上述電漿CVD處理，此處，上述步驟(d)包含以下之下位步驟：(d1)於設置在上述晶圓處理室之外之遠程電漿產生室中，藉由第2電漿激發系統對清潔氣體進行電漿激發，並將經激發之上述清潔氣體移送至上述晶圓處理室內；(d2)藉由電容耦合型之第3電漿激發系統，對上述清潔氣體進行電漿激發，藉此使用以對上述晶圓處理室進行排氣之真空排氣系統內生成局部電漿；(d3)對上述局部電漿的電氣特性進行監控，藉此檢測出上述遠程電漿清潔之終點；以及(d4)根據上述下位步驟(d3)之結果，使上述遠程電漿清潔終止，進而，此處，上述第3電漿激發系統具有激發天線部，該激發天線部之前端部插入至上述真空排氣系統內，且該前端部包含以下部分：(i)實質上露出之激發電極部；以及(ii)實質上露出之接地電極部，其與上述激發電極部靠近且電性分離地設置，進而，此處，上述激發電極部之激發電極尺寸比為50%以下。
72.如上述71項之半導體積體電路裝置之製造方法，其中上述激發電極尺寸比為30%以下。
73.如上述71項之半導體積體電路裝置之製造方法，其中上述激發電極尺寸比為20%以下。
74.如上述71至73項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部為單極型。
75.如上述71至74項中任一項之半導體積體電路裝置之 製造方法，其中上述電氣特性為上述局部電漿之阻抗或與其對應之物理量。
76.如上述75項之半導體積體電路裝置之製造方法，其中上述阻抗或與其對應之物理量為上述局部電漿之電漿電壓、自給偏壓或電漿電流。
77.如上述71至76項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部之上述前端部位於上述排氣配管之中央部或其附近。
78.如上述71至77項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部為同軸型。
79.如上述71至78項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部係藉由無聲放電來激發電漿。
80.如上述71至79項中任一項之半導體積體電路裝置之製造方法，其中上述步驟(d)更包含以下之下位步驟：(d5)於上述下位步驟(d1)至(d3)之前，一面使惰性氣體於上述激發天線部之上述前端部之周邊流動，一面藉由上述第3電漿激發系統來激發電漿，藉此對上述前端部進行清潔。
81.一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)向具有第1電漿激發系統之電漿CVD裝置的晶圓處理室內導入第1晶圓；(b)針對導入至上述晶圓處理室內之上述第1晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行電漿CVD處理；(c)於上述步驟(b)之後，將上述第1晶圓自上述晶圓處理室內排出至外部；(d)於上述 步驟(c)之後，對上述晶圓處理室執行遠程電漿清潔；(e)向執行了上述遠程電漿清潔之上述晶圓處理室內導入第2晶圓；以及(f)針對導入至上述晶圓處理室內之上述第2晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行上述電漿CVD處理，此處，上述步驟(d)包含以下之下位步驟：(d1)於設置在上述晶圓處理室之外之遠程電漿產生室中，藉由第2電漿激發系統對清潔氣體進行電漿激發，並將經激發之上述清潔氣體移送至上述晶圓處理室內；(d2)藉由電容耦合型之第3電漿激發系統，對上述清潔氣體進行電漿激發，藉此使上述晶圓處理室內或用以對上述晶圓處理室進行排氣之真空排氣系統內生成局部電漿；(d3)對上述局部電漿進行監控，藉此檢測出上述遠程電漿清潔之終點；以及(d4)根據上述下位步驟(d3)之結果，使上述遠程電漿清潔終止，進而，此處，上述第3電漿激發系統具有激發天線部，該激發天線部之前端部插入至上述真空排氣系統內，且該前端部包含以下部分：(i)實質上露出之激發電極部；以及(ii)實質上露出之接地電極部，其與上述激發電極部靠近且電性分離地設置，進而，此處，上述激發電極部之激發電極尺寸比為50%以下。
82.如上述81項之半導體積體電路裝置之製造方法，其中上述激發電極尺寸比為30%以下。
83.如上述81項之半導體積體電路裝置之製造方法，其中上述激發電極尺寸比為20%以下。
84.如上述81至83項中任一項之半導體積體電路裝置之 製造方法，其中上述激發天線部為單極型。
85.如上述81至84項中任一項之半導體積體電路裝置之製造方法，其中對上述局部電漿之監控，係藉由對上述局部電漿之阻抗或與其對應之物理量進行監控而實施。
86.如上述85項之半導體積體電路裝置之製造方法，其中上述阻抗或與其對應之物理量為上述局部電漿之電漿電壓、自給偏壓或電漿電流。
87.如上述81至86項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部之上述前端部位於上述排氣配管之中央部或其附近。
88.如上述81至87項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部為同軸型。
89.如上述81至88項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部係藉由無聲放電來激發電漿。
90.如上述81至89項中任一項之半導體積體電路裝置之製造方法，其中上述步驟(d)更包含以下之下位步驟：(d5)於上述下位步驟(d1)至(d3)之前，一面使惰性氣體於上述激發天線部之上述前端部之周邊流動，一面藉由上述第3電漿激發系統來激發電漿，藉此對上述前端部進行清潔。
91.一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)向CVD裝置的晶圓處理室內導入第1晶圓；(b)對導入至上述晶圓處理室內之上述第1晶圓執行CVD處理；(c)於上述步驟(b)之後，將上述第1晶圓自上述晶圓處理室 內排出至外部；(d)於上述步驟(c)之後，對上述晶圓處理室執行氣相清潔；(e)向執行了上述氣相清潔之上述晶圓處理室內導入第2晶圓；以及(f)對導入至上述晶圓處理室內之上述第2晶圓執行上述CVD處理，此處，上述步驟(d)包含以下之下位步驟：(d1)將清潔氣體導入至上述晶圓處理室內；(d2)藉由電容耦合型之電漿激發系統，對上述清潔氣體進行電漿激發，藉此使上述晶圓處理室內或用以對上述晶圓處理室進行排氣之真空排氣系統內生成局部電漿；(d3)對上述局部電漿的電氣特性進行監控，藉此檢測出上述氣相清潔之終點；以及(d4)根據上述下位步驟(d3)之結果，使上述氣相清潔終止，進而，此處，上述電漿激發系統具有激發天線部，該激發天線部之前端部插入至上述晶圓處理室內或上述真空排氣系統內，且該前端部包含以下部分：(i)實質上露出之激發電極部；以及(ii)實質上露出之接地電極部，其與上述激發電極部靠近且電性分離地設置，進而，此處，上述激發電極部之激發電極尺寸比為50%以下。
92.如上述91項之半導體積體電路裝置之製造方法，其中上述激發電極尺寸比為30%以下。
93.如上述91項之半導體積體電路裝置之製造方法，其中上述激發電極尺寸比為20%以下。
94.如上述91至93項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部為單極型。
95.如上述91至94項中任一項之半導體積體電路裝置之 製造方法，其中上述電氣特性為上述局部電漿之阻抗或與其對應之物理量。
96.如上述95項之半導體積體電路裝置之製造方法，其中上述阻抗或與其對應之物理量為上述局部電漿之電漿電壓、自給偏壓或電漿電流。
97.如上述91至96項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部之上述前端部位於上述排氣配管之中央部或其附近。
98.如上述91至97項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部為同軸型。
99.如上述91至98項中任一項之半導體積體電路裝置之製造方法，其中上述激發天線部係藉由無聲放電來激發電漿。
100.如上述91至99項中任一項之半導體積體電路裝置之製造方法，其中上述步驟(d)更包含以下之下位步驟：(d5)於上述下位步驟(d1)至(d3)之前，一面使惰性氣體於上述激發天線部之上述前端部之周邊流動，一面藉由上述電漿激發系統來激發電漿，藉此對上述前端部進行清潔。
[本案中之記載形式、基本用語、用法之說明]1．於本案中，對於實施態樣之記載，有時亦根據需要，為方便起見而分成複數個部分進行記載，但除了特別明示並非如此之情形以外，該些部分並非相互獨立無關，而是單一示例之各部分，或者，其中一部分係另一部分之局部詳細或者部分或全部變形例等。又，原則上，同樣之部分省略重 複。又，實施態樣中之各構成要素並非必需者，除了特別明示並非如此之情形、理論上不限定於該數值之情形以及根據文脈可明確並非如此之情形以外。
2.同樣地，於實施態樣等之記載中，對於材料、組成等，即便說「由A構成之X」等，除了特別明示並非如此之情形以及根據文脈可明確並非如此之情形以外，亦不排除將A以外之要素作為主要之構成要素之一。例如，若言及成分，則表示「包含A作為主要成分之X」等含義。例如，即便說「矽構件」等，亦並不限定於純淨之矽，當然亦包括SiGe合金或其他之以矽作為主要成分之多元合金、或包含其他添加物等之構件。同樣，即便說"氧化矽膜"，亦並不僅係相對較純之非摻雜氧化矽(Undoped Silicon Dioxide或Non－Doped Silicate Glass)，當然亦包括FSG(Fluorosilicate Glass，氟矽酸鹽玻璃)、TEOS基礎氧化矽(TEOS－based silicon oxide)、SiOC(Silicon Oxicarbide)或碳摻雜氧化矽(Carbon－doped Silicon oxide)或OSG(Organosilicate glass，有機矽酸鹽玻璃)、PSG(Phosphorus Silicate Glass，磷矽酸鹽玻璃)、BPSG(Borophosphosilicate Glass，硼磷矽玻璃)等熱氧化膜、CVD氧化膜、SOG(Spin ON Glass，旋塗玻璃)、奈米．聚類．二氧化矽(Nano－Clustering Silica，NSC)等塗佈系氧化矽、向與該些膜同樣之構件中導入有空孔之二氧化矽系Low－k絕緣膜(多孔系絕緣膜)、以及與將該些膜作為主要構成要素之其他矽系絕緣膜之複合膜等。
3.同樣，關於圖形、位置、屬性等，作了較佳例示，但除了特別明示並非如此之情形以及根據文脈可明確並非如此之情形以外，當然並不嚴格限定於此。
4.進而，當提及特定之數值、數量時，除了特別明示並非如此之情形、理論上不限定於該數值之情形以及根據文脈可明確並非如此之情形以外，可為超過該特定數值之數值，亦可為小於該特定數值之數值。
5.所謂「晶圓」，通常係指於其上形成半導體積體電路裝置(半導體裝置、電子裝置亦同樣)之單晶矽晶圓，然而當然亦包括磊晶晶圓、絕緣基板與半導體層等之複合晶圓等。6.所謂「真空泵」，包括無油泵、機械升壓泵、渦輪分子泵、低溫泵等。7.所謂「排氣系統」，除了特別明示並非如此之情形、可明確並非如此之情形以外，並不僅限於真空排氣系統之主排氣路上，亦包括其旁路以及自其分離、分鎦之分支路等。
[實施形態之詳細]對實施形態進行進一步詳細敘述。於各圖中，相同或同樣之部分係以相同或類似之符號或參照編號來表示，原則上不重複說明。
(實施形態)1.本實施形態中所使用之裝置等之說明(主要為圖1至5)根據圖1，對具有本實施形態中所使用之遠程電漿清潔機構100的電感耦合型(Inductively Coupled)電漿CVD裝置101(分類為所謂之高密度電漿爐)之構成進行說明。再者，本案發明當然既可適用於使用熱CVD裝置者，亦可適用於不使用電漿激發進行清潔者。
於圖1中，首先，對成膜時之各部分之動作或運作進行說明。將300 φ單晶矽晶圓等被處理晶圓1(第1晶圓)放置於成膜處理室52內之下部電極54(為靜電夾盤，亦有時為晶座)上。下部電極54連接於偏壓電源95。在特定之真空度下，自頂側成膜反應氣體供給口97a及邊側成膜反應氣體供給口97b、97c供給反應氣體(通常，包含其他添加氣體)，自成膜用電漿激發系統102之RF電源56經由匹配箱57而將RF電力供給至激發線圈96a、96b時，藉由電感耦合而生成電漿，藉此進行成膜反應。當成膜結束時，使處理完之晶圓1排出至爐外。若直接導入下一個晶圓1(第2晶圓)而進行處理，則一般而言難以形成與先前之晶圓同質之膜。即，必須恢復至與先前之晶圓處理時同樣之爐內條件，即必須使爐內附著膜之狀態恢復至與先前之晶圓處理時同樣之狀態(初始狀態)。將其稱為清潔。然而，以下之圖6所示之示例中，真空度相對較高之關係或者於最初之成膜處理前便已附著有些許初始堆積物之狀態更能使製程穩定化，因此更準確而言，所述之說明適合於批量中之第2個以後的晶圓。
為進行清潔，首先，藉由晶圓處理室用真空排氣系統103(一般係將無油泵或渦輪分子泵作為主泵而配設於處理室52附近)對先前之成膜環境進行排氣。隨後，於遠程電漿激發系統104之遠程電漿產生室100中，藉由電漿激發而產生清潔氣體(例如包含NF3 等含氟無機氣體等的氣體，亦可為含氟有機系氣體)之自由基，並將其移送至晶圓處理 室52(未收納晶圓)。於是進行清潔反應，而使晶圓處理室52恢復至初始狀態。於該清潔之時，用以使晶圓處理室52正確地恢復至初始狀態之清潔時間會時時發生變化。因此，毎次均必須檢測出附著於晶圓處理室內之生成物被大致去除之時刻來作為終點，以終止清潔(如後所示，未必為必須)。該檢測為清潔之終點檢測。
其次說明清潔之終點檢測之方法。於真空排氣系統103上連結終點檢測用電漿激發系統70(終點檢測用局部電漿激發&監控系統)(亦可設置於成膜室52內)。即，於真空排氣系統103之排氣流路壁55(金屬製且已接地)上插入激發天線部71之前端部99，經由匹配箱73，自RF電源74向該激發天線部71供給RF電力。於是在前端部99之正面部產生局部電漿。利用高電壓監控器72(電漿．阻抗．監控器)對該電漿之電氣特性進行觀測。又，由於如上所述為局部電漿，因此激發天線部71亦可如處理室內激發天線部71a般設置於處理室52內。
清潔之終點除了可使用電漿電壓等之監控而檢測出以外，亦可藉由用分光器58對透過觀測窗98之局部電漿之發光進行監控而檢測出。又，亦可用於對藉由電漿電壓等監控而進行之終點檢測進行校正。一般而言，監控發光之終點檢測靈敏度較高，但量產時存在窗口模糊等問題。
當終止清潔後，將下一個晶圓1(第2晶圓)導入至晶圓處理室52，執行與先前之晶圓等價之成膜處理。如此，直至批量單位之晶圓全部處理完成為止，反覆進行成膜．清 潔，即執行成膜．清潔循環製程。當批量處理完成後，執行批量前處理以調整裝置之狀態(參照圖6或圖15)。
其次，根據圖2，對激發天線部71(電容耦合型)之詳細構造進行說明。圖2(a)係自真空排氣系統103(排氣流路)內側觀察到之正面圖，圖2(b)係A－A剖面圖。激發電極部81(構成單極天線之驅動電極)經由電極間絕緣體83而捲繞至接地電極部82上，接地電極部82連結於排氣流路壁55。各個部分於凸緣部經由O型環86a、86b、86c而密封。激發電極部81之驅動電力自由金屬蓋111所保持之高頻同軸連接器112而供給(就發火性、放電穩定性方面而言，短波段13.56 MHz或中波段400 KHz較好，但AC或直流電力亦有電路簡單之優點)。此處，當供給電力時，於激發天線部71之前端部99之附近生成局部電漿85。對於前端部99之同心圓之直徑而言，激發電極81、電極間絕緣體83、接地電極部82之各同心圓外周之直徑依次例如為4毫米、8毫米、32毫米。於是，激發電極之正面部分之露出面積(Sc)約為12.6平方毫米，接地電極部之前端部分99正面之露出面積(Sg)約為754平方毫米，存在Sc/Sg＝1.7%之關係(即，Sc小於Sg)。即，Sc與Sg相比充分小。將其與非處理晶圓之單位主面之面積相比較。200 φ晶圓之主面之面積(S2 )約為3,140平方毫米。300 φ晶圓之主面之面積(S3 )約為70,700平方毫米。Sc/S2 約為0.4%，Sc/S3 約為0.02%。Sc越小，則電漿越於局部生成，其結果，對爐體造成之影響亦可減小，激發電力亦可減小。因此，若將該等設為對晶圓面積 (Sc/S2 、Sc/S3 )，則為了局部生成電漿，較理想的是對晶圓面積小於1%。進而，為了充分地局部生成電漿，較理想的是對晶圓面積小於0.5%。又，若要抑制激發電力，或考慮DC驅動，則較理想的是對晶圓面積小於0.3%。進而，為了充分地抑制激發電力，較理想的是對晶圓面積小於0.1%。如此，由於是電容耦合型，因此與電感耦合型等相比較，以微小之電力便可局部地激發電漿。其原因在於，與由相對較厚之絕緣物包圍被激發區域之電感耦合型不同，電容耦合型中係與被激發區域直接或經由較薄之介電質而相對較直接地(物理上係經由電漿與激發電極間出現之電容而)耦合。又，藉由使激發電極變得微細，可將激發出之電漿之局部存在區域限定於極其狹小之區域內。又，由於電漿集中於微細之區域內，因此有堆積物不會堆積於局部電漿所出現之部分之優點。又，由於前端部分為平坦，且與周邊之管壁形成大致平坦之面，因此有以下優點，即，不僅不會妨礙到排氣動作，而且亦難以受到反應性氣體之侵害。
根據圖3，對終點檢測用局部電漿激發&監控系統70之構成之概要進行說明。如此之電漿．阻抗．監控器有市售之高電壓探針72等，一般係連接於激發天線部71(放電探針)與匹配箱73等之間的測量節點124而使用。再者，亦可於測量節點124上設置電流探針用電流互感器，利用電流探針121來測量Ipp(電漿電流)。此時，測量節點124處之耦合為間接性之電磁電感耦合，因此有測量時對局部電漿造 成之影響較小之優點。自該等探針電路獲得之信號經信號處理部122處理後，作為Vpp(電漿電壓)、Ipp(電漿電流)、Vdc(自給偏壓)或與該等對應之類比或數位信號而輸出至CVD裝置控制系統。再者，若將測量節點124處之單一週期內之電壓之最大值、最小值設為Vmax、Vmin，則與各電漿相關之電氣參數間存在Vpp＝Vmax－Vmin(關係1)、Vdc＝(Vpp/2)－Vmin等之關係。因此，亦可視任一個而適當地利用信號處理部122轉換成所需之參數。再者，自給偏壓於終點附近之變化較電漿電壓及電漿電流更為清楚(參照圖4)。其原因在於，自給偏壓更直接地反映出局部電漿內之氣體之狀況。
根據圖4，對清潔之終點檢測之原理進行說明。於該圖4中可知，於終點附近，兩電壓均收斂成固定值。又，該情形在分光器58所檢測出之氟與氮之強度分布之時間變化上可同樣得到確認(發光強度急速收斂成固定值)。此處，係對測量自給偏壓或電漿電壓(包括電漿電流)之示例進行了具體說明，但基本上，藉由測量對應於電漿阻抗而變化之物理量，即，阻抗自身、電壓(Vdc、Vpp)、電流等中之任一個，便可決定終點。再者，當然視需要根據發光亦可檢測出終點。
圖5表示用以對遠程電漿清潔時之放電探針．清潔進行說明之時間圖。放電探針71之前端部若使用則會自然清潔，但若進行如下所述之處理，則有提高探針特性(發火性、放電穩定性)之效果。如該圖5所示，於反應室52之清 潔時，利用遠程電漿生成室100與放電探針71來激發電漿。反應室52中並非始終進行電漿激發。在利用遠程電漿生成室100與放電探針71而激發有電漿之狀態下，以惰性氣體為主要成分之氣體，例如氬氣體(以氬為主要成分之氣體)於反應室52及遠程電漿生成室100中流動，該氣體流通過放電探針71之附近而排出。此時，放電探針71之前端部分99得到清潔。隨後，包含清潔氣體之氣體流動而進行反應室52之清潔(圖5中為方便顯示而表示了終點檢測後亦繼續進行清潔之情形，但實際之遠程電漿清潔中，終點檢測時刻便自動終止清潔序列)。該放電探針．清潔通常亦可於遠程電漿清潔之前之氬淨化(5至10秒)中執行(通常放電探針．清潔)。又，若將其時間設為20至50秒左右，例如設為40秒(強化放電探針．清潔)，則可使放電探針71之前端之狀態大幅恢復。因此，可大致每次(單片)均執行通常放電探針清潔，亦可每數次執行一次強化放電探針清潔或者針對每一批量執行強化放電探針清潔。當然亦可每次均執行強化放電探針．清潔。但是，必須留意電極之消耗。
2.適用於元件分離步驟之製程之說明(主要為圖6至10)根據圖6至圖10，對適用於STI(Shallow Trench Isolation，淺溝槽隔離)型之元件分離步驟之元件分離槽埋入步驟之製程進行說明。該元件分離槽埋入步驟係藉由HDP－CVD法(High Density Plasma CVD，高密度電漿CVD)而實施。作為電漿爐，使用圖1中說明之單片式之ICP型高密度電漿 CVD爐。該方式中，一般使用0.27 Pa至1.3 Pa左右之真空區域。反應氣體一般為單矽烷。
根據圖6對該HDP－CVD之裝置運用順序進行說明。首先，最初為將裝置之清潔度提高至特定之等級，而(在無被處理晶圓之狀態下)執行預清潔步驟31。繼而，(在無被處理晶圓之狀態下)執行於處理室52之內面或其他部分上堆積氧化膜之預塗佈步驟32。繼而，在將晶圓1(第1晶圓)放置於處理室52之載晶台54上之狀態下執行成膜處理33。當成膜完成後，將晶圓1排出至處理室52之外。隨後，在處理室52中無被處理晶圓之狀態下，執行遠程電漿清潔步驟34。隨後，與先前同樣地，在將晶圓1(第2晶圓)放置於處理室52之載晶台54上之狀態下，執行與先前相同之成膜處理33。之後，直至屬於特定批量之所有晶圓之處理完成為止，反覆執行遠程電漿清潔步驟34及成膜處理33(成膜．清潔循環步驟)。當屬於特定批量之所有晶圓之處理完成後，在進行下一批量之處理之前，執行預清潔步驟31及預塗佈步驟32，進入成膜．清潔循環步驟。再者，亦可根據條件而使預清潔步驟31及預塗佈步驟32之執行順序相反(參照圖15)。
根據圖7至10詳細說明圖6之成膜步驟33。圖7係元件分離槽形成步驟之裝置剖面圖。將氮化矽膜2作為對乾式蝕刻遮罩而於矽晶圓(基板)1上形成元件分離槽3。
圖8表示元件分離槽埋入步驟。先前之元件分離槽3藉由CVD矽氧化膜4而埋入(CVD製程1，HDP－CVD－1)。
圖9係CMP步驟完成時之裝置剖面圖。此處，將元件分離槽3外之CVD矽氧化膜4去除。
圖10表示氮化矽膜去除步驟。此處，藉由濕式蝕刻而去除氮化矽膜2。
3.適用於鋁配線步驟之製程之說明(主要為圖11至14)部分2中所說明之清潔終點檢測方法及HDP－CVD之裝置運用順序(圖6)可大致同樣地應用於鋁配線步驟之用以形成ILD膜(Inter－Layer Dielectric，層間絕緣膜)之HDP－CVD等。
根據圖11至圖14對ILD膜形成步驟進行說明。圖11係鋁配線圖案化步驟之裝置剖面圖。形成於下層之ILD膜19上的鋁配線由中間之鋁合金層5及上下之TiN等阻障金屬層6構成。一般而言，鋁配線圖案化係將抗蝕劑膜作為對蝕刻遮罩而以乾式蝕刻來進行。
圖12表示HDP－CVD膜14之成膜(CVD製程2，HDP－CVD－2)之完成狀態。於其上，如圖13所示般形成使用TEOS(Tetraethyl－orthosilicate，正矽酸乙酯)之電漿CVD矽氧化膜，即P－TEOS SIO2 膜7(CVD製程3；P－TEOS－1)。隨後，藉由CMP實施平坦化處理。進而，亦有時於CMP處理之後形成50至100 nm左右之薄P－TEOS SIO2 膜等(CVD製程4，P－TEOS－2)。再者，於該等CVD製程中，亦可適用與先前同樣之清潔終點檢測方法及裝置運用順序(圖6)。圖14係層間CMP製程完成時之裝置剖面圖。
P－TEOS製程一般係使用與圖1所示之爐類似但形式上有 些許不同之單片式電漿爐(並非高密度型)。所使用之壓力區域一般為67 Pa至2000 Pa。
4.適用於預金屬步驟之製程之說明(主要為圖15至19)根據圖15至圖19，說明藉由使用有大氣壓(Atmospheric)即1.0×105 Pa前後或準大氣壓(Sub－Atmospheric)下(約2,700 Pa至80,000 Pa)之臭氧及TEOS(Tetraethyl－orthosilicate)之熱CVD(Thermal CVD)，來執行預金屬絕緣膜形成步驟之NSG膜(Non－Doped silicate glass film)即非摻雜矽氧化膜之形成之情形(所謂之臭氧TEOS矽氧化膜)。此時之真空排氣系統一般為單一泵構成，以機械．無油泵作為主泵。一般而言，將大氣壓下之CVD稱為AP－CVD(Atmospheric CVD)，將準大氣壓下之CVD稱為SA－CVD(Sub－Atmospheric CVD)。前者一般使用批次式爐，而後者則使用與圖1中所說明者類似之(並非電漿爐)單片式爐。以下之說明對單片式爐之情形進行具體說明。
圖15表示與先前之圖6同樣之裝置運用順序之一例。預塗佈41及預清潔42之順序與先前之圖相反，但成膜步驟43及清潔步驟44除詳細條件以外均與先前之圖大致相同。先前處理之順序等可根據製程或裝置之特性而作適當變更，因此免去重複說明。以下根據圖16至圖19對製程之詳細進行說明。
圖16係閘極電極圖案關係時之裝置大致剖面圖。於閘極電極部分9及其周圍之基板1之第1主面(裝置面)上形成有源極或汲極區域8。
圖17係形成有NSG－CVD膜10之後之剖面構造(CVD製程5，O3 －TEOS－1)。圖18係於其上藉由同樣之熱CVD而形成BPSG膜11(Borophosphosilicate Glass Film)時之裝置剖面(CVD製程6，O3 －TEOS－2)。此時，製程氣體一般係使用TMP(Trimethylphosphite，亞磷酸三甲酯)、TEPO(Triethylphosphate，亞磷酸三乙酯)、TMB(Trimethylborate，硼酸三甲酯)、TEB(Triethylborate，硼酸三乙酯)等。圖19表示進而於其上形成與先前同樣之P－TEOS SIO2 膜12(CVD製程7，P－TEOS－3)之後，對預金屬絕緣膜13之CMP完成時之裝置剖面。
5.對象裝置之例示性剖面構造之說明(主要為圖20)圖20係表示應用部分2至4中說明之製程及方法而製造之具有4層鋁配線的MOS或MIS型半導體積體電路裝置之一例之剖面圖。鋁配線間藉由以包含TiN等之阻障金屬層16所包圍之鎢插塞15而連接。最上層之膜17係由電漿．矽．氮化物等構成之最終鈍化膜(CVD製程8，P－SiN－1)。
6.對各CVD製程之反應室清潔及其終點檢測等之適用部分1中所說明之清潔終點檢測順序可適用於CVD製程1至8。就此時之裝置之前處理而言，CVD製程1至2相當於部分2之圖6中所說明者，CVD製程3至8相當於部分4之圖15中所說明者。再者，該裝置前處理可針對每一批量(例如25片或12片等)而進行，亦可不管量產上之批量單位而對每適當片數(包含變動數、不定數)實施。
又，當可確保製程之穩定度時，未必需要在毎次晶圓處 理後進行通常之反應室清潔。亦可根據製程之穩定度，於單片處理時，針對每1片、每2片、每3片、每4至12片之適當片數或者每一批量而執行。
7.平板型激發天線部之說明(主要為圖21至24)作為激發天線部71，可考慮各種形態。以下，根據圖21至圖34，對激發天線部71之變化進行說明。首先，根據圖21至24，對先前圖2所示之平板型激發天線部之各種變化進行說明。
首先，對與圖2中說明者同等之形式(21圖之示例)進行說明，以與其他進行比較。此處，前端部99之正面(自裝置之內側觀察時)包括至周邊之管壁為止，為大致平坦，且，相對較微小之面積之激發電極部81由相對較寬之接地電極部82所包圍。由於如此之構造，該局部探針幾乎與主排氣配管壁成為一體，因此構造簡單且有耐久性，由於排氣體流速較小，因此不需要之堆積物亦難以附著。又，亦幾乎不會降低排氣配管之傳導性。另一方面，由於排氣體流速較小，因此存在反應室之資訊之獲取靈敏度會稍許降低之問題。其原因在於，由於激發電極部較小，且周邊存在相對較大之接地電極部，因此經激發之電漿之厚度較薄而容易沿接地電極部面延伸，因此即便施加相當強之電力，電漿亦不會延伸至排氣配管之中心部(此處，設排氣配管之內徑為50毫米而進行說明。以下相同)。該等優點．缺點對於平板型而言基本上是共通的。
圖22之示例之特徵在於，激發電極部81自接地電極部82之正面稍許突出。藉此，預計發火性、放電之穩定性會有 所改善，但存在電極自身之耐久性(可觀察到激發電極部之消耗)等問題。
圖23之示例之特徵在於，激發電極部81相反地自接地電極部82之正面稍許掩埋。其效果與圖22者正好相反。即，雖激發電極部之消耗減少，但發火性或放電之穩定性存在些許問題。
圖24之示例基本上與圖22相同，但電極間絕緣部83及接地電極部82之一部分如同軸電纜般抬高至與突出(10毫米左右)之激發電極部81相同之高度，以覆蓋突出之激發電極部81(除了突出之程度以外，均與圖25之同軸型相同)。藉此，呈現出平板型與部分8中說明之同軸型之中間特性。
8.同軸型激發天線部之說明(主要為圖25至27)圖25至27係同軸電纜型之激發天線部之各例。圖25之示例為典型之同軸類型。與平板型相比較，自排氣配管之間壁朝向內部突出15至20毫米以上(較理想的是，探針之前端，即激發電極表面位於排氣配管之中心線上或其附近)。其他尺寸與先前之平板型大致相同，但同軸之周邊電極(遮蔽罩)之厚度例如為0.5毫米(探針前端部之直徑為10毫米左右)。其優點在於，由於是在排氣流速較快之排氣配管之中心軸附近生成電漿，因此容易獲得成膜反應室52之資訊。又，由於與排氣配管之內壁相距較遠，因此不會拾取來自堆積於此處之堆積物之資訊，因而可純粹地收集成膜反應室52之資訊。進而，由於接地電極部較薄，因此電漿不怎麼會擴 展，因而有利於獲得限定於排氣配管之中心軸附近流動之氣體之資訊。另一方面，堆積物容易附著。可觀察到電極之消耗。會稍許阻礙排氣之流動。與平板型相比較，亦存在稍許難以製作等缺點。該等優點．缺點對於同軸型而言基本上是共通的。
圖26之示例之特徵在於，激發電極部81自接地電極部82之正面稍許突出。藉此，於較寬之壓力範圍內發火性較好。即，可用相對較低之激發電力來激發穩定之電漿。然而存在下述問題，即，於氣體流較快之部分，電極之消耗會與電極之突出相應地相對較激烈。
圖27之示例之特徵在於，激發電極部81相反地自接地電極部82之正面稍許掩埋。其與先前相反，雖電極之消耗與同軸型相比較少，但發火性存在些許問題。
9.其他類型之激發天線部之說明(主要為圖28至34)其他類型之激發天線部之構造示於圖28至34。
圖28之示例之特徵在於，大致除去了激發電極部81與接地電極部82之間之電極間絕緣部。其優點在於，發火性較好，構造上容易製作。而另一方面存在下述等缺點，即：當堆積物積存於內部時難以獲取信號，由於在狹窄之電極間進行放電，因此所收集到之放電探針之電極間區域之信息基本上與反應室2無關。
圖29之示例之特徵在於，激發電極部81與接地電極部82成為平行線。由於並非同軸，因此有容易製作之優點。而另一方面，發火性較差，電漿亦會變形，因此對於穩定地 收集排氣配管中央部之數據之目的不利。
圖30之示例基本上與圖21之相同，但其特徵在於，激發電極部81之前端部由較薄之絕緣構件91(例如100至200微米左右之厚度之氧化鋁陶瓷、二氧化鈦)所包覆(無聲放電型)。其有幾乎無電極消耗之特徵。而且，即便為低頻(DC、AC至100 KHz左右)之施加電力，亦可進行放電。另一方面，施加電壓存在稍許變高之傾向。又，若對同軸型之各放電探針之激發電極部施以同樣之塗層，則除了其固有之效果以外，還可如此處說明般獲得無聲放電(包括電暈放電、沿面放電)之特有效果。進而，即便應用於其他的各放電探針，當然亦可獲得同樣之效果。
圖31之示例基本上與圖25之示例相同，但其特徵在於，前端部99上施加有磁場(磁場施加方式)。發火性較好，可於低電壓下動作，放電穩定性好於同軸型、平板型。電壓亦不會隨時間變化。然而，阻礙排氣之可能性較高。堆積物容易附著。構造複雜因而製作上耗費工夫，費用亦相對較大。當施加電力為低頻(DC至100 KHz左右)時，有可能會造成放電變得不穩定等。
圖32之示例為平行平板型(例如為圓板狀，且直徑為25毫米以下，電極間隔為5毫米以下例如1毫米左右)。構造簡單且發火性、放電穩定性較好。即便為低頻(DC、AC至100 KHz左右)之施加電力，亦可進行放電。然而，阻礙排氣之可能性較高。堆積物容易附著。
圖33之示例為陰極輸出器型。尺寸及特徵與圖32大致相 同。
圖34之示例之特徵在於，激發電極為單極型。前端例如為直徑40毫米左右之圓板狀，桿部之直徑為10毫米左右。發火性、放電穩定性亦較好，可於較寬之壓力範圍內進行放電(尤其於低壓區域內穩定性較高)。又，即便為低頻(DC至100 KHz左右)之施加電力，放電亦穩定。然而，阻礙排氣之可能性較高。當堆積物附著時，放電特性容易發生變化。構造複雜且價格昂貴。
10.對放電探針前端部之留意點對於以上說明之放電探針前端部，必須留意以下方面。所生成之觀測用局部電漿之直徑或跨度尺寸首要依存於激發電極之直徑或長度方向之跨度尺寸(稱為「激發電極尺寸」)。因此，為正確掌握反應室(成膜室)之清潔狀況，較理想的是，儘可能地僅對於排氣配管(此處，與先前之說明同樣地以放電探針附近之排氣配管之內徑即「排氣配管尺寸」設為50毫米之情形為例)之中央部流動之氣體進行激發。為此，當排氣配管之中央部有激發電極時，必須將激發電極尺寸比(激發電極尺寸/排氣配管尺寸)設為50%以下(若以圖25之同軸型為例，則放電探針前端部之激發電極之直徑為25毫米以下)，以使電漿之周端部無法到達排氣配管內壁。為了僅獲取流速較快之排氣配管中央部之信息，較理想的是設為30%以下(若以圖25為例，則放電探針前端部之激發電極之直徑為15毫米以下)。進而，為了高精度且高響應地僅獲取流速較快之排氣配管中央部之信息，較理想的是設為 20%以下(若以圖25為例，則放電探針前端部之激發電極之直徑為10毫米以下)。
此處之與激發電極尺寸比相關之說明，於放電探針前端部位於排氣配管之間壁附近之情形下亦大致同樣適用。其原因在於，當如圖2或圖21(平板型)般放電探針前端部位於排氣配管之間壁附近時，一般而言，局部電漿於橫方向上之擴展在某程度上會受到接地電極之限制，因此，主要是局部電漿於放電探針之軸方向上之擴展會造成問題。即，重要的是局部電漿無法到達排氣配管之相對向之內壁(若考慮到電漿之波動，則亦包括斜前方之內壁)。若到達壁部分，則會拾取到與當前存在時間差之過去時刻之堆積物之信息以作為雜訊。
以上之說明，除了將放電探針前端部設置於排氣配管內之情形以外，亦適用於設置於成膜室52內之情形。此時，若局部電漿過大，則除了會對檢測精度造成影響以外，還有可能會對清潔特性或成膜室其自身造成不良影響。
11.概要以上，根據實施形態對本發明者研製之發明進行了具體說明，當然本發明並不限定於此，於不脫離其主旨之範圍內可進行各種變更。
例如，上述實施形態中，主要對矽氧化膜之CVD製程進行了說明，但本發明並不限定於此，當然亦可適用於SiN及其他絕緣膜、鎢及其他金屬膜、鈦氮化物及其他金屬氮化物膜、氧化釕及其他金屬氧化膜等之CVD製程。
又，上述實施形態中對遠程電漿(清潔氣體為NF3 )之清 潔終點進行了說明，但本發明並不限定於此，當然亦可適用於將未進行電漿激發之清潔氣體(ClF3 等)導入至處理室內來進行清潔之情形。
又，對於電漿爐之形式，係以ICP型(Inductively Coupled Plasma furnace)之單片式爐(Single Wafer Processing Furnace)為例進行了詳細說明，但本發明並不限定於此，當然亦可適用於回旋加速器型或平行平板型之電漿爐。又，當然亦可適用於利用非電漿來進行成膜之熱CVD爐或批次方式之CVD爐。
1‧‧‧晶圓(被處理晶圓)
52‧‧‧晶圓處理室(CVD反應室)
70‧‧‧局部電漿激發系統(終點檢測用電漿激發系統)
100‧‧‧遠程電漿產生室(清潔氣體．電漿激發室)
101‧‧‧電漿CVD裝置
102‧‧‧成膜用電漿激發系統(CVD用電漿激發系統)
103‧‧‧晶圓處理室用真空排氣系統(CVD用真空排氣系統)
104‧‧‧遠程電漿產生用電漿激發系統
圖1係本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之模式側剖面圖。
圖2(a)、(b)係本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之局部電漿激發天線部之模式側剖面圖。
圖3係本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之局部電漿之電氣特性監控電路之電路圖。
圖4係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程中之清潔終點檢測方法之原理之測量圖。
圖5係用來說明本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程中之遠程電漿清潔時之放電探針清潔之時間圖。
圖6係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程之一例之裝置處理流程圖。
圖7係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程之一例之元件分離步驟內之元件分離槽形成步驟之裝置剖面圖。
圖8係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程之一例之元件分離步驟內之元件分離槽埋入步驟之裝置剖面圖。
圖9係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程之一例之元件分離步驟內之元件分離CMP步驟之裝置剖面圖。
圖10係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程之一例之元件分離步驟內之氮化矽元件分離圖案化膜去除步驟之裝置剖面圖。
圖11係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程之一例之鋁配線步驟內之配線圖案形成步驟之裝置剖面圖。
圖12係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程之一例之鋁配線步驟內之配線圖案埋入步驟1之裝置剖面圖。
圖13係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程之一例之鋁配線步驟內之配線圖案埋入步驟2之裝置剖面圖。
圖14係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD製程之一例之鋁配線步驟內之配線層間絕緣膜CMP步驟之裝置剖面圖。
圖15係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之熱CVD製程之一例之裝置處理流程圖。
圖16係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之熱CVD製程之一例之閘極形成．預金屬步驟內之閘極形成步驟之裝置剖面圖。
圖17係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之熱CVD製程之一例之閘極形成．預金屬步驟內之閘極上NSG膜形成步驟之裝置剖面圖。
圖18係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之熱CVD製程之一例之閘極形成．預金屬步驟內之閘極上BPSG膜形成步驟之裝置剖面圖。
圖19係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之熱CVD製程之一例之閘極形成．預金屬步驟內之CMP步驟之裝置剖面圖。
圖20係表示藉由本發明之一實施形態之半導體積體電路裝置之製造方法而製造之裝置之一例之裝置剖面圖。
圖21(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之平板型之局部電漿激發天線部之一例之模式側剖面圖。
圖22(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之平板型之局部電漿激發天線部之一例之模式側剖面圖。
圖23(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之平板型之局部電漿激發天線部之一例之模式側剖面圖。
圖24(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之平板型之局部電漿激發天線部之一例之模式側剖面圖。
圖25(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之同軸型之局部電漿激發天線部之一例之模式側剖面圖。
圖26(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之同軸型之局部電漿激發天線部之一例之模式側剖面圖。
圖27(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之同軸型之局部電漿激發天線部之一例之模式側剖面圖。
圖28(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之其他類型之局部電漿激發天線部之一例之模式側剖面圖。
圖29(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之其他類型之局部電漿激發天線部之一例之模式側剖面圖。
圖30(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之其他類型之局部電漿激發天線部之一例之模式側剖面圖。
圖31(a)~(c)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之其他類型之局部電漿激發天線部之一例之模式側剖面圖。
圖32係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之其他類型之局部電漿激發天線部之一例之模式側剖面圖。
圖33係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢測用之其他類型之局部電漿激發天線部之一例之模式側剖面圖。
圖34(a)、(b)係表示本發明之一實施形態之半導體積體電路裝置之製造方法中所用之電漿CVD裝置之清潔終點檢 測用之其他類型之局部電漿激發天線部之一例之模式側剖面圖。
1‧‧‧晶圓
52‧‧‧成膜處理室
54‧‧‧下部電極
55‧‧‧排氣流路壁
56、74‧‧‧RF電源
57、73‧‧‧匹配箱
58‧‧‧分光器
70‧‧‧終點檢測用電漿激發系統
71‧‧‧激發天線部
71a‧‧‧處理室內激發天線部
72‧‧‧高電壓監控器
95‧‧‧偏壓電源
96a、96b‧‧‧激發線圈
97a‧‧‧頂側成膜反應氣體供給口
97b、97c‧‧‧邊側成膜反應氣體供給口
98‧‧‧觀測窗
99‧‧‧前端部
100‧‧‧遠程電漿清潔機構
101‧‧‧電漿CVD裝置
102‧‧‧成膜用電漿激發系統
103‧‧‧晶圓處理室用真空排氣系統
104‧‧‧遠程電漿產生用電漿激發系統

Claims (5)

  1. 一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)向具有第1電漿激發系統之電漿CVD裝置的晶圓處理室內導入第1晶圓；(b)針對導入至上述晶圓處理室內之上述第1晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行電漿CVD處理；(c)於上述步驟(b)之後，將上述第1晶圓自上述晶圓處理室內排出至外部；(d)於上述步驟(c)之後，對上述晶圓處理室執行遠程電漿清潔；(e)向執行了上述遠程電漿清潔之上述晶圓處理室內導入第2晶圓；及(f)針對導入至上述晶圓處理室內之上述第2晶圓，藉由上述第1電漿激發系統而進行電漿激發，藉此執行上述電漿CVD處理，此處，上述步驟(d)包含以下之下位步驟：(d1)於設置在上述晶圓處理室之外之遠程電漿產生室中，藉由第2電漿激發系統對清潔氣體進行電漿激發，並將經激發之上述清潔氣體移送至上述晶圓處理室內；(d2)藉由電容耦合型之第3電漿激發系統，對上述清潔氣體進行電漿激發，藉此使上述晶圓處理室內或用以對上述晶圓處理室進行排氣之真空排氣系統內產生局部電 漿；(d3)對上述局部電漿的電氣特性進行監控，藉此檢測出上述遠程電漿清潔之終點；及(d4)根據上述下位步驟(d3)之結果，使上述遠程電漿清潔終止；且上述第3電漿激發系統具有激發天線部，該激發天線部之前端部包含以下部分：(i)實質上露出之激發電極部；及(ii)實質上露出之接地電極部，其與上述激發電極部靠近且電性分離地設置；且上述激發天線部為單極型，上述真空排氣系統具有渦輪分子泵，上述前端部插入至上述晶圓處理室與上述渦輪分子泵間之上述真空排氣系統內。
  2. 如請求項1之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之1%。
  3. 如請求項1之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.5%。
  4. 如請求項1之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.3%。
  5. 如請求項1之半導體積體電路裝置之製造方法，其中上述激發電極部之面積小於上述第1晶圓之單一主面之面積之0.1%。
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