KR100972061B1 - 반도체 소자의 패드 알루미늄 처리 방법 - Google Patents

반도체 소자의 패드 알루미늄 처리 방법 Download PDF

Info

Publication number
KR100972061B1
KR100972061B1 KR1020020087352A KR20020087352A KR100972061B1 KR 100972061 B1 KR100972061 B1 KR 100972061B1 KR 1020020087352 A KR1020020087352 A KR 1020020087352A KR 20020087352 A KR20020087352 A KR 20020087352A KR 100972061 B1 KR100972061 B1 KR 100972061B1
Authority
KR
South Korea
Prior art keywords
aluminum
pad aluminum
pad
semiconductor device
oxide film
Prior art date
Application number
KR1020020087352A
Other languages
English (en)
Other versions
KR20040060545A (ko
Inventor
김상권
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020020087352A priority Critical patent/KR100972061B1/ko
Publication of KR20040060545A publication Critical patent/KR20040060545A/ko
Application granted granted Critical
Publication of KR100972061B1 publication Critical patent/KR100972061B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8501—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 패드 알루미늄 처리 방법에 관한 것으로서, 소정 화학 용액으로 세정(wet) 처리를 하여 패드 알루미늄 위의 C 및 F를 제거함과 동시에 표면에 산화막이 형성되도록 하여 더 이상의 산화를 억제할 수 있도록, 각종 반도체 소자가 형성된 실리콘 서브스트레이트와, 상기 실리콘 서브스트레이트의 표면에 형성된 패드 알루미늄과, 상기 패드 알루미늄 및 반도체 소자를 외부 환경으로부터 보호하기 위해 그 표면에 형성되어 있되, 상기 패드 알루미늄에 와이어 본딩이 가능하도록 식각홀이 형성된 절연층과 보호층과, 상기 식각홀 내부의 패드 알루미늄 표면에 대략 20~40Å의 두께에서, 상기 알루미늄과 비율이 유사하게 형성된 산화막을 포함하여 이루어진 것을 특징으로 함.
패드 알루미늄, 산화막, 세정

Description

반도체 소자의 패드 알루미늄 처리 방법{Processing method of pad aluminum of semiconductor device}
도1a 및 도1b는 종래 반도체 소자의 패드 알루미늄 처리 방법을 도시한 설명도이다.
도2는 종래 반도체 소자의 패드 알루미늄 구조에서 AES(Auger Electron Spectroscopy) 결과를 도시한 그래프이다.
도3a는 종래 반도체 소자의 패드 알루미늄 구조에서 깊이별 원소 분포를 도시한 그래프이고, 도3b는 열처리후의 깊이별 원소 분포를 도시한 그래프이다.
도4는 본 발명에 의한 반도체 소자의 패드 알루미늄 구조를 도시한 단면도이다.
도5a 내지 도5d는 본 발명에 의한 반도체 소자의 패드 알루미늄 처리 방법을 순차 도시한 설명도이다.
도6은 본 발명에 의한 반도체 소자의 패드 알루미늄 구조에서 AES(Auger Electron Spectroscopy) 결과를 도시한 그래프이다.
도7은 본 발명에 의한 반도체 소자의 패드 알루미늄 구조에서 깊이별 원소 분포를 도시한 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2; 실리콘 서브스트레이트 4; 패드 알루미늄
6; TiN 8; 절연층
10; 보호층 12; 산화막
16; 식각홀
본 발명은 반도체 소자의 패드 알루미늄 처리 방법에 관한 것으로, 보다 상세하게 설명하면 소정 화학 용액으로 세정(wet) 처리를 하여 패드 알루미늄 위의 C 및 F를 제거함과 동시에 표면에 산화막이 형성되도록 하여 더 이상의 산화를 억제할 수 있는 반도체 소자의 패드 알루미늄 처리 방법에 관한 것이다.
도1a 및 도1b를 참조하면, 종래 반도체 소자의 패드 알루미늄 처리 방법이 순차 도시되어 있다.
도1a에 도시된 바와 같이, 각종 반도체 소자가 형성된 실리콘 서브스트레이트(2')의 표면에는 최종적으로 패드 알루미늄(4')이 형성되며, 그 표면에는 제조 공정중 패드 알루미늄(4')의 갈바닉 현상 등을 억제하기 위해 TiN(6')가 형성되어 있다. 또한, 상기 패드 알루미늄(4')의 표면에는 통상 실리콘 산화막 또는 질화막으로 절연층(8')이 형성되어 있고, 패키징 공정시까지 와이어 본딩하는데 오랜 시간 경과할 경우에는 폴리이미드 또는 폴리벤조액솔 등의 보호층(10')이 더 형성되 어 있다.
이어서, 도1b에 도시된 바와 같이 소정 식각액으로 상기 보호층(8') 및 절연층(10')이 식각되고, 상기 TiN(6')도 식각되어 순수한 패드 알루미늄(4')이 노출될 때까지 식각 공정이 진행되며, 상기와 같이 외부로 노출된 순수한 패드 알루미늄(4')에 패키징 공정에서 와이어 본딩이 수행된다.
한편, 이러한 패드 알루미늄(4')은 보호층(8') 및 절연층(10')의 식각시 CxFy계 가스를 사용하는데, 여기서 발생되는 C기 및 F기 폴리머(14')가 상기 패드 알루미늄(4') 표면에 존재함으로써, 상기 패드 알루미늄(4')의 표면을 지속적으로 부식시키는 단점이 있다.
즉, 도2의 AES(Auger Electron Spectroscopy) 결과를 참조하면, 상기 패드 알루미늄(4')에는 알루미늄(Al) 및 산화막(O) 뿐만 아니라, 탄소(C) 및 불소(F)와 같은 원소가 확인됨으로써, 다수의 C기 및 F기 폴리머(14')가 존재함을 알 수 있다.
더불어, 도3a를 참조하면, 종래 반도체 소자의 패드 알루미늄 구조에서 깊이별 원소 분포에 대한 그래프가 도시되어 있고, 도3b를 참조하면, 열처리후의 깊이별 원소 분포에 대한 그래프가 도시되어 있다.
먼저 도3a에 도시된 바와 같이 종래 패드 알루미늄 구조는 표면에서 알루미늄(Al)과 산화막(O)의 비율이 유사하며, 약 10Å 정도에서 산화막(O)에 비해 알루미늄(Al)의 비율이 월등히 높아짐으로써, 상기 산화막이 너무 얇게 형성되어 패드 알루미늄을 적절하게 보호하지 못함을 알 수 있다.
또한, 도3b에 도시된 바와 같이 열처리 후에는, 표면에서 알루미늄(Al)과 산화막(O)의 비율이 유사하며, 또한 약 70~80Å 정도에서 산화막에 비해 알루미늄의 비율이 현저히 높아 짐으로써, 상기 산화막이 너무 두꺼워 테스트 프로브(test probe)로 소자의 특성 검사시 검사 실패가 자주 발생하는 문제가 있다.
종래 이러한 C기 및 F기 폴리머 제거 및 적절한 두께로 표면 산화막을 형성시키는 방법으로는 UV 오존 처리를 통해 부식 저항을 증가시키려는 시도가 있었으나, 표면 막의 균일한 두께 조절이 곤란한 문제가 있다. 이밖에도 MPA(Methyl-Phosphonic Acid)와 NTMP(Nitro Tris Methyl-Phosphonic acid) 용액을 이용한 표면 저항 특성 개선 시도가 있었으나, 이 역시 용액 합성이 어렵다는 점과 또한 그 농도 조절 등의 문제를 가지고 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 소정 화학 용액으로 세정(wet) 처리를 하여 패드 알루미늄 위의 C 및 F를 제거함과 동시에 표면에 산화막이 형성되도록 하여 더 이상의 산화를 억제할 수 있는 반도체 소자의 패드 알루미늄 처리 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 패드 알루미늄 구조는 각종 반도체 소자가 형성된 실리콘 서브스트레이트와, 상기 실리콘 서브스트레이트의 표면에 형성된 패드 알루미늄과, 상기 패드 알루미늄 및 반도체 소자를 외부 환경으로부터 보호하기 위해 그 표면에 형성되어 있되, 상기 패드 알루미늄에 와이어 본딩이 가능하도록 식각홀이 형성된 절연층과 보호층 및, 상기 식각홀 내부의 패드 알루미늄 표면에 대략 20~40Å의 두께에서, 상기 알루미늄과 비율이 유사하게 형성된 산화막을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 패드 알루미늄 표면에는 알루미늄과 산화막의 비율이 대략 2:3으로 형성됨이 바람직하다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 패드 알루미늄 처리 방법은 각종 반도체 소자가 형성된 실리콘 서브스트레이트 표면에 패드 알루미늄을 형성하고, 상기 패드 알루미늄을 포함한 표면에는 절연층 및 보호층을 순차 증착하는 단계와, 상기 패드 알루미늄에 와이어 본딩이 가능하도록 상기 절연층 및 보호층을 식각하여 식각홀을 형성하는 단계와, 상기 식각홀을 통해 외부로 노출된 상기 패드 알루미늄에 세정 용액으로 세정하여 표면의 C 및 F기 폴리머를 제거하는 단계와, 에탄올과 탈이온수로 세척한 후, 고온의 질소(N2) 가스로 스핀 드라이(spin dry)하여 상기 식각홀을 통해 노출된 패드 알루미늄에 일정 두께의 산화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 세정 용액은 40~60%의 암모니엄 플로라이드(Ammonium Fluoride)와 20~30%의 엔, 엔-디메틸 아세타마이드(N,N-dimethyl acetamide), 및 20~30%의 디프로필렌 글리콜 모노프로필 에더(Dipropylene glycol monopropyl ether)의 혼합 용액일 수 있다.
또한, 상기 세정은 온도 20~30℃, 시간 5~10분간 처리 됨이 바람직하다.
더불어, 상기 에탄올과 탈이온수로 세척하는 공정도 각각 5~10분간 수행됨이 바람직하다.
이와 같이 하여 본 발명에 의한 반도체 소자의 패드 알루미늄 처리 방법에 의하면, 간단한 세정 처리를 통해서 C 및 F기 폴리머를 완전히 제거함과 동시에, 표면에 균일한 산화막을 형성할 수 있는 장점이 있다.
또한, 열처리를 통해 보호층으로 PBO(Polybenzoxasole) 또는 폴리이미드(polyimide)를 이용할 경우, 에칭 공정후 에싱(ashing) 공정없이 세정 공정만으로 폴리머를 제거할 수 있어 공정이 단순화되는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도4를 참조하면, 본 발명에 의한 반도체 소자의 패드 알루미늄 구조가 도시되어 있다.
도시된 바와 같이 먼저 각종 반도체 소자가 형성된 실리콘 서브스트레이트(2)가 구비되어 있다. 상기 실리콘 서브스트레이트(2)의 최상층 표면에는 일정 두께의 패드 알루미늄(4)이 형성되어 있다. 상기 패드 알루미늄(4) 및 반도체 소자를 외부 환경으로부터 보호하기 위해 그 표면에는 절연층(8)과 보호층(10)이 순차 형성되어 있되, 상기 패드 알루미늄(4)에 와이어 본딩이 가능하도록 식각홀(16)이 형성되어 있다. 여기서, 상기 절연층(8)은 통상적인 실리콘 산 화막 또는 질화막이고, 상기 보호층(10)은 PBO(Polybenzoxasole) 또는 폴리이미드(polyimide)일 수 있다. 더불어, 상기 식각홀(16) 내부의 패드 알루미늄(4) 표면에 대략 20~40Å의 두께에서, 상기 알루미늄과 비율이 유사하게 형성된 산화막(12)이 형성되어 있다. 여기서, 상기 패드 알루미늄(4) 표면에는 알루미늄(Al)과 산화막(O)(12)의 비율이 대략 2:3으로 형성되어 있다. 도면중 미설명 부호 6은 TiN으로서 상기 식각홀(16)과 대응되는 영역은 식각 공정에 의해 상기 TiN이 제거된 상태이다.
이와 같이 함으로써, 본 발명에 의한 반도체소 소자의 패드 알루미늄(4) 구조에 의하면, 패드 알루미늄(4) 표면에 알루미늄(Al)과 산화막(O)(12)의 비율이 대략 2:3으로 형성되어 있고, 또한 대략 20~40Å의 두께에서 상기 알루미늄과 산화막의 비율이 유사하게 형성됨으로써, 프로브 테스트(probe test)시에 산화막(12)으로 인한 테스트 에러(test error)를 감소시킴과 더불어, 패키징(packaging)시에 형성될 수 있는 부식을 억제할 수 있게 된다.
도5a 내지 도5d를 참조하면, 본 발명에 의한 반도체 소자의 패드 알루미늄 처리 방법이 도시되어 있다.
먼저 도5a에 도시된 바와 같이, 각종 반도체 소자가 형성된 실리콘 서브스트레이트(2) 표면에 패드 알루미늄(4)을 형성하고, 상기 패드 알루미늄(4)을 포함한 표면에는 절연층(8) 및 보호층(10)을 순차 증착한다. 여기서, 상기 절연층(8)은 통상적인 실리콘 산화막 또는 질화막이고, 상기 보호층(10)은 PBO(Polybenzoxasole) 또는 폴리이미드(polyimide)일 수 있다.
이어서, 도5b에 도시된 바와 같이, 상기 패드 알루미늄(4)에 와이어 본딩이 가능하도록 상기 절연층(8) 및 보호층(10)을 식각하여 식각홀(16)을 형성한다.
이어서, 도5c에 도시된 바와 같이, 상기 식각홀(16)을 통해 외부로 노출된 상기 패드 알루미늄(4)에 세정 용액으로 세정하여 표면의 C 및 F기 폴리머를 제거한다. 즉, 아래 표1과 같은 조건으로 세정 처리를 수행한다.
변수 Ammonium Fluoride N,N-dimethyl acetamide Dipropylene glycol monopropyl ether 온도 시간
조건 40~60% 20~30% 20~30% 20~30℃ 5~10분
이어서, 도5d에 도시된 바와 같이, 에탄올과 탈이온수로 세척한 후, 고온의 질소(N2) 가스로 스핀 드라이(spin dry)하여, 상기 식각홀(16)을 통해 노출된 패드 알루미늄(4)에 일정 두께의 산화막(12)이 형성되도록 하여, 본 발명에 의한 패드 알루미늄(4)의 처리 공정이 완료된다.
여기서, 상기 에탄올과 탈이온수로 세척하는 공정은 각각 5~10분간 수행됨이 바람직하다.
도6을 참조하면, 본 발명에 의한 반도체 소자의 패드 알루미늄 처리 공정을 완료한 후, AES(Auger Electron Spectroscopy) 결과 그래프가 도시되어 있다.
도시된 바와 같이 AES 결과 그래프에는 산화막(O)(12)과 알루미늄(Al) 만이 검출되었을 뿐 종래와 같은 탄소(C) 또는 불소(F)와 같은 원소는 검출되지 않음으 로써, 본 발명에 의한 패드 알루미늄(4)은 순수한 알루미늄 및 산화막(12)으로만 존재함을 알 수 있다.
또한, 도7을 참조하면, 본 발명에 의한 반도체 소자의 패드 알루미늄 처리 공정을 완료한 후, 깊이별 원소 분포 그래프가 도시되어 있다.
도시된 바와 같이, 패드 알루미늄(4) 표면에 알루미늄과 산화막(12)의 비율은 대략 2:3(알루미늄 40; 산화막 60)으로 형성되어 있고, 또한 대략 20~40Å의 두께에서 상기 알루미늄과 산화막(12)의 비율이 유사하게 존재함을 알 수 있다. 따라서, 프로브 테스트(probe test)시에 산화막(12)으로 인한 테스트 에러(test error)가 감소되고, 패키징(packaging)시에 형성될 수 있는 부식이 효과적으로 억제됨을 알 수 있다.
상술한 바와같이, 본 발명에 따른 반도체 소자의 패드 알루미늄 처리 방법에 의하면, 간단한 세정 처리를 통해서 C 및 F기 폴리머를 완전히 제거함과 동시에, 표면에 균일한 산화막을 형성할 수 있는 효과가 있다.
또한, 열처리를 통해 보호층으로 PBO(Polybenzoxasole) 또는 폴리이미드(polyimide)를 이용할 경우, 에칭 공정후 에싱(ashing) 공정없이 세정 공정만으로 폴리머를 제거할 수 있어 공정이 단순화되는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 소자의 패드 알루미늄 처리 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자가라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 반도체 소자가 형성된 실리콘 서브스트레이트 표면에 패드 알루미늄을 형성하고, 상기 패드 알루미늄을 포함한 표면에는 절연층 및 보호층을 순차 증착하는 단계;
    상기 패드 알루미늄에 와이어 본딩이 가능하도록 상기 보호층 및 절연층을 식각하여 식각홀을 형성하는 단계;
    상기 식각홀을 통해 외부로 노출된 상기 패드 알루미늄에 세정 용액으로 세정하여 표면의 C 및 F기 폴리머를 제거하는 단계; 및,
    에탄올과 탈이온수로 세척한 후, 질소(N2) 가스로 스핀 드라이(spin dry)하여 상기 식각홀을 통해 노출된 패드 알루미늄에 일정 두께의 산화막을 형성하는 단계를 포함하여 이루어진 반도체 소자의 패드 알루미늄 처리 방법.
  4. 제3항에 있어서, 상기 세정 용액은 40~60%의 암모니엄 플로라이드(Ammonium Fluoride)와 20~30%의 엔, 엔-디메틸 아세타마이드(N,N-dimethyl acetamide), 및 20~30%의 디프로필렌 글리콜 모노프로필 에더(Dipropylene glycol monopropyl ether)의 혼합 용액인 것을 특징으로 하는 반도체 소자의 패드 알루미늄 처리 방법.
  5. 제3항 또는 제4항에 있어서, 상기 세정은 온도 20~30℃에서, 시간 5~10분간 처리 됨을 특징으로 하는 반도체 소자의 패드 알루미늄 처리 방법.
  6. 제3항에 있어서, 상기 에탄올과 탈이온수로 세척하는 공정은 각각 5~10분간 수행됨을 특징으로 하는 반도체 소자의 패드 알루미늄 처리 방법.
KR1020020087352A 2002-12-30 2002-12-30 반도체 소자의 패드 알루미늄 처리 방법 KR100972061B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020087352A KR100972061B1 (ko) 2002-12-30 2002-12-30 반도체 소자의 패드 알루미늄 처리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020087352A KR100972061B1 (ko) 2002-12-30 2002-12-30 반도체 소자의 패드 알루미늄 처리 방법

Publications (2)

Publication Number Publication Date
KR20040060545A KR20040060545A (ko) 2004-07-06
KR100972061B1 true KR100972061B1 (ko) 2010-07-22

Family

ID=37352427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020087352A KR100972061B1 (ko) 2002-12-30 2002-12-30 반도체 소자의 패드 알루미늄 처리 방법

Country Status (1)

Country Link
KR (1) KR100972061B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100835410B1 (ko) * 2006-12-27 2008-06-04 동부일렉트로닉스 주식회사 알루미늄 본딩 패드 형성 방법
WO2012148967A2 (en) * 2011-04-25 2012-11-01 Air Products And Chemicals, Inc. Cleaning lead-frames to improve wirebonding process

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100212170B1 (ko) * 1996-04-24 1999-08-02 김영환 반도체 소자의 본딩 패드 형성방법
KR20020020658A (ko) * 2000-09-08 2002-03-15 마찌다 가쯔히꼬 반도체 장치의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100212170B1 (ko) * 1996-04-24 1999-08-02 김영환 반도체 소자의 본딩 패드 형성방법
KR20020020658A (ko) * 2000-09-08 2002-03-15 마찌다 가쯔히꼬 반도체 장치의 제조방법

Also Published As

Publication number Publication date
KR20040060545A (ko) 2004-07-06

Similar Documents

Publication Publication Date Title
US7824505B2 (en) Method to address carbon incorporation in an interpoly oxide
US7410909B2 (en) Method of removing ion implanted photoresist
JP2007509499A (ja) 低ｋ誘電体を半導体製造プロセスにおいて形成する方法
US20100099258A1 (en) Semiconductor device cleaning method and semiconductor device manufacturing method using the same
US8741066B2 (en) Method for cleaning substrates utilizing surface passivation and/or oxide layer growth to protect from pitting
US5803980A (en) De-ionized water/ozone rinse post-hydrofluoric processing for the prevention of silicic acid residue
US7151058B2 (en) Etchant for etching nitride and method for removing a nitride layer using the same
KR100972061B1 (ko) 반도체 소자의 패드 알루미늄 처리 방법
KR100554515B1 (ko) 세정액 및 이를 이용한 기판의 세정방법
US6881590B2 (en) Re-performable spin-on process
US7879533B2 (en) Etching residue removal method and semiconductor device fabrication method using this method
KR102153745B1 (ko) 세정액 조성물 및 이를 이용한 반도체 소자의 세정 방법
JP2002016119A (ja) 半導体装置製造方法及び半導体洗浄評価方法
KR100779399B1 (ko) 반도체 소자의 제조방법
KR100633686B1 (ko) 반도체 웨이퍼의 세정 방법
KR100732860B1 (ko) 반도체 기판 상의 산화막 식각 후 애싱 방법
KR960002075B1 (ko) 층간절연막 표면 결정 결함 제거방법
KR100584490B1 (ko) 반도체 소자 패턴의 상부 산화막 식각방법
KR100681687B1 (ko) 웨이퍼 세정방법
KR20020076563A (ko) 반도체 웨이퍼의 세정 방법
JP3463644B2 (ja) ドライエッチング方法
KR101017758B1 (ko) 반도체 소자의 질화막 형성 방법
KR19990059077A (ko) 반도체 소자 세정방법
KR20070081652A (ko) 반도체 소자의 제조 방법
KR20090037122A (ko) 다중 두께 게이트 절연막을 가지는 반도체 소자의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee