KR20020076563A - 반도체 웨이퍼의 세정 방법 - Google Patents
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Abstract
반도체 웨이퍼의 세정방법을 제공한다. 이 방법은 수산화 암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(de-ionized water)의 혼합용액으로 반도체기판을 세정한 후, 세정된 반도체기판을 불산(HF) 및 탈이온수의 혼합용액으로 세정하는 단계를 포함한다. 이 방법은 파티클을 효과적으로 제거한다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 반도체 웨이퍼의 세정 방법에 관한 것이다.
반도체 장치의 제조에 있어서, 반도체 장치의 형성에 영향을 줄 수 있는 파티클(particle)이나 오염 물질을 제거하고 표면을 다른 불순물로부터 보호하기 위해 세정공정이 실시되고 있다. 반도체 장치에서 비트 라인으로 사용되는 폴리실리콘막을 증착하기 전 실시하는 비트라인 형성전 세정 공정은 그러한 예의 하나이다.
상기 비트라인 형성전 세정 공정은 상기 비트라인이 형성될 반도체 기판에 대하여 황산(H2SO4) 및 과산화수소(H2O2)의 부피비가 각각 6:1인 혼합용액으로 120℃에서 600초 동안, 그 후 불산(HF) 및 탈이온수의 부피비가 1:200 혼합용액으로 120초 동안 세정하는 공정조건으로 진행된다. 그러나 상기 공정조건으로 진행된 세정공정의 결과, 상기 반도체 기판에 형성된 파티클을 완전하게 제거하지 못하는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판에 형성된 파티클을 제거하는데 효과적인 반도체 웨이퍼의 세정방법을 제공하는데 있다.
도 1은 본 발명에 따른 반도체 웨이퍼의 세정 방법을 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 반도체 웨이퍼의 세정 방법을 설명하기 위한 공정 순서도이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 수산화 암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온화수(de-ionized water)의 혼합용액을 사용하는 반도체 웨이퍼의 세정방법을 제공한다. 이 방법은 수산화 암모늄, 과산화수소 및 탈이온화수 의 혼합용액으로 반도체기판을 세정한 후, 상기 반도체기판을 다시 불산(HF) 및 탈이온수의 혼합용액으로 세정하는 단계를 포함한다.
상기 반도체기판을 형성하는 단계는 상기 반도체기판 상에 복수개의 게이트 패턴을 형성하고, 상기 게이트 패턴들을 포함하는 반도체기판 전면에 하부 층간절연막을 형성하고, 상기 게이트 패턴들 사이의 하부 층간절연막을 관통하여 상기 반도체기판과 접촉하는 비트라인 패드를 형성하고, 상기 비트라인 패드를 포함하는 반도체기판 전면에 상부 층간절연막을 형성하고, 상기 상부 층간절연막을 패터닝하여 상기 비트라인 패드 및 상기 게이트 패턴의 소정영역을 노출시키는 비트라인 콘택홀을 형성하는 것을 포함한다.
바람직하게는, 상기 수산화 암모늄, 상기 과산화수소 및 상기 탈이온수의 혼합비는 1:4:20인 것을 특징으로 하고, 상기 불산 및 탈이온수의 혼합비는 1:200인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼의 세정방법이 적용될 시점에서의 반도체 웨이퍼의 단면을 나타내는 단면도이다.
반도체 기판(100)의 소정영역에 트랜지스터 게이트부(a) 및 상기 트랜지스터 게이트부(a)에 전압을 인가하기 위한 워드라인 콘택부(b)를 포함하는 게이트 패턴(500)을 형성한다. 상기 게이트 패턴(500)은 상기 반도체 기판(100) 상에 차례로 적층된 제 1 도전막, 제 2 도전막 및 캐핑절연막을 패터닝함으로 형성된다. 그 결과, 상기 게이트 패턴(500)은 차례로 적층된 제 1 도전막 패턴(110), 제 2 도전막 패턴(120) 및 캐핑절연막 패턴(210)으로 구성된다. 상기 제 1 도전막은 폴리실리콘으로 형성하고, 상기 제 2 도전막은 실리사이드로 형성하는 것이 바람직하다.
상기 결과물 전면에 하부 층간절연막(220)을 형성한 후 리세스하여 상기 캐핑절연막 패턴(210)을 노출시킨다. 상기 하부 층간절연막(220)은 스페이서 형성을 위한 질화물 및 평탄화된 층간절연막 형성을 위한 산화물을 차례로 적층한 후, 리세스하여 형성하는 것이 바람직하다. 상기 리세스의 과정을 통해 상기 캐핑절연막 패턴(210)이 노출되지 않을 수도 있다.
상기 게이트 패턴(500) 사이에서 상기 하부 층간절연막(220)을 관통하여 상기 반도체기판(100)을 노출시키는 콘택홀(400)을 형성하고, 상기 콘택홀(400)을 채우는 콘택도전막을 형성한 후 전면식각하여 비트라인 패드(130)를 형성한다. 상기 결과물 전면을 덮는 상부 층간절연막(230)을 형성한 후, 상기 상부 층간절연막(230)을 패터닝하여 상기 비트라인 패드(130) 및 상기 워드라인 콘택부(b)의 캐핑절연막 패턴(210)의 일부를 노출시키는 비트라인 콘택홀(450)을 형성한다. 이어서, 상기 노출된 캐핑절연막 패턴(210)을 식각하여 상기 워드라인 콘택부(b)의 게이트 패턴(500)에 포함된 제 2 도전막 패턴(120)을 노출시킨다. 상기 노출된 제 2 도전막 패턴(120)을 수산화 암모늄, 과산화수소 및 탈이온수의 부피비가 각각 1:4:20인 혼합용액으로 식각하여 상기 워드라인 콘택부(b)의 게이트 패턴(500) 소정 영역에서 상기 제 1 도전막 패턴(110)을 노출시킨다. 상기 제 2 도전막 패턴(120)을 식각하는 이유는 상기 제 1 도전막 패턴(110) 및 상기 제 2 도전막 패턴(120)은 각각 폴리실리콘 및 실리사이드로 구성되므로 폴리실리콘으로 구성되는 비트라인과의 접촉저항을 줄이기 위해서이다. 또한 상기 제 2 도전막패턴(120)을 식각할때 사용되는 상기 식각용액은 반도체기판을 세정하는 역할을 수행할 수도 있다.
그 결과, 상기 트랜지스터 게이트부(a)에서는 상기 반도체 기판(100) 상에 형성된 게이트 패턴(500), 상기 게이트 패턴(500)들 사이에 개재되는 하부 층간절연막 (220), 상기 하부 층간절연막(220)을 관통하여 상기 반도체기판(100)에 접촉하는 비트라인 패드(130) 및 상기 결과물을 덮되, 상기 비트라인 패드(130)의 상부를 노출시키는 상부 층간절연막(230)이 형성된다. 또한 상기 워드라인 콘택부(b)에서는 상기 캐핑절연막 패턴(210) 및 상기 제 2 도전막 패턴(120)의 일부가 식각되어 상기 게이트 패턴(500)의 소정 영역에서 노출된 상기 제 1 도전막 패턴(110)이 형성된다. 상기 공정단계의 결과 형성되는 결과물은 비트라인 하부 구조체를 구성한다.
도 2는 상기 비트라인 하부 구조체의 상부에 비트라인을 형성하기전 실시하는 세정공정을 설명하기 위한 공정순서도이다.
도 2를 참조하면, 상기 비트라인 하부 구조체 위에 비트라인을 형성하기 전에 실시되는 세정공정으로, 이는 제 1 세정단계(20) 및 제 2 세정단계(30)를 포함한다.
상기 비트라인 하부 구조체가 형성된 반도체기판을 준비한다(10).
상기 제 1 세정단계(20)는 수산화 암모늄, 과산화수소 및 탈이온수의 부피비가 각각 1:4:20로 혼합된 제 1 세정액으로 상기 비트라인 하부 구조체를 포함하는 반도체기판을 세정하는 단계이다. 이 단계는 종래기술에서 적용되는 황산 및 과산화수소의 부피비가 6:1인 혼합용액을 대신하는 세정단계이다. 상기 제 1 세정액은 주로 파티클을 제거하기 위하여 진행되며 가벼운 유기 오염물의 제거에도 이용된다. 또한 상기 제 1 세정단계(20)는 60℃이상의 고온에서 300초간 실시하는 것이 바람직하며, 저온에서 실시할 경우 초음파을 이용할 수도 있다.
상기 제 2 세정단계(30)는 불산 및 탈이온수의 부피비가 각각 1:200인 제 2 세정액으로 상기 제 1 세정단계(20)를 거친 결과물에 대해 실시하는 단계이며, 25℃에서 120초 동안 실시하는 것이 바람직하다. 상기 제 2 세정액은 주로 실리콘 산화막의 식각에 사용되며 그 과정에서 오염물들도 제거된다.
상기 제 2 세정 단계(30)를 거친 반도체기판에 잔류하는 상기 세정액들을 제거하기 위해 탈이온수를 이용한 린스공정을 진행하고, 잔류하는 상기 탈이온수를 제거하기 위한 드라이(dry) 공정을 진행한다(40).
그러나 상기 세정공정은 여기서 예시된 비트라인 하부 구조체 형성전 실시되는 세정 단계 이외에도 적용될 수 있다. 즉, 상기 제 1 세정 단계(20), 상기 제 2 세정 단계(30) 및 상기 린스 및 드라이 단계(40)는 상기 하부 층간절연막(220)을 관통하여 상기 반도체기판(100)을 노출시키는 콘택홀(400) 형성 공정 이후 실시할 수도 있다.
상기한 본 발명에 따른 세정방법을 사용하여 반도체 웨이퍼의 표면을 세정한 결과, 표 1과 같은 결과를 얻었다. 즉, 종래 기술에 따른 세정공정은 상기 비트라인 하부 구조체를 포함하는 반도체 기판에 대하여 황산(H2SO4) 및 과산화수소(H2O2)의 부피비가 각각 6:1인 혼합용액으로 120℃에서 600초 동안 세정한 후, 불산(HF) 및 탈이온수의 부피비가 1:200 혼합용액으로 120초 동안 세정하는 공정조건으로 진행하였으며, 그 결과 웨이퍼당 700 내지 800개의 파티클이 잔존하였다. 반면 본 발명에 따른 세정공정은 상기 비트라인 하부 구조체를 포함하는 반도체 기판에 대하여 상기 제 1 세정액으로 70℃에서 300초간 세정한 후, 제 2 세정액으로 25℃에서 120초 동안 세정하는 공정조건으로 진행하였으며, 그 결과 웨이퍼당 83 내지 155 개의 파티클이 잔존하였다. 따라서 본 발명에 의한 세정방법이 종래 기술에 의한 세정방법에 비해 효과적임을 알 수 있다.
| 종래 기술 | 본 발명 | |
| 파티클 수(개) | 700 ~ 800 | 83 ~ 155 |
본 발명은 반도체 기판에 형성된 파티클을 제거하는데 효과적인 반도체 웨이퍼의 세정방법을 제공한다. 그 결과, 반도체의 생산 수율을 높일 수 있다.
Claims (7)
- 수산화 암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(de-ionized water)의 혼합용액으로 이루어진 제 1 세정액을 사용하여 반도체기판을 세정하는 단계;상기 제 1 세정액에 의해 세정된 반도체기판을 불산(HF) 및 탈이온수의 혼합용액으로 이루어진 제 2 세정액을 사용하여 세정하는 단계; 및상기 제 2 세정액에 의해 세정된 반도체기판의 표면에 잔존하는 제 2 세정액을 제거하는 단계를 포함하는 반도체 웨이퍼의 세정방법.
- 제 1 항에 있어서,상기 제 1 세정액을 사용하여 상기 반도체기판을 세정하는 단계 전에상기 반도체기판 상에 하부 층간절연막을 형성하는 단계; 및상기 하부 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼의 세정방법.
- 제 1 항에 있어서,상기 제 1 세정액을 사용하여 상기 반도체기판을 세정하는 단계 전에상기 반도체기판 상에 차례로 적층된 제 1 도전막 패턴 및 제 2 도전막 패턴으로 구성되는 복수개의 게이트 패턴을 형성하는 단계;상기 복수개의 게이트 패턴들 사이에 개재되고 상기 반도체기판과 접촉하는 비트라인 패드를 형성하는 단계;상기 비트라인 패드를 포함하는 반도체기판 전면에 상부 층간절연막을 형성하는 단계;상기 상부 층간절연막을 패터닝하여 상기 비트라인 패드 및 상기 게이트 패턴의 상부를 노출시키는 콘택홀을 형성하는 단계; 및상기 노출된 게이트 패턴을 식각함으로써 상기 제 1 도전막 패턴을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼의 세정방법.
- 제 1 항에 있어서,상기 제 1 세정액의 상기 수산화 암모늄, 상기 과산화수소 및 상기 탈이온수의 부피 혼합비는 각각 1:4:20인 것을 특징으로 하는 반도체 웨이퍼의 세정방법.
- 제 1 항에 있어서,상기 제 2 세정액의 상기 불산 및 상기 탈이온수의 부피 혼합비는 각각 1:200인 것을 특징으로 하는 반도체 웨이퍼의 세정방법.
- 제 3 항에 있어서,상기 제 1 도전막 패턴은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 웨이퍼의 세정방법.
- 제 3 항에 있어서,상기 제 2 도전막 패턴은 실리사이드로 형성하는 것을 특징으로 하는 반도체 웨이퍼의 세정방법.
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2001
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