KR100506971B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 워드라인과 비트라인의 콘택을 개시한다. 이에 의하면, 비트라인과 워드라인의 콘택을 위한 콘택홀을 감광막의 패턴을 마스크로 사용하여 층간절연막을 식각한 후 동일 설비에서 인시튜(in-situ) 상태로 감광막의 패턴을 제거하는 공정과, 워드라인의 폴리실리콘층의 상부면에 형성된 실리사이드층을 제거, 세정하는 공정과, 비트라인의 폴리실리콘층을 적층하기 전에 콘택홀 내에 존재할 가능성이 있는 자연산화막을 제거하기 위한 세정공정을 연속적으로 수행한다.

따라서, 본 발명은 감광막의 패턴 제거공정에서 실리사이드층의 제거, 세정공정을 함께 실시하여 공정기간을 단축하고 화학약품의 사용량을 줄여 생산성을 향상시킨다.

Description

반도체소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 콘택홀 을 위한 감광막 패턴의 제거공정과 워드라인의 실리사이드층을 식각, 세정하는 공정과 콘택홀 내의 자연산화막을 제거하는 세정공정을 인시튜(in-situ)로 동일 설비에서 실시하여 공정기간을 단축하고 원가절감을 이룩하도록 한 반도체소자의 제조방법에 관한 것이다

일반적으로, 폴리실리콘층으로 이루어진 워드라인의 저항 증가를 억제하기 위해 워드라인의 상부면에 텅스텐실리사이드(WSi)층을 형성하여 왔다. 그런데, 워드라인과 폴리실리콘층으로 이루어진 비트라인을 콘택할 때 이들의 콘택저항을 줄이기 위해 워드라인의 텅스텐실리사이드층을 제거하고 워드라인의 폴리실리콘층과 비트라인을 직접 콘택하여 왔다.

도 1 내지 도 3은 일반적인 반도체소자의 워드라인과 비트라인의 콘택을 나타낸 공정도이고 도 4는 반도체소자의 워드라인과 비트라인의 콘택방법을 나타낸 플로우차트이다. 설명의 편의상 도 1 내지 도 4를 연관하여 콘택방법을 설명하기로 한다.

먼저, 단계(S10)에서는 도 1에 도시된 바와 같이, 반도체기판(10)의 액티브영역 상에 게이트산화막(11)을 성장하고 워드라인을 위한 폴리실리콘층(13)과 텅스텐실리사이드층(15) 및 캡층용 절연막(17)이 순차적으로 적층된 패턴을 형성한 후 적층 패턴의 측벽에 절연막의 스페이서(19)를 형성한다. 여기서, 절연막(17)은 PECVD공정을 이용하여 적층된 것이고, 스페이서(19)는 고온산화막으로 이루어진 것이다.

단계(S11)에서는 상기 결과 구조의 반도체기판(10)의 전면 상에 층간절연막(21), 예를 들어 USG(undoped silicate glass)층을 적층하고 그 위에 텅스텐실리사이드층(15)의 일부를 노출시키기 위한 콘택홀에 해당하는 개구부를 갖는 감광막(23)의 패턴을 형성한다.

단계(S12)에서는 이어서, 도 1의 감광막(23)의 패턴을 식각 마스크로 이용하여 텅스텐실리사이드층(15)의 표면이 노출될 때까지 층간절연막(21)과 절연층(17)을 순차적으로 건식식각하여 콘택홀을 형성한다.

단계(S13)에서는 도 2에 도시된 바와 같이, 황산용액이 채워진 배스(bath)에서 도 1의 감광막(23)의 패턴을 제거한다. 이후, 예를 들어 암모니아수:과산화수소수:DI(deionized water)가 제 1 조건으로 혼합된 제 1 표준용액이 채워진 배스에서 반도체기판(10)을 다시 한번 처리하는데 이는 황산용액에 의해 감광막의 패턴을 제거한 후 반도체기판(10)에 남아 있을 수 있는 오염물질을 완전히 제거하기 위한 것이다.

단계(S14)에서는 그 다음에, 제 1 표준용액과 혼합조건이 다른 제 2 표준용액을 이용하여 텅스텐실리사이드층(15)을 폴리실리콘층(13)의 표면이 노출될 때까지 식각하고 세정한다.

여기서, 상기 표준용액은 반도체기판(10)을 세정하는데 필요한 조건으로 암모니아수:과산화수소수:DI(deionized water)가 혼합되고 아울러 70℃의 온도로 가열된 것이다.

단계(S15)에서는 그 다음에, 비트라인용 폴리실리콘층(25)을 적층하기 전에 콘택홀 내의 자연산화막을 제거하기 위해 상기 결과 구조의 반도체기판(10)을 황산용액이 채워진 배스와 불산용액이 채워진 배스에서 순차적으로 처리하는 세정작업을 실시한다. 이때, 도 3에 도시된 바와 같이, 텅스텐실리사이드층(15)이 일부 식각되어 폴리실리콘층(13)의 노출 면적이 넓어진다.

만약, 이렇게 세정작업을 하지 않은 상태에서 비트라인용 폴리실리콘층(25)을 적층하는 경우, 비트라인용 폴리실리콘층(25)과 워드라인용 폴리실리콘층(13) 사이에 자연산화막이 존재하는데 이는 콘택저항 증가를 유발시킨다.

단계(S16)에서는 상기 결과 구조의 반도체기판(10) 상에 예를 들어 p형 불순물인 보론 불순물이 도핑된 비트라인용 폴리실리콘층(25)을 적층하고 이를 비트라인의 패턴으로 형성한다. 따라서, 비트라인의 폴리실리콘층(25)과 워드라인의 폴리실리콘층(13)이 직접 콘택된다.

그러나, 종래의 방법에 의하면, 감광막(23)의 패턴을 제거하는 공정과, 텅스텐실리사이드층(15)을 식각, 세정하는 공정과, 비트라인용 폴리실리콘층 적층 전의 세정공정이 개별 설비에서 순차적으로 진행되므로 이들 공정을 수행하는 단계에서 병목현상이 심화된다. 이로 인하여, 공정기간이 길고, 화학약품의 사용량이 많은 문제점이 있다.

따라서, 본 발명의 목적은 비트라인과 워드라인의 콘택을 위한 텅스텐실리사이드층의 제거 및 세정에 소요되는 공정기간을 단축하고 생산성을 향상시키도록 한 반도체소자의 제조방법을 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은

워드라인과 비트라인을 콘택하는 단계를 포함하는 반도체소자의 제조방법에 있어서,

폴리실리콘층과 그 위의 실리사이드층을 갖는 워드라인을 반도체기판 상에 형성하는 단계;

상기 워드라인을 포함한 반도체기판 상에 층간절연막을 적층하고 나서 상기 실리사이드층을 노출시키기 위한 콘택홀에 해당하는 개구부를 갖는 감광막의 패턴을 상기 층간절연막 상에 형성하는 단계;

상기 감광막의 패턴을 마스크로 사용하여 상기 실리사이드층을 노출시키는 단계;

상기 감광막의 패턴을 제거하는 공정과, 상기 실리사이드층을 식각, 세정하는 공정과 상기 콘택홀 내의 존재하는 자연산화막을 제거하는 세정공정을 인시튜(in-situ)로 진행하는 단계; 그리고

상기 워드라인의 폴리실리콘층에 상기 비트라인의 폴리실리콘층을 콘택하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 콘택홀 내의 자연산화막을 불산용액으로 제거한다. 상기 실리사이드층으로서 텅스텐실리사이드층이 사용될 수 있다.

이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 4는 본 발명에 의한 반도체소자의 제조방법을 나타낸 플로우차트이다. 설명의 편의상 도 1과 도 2를 연관하여 본 발명을 설명하기로 한다.

도 4에 도시된 바와 같이, 먼저, 단계(S10)에서는 도 1의 반도체기판(10)의 액티브영역 상에 게이트산화막(11)을 성장하고 워드라인을 위한 폴리실리콘층(13)과 텅스텐실리사이드층(15) 및 캡층용 절연막(17)이 순차적으로 적층된 패턴을 형성한 후 적층 패턴의 측벽에 절연막의 스페이서(19)를 형성한다. 여기서, 절연막(17)은 PECVD공정을 이용하여 적층된 것이고, 스페이서(19)는 고온산화막으로 이루어진 것이다.

단계(S11)에서는 상기 결과 구조의 반도체기판(10)의 전면 상에 층간절연막(21), 예를 들어 USG층을 적층하고 그 위에 텅스텐실리사이드층(15)의 일부를 노출시키기 위한 콘택홀에 해당하는 개구부를 갖는 감광막(23)의 패턴을 형성한다.

단계(S12)에서는 이어서, 도 1의 감광막(23)의 패턴을 식각 마스크로 이용하여 텅스텐실리사이드층(15)의 표면이 노출될 때까지 층간절연막(21)과 절연층(17)을 순차적으로 건식식각하여 콘택홀을 형성한다.

단계(S20)에서는 황산용액이 채워진 감광막 제거용 배스(bath)에서 도 1의 감광막(23)의 패턴을 제거하고, 암모니아수:과산화수소수:DI(deionized water)를 각각 1:4:20으로 혼합한 제 3 표준용액이 채워진 식각용 배스에서 텅스텐실리사이드층(15)을 폴리실리콘층(13)이 노출될 때까지 식각한다. 그 다음에, 불산용액이 채워진 세정용 배스에서 상기 콘택홀 내에 존재할 가능성이 있는 자연산화막을 식각하고 세정한다.

이때, 감광막 제거, 텅스텐실리사이드층의 식각, 세정 그리고 비트라인용 폴리실리콘층 적층 전의 세정공정이 동일한 설비에서 연속적으로 진행된다.

따라서, 본 발명은 종래와 달리 감광막 제거, 텅스텐실리사이드층의 식각,세정 및 비트라인용 폴리실리콘층 적층 전의 세정이 동일 설비내에서 인시튜로 이루어지므로 공정기간이 단축되고, 이에 소요되는 화학약품의 사용량도 감소되므로 그 만큼 생산성이 향상된다.

단계(S16)에서는 상기 결과 구조의 반도체기판(10) 상에 예를 들어 p형 불순물인 보론 불순물이 도핑된 비트라인용 폴리실리콘층(25)을 적층하고 이를 비트라인의 패턴으로 형성한다. 따라서, 비트라인의 폴리실리콘층(25)과 워드라인의 폴리실리콘층(13)이 직접 콘택된다.

이상에서 살펴본 바와 같이, 본 발명의 반도체소자의 제조방법에 의하면, 비트라인과 워드라인의 콘택을 위한 콘택홀을 감광막의 패턴을 마스크로 사용하여 층간절연막을 식각한 후 동일 설비에서 인시튜 상태로 감광막의 패턴을 제거하는 공정과, 워드라인의 폴리실리콘층의 상부면에 형성된 텅스텐실리사이드층을 제거, 세정하는 공정과, 비트라인의 폴리실리콘층을 적층하기 전에 콘택홀 내에 존재할 가능성이 있는 자연산화막을 제거하기 위한 세정공정을 연속적으로 수행한다.

따라서, 본 발명은 감광막의 패턴 제거공정에서 텅스텐실리사이드층의 제거, 세정공정을 함께 실시하여 공정기간을 단축하고 화학약품의 사용량을 줄여 생산성을 향상시킨다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

도 1 내지 도 3은 일반적인 반도체소자의 워드라인과 비트라인의 콘택을 나타낸 공정도.

도 4는 종래 기술에 의한 반도체소자의 워드라인과 비트라인의 콘택을 나타낸 플로우차트.

도 5는 본 발명에 의한 반도체소자의 워드라인과 비트라인의 콘택을 나타낸 플로우차트.

<도면의 주요 부분에 대한 부호의 설명>

10: 반도체기판 11: 게이트산화막 13: 워드라인의 폴리실리콘층 15: 텅스텐실리사이드층 17: 캡층용 절연층 19: 스페이서(spacer) 21: 층간절연막 23: 감광막 패턴 25: 비트라인의 폴리실리콘층

Claims (3)

1. 워드라인과 비트라인을 콘택하는 단계를 포함하는 반도체소자의 제조방법에 있어서,

   폴리실리콘층과 그 위의 실리사이드층을 갖는 워드라인을 반도체기판 상에 형성하는 단계;

   상기 워드라인을 포함한 반도체기판 상에 층간절연막을 적층하고 나서 상기 실리사이드층을 노출시키기 위한 콘택홀에 해당하는 개구부를 갖는 감광막의 패턴을 상기 층간절연막 상에 형성하는 단계;

   상기 감광막의 패턴을 마스크로 사용하여 상기 실리사이드층을 노출시키는 단계;

   상기 감광막의 패턴을 제거하는 공정과, 상기 실리사이드층을 식각, 세정하는 공정과 상기 콘택홀 내의 존재하는 자연산화막을 제거하는 세정공정을 인시튜(in-situ)로 진행하는 단계; 그리고

   상기 워드라인의 폴리실리콘층에 상기 비트라인의 폴리실리콘층을 콘택하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서, 상기 실리사이드층이 텅스텐실리사이드층이고, 상기 텅스텐실리사이드층을 암모니아수:과산화수소수:DI(deionized water)를 각각 1:4:20으로 혼합한 용액으로 식각, 세정하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서, 상기 콘택홀 내의 자연산화막을 불산용액으로 제거하는 것을 특징으로 하는 반도체소자의 제조방법.