KR100620458B1 - 질화 붕소막이 노출되어 있는 기판의 세정 방법 및 이를이용한 콘택홀 형성 방법 및 스페이서 형성 방법 - Google Patents

질화 붕소막이 노출되어 있는 기판의 세정 방법 및 이를이용한 콘택홀 형성 방법 및 스페이서 형성 방법 Download PDF

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Abstract

질화 붕소막이 노출되어 있는 기판의 세정 방법 및 이를 이용한 콘택홀 형성 방법 및 스페이서 형성 방법이 개시되어 있다. 질화 붕소막(BN)이 소정 부위에 드러나고, 유기물이 표면에 형성되어 있는 반도체 기판에서, 50℃이하의 케미컬을 사용하여 상기 질화 붕소막을 보호하면서 상기 기판을 세정한다. 따라서 상기 케미컬에 의해 상기 질화 붕소막이 거의 식각되지 않아서 상기 질화 붕소막의 손상을 최소화 할 수 있다.

Description

질화 붕소막이 노출되어 있는 기판의 세정 방법 및 이를 이용한 콘택홀 형성 방법 및 스페이서 형성 방법{Method for removing organic matter in wafer which is exposure BN layer and method for forming contact hole and spacer}
도 1a내지 도 1d는 본 발명의 일 실시예에 따른 질화 붕소막을 식각 저지막으로 사용하는 콘택홀 형성 방법을 설명하기 위한 단면도들이다.
도 2a내지 도 2d는 본 발명의 또 다른 실시예에 따른 질화 붕소막으로 구성되는 스페이서 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체 기판 11, 12, 34 : 질화 붕소막
14 : 절연막 35 : 질화 붕소막 스페이서
22, 36 : 유기물
본 발명은 기판의 세정 방법에 관한 것으로, 보다 상세하게는 질화 붕소막이 노출되어 있는 기판의 세정 방법 및 이를 이용한 콘택홀 및 스페이서를 형성하는 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답속도 등을 향상시키는 방향으로 제조기술이 발전되고 있다. 상기 반도체 장치의 집적도의 향상 및 특성 향상을 위해 반도체 장치의 제조에 사용되는 막들은 더욱 다양해져 가고 있으며, 향상된 특성을 갖는 새로운 막을 사용함에 따라 이에 맞는 새로운 공정 기술들이 개발되고 있다.
반도체 장치의 제조를 위해 사용되는 막들 중에서 질화막은 식각 및 연마 공정 시에 저지막으로 사용되거나 또는 셀프-얼라인 식각을 위한 스페이서로 사용되고 있다. 상기 질화막은 일반적으로 LP-CVD방식으로 증착되는 실리콘 질화막이 널리 사용되고 있다. 그러나, 상기 실리콘 질화막에 비해 저 유전율을 가지면서, 산화막과의 고 선택비를 갖는 특성을 갖는 막이 요구되고 있으며, 이러한 특성을 만족하기 위해 상기 실리콘 질화막을 대신하여 질화 붕소막을 사용하는 방법이 공정에 적용되고 있다. 상기 질화 붕소막을 사용하여 연마 시에 디싱이 발생되지 않으면서 트랜치 소자 분리막을 형성하는 방법의 일 예가 Lou 등에게 허여된 미 합중국 특허 제 6,117,748호에 개시되어 있다.
그런데, 상기 질화 붕소막을 증착시킨 후 종래의 방법에 의해 사진 식각 공정 및 사진 식각 공정 후 발생하는 유기물을 세정하는 공정을 수행하면, 상기 질화 붕소막이 동시에 식각되어 상기 질화 붕소막이 손상된다. 이는 상기 질화 붕소막이 소정 이상의 온도에서 가수 분해되는 특성이 있기 때문이다. 따라서 상기 질화 붕 소막의 손상에 의해 반도체 각 소자의 패턴이 변형되는 등의 문제점이 발생한다.
따라서, 본 발명의 제1 목적은 질화 붕소막이 손상되지 않으면서 기판을 세정하는 방법을 제공하는 데 있다.
본 발명의 제2 목적은 질화 붕소막을 저지막으로 사용하여 콘택홀을 형성하는 방법을 제공하는 데 있다.
본 발명의 제3 목적은 질화 붕소막을 사용하여 스페이서를 형성하는 방법을 제공하는 데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은, 질화 붕소막(BN)이 소정 부위에 노출되고 유기물이 형성되어 있는 반도체 기판을 50℃이하의 케미컬을 사용하여 세정한다.
이 때 반도체 기판에서 세정되는 대상이 되는 유기물은 식각 후에 발생되는 폴리머 및 포토레지스트 패턴을 포함한다.
또한, 상기 케미컬은 황산(H2SO4), SC1(NH4OH:H2O2:H 2O)를 포함한다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 질화 붕소막(BN) 및 제1 막을 순차적으로 형성하는 단계, 상기 제1 막의 소정 부위를 사진 식각하여 질화 붕소막이 저면에 노출되는 예비 콘택홀을 형성하는 단계, 상기 저면에 노출된 질화 붕소막을 식각하여 콘택홀을 형성하는 단계, 상기 결과물에 50℃ 이하의 케미컬을 사용하여 상기 콘택홀 측면에 노출된 질화 붕소막을 보호하면서 식각 중에 발생된 유기물을 세정하는 단계를 구비하여 콘택홀을 형성한다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 제1 패턴을 형성하는 단계, 상기 반도체 기판 및 제1 패턴의 측벽 및 상부면에 연속적으로 질화 붕소막(BN)을 형성하는 단계, 상기 질화 붕소막과 제1 패턴과의 식각 선택비가 높은 식각 가스를 사용하여 상기 질화 붕소막을 이방성 식각하여 상기 제1 패턴의 측벽에 질화 붕소막 스페이서를 형성하는 단계, 상기 결과물에 50℃ 이하의 케미컬을 사용하여 상기 노출된 질화 붕소막 스페이서을 보호하면서 이방성 식각 중에 발생된 유기물을 세정하는 단계를 구비하여 스페이서를 형성한다.
상기 50℃ 이하의 케미컬을 사용함으로서, 질화 붕소막이 가수 분해에 의해 손상되지 않으면서 반도체 기판을 세정할 수 있다. 때문에 상기 질화 붕소막의 손상에 의해 발생할 수 있는 패턴의 변형과 같은 불량을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 질화 붕소막을 식각 저지막으로 사용하는 콘택홀 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판상(10)에 질화 붕소막(11)을 형성한다. 상기 질화 붕소막(11)은 후속의 식각 공정을 수행할 때 정확한 위치까지 식각하기 위하여 형성하는 식각 저지막의 역할을 한다. 이어서, 상기 질화 붕소막(11) 상에 절연막(14)을 형성한다. 상기 절연막(14)은 산화 실리콘막으로 형성할 수 있다.
도 1b를 참조하면, 상기 절연막(14)의 소정 부위를 사진 식각하여 질화 붕소막(11)이 저면에 노출되는 예비 콘택홀(16)을 형성한다.
구체적으로 상기 절연막(14)상에 포토레지스트 패턴(18)을 형성하고, 이어서 상기 포토레지스트 패턴(18)을 식각 마스크로 하여 상기 절연막(14)을 식각한다. 이 때, 산화막으로 형성되는 상기 절연막(14)은 상기 질화 붕소막(11)과의 식각 선택비가 크기 때문에, 상기 절연막(14)을 식각할 때 상기 질화 붕소막(11)은 거의 식각되지 않는다. 그러므로 상기 질화 붕소막(11)이 노출될 때까지 정확히 식각을 수행할 수 있다.
도 1c를 참조하면, 상기 예비 콘택홀(16)의 저면에 노출된 질화 붕소막(11)을 건식 식각하여 콘택홀(20)을 형성한다. 이어서, 상기 절연막(14)상에 형성되어 있는 포토레지스트 패턴(18)을 플라즈마 에싱에 의해 제거한다.
상기 건식 식각 및 에싱 공정을 수행한 이후에 형성된 상기 콘택홀(20) 내에는 식각중에 발생한 폴리머들 및 상기 포토레지스트 패턴 잔류물을 포함하는 유기물들(20)이 형성되어 있다.
도 1d를 참조하면, 상기 결과물에 50℃ 이하의 케미컬을 사용하여 상기 콘택홀(20) 측면에 노출된 질화 붕소막(12)을 보호하면서 기판을 세정한다. 상기 세정 공정에 의해 식각 중에 발생된 유기물들(20)이 제거된다. 상기 포토레지스트 잔류물을 포함하는 상기 유기물들(20)은 종래에는 약 130℃의 황산(H2SO4)용액에 의해 스트립(strip)하였으나, 상기 방법에 의해 공정을 수행하면 상기 콘택홀 측면에 노출된 질화 붕소막(12)이 가수 분해되어 96Å/min의 속도로 식각된다. 그러므로 50 ℃ 이하의 황산(H2SO4)용액을 사용하여 공정을 수행함으로서, 상기 질화 붕소막(12)을 보호하면서 유기물을 제거할 수 있다.
상술한 방법에 의해 상대적으로 식각 선택비가 높은 질화 붕소막을 식각 저지막으로 사용하면서 콘택홀을 형성할 수 있다.
하기의 표 1을 참조하여, 상기 질화 붕소막과 반도체 공정에 사용되는 각각의 케미컬과의 식각률을 살펴보고자 한다.
케미컬 온도(℃) 식각률
SC1 65 30(Å/min)
H2SO4(황산) 130 96(Å/min)
H3PO4(인산) 153 310(Å/min)
LAL 25 2(Å/min)
HF:H2O(1:100) 25 2(Å/min)
탈이온수 25 1(Å/min)
탈이온수 45 2.5(Å/min)
탈이온수 90 48(Å/min)

상기 표 1에 의하면, 상기 케미컬의 종류와 관계 없이, 온도가 상승함에 따라 식각률이 증가함을 보여준다. 이는, 상기 질화 붕소막이 케미컬의 직접적인 반응에 의한 요인보다 상기 케미컬에 포함되는 H2O의 온도 증가에 따라 식각률이 증가한 것으로 판단된다. 상기 결과는 고온의 케미컬에 의해 상기 질화 붕소막이 가수 분해되어 상기 질화 붕소막에 손상을 주는 것을 입증한다.
도 2a 내지 도 2d는 본 발명의 또 다른 실시예에 따른 질화 붕소막으로 구성되는 스페이서 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(30)상에 제1 패턴(32)들을 형성한다. 상기 제1 패턴(32)들은 예컨대 트랜지스터의 게이트 전극이나 또는 비트 라인을 포함하며, 본 실시예에서는 게이트 전극으로 설명한다.
구체적으로, 반도체 기판(30)상에 게이트 산화막을 형성하고, 상기 게이트 산화막 상에 도핑된 폴리실리콘막을 형성한다. 이어서, 사진 식각 공정을 수행하여 상기 도핑된 폴리실리콘막 및 게이트 산화막의 소정 부위를 식각하여, 게이트 산화막 패턴(32a) 및 폴리실리콘막 패턴(32b)이 적층되어 있는 다수개의 제1 패턴(32)들을 형성한다.
도 2b를 참조하면, 상기 반도체 기판(30) 및 제1 패턴(32)들의 측벽 및 상부면에 연속적으로 질화 붕소막(34, BN)을 형성한다.
도 2c를 참조하면, 상기 질화 붕소막(34)과 제1 패턴(32)들의 상부막인 폴리실리콘 패턴(32b)과 식각 선택비가 높은 식각 가스를 사용하여, 상기 질화 붕소막(34)을 이방성 식각한다. 상기 이방성 식각에 의해 상기 제1 패턴(32)의 측벽에는 질화 붕소막 스페이서(35)가 형성된다. 이 때 상기 질화 붕소막(34)은 종래에 널리 사용되던 실리콘 질화막에 비해 유전율이 낮기 때문에 기생 케패시턴스를 감소할 수 있는 효과가 있다.
이에 대해 좀 더 설명하면, 도시하지는 않았지만, 상기 스페이서는 후속 공정에서 상기 제1 패턴 사이에 셀프 얼라인 콘택홀을 형성하기 위해 형성되는 막이며, 일반적으로 형성되는 셀프 얼라인 콘택홀에는 도전막이 채워진다. 그러면, 폴리실리콘으로 형성되는 제1 패턴/스페이서/도전막의 구조를 갖는 기생 케패시터가 생기게 된다. 상기 기생 케패시터는 반도체 장치의 응답 속도를 저하시켜 반도체 장치의 특성을 악화시킨다. 때문에 상대적으로 유전율이 낮은 질화 붕소막(35)을 스페이서로 사용함으로서, 기생 케패시턴스를 감소시킬 수 있는 것이다.
그런데, 상기 스페이서를 식각하는 중에 식각 부산물로서 유기물(36)들 형성되어 상기 스페이서 표면에 잔류한다.
도 2d를 참조하면, 상기 결과물에 50℃ 이하의 케미컬을 사용하여 상기 노출된 질화 붕소막 스페이서(35)을 보호하면서 세정한다. 상기 세정에 의해 이방성 식각 중에 발생된 유기물(36)들을 제거한다. 상기 유기물(36)들을 제거하기 위한 케미컬은 NH4OH, H2O2, H20=1:1:5 또는 1:4:20으로 조성되는 SC1을 사용하여 수행할 수 있다.
상술한 방법에 따라, 상대적으로 유전율이 낮은 질화 붕소막을 사용하여 스페이서를 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 노출되어 있는 질화 붕소막을 손상시키지 않고 기판을 세정할 수 있다. 때문에 상대적으로 식각 선택비가 높고, 저 유전율을 갖는 질화 붕소막을 반도체 장치를 형성하기 위한 막으로 적극적으로 활용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 질화 붕소막(BN)이 소정 부위에 드러나고, 유기물이 표면에 형성되어 있는 반도체 기판에서, 50℃이하의 케미컬을 사용하여 상기 질화 붕소막을 보호하면서 세정하는 것을 특징으로 하는 질화 붕소막이 노출되어 있는 기판의 세정 방법.
  2. 제 1항에 있어서, 상기 유기물은 식각 후에 발생되는 폴리머 및 포토레지스트 패턴을 포함하는 것을 특징으로 하는 기판의 세정 방법
  3. 제 1항에 있어서, 상기 케미컬은 황산(H2SO4), SC1(NH4OH:H2O 2:H2O)를 포함하는 것을 특징으로 하는 기판의 세정 방법
  4. 반도체 기판상에 질화 붕소막(BN) 및 절연막을 순차적으로 형성하는 단계;
    상기 절연막의 소정 부위를 사진 식각하여 질화 붕소막이 저면에 노출되는 예비 콘택홀을 형성하는 단계;
    상기 저면에 노출된 질화 붕소막을 식각하여 콘택홀을 형성하는 단계;
    상기 결과물에 50℃ 이하의 케미컬을 사용하여 상기 콘택홀 측면에 노출된 질화 붕소막을 보호하면서 식각 중에 발생된 유기물을 세정하는 단계를 구비하는 것을 특징으로 하는 콘택홀 형성 방법.
  5. 제4항에 있어서, 상기 식각 중에 발생된 유기물은 황산(H2SO4)을 사용하여 제거하는 것을 특징으로 하는 콘택홀 형성 방법.
  6. 제4항에 있어서, 상기 질화 붕소막은 식각 공정시에 식각 종말점을 알려주는 막으로 사용되는 것을 특징으로 하는 반도체 장치에서 콘택홀 형성 방법.
  7. 반도체 기판상에 제1 패턴을 형성하는 단계;
    상기 반도체 기판 및 제1 패턴의 측벽 및 상부면에 연속적으로 질화 붕소막(BN)을 형성하는 단계;
    상기 질화 붕소막과 제1 패턴과의 식각 선택비가 높은 식각 가스를 사용하여 상기 질화 붕소막을 이방성 식각하여 상기 제1 패턴의 측벽에 질화 붕소막 스페이서를 형성하는 단계;
    상기 결과물에 50℃ 이하의 케미컬을 사용하여 상기 노출된 질화 붕소막 스페이서을 보호하면서 이방성 식각 중에 발생된 유기물을 세정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치에서 스페이서 형성 방법.
  8. 제7항에 있어서, 상기 식각 중에 발생된 유기물은 SC1(NH4OH:H2O2:H2 O)을 사용하여 제거하는 것을 특징으로 하는 반도체 장치에서 스페이서 형성 방법.
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